KR20170101749A - Method and apparatus for aligning clock phase - Google Patents

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    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled

Abstract

A method for aligning phases of two clock signals and a device thereof generate a preceding signal and a delay signal of a first clock signal to detect a relation between phases of the first clock signal and a second clock signal through a phase detector and to repetitively delay the first clock signal in accordance with a detection result, thereby aligning the phases of the two clock signals.

Description

클럭 위상 정렬을 위한 방법 및 장치 {METHOD AND APPARATUS FOR ALIGNING CLOCK PHASE}METHOD AND APPARATUS FOR ALIGNING CLOCK PHASE FIELD OF THE INVENTION [0001]

본 개시는 복수의 클럭 신호를 이용하는 시스템에서 클럭 신호의 위상을 정렬하는 방법 및 장치에 관한 것이다.The present disclosure relates to a method and apparatus for aligning the phase of a clock signal in a system using a plurality of clock signals.

기술이 발전함에 따라, 서로 다른 클럭 신호를 이용하는 복수의 회로가 한 시스템에 포함되는 경우가 증가되었다. 예를 들어, 다수의 프로세싱 코어(Processing core)를 탑재한 SoC(System on Chip)은 센서 네트워크의 센서 노트, 휴대 전화, 기지국, 네트워크 라우터 등 다양한 시스템에서 활용되고 있다. 이렇게 복수의 프로세싱 코어를 포함하는 프로세서 아키텍처를 다중 코어 시스템으로 정의한다. 다중 코어 시스템에 포함된 각 코어는 독립적인 클럭 신호에 기초하여 동작하기 때문에, 다수의 작업을 동시에 처리할 수 있어 단일 코어 시스템에 비해 현저한 성능 향상을 기대할 수 있게 되었다. As the technology advances, the case where a plurality of circuits using different clock signals are included in one system has been increased. For example, a SoC (System on Chip) equipped with a plurality of processing cores is utilized in various systems such as a sensor node of a sensor network, a mobile phone, a base station, and a network router. The processor architecture including the plurality of processing cores is defined as a multi-core system. Since each core included in a multi-core system operates based on an independent clock signal, it is possible to simultaneously process a plurality of tasks, thereby achieving a significant improvement in performance compared to a single core system.

그러나, 다중 코어 시스템에 포함된 각 코어들과 버스 및 메모리는 독립적인 클럭 신호를 이용하기 때문에, 각 구성요소간 데이터 통신을 위해서는 클럭 신호를 동기화할 필요가 있다.However, since each core, bus, and memory included in a multi-core system uses independent clock signals, it is necessary to synchronize the clock signals for data communication between the respective components.

클럭 위상을 정렬하는 방법 및 장치를 제공하는 데 있다. 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 이하의 실시예들로부터 또 다른 기술적 과제들이 유추될 수 있다.And to provide a method and apparatus for aligning clock phases. The technical problem to be solved by this embodiment is not limited to the above-mentioned technical problems, and other technical problems can be deduced from the following embodiments.

일 측면에 따른, 두 클럭 신호의 위상을 정렬하는 장치는 제 1 클럭 신호의 선행 신호 및 상기 제 1 클럭 신호의 지연 신호를 생성하고, 상기 생성된 클럭 신호들에 기초하여 상기 제 1 클럭 신호와 제 2 클럭 신호의 위상간 관계를 검출하는, 위상 검출기; 상기 제 1 클럭 신호의 지연 신호보다 상기 제 2 클럭 신호가 지연된 경우, 상기 제 1 클럭 신호를 지연시키는, 지연 생성기; 및 상기 위상 검출기의 검출 결과로 상기 제 1 클럭 신호 및 상기 제 2 클럭 신호의 위상이 정렬되었는지 판단하는, 제어부를 포함할 수 있다.According to one aspect, an apparatus for aligning the phases of two clock signals generates a preceding signal of a first clock signal and a delayed signal of the first clock signal, and generates a first clock signal and a second clock signal based on the generated clock signals. A phase detector for detecting the phase relationship of the second clock signal; A delay generator for delaying the first clock signal when the second clock signal is delayed from the delay signal of the first clock signal; And a controller for determining whether the phase of the first clock signal and the phase of the second clock signal are aligned as a result of detection of the phase detector.

다른 일 측면에 따라, 두 클럭 신호의 위상을 정렬하는 방법은 제 1 클럭 신호의 선행 신호 및 상기 제 1 클럭 신호의 지연 신호를 생성하고, 상기 생성된 클럭 신호들에 기초하여 상기 제 1 클럭 신호와 제 2 클럭 신호의 위상간 관계를 검출하는 단계; 상기 제 1 클럭 신호의 지연 신호보다 상기 제 2 클럭 신호가 지연된 경우, 상기 제 1 클럭 신호를 지연시키는 단계; 및 상기 지연된 제 1 클럭 신호와 상기 제 2 클럭 신호의 위상이 정렬되었는지 판단하는 단계를 포함할 수 있다.According to another aspect, a method for aligning the phases of two clock signals is provided, the method comprising: generating a preceding signal of a first clock signal and a delayed signal of the first clock signal; and generating, based on the generated clock signals, Detecting a phase relationship between a first clock signal and a second clock signal; Delaying the first clock signal when the second clock signal is delayed from the delayed signal of the first clock signal; And determining whether the phase of the delayed first clock signal and the phase of the second clock signal are aligned.

상기된 바에 따르면, 사용자의 입력 없이 제 1 클럭 신호를 지연시켜 제 2 클럭 신호와 위상을 정렬하기 때문에, 서로 다른 클럭 신호를 사용하는 도메인들간 데이터를 송수신할 때 동기화를 수행하는 효과를 얻을 수 있다.According to the above description, since the first clock signal is delayed and the phase is aligned with the second clock signal without the user's input, synchronization can be achieved when data is transmitted / received between domains using different clock signals .

도 1은 일 실시예에 따라 서로 다른 클럭 신호를 이용하는 두 도메인간 데이터 통신을 수행하는 장치를 설명하기 위한 도면이다.
도 2는 다른 실시예에 따라 두 클럭 도메인간 데이터 통신을 수행하는 장치를 설명하기 위한 도면이다.
도 3은 일 실시예에 따른, 클럭 위상 정렬 장치를 설명하기 위한 도면이다.
도 4는 다른 실시예에 따라, 클럭 위상 정렬 장치를 설명하기 위한 블록도이다.
도 5a는 일 실시예에 따른 위상 검출기를 도시한 도면이다.
도 5b는 일 실시예에 따라, 위상 검출기의 위상 정렬 윈도우를 도시한 도면이다.
도 6a는 일 실시예에 따라, 위상 검출기의 출력 비트가 (0,1)일 때 두 클럭 신호간 관계를 도시한 도면이다.
도 6b는 다른 실시예에 따라, 위상 검출기의 출력 비트가 (0,0)일 때 두 클럭 신호간 관계를 도시한 도면이다.
도 6c는 다른 실시예에 따라, 위상 검출기의 출력 비트가 (1,1)일 때 두 클럭 신호간 관계를 도시한 도면이다.
도 7은 일 실시예에 따라, 지연 생성기를 도시한 도면이다.
도 8은 다른 실시예에 따라, 위상 검출기에 포함된 제 1 클럭 신호의 선행 신호 및 지연 신호를 생성 회로를 도시한 도면이다.
도 9는 일 실시예에 따라, 클럭 위상을 정렬하는 방법을 도시한 흐름도이다.
도 10은 일 실시예에 따라, 클럭 위상을 정렬하는 방법을 구체적으로 도시한 상세 흐름도이다.
도 11은 일 실시예에 따라, 클럭 위상을 정렬하는 유사 코드(pseudo-code)를 도시한 도면이다.FIG. 1 illustrates an apparatus for performing data communication between two domains using different clock signals according to an exemplary embodiment of the present invention. Referring to FIG.
2 is a block diagram illustrating an apparatus for performing data communication between two clock domains according to another embodiment of the present invention.
3 is a diagram for explaining a clock phase alignment apparatus according to an embodiment.
4 is a block diagram for explaining a clock phase alignment apparatus according to another embodiment.
5A is a diagram illustrating a phase detector in accordance with one embodiment.
5B is a diagram illustrating a phase alignment window of a phase detector, according to one embodiment.
6A is a diagram illustrating the relationship between two clock signals when the output bit of the phase detector is (0, 1), in accordance with one embodiment.
6B is a diagram illustrating the relationship between two clock signals when the output bit of the phase detector is (0, 0), according to another embodiment.
6C is a diagram illustrating the relationship between two clock signals when the output bit of the phase detector is (1,1), according to another embodiment.
7 is a diagram illustrating a delay generator, in accordance with one embodiment.
8 is a diagram showing a generation circuit for a preceding signal and a delay signal of a first clock signal included in a phase detector, according to another embodiment.
9 is a flow chart illustrating a method for aligning clock phases, according to one embodiment.
10 is a detailed flowchart specifically illustrating a method of aligning clock phases according to an embodiment.
11 is a diagram illustrating pseudo-code for aligning clock phases, according to one embodiment.

본 실시예들에서 사용되는 용어는 본 실시예들에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 기술분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 임의로 선정된 용어도 있으며, 이 경우 해당 실시예의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서, 본 실시예들에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 실시예들의 전반에 걸친 내용을 토대로 정의되어야 한다.Although the terms used in the present embodiments have been selected in consideration of the functions in the present embodiments and are currently available in common terms, they may vary depending on the intention or the precedent of the technician working in the art, the emergence of new technology . Also, in certain cases, there are arbitrarily selected terms, and in this case, the meaning will be described in detail in the description part of the embodiment. Therefore, the terms used in the embodiments should be defined based on the meaning of the terms, not on the names of simple terms, and on the contents of the embodiments throughout.

실시예들에 대한 설명들에서, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 구성요소를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 실시예들에 기재된 "...부", "...모듈"의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.In the descriptions of the embodiments, when a part is connected to another part, it includes not only a case where the part is directly connected but also a case where the part is electrically connected with another part in between . Also, when a component includes an element, it is understood that the element may include other elements, not the exclusion of any other element unless specifically stated otherwise. The term " ... ", "module ", as used in the embodiments, means a unit for processing at least one function or operation, and may be implemented in hardware or software, or a combination of hardware and software Can be implemented.

본 실시예들에서 사용되는 "구성된다" 또는 "포함한다" 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.It should be noted that the terms such as "comprising" or "comprising ", as used in these embodiments, should not be construed as necessarily including the various elements or steps described in the specification, Some steps may not be included, or may be interpreted to include additional components or steps.

하기 실시예들에 대한 설명은 권리범위를 제한하는 것으로 해석되지 말아야 하며, 해당 기술분야의 당업자가 용이하게 유추할 수 있는 것은 실시예들의 권리범위에 속하는 것으로 해석되어야 할 것이다. 이하 첨부된 도면들을 참조하면서 오로지 예시를 위한 실시예들을 상세히 설명하기로 한다.The following description of the embodiments should not be construed as limiting the scope of the present invention and should be construed as being within the scope of the embodiments of the present invention. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Exemplary embodiments will now be described in detail with reference to the accompanying drawings.

도 1은 일 실시예에 따라 서로 다른 클럭 신호를 이용하는 두 도메인간 데이터 통신을 수행하는 장치를 설명하기 위한 도면이다.FIG. 1 illustrates an apparatus for performing data communication between two domains using different clock signals according to an exemplary embodiment of the present invention. Referring to FIG.

도 1을 참조하면, 데이터는 도메인A(110)에서 도메인B(120)로 전달될 수 있다. 이때 도메인A(110)와 도메인B(120)가 서로 다른 주파수의 클럭 신호를 이용하거나, 클럭 신호들의 위상이 일치하지 않으면, 두 도메인간 데이터가 제대로 전달되지 않을 수 있다. 이러한 경우, 비동기 FIFO(Asynchronous First In-First Out)(100)를 이용하면, 두 도메인간 데이터 통신이 수행될 수 있다. 비동기 FIFO(100)는 버퍼(140) 및 레벨 동기부(level synchronizer)(130, 150)를 포함할 수 있다. 먼저 도메인A(110)에서 도메인B(120)로 전달하기 위한 입력 데이터(DIN)는 버퍼(140)에 저장되고, Write 포인터(115)가 업데이트된다. 또한, Write 포인터(115)가 업데이트 된 것이 레벨 동기부(150)를 통해 도메인B(120)에 통지될 수 있다. 이렇게 되면, 도메인B(120)에서는 버퍼(140)로부터 출력 데이터(DOUT)가 출력되고, Read 포인터(125)가 업데이트된다. 그 후, Read 포인터(125)가 업데이트된 것은 레벨 동기부(130)를 통해 도메인A(110)에 전달되고, 도메인A(110)의 Write 포인터(115)는 다음 데이터로 이동된다.Referring to FIG. 1, data may be transferred from domain A 110 to domain B 120. At this time, when the domain A 110 and the domain B 120 use clock signals having different frequencies, or when the phases of the clock signals do not coincide, the data between the two domains may not be properly transmitted. In this case, using the asynchronous FIFO (Asynchronous First In-First Out) 100, data communication between the two domains can be performed. The asynchronous FIFO 100 may include a buffer 140 and a level synchronizer 130,150. The input data D IN for transfer from the domain A 110 to the domain B 120 is stored in the buffer 140 and the write pointer 115 is updated. In addition, the update of the write pointer 115 may be notified to the domain B 120 through the level synchronization unit 150. [ In this case, the output data D OUT is output from the buffer 140 in the domain B 120, and the read pointer 125 is updated. The update of the read pointer 125 is then transferred to the domain A 110 through the level synchronization unit 130 and the write pointer 115 of the domain A 110 is moved to the next data.

버퍼(140)는 두 도메인간 데이터를 연속적으로 전달해야 하는 경우, 데이터를 저장하기 위해 사용될 수 있다. 그러나, 데이터 크기에 따라 버퍼(140)의 크기가 증가하기 때문에, 전체 시스템의 부피가 커질 수 있다. 더불어, Write 포인터 및 Read 포인터가 업데이트되는 시간이 필요하기 때문에, 비동기 FIFO(100)를 이용하면 입력 데이터(DIN)와 출력 데이터(DOUT)간 지연 시간이 길어질 수 있다.The buffer 140 may be used to store data when it is necessary to continuously transmit data between the two domains. However, since the size of the buffer 140 increases according to the data size, the volume of the entire system can be increased. In addition, since the write pointer and the read pointer need to be updated, the delay time between the input data D IN and the output data D OUT may be long using the asynchronous FIFO 100.

도 2는 다른 실시예에 따라 두 클럭 도메인간 데이터 통신을 수행하는 장치를 설명하기 위한 도면이다.2 is a block diagram illustrating an apparatus for performing data communication between two clock domains according to another embodiment of the present invention.

도 2를 참조하면, 클럭 생성 장치(200)는 서로 다른 클럭 신호의 위상을 정렬하여 클럭 신호들을 동기화한 것과 같은 효과를 얻을 수 있다. 클럭 생성 장치(200)는 클러스터 클럭 생성기(Cluster clock generator)(250), 지연 조정기(Tunable delay)(260, 261) 및 위상 비교기(Phase comparator)(280, 281)를 포함할 수 있다. Referring to FIG. 2, the clock generating apparatus 200 may obtain the same effect as synchronizing clock signals by arranging phases of different clock signals. The clock generation apparatus 200 may include a cluster clock generator 250, delayable tuners 260 and 261, and phase comparators 280 and 281.

구체적으로, 도 2에 도시된 클럭 생성 장치(200)는 가변 지연 버퍼(Tunable delay buffer)를 사용하여 한 도메인의 클럭 신호를 지연시켜, 다른 도메인의 클럭 신호와 위상 차이를 보상하는 방식으로 위상을 정렬하는 장치를 포함한다. 클럭 신호가 2의 배수만큼 차이 나는 경우, 클럭 신호들의 위상이 정렬되면 클럭 신호들이 동기화된 것과 같이 클럭 신호들의 리딩 엣지가 일치하기 때문에, 비동기 FIFO를 사용하지 않아도 두 도메인간 데이터 통신이 가능해진다. 여기서 리딩 엣지(Leading edge)는 신호의 상태가 낮은 상태에서 높은 상태로 변화하는 순간을 의미하며, 상승 엣지로도 표시될 수 있다.Specifically, the clock generation apparatus 200 shown in FIG. 2 delays a clock signal of one domain by using a tunable delay buffer and compensates for a phase difference with a clock signal of another domain. Lt; / RTI > When the clock signal differs by a multiple of 2, since the leading edges of the clock signals are matched as the clock signals are synchronized when the phases of the clock signals are aligned, data communication between the two domains becomes possible without using the asynchronous FIFO. Here, the leading edge means a moment when the state of the signal changes from a low state to a high state, and can also be expressed as a rising edge.

구체적으로, 클럭 신호의 위상을 정렬되는 과정은 다음과 같다. 먼저, 외부 클럭 신호는 위상고정루프(Phase Locked Loop, PLL)(210)를 통과하게 된다. 위상고정루프(210)는 외부 클럭 신호를 수신하여 시스템 내부 동작에 필요한 내부 클럭 신호를 발생시킬 수 있다. 그 후, 위상고정루프(210)에서 출력된 클럭 신호는 전역 클럭 생성기(Global clock generator)(220)를 통과하게 된다. 또한 전역 클럭 생성기(220)는 내부 구성 요소에 따라, 버스 허브 클럭 트리(Bus hub clock tree)(231), 클러스터 클럭 트리(Cluster clock tree)(230), DRAM 클럭 트리(DRAM clock tree)(232)등을 생성할 수 있다. 이때, 클러스터는 독립적으로 동작할 수 있는 프로세서를 갖는 복수의 코어를 포함할 수 있다. 따라서, 각 클러스터 마다 클러스터 클럭 생성기(Cluster clock generator)(250)와 각 클러스터에 포함된 코어들에 대응되는 코어 클럭 트리(Core clock tree) (271)가 포함될 수 있다. Specifically, the process of aligning the phase of the clock signal is as follows. First, the external clock signal passes through a phase locked loop (PLL) 210. The phase locked loop 210 may receive an external clock signal and generate an internal clock signal required for operation within the system. Thereafter, the clock signal output from the phase locked loop 210 is passed through a global clock generator 220. The global clock generator 220 may also include a bus hub clock tree 231, a cluster clock tree 230, a DRAM clock tree 232, ) Can be generated. At this time, the cluster may include a plurality of cores having processors that can operate independently. Therefore, each cluster may include a cluster clock generator 250 and a core clock tree 271 corresponding to the cores included in each cluster.

도 2를 참조하면, 제 1 클러스터(240)에 클러스터 클럭 생성기(250), 캐시 클럭 트리(Cache clock tree)(270) 및 코어 클럭 트리(271)가 포함될 수 있다. 이때 캐시는 코어보다 더 빠른 처리 속도가 요구되기 때문에, 캐시 클럭 트리(270)에서 출력되는 캐시 클럭 신호는 코어 클럭 트리(271)에서 출력되는 코어 클럭 신호보다 주파수가 높다. 따라서, 위상 비교기(280, 281)를 이용해서 캐시 클럭 신호와 코어 클럭 신호의 위상 차이가 검출되면, 클러스터 클럭 생성기(250)는 검출된 위상 차이에 기초하여 지연 조정기 (260, 261)를 통해, 코어 클럭 신호를 캐시 클럭 신호와 위상이 정렬될 때까지 지연시킨다.Referring to FIG. 2, a cluster clock generator 250, a cache clock tree 270, and a core clock tree 271 may be included in the first cluster 240. Since the cache requires a higher processing speed than the core, the cache clock signal output from the cache clock tree 270 is higher in frequency than the core clock signal output from the core clock tree 271. Accordingly, when the phase difference between the cache clock signal and the core clock signal is detected using the phase comparators 280 and 281, the cluster clock generator 250 generates a clock signal having the phase difference between the clock clock signal and the core clock signal through the delay adjusters 260 and 261, And delays the core clock signal until it is phase aligned with the cache clock signal.

그러나 클럭 생성 장치(200)의 지연 조정기 (260, 261)는 사용자의 입력에 따라 제어되기 때문에, 클럭 생성 장치(200)를 양산하는 것은 어려울 수 있다. 또한, 회로 동작 중에 전압 또는 주파수가 달라지는 DVFS(Dynamic Voltage Frequency Scaling)에서 클럭 위상을 정렬하는 것이 어려울 수 있다. 한편 위상 비교기(280, 281)의 경우, 위상 차이를 검출하는 데 많은 시간이 소모된다. However, since the delay adjusters 260 and 261 of the clock generating apparatus 200 are controlled according to the input of the user, mass production of the clock generating apparatus 200 may be difficult. Also, it may be difficult to align the clock phase in Dynamic Voltage Frequency Scaling (DVFS) where the voltage or frequency varies during circuit operation. On the other hand, in the case of the phase comparators 280 and 281, much time is consumed for detecting the phase difference.

도 3은 일 실시예에 따른, 클럭 위상 정렬 장치를 설명하기 위한 도면이다.3 is a diagram for explaining a clock phase alignment apparatus according to an embodiment.

도 3의 위상고정루프(310), 전역 클럭 생성기(320), 클러스터 클럭 생성기(340), 캐시 클럭 트리(270) 및 코어 클럭 트리(271)는 도 2의 위상고정루프(210), 전역 클럭 생성기(220), 클러스터 클럭 생성기(250), 캐시 클럭 트리(350) 및 코어 클럭 트리(351)와 각각 대응되므로, 자세한 설명은 생략한다.The phase locked loop 310, the global clock generator 320, the cluster clock generator 340, the cache clock tree 270 and the core clock tree 271 of FIG. 3 correspond to the phase locked loop 210, the global clock Generator 220, the cluster clock generator 250, the cache clock tree 350, and the core clock tree 351, respectively.

도 3을 참조하면, 클럭 위상 정렬 장치(360)는 도 2의 클럭 생성 장치(200)와 마찬가지로 각 클러스터마다 위치할 수 있다. 또한, 클럭 위상 정렬 장치(360)는 캐시 클럭 트리(350)와 코어 클럭 트리(351)의 출력 클럭 신호를 수신하여, 두 클럭 신호간 위상 차이를 검출하고, 위상 차이에 기초하여 코어 클럭 트리(351)를 제어할 수 있다. 도 3에서 클럭 위상 정렬 장치(360)는 캐시 클럭 신호와 코어 클럭 신호의 위상을 정렬하는 것을 가정하여 도시되었으나, 이는 설명의 편의를 위한 것일 뿐, 본 실시예는 이에 제한되지 않는다. 즉, 클럭 위상 정렬 장치(360)는 캐시 클럭 신호 및 코어 클럭 신호뿐 아니라, 주파수가 상이한 두 클럭 신호라면 모두 위상을 정렬시킬 수 있다. Referring to FIG. 3, the clock phase aligner 360 may be located in each cluster, like the clock generator 200 of FIG. The clock phase aligner 360 also receives the output clock signals of the cache clock tree 350 and the core clock tree 351 to detect the phase difference between the two clock signals, 351). In FIG. 3, the clock phase aligner 360 is shown assuming that the phases of the cache clock signal and the core clock signal are aligned. However, this is only for convenience of description, and the present embodiment is not limited thereto. That is, the clock phase aligner 360 can align the phases of both the cache clock signal and the core clock signal as well as two clock signals having different frequencies.

이때, 클럭 위상 정렬 장치(360)는 주파수가 상대적으로 낮은 클럭 신호인 코어 클럭 신호를 지연시켜 위상을 정렬할 수 있다. 주파수가 높은 클럭 신호를 지연시킬 경우 주파수가 낮은 클럭 신호의 한 주기 안에 주파수가 높은 클럭 신호의 리딩 엣지가 복수 개 존재할 수 있기 때문에, 두 클럭 신호의 위상이 정렬되었는지 판단하기가 어렵기 때문이다. At this time, the clock phase aligner 360 can align the phase by delaying the core clock signal, which is a clock signal having a relatively low frequency. This is because it is difficult to determine whether the phases of two clock signals are aligned because there are a plurality of leading edges of a clock signal having a high frequency within one period of a clock signal having a low frequency when a clock signal having a high frequency is delayed.

한편, 이하 설명에서 제 1 클럭 신호는 제 2 클럭 신호보다 주파수가 낮은 클럭 신호를 의미한다.In the following description, the first clock signal means a clock signal having a lower frequency than the second clock signal.

도 4는 다른 실시예에 따라, 클럭 위상 정렬 장치를 설명하기 위한 블록도이다.4 is a block diagram for explaining a clock phase alignment apparatus according to another embodiment.

도 4를 참조하면, 클럭 위상 정렬 장치(400)는 위상 검출기(410), 지연 생성기(420) 및 제어부(430)를 포함할 수 있다. 도 4에 도시된 클럭 위상 정렬 장치(400)는 본 실시예와 관련된 구성요소들만이 도시되어 있다. 따라서, 도 4에 도시된 구성요소들 외에 다른 범용적인 구성요소들이 더 포함될 수 있음을 본 실시예와 관련된 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있다.Referring to FIG. 4, the clock phase alignment apparatus 400 may include a phase detector 410, a delay generator 420, and a controller 430. The clock phase aligning apparatus 400 shown in FIG. 4 is only shown in the components related to the present embodiment. Accordingly, it will be understood by those skilled in the art that other general-purpose components other than the components shown in FIG. 4 may be further included.

위상 검출기(410)는 두 신호의 위상간 관계를 검출할 수 있다. 구체적으로, 위상 검출기(410)는 제 1 클럭 신호의 선행 신호 및 제 1 클럭 신호의 지연 신호를 생성하고, 제 1 클럭 신호와 제 2 클럭 신호의 위상간 관계를 검출할 수 있다. 여기서 제 1 클럭 신호의 선행 신호는 제 1 클럭 신호보다 시간상 앞서는 신호를 의미하고, 제 1 클럭 신호의 지연 신호는 제 1 클럭 신호를 지연시킨 신호를 의미한다. 한편, 제 1 클럭 신호의 선행 신호와 제 1 클럭 신호의 지연 신호간 시간 차이는 제 1 클럭 신호의 전압에 따라 결정될 수 있다. 예를 들어, 제 1 클럭 신호의 전압이 증가하면, 제 1 클럭 신호의 주파수는 증가하지만, 제 1 클럭 신호의 선행 신호와 제 1 클럭 신호의 지연 신호간 시간 차이는 감소할 수 있다.The phase detector 410 can detect the phase relationship between the two signals. Specifically, the phase detector 410 may generate a preceding signal of the first clock signal and a delayed signal of the first clock signal, and may detect a relationship between the phases of the first clock signal and the second clock signal. Here, the preceding signal of the first clock signal means a signal preceding the first clock signal, and the delay signal of the first clock signal means a signal delaying the first clock signal. The time difference between the preceding signal of the first clock signal and the delayed signal of the first clock signal may be determined according to the voltage of the first clock signal. For example, when the voltage of the first clock signal increases, the frequency of the first clock signal increases, but the time difference between the preceding signal of the first clock signal and the delayed signal of the first clock signal may decrease.

또한, 위상 검출기(410)는 2개의 플립플롭(flip-flop)을 포함할 수 있다. 이때, 제 1 클럭 신호의 선행 신호는 제 1 플립플롭의 클럭 신호로 입력되고, 제 1 클럭 신호의 지연 신호는 제 2 플립플롭의 클럭 신호로 입력되고, 제 2 클럭 신호는 제 1 플립플롭 및 제 2 플립플롭의 데이터로 입력될 수 있다. 이러한 경우, 위상 검출기(410)는 제 1 클럭 신호 및 제 2 클럭 신호의 위상간 관계를 의미하는 두 비트를 출력할 수 있다.In addition, the phase detector 410 may include two flip-flops. At this time, the preceding signal of the first clock signal is input to the clock signal of the first flip-flop, the delay signal of the first clock signal is input to the clock signal of the second flip-flop, the second clock signal is input to the first flip- And can be input as data of the second flip-flop. In this case, the phase detector 410 may output two bits indicating the phase relationship between the first clock signal and the second clock signal.

또한, 위상 검출기(410)는 시간에 따라 변하는 제 1 클럭 신호의 전압 또는 제 1 클럭 신호의 주파수에 기초하여 제 1 클럭 신호의 선행 신호 및 제 1 클럭 신호의 지연 신호를 생성할 수 있다.The phase detector 410 may also generate a leading signal of the first clock signal and a delayed signal of the first clock signal based on the voltage of the first clock signal or the frequency of the first clock signal that varies with time.

지연 생성기(420)는 제 1 클럭 신호의 지연 신호보다 상기 제 2 클럭 신호가 지연된 경우, 상기 제 1 클럭 신호를 지연시킬 수 있다.The delay generator 420 may delay the first clock signal when the second clock signal is delayed from the delay signal of the first clock signal.

또한, 지연 생성기(420)는 제 1 클럭 신호를 지연시키는 정도가 변경되는 경우, 제 1 클럭 신호의 지연 정도를 선택하기 이전에 클럭 게이팅을 활성화하고, 제 1 클럭 신호의 지연 정도를 선택한 후, 클럭 게이팅을 비활성화할 수 있다.In addition, when the degree of delay of the first clock signal is changed, the delay generator 420 activates the clock gating before selecting the degree of delay of the first clock signal, selects the degree of delay of the first clock signal, Clock gating can be disabled.

제어부(430)는 위상 검출기의 검출 결과로 상기 제 1 클럭 신호 및 상기 제 2 클럭 신호의 위상이 정렬되었는지 판단할 수 있고, 위상 검출기(410)의 검출 결과에 기초하여, 제 2 클럭 신호의 지연 정도를 결정할 수 있다. The controller 430 may determine whether the phases of the first clock signal and the second clock signal are aligned as a result of the detection of the phase detector and determine whether the delay of the second clock signal Can be determined.

또한, 제어부(430)는 제 1 클럭 신호의 선행 신호 및 제 1 클럭 신호의 지연 신호에 기초하여 생성된 위상 정렬 윈도우 내에 제 2 클럭 신호의 리딩 엣지가 있으면, 두 클럭 신호의 위상이 정렬된 것으로 판단할 수 있다. 이때 위상 정렬 윈도우는, 제 1 클럭 신호의 선행 신호와 제 1 클럭 신호의 지연 신호의 리딩 엣지간 차이에서 위상 검출기(410)의 셋업 시간과 홀드 시간의 합을 감산하여 계산될 수 있다.If there is a leading edge of the second clock signal in the phase alignment window generated based on the preceding signal of the first clock signal and the delayed signal of the first clock signal, the controller 430 determines that the phases of the two clock signals are aligned It can be judged. The phase alignment window may be calculated by subtracting the sum of the setup time and the hold time of the phase detector 410 from the difference between the leading edge of the first clock signal and the leading edge of the delay signal of the first clock signal.

또한 제어부(430)는 위상 정렬 윈도우가 상기 제 2 클럭 신호의 리딩 엣지보다 지연된 경우, 제 1 클럭 신호를 선행시키도록 지연 생성기(420)에 제어 신호를 출력할 수 있다.If the phase alignment window is delayed from the leading edge of the second clock signal, the controller 430 may output a control signal to the delay generator 420 so as to precede the first clock signal.

도 5a는 일 실시예에 따른 위상 검출기를 도시한 도면이다.5A is a diagram illustrating a phase detector in accordance with one embodiment.

클럭 위상 정렬 장치(400)의 위상 검출기(410)는 클럭 버퍼(Clock buffer)(530), 제 1 플립플롭(510) 및 제 2 플립플롭(520)을 포함할 수 있다. The phase detector 410 of the clock phase aligner 400 may include a clock buffer 530, a first flip-flop 510 and a second flip-flop 520.

클럭 버퍼(Clock buffer)(530)는 클럭 신호를 지연시킬 수 있는 버퍼를 의미하며, 이하 도면에서는 클럭 버퍼의 수와 지연 정도가 비례하도록 도시하였다. 한편, 클럭 버퍼(530)는 사이리스터 지연 회로(Thyristor-like delay circuit)와 같은 시간 지연 회로를 포함할 수 있으나, 이에 제한되지 않는다.A clock buffer 530 denotes a buffer capable of delaying a clock signal. In the following description, the number of clock buffers is proportional to the delay time. On the other hand, the clock buffer 530 may include a time delay circuit such as a thyristor-like delay circuit, but is not limited thereto.

플립플롭은 1 비트의 정보를 보관 및 유지할 수 있는 논리회로를 의미하며, 래치(Latch), D 플립플롭, T 플립플롭, JK 플립플롭 등을 포함한다. 그 중에서 D 플립플롭은 데이터 신호(D)와 클럭 신호(CK)를 입력 받아, 1 출력 비트(Q)를 출력할 수 있다. 구체적으로, D 플립플롭은 데이터 신호(D)의 값을 클럭 신호(CK)의 엣지에서 캡처해서 출력 비트(Q)에 반영한다. 또한, 엣지가 발생하지 않는 시간에는 출력 비트(Q)가 변하지 않고 유지된다. A flip-flop means a logic circuit capable of storing and holding 1-bit information, and includes a latch, a D flip-flop, a T flip-flop, and a JK flip-flop. Among them, the D flip-flop receives the data signal D and the clock signal CK and can output one output bit Q. Specifically, the D flip-flop captures the value of the data signal D at the edge of the clock signal CK and reflects it in the output bit Q. Further, the output bit Q remains unchanged at the time when no edge occurs.

도 5a를 참조하면, 클럭 위상 정렬 장치(400)의 위상 검출기(410)에 포함된 제 1 플립플롭(510) 및 제 2 플립플롭(520)을 모두 D 플립플롭인 것을 가정하였으나, 다른 종류의 플립플롭으로 대체될 수 있음을 당해 기술분야의 통상의 기술자라면 이해할 수 있다. 5A, it is assumed that both the first flip-flop 510 and the second flip-flop 520 included in the phase detector 410 of the clock phase aligning apparatus 400 are D flip-flops. However, It will be understood by those skilled in the art that a flip-flop can be substituted for the flip-flop.

도 5a를 참조하면, 제 1 플립플롭(510) 및 제 2 플립플롭(520)의 데이터 신호(D)는 모두 제 2 클럭 신호다. 또한, 제 1 플립플롭(510)의 클럭 신호(CK0)는 제 1 클럭 신호의 선행 신호이고, 제 2 플립플롭(520)의 클럭 신호(CK1)는 제 1 클럭 신호의 지연 신호이다. 제 1 플립플롭(510) 및 제 2 플립플롭(520)는 데이터 신호(D) 및 클럭 신호들(CK0, CK1)을 입력 받아, 각각 1 출력 비트(Q0, Q1)를 출력할 수 있다. 위상 검출기(410)는 출력 비트들(Q0, Q1)을 조합하여, 위상 정렬 상태를 나타내는 2 비트 신호를 출력할 수 있다.Referring to FIG. 5A, the data signals D of the first flip-flop 510 and the second flip-flop 520 are all the second clock signals. The clock signal CK0 of the first flip-flop 510 is the preceding signal of the first clock signal and the clock signal CK1 of the second flip-flop 520 is the delayed signal of the first clock signal. The first flip-flop 510 and the second flip-flop 520 may receive the data signal D and the clock signals CK0 and CK1 and output one output bit Q0 and Q1, respectively. The phase detector 410 may combine the output bits Q0 and Q1 to output a 2-bit signal indicative of the phase alignment state.

한편, 클럭 위상 정렬 장치(400)는 제 1 클럭 신호의 지연 신호뿐 아니라, 제 1 클럭 신호의 선행 신호를 생성하여 제 1 플립플롭(510)의 클럭 신호(CK0)로 입력한다. 따라서, 제 2 클럭 신호와 제 1 클럭 신호의 위상이 이미 정렬되어 있는 상태인 경우에도 위상 정렬이 완료되었음을 나타내는 출력 비트들(Q0, Q1)이 출력될 수 있다.The clock phase aligner 400 generates a delay signal of the first clock signal as well as a preceding signal of the first clock signal and inputs it to the clock signal CK0 of the first flip-flop 510. Therefore, even when the phases of the second clock signal and the first clock signal are already aligned, output bits (Q0, Q1) indicating that phase alignment is completed can be output.

도 5b는 일 실시예에 따라, 위상 검출기의 위상 정렬 윈도우를 도시한 도면이다.5B is a diagram illustrating a phase alignment window of a phase detector, according to one embodiment.

위상 정렬 윈도우(540)는 제 1 클럭 신호와 제 2 클럭 신호의 위상이 정렬된 것으로 판단될 때, 제 2 클럭 신호의 리딩 엣지가 존재하는 시간 범위를 의미한다. 다시 말해서, 제 2 클럭 신호의 리딩 엣지가 위상 정렬 윈도우(540)내에 있어야, 위상 검출기(410)는 두 클럭 신호의 위상이 정렬되었음을 나타내는 출력 비트들(Q0, Q1)인 (0, 1)을 출력할 수 있다. The phase alignment window 540 indicates a time range in which the leading edge of the second clock signal exists when it is determined that the phases of the first clock signal and the second clock signal are aligned. In other words, the leading edge of the second clock signal must be within the phase alignment window 540, the phase detector 410 outputs (0, 1) which is the output bits Q0, Q1 indicating that the phases of the two clock signals are aligned Can be output.

한편, 위상 정렬 윈도우(540)의 폭 twindow은 아래와 같다.On the other hand, the width t window of the phase alignment window 540 is as follows.

Figure pat00001
Figure pat00001

tskew는 제 1 클럭 신호의 선행 신호(560)의 리딩 엣지와 제 1 클럭 신호의 지연 신호(550)의 리딩 엣지간 시간 차이를 의미한다. tsetup 및 thold는 플립플롭이 안전하게 동작할 수 있도록 플립플롭의 입력 신호가 일정하게 유지되어야 하는 시간이다. 구체적으로, tsetup는 플립플롭에서 클럭 신호의 리딩 엣지 이전에 입력 신호가 변하지 않아야 하는 최소 시간 간격을 의미하고, thold는 클럭 신호의 리딩 엣지 이후에 입력 신호가 변하지 않아야 하는 최소 시간 간격을 의미한다.t skew means the time difference between the leading edge of the leading signal 560 of the first clock signal and the leading edge of the delay signal 550 of the first clock signal. t setup and t hold are the time the input signal of the flip-flop must remain constant for the flip-flop to operate safely. Specifically, t setup means the minimum time interval at which the input signal should not change before the leading edge of the clock signal at the flip-flop, and t hold means the minimum time interval after which the input signal should remain unchanged after the leading edge of the clock signal do.

수학식 1을 참조하면, 위상 정렬 윈도우(540)의 폭 twindow은 tskew에서 tsetup 및 thold를 감산하여 구할 수 있다.Referring to Equation (1), the width t window of the phase alignment window 540 can be obtained by subtracting t setup and t hold from t skew .

도 6a 내지 도 6c는 위상 검출기의 출력 비트들(Q0, Q1)에 따라 두 클럭 신호간의 관계를 설명하기 위한 도면이다. 편의상 도 6a 내지 도 6c에서 위상 정렬 윈도우는 제 1 클럭 신호의 선행 신호의 리딩 엣지와 제 1 클럭 신호의 지연 신호의 리딩 엣지의 시간 간격(tskew)과 동일한 것으로 가정하였다. 6A to 6C are diagrams for explaining the relationship between two clock signals according to the output bits Q0 and Q1 of the phase detector. 6A to 6C, it is assumed that the phase alignment window is equal to the time interval (t skew ) between the leading edge of the preceding signal of the first clock signal and the leading edge of the delay signal of the first clock signal.

도 6a는 일 실시예에 따라, 위상 검출기의 출력 비트가 (0,1)일 때 두 클럭 신호간 관계를 도시한 도면이다.6A is a diagram illustrating the relationship between two clock signals when the output bit of the phase detector is (0, 1), in accordance with one embodiment.

도 6a를 참조하면, 제 2 클럭 신호(610)의 주파수가 제 1 클럭 신호(620)의 주파수보다 높은 것을 알 수 있다. 또한, 제 2 클럭 신호(610)의 리딩 엣지는 위상 정렬 윈도우(650)내 위치하는 것을 알 수 있다. 이러한 경우, 제 1 클럭 신호의 선행 신호(630)의 리딩 엣지는 제 2 클럭 신호(610)가 0 일 때 발생하고, 제 1 클럭 신호의 지연 신호(640)의 리딩 엣지는 제 2 클럭 신호(610)가 1 일 때 발생하므로, 위상 검출기(410)의 출력 비트들(Q0, Q1)은 (0, 1)이 된다. 따라서, 위상 검출기의 출력 비트들(Q0, Q1)이 (0, 1)인 경우, 제어부(430)는 출력 비트들(Q0, Q1)을 통해 제 2 클럭 신호(610)와 제 1 클럭 신호(620)의 위상을 정렬된 것으로 판단할 수 있다.Referring to FIG. 6A, it can be seen that the frequency of the second clock signal 610 is higher than that of the first clock signal 620. It can also be seen that the leading edge of the second clock signal 610 is located in the phase alignment window 650. In this case, the leading edge of the leading signal 630 of the first clock signal occurs when the second clock signal 610 is 0, and the leading edge of the delayed signal 640 of the first clock signal occurs when the leading edge of the second clock signal 610 610) is 1, the output bits Q0, Q1 of the phase detector 410 become (0, 1). Accordingly, when the output bits Q0 and Q1 of the phase detector are (0, 1), the controller 430 outputs the second clock signal 610 and the first clock signal (Q1, Q2) through the output bits Q0 and Q1 620 may be determined to be aligned.

도 6b는 다른 실시예에 따라, 위상 검출기의 출력 비트가 (0,0)일 때 두 클럭 신호간 관계를 도시한 도면이다. 6B is a diagram illustrating the relationship between two clock signals when the output bit of the phase detector is (0, 0), according to another embodiment.

도 6b를 참조하면, 제 2 클럭 신호(611)의 리딩 엣지는 위상 정렬 윈도우(650)보다 지연되어 있는 것을 알 수 있다. 이러한 경우, 제 1 클럭 신호의 선행 신호(630) 및 제 1 클럭 신호의 지연 신호(640)의 리딩 엣지는 모두 제 2 클럭 신호(611)가 0 일 때 발생하므로, 위상 검출기의 출력 비트들(Q0, Q1)은 (0, 0)이 된다. 따라서, 위상 검출기의 출력 비트들(Q0, Q1)이 (0, 0)일 때 제 1 클럭 신호(620)와 제 2 클럭 신호(611)의 위상을 정렬하기 위해서는, 제 1 클럭 신호(620)를 지연시켜야 한다.Referring to FIG. 6B, it can be seen that the leading edge of the second clock signal 611 is delayed from the phase alignment window 650. In this case, both the leading edge of the first clock signal 630 and the leading edge of the delayed signal 640 of the first clock signal occur when the second clock signal 611 is 0, so that the output bits of the phase detector Q0, Q1) becomes (0, 0). Thus, to align the phases of the first clock signal 620 and the second clock signal 611 when the output bits Q0, Q1 of the phase detector are (0, 0), the first clock signal 620, .

도 6c는 다른 실시예에 따라, 위상 검출기의 출력 비트가 (1,1)일 때 두 클럭 신호간 관계를 도시한 도면이다.6C is a diagram illustrating the relationship between two clock signals when the output bit of the phase detector is (1,1), according to another embodiment.

도 6c를 참조하면, 제 2 클럭 신호(612)의 리딩 엣지는 위상 정렬 윈도우(650)보다 앞서 있는 것을 알 수 있다. 이러한 경우, 제 1 클럭 신호의 선행 신호(630) 및 제 1 클럭 신호의 지연 신호(640)의 리딩 엣지는 모두 제 2 클럭 신호(612)가 1 일 때 발생하므로, 위상 검출기의 출력 비트들(Q0, Q1)은 (1, 1)이 된다. 따라서, 위상 검출기의 출력 비트들(Q0, Q1)이 (1, 1)일 때 제 1 클럭 신호(620)와 제 2 클럭 신호(612)의 위상을 정렬하기 위해서는, 제 1 클럭 신호(620)를 선행시켜야 한다.Referring to FIG. 6C, it can be seen that the leading edge of the second clock signal 612 is ahead of the phase alignment window 650. In this case, both the leading edge of the first clock signal 630 and the leading edge of the delayed signal 640 of the first clock signal occur when the second clock signal 612 is 1, so that the output bits Q0, Q1) becomes (1, 1). Thus, to align the phase of the first clock signal 620 with the phase of the second clock signal 612 when the output bits Q0, Q1 of the phase detector are (1, 1), the first clock signal 620, .

도 7은 일 실시예에 따라, 지연 생성기를 도시한 도면이다.7 is a diagram illustrating a delay generator, in accordance with one embodiment.

도 7을 참조하면, 지연 생성기(700)는 복수의 클럭 버퍼(710) 및 멀티플렉서 (Multiplexer)(720)를 포함할 수 있다. 도 7의 지연 생성기(700)는 총 5쌍의 클럭 버퍼(710) 및 멀티플렉서(720)가 포함되어 32개의 다른 지연을 생성할 수 있는 것으로 표시되었으나, 클럭 버퍼(710) 및 멀티플렉서(720)의 수는 본 실시예에 의해 제한되지 않는다. 더불어, 클럭 버퍼(710) 및 멀티플렉서(720)를 사용하지 않더라도 클럭 신호를 지연 시킬 수 있는 지연 생성기라면 적용 가능함을 본 실시예와 관련된 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있다.Referring to FIG. 7, the delay generator 700 may include a plurality of clock buffers 710 and a multiplexer 720. Although the delay generator 700 of Figure 7 is shown as including five pairs of clock buffers 710 and multiplexer 720 to generate 32 different delays, the clock buffer 710 and the multiplexer 720 The number is not limited by this embodiment. It will be understood by those skilled in the art that a delay generator capable of delaying a clock signal without using the clock buffer 710 and the multiplexer 720 is applicable to the present invention.

예를 들어, 도 7의 지연 생성기(700)가 단위 지연(Unit delay) 간격으로 지연을 생성할 수 있고, 단위 지연이 100ns로 가정하면, 제 1 클럭 신호를 최대 3.2ns 지연시킬 수 있다. For example, if the delay generator 700 of FIG. 7 can generate a delay at unit delay intervals and assumes a unit delay of 100 ns, the first clock signal may be delayed by 3.2 ns at most.

클럭 버퍼(710)는 도 5a의 클럭 버퍼(530)와 대응되므로 자세한 설명은 생략한다. 멀티플렉서(720)는 각 클럭 버퍼(530)에 의해 발생되는 지연을 개별적으로 결정할 수 있게 하여 다양한 간격으로 지연을 발생시킬 수 있다. 한편, 멀티플렉서(720)는 글리치 현상을 미연에 방지할 수 있는 멀티플렉서(Glitch-free clock multiplexer)일 수 있고, 일반 멀티플렉서일 수 있다. 다만, 일반 멀티플렉서를 이용하는 경우, 멀티플렉서의 이전 상태를 변경하는 시점에서 글리치 현상이 발생될 수 있다. 이러한 경우, 클럭 게이팅 셀(Clock gating cell)(730)을 마지막 멀티플렉서 뒤에 추가하여 글리치 현상에 따른 문제를 해결할 수 있다. 클럭 게이팅 셀(730)은 지연 간격에 변경되기 전에 클럭 게이팅을 비활성화하고, 지연 간격을 변경한 후 다시 클럭 게이팅을 활성화할 수 있다.The clock buffer 710 corresponds to the clock buffer 530 of FIG. 5A, and therefore, a detailed description thereof will be omitted. Multiplexer 720 may be able to individually determine the delays generated by each clock buffer 530 to generate delays at various intervals. On the other hand, the multiplexer 720 may be a glitch-free clock multiplexer that can prevent glitches, and may be a general multiplexer. However, when a general multiplexer is used, a glitch phenomenon may occur at the time of changing the previous state of the multiplexer. In this case, a clock gating cell 730 may be added after the last multiplexer to solve the glitch phenomenon. Clock gating cell 730 may deactivate clock gating, change the delay interval, and then activate clock gating again before it changes to the delay interval.

도 8은 다른 실시예에 따라, 위상 검출기에 포함된 제 1 클럭 신호의 선행 신호 및 지연 신호를 생성 회로를 도시한 도면이다.8 is a diagram showing a generation circuit for a preceding signal and a delay signal of a first clock signal included in a phase detector, according to another embodiment.

위상 검출기(410)는 복수의 클럭 버퍼(810)를 이용하여 제 1 클럭 신호의 선행 신호 및 제 1 클럭 신호의 지연 신호를 생성할 수 있다. 예를 들어, 클럭 버퍼(810) 4개를 통과하는 신호를 제 1 클럭 신호(820)로 가정하면, 3개 이하의 클럭 버퍼(810)를 통과하는 제 1 클럭 신호를 제 1 클럭 신호의 선행 신호(831, 832, 833)로 정의할 수 있고, 5개 이상의 클럭 버퍼(810)를 통과하는 제 1 클럭 신호를 제 1 클럭 신호의 지연 신호(841, 842, 843)로 정의할 수 있다.The phase detector 410 may generate a preceding signal of the first clock signal and a delayed signal of the first clock signal using the plurality of clock buffers 810. [ For example, assuming that a signal passing through four clock buffers 810 is a first clock signal 820, a first clock signal passing through three or fewer clock buffers 810 may be pre- Signals 831, 832 and 833 and a first clock signal passing through five or more clock buffers 810 can be defined as delay signals 841, 842 and 843 of the first clock signal.

한편, 위상 검출기(410)는 시간에 따라 변하는 제 1 클럭 신호의 전압 또는 제 1 클럭 신호의 주파수에 기초하여, 제 1 클럭 신호의 선행 정도 및 지연 정도를 결정할 수 있다. 예를 들어, 제 1 클럭 신호를 이용하는 도메인의 전압이 감소하면, 제 1 클럭 신호의 주파수가 감소할 수 있다. 이러한 경우, 제 1 클럭 신호(820)와 비교적 큰 시간 차이가 날 수 있는 제 1 클럭 신호의 선행 신호(831) 및 제 1 클럭 신호의 지연 신호(843)를 이용하여, 폭이 넓은 위상 정렬 윈도우를 이용할 수 있다. 위상 정렬 윈도우의 폭이 넓어지면, 넓은 시간 범위에서 위상 정렬 상태를 한번에 판단할 수 있기 때문에, 비교적 빠른 시간 내에 위상을 정렬할 수 있다. 반대로, 제 1 클럭 신호를 이용하는 도메인의 전압이 증가하면, 제 1 클럭 신호의 주파수도 증가할 수 있다. 이러한 경우, 제 1 클럭 신호(820)와 비교적 적은 시간 차이가 날 수 있는 제 1 클럭 신호의 선행 신호(833) 및 제 1 클럭 신호의 지연 신호(841)를 이용하여, 폭이 좁은 위상 정렬 윈도우를 이용할 수 있다. 위상 정렬 윈도우의 폭이 좁아지면, 미세한 시간 구간에서 위상 정렬 상태를 판단할 수 있기 때문에, 주파수가 높은 클럭 신호들의 위상을 정렬하는데 효율적이다.On the other hand, the phase detector 410 can determine the degree of precedence and delay of the first clock signal based on the voltage of the first clock signal or the frequency of the first clock signal that varies with time. For example, if the voltage of the domain using the first clock signal decreases, the frequency of the first clock signal may decrease. In this case, by using the leading signal 831 of the first clock signal and the delayed signal 843 of the first clock signal, which can have a relatively large time difference with the first clock signal 820, Can be used. If the width of the phase alignment window is widened, the phase alignment state can be determined at a time over a wide time range, so that the phase can be aligned in a comparatively short time. Conversely, if the voltage of the domain using the first clock signal increases, the frequency of the first clock signal can also increase. In this case, using the preceding signal 833 of the first clock signal and the delayed signal 841 of the first clock signal, which may have a relatively small time difference with the first clock signal 820, Can be used. When the width of the phase alignment window is narrowed, it is efficient to align the phase of the high frequency clock signals since the phase alignment state can be determined in a fine time interval.

또한, 위상 검출기(410)는 전압에 대응되는 제 1 클럭 신호의 선행 정도 및 제 1 클럭 신호의 지연 정도를 테이블 형태로 저장하여, 전압 값에 기초하여 제 1 클럭 신호의 선행 정도 및 지연 정도를 결정할 수 있다. In addition, the phase detector 410 stores the degree of precedence of the first clock signal corresponding to the voltage and the degree of delay of the first clock signal in a table form, and determines the degree of precedence and delay of the first clock signal based on the voltage value You can decide.

도 9는 일 실시예에 따라, 클럭 위상을 정렬하는 방법을 도시한 흐름도이다.9 is a flow chart illustrating a method for aligning clock phases, according to one embodiment.

단계 910에서, 위상 검출기(410)는 제 1 클럭 신호의 선행 신호 및 제 1 클럭 신호의 지연 신호를 생성하고, 생성된 클럭 신호들에 기초하여 제 1 클럭 신호와 제 2 클럭 신호의 위상간 관계를 검출할 수 있다. 이때 제 1 클럭 신호의 선행 신호와 제 1 클럭 신호의 지연 신호간 시간 차이는 제 1 클럭 신호의 전압에 따라 결정될 수 있다. 구체적으로, 제 1 클럭 신호의 전압이 증가하면, 제 1 클럭 신호의 주파수가 증가하고, 제 1 클럭 신호의 선행 신호와 상기 제 1 클럭 신호의 지연 신호간 시간 차이는 감소할 수 있다.In step 910, the phase detector 410 generates a leading signal of the first clock signal and a delayed signal of the first clock signal, and generates a delay between the phases of the first clock signal and the second clock signal based on the generated clock signals Can be detected. The time difference between the preceding signal of the first clock signal and the delayed signal of the first clock signal may be determined according to the voltage of the first clock signal. Specifically, as the voltage of the first clock signal increases, the frequency of the first clock signal increases and the time difference between the preceding signal of the first clock signal and the delayed signal of the first clock signal may decrease.

또한, 위상 검출기에 의해 생성되는 제 1 클럭 신호의 선행 신호 및 제 1 클럭 신호의 지연 신호는 시간에 따라 변하는 제 1 클럭 신호의 전압 또는 제 1 클럭 신호의 주파수에 기초하여 생성될 수 있다.Further, the preceding signal of the first clock signal and the delayed signal of the first clock signal generated by the phase detector may be generated based on the voltage of the first clock signal varying with time or the frequency of the first clock signal.

단계 920에서, 지연 생성기(420)는 제 1 클럭 신호의 지연 신호보다 제 2 클럭 신호가 지연된 경우, 제 1 클럭 신호를 지연시킬 수 있다. 이때, 클럭 위상 정렬 장치(400)는 위상 정렬 윈도우가 제 2 클럭 신호의 리딩 엣지보다 지연된 경우, 제 1 클럭 신호를 선행시킬 수 있다. 또한, 단계 920에서 클럭 위상 정렬 장치(400)는 제 1 클럭 신호를 지연시키는 정도가 변경되는 경우, 제 1 클럭 신호의 지연 정도를 선택하기 이전에 클럭 게이팅을 활성화하고, 제 1 클럭 신호의 지연 정도를 선택한 후, 클럭 게이팅을 비활성화할 수 있다.In step 920, the delay generator 420 may delay the first clock signal if the second clock signal is delayed relative to the delay signal of the first clock signal. At this time, the clock phase aligner 400 may precede the first clock signal when the phase alignment window is delayed from the leading edge of the second clock signal. In addition, in step 920, when the degree of delay of the first clock signal is changed, the clock phase aligning apparatus 400 activates clock gating before selecting the degree of delay of the first clock signal, After selecting the level, you can disable clock gating.

단계 930에서, 클럭 위상 정렬 장치(400)는 지연된 제 1 클럭 신호와 상기 제 2 클럭 신호의 위상이 정렬되었는지 판단할 수 있다. In step 930, the clock phase alignment apparatus 400 may determine whether the phase of the delayed first clock signal and the phase of the second clock signal are aligned.

한편, 단계 920 내지 단계 930의 경우, 두 클럭 신호의 위상이 정렬되었음이 판단되기 전까지 반복적으로 수행될 수 있다. In steps 920 to 930, it may be repeatedly performed until it is determined that the phases of the two clock signals are aligned.

한편, 제어부(430)는 제 1 클럭 신호의 선행 신호 및 제 1 클럭 신호의 지연 신호에 기초하여 생성된 위상 정렬 윈도우 내에 제 2 클럭 신호의 리딩 엣지가 있으면, 두 클럭 신호의 위상이 정렬된 것으로 판단할 수 있다. 구체적으로, 위상 정렬 윈도우는 제 1 클럭 신호의 선행 신호와 제 1 클럭 신호의 지연 신호의 리딩 엣지간 차이에서 위상 검출기(410)의 셋업 시간과 홀드 시간의 합을 감산하여 얻을 수 있다.On the other hand, if there is a leading edge of the second clock signal in the phase alignment window generated based on the preceding signal of the first clock signal and the delayed signal of the first clock signal, the controller 430 determines that the phases of the two clock signals are aligned It can be judged. Specifically, the phase alignment window can be obtained by subtracting the sum of the setup time and the hold time of the phase detector 410 from the difference between the leading edge of the first clock signal and the leading edge of the delay signal of the first clock signal.

도 10은 일 실시예에 따라, 클럭 위상을 정렬하는 방법을 구체적으로 도시한 상세 흐름도이다.10 is a detailed flowchart specifically illustrating a method of aligning clock phases according to an embodiment.

단계 1010에서, 위상 검출기(410)는 제 1 클럭 신호의 선행 신호 및 제 1 클럭 신호의 지연 신호를 생성할 수 있다. 이때 위상 검출기(410)는 전압 및 주파수에 따라 제 1 클럭 신호의 선행 정도 및 지연 정도를 결정할 수 있다.In step 1010, the phase detector 410 may generate a leading signal of the first clock signal and a delayed signal of the first clock signal. At this time, the phase detector 410 may determine the degree of precedence and delay of the first clock signal according to the voltage and the frequency.

단계 1020에서, 제어부(430)는 위상 검출기(410)에서 출력되는 출력 비트들(Q0, Q1)의 조합에 기초하여, 두 클럭 신호의 위상이 정렬되었는지 판단할 수 있다. 만약, 두 클럭 신호의 위상이 정렬된 것으로 판단되는 경우, 본 방법은 종료될 수 있다. 그러나, 두 클럭 신호의 위상이 정렬되지 않은 것으로 판단되면, 단계 1030이 진행될 수 있다. 구체적으로, 제어부(430)는 위상 검출기(410)의 출력 비트들(Q0, Q1)들이 (0, 1)인 경우, 두 클럭 신호의 위상이 정렬된 것으로 판단할 수 있다.In step 1020, the controller 430 may determine whether the phases of the two clock signals are aligned based on the combination of the output bits Q0, Q1 output from the phase detector 410. [ If it is determined that the phases of the two clock signals are aligned, the method can be terminated. However, if it is determined that the phases of the two clock signals are not aligned, step 1030 may proceed. Specifically, when the output bits Q0 and Q1 of the phase detector 410 are (0, 1), the controller 430 may determine that the phases of the two clock signals are aligned.

단계 1030에서, 제어부(430)는 제 1 클럭 신호의 지연 정도를 미세하게 조정할 필요가 있는지 판단할 수 있다. 구체적으로, 위상 검출기(410)에 의해 위상 정렬 윈도우보다 제 2 클럭 신호가 앞서 있는 것으로 판단되어, 제 1 클럭 신호를 선행시킨 후라면, 제어부(430)는 제 1 클럭 신호의 지연 정도를 미세하게 조정할 필요가 있다고 판단할 수 있다. 만약, 제 1 클럭 신호의 지연 정도를 미세하게 조정해야 하는 경우, 단계 1040이 진행될 수 있다. 그러나, 제 1 클럭 신호의 지연 정도를 미세하게 조정할 필요가 없는 것으로 판단되면, 단계 1050이 진행될 수 있다.In step 1030, the controller 430 may determine whether it is necessary to finely adjust the degree of delay of the first clock signal. Specifically, if it is determined by the phase detector 410 that the second clock signal precedes the phase alignment window, and the first clock signal is preceded by the phase detector 410, the controller 430 may finely adjust the delay of the first clock signal It can be determined that adjustment is necessary. If the degree of delay of the first clock signal needs to be finely adjusted, step 1040 may be performed. However, if it is determined that the degree of delay of the first clock signal need not be finely adjusted, step 1050 may proceed.

단계 1040에서, 제어부(430)는 제 1 클럭 신호를 미세하게 지연시킬 수 있도록 지연 생성기(420)를 제어하고, 단계 1020을 수행할 수 있다. 미세한 지연은 단위 지연을 의미할 수 있다. 즉, 지연 생성기(420)는 단계 1040에서 단위 지연만큼 지연을 발생시킬 수 있다. 이때 단위 지연 값은 클럭 신호를 이용하는 도메인의 전압 및 클럭 신호의 주파수에 따라 달라질 수 있다.In operation 1040, the controller 430 controls the delay generator 420 to finely delay the first clock signal, and may perform operation 1020. A fine delay can mean a unit delay. That is, the delay generator 420 may generate a delay by a unit delay in step 1040. In this case, the unit delay value may vary depending on the voltage of the domain using the clock signal and the frequency of the clock signal.

단계 1050에서, 제어부(430)는 제 2 클럭 신호의 리딩 엣지가 위상 정렬 윈도우보다 앞서는지 여부를 판단할 수 있다. 구체적으로, 제어부(430)는 위상 검출기(410)의 출력 비트들(Q0, Q1)들이 (1, 1)인 경우, 제 2 클럭 신호의 리딩 엣지가 위상 정렬 윈도우보다 앞서는 것으로 판단할 수 있다. 제 2 클럭 신호의 리딩 엣지가 위상 정렬 윈도우보다 앞서면 단계 1070이 진행될 수 있고, 그렇지 않으면 단계 1060이 진행될 수 있다. In step 1050, the controller 430 may determine whether the leading edge of the second clock signal is ahead of the phase alignment window. Specifically, the controller 430 may determine that the leading edge of the second clock signal precedes the phase alignment window when the output bits Q0 and Q1 of the phase detector 410 are (1, 1). Step 1070 may proceed if the leading edge of the second clock signal is ahead of the phase alignment window, otherwise step 1060 may proceed.

단계 1060에서, 제어부(430)는 제 1 클럭 신호를 지연시킬 수 있도록 지연 생성기(420)를 제어하고, 단계 1020을 수행할 수 있다.In step 1060, the control unit 430 controls the delay generator 420 so as to delay the first clock signal, and may perform step 1020. [

단계 1070에서, 제어부(430)는 제 1 클럭 신호를 선행시킬 수 있도록 지연 생성기(420)를 제어하고, 단계 1020을 수행할 수 있다.In step 1070, the control unit 430 controls the delay generator 420 so that it can precede the first clock signal, and may perform step 1020.

도 11은 일 실시예에 따라, 클럭 위상을 정렬하는 유사 코드(pseudo-code)를 도시한 도면이다.11 is a diagram illustrating pseudo-code for aligning clock phases, according to one embodiment.

도 11의 유사 코드는 캐시 클럭 신호와 코어 클럭 신호의 위상을 정렬하기 위한 방법을 나타낸 것이다. 주파수 차이가 정수 배인 두 클럭 신호의 위상을 정렬하는 경우라면 모두 가능함은 본 실시예와 관련된 기술분야에서 통상의 지식을 가진 자라면 이해할 수 있다.The pseudo code of FIG. 11 shows a method for aligning the phases of the cache clock signal and the core clock signal. It can be understood that all of them are possible if the phases of two clock signals whose frequency difference is an integral multiple are all known to those skilled in the art.

클럭 위상 정렬 장치(400)는 코어 클럭 도메인의 전압 Vcore를 수신하여, 위상 검출기(410)에서 생성되는 제 1 클럭 신호의 선행 신호 및 제 1 클럭 신호의 지연 신호의 선행 정도 및 지연 정도를 결정할 수 있다. The clock phase alignment apparatus 400 receives the voltage V core of the core clock domain and determines the degree of precedence and delay of the preceding signal of the first clock signal and the delayed signal of the first clock signal generated by the phase detector 410 .

또한, S는 지연 발생기(420)가 발생시키는 지연 간격을 의미한다. 예를 들어, S가 3인 경우, 지연 발생기(420)는 단위 지연의 3배에 해당하는 지연을 발생시킬 수 있다. Pcur는 현재 위상 검출기(410)에서 출력된 출력 비트들(Q0, Q1)을 나타내고, Pprev는 Pcur 이전의 출력 비트들(Q0, Q1)을 나타낸다. overlook은 제 2 클럭 신호가 위상 정렬 윈도우보다 앞선 경우에 1을 저장하는 변수이다.S denotes a delay interval generated by the delay generator 420. For example, if S is 3, the delay generator 420 may generate a delay corresponding to three times the unit delay. P cur denotes the output bits Q 0 and Q 1 output from the current phase detector 410 and P prev denotes output bits Q 0 and Q 1 before P cur . overlook is a variable that stores 1 if the second clock signal precedes the phase alignment window.

도 11을 참조하면, 제 2 클럭 신호의 리딩 엣지가 위상 정렬 윈도우보다 지연된 경우, 제어부(430)는 제 1 클럭 신호를 단위 지연의 3배에 해당하는 시간만큼 반복적으로 지연시킨다. 만약, 제 2 클럭 신호의 리딩 엣지가 위상 정렬 윈도우를 처음으로 앞서게 된 경우, overlook에는 1이 저장되고 S는 2만큼 감산되어 제 1 클럭 신호를 선행시킨다. 그 후, 지연 간격은 단위 지연으로 변경되고, 제어부(430)는 위상 검출기(410)의 출력 비트들(Q0, Q1)을 이용해 위상 정렬 상태를 확인하면서 두 클럭 신호의 위상이 정렬될 때까지 제 1 클럭 신호를 반복적으로 지연시킨다. Referring to FIG. 11, when the leading edge of the second clock signal is delayed from the phase alignment window, the controller 430 repeatedly delays the first clock signal by a time corresponding to three times the unit delay. If the leading edge of the second clock signal leads the phase alignment window for the first time, 1 is stored in overlook and S is subtracted by 2 to precede the first clock signal. Thereafter, the delay interval is changed to a unit delay, and the controller 430 checks the phase alignment state using the output bits Q0 and Q1 of the phase detector 410, 1 clock signal repeatedly.

본 실시예의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 포함되는 것으로 해석되어야 한다.The scope of the present invention is defined by the appended claims rather than the foregoing detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be interpreted as including the claims.

Claims (20)

두 클럭 신호의 위상을 정렬하는 장치에 있어서,
제 1 클럭 신호의 선행 신호 및 상기 제 1 클럭 신호의 지연 신호를 생성하고, 상기 생성된 클럭 신호들에 기초하여 상기 제 1 클럭 신호와 제 2 클럭 신호의 위상간 관계를 검출하는, 위상 검출기;
상기 제 1 클럭 신호의 지연 신호보다 상기 제 2 클럭 신호가 지연된 경우, 상기 제 1 클럭 신호를 지연시키는, 지연 생성기; 및
상기 위상 검출기의 검출 결과로 상기 제 1 클럭 신호 및 상기 제 2 클럭 신호의 위상이 정렬되었는지 판단하는, 제어부;
를 포함하는 장치.An apparatus for aligning the phases of two clock signals,
A phase detector for generating a preceding signal of the first clock signal and a delayed signal of the first clock signal and detecting a relationship between the phases of the first clock signal and the second clock signal based on the generated clock signals;
A delay generator for delaying the first clock signal when the second clock signal is delayed from the delay signal of the first clock signal; And
And determines whether the phase of the first clock signal and the phase of the second clock signal are aligned as a result of detection of the phase detector;
/ RTI > 제 1 항에 있어서,
상기 제 1 클럭 신호의 선행 신호와 상기 제 1 클럭 신호의 지연 신호간 시간 차이는 상기 제 1 클럭 신호의 전압에 따라 결정되는 것인, 장치.The method according to claim 1,
Wherein a time difference between a preceding signal of the first clock signal and a delayed signal of the first clock signal is determined according to a voltage of the first clock signal. 제 2 항에 있어서,
상기 제 1 클럭 신호의 전압이 증가하면,
상기 제 1 클럭 신호의 주파수는 증가하고, 상기 제 1 클럭 신호의 선행 신호와 상기 제 1 클럭 신호의 지연 신호간 시간 차이는 감소하는, 장치.3. The method of claim 2,
When the voltage of the first clock signal increases,
The frequency of the first clock signal increases and the time difference between the preceding signal of the first clock signal and the delayed signal of the first clock signal decreases. 제 1 항에 있어서,
상기 제어부는,
상기 제 1 클럭 신호의 선행 신호 및 상기 제 1 클럭 신호의 지연 신호에 기초하여 생성된 위상 정렬 윈도우 내에 상기 제 2 클럭 신호의 리딩 엣지가 있으면, 상기 두 클럭 신호의 위상이 정렬된 것으로 판단하는 것인, 장치.The method according to claim 1,
Wherein,
And determining that the phases of the two clock signals are aligned if there is a leading edge of the second clock signal in a phase alignment window generated based on the preceding signal of the first clock signal and the delay signal of the first clock signal Device. 제 4 항에 있어서,
상기 위상 정렬 윈도우는,
상기 제 1 클럭 신호의 선행 신호와 상기 제 1 클럭 신호의 지연 신호의 리딩 엣지간 차이에서 상기 위상 검출기의 셋업 시간과 홀드 시간의 합을 감산하여 계산되는 것인, 장치.5. The method of claim 4,
Wherein the phase alignment window comprises:
And subtracting the sum of the setup time and the hold time of the phase detector from the difference between the leading edge of the first clock signal and the leading edge of the delay signal of the first clock signal. 제 1 항에 있어서,
상기 위상 검출기는 2개의 플립플롭을 포함하고,
상기 제 1 클럭 신호의 선행 신호는 제 1 플립플롭의 클럭 신호로 입력되고,
상기 제 1 클럭 신호의 지연 신호는 제 2 플립플롭의 클럭 신호로 입력되고,
상기 제 2 클럭 신호는 상기 제 1 플립플롭 및 상기 제 2 플립플롭의 데이터로 입력되는, 장치.The method according to claim 1,
The phase detector comprising two flip-flops,
The preceding signal of the first clock signal is input to the clock signal of the first flip-flop,
The delay signal of the first clock signal is input to the clock signal of the second flip-flop,
And the second clock signal is input to the data of the first flip-flop and the second flip-flop. 제 1 항에 있어서,
상기 제어부는,
위상 정렬 윈도우가 상기 제 2 클럭 신호의 리딩 엣지보다 지연된 경우, 상기 제 1 클럭 신호를 선행시키도록 상기 지연 생성기에 제어 신호를 출력하는, 장치.The method according to claim 1,
Wherein,
And outputs a control signal to the delay generator to precede the first clock signal if the phase alignment window is delayed beyond the leading edge of the second clock signal. 제 1 항에 있어서,
상기 제어부는,
상기 위상 검출기의 검출 결과에 기초하여, 상기 제 2 클럭 신호의 지연 정도를 결정하고,
상기 지연 생성기는,
상기 제 1 클럭 신호를 지연시키는 정도가 변경되는 경우, 상기 제 1 클럭 신호의 지연 정도를 선택하기 이전에 클럭 게이팅을 활성화하고, 상기 제 1 클럭 신호의 지연 정도를 선택한 후, 상기 클럭 게이팅을 비활성화하는, 장치.The method according to claim 1,
Wherein,
Determines the degree of delay of the second clock signal based on the detection result of the phase detector,
Wherein the delay generator comprises:
Wherein when the degree of delay of the first clock signal is changed, the clock gating is activated before selecting the delay degree of the first clock signal, the delay degree of the first clock signal is selected, and the clock gating is deactivated Device. 제 1 항에 있어서,
상기 제 1 클럭 신호는 상기 제 2 클럭 신호보다 주파수가 낮고,
상기 제 1 클럭 신호는 코어의 클럭 신호이고, 상기 제 2 클럭 신호는 캐시의 클럭 신호인, 장치.The method according to claim 1,
Wherein the first clock signal is lower in frequency than the second clock signal,
Wherein the first clock signal is a clock signal of the core and the second clock signal is a clock signal of the cache. 제 1 항에 있어서,
상기 제어부는,
상기 두 클럭 신호의 위상이 정렬되었음이 판단되기 전까지 상기 지연 생성기를 통해 반복적으로 제 1 클럭 신호를 지연시켜 상기 위상 검출기에 입력하는 것인, 장치.The method according to claim 1,
Wherein,
And delays the first clock signal repeatedly through the delay generator until it is determined that the phases of the two clock signals are aligned, and inputs the delayed first clock signal to the phase detector. 두 클럭 신호의 위상을 정렬하는 방법에 있어서,
제 1 클럭 신호의 선행 신호 및 상기 제 1 클럭 신호의 지연 신호를 생성하고, 상기 생성된 클럭 신호들에 기초하여 상기 제 1 클럭 신호와 제 2 클럭 신호의 위상간 관계를 검출하는 단계;
상기 제 1 클럭 신호의 지연 신호보다 상기 제 2 클럭 신호가 지연된 경우, 상기 제 1 클럭 신호를 지연시키는 단계; 및
상기 지연된 제 1 클럭 신호와 상기 제 2 클럭 신호의 위상이 정렬되었는지 판단하는 단계;
를 포함하는 방법.A method for aligning the phases of two clock signals,
Generating a preceding signal of the first clock signal and a delayed signal of the first clock signal and detecting a relationship between the phases of the first clock signal and the second clock signal based on the generated clock signals;
Delaying the first clock signal when the second clock signal is delayed from the delay signal of the first clock signal; And
Determining whether the phase of the delayed first clock signal and the phase of the second clock signal are aligned;
≪ / RTI > 제 11 항에 있어서,
상기 제 1 클럭 신호의 선행 신호와 상기 제 1 클럭 신호의 지연 신호간 시간 차이는 상기 제 1 클럭 신호의 전압에 따라 결정되는 것인, 방법.12. The method of claim 11,
Wherein a time difference between a preceding signal of the first clock signal and a delayed signal of the first clock signal is determined according to a voltage of the first clock signal. 제 12 항에 있어서,
상기 제 1 클럭 신호의 전압이 증가하면,
상기 제 1 클럭 신호의 주파수는 증가하고, 상기 제 1 클럭 신호의 선행 신호와 상기 제 1 클럭 신호의 지연 신호간 시간 차이는 감소하는, 방법.13. The method of claim 12,
When the voltage of the first clock signal increases,
The frequency of the first clock signal increases and the time difference between the preceding signal of the first clock signal and the delayed signal of the first clock signal decreases. 제 11 항에 있어서,
상기 두 클럭 신호의 위상이 정렬되었음을 판단하는 단계는,
상기 제 1 클럭 신호의 선행 신호 및 상기 제 1 클럭 신호의 지연 신호에 기초하여 생성된 위상 정렬 윈도우 내에 상기 제 2 클럭 신호의 리딩 엣지가 있으면, 상기 두 클럭 신호의 위상이 정렬된 것으로 판단하는 단계인, 방법.12. The method of claim 11,
Wherein the step of determining that the phases of the two clock signals are aligned comprises:
Determining that the phases of the two clock signals are aligned if there is a leading edge of the second clock signal in a phase alignment window generated based on the preceding signal of the first clock signal and the delay signal of the first clock signal; In method. 제 11 항에 있어서,
상기 두 클럭 신호의 위상이 정렬되었음을 판단하는 단계는,
상기 제 1 클럭 신호의 선행 신호 및 상기 제 1 클럭 신호의 지연 신호에 기초하여 생성된 위상 정렬 윈도우 내에 상기 제 2 클럭 신호의 리딩 엣지가 있으면, 상기 두 클럭 신호의 위상이 정렬된 것으로 판단하는 단계인, 방법.12. The method of claim 11,
Wherein the step of determining that the phases of the two clock signals are aligned comprises:
Determining that the phases of the two clock signals are aligned if there is a leading edge of the second clock signal in a phase alignment window generated based on the preceding signal of the first clock signal and the delay signal of the first clock signal; In method. 제 11 항에 있어서,
상기 위상 검출기는 2개의 플립플롭을 포함하고,
상기 제 1 클럭 신호의 선행 신호는 제 1 플립플롭의 클럭 신호로 입력되고,
상기 제 1 클럭 신호의 지연 신호는 제 2 플립플롭의 클럭 신호로 입력되고,
상기 제 2 클럭 신호는 상기 제 1 플립플롭 및 상기 제 2 플립플롭의 데이터로 입력되는, 방법.12. The method of claim 11,
The phase detector comprising two flip-flops,
The preceding signal of the first clock signal is input to the clock signal of the first flip-flop,
The delay signal of the first clock signal is input to the clock signal of the second flip-flop,
And the second clock signal is input to the data of the first flip-flop and the second flip-flop. 제 11 항에 있어서,
위상 정렬 윈도우가 상기 제 2 클럭 신호의 리딩 엣지보다 지연된 경우, 상기 제 1 클럭 신호를 선행시키는 단계;
를 포함하는, 방법.12. The method of claim 11,
If the phase alignment window is delayed from the leading edge of the second clock signal, preceding the first clock signal;
/ RTI > 제 11 항에 있어서,
상기 검출 결과에 기초하여, 상기 제 1 클럭 신호의 지연 정도를 결정하는 단계;
를 포함하고,
상기 제 1 클럭 신호를 지연시키는 단계는,
상기 제 1 클럭 신호를 지연시키는 정도가 변경되는 경우,
상기 제 1 클럭 신호의 지연 정도를 선택하기 이전에 클럭 게이팅을 활성화하는 단계; 및
상기 제 1 클럭 신호의 지연 정도를 선택한 후, 상기 클럭 게이팅을 비활성화하는 단계;
를 포함하는, 방법.12. The method of claim 11,
Determining a delay degree of the first clock signal based on the detection result;
Lt; / RTI >
Wherein delaying the first clock signal comprises:
When the degree of delay of the first clock signal is changed,
Activating clock gating prior to selecting a degree of delay of the first clock signal; And
Selecting a delay degree of the first clock signal and deactivating the clock gating;
/ RTI > 제 11 항에 있어서,
상기 제 1 클럭 신호는 상기 제 2 클럭 신호보다 주파수가 낮고,
상기 제 1 클럭 신호는 코어의 클럭 신호이고, 상기 제 2 클럭 신호는 캐시의 클럭 신호인, 방법.12. The method of claim 11,
Wherein the first clock signal is lower in frequency than the second clock signal,
Wherein the first clock signal is a clock signal of the core and the second clock signal is a clock signal of the cache. 제 11 항에 있어서,
상기 제 1 클럭 신호를 지연시키는 단계 및 상기 판단하는 단계는,
상기 두 클럭 신호의 위상이 정렬되었음이 판단되기 전까지 반복적으로 수행되는 것인, 방법.12. The method of claim 11,
Delaying the first clock signal and the step of determining,
And the second clock signal is repeatedly performed until it is determined that the phases of the two clock signals are aligned.
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