KR20170098707A - Comparator and delta sigma modulation circuit - Google Patents

Comparator and delta sigma modulation circuit Download PDF

Info

Publication number
KR20170098707A
KR20170098707A KR1020170021546A KR20170021546A KR20170098707A KR 20170098707 A KR20170098707 A KR 20170098707A KR 1020170021546 A KR1020170021546 A KR 1020170021546A KR 20170021546 A KR20170021546 A KR 20170021546A KR 20170098707 A KR20170098707 A KR 20170098707A
Authority
KR
South Korea
Prior art keywords
signal
differential
transistor
comparator
dither signal
Prior art date
Application number
KR1020170021546A
Other languages
Korean (ko)
Other versions
KR101920990B1 (en
Inventor
데츠야 가지타
다이치로 가토
히로아키 데시마
Original Assignee
아즈빌주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아즈빌주식회사 filed Critical 아즈빌주식회사
Publication of KR20170098707A publication Critical patent/KR20170098707A/en
Application granted granted Critical
Publication of KR101920990B1 publication Critical patent/KR101920990B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M3/324—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement
    • H03M3/326—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors
    • H03M3/328—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither
    • H03M3/33—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither the dither being a random signal
    • H03M3/332—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by means or methods for compensating or preventing more than one type of error at a time, e.g. by synchronisation or using a ratiometric arrangement by averaging out the errors using dither the dither being a random signal in particular a pseudo-random signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/494—Sampling or signal conditioning arrangements specially adapted for delta-sigma type analogue/digital conversion systems
    • H03M2201/61—
    • H03M2201/62—
    • H03M2201/64—
    • H03M2201/932—

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Analogue/Digital Conversion (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

The present invention is capable of reducing a circuit size of a comparator. A comparator (1) includes: a differential amplifier (10) outputting a signal depending on a difference between differential input signals (vp, vn); and an offset generator (11) increasing or reducing an offset voltage of the differential amplifier (10) in accordance with digital dither signals (d0, d1). The differential amplifier (10) comprises: a pair of first differential transistors (X1, X2); and a pair of second differential transistors (X3, X4) placed in parallel with the first differential transistors (X1, X2). The offset generator (11) comprises a pair of third first differential transistors (X11, X12) cascode-connected with the second differential transistors (X3, X4), and turned on/off in accordance with the digital dither signals (d0, d1).

Description

비교기 및 델타 시그마 변조 회로{COMPARATOR AND DELTA SIGMA MODULATION CIRCUIT}[0001] COMPARATOR AND DELTA SIGMA MODULATION CIRCUIT [0002]

본 발명은 델타 시그마형 AD 변환기 등에 적합한 비교기 및 이 비교기를 이용하는 델타 시그마 변조 회로에 관한 것이다.The present invention relates to a comparator suitable for a delta sigma type AD converter or the like and a delta sigma modulation circuit using the comparator.

델타 시그마형 AD 변환기에 있어서, 직류 입력 신호를 변환할 때에 특정한 입력 신호일 때에 「톤 노이즈」라고 불리는 특정 주파수를 갖는 노이즈가 발생함으로써 변환 정밀도가 열화하는 현상이 있는 것은 잘 알려져 있다. 이 현상은, 입력 신호와 참조 신호의 레벨비가 정수비가 될 때에 생기는 현상이다.In the delta sigma type AD converter, it is well known that when a DC input signal is converted, a noise having a specific frequency called " tone noise " occurs at a specific input signal, thereby deteriorating the conversion precision. This phenomenon occurs when the level ratio between the input signal and the reference signal becomes the integer ratio.

일반적으로 AD 변환기는, 입력 신호와, 비교 대상이 되는 참조 신호의 비를 디지털 신호로 표현하는 회로 블록이다. 델타 시그마형 AD 변환기는, 이 입력 신호와 참조 신호의 비를 디지털 신호의 조밀파로서 출력하는 변조 회로, 소위 델타 시그마 변조 회로를 갖는다. 델타 시그마 변조 회로의 후단에 디지털 필터를 배치하여, 평균 처리를 행함으로써 복수 비트의 디지털값을 얻는다.Generally, the AD converter is a circuit block that expresses a ratio of an input signal to a reference signal to be compared as a digital signal. The delta-sigma AD converter has a modulation circuit, a so-called delta-sigma modulation circuit, for outputting the ratio of the input signal to the reference signal as a dense wave of a digital signal. A digital filter is disposed downstream of the delta-sigma modulation circuit, and an average process is performed to obtain a digital value of a plurality of bits.

예컨대, 델타 시그마 변조 회로를 1 bit 출력으로 구성하였을 때, 그 출력은 High, Low의 2치로 표현된다. 입력 신호와 참조 신호의 레벨비가 정수비 1/3이 되는 경우, 조밀파의 평균도 1/3이 되는 것 같은 패턴을 델타 시그마 변조 회로가 생성한다. 그러나, 조밀파가 1/3이 되는 것 같은 패턴에서는, High→Low→Low→High→····라고 하는 것 같이 3회에 1회의 비율로 델타 시그마 변조 회로가 High의 출력이 되기 때문에, 이 특정한 주파수가 강하게 나와 버린다. 특정한 주파수가 입력 신호의 주파수와 가까운 경우, 즉 저주기의 주파수인 경우, 이 특정한 주파수를 후단의 디지털 필터로 제거할 수 없다. 그 결과, 이 특정한 주파수는 변환 결과에 대하여 노이즈와 같이 대접한다. 이것이 톤 노이즈라고 불리는 것이다.For example, when the delta sigma modulation circuit is configured as a 1-bit output, its output is represented by binary values of High and Low. When the level ratio between the input signal and the reference signal is an integer ratio of 1/3, a delta sigma modulation circuit generates a pattern in which the average of the dense waves is 1/3. However, in a pattern in which the density wave is 1/3, the delta sigma modulation circuit becomes a high output at a rate of three times, such as High → Low → Low → High →. This particular frequency is strong. If the specific frequency is close to the frequency of the input signal, that is, the frequency of the low frequency, this particular frequency can not be removed by the subsequent digital filter. As a result, this particular frequency serves as noise to the conversion result. This is called tone noise.

입력 신호가 시간적으로 변화하는 경우는, 델타 시그마 변조 회로의 조밀파가 고정 패턴이 될 확률이 낮고, 고정 패턴의 출현 시간이 짧기 때문에, 톤 노이즈의 영향이 적다. 그러나, 온도 센서의 출력 등, 거의 변화하지 않는 직류 입력 신호를 델타 시그마 AD 변환기의 입력 신호로 하는 경우는, 톤 노이즈가 AD 변환기의 변환 결과 등의 성능을 좌우하는 경우가 많다.When the input signal changes in time, the influence of the tone noise is small because the probability that the dense wave of the delta sigma modulation circuit becomes a fixed pattern is low and the appearance time of the fixed pattern is short. However, when the DC input signal which hardly changes, such as the output of the temperature sensor, is used as the input signal to the delta-sigma A / D converter, the tone noise largely affects the performance such as the conversion result of the AD converter.

종래부터, 이 톤 노이즈를 제거하기 위해, 「디더 신호」를 주입하는 것이 효과적인 것은 알려져 있다. 디더 신호란, 입력 신호에 대하여 의사적으로 노이즈를 중첩시키는 신호를 말한다. 구체적으로는, 디더 신호로서 의사 랜덤 신호를 디지털 회로로 발생시켜, AD 변환기의 입력 신호에 가산시키는 방법이 취해진다. 의사 랜덤 신호의 평균값은 매우 제로에 가깝기 때문에, 입력 신호에 부여하는 영향은 적다. 이러한 의사 랜덤 신호를 입력 신호에 가산하면, 입력 신호가 일정값이어도, AD 변환기에 가해지는 신호가 시간적으로 변화하게 되기 때문에, 톤 노이즈의 발생을 억제할 수 있다.It is conventionally known that it is effective to inject a " dither signal " in order to eliminate the tone noise. The dither signal is a signal for pseudo noise superimposed on the input signal. More specifically, a method is employed in which a pseudo-random signal is generated as a dither signal by a digital circuit and added to an input signal of the AD converter. Since the average value of the pseudo-random signal is very close to zero, the influence given to the input signal is small. By adding such a pseudo-random signal to the input signal, even if the input signal has a constant value, the signal applied to the AD converter changes with time, so that occurrence of tone noise can be suppressed.

디더 신호가 되는 의사 랜덤 신호를 아날로그 회로로 생성하는 것은, 재현성이나 안정성의 점에서 매우 어렵다. 그래서, 복수의 플립 플롭과 귀환 회로를 이용한 PN(Pseudo Number) 부호 발생 회로라고 하는 디지털 회로로 의사 랜덤 신호를 생성하는 방법이 알려져 있다. 그러나, 디지털 신호는, AD 변환기에 입력되는 아날로그 입력 신호에 대하여 신호 레벨(예컨대 전압 레벨)이 매우 크다. 이 때문에, 디지털 회로로 생성한 디지털 디더 신호인 의사 랜덤 신호를 그대로 AD 변환기의 입력 신호와 가산하여 버리면, 본래의 AD 변환기의 입력 신호를 바르게 변환할 수 없다. 그래서, 종래 기술에서는, 디지털 회로로 생성한 디지털 디더 신호를, 신호 레벨을 감쇠시키는 등 한 아날로그 신호로 일단 치환하여 아날로그 디더 신호를 생성한 후에, AD 변환기의 입력 신호에 가산하는 방법을 채용하고 있다.It is very difficult to generate a pseudo-random signal that becomes a dither signal with an analog circuit in view of reproducibility and stability. Therefore, a method of generating a pseudo-random signal by a digital circuit called a PN (Pseudo Number) code generation circuit using a plurality of flip-flops and feedback circuits is known. However, the digital signal has a very high signal level (e.g., voltage level) with respect to the analog input signal input to the AD converter. Therefore, if the pseudo-random signal, which is a digital dither signal generated by the digital circuit, is added to the input signal of the AD converter as it is, the input signal of the original AD converter can not be correctly converted. Thus, in the prior art, a method of once replacing a digital dither signal generated by a digital circuit with an analog signal such as attenuation of a signal level to generate an analog dither signal, and then adding it to the input signal of the AD converter .

그러나, 종래 기술에서는, 디지털 디더 신호를 아날로그 신호로 변환할 때의 감쇠율, 즉 아날로그 디더 신호의 신호 레벨을 감으로 찾아 결정할 필요가 있었다. 또한, 디지털 디더 신호로부터 아날로그 디더 신호로 변환하는 변환 회로 그 자체를 준비할 필요가 있어, 회로 규모나 비용의 점에서 문제가 있었다.However, in the prior art, it has been necessary to determine the attenuation rate when the digital dither signal is converted into the analog signal, that is, the signal level of the analog dither signal. In addition, it is necessary to prepare a conversion circuit itself for converting a digital dither signal into an analog dither signal, which poses a problem in terms of circuit scale and cost.

디지털 디더 신호로부터 아날로그 디더 신호로 변환하는 변환 회로의 예로서, 특허문헌 1에 개시된 아날로그 디더 신호 생성 회로의 구성을 도 6에 나타낸다. 이 아날로그 디더 신호 생성 회로는, 저항(R1∼R6)에 의한 저항 분압과 스위치(S0∼S4)에 의해, 도 7의 (A) 또는 도 7의 (B)에 나타내는 바와 같은 파형 패턴의 아날로그 디더 신호를 생성하고 있다. 특허문헌 1에 개시된 기술에서는, 디지털 디더 신호에 기초하여 스위치(S0∼S4)를 제어하여 아날로그 디더 신호를 생성하고, AD 변환기의 입력 신호와 아날로그 디더 신호를 컴퍼레이터(12)로 가산하고 있다.FIG. 6 shows a configuration of an analog dither signal generation circuit disclosed in Patent Document 1 as an example of a conversion circuit for converting a digital dither signal into an analog dither signal. This analog dither signal generating circuit is constituted by a resistive partial pressure generated by the resistors R1 to R6 and switches S0 to S4 so as to generate an analog dither signal having a waveform pattern as shown in Fig.7A or 7B, Signal. In the technique disclosed in Patent Document 1, an analog dither signal is generated by controlling the switches S0 to S4 based on a digital dither signal, and the input signal of the AD converter and the analog dither signal are added to the comparator 12.

디지털 디더 신호의 생성 회로로서는, 도 8과 같은 PN 부호의 유사 난수 신호 발생 회로를 이용하는 것이 잘 알려져 있다(비특허문헌 1 참조). 이 회로는, 복수단 종속 접속된 시프트 레지스터(100)와, 배타적 논리합 회로(101)로 구성된다.As a digital dither signal generating circuit, it is well known to use a pseudo-random number signal generating circuit of the PN code as shown in Fig. 8 (see Non-Patent Document 1). This circuit is constituted by a shift register 100 having a plurality of stages of cascade-connected and an exclusive-OR circuit 101.

특허문헌 1: 일본 특허 제4687512호 공보Patent Document 1: Japanese Patent No. 4687512

비특허문헌 1: R.C.Dixon, "최신 스팩트럼 확산 통신 방식", JATEC 출판, p.91, 1978년Non-Patent Document 1: R. C. Dixon, "Latest Spread Spectrum Communication Method ", JATEC Publication, p. 91, 1978

상기한 바와 같이, 특허문헌 1에 개시된 기술에서는, 디지털 디더 신호로부터 아날로그 디더 신호를 생성하기 위한 저항 분할 회로를 필요로 한다. 이 저항 분할 회로는, 말하자면 DA 변환기이며, 회로 규모로서는 무시할 수 없다. AD 변환기를 집적 회로로 실현하는 경우, 저항 소자는 면적을 크게 필요로 하기 때문에, 집적 회로 내에 저항 분할 회로를 탑재하면, 칩 면적의 증대로 이어지기 쉽다. 칩 면적이 크면 집적 회로의 수율이나 웨이퍼 1장당의 칩 수에도 영향을 주기 때문에, 경제적인 영향이 크다.As described above, the technique disclosed in Patent Document 1 requires a resistance dividing circuit for generating an analog dither signal from a digital dither signal. This resistance dividing circuit is, in other words, a DA converter, and can not be ignored as the circuit scale. When the AD converter is realized by an integrated circuit, the resistance element requires a large area, and therefore, if a resistance division circuit is mounted in the integrated circuit, the area of the chip tends to increase. If the chip area is large, it affects the yield of the integrated circuit and the number of chips per wafer, which is economically significant.

또한, 특허문헌 1에 개시된 기술과 같이 복수의 아날로그값을 갖는 아날로그 디더 신호 생성 회로에서는, 아날로그 디더 신호의 평균값이 제로가 되지 않는 것도 용이하게 예상할 수 있기 때문에, 이러한 아날로그 디더 신호를 AD 변환기의 입력 신호에 가산한 경우, AD 변환 결과에 오차가 생길 염려도 있다. 이 오차를 적게 하기 위해서는, 집적 회로 내의 저항 분할 회로에서 이용하는 저항의 사이즈를 크게 하는 등에 의해, 상대 정밀도를 향상시킬 필요가 있다. 그러나, 이러한 저항 사이즈의 증대는 회로 면적의 추가적인 증대로 이어지기 때문에, 경제적 영향이 더욱 커진다.In the analog dither signal generating circuit having a plurality of analog values as in the technique disclosed in Patent Document 1, it is also easy to expect that the average value of the analog dither signal does not become zero. Therefore, There is a possibility that an error may occur in the result of AD conversion when added to the input signal. In order to reduce this error, it is necessary to improve the relative precision by increasing the size of the resistor used in the resistance dividing circuit in the integrated circuit. However, since the increase in the resistance size leads to an additional increase in the circuit area, the economic effect is further increased.

본 발명은 상기 과제를 해결하기 위해 이루어진 것으로, 델타 시그마형 AD 변환기 등에 이용하는 비교기의 회로 규모를 저감하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to reduce the circuit scale of a comparator used in a delta sigma type AD converter or the like.

본 발명의 비교기는, 차동 입력 신호의 차에 따른 신호를 출력하는 차동 증폭기와, 디지털 디더 신호에 따라 상기 차동 증폭기의 오프셋 전압을 증감시키는 오프셋 발생기를 구비하는 것을 특징으로 하는 것이다.The comparator of the present invention is characterized by comprising a differential amplifier for outputting a signal according to the difference of the differential input signal and an offset generator for increasing or decreasing the offset voltage of the differential amplifier according to the digital dither signal.

또한, 본 발명의 비교기의 1 구성예에 있어서, 상기 오프셋 발생기는, 상기 디지털 디더 신호에 따라 상기 차동 증폭기의 정상측과 역상측의 트랜지스터 사이즈비를 변화시킴으로써, 상기 오프셋 전압을 증감시키는 것을 특징으로 하는 것이다.In the configuration of the comparator according to an embodiment of the present invention, the offset generator increases or decreases the offset voltage by changing the transistor size ratio between the normal side and the reverse phase side of the differential amplifier in accordance with the digital dither signal .

또한, 본 발명의 비교기의 1 구성예에 있어서, 상기 오프셋 발생기는, 상기 차동 증폭기를 구성하는 트랜지스터를 흐르는 전류를 변화시킴으로써, 상기 오프셋 전압을 증감시키는 것을 특징으로 하는 것이다.Further, in one configuration example of the comparator according to the present invention, the offset generator increases / decreases the offset voltage by changing the current flowing through the transistor constituting the differential amplifier.

또한, 본 발명의 비교기의 1 구성예에 있어서, 상기 디지털 디더 신호는, 유사 난수 신호이다.In one configuration example of the comparator of the present invention, the digital dither signal is a pseudo-random number signal.

또한, 본 발명의 비교기의 1 구성예에 있어서, 상기 차동 증폭기는, 제1 차동쌍 트랜지스터와, 이 제1 차동쌍 트랜지스터와 동일한 차동 입력 신호를 입력으로 하며, 상기 제1 차동쌍 트랜지스터와 병렬로 배치된 제2 차동쌍 트랜지스터로 구성되고, 상기 오프셋 발생기는, 상기 제2 차동쌍 트랜지스터와 캐스코드 접속되며, 상기 디지털 디더 신호에 따라 ON/OFF하는 제3 차동쌍 트랜지스터로 구성되는 것을 특징으로 하는 것이다.Further, in one configuration example of the comparator according to the present invention, the differential amplifier has a first differential pair transistor and a differential input signal which is the same as that of the first differential pair transistor. The first differential pair transistor is connected in parallel with the first differential pair transistor And the offset generator is constituted by a third differential pair transistor which is cascode-connected to the second differential pair transistor and is turned on / off according to the digital dither signal. will be.

또한, 본 발명의 델타 시그마 변조 회로는, 차동 입력 신호를 적분하는 적분기와, 이 적분기로부터 출력된 차동 출력 신호를 입력으로 하는 비교기를 구비하는 것을 특징으로 하는 것이다.Further, the delta-sigma modulation circuit of the present invention is characterized by comprising an integrator for integrating the differential input signal and a comparator for receiving the differential output signal output from the integrator as an input.

본 발명에 따르면, 디지털 디더 신호에 따라 차동 증폭기의 오프셋 전압을 증감시키는 오프셋 발생기를 마련함으로써, 아날로그 디더 신호 생성 회로를 이용하는 일없이, 비교기의 입력 신호에 디더 신호를 중첩시킬 수 있기 때문에, 비교기 및 델타 시그마 변조 회로의 회로 규모를 작게 할 수 있다. 또한, 본 발명에서는, 아날로그 디더 신호 생성 회로를 사용하지 않고, 디지털 디더 신호를 비교기에 직접 입력하기 때문에, 아날로그 디더 신호에 의한 성능 열화를 회피할 수 있다.According to the present invention, since the offset generator for increasing or decreasing the offset voltage of the differential amplifier according to the digital dither signal is provided, the dither signal can be superimposed on the input signal of the comparator without using the analog dither signal generating circuit, The circuit scale of the delta sigma modulation circuit can be reduced. Further, in the present invention, since the digital dither signal is directly input to the comparator without using the analog dither signal generating circuit, performance deterioration caused by the analog dither signal can be avoided.

도 1은 본 발명의 실시형태에 따른 비교기의 구성을 나타내는 회로도이다.
도 2는 본 발명의 실시형태에 따른 비교기에 있어서의 출력 신호의 오프셋 전압의 증감의 모습을 나타내는 도면이다.
도 3은 본 발명의 실시형태에 따른 비교기를 델타 시그마 변조 회로에 적용하였을 때의 구성을 나타내는 회로도이다.
도 4는 본 발명의 실시형태에 따른 비교기의 다른 구성을 나타내는 회로도이다.
도 5는 본 발명의 실시형태에 따른 비교기의 다른 구성을 나타내는 회로도이다.
도 6은 디지털 디더 신호로부터 아날로그 디더 신호로 변환하는 종래의 변환 회로의 구성예를 나타내는 회로도이다.
도 7은 도 6의 구성으로 생성되는 아날로그 디더 신호의 파형을 나타내는 도면이다.
도 8은 디지털 디더 신호 생성 회로의 구성예를 나타내는 회로도이다.1 is a circuit diagram showing a configuration of a comparator according to an embodiment of the present invention.
2 is a diagram showing a state in which an offset voltage of an output signal is increased or decreased in a comparator according to an embodiment of the present invention.
3 is a circuit diagram showing a configuration when a comparator according to an embodiment of the present invention is applied to a delta sigma modulation circuit.
4 is a circuit diagram showing another configuration of the comparator according to the embodiment of the present invention.
5 is a circuit diagram showing another configuration of the comparator according to the embodiment of the present invention.
6 is a circuit diagram showing a configuration example of a conventional conversion circuit for converting a digital dither signal into an analog dither signal.
7 is a diagram showing a waveform of an analog dither signal generated by the configuration of FIG.
8 is a circuit diagram showing a configuration example of a digital dither signal generating circuit.

이하, 본 발명의 실시형태에 대해서 도면을 참조하여 설명한다. 도 1은 본 발명의 실시형태에 따른 비교기의 구성을 나타내는 회로도이다. 본 실시형태의 비교기(1)는, 차동 아날로그 입력 신호(vp, vn)와 차동 디지털 디더 신호(d0, d1)를 입력으로 한다.DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to the drawings. 1 is a circuit diagram showing a configuration of a comparator according to an embodiment of the present invention. The comparator 1 of the present embodiment inputs differential analog input signals vp and vn and differential digital dither signals d0 and d1.

이 비교기(1)는, 게이트에 역상 입력 신호(vn)가 입력되는 P 채널 MOS 트랜지스터(X1)와, 게이트에 정상 입력 신호(vp)가 입력되는 P 채널 MOS 트랜지스터(X2)와, 게이트에 역상 입력 신호(vn)가 입력되며, 소스가 P 채널 MOS 트랜지스터(X1)의 소스와 접속된 P 채널 MOS 트랜지스터(X3)와, 게이트에 정상 입력 신호(vp)가 입력되며, 소스가 P 채널 MOS 트랜지스터(X2)의 소스와 접속된 P 채널 MOS 트랜지스터(X4)와, 게이트 및 드레인이 P 채널 MOS 트랜지스터(X1)의 드레인과 접속되며, 소스가 접지된 N 채널 MOS 트랜지스터(X5)와, 게이트가 N 채널 MOS 트랜지스터(X5)의 게이트 및 드레인과 접속되며, 드레인이 P 채널 MOS 트랜지스터(X2)의 드레인과 접속되고, 소스가 접지된 N 채널 MOS 트랜지스터(X6)와, 게이트가 P 채널 MOS 트랜지스터(X2)의 드레인 및 N 채널 MOS 트랜지스터(X6)의 드레인과 접속되며, 드레인이 비교기(1)의 출력 단자와 접속되고, 소스가 접지된 N 채널 MOS 트랜지스터(X7)와, 소스가 전원 전압(VDD)과 접속되며, 드레인이 P 채널 MOS 트랜지스터(X1∼X4)의 소스와 접속된 P 채널 MOS 트랜지스터(X8)와, 게이트가 P 채널 MOS 트랜지스터(X8)의 게이트와 접속되며, 소스가 전원 전압(VDD)과 접속되고, 드레인이 비교기(1)의 출력 단자와 접속된 P 채널 MOS 트랜지스터(X9)와, 게이트 및 드레인이 P 채널 MOS 트랜지스터(X8, X9)의 게이트와 접속되며, 소스가 전원 전압(VDD)과 접속된 P 채널 MOS 트랜지스터(X10)와, 게이트에 디지털 디더 신호(d1)가 입력되며, 소스가 P 채널 MOS 트랜지스터(X3)의 드레인과 접속되고, 드레인이 N 채널 MOS 트랜지스터(X5)의 게이트 및 드레인과 접속된 P 채널 MOS 트랜지스터(X11)와, 게이트에 디지털 디더 신호(d0)가 입력되며, 소스가 P 채널 MOS 트랜지스터(X4)의 드레인과 접속되고, 드레인이 N 채널 MOS 트랜지스터(X6)의 드레인과 접속된 P 채널 MOS 트랜지스터(X12)와, 일단이 P 채널 MOS 트랜지스터(X10)의 게이트 및 드레인과 접속되며, 타단이 접지되고, P 채널 MOS 트랜지스터(X10)에 정전류를 공급하는 전류원(I1)로 구성된다.The comparator 1 includes a P-channel MOS transistor X1 to which a reverse-phase input signal vn is inputted to a gate, a P-channel MOS transistor X2 to which a normal input signal vp is inputted to a gate, A P-channel MOS transistor X3 having a source connected to the source of the P-channel MOS transistor X1 and a source connected to the gate of the P-channel MOS transistor X1, An N-channel MOS transistor X5 whose gate and drain are connected to the drain of the P-channel MOS transistor X1 and whose source is grounded, and a P-channel MOS transistor X4 whose gate is N An N-channel MOS transistor X6 whose drain is connected to the drain of the P-channel MOS transistor X2 and whose source is grounded, and a gate connected to the gate of the P-channel MOS transistor X2 And the drain of the N-channel MOS transistor X6 and the drain of the N- An N-channel MOS transistor X7 having a drain connected to the output terminal of the comparator 1 and a source grounded; a source connected to the power supply voltage VDD and a drain connected to the P-channel MOS transistors X1 to X4 Channel MOS transistor X8 whose gate is connected to the gate of the P-channel MOS transistor X8 and whose source is connected to the power supply voltage VDD and whose drain is connected to the output terminal of the comparator 1 A P-channel MOS transistor X9 having its gate and drain connected to the gates of the P-channel MOS transistors X8 and X9 and the source connected to the power supply voltage VDD; A P-channel MOS transistor X11 having a gate to which a digital dither signal d1 is input, a source is connected to the drain of the P-channel MOS transistor X3 and a drain is connected to the gate and drain of the N-channel MOS transistor X5, A digital dither signal d0 is input to the gate, A P-channel MOS transistor X12 having a drain connected to the drain of the N-channel MOS transistor X6 and a drain connected to the drain of the P-channel MOS transistor X4; And a current source I1 which is grounded at the other end and supplies a constant current to the P-channel MOS transistor X10.

트랜지스터(X1∼X4)는, 차동 증폭기(10)를 구성하고 있다. 트랜지스터(X11, X12)는, 차동 증폭기(10)의 오프셋을 제어하는 오프셋 발생기(11)를 구성하고 있다.The transistors X1 to X4 constitute a differential amplifier 10. The transistors X11 and X12 constitute an offset generator 11 for controlling the offset of the differential amplifier 10. [

이 오프셋 발생기(11)에 공급되는 차동 디지털 디더 신호(d0, d1)를 생성하는 디지털 디더 신호 생성 회로로서는, 예컨대 도 8에 나타낸 것과 같은 유사 난수 신호 발생 회로를 이용하면 좋다. 여기서는, 차동 신호를 이용하기 때문에, 유사 난수 신호 발생 회로의 싱글 엔드 출력 신호를 차동 신호로 변환하는 변환 회로를 이용하여 차동 디지털 디더 신호(d0, d1)를 생성하면 좋다.As the digital dither signal generating circuit for generating the differential digital dither signals d0 and d1 supplied to the offset generator 11, a pseudo random number signal generating circuit as shown in Fig. 8, for example, may be used. Here, since the differential signal is used, the differential digital dither signal (d0, d1) may be generated by using a conversion circuit for converting a single-ended output signal of the pseudo-random number signal generating circuit into a differential signal.

도 1에 나타낸 비교기(1)에서는, 트랜지스터(X1, X3)는, 공통의 신호(vn)를 입력으로 한다. 그러나, 트랜지스터(X3)의 드레인 전류는, 트랜지스터(X11)가 ON 상태가 아니면 흐르지 않는다. 이 트랜지스터(X11)의 ON/OFF는 디지털 디더 신호(d1)에 의해 제어된다.In the comparator 1 shown in Fig. 1, the transistors X1 and X3 receive a common signal vn. However, the drain current of the transistor X3 does not flow unless the transistor X11 is in the ON state. The ON / OFF state of the transistor X11 is controlled by the digital dither signal d1.

마찬가지로, 트랜지스터(X2, X4)는, 공통의 신호(vp)를 입력으로 하지만, 트랜지스터(X4)의 드레인 전류는, 트랜지스터(X12)가 ON 상태가 아니면 흐르지 않는다. 이 트랜지스터(X12)의 ON/OFF는 디지털 디더 신호(d0)에 의해 제어된다.Similarly, the transistors X2 and X4 receive the common signal vp, but the drain current of the transistor X4 does not flow unless the transistor X12 is in the ON state. The ON / OFF state of the transistor X12 is controlled by the digital dither signal d0.

이와 같이 차동 증폭기(10)를 구성하는 1조의 차동쌍 트랜지스터(X1, X2)와 다른 1조의 차동쌍 트랜지스터(X3, X4) 중, 한쪽의 차동쌍 트랜지스터(X3, X4)에 차동쌍 트랜지스터(X11, X12)를 캐스코드 접속하고, 이 트랜지스터(X11, X12)의 ON/OFF[트랜지스터(X3, X4)의 ON/OFF]를 차동 디지털 디더 신호(d0, d1)에 의해 제어한다. 디지털 디더 신호(d0)에 따라 트랜지스터(X12)가 ON 상태가 될 때는, 디지털 디더 신호(d1)에 따라 트랜지스터(X11)가 OFF 상태가 되고, 디지털 디더 신호(d0)에 따라 트랜지스터(X12)가 OFF 상태가 될 때는, 디지털 디더 신호(d1)에 따라 트랜지스터(X11)가 ON 상태가 된다.As described above, one pair of differential pair transistors X3 and X4 among the pair of differential pair transistors X1 and X2 and the other pair of differential pair transistors X3 and X4 constituting the differential amplifier 10 is connected to the differential pair transistor X11 And X12 are connected by a cascode connection and the ON / OFF of the transistors X11 and X12 (ON / OFF of the transistors X3 and X4) is controlled by the differential digital dither signals d0 and d1. When the transistor X12 is turned ON according to the digital dither signal d0, the transistor X11 is turned OFF in accordance with the digital dither signal d1 and the transistor X12 is turned ON according to the digital dither signal d0. In the OFF state, the transistor X11 is turned ON according to the digital dither signal d1.

따라서, 트랜지스터(X11, X12)의 ON/OFF에 의해 차동 증폭기(10)의 정상측의 트랜지스터(X2, X4)와 역상측의 트랜지스터(X1, X3)의 트랜지스터 사이즈비가 외관상 증감하게 된다. 트랜지스터(X1∼X4)의 사이즈가 전부 동일해지도록 제작되어 있다고 하면, 트랜지스터(X12)가 ON 상태이며 트랜지스터(X11)가 OFF 상태일 때, 정상측의 트랜지스터(X2, X4)와 역상측의 트랜지스터(X1, X3)의 트랜지스터 사이즈비는 2:1이 된다. 반대로, 트랜지스터(X12)가 OFF 상태이며 트랜지스터(X11)가 ON 상태일 때, 정상측의 트랜지스터(X2, X4)와 역상측의 트랜지스터(X1, X3)의 트랜지스터 사이즈비는 1:2가 된다.Therefore, the transistor size ratio between the transistors X2 and X4 on the normal side of the differential amplifier 10 and the transistors X1 and X3 on the opposite phase side is apparently increased or decreased by ON / OFF of the transistors X11 and X12. When the transistor X12 is ON and the transistor X11 is OFF, the transistors X2 and X4 in the opposite phase to the transistors X2 and X4 in the normal side, (X1, X3) is 2: 1. Conversely, when the transistor X12 is in the OFF state and the transistor X11 is in the ON state, the transistor size ratio between the transistors X2 and X4 on the normal side and the transistors X1 and X3 on the opposite phase side becomes 1: 2.

이러한 트랜지스터 사이즈비의 외관상의 증감에 의해, 차동 증폭기(10)의 오프셋 전압이 증감하고, 비교기(1)의 출력 신호(out)의 오프셋 전압이 증감한다. 이 오프셋 전압의 증감은 디지털 디더 신호(d0, d1)에 의해 제어되기 때문에, 디지털 디더 신호(d0, d1)를 비교기(1)에 직접 인가함으로써, 입력 신호(vp, vn)에 디더 신호를 가산할 수 있다.The offset voltage of the differential amplifier 10 is increased or decreased by the apparent increase or decrease in the transistor size ratio and the offset voltage of the output signal out of the comparator 1 is increased or decreased. Since the increase / decrease of the offset voltage is controlled by the digital dither signals d0 and d1, the digital dither signals d0 and d1 are directly applied to the comparator 1 to add the dither signals to the input signals vp and vn can do.

도 2는 본 실시형태의 비교기(1)에 있어서의 출력 신호(out)의 오프셋 전압의 증감의 모습을 나타내는 도면이다. 여기서는, 역상측의 입력 신호(vn)를 2.5 V로 고정하고 있다. 도 2의 횡축은 입력 신호(vp)의 전압, 종속은 출력 신호(out)의 전압이다. 도 2의 도면 부호 200은 트랜지스터(X11, X12)가 모두 ON일 때의 출력 신호(out)의 오프셋 전압을 나타내고, 도면 부호 201은 트랜지스터(X12)가 ON이며 트랜지스터(X11)가 OFF[디더 신호(d0)가 Low이며 디더 신호(d1)가 High]일 때의 출력 신호(out)의 오프셋 전압을 나타내며, 도면 부호 202는 트랜지스터(X12)가 OFF이며 트랜지스터(X11)가 ON[디더 신호(d0)가 High이며 디더 신호(d1)가 Low]일 때의 출력 신호(out)의 오프셋 전압을 나타내고 있다.2 is a diagram showing a state in which the offset voltage of the output signal out is increased or decreased in the comparator 1 of the present embodiment. Here, the input signal vn on the opposite phase side is fixed at 2.5 V. 2 is the voltage of the input signal vp, and the slave is the voltage of the output signal out. Reference numeral 200 in Fig. 2 denotes an offset voltage of the output signal out when all of the transistors X11 and X12 are ON. Reference numeral 201 denotes an offset voltage of the transistor X12 when the transistor X12 is ON and the transistor X11 is OFF (d0) is low and the dither signal (d1) is high), reference numeral 202 denotes an offset voltage of the transistor X12 when the transistor X12 is off and the transistor X11 is on (the dither signal d0 ) Is high and the dither signal (d1) is Low).

도 3은 본 실시형태의 비교기(1)를 델타 시그마 변조 회로에 적용하였을 때의 구성을 나타내는 회로도이다. 델타 시그마 변조 회로는, 차동 아날로그 입력 신호(vp, vn)를 1 비트로 양자화하는 비교기(1)와, 차동 아날로그 입력 신호(inp, inn)로부터 1 샘플링 주기 전의 델타 시그마 변조 회로의 출력 신호(out)에 따른 전압을 감산하는 감산기(2)와, 감산기(2)의 차동 아날로그 출력 신호를 적분하여 비교기(1)에의 차동 아날로그 입력 신호(vp, vn)를 출력하는 적분기(3)와, 차동 디지털 디더 신호(d0, d1)를 출력하는 디지털 디더 신호 생성 회로(4)로 구성된다.3 is a circuit diagram showing a configuration when the comparator 1 of the present embodiment is applied to a delta sigma modulation circuit. The delta sigma modulation circuit includes a comparator 1 for quantizing the differential analog input signals vp and vn to 1 bit and an output signal out of the delta sigma modulation circuit 1 sampling period before the differential analog input signals inp and inn, An integrator 3 for integrating the differential analog output signals of the subtractor 2 and outputting the differential analog input signals vp and vn to the comparator 1, And a digital dither signal generating circuit 4 for outputting signals d0 and d1.

1 샘플링 주기 전의 델타 시그마 변조 회로의 출력 신호(out)가 High일 때, 감산기(2)는, 입력 신호(inp)로부터 예컨대 소정의 전압(VREF)을 감산하고, 입력 신호(inn)에 전압(VREF)을 가산한다. 반대로, 1 샘플링 주기 전의 델타 시그마 변조 회로의 출력 신호(out)가 Low일 때, 감산기(2)는, 입력 신호(inp)에 전압(VREF)을 가산하고, 입력 신호(inn)로부터 전압(VREF)을 감산한다.When the output signal out of the delta sigma modulation circuit before one sampling period is High, the subtracter 2 subtracts, for example, a predetermined voltage VREF from the input signal inp, VREF). Conversely, when the output signal out of the delta sigma modulation circuit before one sampling period is Low, the subtracter 2 adds the voltage VREF to the input signal inp and outputs the voltage VREF ).

도 3에 나타내는 델타 시그마 변조 회로의 후단에 디지털 필터를 접속하면 델타 시그마형 AD 변환기를 실현할 수 있다.A delta-sigma AD converter can be realized by connecting a digital filter to the rear stage of the delta sigma modulation circuit shown in Fig.

이상과 같이, 본 실시형태에서는, 디지털 디더 신호를 사용하여 비교기 내의 차동 증폭기의 트랜지스터 사이즈비를 증감시킴으로써, 아날로그 디더 신호 생성 회로를 이용하는 일없이, 비교기의 입력 신호에 디더 신호를 중첩시킬 수 있기 때문에, 비교기의 회로 규모를 작게 할 수 있어, 이 비교기를 이용하는 델타 시그마 변조 회로의 회로 규모를 작게 할 수 있다. 또한, 본 실시형태에서는, 디지털 디더 신호 생성 회로를 필요로 하지만, 이 디지털 디더 신호 생성 회로는 특허문헌 1에 개시된 기술에 있어서도 필요한 것이다.As described above, in the present embodiment, the dither signal can be superimposed on the input signal of the comparator without using the analog dither signal generating circuit by increasing or decreasing the transistor size ratio of the differential amplifier in the comparator by using the digital dither signal , The circuit scale of the comparator can be reduced, and the circuit scale of the delta sigma modulation circuit using this comparator can be reduced. Further, in the present embodiment, a digital dither signal generating circuit is required, but this digital dither signal generating circuit is also necessary in the technique disclosed in Patent Document 1. [

또한, 특허문헌 1에 개시된 기술에서는, 아날로그 디더 신호 생성 회로에 오차 요인이 있기 때문에, 아날로그 디더 신호의 평균값이 제로는 되지 않고, 오프셋 전압의 치우침에 의해 델타 시그마 변조 회로에 성능 열화가 생긴다. 이에 대하여, 본 실시형태에서는, 아날로그 디더 신호 생성 회로를 사용하지 않고, 디지털 디더 신호를 비교기에 직접 입력하기 때문에, 아날로그 디더 신호에 의한 성능 열화를 회피할 수 있다.In the technique disclosed in Patent Document 1, since the analog dither signal generating circuit has an error factor, the average value of the analog dither signal is not zero, and the delta sigma modulation circuit is deteriorated in performance due to the offset voltage deviation. On the other hand, in the present embodiment, since the digital dither signal is directly input to the comparator without using the analog dither signal generating circuit, performance deterioration due to the analog dither signal can be avoided.

또한, 오프셋 발생기(11)를 구성하는 트랜지스터(X11, X12)와 상보인 동작의 트랜지스터(X13, X14)를 도 4와 같이 추가하여도 좋다. P 채널 MOS 트랜지스터(X13)의 게이트에는 디지털 디더 신호(d0)가 입력되며, 소스는 트랜지스터(X8)의 드레인과 접속되고, 드레인은 트랜지스터(X3)의 드레인 및 트랜지스터(X11)의 소스와 접속되어 있다. P 채널 MOS 트랜지스터(X14)의 게이트에는 디지털 디더 신호(d1)가 입력되며, 소스는 트랜지스터(X8)의 드레인과 접속되고, 드레인은 트랜지스터(X4)의 드레인 및 트랜지스터(X12)의 소스와 접속되어 있다.The transistors X13 and X14 in operation complementary to the transistors X11 and X12 constituting the offset generator 11 may be added as shown in Fig. The digital dither signal d0 is input to the gate of the P-channel MOS transistor X13, the source is connected to the drain of the transistor X8, the drain is connected to the drain of the transistor X3 and the source of the transistor X11 have. The digital dither signal d1 is input to the gate of the P-channel MOS transistor X14, the source is connected to the drain of the transistor X8, the drain is connected to the drain of the transistor X4 and the source of the transistor X12 have.

트랜지스터(X13)는, 트랜지스터(X11)가 ON 상태일 때에 OFF가 되고, 트랜지스터(X11)가 OFF 상태일 때에 ON이 된다. 마찬가지로, 트랜지스터(X14)는, 트랜지스터(X12)가 ON 상태일 때에 OFF가 되고, 트랜지스터(X12)가 OFF 상태일 때에 ON이 된다. 이렇게 하여, 트랜지스터(X11)가 OFF 상태일 때에, 트랜지스터(X3)의 소스와 드레인을 단락시키고, 또한 트랜지스터(X12)가 OFF 상태일 때에, 트랜지스터(X4)의 소스와 드레인을 단락시킴으로써, 확실하게 전류를 흐르게 하지 않는 것 같은 리셋 기능을 실현할 수 있다.The transistor X13 is turned off when the transistor X11 is in the ON state and turned on when the transistor X11 is in the OFF state. Similarly, the transistor X14 is turned off when the transistor X12 is in the ON state and turned ON when the transistor X12 is in the OFF state. In this manner, when the source and the drain of the transistor X3 are short-circuited and the source and the drain of the transistor X4 are short-circuited when the transistor X12 is OFF when the transistor X11 is OFF, It is possible to realize a reset function that does not flow a current.

또한, 본 실시형태에서는, 차동 증폭기(10)를 구성하는 트랜지스터(X1∼X4)의 사이즈를 전부 동일로 하여 설명하였지만, 이것에 한정되는 것이 아니라, 개개의 트랜지스터의 사이즈를 적절하게 설정함으로써, 디더 신호의 양, 즉 오프셋 전압량을 조정하도록 하여도 좋다.In the present embodiment, the sizes of the transistors X1 to X4 constituting the differential amplifier 10 are all the same, but the present invention is not limited to this. By appropriately setting the sizes of the individual transistors, The amount of the signal, that is, the offset voltage amount may be adjusted.

또한, 본 실시형태에서는, 차동쌍 트랜지스터(X1, X2)에 병렬로 접속하는 증폭기용 트랜지스터(X3, X4)와 오프셋 발생기용의 트랜지스터(X11, X12)를 정상측, 역상측 모두 하나씩으로 하고 있지만, 이들 트랜지스터(X3, X4, X11, X12)를 도 5에 나타내는 바와 같이 복수개 접속하여도 좋다.Although the amplifier transistors X3 and X4 for connecting in parallel to the differential pair transistors X1 and X2 and the transistors X11 and X12 for the offset generator are connected to both the normal side and the negative phase side in this embodiment , And a plurality of these transistors X3, X4, X11, and X12 may be connected as shown in Fig.

또한, 개개의 트랜지스터(X3)의 드레인과 트랜지스터(X11)의 소스 사이에 스위치(S10)를 마련하고, 트랜지스터(X4)의 드레인과 트랜지스터(X12)의 소스 사이에 스위치(S11)를 마련하도록 하여도 좋다. 스위치(S10, S11)를 OFF로 하면, 그 스위치(S10, S11)와 접속되어 있는 트랜지스터(X11, X12)는 오프셋 발생기로서 동작하지 않기 때문에, 차동쌍 트랜지스터(X1, X2)에 접속하는 병렬 트랜지스터의 개수를 바꿀 수 있어, 디더 신호의 양, 즉 오프셋 전압량을 조정할 수 있다.The switch S10 is provided between the drain of the transistor X3 and the source of the transistor X11 and the switch S11 is provided between the drain of the transistor X4 and the source of the transistor X12 It is also good. When the switches S10 and S11 are turned off, the transistors X11 and X12 connected to the switches S10 and S11 do not operate as offset generators. Therefore, the parallel transistors X1 and X2, which are connected to the differential pair transistors X1 and X2, It is possible to adjust the amount of the dither signal, that is, the amount of the offset voltage.

또한, 애당초 d0, d1은 논리 신호이기 때문에, 도 5의 스위치(S10, S11)를 삭제하고, 대신에, 도면에는 나타내고 있지 않지만 각 X11, X12의 게이트에 d1, d0이 입력되는 것을 허가할지의 여부를 나타내는 신호(p)(예컨대, 허가하는 경우는 p=1, 허가하지 않는 경우는 p=0)를 준비하여, d1, d2와 신호(p)의 논리곱(AND)을 취하도록 하고, 그 결과를 각 X11, X12의 게이트에 인가한다(p=0이면, 그 X11, X12는 항상 오프 상태). 그리고, 병렬 트랜지스터 중 사용하는 트랜지스터의 개수를 n개로 하면, n개분의 X11, X12에 대해서는 신호(p)를 1로 설정하고, 나머지의 X11, X12에 대해서는 신호(p)를 0으로 설정하도록 하여도 좋다.5 are replaced by the switches S10 and S11 of Fig. 5, and instead of the d0 and d1 inputs to the gates of X11 and X12 (For example, p = 1 in the case of permission and p = 0 in the case of disallowing) are prepared to take a logical AND of d1 and d2 and signal p, The result is applied to the gates of X11 and X12 (when p = 0, X11 and X12 are always off). When the number of transistors used in the parallel transistors is n, the signal p is set to 1 for n pieces of X11 and X12 and the signal p is set to 0 for the remaining X11 and X12 It is also good.

또한, 본 실시형태에서는, 델타 시그마 변조 회로 및 델타 시그마형 AD 변환기를 예로 들어 설명하고 있지만, 이것에 한정되는 것이 아니며, 다른 AD 변환기, 예컨대 플래시형 AD 변환기의 비교기로서 본 발명의 비교기를 사용하는 것도 가능하다.In the present embodiment, a delta sigma modulation circuit and a delta sigma AD converter are described as an example. However, the present invention is not limited to this, and a comparator of the present invention may be used as another AD converter, for example, It is also possible.

본 발명은 델타 시그마형 AD 변환기 등에 사용되는 비교기에 적용할 수 있다.The present invention can be applied to a comparator used in a delta sigma type AD converter or the like.

1…비교기, 2…감산기, 3…적분기, 4…디지털 디더 신호 생성 회로, 10…차동 증폭기, 11…오프셋 발생기, X1∼X4, X8∼X14…P 채널 MOS 트랜지스터, X5∼X7…N 채널 MOS 트랜지스터, I1…전류원, S10, S11…스위치.One… Comparator, 2 ... Subtracter, 3 ... Integrator, 4 ... Digital dither signal generation circuit, 10 ... Differential amplifier, 11 ... Offset generator, X1 to X4, X8 to X14 ... P-channel MOS transistors, X5 to X7 ... N-channel MOS transistor, I1 ... Current source, S10, S11 ... switch.

Claims (6)

비교기에 있어서,
차동 입력 신호의 차에 따른 신호를 출력하는 차동 증폭기와,
디지털 디더(dither) 신호에 따라 상기 차동 증폭기의 오프셋 전압을 증감시키는 오프셋 발생기를 구비하는 것을 특징으로 하는 비교기.In the comparator,
A differential amplifier for outputting a signal corresponding to a difference between the differential input signals,
And an offset generator for increasing or decreasing an offset voltage of the differential amplifier according to a digital dither signal. 제1항에 있어서,
상기 오프셋 발생기는, 상기 디지털 디더 신호에 따라 상기 차동 증폭기의 정상(正相)측과 역상(逆相)측의 트랜지스터 사이즈비를 변화시킴으로써, 상기 오프셋 전압을 증감시키는 것을 특징으로 하는 비교기.The method according to claim 1,
Wherein the offset generator increases or decreases the offset voltage by changing a transistor size ratio between a normal phase side and a reverse phase side of the differential amplifier according to the digital dither signal. 제1항 또는 제2항에 있어서,
상기 오프셋 발생기는, 상기 차동 증폭기를 구성하는 트랜지스터를 흐르는 전류를 변화시킴으로써, 상기 오프셋 전압을 증감시키는 것을 특징으로 하는 비교기.3. The method according to claim 1 or 2,
Wherein said offset generator increases or decreases said offset voltage by changing a current flowing through a transistor constituting said differential amplifier. 제1항 또는 제2항에 있어서,
상기 디지털 디더 신호는, 유사 난수 신호인 것을 특징으로 하는 비교기.3. The method according to claim 1 or 2,
Wherein the digital dither signal is a pseudo-random number signal. 제1항 또는 제2항에 있어서,
상기 차동 증폭기는,
제1 차동쌍 트랜지스터와,
이 제1 차동쌍 트랜지스터와 동일한 차동 입력 신호를 입력으로 하며, 상기 제1 차동쌍 트랜지스터와 병렬로 배치된 제2 차동쌍 트랜지스터로 구성되고,
상기 오프셋 발생기는, 상기 제2 차동쌍 트랜지스터와 캐스코드 접속되며, 상기 디지털 디더 신호에 따라 ON/OFF하는 제3 차동쌍 트랜지스터로 구성되는 것을 특징으로 하는 비교기.3. The method according to claim 1 or 2,
The differential amplifier includes:
A first differential pair transistor,
And a second differential pair transistor having an input of the same differential input signal as that of the first differential pair transistor and arranged in parallel with the first differential pair transistor,
Wherein the offset generator comprises a third differential pair transistor that is connected to the second differential pair transistor by a cascode connection and turns on / off according to the digital dither signal. 델타 시그마 변조 회로에 있어서,
차동 입력 신호를 적분하는 적분기와,
이 적분기로부터 출력된 차동 출력 신호를 입력으로 하는, 제1항 또는 제2항에 기재된 비교기를 구비하는 것을 특징으로 하는 델타 시그마 변조 회로.In the delta sigma modulation circuit,
An integrator for integrating the differential input signal,
And a comparator according to claim 1 or 2, wherein the differential output signal outputted from the integrator is input to the delta-sigma modulation circuit.
KR1020170021546A 2016-02-22 2017-02-17 Comparator and delta sigma modulation circuit KR101920990B1 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2016-030651 2016-02-22
JP2016030651A JP6619668B2 (en) 2016-02-22 2016-02-22 Comparator and delta-sigma modulation circuit

Publications (2)

Publication Number Publication Date
KR20170098707A true KR20170098707A (en) 2017-08-30
KR101920990B1 KR101920990B1 (en) 2018-11-21

Family

ID=59674734

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170021546A KR101920990B1 (en) 2016-02-22 2017-02-17 Comparator and delta sigma modulation circuit

Country Status (4)

Country Link
JP (1) JP6619668B2 (en)
KR (1) KR101920990B1 (en)
CN (1) CN107104675B (en)
TW (1) TWI654847B (en)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107888155B (en) * 2017-12-27 2024-04-02 苏州菲达旭微电子有限公司 Multiple-input amplifier and double-control circuit comprising same
CN115617584A (en) * 2021-07-16 2023-01-17 长鑫存储技术有限公司 Receiver, memory and test method
KR20230013186A (en) 2021-07-16 2023-01-26 창신 메모리 테크놀로지즈 아이엔씨 Receiver, memory and test method

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104751A (en) * 1992-09-17 1994-04-15 Fujitsu Ltd Deltasigma modulation type a/d converter
CN1748220A (en) * 2003-02-06 2006-03-15 皇家飞利浦电子股份有限公司 Servo system, apparatus comprising a servo system, sigma delta modulator, and integrated circuit comprising a sigma delta modulator
JP4562624B2 (en) * 2005-09-12 2010-10-13 三洋電機株式会社 Delta-sigma modulation circuit
JP4687512B2 (en) * 2006-03-08 2011-05-25 トヨタ自動車株式会社 ΔΣ AD converter
US7999620B2 (en) * 2008-12-12 2011-08-16 Analog Devices, Inc. Amplifier with dither

Also Published As

Publication number Publication date
TWI654847B (en) 2019-03-21
JP6619668B2 (en) 2019-12-11
CN107104675A (en) 2017-08-29
TW201733271A (en) 2017-09-16
CN107104675B (en) 2020-06-30
KR101920990B1 (en) 2018-11-21
JP2017152761A (en) 2017-08-31

Similar Documents

Publication Publication Date Title
CN106888018B (en) Digital measurement of DAC timing mismatch error
US7405682B2 (en) Delta-sigma analog digital converter with offset compensation
KR100893885B1 (en) Low capacitance, low kickback noise input stage of a multi-level quantizer with dithering and multi-threshold generation for a multi-bit sigma-delta modulator
US7696910B2 (en) Dither circuit and analog digital converter having dither circuit
US5920273A (en) Digital-to-analog converter
Xu et al. A 0.84 ps-LSB 2.47 mW time-to-digital converter using charge pump and SAR-ADC
US7348839B2 (en) Method and apparatus for DC offset cancellation in amplifiers
US7408494B2 (en) Continuous-time delta-sigma analog digital converter
KR101920990B1 (en) Comparator and delta sigma modulation circuit
KR20140011135A (en) Apparatus and method for calibrating offset voltage and continuous time delta sigma modulator including the same
US6445318B1 (en) Method and apparatus for providing signal dependent dither generator for sigma-delta modulator
US20070229161A1 (en) Voltage-to-current converter
US20070194855A1 (en) Continuous-time delta-sigma analog digital converter having operational amplifiers
JP2008124726A (en) Ramp generating circuit and a/d converter
CN106899301B (en) Protection circuit for adjustable resistance at continuous input ADC
JP5490903B2 (en) Integrated circuit and electronic device having threshold generation circuit, and threshold generation method
US7095352B2 (en) Analog-to-digital converter including a plurality of amplifier circuits
US7230559B2 (en) Quantizer in a multilevel sigma-delta analogue/digital converter
EP3477855B1 (en) Sensor arrangement
Hamoui et al. A 1.8-V 3-MS/s 13-bit/spl Delta//spl Sigma/A/D converter with pseudo data-weighted-averaging in 0.18-/spl mu/m digital CMOS
JP2014022963A (en) Semiconductor integrated circuit having a/d converter, and a/d conversion method
US7642944B2 (en) A/D converter
US9252797B1 (en) Return-to-zero digital-to-analog converter with overlapping time delayed pulse generation
George et al. A 94-dB SFDR multi-bit audio-band delta-sigma converter with DAC nonlinearity suppression
US11012086B2 (en) Analog-to-digital converter for converting analog signals input from a plurality of sensors

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant