KR20170097807A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 상세하게는 고전자 이동도 트랜지스터(HEMT: High-Electron-Mobility Transistor) 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a high-electron-mobility transistor (HEMT) and a manufacturing method thereof.
이종 구조 FETs(HFETs: Heterostructure FETs) 또는 변조-도핑 FETs(MODFETs: Modulation-Doped FETs)로도 알려져 있는 고전자 이동도 트랜지스터(HEMT: High-Electron-Mobility Transistor)는 전계 효과 트랜지스터의 한 타입이다. 종래의 n-형 MOSFET는, n-형 소스/드레인 영역을 분리하는 p-형으로 도핑된 채널 영역 위에 배열된 게이트 전극을 포함하는 반면, 예컨대 HEMT 디바이스는 도핑된 영역 대신 채널로서 헤테로 접합을 사용한다.A high-electron-mobility transistor (HEMT), also known as heterostructure FETs (HFETs) or modulation-doped FETs (MODFETs: Modulation-Doped FETs), is a type of field effect transistor. A conventional n-type MOSFET includes a gate electrode arranged on a p-type doped channel region separating an n-type source / drain region, whereas a HEMT device, for example, uses a heterojunction as a channel instead of a doped region do.
소자에 높은 유전상수를 가지는 유전층이 적용되면 전기장의 세기가 가장 큰 것으로 알려진 게이트의 드레인 방향 에지(edge) 부분의 전기장이 완화되어 항복전압이 증가하게 된다. 그렇지만 높은 유전상수를 가지는 물질을 사용하여 소자를 제작하는 경우 통상적으로 패시베이션 공정에 널리 사용되는 유전층인 실리콘 산화물 등을 사용하는 경우보다 항복전압 이외의 소자의 다른 특성이 열화될 가능성이 크다. When a dielectric layer with a high dielectric constant is applied to the device, the electric field at the drain edge portion of the gate, which is known to have the greatest electric field strength, is relaxed and the breakdown voltage is increased. However, in the case of manufacturing a device using a material having a high dielectric constant, other characteristics of the device other than the breakdown voltage are more likely to be deteriorated than in the case of using a silicon oxide or the like, which is widely used in a passivation process.
본 발명의 목적은 높은 항복전압을 가지는 고품질의 반도체 소자를 제공하는 데 있다. An object of the present invention is to provide a high-quality semiconductor device having a high breakdown voltage.
본 발명의 다른 목적은 높은 항복전압을 가지는 고품질의 반도체 소자를 용이하게 제조하는 방법을 제공하는 데 있다.Another object of the present invention is to provide a method of easily manufacturing a high-quality semiconductor device having a high breakdown voltage.
본 발명의 일 실시예에 따른 반도체 소자는 기판 상에 제공된 제1 반도체층, 상기 제1 반도체층 상에 제공된 제2 반도체층, 상기 제2 반도체층 상에 제공된 게이트 전극, 상기 제2 반도체층 상에 제공되며 제1 유전 상수를 가지는 저유전층, 상기 제2 반도체층 상에 제공되며 상기 제2 유전 상수보다 큰 제2 유전 상수를 가지는 고유전층, 및 상기 제2 반도체층 상에 상기 게이트 전극과 이격되어 형성된 소스 전극 및 드레인 전극을 포함한다. 상기 게이트 전극, 상기 고유전층, 상기 저유전층은 동일 평면 상에 제공된다.A semiconductor device according to an embodiment of the present invention includes a first semiconductor layer provided on a substrate, a second semiconductor layer provided on the first semiconductor layer, a gate electrode provided on the second semiconductor layer, A high dielectric constant layer provided on the first semiconductor layer and provided on the second semiconductor layer and having a second dielectric constant greater than the second dielectric constant, And a source electrode and a drain electrode. The gate electrode, the high dielectric constant layer, and the low dielectric layer are provided on the same plane.
본 발명의 일 실시예에 있어서, 상기 고유전층은 상기 게이트 전극과 접촉할 수 있다.In one embodiment of the present invention, the high-permittivity layer may be in contact with the gate electrode.
본 발명의 일 실시예에 있어서, 상기 게이트 전극, 상기 고유전층, 및 상기 저유전층은 상기 제2 반도체층의 상면에 제공될 수 있다. In one embodiment of the present invention, the gate electrode, the high dielectric constant layer, and the low dielectric layer may be provided on the upper surface of the second semiconductor layer.
본 발명의 일 실시예에 있어서, 상기 고유전층과 상기 저유전층은 동일 두께로 제공될 수 있다.In one embodiment of the present invention, the high dielectric layer and the low dielectric layer may be provided with the same thickness.
본 발명의 일 실시예에 있어서, 상기 고유전층과 상기 저유전층은 상기 게이트 전극으로부터 상기 드레인 전극 방향으로 순차적으로 배치될 수 있다.In one embodiment of the present invention, the high-permittivity layer and the low-dielectric layer may be sequentially arranged from the gate electrode toward the drain electrode.
본 발명의 일 실시예에 있어서, 상기 고유전층은 서로 다른 유전 상수를 갖는 제1 고유전층과 제2 고유전층을 포함할 수 있으며, 상기 제1 고유전층, 상기 제2 고유전층, 및 상기 저유전층은 상기 게이트 전극으로부터 상기 드레인 방향으로 순차적으로 배치될 수 있다. 여기서, 상기 제1 고유전층은 상기 제2 고유전층보다 큰 유전 상수를 가질 수 있다.In one embodiment of the present invention, the high-permittivity layer may include a first high-permittivity layer and a second high-permittivity layer having different dielectric constants, and the first high dielectric constant layer, the second high dielectric constant layer, May be sequentially arranged in the drain direction from the gate electrode. Here, the first high-permittivity layer may have a higher dielectric constant than the second high-permittivity layer.
본 발명의 일 실시예에 있어서, 상기 제1 반도체층은 GaN을 포함하고, 상기 제2 반도체층은 AlGaN을 포함할 수 있다.In one embodiment of the present invention, the first semiconductor layer may include GaN, and the second semiconductor layer may include AlGaN.
본 발명의 일 실시예에 있어서, 상기 고유전층은 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 란탄 산화물 중 적어도 하나를 포함할 수 있으며, 상기 저유전층은 실리콘 산화물, 실리콘 질화물 중 적어도 하나를 포함할 수 있다.In one embodiment of the present invention, the high dielectric layer may include at least one of aluminum oxide, hafnium oxide, titanium oxide, and lanthanum oxide, and the low dielectric layer may include at least one of silicon oxide and silicon nitride .
상기한 구조를 갖는 반도체 소자는, 기판 상에 순차적으로 제1 반도체층과 제2 반도체층을 형성하고, 상기 제2 반도체층 상에 서로 이격된 소스 전극과 드레인 전극을 형성하고, 상기 제2 반도체층 상면에 저유전층을 형성하고, 상기 제2 반도체층 상면에 고유전층을 형성하고, 상기 제2 반도체층 상면에 상기 고유전층과 접촉하는 게이트 전극을 형성함으로써 제조될 수 있다.The semiconductor device having the above structure is characterized in that a first semiconductor layer and a second semiconductor layer are sequentially formed on a substrate and a source electrode and a drain electrode are formed on the second semiconductor layer, Forming a low dielectric layer on the upper surface of the layer, forming a high-dielectric layer on the upper surface of the second semiconductor layer, and forming a gate electrode on the upper surface of the second semiconductor layer in contact with the high-dielectric layer.
본 발명의 일 실시예에 있어서, 상기 게이트 전극은 상기 제2 반도체층 상면에 관통홀을 갖는 감광막을 형성하고, 상기 기판 상에 금속층을 형성하고, 상기 감광막을 리프트 오프함으로써 형성될 수 있다. 상기 감광막은 제1 너비의 관통홀를 갖는 제1 서브 감광막과, 상기 제1 너비보다 넓은 제2 너비의 관통홀을 갖는 제2 서브 감광막을 포함할 수 있다.In one embodiment of the present invention, the gate electrode may be formed by forming a photoresist layer having a through hole on the upper surface of the second semiconductor layer, forming a metal layer on the substrate, and lifting off the photoresist layer. The photoresist layer may include a first sub-photoresist layer having a first width through-hole and a second sub-photoresist layer having a second width wider than the first width.
본 발명의 일 실시예에 있어서, 상기 저유전층과 상기 고유전층은 포토리소그래피를 이용하여 형성될 수 있다.In one embodiment of the present invention, the low dielectric layer and the high dielectric layer may be formed using photolithography.
본 발명의 일 실시예에 있어서, 상기 게이트 전극은 상기 저유전층을 형성하고 상기 고유전층을 형성한 후 형성될 수 있다. 본 발명의 다른 실시예에 있어서, 상기 저유전층은 상기 고유전층을 형성하고 상기 게이트 전극을 형성한 후 형성될 수 있다.In one embodiment of the present invention, the gate electrode may be formed after forming the low dielectric layer and forming the high dielectric layer. In another embodiment of the present invention, the low dielectric layer may be formed after forming the high dielectric constant layer and forming the gate electrode.
본 발명의 실시예들에 따르면 항복 전압이 향상된 반도체 소자 및 이의 제조 방법을 제공한다.Embodiments of the present invention provide a semiconductor device with improved breakdown voltage and a method of manufacturing the same.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 2a 내지 도 2r은 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 순차적으로 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 단면도이다.
도 4a 내지 도 4r은 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 순차적으로 나타낸 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 단면도이다. 1 is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention.
2A to 2R are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
3 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention.
4A to 4R are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.
5 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.Like reference numerals are used for like elements in describing each drawing. In the accompanying drawings, the dimensions of the structures are shown enlarged from the actual for the sake of clarity of the present invention. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component. The singular expressions include plural expressions unless the context clearly dictates otherwise.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof. Also, where a portion such as a layer, film, region, plate, or the like is referred to as being "on" another portion, this includes not only the case where it is "directly on" another portion, but also the case where there is another portion in between. In the present specification, when a part of a layer, a film, an area, a plate, or the like is formed on another part image on, the forming direction is not limited to an upper part but includes a part formed in a side or a lower direction . On the contrary, where a section such as a layer, a film, an area, a plate, etc. is referred to as being "under" another section, this includes not only the case where the section is "directly underneath"
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도이다. 1 is a cross-sectional view illustrating a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 기판(SUB) 상에 순차적으로 제공된 전이층(TS), 제1 및 제2 반도체층들(SM1, SM2), 상기 기판(SUB) 상에 제공된 게이트 전극(GE), 상기 기판(SUB) 상에 제공된 유전층, 및 상기 기판(SUB) 상에 제공된 소스 및 드레인 전극들(SE, DE)을 포함한다.Referring to FIG. 1, a semiconductor device according to an embodiment of the present invention includes a transition layer TS, first and second semiconductor layers SM1 and SM2 sequentially provided on a substrate SUB, A gate electrode GE provided on the substrate SUB, a dielectric layer provided on the substrate SUB, and source and drain electrodes SE and DE provided on the substrate SUB.
상기 기판(SUB)은 실리콘, 탄화 실리콘(SiC), 사파이어 등으로 이루어진 기판일 수 있다. 그러나, 상기 기판(SUB)의 재료는 이에 한정되지 않는다.The substrate SUB may be a substrate made of silicon, silicon carbide (SiC), sapphire, or the like. However, the material of the substrate SUB is not limited thereto.
상기 기판(SUB) 상에는 전이층(TS)이 제공될 수 있다. 상기 전이층(TS)은 상기 기판(SUB)과 후술할 제1 반도체층(SM1) 사이의 격자 정수를 맞추기 위한 층일 수 있다.A transition layer (TS) may be provided on the substrate (SUB). The transition layer TS may be a layer for matching the lattice constant between the substrate SUB and the first semiconductor layer SM1 to be described later.
상기 제1 반도체층(SM1)은 상기 기판(SUB) 상에 제공된다. 상기 제1 반도체층(SM1)은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 예를 들어, 상기 제1 반도체층(SM1)은 GaN, GaAs, InN 등을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 반도체층(SM1)은 GaN일 수 있다. 상기 GaN은 비교적 넓은 밴드 갭을 지니며 전자포화속도가 높고 화학적으로 안정하다.The first semiconductor layer SM1 is provided on the substrate SUB. The first semiconductor layer SM1 may include a III-V semiconductor compound. For example, the first semiconductor layer SM1 may include GaN, GaAs, InN, and the like. In one embodiment of the present invention, the first semiconductor layer SM1 may be GaN. The GaN has a relatively wide band gap, has a high electron saturation velocity and is chemically stable.
상기 제2 반도체층(SM2)은 상기 제1 반도체층(SM1) 상에 바로 접촉하여 제공되며 상기 제1 반도체층(SM1)과 이종접합을 이룬다. 상기 제2 반도체층(SM2)은 상기 제1 반도체층(SM1)과 상이한 밴드 갭을 가지며, 격자상수가 다른 반도체 물질을 포함할 수 있다. 상기 제2 반도체층(SM2)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 상기 제2 반도체층(SM2)은 AlGaN, AlInN, InGaN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다.The second semiconductor layer SM2 is provided in direct contact with the first semiconductor layer SM1 and is in a heterojunction with the first semiconductor layer SM1. The second semiconductor layer SM2 may include a semiconductor material having a different band gap from the first semiconductor layer SM1 and having a different lattice constant. The second semiconductor layer SM2 may have a single-layer or multi-layer structure including at least one material selected from among nitrides including at least one of Al, Ga, In, For example, the second semiconductor layer SM2 may have a single layer or a multi-layer structure including at least one of various materials composed of AlGaN, AlInN, InGaN, AlN, AlInGaN, and the like.
본 발명의 일 실시예에 있어서, 상기 제1 반도체층(SM1)과 제2 반도체층(SM2) 사이의 계면에는 상기 제1 반도체층(SM1)과 상기 제2 반도체층(SM2)의 이종 접합 구조에 의해 2차원 전자 가스층(2 Dimensional Electron Gas: 2DEG) 영역이 생성될 수 있다. 상기 2차원 전자 가스층은 상기 반도체 소자에서 채널로 사용될 수 있다.In an embodiment of the present invention, a heterojunction structure of the first semiconductor layer SM1 and the second semiconductor layer SM2 is formed at an interface between the first semiconductor layer SM1 and the second semiconductor layer SM2, A two-dimensional electron gas (2DEG) region can be generated. The two-dimensional electron gas layer can be used as a channel in the semiconductor device.
상기 게이트 전극(GE)은 상기 제2 반도체층(SM2)의 상면 상에 제공된다. 상기 게이트 전극(GE)은 상기 제2 반도체층(SM2)에 직접 접촉한다. The gate electrode GE is provided on the upper surface of the second semiconductor layer SM2. The gate electrode GE directly contacts the second semiconductor layer SM2.
상기 게이트 전극(GE)은 저항을 낮추기 위해 하부의 폭보다 상부의 폭이 큰 형태로 제공될 수 있다. 즉, 상기 게이트 전극(GE)에 있어서 상기 제2 반도체층(SM2)과 직접 접촉하는 부분의 폭보다 상기 제2 반도체층(SM2)으로부터 떨어진 부분의 폭이 더 넓을 수 있다. 예를 들어, 상기 게이트 전극(GE)은 T자형으로 제공될 수 있다.The gate electrode GE may be provided in a form having a width larger than the width of the lower portion in order to lower the resistance. That is, the width of a portion of the gate electrode GE remote from the second semiconductor layer SM2 may be wider than a width of a portion of the gate electrode GE directly contacting the second semiconductor layer SM2. For example, the gate electrode GE may be provided in a T shape.
상기 소스 전극(SE) 및 드레인 전극(DE)은 상기 제2 반도체층(SM2)의 상면에 상기 제2 반도체층(SM2)과 접촉한다. 상기 소스 전극(SE)은 상기 제2 반도체층(SM2)과 오믹 접촉(ohmic contact)할 수 있으며, 상기 드레인 전극(DE) 또한 상기 제2 반도체층(SM2)과 오믹 접촉할 수 있다.The source electrode SE and the drain electrode DE are in contact with the second semiconductor layer SM2 on the upper surface of the second semiconductor layer SM2. The source electrode SE may be in ohmic contact with the second semiconductor layer SM2 and the drain electrode DE may be in ohmic contact with the second semiconductor layer SM2.
상기 소스 전극(SE)과 상기 드레인 전극(DE)은 각각 상기 게이트 전극(GE)과 이격된다. 본 발명의 일 실시예에 있어서, 상기 게이트 전극(GE)은 상기 소스 전극(SE)과 상기 드레인 전극(DE)의 사이에 제공될 수 있다.The source electrode SE and the drain electrode DE are separated from the gate electrode GE. In one embodiment of the present invention, the gate electrode GE may be provided between the source electrode SE and the drain electrode DE.
본 발명의 일 실시예에 있어서, 상기 소스 전극(SE) 상에는 상기 소스 전극(SE)과 다른 배선과의 접촉을 위한 소스 컨택(SCT)이 제공되며, 상기 드레인 전극(DE) 상에는 상기 드레인 전극(DE)과 다른 배선과의 접촉을 위한 드레인 컨택(DCT)이 제공될 수 있다. 상기 소스 컨택(SCT)과 상기 드레인 컨택(DCT)의 상면은 다른 배선과의 연결을 위해 노출될 수 있다.In an embodiment of the present invention, a source contact (SCT) for contacting the source electrode SE with another wiring is provided on the source electrode SE, and on the drain electrode DE, DE) and a drain contact (DCT) for contact with another wiring can be provided. The upper surface of the source contact (SCT) and the drain contact (DCT) may be exposed for connection with other wirings.
본 발명의 일 실시예에 있어서, 상기 소스 컨택(SCT)과 상기 드레인 컨택(DCT)은 상기 소스 전극(SE)이나 상기 드레인 전극(DE)보다 전기 전도도가 유사하거나 높은 재료로 이루어질 수 있다.In one embodiment of the present invention, the source contact SCT and the drain contact DCT may be made of a material having electrical conductivity similar or higher than that of the source electrode SE or the drain electrode DE.
상기 소스 컨택(SCT)과 상기 드레인 컨택(DCT)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 재료, 형상, 구조 등에 따라 생략될 수 있다.The source contact SCT and the drain contact DCT may be omitted depending on the material, shape, structure, etc. of the source electrode SE and the drain electrode DE.
상기 게이트 전극(GE), 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 소스 컨택(SCT), 및 상기 드레인 컨택(DCT)은 각각 독립적으로 도전성 재료로 이루어진다. The gate electrode GE, the source electrode SE, the drain electrode DE, the source contact SCT, and the drain contact DCT are independently made of a conductive material.
상기 도전성 재료로는 금속, 이들의 합금, 도전성 고분자, 도전성 금속 산화물, 나노 전도성 물질 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 상기 금속으로는 구리, 은, 금, 백금, 팔라듐, 니켈, 주석, 알루미늄, 코발트, 로듐, 이리듐, 철, 루테늄, 오스뮴, 망간, 몰리브덴, 텅스텐, 니오브, 탄텔, 티탄, 비스머스, 안티몬, 납 등을 들 수 있다. 상기 도전성 고분자로는 폴리티오펜계, 폴리피롤계, 폴리아닐린계, 폴리아세틸렌계, 폴리페닐렌계 화합물 및 이들의 혼합물 등을 들 수 있으며, 특히 폴리티오펜계 중에서도 PEDOT/PSS 화합물을 사용할 수 있다. 상기 도전성 금속 산화물로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Antimony Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide), SnO2(Tin Oxide) 등을 들 수 있다. 그 외, 나노 전도성 화합물로 은 나노와이어(AgNW), 카본나노튜브 (Carbon Nano Tube), 그래핀 (graphene) 등을 들 수 있다. The conductive material may be a metal, an alloy thereof, a conductive polymer, a conductive metal oxide, a nano-conductive material, or the like, but is not limited thereto. In one embodiment of the invention, the metal is selected from the group consisting of copper, silver, gold, platinum, palladium, nickel, tin, aluminum, cobalt, rhodium, iridium, iron, ruthenium, osmium, manganese, molybdenum, tungsten, , Titanium, bismuth, antimony, lead and the like. Examples of the conductive polymer include a polythiophene type, a polypyrrole type, a polyaniline type, a polyacetylene type, a polyphenylene type compound, and a mixture thereof. Among them, a PEDOT / PSS compound may be used among the polythiophene type. Examples of the conductive metal oxide include ITO (Indium Tin Oxide), IZO (Indium Zinc Oxide), AZO (Antimony Zinc Oxide), ITZO (Indium Tin Zinc Oxide), ZnO (Zinc Oxide), and SnO2 have. Other examples of the nano conductive compound include silver nanowires (AgNW), carbon nanotubes (carbon nanotubes), and graphenes.
본 발명의 일 실시예에 있어서, 상기 게이트 전극(GE), 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 소스 컨택(SCT), 및 상기 드레인 컨택(DCT)은 각각 금속으로 제공될 수 있다. 예를 들어, 상기 소스 전극(SE), 상기 드레인 전극(DE)은 각각 Ti/Al/Ni/Au로 이루어질 수 있으며, 상기 게이트 전극(GE), 상기 소스 컨택(SCT), 및 상기 드레인 컨택(DCT)은 각각 Ni/Au로 이루어질 수 있다. In one embodiment of the present invention, the gate electrode GE, the source electrode SE, the drain electrode DE, the source contact SCT, and the drain contact DCT are each provided with a metal . For example, the source electrode SE and the drain electrode DE may be made of Ti / Al / Ni / Au, and the gate electrode GE, the source contact SCT, DCT) may be made of Ni / Au, respectively.
상기 유전층은 서로 다른 유전 상수를 갖는 2개 이상의 유전층을 포함한다. 본 발명의 일 실시예에 있어서, 상기 유전층은 상기 제2 반도체층(SM2) 상에 제공되며 제1 유전 상수를 가지는 저유전층(LDL)과, 상기 제2 반도체층(SM2) 상에 제공되며 상기 제2 유전 상수보다 큰 제2 유전 상수를 가지는 고유전층(HDL)을 포함한다.The dielectric layer comprises two or more dielectric layers having different dielectric constants. In an embodiment of the present invention, the dielectric layer may include a low-dielectric layer (LDL) provided on the second semiconductor layer SM2 and having a first dielectric constant, And a high dielectric constant layer (HDL) having a second dielectric constant greater than the second dielectric constant.
상기 고유전층(HDL)은 상기 게이트 전극(GE)과 동일 평면 상에 제공된다. 본 발명의 일 실시예에 있어서, 상기 고유전층(HDL)은 상기 제2 반도체층(SM2)의 상면에 제공된다. 상기 고유전층(HDL)은 상기 게이트 전극(GE)과 후술할 드레인 전극(DE) 사이에 제공되며, 상기 게이트 전극(GE)의 측 방향으로 상기 게이트 전극(GE)과 직접 접촉한다. 전계 전극이 적용된 소자의 경우, 소자 내에 전계가 가장 많이 집중되는 곳은 상기 게이트 전극(GE)의 하단부인 바, 상기 고유전층(HDL)은 상기 전계의 집중을 완화시킨다.The high-permittivity layer (HDL) is provided on the same plane as the gate electrode (GE). In one embodiment of the present invention, the high-permittivity layer (HDL) is provided on the upper surface of the second semiconductor layer SM2. The high dielectric layer HDL is provided between the gate electrode GE and a drain electrode DE to be described later and is in direct contact with the gate electrode GE in the lateral direction of the gate electrode GE. In the case of an element to which an electric field electrode is applied, a portion where the electric field is most concentrated in the element is a lower end portion of the gate electrode GE, and the high dielectric constant layer (HDL) relaxes the concentration of the electric field.
상기 저유전층(LDL)은 상기 게이트 전극(GE) 및 상기 고유전층(HDL)과 동일 평면 상에 제공된다. 본 발명의 일 실시예에 있어서, 상기 저유전층(LDL)은 상기 제2 반도체층(SM2)의 상면에 제공된다. 상기 저유전층(LDL)은 상기 고유전층(HDL)이 형성된 영역 및 상기 소스 컨택(SCT) 및 상기 드레인 컨택(DCT)의 상부 영역을 제외한, 제2 반도체층(SM2)의 나머지 영역을 커버할 수 있다. 이에 따라, 상기 게이트 전극(GE)과 상기 드레인 전극(DE) 사이에서는, 상기 고유전층(HDL)과 상기 저유전층(LDL)이 상기 게이트 전극(GE)으로부터 상기 드레인 전극(DE) 방향으로 순차적으로 배치된다.The low-k dielectric layer (LDL) is provided on the same plane as the gate electrode (GE) and the high-dielectric layer (HDL). In one embodiment of the present invention, the low-k dielectric layer (LDL) is provided on the upper surface of the second semiconductor layer SM2. The low dielectric layer LDL may cover the remaining region of the second semiconductor layer SM2 except for the region where the high dielectric constant layer HDL is formed and the upper region of the source contact SCT and the drain contact DCT. have. The high dielectric layer HDL and the low dielectric layer LDL are sequentially formed in the direction from the gate electrode GE to the drain electrode DE between the gate electrode GE and the drain electrode DE. .
상기 저유전층(LDL)은 상기 고유전층(HDL)과 실질적으로 동일한 두께로 제공될 수 있다. 이에 따라, 상기 고유전층(HDL)과 상기 저유전층(LDL)의 상면은 실질적으로 편평할 수 있다.The low-dielectric layer (LDL) may be provided to have substantially the same thickness as the high-permittivity layer (HDL). Accordingly, the upper surfaces of the high-dielectric-constant layer (HDL) and the low-dielectric layer (LDL) may be substantially flat.
상기 고유전층(HDL)과 상기 저유전층(LDL)을 이루는 재료는 유전체들 중에서 서로 다른 유전 상수를 갖는 것으로 선택될 수 있다. 본 발명의 일 실시예에 있어서, 상기 재료는 금속 산화물이나 금속 질화물, 세라믹 입자를 포함하는 고분자, 금속을 포함하는 고분자, 실리콘 수지 등을 들 수 있으며, 이들의 혼합물일 수도 있다. 상기 금속 산화물이나 금속 질화물은 SiO2, Si3N4, Al2O3, MgO, TiO2 등을 포함할 수 있다. 상기 세라믹 입자는 SiO2, Al2O3, HfO, , La2O3, ZrO, HfSixOy, ZrSixOy 등을 포함할 수 있다. 상기 금속은 Cu, Ni, Ag, Al, Zn, Co, Fe, Mn 등을 포함할 수 있다. The material forming the high-permittivity layer (HDL) and the low-dielectric layer (LDL) may be selected to have different dielectric constants among the dielectrics. In one embodiment of the present invention, the material may be a metal oxide or a metal nitride, a polymer including ceramic particles, a polymer including a metal, a silicone resin, or the like, or a mixture thereof. The metal oxide or metal nitride may include SiO 2, Si 3 N 4, Al 2 O 3, MgO, TiO 2. The ceramic particles may include SiO 2, Al 2 O 3, HfO,, La 2 O 3, ZrO, HfSixOy, ZrSixOy. The metal may include Cu, Ni, Ag, Al, Zn, Co, Fe, Mn and the like.
본 발명의 일 실시예에 있어서, 상기 고유전층(HDL)은 알루미늄 산화물이나 하프늄 산화물 중 적어도 하나를 포함할 수 있으며, 상기 저유전층(LDL)은 실리콘 산화물, 실리콘 질화물 중 하나를 포함할 수 있다. 본 발명의 다른 실시예에 있어서, 상기 고유전층(HDL)은 티타늄 산화물 또는 란탄 산화물 중 적어도 하나를 포함할 수 있으며, 상기 저유전층(LDL)은 실리콘 질화물을 포함할 수 있다.In one embodiment of the present invention, the high dielectric constant layer (HDL) may include at least one of aluminum oxide and hafnium oxide, and the low dielectric layer (LDL) may include one of silicon oxide and silicon nitride. In another embodiment of the present invention, the high-dielectric-constant layer (HDL) may include at least one of titanium oxide and lanthanum oxide, and the low-k LDL may include silicon nitride.
상기한 구조를 갖는 본 발명의 일 실시예에 따른 반도체 소자는 고전자 이동도 트랜지스터(HEMT; High-Electron-Mobility Transistor)이다. 상기 HEMT는 AlGaN/GaN 이종접합구조에 기반하며, 높은 파괴 전계와 높은 이차원 전자가스(2DEG) 농도, 높은 이동도, 높은 포화속도, 그리고 우수한 열특성을 가진다. 이에 따라, 본 발명의 일 실시예에 따른 반도체 소자는 레이더나 무선통신 분야처럼 고주파, 고전압, 고전력을 필요로 하는 분야에서 많이 사용될 수 있다. A semiconductor device according to an embodiment of the present invention having the above structure is a high-electron-mobility transistor (HEMT). The HEMT is based on an AlGaN / GaN heterojunction structure and has a high breakdown field and high 2D electron concentration (2DEG), high mobility, high saturation rate, and excellent thermal properties. Accordingly, the semiconductor device according to an embodiment of the present invention can be widely used in fields requiring high frequency, high voltage, and high power such as radar and wireless communication field.
일반적으로 HEMT는 동작 전압이 높아지면 소자의 항복이 발생할 가능성이 커진다. 그러나, 본 발명의 일 실시예에 따른 반도체 소자는 게이트 전극(GE)에 직접 접촉하는 고유전층(HDL)을 형성함으로써 상기 게이트 전극(GE) 주변에 인가되는 높은 전계를 방지할 수 있다. 상기 고유전층(HDL)의 경우, 다른 부분의 유전층보다 상대적으로 높은 유전상수(high-k)를 가지며, 높은 유전상수를 가지는 물질은 낮은 유전상수를 가지는 물질에 비해 전기장 분산 효과가 크다. 이에 따라 본 발명의 일 실시예에 따른 반도체 소자는 향상된 항복 전압을 가질 수 있다. 여기서, 높은 유전 상수를 가지는 물질을 반도체 소자의 전면에 형성하는 경우, 높은 유전 상수로 인해 항복전압 이외의 반도체 소자의 다른 특성이 열화될 가능성이 크다. 특히, 높은 유전 상수를 갖는 물질이 상기 기판 상에 넓게 제공되는 경우, 기판에 가해지는 스트레스 여부에 따라 누설 전류가 증가하게 된다. 상기 누설 전류는 2차원 전자가스층의 분극에 영향을 줄 수 있으며, 이에 따라 2차원 전자가스층의 전자 밀도가 낮아지게 되어 소자의 출력이 감소될 수 있다. 그러나, 본 발명의 경우, 게이트 전극(GE)과 접촉하여 게이트 전극(GE)에 인접한 부분에만 높은 유전 상수를 갖는 유전층을 형성하기 때문에 항복 전압이 향상되면서도 다른 특성의 열화가 방지된다.Generally, the HEMT has a higher possibility of breakdown of the device when the operating voltage is increased. However, the semiconductor device according to an embodiment of the present invention can prevent a high electric field applied to the periphery of the gate electrode GE by forming a high dielectric constant layer (HDL) in direct contact with the gate electrode GE. In the case of the high-permittivity layer (HDL), a dielectric constant (high-k) is relatively higher than that of other parts of the dielectric layer, and a material having a high dielectric constant has a larger electric field dispersion effect than a material having a low dielectric constant. Accordingly, the semiconductor device according to an embodiment of the present invention can have an improved breakdown voltage. Here, when a material having a high dielectric constant is formed on the front surface of a semiconductor device, there is a high possibility that other characteristics of the semiconductor device other than the breakdown voltage deteriorate due to a high dielectric constant. In particular, when a material having a high dielectric constant is widely provided on the substrate, the leakage current increases depending on stress applied to the substrate. The leakage current may affect the polarization of the two-dimensional electron gas layer, and thus the electron density of the two-dimensional electron gas layer may be lowered and the output of the device may be reduced. However, in the case of the present invention, since the dielectric layer having a high dielectric constant is formed only in the portion adjacent to the gate electrode GE in contact with the gate electrode GE, deterioration of other characteristics is prevented while improving the breakdown voltage.
상기 구조를 갖는 반도체 소자는 기판(SUB) 상에 순차적으로 제1 반도체층(SM1)과 제2 반도체층(SM2)을 형성하고, 상기 제2 반도체층(SM2) 상에 서로 이격된 소스 전극(SE)과 드레인 전극(DE)을 형성하고, 상기 제2 반도체층(SM2) 상면에 저유전층(LDL)을 형성하고, 상기 제2 반도체층(SM2) 상면에 고유전층(HDL)을 형성하고, 상기 제2 반도체층(SM2) 상면에 상기 고유전층(HDL)과 접촉하는 게이트 전극(GE)을 형성함으로써 제조될 수 있다. 이하, 도 2a 내지 도 6r를 참조하여 상기 반도체 소자의 제조 방법을 설명하기로 한다.The semiconductor device having the above structure has a structure in which a first semiconductor layer SM1 and a second semiconductor layer SM2 are sequentially formed on a substrate SUB and a source electrode A low dielectric layer LDL is formed on the second semiconductor layer SM2 and a high dielectric layer HDL is formed on the second semiconductor layer SM2, And forming a gate electrode GE on the upper surface of the second semiconductor layer SM2 in contact with the high-dielectric-constant layer HDL. Hereinafter, a method of manufacturing the semiconductor device will be described with reference to FIGS. 2A to 6R.
도 2a 내지 도 2r은 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 순차적으로 나타낸 단면도이다. 2A to 2R are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 기판(SUB) 상에 순차적으로 전이층(TS), 제1 반도체층(SM1), 및 제2 반도체층(SM2)이 형성된다. 본 발명의 일 실시예에 있어서, 상기 제1 반도체층(SM1)은 GaN층을 성장시켜 형성할 수 있으며, 상기 제2 반도체층(SM2)은 AlGaN층을 성장시켜 형성할 수 있다. Referring to FIG. 2A, a transition layer TS, a first semiconductor layer SM1, and a second semiconductor layer SM2 are sequentially formed on a substrate SUB. In one embodiment of the present invention, the first semiconductor layer SM1 may be formed by growing a GaN layer, and the second semiconductor layer SM2 may be formed by growing an AlGaN layer.
도 2b를 참조하면, 소스 전극(SE)과 드레인 전극(DE)을 형성하기 위해, 소스 전극(SE)과 드레인 전극(DE)이 제공될 영역을 제외한 부분에 제1 감광막(PR1)이 도포된다. Referring to FIG. 2B, a first photoresist film PR1 is applied to a portion except for a region where a source electrode SE and a drain electrode DE are to be provided, in order to form a source electrode SE and a drain electrode DE .
도 2c를 참조하면, 상기 제1 감광막(PR1)이 도포된 기판(SUB) 상에 제1 재료막(MT1)이 적층된다. 상기 제1 재료막(MT1)은 상기 제1 감광막(PR1) 상에 적층되며, 상기 제1 감광막(PR1)이 형성되지 않은 영역에서 상기 제2 반도체층(SM2) 상에 적층된다.Referring to FIG. 2C, a first material film MT1 is laminated on a substrate SUB to which the first photoresist film PR1 is applied. The first material film MT1 is stacked on the first photosensitive film PR1 and is stacked on the second semiconductor layer SM2 in a region where the first photosensitive film PR1 is not formed.
상기 제1 재료막(MT1)을 이루는 재료는 도전성 물질, 예를 들어 금속으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 재료막(MT1)은 Ti/Al/Ni/Au를 포함할 수 있다. 상기 제1 재료막은 티타늄, 알루미늄, 니켈, 및 금을 순차적으로 증착한 후, 상기 Ti/Al/Ni/Au 막을 급속 열처리하는 방법으로 제조될 수 있다. The material forming the first material film MT1 may be made of a conductive material, for example, a metal. In one embodiment of the present invention, the first material film MT1 may include Ti / Al / Ni / Au. The first material layer may be formed by sequentially depositing titanium, aluminum, nickel, and gold, and then subjecting the Ti / Al / Ni / Au layer to rapid thermal annealing.
도 2d를 참조하면, 상기 제1 감광막(PR1) 및 상기 제1 감광막(PR1) 상에 형성된 제1 재료막(MT1)이 리프트 오프되어 제거됨으로써 소스 전극(SE)과 드레인 전극(DE)이 형성된다.The source and drain electrodes SE and DE are formed by lifting off the first material film MT1 formed on the first photosensitive film PR1 and the first photosensitive film PR1, do.
도 2e를 참조하면, 상기 소스 전극(SE)과 상기 드레인 전극(DE)이 형성된 제2 반도체층(SM2) 상에 저유전층(LDL)이 형성된다. 본 발명의 일 실시예에 있어서, 상기 저유전층(LDL)은 실리콘 질화물(Si3N4) 또는 실리콘 산화물(SiO2) 등으로 이루어질 수 있다. 상기 저유전층(LDL)은 플라즈마 화학 증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 또는 스퍼터(Sputter) 등으로 형성될 수 있다. 상기 저유전층(LDL)의 두께는 예를 들면 약 500Å ~ 1000Å의 범위를 가질 수 있다.Referring to FIG. 2E, a low dielectric layer (LDL) is formed on the second semiconductor layer SM2 having the source electrode SE and the drain electrode DE formed thereon. In one embodiment of the present invention, the low-k dielectric layer (LDL) may be formed of silicon nitride (Si 3 N 4 ), silicon oxide (SiO 2 ), or the like. The LDL may be formed by plasma enhanced chemical vapor deposition (PECVD), sputtering, or the like. The thickness of the low-k dielectric layer (LDL) may range from about 500 angstroms to 1000 angstroms, for example.
도 2f를 참조하면, 상기 기판(SUB) 상에 제2 감광막(PR2)이 형성된다. 상기 제2 감광막(PR2)은 게이트 전극(GE)이 제공될 영역, 고유전층(HDL)이 제공될 영역, 소스 컨택(SCT) 및 드레인 컨택(DCT)이 제공될 영역을 제외한 부분에 도포될 수 있다.Referring to FIG. 2F, a second photoresist layer PR2 is formed on the substrate SUB. The second photoresist film PR2 can be applied to a portion except for a region where a gate electrode GE is to be provided, a region where a high dielectric layer (HDL) is to be provided, a source contact (SCT), and a region where a drain contact (DCT) have.
도 2g를 참조하면, 상기 제2 감광막(PR2)을 마스크로 하여 상기 저유전층(LDL)이 패터닝되고, 도 2h를 참조하면, 제2 감광막(PR2)이 제거된다. Referring to FIG. 2G, the low-k dielectric layer (LDL) is patterned using the second photoresist layer PR2 as a mask, and the second photoresist layer PR2 is removed as shown in FIG. 2H.
상기 저유전층(LDL)은 건식 식각 또는 습식 식각으로 패터닝될 수 있다. 본 발명의 일 실시예에 있어서, 상기 저유전층(LDL)은 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive Coupled Plasma) 등의 건식 식각 또는 불산을 이용한 습식 식각으로 패턴이 될 수 있다.The low-k dielectric layer (LDL) may be patterned by dry etching or wet etching. In one embodiment of the present invention, the LDL may be patterned by dry etching such as RIE (Reactive Ion Etching), MERIE (Magnetically Enhanced Reactive Ion Etching) or ICP (Inductive Coupled Plasma), or wet etching using hydrofluoric acid .
상기 저유전층(LDL)의 패터닝으로 인해 게이트 전극(GE)과 고유전층(HDL)이 형성될 영역에 제1 관통홀(TH1)이 형성된다. 소스 컨택(SCT)과 드레인 컨택(DCT)이 형성될 소스 전극(SE)과 드레인 전극(DE)의 상면은 외부로 노출된다.The first through hole TH1 is formed in the region where the gate electrode GE and the high-dielectric layer HDL are to be formed due to the patterning of the low-dielectric layer LDL. The upper surfaces of the source electrode SE and the drain electrode DE, from which the source contact SCT and the drain contact DCT are to be formed, are exposed to the outside.
도 2i를 참조하면, 소스 컨택(SCT)과 드레인 컨택(DCT)을 형성하기 위해 제3 감광막(PR3)이 형성된다. 상기 제3 감광막(PR3)은 상기 소스 컨택(SCT)과 상기 드레인 컨택(DCT)이 제공될 영역을 제외한 부분에 도포될 수 있다. Referring to FIG. 2I, a third photoresist film PR3 is formed to form a source contact SCT and a drain contact DCT. The third photoresist layer PR3 may be applied to a portion excluding the region where the source contact SCT and the drain contact DCT are to be provided.
도 2j를 참조하면, 상기 제3 감광막(PR3)이 도포된 기판(SUB) 상에 제2 재료막(MT2)이 적층된다. 상기 제2 재료막(MT2)은 상기 제3 감광막(PR3) 상에 적층되며, 상기 제3 감광막(PR3)이 형성되지 않은 영역에서 상기 제2 반도체층(SM2) 상에 적층된다.Referring to FIG. 2J, a second material film MT2 is laminated on a substrate SUB to which the third photoresist film PR3 is applied. The second material film MT2 is stacked on the third photoresist film PR3 and is stacked on the second semiconductor layer SM2 in a region where the third photoresist film PR3 is not formed.
상기 제2 재료막(MT2)을 이루는 재료는 도전성 물질, 예를 들어 금속으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 제2 재료막(MT2)은 Ni/Au를 포함할 수 있다. 상기 제2 재료막(MT2)는 니켈과 금을 순차적으로 증착하는 방법으로 제조될 수 있다. The material forming the second material film MT2 may be made of a conductive material, for example, a metal. In one embodiment of the present invention, the second material film MT2 may include Ni / Au. The second material film MT2 may be manufactured by a method of sequentially depositing nickel and gold.
도 2k를 참조하면, 상기 제3 감광막(PR3) 및 상기 제3 감광막(PR3) 상에 형성된 제2 재료막(MT2)이 리프트 오프되어 제거됨으로써 소스 컨택(SCT)과 드레인 컨택(DCT)이 형성된다.Referring to FIG. 2K, a source contact SCT and a drain contact DCT are formed by lifting off the second material film MT2 formed on the third photoresist film PR3 and the third photoresist film PR3, do.
도 2l을 참조하면, 상기 소스 및 드레인 전극들(SE, DE), 상기 소스 및 드레인 컨택들(SCT, DCT), 및 상기 저유전층(LDL)이 형성된 제2 반도체층(SM2) 상에 고유전층(HDL)이 형성된다. Referring to FIG. 21, on the second semiconductor layer SM2 formed with the source and drain electrodes SE and DE, the source and drain contacts SCT and DCT, and the LDL, (HDL) is formed.
상기 고유전층(HDL)은 플라즈마 화학 증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 또는 스퍼터(Sputter) 등을 이용하여 형성될 수 있다.The high-dielectric-constant layer (HDL) may be formed using plasma enhanced chemical vapor deposition (PECVD), sputtering, or the like.
상기 고유전층(HDL)은 상기 저유전층(LDL)보다 높은 유전 상수를 갖는 물질, 예를 들어, 티타늄 산화물(TiO2) 또는 란탄 산화물(La2O3) 등으로 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 저유전층(LDL)이 실리콘 산화물(SiO2)으로 이루어진 경우, 상기 고유전층(HDL)은 실리콘 질화물(Si3N4)으로 이루어질 수 있다. 상기 고유전층(HDL)의 두께는 예를 들면 약 500Å ~ 1000Å의 범위를 가질 수 있다.The high-dielectric-constant layer (HDL) may be formed of a material having a dielectric constant higher than that of the low-dielectric layer (LDL), for example, titanium oxide (TiO 2 ) or lanthanum oxide (La 2 O 3 ). In one embodiment of the present invention, when the low-k dielectric layer (LDL) is made of silicon oxide (SiO 2 ), the high-dielectric layer (HDL) may be made of silicon nitride (Si 3 N 4 ). The thickness of the high-dielectric-constant layer (HDL) may be, for example, about 500 Å to 1000 Å.
도 2m를 참조하면, 상기 기판(SUB) 상에 제4 감광막(PR4)이 형성된다. 상기 제4 감광막(PR4)은 고유전층(HDL)이 제공될 영역에만 도포될 수 있다.Referring to FIG. 2M, a fourth photosensitive film PR4 is formed on the substrate SUB. The fourth photoresist layer PR4 may be applied only to a region where the high-dielectric-constant layer (HDL) is to be provided.
도 2n를 참조하면, 상기 제4 감광막(PR4)을 마스크로 하여 상기 고유전층(HDL)이 패터닝된다. Referring to FIG. 2N, the high-dielectric-constant layer (HDL) is patterned using the fourth photoresist layer PR4 as a mask.
상기 고유전층(HDL)의 패터닝으로 인해 게이트 전극(GE)이 형성될 영역에 제2 관통홀(TH2)이 형성된다. 상기 고유전층(HDL)은 결과적으로 상기 제1 관통홀(TH1) 내에 형성될 수 있으며, 상기 제2 관통홀(TH2)은 상기 제1 관통홀(TH2)보다 폭이 더 작다. The second through hole (TH2) is formed in the region where the gate electrode (GE) is to be formed due to the patterning of the high dielectric constant layer (HDL). The high dielectric layer (HDL) may be formed in the first through hole (TH1), and the second through hole (TH2) is smaller than the first through hole (TH2).
상기 고유전층(HDL)은 건식 식각 또는 습식 식각으로 패터닝될 수 있다. 본 발명의 일 실시예에 있어서, 상기 고유전층(HDL)은 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive Coupled Plasma) 등의 건식 식각 또는 불산을 이용한 습식 식각으로 패턴이 될 수 있다.The high dielectric constant layer (HDL) may be patterned by dry etching or wet etching. In one embodiment of the present invention, the high dielectric constant layer (HDL) may be patterned by dry etching such as RIE (Reactive Ion Etching), MERIE (Magnetically Enhanced Reactive Ion Etching) or ICP (Inductive Coupled Plasma) .
본 발명의 일 실시예에 있어서, 상기 제4 감광막(PR4)이 덮여있지 않은 영역의 고유전층(HDL)은 습식 식각을 통해 제거 가능하다. 상기 식각에 사용되는 용액은 상기 저유전층(LDL)에 영향을 주지 않으면서 고유전층(HDL)만을 선택적으로 식각할 수 있는 용액이어야 한다. 예를 들면, 저유전층(LDL)으로 실리콘 산화물(SiO2)를 사용하고 고유전층(HDL)으로 란탄 산화물(La2O3)을 사용하는 경우 염산(HCl) 또는 황산(H2SO4) 용액을 식각액으로 사용할 수 있다. 또한, 다른 예를 들면, 저유전층(LDL)으로 실리콘 산화물(SiO2)를 사용하고 고유전층(HDL)으로실리콘 질화물(Si3N4)을 사용하는 경우 불산(HF)과 실리콘 수산화물(Si(OH)4)를 첨가한 인산(H3PO4) 식각액으로 사용할 수 있다. In an embodiment of the present invention, the high dielectric layer (HDL) in the region where the fourth photoresist layer PR4 is not covered is removable by wet etching. The solution used for the etching should be a solution capable of selectively etching only the high-dielectric layer (HDL) without affecting the low-dielectric layer (LDL). For example, a silicon oxide (SiO 2) as a low-k dielectric layer (LDL) and unique conductive layer (HDL) of lanthanum oxide (La 2 O 3) a case of using hydrochloric acid (HCl) or sulfuric acid (H 2 SO 4) solution Can be used as an etching solution. In another example, when silicon oxide (SiO 2 ) is used as the low dielectric layer (LDL) and silicon nitride (Si 3 N 4 ) is used as the high dielectric layer (HDL), hydrofluoric acid (HF) OH) 4 ) as an etching solution for phosphoric acid (H 3 PO 4 ).
식각이 완료되면 도 2o 에 도시된 바와 같이 제4 감광막(PR4)이 제거된다.When the etching is completed, the fourth photoresist film PR4 is removed as shown in FIG.
도 2p를 참조하면, 게이트 전극(GE)을 형성하기 위해, 게이트 전극(GE)이 제공될 영역, 즉, 제2 관통홀에 대응하는 영역을 제외한 부분에 제5 감광막(PR5)이 도포된다.Referring to FIG. 2P, to form the gate electrode GE, a fifth photoresist film PR5 is applied to a region except for a region corresponding to a region where the gate electrode GE is to be provided, that is, a region corresponding to the second through hole.
상기 제5 감광막(PR5)은 상기 게이트 전극(GE)의 형상에 따라 단층 또는 복층으로 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 게이트 전극(GE)은 하부의 폭이 좁고 상부의 폭이 넓은 T자형으로 형성될 수 있으며, 상기 제5 감광막(PR5)은 이를 고려하여 복층의 감광막(PR)으로 이루어질 수 있다. 예를 들어, 제5 감광막(PR5)은 기판(SUB) 상에 순차적으로 적층된 2층의 서브 감광막(PR), 또는 3층의 서브 감광막(PR) 등을 포함할 수 있다. 본 발명의 일 실시예에서는 일 예로서, 제1 서브 감광막(PRa), 제2 서브 감광막(PRb), 및 제3 서브 감광막(PRc)을 포함한 것을 개시하였다. The fifth photoresist layer PR5 may be formed as a single layer or a plurality of layers depending on the shape of the gate electrode GE. In one embodiment of the present invention, the gate electrode GE may be formed in a T-shape having a narrow width at the bottom and a wide width at the top. The fifth photoresist layer PR5 may be formed of a multi- ). For example, the fifth photoresist layer PR5 may include two sub-photoresist layers PR, or three sub-photoresist layers PR, which are sequentially stacked on a substrate SUB. In one embodiment of the present invention, as an example, the first sub-photoresist film PRa, the second sub-photoresist film PRb, and the third sub-photoresist film PRc are disclosed.
상기 제1 서브 감광막(PRa)과 상기 제2 서브 감광막(PRb)은 서로 다른 정도의 감광도를 갖는, 서로 다른 물질로 이루어질 수 있다. 상기 제3 서브 감광막(PRc)은 상기 제2 서브 감광막(PRb)과 서로 다른 정도의 감광도를 갖는, 서로 다른 물질로 이루어질 수 있다. 여기서, 본 발명의 일 실시예에 있어서, 상기 제1 서브 감광막(PRa)은 상기 제3 서브 감광막(PRc)과 동일 재료로 이루어질 수 있다.The first sub-photoresist layer PRa and the second sub-photoresist layer PRb may be formed of different materials having different degrees of sensitivity. The third sub photoresist layer PRc may be formed of a different material having a degree of sensitivity different from that of the second sub photoresist layer PRb. Here, in one embodiment of the present invention, the first sub photoresist layer PRa may be made of the same material as the third sub photoresist layer PRc.
상기 제1 서브 감광막(PRa), 상기 제2 서브 감광막(PRb), 및 상기 제3 서브 감광막(PRc)은 상기 제2 관통홀(TH2)에 대응하는 영역에는 형성되지 않는다. 여기서, 제1 서브 감광막(PRa)은 상기 제2 관통홀(TH2)에 대응하는 영역에 제2 관통홀(TH2)보다 넓은 제1 폭(W1)을 갖는 개구를 가지며, 제2 서브 감광막(PRb)은 제2 관통홀 및 제1 폭(W1)보다 넓은 제2 폭(W2)을 갖는 개구를 갖는다. 제3 서브 감광막(PRc)이 형성되지 않은 영역의 폭은 제2 폭(W2)과 같거나 작을 수 있다.The first sub photoresist layer PRa, the second sub photoresist layer PRb and the third sub photoresist layer PRc are not formed in a region corresponding to the second through hole TH2. The first sub photoresist film PRa has an opening having a first width W1 wider than the second through hole TH2 in a region corresponding to the second through hole TH2 and the second sub photoresist film PRb Has an opening having a second through hole and a second width W2 wider than the first width W1. The width of the region where the third sub photoresist film PRc is not formed may be equal to or smaller than the second width W2.
상기 제1 서브 감광막(PRa), 상기 제2 서브 감광막(PRb), 및 상기 제3 서브 감광막(PRc)은 감광성를 갖는 다양한 물질 중에서 선택될 수 있으며, 특별히 한정되는 것은 아니다. 일 예로서, 상기 상기 제1 서브 감광막(PRa), 상기 제2 서브 감광막(PRb), 및 상기 제3 서브 감광막(PRc)은 각각 PMMA(Poly(methyl methacrylate)), 공중합체(co-polymer), 및 PMMA로 이루어질 수 있다.The first sub photoresist layer PRa, the second sub photoresist layer PRb and the third sub photoresist layer PRc may be selected from a variety of materials having photosensitivity and are not particularly limited. For example, the first sub-photoresist layer PRa, the second sub-photoresist layer PRb, and the third sub-photoresist layer PRc may be formed of PMMA (poly (methyl methacrylate)), a co-polymer (PMMA) , And PMMA.
도 2q를 참조하면, 상기 제5 감광막(PR5)이 도포된 기판(SUB) 상에 제3 재료막(MT3)이 적층된다. 상기 제3 재료막(MT3)은 상기 제5 감광막(PR5) 상에 적층되며, 상기 제5 감광막(PR5)이 형성되지 않은 영역에서 상기 제2 반도체층(SM2) 상에 적층된다. 여기서, 상기 제5 감광막(PR5) 내의 제1 서브 감광막(PRa) 및 제2 서브 감광막(PRb)이 형성되지 않은 부분에 상기 제3 재료막(MT3)이 적층되며, 제1 서브 감광막(PRa) 및 제2 서브 감광막(PRb)이 형성되지 않은 부분의 형상에 따라, 상기 제3 재료막(MT3)의 형상이 결정된다. Referring to FIG. 2Q, the third material film MT3 is stacked on the substrate SUB on which the fifth photosensitive film PR5 is applied. The third material layer MT3 is stacked on the fifth photoresist layer PR5 and is stacked on the second semiconductor layer SM2 in a region where the fifth photoresist layer PR5 is not formed. The third material film MT3 is laminated on a portion of the fifth photosensitive film PR5 where the first sub photosensitive film PRa and the second sub photosensitive film PRb are not formed and the first sub photosensitive film PRa, And the shape of the portion where the second sub photoresist film PRb is not formed, the shape of the third material film MT3 is determined.
상기 제3 재료막(MT3)을 이루는 재료는 도전성 물질, 예를 들어 금속으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 상기 제3 재료막(MT3)은 Ni/Au를 포함할 수 있으며, 상기 금속을 급속 열처리하는 방법으로 제조될 수 있다. The material forming the third material film MT3 may be made of a conductive material, for example, a metal. In one embodiment of the present invention, the third material layer MT3 may include Ni / Au, and the metal may be manufactured by a rapid thermal processing method.
도 2r를 참조하면, 상기 제5 감광막(PR5) 및 상기 제5 감광막(PR5) 상에 형성된 제3 재료막(MT3)이 리프트 오프되어 제거됨으로써 게이트 전극(GE)이 형성된다. Referring to FIG. 2R, the third material film MT3 formed on the fifth photoresist film PR5 and the fifth photoresist film PR5 is lifted off and removed to form the gate electrode GE.
상기 게이트 전극(GE)은 상기 제1 서브 감광막(PRa) 및 제2 서브 감광막(PRb)이 형성되지 않은 부분의 형상에 따라, 하부 부분의 폭이 좁고, 상부 부분의 폭이 넓은 T자 형상으로 마련된다.The gate electrode GE may be formed in a T shape having a narrow width at the lower portion and a wide width at the upper portion according to the shape of the portion where the first sub photoresist film PRa and the second sub photoresist film PRb are not formed .
본 발명의 일 실시예에 따르면 포토리소그래피와 리프트오프 방식을 이용하여 용이하게 반도체 소자를 형성할 수 있다. 특히 포토리소그래피와 리프트오프 방식으로 게이트 전극(GE)의 하단부에 높은 유전 상수를 갖는 고유전층(HDL)을 용이하게 형성할 수 있는 바, 상기 고유전층(HDL)은 게이트 전극(GE) 부분에 집중된 전계를 완화시킴으로써 반도체 소자의 항복 전압을 향상시킨다.According to an embodiment of the present invention, a semiconductor device can be easily formed by using a photolithography method and a lift-off method. The high dielectric constant layer HDL having a high dielectric constant can be easily formed at the lower end of the gate electrode GE by photolithography and a lift off method. And the breakdown voltage of the semiconductor device is improved by relaxing the electric field.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 단면도이다. 3 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention.
이하의 실시예들에서는 설명의 중복을 피하기 위해 상술한 실시예와 다른 점을 위주로 설명한다. 이하 실시예 및 도면에 있어서, 실질적으로 유사하거나 동일한 기능을 하는 구성 요소에 대해서는 유사하거나 동일한 부호를 부여하였다.In the following embodiments, differences from the above-described embodiment will be mainly described in order to avoid duplication of description. In the following embodiments and drawings, components that are substantially similar or have the same function are given the same or similar reference numerals.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자는 기판(SUB) 상에 순차적으로 제공된 제1 및 제2 반도체층들(SM1, SM2), 상기 기판(SUB) 상에 제공된 게이트 전극(GE), 상기 기판(SUB) 상에 제공된 유전층, 및 상기 기판(SUB) 상에 제공된 소스 및 드레인 전극들(SE, DE)을 포함한다.Referring to FIG. 3, a semiconductor device according to another embodiment of the present invention includes first and second semiconductor layers SM1 and SM2 sequentially provided on a substrate SUB, a gate electrode SG1 provided on the substrate SUB, (GE), a dielectric layer provided on the substrate (SUB), and source and drain electrodes (SE, DE) provided on the substrate (SUB).
상기 유전층은 서로 다른 유전 상수를 갖는 2개 이상의 유전층을 포함한다. 본 발명의 일 실시예에 있어서, 상기 유전층은 상기 제2 반도체층(SM2) 상에 제공되며 제1 유전 상수를 가지는 저유전층(LDL)과, 상기 제2 반도체층(SM2) 상에 제공되며 상기 제2 유전 상수보다 큰 제2 유전 상수를 가지는 고유전층(HDL)을 포함한다.The dielectric layer comprises two or more dielectric layers having different dielectric constants. In an embodiment of the present invention, the dielectric layer may include a low-dielectric layer (LDL) provided on the second semiconductor layer SM2 and having a first dielectric constant, And a high dielectric constant layer (HDL) having a second dielectric constant greater than the second dielectric constant.
상기 고유전층(HDL)은 상기 게이트 전극(GE)과 동일 평면 상에 제공된다. 본 발명의 일 실시예에 있어서, 상기 고유전층(HDL)은 상기 제2 반도체층(SM2)의 상면에 제공된다. 상기 고유전층(HDL)은 상기 게이트 전극(GE)과 후술할 드레인 전극(DE) 사이에 제공되며, 상기 게이트 전극(GE)의 측 방향으로 상기 게이트 전극(GE)과 직접 접촉한다. The high-permittivity layer (HDL) is provided on the same plane as the gate electrode (GE). In one embodiment of the present invention, the high-permittivity layer (HDL) is provided on the upper surface of the second semiconductor layer SM2. The high dielectric layer HDL is provided between the gate electrode GE and a drain electrode DE to be described later and is in direct contact with the gate electrode GE in the lateral direction of the gate electrode GE.
상기 저유전층(LDL)은 일부가 상기 게이트 전극(GE) 및 상기 고유전층(HDL)과 동일 평면 상에 제공되되, 다른 일부는 상기 게이트 전극(GE) 및 상기 고유전층(HDL)의 상면을 커버한다. 본 발명의 일 실시예에 있어서, 상기 저유전층(LDL)은 소스 전극(SE) 및 소스 컨택(SCT), 드레인 전극(DE) 및 드레인 컨택(DCT), 게이트 전극(GE), 고유전층(HDL)에 의해 커버되지 않은 상기 제2 반도체층(SM2)의 상면에 제공되며, 상기 소스 전극(SE) 및 소스 컨택(SCT), 상기 드레인 전극(DE) 및 드레인 컨택(DCT)의 일부를 커버하며, 상기 게이트 전극(GE)의 전부 및 상기 고유전층(HDL)의 일부를 커버한다.The low dielectric layer LDL is provided on the same plane as the gate electrode GE and the high dielectric constant layer HDL and the other part is covered with the upper surface of the gate electrode GE and the high dielectric constant layer HDL. do. In one embodiment of the present invention, the LDL includes a source electrode SE and a source contact SCT, a drain electrode DE and a drain contact DCT, a gate electrode GE, Provided on the upper surface of the second semiconductor layer SM2 that is not covered by the source electrode SE and the source contact SCT, the drain electrode DE and the drain contact DCT , All of the gate electrode (GE), and a part of the high dielectric constant layer (HDL).
상기 저유전층(LDL)은 상기 고유전층(HDL)이 형성된 영역 및 상기 소스 컨택(SCT) 및 상기 드레인 컨택(DCT)의 상부 영역을 제외한, 제2 반도체층(SM2)의 나머지 영역을 커버할 수 있다. 이에 따라, 상기 게이트 전극(GE)과 상기 드레인 전극(DE) 사이에서는, 상기 고유전층(HDL)과 상기 저유전층(LDL)이 상기 게이트 전극(GE)으로부터 상기 드레인 전극(DE) 방향으로 순차적으로 배치된다. The low dielectric layer LDL may cover the remaining region of the second semiconductor layer SM2 except for the region where the high dielectric constant layer HDL is formed and the upper region of the source contact SCT and the drain contact DCT. have. The high dielectric layer HDL and the low dielectric layer LDL are sequentially formed in the direction from the gate electrode GE to the drain electrode DE between the gate electrode GE and the drain electrode DE. .
상기 저유전층(LDL)은 상기 고유전층(HDL)의 일부를 커버하므로, 상기 고유전층(HDL)과 상기 저유전층(LDL)의 상면은 실질적으로 평행하지 않을 수 있다.Since the low dielectric layer LDL covers a part of the high dielectric constant layer HDL, the upper surfaces of the high dielectric constant layer HDL and the low dielectric layer LDL may not be substantially parallel.
상기 구조를 갖는 반도체 소자는 기판(SUB) 상에 순차적으로 제1 반도체층(SM1)과 제2 반도체층(SM2)을 형성하고, 상기 제2 반도체층(SM2) 상에 서로 이격된 소스 전극(SE)과 드레인 전극(DE)을 형성하고, 상기 제2 반도체층(SM2) 상면에 고유전층(HDL)을 형성하고, 상기 제2 반도체층(SM2) 상면에 상기 고유전층(HDL)과 접촉하는 게이트 전극(GE)을 형성하고, 상기 제2 반도체층(SM2) 상면에 저유전층(LDL)을 형성으로써 제조될 수 있다. 이하, 도 4a 내지 도 4r를 참조하여 상기 반도체 소자의 제조 방법을 설명하기로 한다.The semiconductor device having the above structure has a structure in which a first semiconductor layer SM1 and a second semiconductor layer SM2 are sequentially formed on a substrate SUB and a source electrode SE and a drain electrode DE are formed on the second semiconductor layer SM2 and a high dielectric constant layer HDL is formed on the second semiconductor layer SM2 and the high dielectric constant layer HDL is formed on the top surface of the second semiconductor layer SM2 Forming a gate electrode GE, and forming a low-dielectric layer (LDL) on the upper surface of the second semiconductor layer SM2. Hereinafter, a method of manufacturing the semiconductor device will be described with reference to FIGS. 4A to 4R.
도 4a 내지 도 4r은 본 발명의 다른 실시예에 따른 반도체 소자를 제조하는 방법을 순차적으로 나타낸 단면도이다. 4A to 4R are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor device according to another embodiment of the present invention.
도 4a를 참조하면, 기판(SUB) 상에 순차적으로 전이층(TS), 제1 반도체층(SM1), 및 제2 반도체층(SM2)이 형성된다.Referring to FIG. 4A, a transition layer TS, a first semiconductor layer SM1, and a second semiconductor layer SM2 are sequentially formed on a substrate SUB.
도 4b를 참조하면, 소스 전극(SE)과 드레인 전극(DE)을 형성하기 위해, 소스 전극(SE)과 드레인 전극(DE)이 제공될 영역을 제외한 부분에 제1 감광막(PR1)이 도포된다. Referring to FIG. 4B, a first photoresist film PR1 is applied to a portion except for a region where a source electrode SE and a drain electrode DE are to be provided, in order to form a source electrode SE and a drain electrode DE .
도 4c를 참조하면, 상기 제1 감광막(PR1)이 도포된 기판(SUB) 상에 제1 재료막(MT1)이 적층된다. 상기 제1 재료막(MT1)은 상기 제1 감광막(PR1) 상에 적층되며, 상기 제1 감광막(PR1)이 형성되지 않은 영역에서 상기 제2 반도체층(SM2) 상에 적층된다.Referring to FIG. 4C, the first material film MT1 is laminated on the substrate SUB to which the first photoresist film PR1 is applied. The first material film MT1 is stacked on the first photosensitive film PR1 and is stacked on the second semiconductor layer SM2 in a region where the first photosensitive film PR1 is not formed.
도 4d를 참조하면, 상기 제1 감광막(PR1) 및 상기 제1 감광막(PR1) 상에 형성된 제1 재료막(MT1)이 리프트 오프되어 제거됨으로써 소스 전극(SE)과 드레인 전극(DE)이 형성된다.4D, the source and drain electrodes SE and DE are formed by lifting off the first material film MT1 formed on the first photosensitive film PR1 and the first photosensitive film PR1, do.
도 4e를 참조하면, 상기 소스 전극(SE)과 상기 드레인 전극(DE)이 형성된 제2 반도체층(SM2) 상에 고유전층(HDL)이 형성된다.Referring to FIG. 4E, a high-dielectric layer (HDL) is formed on a second semiconductor layer SM2 on which the source electrode SE and the drain electrode DE are formed.
도 4f를 참조하면, 상기 기판(SUB) 상에 제2 감광막(PR2)이 형성된다. 상기 제2 감광막(PR2)은 고유전층(HDL)이 형성될 영역에 도포될 수 있다.Referring to FIG. 4F, a second photoresist layer PR2 is formed on the substrate SUB. The second photoresist layer PR2 may be applied to a region where the high-dielectric-constant layer (HDL) is to be formed.
도 4g를 참조하면, 상기 제2 감광막(PR2)을 마스크로 하여 상기 고유전층(HDL)이 패터닝되고, 도 4h를 참조하면, 제2 감광막(PR2)이 제거된다. Referring to FIG. 4G, the high dielectric layer (HDL) is patterned using the second photoresist layer PR2 as a mask, and the second photoresist layer PR2 is removed referring to FIG. 4H.
도 4i를 참조하면, 소스 컨택(SCT)과 드레인 컨택(DCT)을 형성하기 위해 제3 감광막(PR3)이 형성된다. 상기 제3 감광막(PR3)은 상기 소스 컨택(SCT)과 상기 드레인 컨택(DCT)이 제공될 영역을 제외한 부분에 도포될 수 있다. Referring to FIG. 4I, a third photoresist film PR3 is formed to form a source contact SCT and a drain contact DCT. The third photoresist layer PR3 may be applied to a portion excluding the region where the source contact SCT and the drain contact DCT are to be provided.
도 4j를 참조하면, 상기 제3 감광막(PR3)이 도포된 기판(SUB) 상에 제2 재료막(MT2)이 적층된다. 상기 제2 재료막(MT2)은 상기 제3 감광막(PR3) 상에 적층되며, 상기 제3 감광막(PR3)이 형성되지 않은 영역에서 상기 소스 전극(SE)과 상기 드레인 전극(DE) 상에 적층된다.Referring to FIG. 4J, a second material film MT2 is laminated on the substrate SUB on which the third photoresist film PR3 is coated. The second material film MT2 is stacked on the third photoresist film PR3 and is stacked on the source electrode SE and the drain electrode DE in a region where the third photoresist film PR3 is not formed. do.
도 4k를 참조하면, 상기 제3 감광막(PR3) 및 상기 제3 감광막(PR3) 상에 형성된 제2 재료막(MT2)이 리프트 오프되어 제거됨으로써 소스 컨택(SCT)과 드레인 컨택(DCT)이 형성된다.Referring to FIG. 4K, a source contact SCT and a drain contact DCT are formed by removing the second material film MT2 formed on the third photoresist film PR3 and the third photoresist film PR3 by lift- do.
도 4l을 참조하면, 게이트 전극(GE)을 형성하기 위해, 게이트 전극(GE)이 제공될 영역 영역을 제외한 부분에 제4 감광막(PR4)이 도포된다.Referring to FIG. 4L, to form the gate electrode GE, a fourth photoresist film PR4 is applied to a portion except for an area region where a gate electrode GE is to be provided.
본 발명의 일 실시예에 있어서, 상기 게이트 전극(GE)은 하부의 폭이 좁고 상부의 폭이 넓은 T자형으로 형성될 수 있으며, 상기 제4 감광막(PR4)은 이를 고려하여 복층의 감광막(PR)으로 이루어질 수 있다. 예를 들어, 제5 감광막(PR5)은 제1 서브 감광막(PRa), 제2 서브 감광막(PRb), 및 제3 서브 감광막(PRc)을 포함할 수 있다. In one embodiment of the present invention, the gate electrode GE may be formed in a T-shape having a narrow width at the bottom and a wide width at the top. In consideration of this, the fourth photoresist layer PR4 may be formed of a multi- ). For example, the fifth photosensitive film PR5 may include a first sub-photosensitive film PRa, a second sub-photosensitive film PRb, and a third sub-photosensitive film PRc.
상기 제1 서브 감광막(PRa), 상기 제2 서브 감광막(PRb), 및 상기 제3 서브 감광막(PRc)은 상기 게이트 전극(GE)이 형성될 영역에는 형성되지 않는다. 여기서, 제1 서브 감광막(PRa)은 소정 폭을 갖는 개구를 가지며, 제2 서브 감광막(PRb)은 상기 소정 폭보다 더 넓은 폭을 갖는 개구를 갖는다.The first sub photoresist film PRa, the second sub photoresist film PRb and the third sub photoresist film PRc are not formed in the region where the gate electrode GE is to be formed. Here, the first sub photoresist film PRa has openings having a predetermined width, and the second sub photoresist film PRb has openings having a width wider than the predetermined width.
도 4m을 참조하면, 상기 제4 감광막(PR4)이 도포된 기판(SUB) 상에 제3 재료막(MT3)이 적층된다. 상기 제3 재료막(MT3)은 상기 제4 감광막(PR4) 상에 적층되며, 상기 제4 감광막(PR4)이 형성되지 않은 영역에서 상기 제2 반도체층(SM2) 상에 적층된다. 여기서, 상기 제4 감광막(PR4) 내의 제1 서브 감광막(PRa) 및 제2 서브 감광막(PRb)이 형성되지 않은 부분에 상기 제3 재료막(MT3)이 적층되며, 제1 서브 감광막(PRa) 및 제2 서브 감광막(PRb)이 형성되지 않은 부분의 형상에 따라, 상기 제3 재료막(MT3)의 형상이 결정된다. Referring to FIG. 4M, the third material film MT3 is stacked on the substrate SUB on which the fourth photoresist film PR4 is coated. The third material film MT3 is stacked on the fourth photosensitive film PR4 and stacked on the second semiconductor layer SM2 in a region where the fourth photosensitive film PR4 is not formed. The third material film MT3 is stacked on the fourth photoresist layer PR4 where the first sub photoresist layer PRa and the second sub photoresist layer PRb are not formed and the first sub photoresist layer PRa, And the shape of the portion where the second sub photoresist film PRb is not formed, the shape of the third material film MT3 is determined.
도 4n을 참조하면, 상기 제4 감광막(PR4) 및 상기 제4 감광막(PR4) 상에 형성된 제3 재료막(MT3)이 리프트 오프되어 제거됨으로써 게이트 전극(GE)이 형성된다. Referring to FIG. 4N, the third material film MT3 formed on the fourth photoresist film PR4 and the fourth photoresist film PR4 is lifted off and removed to form the gate electrode GE.
도 4o를 참조하면, 상기 소스 및 드레인 전극들(SE, DE), 상기 소스 및 드레인 컨택들(SCT, DCT), 및 상기 고유전층(HDL), 및 상기 게이트 전극(GE)이 형성된 제2 반도체층(SM2) 상에 저유전층(LDL)이 형성된다. Referring to FIG. 4O, a second semiconductor layer (not shown) in which the source and drain electrodes SE and DE, the source and drain contacts SCT and DCT, and the high dielectric constant layer HDL and the gate electrode GE are formed, A low-dielectric layer (LDL) is formed on the layer SM2.
도 4p를 참조하면, 상기 소스 컨택(SCT) 및 드레인 컨택(DCT)의 상면을 노출하기 위해, 상기 기판(SUB) 상에 제4 감광막(PR4)이 형성된다. 상기 제5 감광막(PR5)은 상기 소스 컨택(SCT) 및 상기 드레인 컨택(DCT)의 상면을 제외한 영역에 도포될 수 있다. Referring to FIG. 4P, a fourth photoresist film PR4 is formed on the substrate SUB to expose the upper surface of the source contact SCT and the drain contact DCT. The fifth photoresist layer PR5 may be applied to a region other than the top surface of the source contact SCT and the drain contact DCT.
도 4q를 참조하면, 상기 제5 감광막(PR5)을 마스크로 하여 상기 저유전층(LDL)이 패터닝된다. Referring to FIG. 4Q, the low dielectric layer (LDL) is patterned using the fifth photoresist layer PR5 as a mask.
상기 고유전층(HDL)의 패터닝으로 인해 상기 소스 컨택(SCT)의 상면 및 상기 드레인 컨택(DCT)의 상면이 외부로 노출된다. 상기 저유전층(LDL)은 건식 식각 또는 습식 식각으로 패터닝될 수 있다.The upper surface of the source contact (SCT) and the upper surface of the drain contact (DCT) are exposed to the outside due to the patterning of the high-permittivity layer (HDL). The low-k dielectric layer (LDL) may be patterned by dry etching or wet etching.
식각이 완료되면 도 4r 에 도시된 바와 같이 제5 감광막(PR5)이 제거된다.When the etching is completed, the fifth photoresist layer PR5 is removed as shown in FIG.
상기한 바와 같이, 본 발명의 다른 실시예에 따르면 포토리소그래피와 리프트오프 방식을 이용하여, 본 발명의 일실시예와 순서를 달리하는 방식으로, 용이하게 반도체 소자를 형성할 수 있다. 특히 포토리소그래피와 리프트오프 방식으로 게이트 전극의 하단부에 높은 유전 상수를 갖는 고유전층을 용이하게 형성할 수 있는 바, 상기 고유전층은 게이트 전극 부분에 집중된 전계를 완화시킴으로써 반도체 소자의 항복 전압을 향상시킨다.As described above, according to another embodiment of the present invention, it is possible to easily form a semiconductor element by using a photolithography method and a lift-off method in a manner different from the embodiment of the present invention. Particularly, the high-dielectric layer having a high dielectric constant can be easily formed at the lower end of the gate electrode by photolithography and a lift-off method. The high-permittivity layer improves the breakdown voltage of the semiconductor device by relaxing the electric field concentrated in the gate electrode portion .
도 5는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 단면도이다. 5 is a cross-sectional view illustrating a semiconductor device according to another embodiment of the present invention.
도 5를 참조하면, 상기 유전층은 서로 다른 유전 상수를 갖는 3개의 유전층을 포함할 수 있다. 본 실시예에 있어서, 상기 유전층은 상기 제2 반도체층(SM2) 상에 제공되며 제1 유전 상수를 가지는 저유전층(LDL)과, 상기 제2 반도체층(SM2) 상에 제공되며 상기 제2 유전 상수보다 큰 제2 유전 상수를 가지는 고유전층(HDL)을 포함할 수 있으며, 상기 고유전층(HDL)은 다시 서로 다른 유전 상수를 갖는 2개의 유전층, 즉 제1 고유전층(HDL1)과 제2 고유전층(HDL2)을 포함할 수 있다. 이 경우, 상기 게이트 전극(GE)에 접촉한 유전층으로부터 멀리 있는 유전층 방향으로 유전 상수가 작아질 수 있다. 예를 들어, 제1 고유전층(HDL1)의 유전 상수가 가장 크며, 제2 고유전층(HDL2)의 유전 상수가 그 다음, 저유전층(LDL)의 유전 상수가 가장 작을 수 있다.Referring to FIG. 5, the dielectric layer may include three dielectric layers having different dielectric constants. In this embodiment, the dielectric layer comprises a low-dielectric layer (LDL) provided on the second semiconductor layer SM2 and having a first dielectric constant, a second dielectric layer provided on the second semiconductor layer SM2, (HDL) having a second dielectric constant larger than a constant, and the high-dielectric-constant layer (HDL) may include two dielectric layers having different dielectric constants, i.e., a first dielectric layer (HDL1) and a second dielectric layer And a full layer (HDL2). In this case, the dielectric constant in the direction of the dielectric layer remote from the dielectric layer in contact with the gate electrode GE can be reduced. For example, the dielectric constant of the first high-permittivity layer (HDL1) may be the largest, the dielectric constant of the second high-permittivity layer (HDL2) may be the next lowest, and the dielectric constant of the low-dielectric layer (LDL) may be the smallest.
상기 제1 고유전층(HDL1), 제2 고유전층(HDL2), 및 저유전층(LDL)은 상기 게이트 전극(GE)과 동일 평면 상에 제공된다. 상기 제1 고유전층(HDL1), 제2 고유전층(HDL2), 및 저유전층(LDL)은 상기 게이트 전극(GE)과 상기 드레인 전극(DE) 사이에 순차적으로 제공된다.The first high dielectric constant layer HDL1, the second high dielectric layer HDL2 and the low dielectric layer LDL are provided on the same plane as the gate electrode GE. The first high dielectric constant layer HDL1, the second high dielectric layer HDL2 and the low dielectric layer LDL are sequentially provided between the gate electrode GE and the drain electrode DE.
상기한 구조를 갖는 반도체 소자는 게이트 전극(GE)에 접촉하여 고유전율의 유전층이 배치되고 순차적으로 유전율이 낮은 유전층이 배치되는 바, 상기 게이트 전극(GE)에 인가되는 전계를 효과적으로 분산시킨다.In the semiconductor device having the above-described structure, a dielectric layer having a high dielectric constant is disposed in contact with the gate electrode (GE), and a dielectric layer having a low dielectric constant is sequentially disposed, thereby effectively dispersing an electric field applied to the gate electrode (GE).
상기한 또 다른 실시예에 따른 반도체 소자는, 고유전층을 하나 더 형성시키는 것을 제외하고는 상술한 일 실시예에 따른 반도체 소자와 실질적으로 동일한 방식으로 제조될 수 있다.The semiconductor device according to another embodiment described above can be manufactured in substantially the same manner as the semiconductor device according to the embodiment described above, except that one high-permittivity layer is formed.
상술한 바와 같이, 본 발명의 실시예들에 있어서, 기존의 높은 유전상수를 가지는 유전층을 사용하는 소자가 가지는 높은 항복전압이라는 이점을 유지하면서 횡방향 위치에 따라 다른 유전상수를 가지는 유전층을 적용 전기적 특성 열화를 최대한 억제하면서 항복전압을 향상시킬 수 있다.As described above, in the embodiments of the present invention, a dielectric layer having a different dielectric constant according to a lateral position is applied while maintaining the advantage of a high breakdown voltage of an element using a dielectric layer having a high dielectric constant. The breakdown voltage can be improved while suppressing the deterioration of characteristics as much as possible.
또한 본 발명의 다른 실시예와 같은 구조로 소자를 제작하는 경우 티형 게이트 하단의 지지부 측면에 높은 유전상수를 가지는 유전층을 잔류시키는 구조를 이용하기 때문에 게이트 길이를 축소시키는 효과가 있어 그에 따른 고주파 특성 향상이 가능하다. In addition, when the device is fabricated with the same structure as that of the other embodiments of the present invention, since the structure of leaving a dielectric layer having a high dielectric constant at the side of the lower portion of the T-shaped gate is used, the gate length is reduced, This is possible.
또한 유전층을 증착하는 공정이 2회 적용되더라도 MIM(Metal-Insulator-Metal) 캐퍼시터를 형성하는 과정에 공정을 통합시키는 것이 가능하기 때문에 공정단계의 추가가 불필요 하다는 이점이 있다.Further, even if the process of depositing the dielectric layer is applied twice, it is possible to integrate the process in the process of forming the metal-insulator-metal (MIM) capacitor, so that there is an advantage that the addition of the process step is unnecessary.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that various modifications and changes may be made thereto without departing from the scope of the present invention.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.
DE : 드레인 전극
DCT : 드레인 컨택
GE : 게이트 전극
HDL : 고유전층
LDL : 저유전층
SCT : 소스 컨택
SE : 소스 전극
SM1 : 제1 반도체층
SM2 : 제2 반도체층
SUB : 기판
TS : 전이층DE: drain electrode DCT: drain contact
GE: gate electrode HDL: high dielectric constant layer
LDL: low dielectric layer SCT: source contact
SE: source electrode SM1: first semiconductor layer
SM2: second semiconductor layer SUB: substrate
TS: transition layer
Claims (20)
상기 제1 반도체층 상에 제공된 제2 반도체층;
상기 제2 반도체층 상에 제공된 게이트 전극;
상기 제2 반도체층 상에 제공되며 제1 유전 상수를 가지는 저유전층;
상기 제2 반도체층 상에 제공되며 상기 제2 유전 상수보다 큰 제2 유전 상수를 가지는 고유전층; 및
상기 제2 반도체층 상에 상기 게이트 전극과 이격되어 형성된 소스 전극 및 드레인 전극을 포함하며,
상기 게이트 전극, 상기 고유전층, 상기 저유전층은 동일 평면 상에 제공된 반도체 소자.A first semiconductor layer provided on a substrate;
A second semiconductor layer provided on the first semiconductor layer;
A gate electrode provided on the second semiconductor layer;
A low dielectric layer provided on the second semiconductor layer and having a first dielectric constant;
A dielectric layer provided on the second semiconductor layer and having a second dielectric constant greater than the second dielectric constant; And
And a source electrode and a drain electrode formed on the second semiconductor layer and spaced apart from the gate electrode,
Wherein the gate electrode, the high dielectric constant layer, and the low dielectric layer are provided on the same plane.
상기 고유전층은 상기 게이트 전극과 접촉하는 반도체 소자.The method according to claim 1,
Wherein the high-permittivity layer is in contact with the gate electrode.
상기 게이트 전극, 상기 고유전층, 및 상기 저유전층은 상기 제2 반도체층의 상면에 제공된 반도체 소자.3. The method of claim 2,
Wherein the gate electrode, the high dielectric constant layer, and the low dielectric layer are provided on the upper surface of the second semiconductor layer.
상기 고유전층과 상기 저유전층은 동일 두께로 제공되는 반도체 소자.The method according to claim 1,
Wherein the high dielectric layer and the low dielectric layer are provided with the same thickness.
상기 고유전층과 상기 저유전층은 상기 게이트 전극으로부터 상기 드레인 전극 방향으로 순차적으로 배치된 반도체 소자.The method according to claim 1,
Wherein the high-permittivity layer and the low-dielectric layer are sequentially arranged from the gate electrode toward the drain electrode.
상기 고유전층은 서로 다른 유전 상수를 갖는 제1 고유전층과 제2 고유전층을 포함하며,
상기 제1 고유전층, 상기 제2 고유전층, 및 상기 저유전층은 상기 게이트 전극으로부터 상기 드레인 방향으로 순차적으로 배치된 반도체 소자.6. The method of claim 5,
Wherein the high-permittivity layer includes a first high-permittivity layer and a second high-permittivity layer having different dielectric constants,
Wherein the first high dielectric constant layer, the second high dielectric constant layer, and the low dielectric layer are sequentially disposed in the drain direction from the gate electrode.
상기 제1 고유전층은 상기 제2 고유전층보다 큰 유전 상수를 갖는 반도체 소자.The method according to claim 6,
Wherein the first high-permittivity layer has a larger dielectric constant than the second high-permittivity layer.
상기 제1 반도체층은 GaN을 포함하고, 상기 제2 반도체층은 AlGaN을 포함하는 반도체 소자.The method according to claim 1,
Wherein the first semiconductor layer comprises GaN, and the second semiconductor layer comprises AlGaN.
상기 고유전층은 알루미늄 산화물, 하프늄 산화물, 티타늄 산화물, 란탄 산화물 중 적어도 하나를 포함하는 반도체 소자.The method according to claim 1,
Wherein the high-permittivity layer comprises at least one of aluminum oxide, hafnium oxide, titanium oxide, and lanthanum oxide.
상기 저유전층은 실리콘 산화물, 실리콘 질화물 중 적어도 하나를 포함하는 반도체 소자.10. The method of claim 9,
Wherein the low-dielectric layer includes at least one of silicon oxide and silicon nitride.
상기 제2 반도체층 상에 서로 이격된 소스 전극과 드레인 전극을 형성하는 단계;
상기 제2 반도체층 상면에 저유전층을 형성하는 단계;
상기 제2 반도체층 상면에 고유전층을 형성하는 단계; 및
상기 제2 반도체층 상면에 상기 고유전층과 접촉하는 게이트 전극을 형성하는 단계를 포함하는 반도체 소자 제조 방법.Forming a first semiconductor layer and a second semiconductor layer sequentially on a substrate;
Forming source and drain electrodes spaced apart from each other on the second semiconductor layer;
Forming a low-k dielectric layer on the second semiconductor layer;
Forming a high-dielectric layer on a top surface of the second semiconductor layer; And
And forming a gate electrode in contact with the high-permittivity layer on the top surface of the second semiconductor layer.
상기 게이트 전극을 형성하는 단계는
상기 제2 반도체층 상면에 관통홀을 갖는 감광막을 형성하는 단계;
상기 기판 상에 금속층을 형성하는 단계; 및
상기 감광막을 리프트 오프하는 단계를 포함하는 반도체 소자 제조 방법.12. The method of claim 11,
The step of forming the gate electrode
Forming a photoresist film having a through hole on the upper surface of the second semiconductor layer;
Forming a metal layer on the substrate; And
And lifting off the photoresist film.
상기 감광막은 제1 너비의 관통홀를 갖는 제1 서브 감광막과, 상기 제1 너비보다 넓은 제2 너비의 관통홀을 갖는 제2 서브 감광막을 포함하는 반도체 소자 제조 방법.13. The method of claim 12,
Wherein the photoresist layer includes a first sub-photoresist layer having a first width through-hole and a second sub-photoresist layer having a second width wider than the first width.
상기 저유전층을 형성하는 단계 및 상기 고유전층을 형성하는 단계는 포토리소그래피를 이용하여 수행되는 반도체 소자 제조 방법.12. The method of claim 11,
Wherein the step of forming the low dielectric layer and the step of forming the high dielectric layer are performed using photolithography.
상기 게이트 전극은 상기 저유전층을 형성하고 상기 고유전층을 형성한 후 형성되는 반도체 소자 제조 방법.12. The method of claim 11,
Wherein the gate electrode is formed after forming the low dielectric layer and forming the high dielectric layer.
상기 저유전층은 상기 고유전층을 형성하고 상기 게이트 전극을 형성한 후 형성되는 반도체 소자 제조 방법.12. The method of claim 11,
Wherein the low-dielectric layer is formed after the high-permittivity layer is formed and the gate electrode is formed.
상기 고유전층은 상기 게이트 전극과 접촉하는 반도체 소자 제조 방법.12. The method of claim 11,
Wherein the high-permittivity layer is in contact with the gate electrode.
상기 게이트 전극, 상기 고유전층, 및 상기 저유전층은 상기 제2 반도체층의 상면에 제공된 반도체 소자 제조 방법.12. The method of claim 11,
Wherein the gate electrode, the high dielectric constant layer, and the low dielectric layer are provided on the top surface of the second semiconductor layer.
상기 고유전층과 상기 저유전층은 동일 두께로 제공되는 반도체 소자 제조 방법.12. The method of claim 11,
Wherein the high dielectric layer and the low dielectric layer are provided with the same thickness.
상기 고유전층과 상기 저유전층은 상기 게이트 전극으로부터 상기 드레인 전극 방향으로 순차적으로 배치된 반도체 소자 제조 방법.20. The method of claim 19,
Wherein the high-permittivity layer and the low-dielectric layer are sequentially disposed from the gate electrode toward the drain electrode.
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