KR20170097662A - 텍스처가 형성된 표면을 갖는 광전자 디바이스 및 그 제조방법 - Google Patents

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왕후아 첸
마틴 폴디나
질 풀랭
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Abstract

본 발명은 반도체 기판, 적어도 하나의 층(2, 3)을 포함하는 층상의 인터페이스-상기 층상의 인터페이스는 상기 반도체 기판(1)의 상기 표면(20)과 접촉하는 제1 표면(21)을 갖고, 상기 층상의 인터페이스는 상기 반도체 기판(1)의 상기 표면(20)을 패시베이팅하도록 조정되고, 상기 층상의 인터페이스는 제2 표면(23)을 갖고, 상기 층상의 인터페이스는 상기 제2 표면(23)으로부터 상기 제1 표면(21)을 전기적으로 절연하도록 조정됨- 및 복수의 나노선들(4) 및 투명한 유전체 코팅(5)을 포함하는 텍스처가 형성된 표면 구조-상기 텍스처가 형성된 표면 구조는 상기 층상의 인터페이스의 상기 제2 표면(23)과 접촉하고, 상기 복수의 나노선들(4)은 상기 제2 표면(23)으로부터 돌출되고, 상기 복수의 나노선들(4)은 상기 제2 표면(23)과 상기 투명한 유전체 코팅(5) 사이에 임배딩됨-를 포함하는 광전자 디바이스에 관한 것이다.

Description

텍스처가 형성된 표면을 갖는 광전자 디바이스 및 그 제조방법{OPTO-ELECTRONIC DEVICE WITH TEXTURED SURFACE AND METHOD OF MANUFACTURING THEREOF}
본 발명은 일반적으로 광전자 디바이스의 제조 및 구조에 관한 것이다. 특히, 본 발명은 광기전 태양 전지(photovoltaic solar cell)의 변환 효율의 개선 및 광학적 손실의 감소에 관한 것이다. 보다 구체적으로, 본 발명은 텍스처가 형성된 표면을 갖는 광기전 태양 전지에 관한 것이다.
광전자 디바이스 및 특히 광기전 태양 전지는 전하 캐리어를 생성하기 위해 광자의 흡수를 필요로 한다. 대부분의 광기전 태양 전지는 p-n 접합 형태인 반도체 재료를 사용한다. p-n 접합은 전하 캐리어의 수집 및 전력의 생성을 가능하게 한다.
그러나, 특히 반도체 재료의 표면에서의 전하 캐리어의 재결합으로 인한 재결합 손실에 의해, 광기전 태양 전지의 변환 효율이 적어도 부분적으로 제한된다. 표면 패시베이션은 반도체 재료의 표면에서 댕글링 본드를 패시베이션하기 위해 필요하다. 반도체 재료를 패시베이션하기 위해, 보통 노출된 표면에 박막을 도포한다. 서로 다른 재료들이 표면 패시베이션을 위해 사용될 수 있다. 예를 들어, 열 성장(thermally grown) 실리콘 디옥사이드 또는 실리콘 나이트라이드와 같은 유전체 재료들이 PV 산업에서 일반적으로 이용되고 있다. 벌크 반도체보다 밴드 갭이 큰 반도체 재료들을 이용하는 것도 가능하다. 예를 들어, 결정성 실리콘을 패시베이션하는데 진성 비정질 수소화 실리콘을 사용할 수 있다. 패시베이션 층의 두께는 패시베이션 층에 의한 빛의 흡수를 방지하기 위해, 일반적으로 1 나노미터 내지 수십 나노미터로 구성된다.
광기전(photovoltaic; PV) 태양 전지의 변환 효율은 또한 PV 전지의 전면 및/또는 후면에서의 반사로 인한 광 손실에 의해 제한될 수 있다.
본 명세서에서는 광전자 디바이스의 전면은 태양 전지의 태양 광과 같은 입사(incoming) 광선에 또는 포토 다이오드 검출기에서 검출되는 입사(incident) 광선에 노출되는 면이다. 광전자 디바이스의 후면은 전면의 반대면이다.
반사 방지 코팅, 즉 ARC는 전면 상의 입사 광의 반사를 감소시키는데 보통 사용된다(US 2011/0097840 참조). ARC는 단일의 얇은 유전체 층 또는 다층 스택으로 구성될 수 있다. ARC의 각 층의 두께 및 굴절률은, 반사된 전체 빔 강도를 감소시키기 위해 각 표면 또는 인터페이스(interface)에서 반사된 광선들 간의 상쇄적 간섭을 형성하도록 선택된다. 예를 들어, 황화 아연(ZnS) 층 및 불화 마그네슘(MgF) 층을 포함하는 이중층 반사 방지 코팅도 사용할 수 있다. 대안으로, 여러가지 굴절률들을 갖는 두 층의 실리콘 나이트라이드도 반사 방지 코팅으로 사용할 수 있다.
표면 텍스처링(surface texturing)은 특히 전면에서의 광 반사를 감소시키는데 사용될 수도 있다. 또한, 얇은 태양 전지의 표면을 텍스처링함으로써 전체 내부 반사에 의해 얇은 태양 전지 내부에서의(inside) 광의 다중 통과를 가능하게 한다. 따라서, 표면 텍스처링은 태양 전지 내부에 광을 트랩핑하는 것도 가능하게 한다. 광 트랩핑은 태양 전지 내부에서의 입사 광자들의 광로 길이를 증가시킨다. 실리콘의 근적외선 광자의 흡수는 특히 얇은 디바이스의 경우 전지 두께보다 긴 광로 길이가 필요하기 때문에, 표면 텍스처링이 태양 전지 내부에의 광 트랩핑을 증가시킴으로써, 광 흡수의 증가 및 전하 캐리어의 생성을 증가시킨다.
지금까지 다양한 기술들이 표면 텍스처링에 이용되었다. 이러한 텍스처링 기술들은 습식 에칭 및 건식 에칭 공정으로 분류될 수 있다. 특히, 단결정 실리콘 기판의 이방성 습식 에칭은 일부 결정학적 배향성에 따라 우선적으로 에칭한다. 따라서 실리콘 에칭은 무작위로 분포된 피라미드들로 구성되어 텍스처가 형성된 표면을 생성할 수 있고, 여기에서 피라미드들의 상부는 기판 밖으로 돌출된다. 플라즈마 에칭과 같은 다른 텍스처링 공정은 반전된 형태의 피라미드들과 같은 다른 형태의 표면 텍스처링을 생성할 수 있고, 여기에서 피라미드들의 상부는 대부분 실리콘 기판쪽으로(P. Roca i Cabarrocas et al., "Method of texturing the surface of a silicon substrate, and textured silicon substrate for a solar cell", US2012/0146194 및 A. Mavrokefalos et al., "Efficient light trapping in inverted nanopyramid thin crystalline silicon membranes for solar cell applications", Nano Lett., 2012, 12, 2792-2796 참조) 또는 실리콘 나노선 또는 실리콘 나노콘쪽으로(Sangmoo Jeong et al. "All-back-contact ultra-thin silicon nanocone solar cell with 13.7% power conversion efficiency", Nature Comm., 2013, DOI : 10.1038/ncomms3950 참조) 배향된다.
또한, 습식 에칭 또는 건식 에칭 중 하나와 함께 마스킹 기술들을 이용하여 주기적인 표면 텍스처링을 생성할 수 있다. 건식 또는 습식 에칭을 이용한 나노임프린트에 의한 나노 구조화는 태양 전지 표면에서 광자의 구조 또는 주기적인 역 피라미드를 형성하는 것을 가능하게 한다.
텍스처가 형성된 표면의, 예를 들어 피라미드-형태의 표면의 표면 패시베이션은 더 높이 조성된 표면과 불균일성(inhomogeneities)의 존재로 인해 평평한 표면보다 더 복잡하다.
태양 전지의 구조는 일반적으로 호모접합 형 또는 헤테로접합 형의 플래나(planar) 접합에 따라 결정된다. 스크린 인쇄된 태양 전지 및 매립 컨택트형(buried contact) 태양 전지는 전면에 금속 그리드 컨택트와 백 컨택트(back contact)를 제공한다. 이러한 디바이스들에서, p-n 접합은 디바이스의 두께 방향에 걸쳐 형성되어 있다. 대조적으로, 후면 컨택트(rear contact) 또는 서로 얽힌 백 컨택트 (Interdigitated Back Contact; IBC) 태양 전지는 두 전극을 후면에 배치하며, 따라서 앞쪽 음영 손실(shadowing loss)을 없앤다. IBC 구조에서, p-n 접합은 태양 전지의 뒷쪽 부근에 형성되어 있다. 방사 접합(radial junction) 실리콘 나노선과 같은 다른 형태의 접합들도 제안되고 있고, 여기에서 실리콘 나노선 각각은 방사형 도핑 프로파일(radial doping profile)을 갖음으로써 방사형 p-n 접합을 형성한다.
따라서 텍스처가 형성된 표면을 갖는 태양 전지 디바이스는 일반적으로 평평한 표면을 갖는 태양 전지보다 높은 재결합 손실(recombination loss)을 나타낸다. 이러한 재결합 손실은 일반적으로 텍스처가 형성된 표면 불균일성 및/또는 불완전한 패시베이션에 기인한다. 방사형 p-n 접합들을 형성하는 실리콘 나노선의 규칙적인 배열(ordered arrays)은 입사 태양 복사의 광로 길이를 73 배까지 증가시키지만, 흡수의 증가를 가져올 광학 트랩의 장점과 표면 재결합의 단점 사이에서 경쟁하는 것으로 나타났다(Erik Garnett and Peidong Yang "Light trapping in silicon nanowire solar cell", Nano Lett., 2010, 10, 1081-1087 or F. Priolo et al. "Silicon nanostructures for photonics and photovoltaics", Nature Comm., January 2014, DOI : 10.1038/NNANO.2013.271 참조).
나노구조체와 일반적으로 관련된 재결합을 증가시키지 않고 태양전지의 광 흡수를 증가시키기 위한 다른 표면 변형들이 제안되고 있다. 특히, 실리콘 기판에 니들형 구조들의 형성은, 입사 광의 고 흡수를 제공하는 소위 블랙-실리콘 표면을 생성한다(Jinhun Oh, Hao-Chih Yuan and Howard M. Branz " An 18.2%-efficient black-silicon solar cell achieved through control of carrier recombination in nanostructures", Nature nanotechnology, vol. 7, 2012, pp. 743-748 참조). 오제 재결합(Auger recombination)은 가볍고 얕은 도핑과 표면 영역의 동시 제어로 억제될 수 있다. 그러나, 니들형 구조 표면의 패시베이션은 어렵다. 따라서, 표면 재결합은 나노구조를 갖는 실리콘 태양 전지들에서 여전히 과제로 남아있다.
문헌 US 2013/0291336_A1는 태양 전지의 전면에 산화 아연 또는 산화 마그네슘 아연의 나노 막대들의 어레이의 형성과, 보호층이 나노 막대들 상에 형성되고, 이러한 나노 막대들은 높은 종횡비(aspect ratio) 및 수 마이크로미터의 길이를 갖는 것을 개시한다. US 2013/0291336_A1에 의하면, 나노 막대들의 어레이가 광범위한 햇빛의 파장 및 광범위한 입사각에서의 반사율에 기여하므로, 햇빛의 흡수 증가와 결국 종래의 ARC 층을 갖는 태양 전지에 비해 더 높은 태양 전지 효율을 가능하게 한다.
따라서, 전하 캐리어들의 표면 재결합을 증가시키지 않으면서 광 트랩핑을 개선시킬 수 있는, 태양 전지와 같은 광-전자 디바이스에 대한 필요성이 제기된다.
특히, 전하 캐리어의 표면 재결합을 증가시키지 않으면서, 태양 전지 효율을 개선하고 또한 태양 전지 내에 입사 광의 흡수를 증가시킬 필요가 있다.
개시된 주제에 따라, 광전자 디바이스 및 태양 전지 및 제조방법이 제공된다.
보다 정확하게는, 따라서 본 발명은 표면을 갖는 반도체 기판을 포함하는 광전자 디바이스를 제공한다.
본 발명에 따르면, 상기 광전자 디바이스는 적어도 하나의 층을 포함하는 층상의 인터페이스(layerd interface)를 포함하고, 상기 층상의 인터페이스는 상기 반도체 기판의 상기 표면과 접촉하는 제1 표면을 갖고, 상기 층상의 인터페이스는 상기 반도체 기판의 상기 표면을 패시베이팅하도록 조정되고, 상기 층상의 인터페이스는 제2 표면을 갖고, 상기 층상의 인터페이스는 상기 제2 표면으로부터 상기 제1 표면을 전기적으로 절연하도록 조정되고, 그리고 텍스처가 형성된 표면 구조는 복수의 나노선, 투명한 유전체 코팅을 포함하고, 상기 텍스처가 형성된 표면 구조는 상기 층상의 인터페이스의 상기 제2 표면과 접촉하고, 상기 복수의 나노선은 상기 제2 표면으로부터 돌출되고, 그리고 상기 복수의 나노선은 상기 제2 표면과 상기 투명한 유전체 코팅 사이에서 박힌다.
이러한 광전자 디바이스는 전하 캐리어들의 표면 재결합을 증가시키지 않으면서 개선된 광 트랩핑을 제공한다. 더 정확하게는, 광 트랩핑은 텍스처가 형성된 표면 구조에 입사 광을 분산시켜 개선되지만, 표면 재결합은 기판과 텍스처가 형성된 표면 구조 사이의 전기적 절연을 제공하는 층상의 인터페이스로 인해 증가하지 않는다. 나노선과 투명한 유전체 코팅은 텍스처가 형성된 기판 구조를 형성한다. 나노선을 덮는 투명한 유전체 코팅으로 인해 텍스처가 형성된 표면 구조에 의한 광학 흡수가 감소한다. 또한, 이러한 투명한 유전체 코팅, 층상의 인터페이스 및 나노선들의 조합으로 인해 텍스처가 형성된 표면 구조의 광학 반사도 감소한다. 따라서, 반도체 기판에서의 광 흡수는 증가한다.
본 발명의 제1 실시형태에 따르면, 상기 층상의 인터페이스는 패시베이팅 층 및 투명한 유전체 층을 포함하고, 상기 층상의 인터페이스의 제1 표면은 상기 패시베이팅 층의 표면이고, 그리고 상기 층상의 인터페이스의 제2 표면은 상기 투명한 유전체 층의 표면이고, 상기 패시베이팅 층은 상기 투명한 유전체 층의 다른 표면과 접촉하고, 그리고 상기 투명한 유전체 층은 상기 반도체 기판의 상기 표면으로부터 분리된다.
이러한 제1 실시형태의 특정 측면에 다르면, 상기 패시베이팅 층은 비정질 수소화 실리콘의 층을 포함하고, 그리고 상기 투명한 유전체 층은 실리콘 나이트라이드, 실리콘 옥사이드 또는 알루미늄 옥사이드를 포함한다.
본 발명의 또 다른 실시형태에 따르면, 상기 층상의 인터페이스는 단일 패시베이팅 및 전기적 절연 층을 포함한다.
이 실시형태의 특정 측면에 따르면, 상기 단일 패시베이팅 및 전기 절연 층은 실리콘 나이트라이드, 실리콘 옥사이드 또는 알루미늄 옥사이드를 포함한다.
본 발명의 또 다른 특정 측면에 따르면, 상기 층상의 인터페이스의 적어도 하나의 층과 상기 투명한 유전체 코팅은 상기 층상의 인터페이스, 상기 복수의 나노선들 및 상기 투명한 유전체 코팅이 집합적으로 반사 방지 코팅을 형성하도록 선택된 각각의 두께 및 굴절률을 갖는다.
본 발명의 특정 측면에 따르면, 상기 패시베이팅 층, 상기 투명한 유전체 층, 상기 단일 패시베이팅 및 전기적 절연 층, 및/또는 상기 투명한 유전체 코팅은 2 나노미터 내지 300 나노미터, 바람직하게는 10 나노미터 내지 200 나노미터의 두께를 갖는다.
본 발명의 특정 실시형태에 따르면, 상기 반도체 기판의 상기 표면은 적어도 마이크로미터 크기의 영역에 걸쳐 평평하다.
본 발명의 또 다른 특정 실시형태에 따르면, 상기 반도체 기판의 상기 표면은 미세구조적으로 텍스처가 형성된 표면을 포함한다.
본 발명의 특정 측면에 따르면, 상기 복수의 나노선들은 상기 유전체 층에 무작위 또는 주기적인 공간 분포를 가진다.
본 발명의 특정 측면에 따르면, 상기 기판은 단결정 실리콘 기판 또는 미정질 실리콘 기판 또는 다결정 실리콘 기판을 포함한다.
바람직하게는, 상기 복수의 나노선들은 복수의 실리콘 또는 산화 아연 나노선들을 포함한다.
본 발명의 특정 측면에 따르면, 상기 유전체 코팅으로 코팅된 상기 나노선들은 20 나노미터 내지 200 나노미터의 높이와, 20 나노미터 내지 50 나노미터의 직경, 107 cm-2 내지 109 cm-2의 밀도 및/또는 1 내지 100 종횡비를 가진다.
특히, 이러한 광전자 디바이스는 태양 전지, 광다이오드 또는 광 검출기를 포함할 수 있다.
본 발명은 또한 다음의 단계를 포함하는 광전자 디바이스를 제조하는 방법에 관한 것이다:
a) 표면을 갖는 반도체 기판을 준비하는 단계;
b) 상기 기판 표면에 적어도 하나의 층을 포함하는 층상의 인터페이스를 형성하는 단계로서, 상기 층상의 인터페이스는 상기 반도체 기판의 상기 표면과 접촉하는 제1 표면을 갖고, 그리고 상기 층상의 인터페이스는 상기 반도체 기판의 상기 표면을 패시베이팅하도록 조정되고, 상기 층상의 인터페이스는 제2 표면을 갖고, 그리고 상기 층상의 인터페이스는 상기 제2 표면으로부터 상기 제1 표면을 전기적으로 절연하도록 조정되는, 단계;
c) 상기 층상의 인터페이스의 상기 제2 표면으로부터 돌출되는 복수의 나노선들을 형성하는 단계; 및
d) 상기 층상의 인터페이스의 상기 제2 표면과 상기 투명한 유전체 코팅 사이에 상기 복수의 나노선들이 박히도록, 복수의 나노선들에 투명한 유전체 코팅을 형성하는 단계.
이 방법은 전하 캐리어들의 표면 재결합을 증가시키지 않고 증가된 광 트랩핑, 및 광 흡수 특성을 갖는, 태양 전지와 같은 광전자 디바이스를 제조할 수 있다.
이 방법은 단지 몇 개의 추가 단계들을 필요로 하기 때문에 종래의 태양 전지 제조 방법을 쉽게 구현할 수 있다.
본 발명의 방법은 저온 플라즈마 반응기 내에서, 500℃보다 낮은 온도에서, 바람직하게는 450℃보다 낮은 온도에서 실현될 수 있다.
본 발명의 방법의 특정 측면에 따르면, 단계 c)의 상기 유전체 층에 복수의 나노선들을 형성하는 것은 다음의 단계를 포함한다:
e) 상기 층상의 인터페이스의 상기 제2 표면에 금속 촉매의 박층을 증발(evaporation)시키는 단계;
f) 금속 촉매 액적들을 형성하기 위해 수소 플라즈마에 금속 촉매 박층을 노출시키는 단계;
g) 기체-액체-고체 공정을 이용하여 금속 촉매 액적들로부터 나노선들을 성장시키는 단계;
h) 금속 촉매 액적들을 제거하는 단계.
특정 실시형태에 따르면, 상기 단계 b)는 다음을 포함한다:
b1) 상기 반도체 기판 표면을 패시베이팅 하기 위해 반도체 기판의 상기 표면에 패시베이팅 층을 형성하는 단계; 및
b2) 상기 패시베이팅 층에 투명한 유전체 층을 형성하는 단계로서, 상기 투명한 유전체 층은 상기 패시베이팅 층과 접촉하고, 상기 투명한 유전체 층을 상기 반도체 기판의 상기 표면으로부터 분리된다.
이 설명은 단지 비제한적인 예시로서 주어진 것이며 첨부된 도면을 참고하면 더 잘 이해될 것이다.
도 1은 유전체 캡핑 층이 침착되기 전에, 중간 제조 단계에서 태양 전지 구조의 단면도를 나타낸다.
도 2는 본 발명의 제1 실시형태에 따른 태양 전지 구조체의 단면도를 나타낸다.
도 3은 본 발명에 따른 태양 전지를 제조하는 방법을 개략적으로 나타낸다.
도 4는 실리콘 나노선 성장 온도의 함수로서 유효 캐리어 수명(effective carrier lifetime)을 측정한 것을 나타낸다.
도 5는 다양한 태양 전지 구조체들의 흡수 스펙트럼의 측정값을 나타내는 것으로, 각각 유전체 층이 있고 나노선들이 없는 경우(실선), 나노선이 있고 나노선들에 유전체 코팅이 없는 경우(점선), 나노선과 나노선 상에 상이한 두께의 유전체 코팅이 있는 경우(각각 20 nm에 대해서는 검은색 원 및 50 nm에 대해서는 흰색 원)를 나타낸다.
디바이스
도 1은 나노선을 캡핑하기 위해 투명 유전체 코팅의 침착 전에, 중간 제조 단계에서, 본 발명의 제1 실시형태에 따른 태양 전지 구조체의 단면도를 개략적으로 나타낸다.
태양 전지는 전면(20)과 후면(30)을 갖는 반도체 기판(1)을 포함한다. 전면(20)은 입사하는 햇빛에 노출되고, 후면(30)은 일반적으로 전면에 평행하다. 반도체 기판(1)은 호모접합 또는 헤테로접합 디바이스를 포함한다(본 명세서에는 도시하지 않음).
예를 들어, 반도체 기판(1)은 단결정 실리콘(c-Si) 기판, 또는 미정질 실리콘(μc-Si), 다결정 실리콘, 구리 인듐 갈륨 셀레나이드(CIGS) 및 카드뮴 텔루라이드(CdTe)와 같은 다른 반도체 재료들에서 선택된다. 바람직하게는 반도체 기판(1)은 단결정 실리콘 기판 또는 미정질 실리콘 또는 다결정 실리콘을 포함한다. 일예로, 반도체 기판(1)은 양면 연마 실리콘 웨이퍼(double side polished silicon wafer)로 구성된다.
태양 전지는 반도체 기판의 전면(20)에 층상의 인터페이스 및 이 층상의 인터페이스 상의 텍스처가 형성된 표면 구조를 포함한다.
본 명세서에서 사용된 용어 "표면에 있는 층(a layer on a surface)"은 층을 형성하기 위하여 침착 또는 성장 과정과는 상관없이, 이 층이 이 표면과 접촉하는 것을 의미한다.
층상의 인터페이스는 제1 표면(21)과 제2 표면(23)을 가진다. 층상의 인터페이스의 제1 표면(21)은 전면(20)과 접촉한다. 층상의 인터페이스가 반도체 기판(1)의 전면(20)을 패시베이트하도록 층상의 인터페이스가 선택된다. 또한, 이 층상의 인터페이스는 제1 표면(21)이 제2 표면(23)으로부터 전기적으로 절연되도록 구성된다.
도 1 및 도 2에서 설명된 제1 실시형태에서, 층상의 인터페이스는 패시베이팅 층(2) 및 투명한 유전체 층(3)을 포함한다.
도 1의 예시적 그림에서, 태양 전지는 반도체 기판(1)의 표면(20)에 있는 패시베이션 층(2)을 포함한다. 패시베이션 층(2)은 수소화 비정질 실리콘(a-Si:H)과 같은 반도체 층일 수 있다. 대안으로, 패시베이션 층(2)은 수소화 비정질 실리콘 옥사이드(a-SiOx:H), 알루미늄 옥사이드(AlOx), 실리콘 카바이드, 또는 실리콘 다이옥사이드일 수 있다.
패시베이션 층(2)의 두께는 일반적으로 2 나노미터 내지 20 나노미터로 이루어진다.
바람직하게는, 패시베이션 층(2)은 약 4 나노미터의 두께를 갖는 수소화 비정질 실리콘(a-Si:H)의 층을 포함한다.
이 실시형태에서, 층상의 인터페이스의 제1 표면(21)은 반도체 기판의 표면(20)에 있는 패시베이션 층(2)의 표면이다.
패시베이션 층(2)은 결정성 실리콘 표면(20)에서 화학적으로 및 물리적으로 불포화된 댕글링 본드들을 중화시킬 수 있다. 또한, 패시베이션 층(2)은 반도체 기판의 표면에서 발생하는 전하 캐리어 중화 또는 재결합을 감소시키는 것이 가능하다.
도 1에서, 태양 전지는 반도체 기판(1)의 후면(30)에 또 다른 패시베이션 층(12)을 포함한다. 이 패시베이션 층(12)은 비정질 수소화 실리콘(a-Si:H)와 같은, 전면의 패시베이션 층(2)과 동일한 재료의 층을 일반적으로 포함한다. 패시베이션 층(12)의 두께는 일반적으로 2 나노미터 내지 적어도 30 나노미터, 바람직하게는 약 20 나노미터로 이루어진다.
유사하게, 패시베이션 층(12)은 결정성 실리콘 후면(30)에서 화학적으로 및 물리적으로 불포화된 댕글링 본드들을 중화시킬 수 있다.
또한, 태양 전지는 전면의 패시베이션 층(2)에 투명한 유전체 층(3)을 포함한다. 투명한 유전체 층(3)은 예를 들어 실리콘 나이트라이드(SiNx, a-SiNx:H) 또는 실리콘 다이옥사이드(SiO2) 또는 알루미늄 옥사이드의 단일 층을 포함한다.
이 실시형태에서, 층상의 인터페이스의 제2 표면(22)은 투명한 유전체 층(3)의 표면이고, 이 표면(22)은 패시베이팅 층(2)으로부터 분리된다. 이 패시베이팅 층(2)은 이 투명한 유전체 층(3)의 또 다른 표면(22)과 접촉한다.
투명한 유전체 층(3)은 그 표면(22)과 표면(23) 사이에 전기적 절연성을 제공하도록 구성된다. 그 결과, 층상의 인터페이스는 반도체 기판의 표면(20) 패시베이션을 제공하는 한편, 반도체 기판의 표면(20)과 층상의 인터페이스의 제2 표면(23) 간의 전기적 절연성을 제공한다.
태양 전지는 층상의 인터페이스의 제2 표면(23)에 텍스처가 형성된 표면 구조를 추가로 포함한다.
보다 구체적으로, 이 텍스처가 형성된 표면 구조는 나노선들(4)을 포함한다. 나노선들은 층상의 인터페이스의 제2 표면(23)에 형성된다.
도 1 및 2의 예에서, 나노선들(4)은 유전체 층(3)의 표면(23)에 있다.
예를 들어, 나노선들(4)은 실리콘, 실리콘 옥사이드, 아연 옥사이드로 만들어지거나 저온에서, 바람직하게는 500℃보다 낮은 온도에서, 예를 들어 기체-액체-고체 공정을 사용하여 나노선들이 성장된다. 나노선들의 길이는 일반적으로 20 나노미터 내지 200 나노미터로 이루어진다. 나노선의 직경은 일반적으로 2 나노미터 내지 50 나노미터로 이루어진다.
일반적으로, 나노선들(4)은 층상의 인터페이스 제2 표면(23) 아래쪽으로부터 도출되고, 나노선들(4)의 일단은 제2 표면(23)과 접촉하고, 상기 나노선들의 적어도 다른 부분은 제2 표면(23)으로부터 이격되고, 제2 표면으로부터 돌출된다. 따라서, 각 나노선들(4)의 일단은 층상의 인터페이스의 제2 표면(23)과 접촉한다. 도 1 및 2의 예에서, 나노선들은 유전체 층(3)과 접촉한다. 그러나, 나노선들(4)은 패시베이션 층(2)과 접촉하지 않는다. 그 결과, 나노선들(4)은 패시베이션 층(2) 및 반도체 기판(1)의 표면(20)으로부터 전기적으로 절연된다. 이 구조는 반도체 기판(1)의 패시베이트된 표면에서의 결함이 발생하는 것을 방지한다.
복수의 나노선들(4)은 층상의 인터페이스의 제2 표면(23)에 대해 임의의 방향으로 분포될 수 있다.
예에서 나타나는 것처럼, 나노선들(4)은 직선이지만; 그러나 본 발명의 범위 내에서 다른 형태도 고려할 수 있을 것이다. 바람직하게는, 나노선들(4)은 층상의 인터페이스의 제2 표면(23)에 대한 수직선(normal)으로부터 층상의 인터페이스의 제2 표면(23)의 수직선에 대한 최대 85도보다 큰 각도를 형성하는 경사 방위(inclined orientation)까지의 범위에서 방위들을 갖는다. 예를 들어, 나노선들(4)은 수직으로 정렬되고, 이것은 여기에서 나노선들이 국소 표면의 수직선과 평행하다는 것을 의미한다.
나노선들의 밀도는 107 cm-2 내지 109 cm-2, 예를 들어 108 cm-2를 포함한다.
나노선들의 공간적 분포는 무작위일 수 있다. 대안으로, 나노선들의 공간 분포는 주기적이며, 예를 들어 중심에서 중심 거리가 600 nm인 6각형 패턴을 따른다.
도 2는 본 발명의 제1 실시형태에 따른 태양 전지 디바이스의 예시적 구조를 나타낸다. 태양 전지는 층상의 인터페이스 및 층상의 인터페이스의 제2 표면(23)에 텍스처가 형성된 표면구조를 포함한다.
텍스처가 형성된 표면 구조는 나노선들(4) 및 나노선들(4) 상의 유전체 코팅(5)을 포함한다. 예를 들어, 유전체 코팅(5)은 실리콘 나이트라이드(SiNx)의 층 또는 실리콘 다이옥사이드(SiO2)의 층을 포함한다. 유전체 코팅(5)의 두께는 10 나노미터 내지 300 나노미터, 바람직하게는 20 nm 내지 50 nm를 포함한다. 유전체 코팅(5)은 나노선들(4)을 덮고, 일반적으로 상기 나노선들(4) 사이에 있는 유전체 층(3)의 표면도 덮는다.
이 유전체 코팅(5)은 디바이스의 표면에서의 흡수로 인해 발생할 수 있는 광 손실을 감소시키기 위해 투명한 것을 선택한다.
그 결과, 나노선들(4)은 층상의 인터페이스의 제2 표면(23)과 유전체 코팅(5) 사이의 완전히 박힌다. 즉, 나노선들(4)은 유전체 코팅(5)을 지지하는 뼈대를 형성한다. 따라서, 유전체 코팅된 나노선들이 형성된다.
제1 실시형태의 경우에, 나노선들(4)은 층상의 인터페이스의 유전체 층과 유전체 코팅(5) 사이에 박힌다.
텍스처가 형성된 표면 구조는 층상의 인터페이스의 제2 표면(23)과 접촉한다. 텍스처가 형성된 표면은 유전체 코팅(5)의 표면인 또 다른 표면(25)을 갖는다. 이 표면(25)은 태양 전지 디바이스의 전면이다.
광전자 디바이스는 유전체가 코팅된 나노선들을 갖는(carry) 디바이스 쪽(side)으로 입사 광을 받음으로써 동작한다. 입사 광은 텍스처가 형성된 표면 구조의 표면(25)에 입사한다. 따라서, 입사 광은 유전체가 코팅된 나노선들에 입사한다. 유전체가 코팅된 나노선들은 반도체 기판(1)으로 입사 광을 회절시키고(diffract), 따라서 반도체 기판(1) 내부에서의(inside) 광 트랩핑을 개선한다.
광전자 디바이스의 구조는 한편으로는 표면 반사율과 관련하여 디바이스의 광학 특성을 분리하는 것이 가능하고, 다른 한편으로는 반도체 기판(1)의 표면(20)의 패시베이션과 관련하여 상기 디바이스의 전기적 특성들을 분리하는 것이 가능하다.
더 정확하게는, 텍스처가 형성된 표면 구조는 디바이스의 표면에서의 광 흡수를 증가시키지 않으면서 표면 반사를 감소시킬 수 있는 표면 거칠기를 제공한다. 나노선들(4)은 투명한 유전체 코팅(5)을 지지하기 위한 구조를 형성한다. 투명한 유전체 코팅(5)은 상기 나노선들을 포함하는 텍스처가 형성된 표면 구조의 광학 반사율을 감소시킬 수 있다. 유전체 코팅(5)은 고려된 스펙트럼 범위에서 투명한 재료로 만들어지는 것이 바람직하다. 예를 들어, 태양 전지 용도에서, 유전체 코팅(5)은 적어도 350 nm 내지 1000 nm의 스펙트럼 범위에 걸쳐 투명하다.
유전체가 코팅된 나노선들의 크기는 일반적으로 입사 광 파장보다 작다. 이것으로 실리콘 나노선들(4)에 입사하는 입사 광이 회절된다는 것이 확인된다. 일 예로서, 실리콘 나이트라이드가 코팅된 나노선들은 425 nm의 직경과 105 nm의 평균 길이를 갖는다. 유전체가 코팅된 나노선들의 종횡비는 본 명세서에서는 이 유전체가 코팅된 나노선들의 직경에 대한 높이의 비로서 정의된다. 상기 예에서, 유전체가 코팅된 나노선들의 종횡비는 105/425=0.247과 같다. 바람직하게는, 유전체가 코팅된 나노선들의 종횡비는 0.5 내지 100을 포함한다.
따라서, 유전체가 코팅된 나노선들은 표면 반사 계수를 감소시킬 수 있는 반면에, 낮은 흡수를 제공하지만, 반도체 기판으로 입사 광을 회절시킬 수 있다.
그 결과, 이 텍스처가 형성된 표면 구조는 광전자 디바이스의 내부에서의, 예를 들어 태양 전지의 내부에의 광 트랩핑을 개선시키는 표면 텍스처링을 제공한다.
나노선들은 저온에서, 일반적으로 500℃보다 낮은 온도에서 형성될 수 있고, 따라서 반도체 기판에서 전기적 접합의 전기적 특성들을 보존하는 것이 가능하다.
유전체 층(3)의 두께는 일반적으로 1 나노미터 내지 100 나노미터로 이루어진다. 예를 들어, 유전체 층(3)은 100 나노미터의 두께를 갖는 실리콘 다이옥사이드(SiO2)의 층이다.
나노선들(4)과 반도체 기판(1) 사이의 유전체 층(3)은 나노선들과 반도체 기판(1) 사이, 또는 나노선들(4)과 패시베이션 층(2) 사이의 전기 절연성을 제공한다. 또한, 유전체 층(3)은 나노선들(4)에 의해 제공되는 거칠기로부터 반도체 기판의 패시베이션된 표면을 물리적으로 분리한다.
패시베이팅 층(2)은 특히 평평한 표면을 갖는 반도체 기판에 대해, 반도체 기판(1)의 표면의 완벽에 가까운 표면 패시베이션을 가능하게 한다. 극박(ultrathin)(일반적으로 20 nm 미만)인 경우, 패시베이팅 층(2)은 광 흡수를 거의 유발하지 않고, 따라서 상기 패시베이팅 층(2)을 통과하는 광은 반도체 기판(1)에 도달한다. 이어서 입사 광은 반도체 기판의 전기적 접합 내부로 전하 캐리어들을 생성한다.
바람직하게는, 유전체 층(3), 유전체 코팅(5), 및/또는 패시베이션 층(2)의 두께 및 굴절률은 입사 광선의 원하는 파장 범위에서 반사 방지 스택을 형성하도록 선택된다. 따라서, 유전체 층들(3, 5) 및/또는 패시베이션 층(2)은 반사 방지 코팅(ARC)를 형성한다.
또한, 놀랍게도, 본 명세서에서 개시된 태양 전지 구조는 전면 패시베이션을 개선한다.
층상의 인터페이스 상의 텍스처가 형성된 표면 구조를 갖는 태양 전지는 개선된 광 트랩핑과 낮은 표면 재결합을 모두 가능하게 한다. 층상의 인터페이스는 반도체 기판의 표면 패시베이션과 이 반도체 기판으로부터 전기적 절연성을 모두 제공한다. 이 구조는 반도체 기판의 전기적 패시베이션으로부터 표면의 광학 특성들을 분리할 수 있다.
변형예에서, 유전체 층(3)은 이 층의 두께의 함수로 기울기 프로파일(gradient profile)을 제공할 수 있다. 이 변형예에서, 유전체 층(3)은 층상의 인터페이스의 제1 표면(21)으로부터 전기적으로 절연된 제2 표면(23)을 여전히 가진다. 나노선들을 포함하는 텍스처가 형성된 표면 구조는 이 유전체 층(3)의 제2 표면(23)에 남아있다.
다른 변형예에서, 층상의 인터페이스는 제1 유전체 층(3)에 다른 투명한 층들을 포함한다. 예를 들어, 층상의 인터페이스는 패시베이팅 층(2)에 유전체 층들의 다층 스택을 포함한다. 그러나, 층상의 인터페이스는 제1 표면(21) 및 제2 표면(23)이 여전히 존재한다. 이 경우, 제2 표면(32)는 다층 스택의 상부 표면이다. 상기에서 설명한 제1 실시형태와 같이, 제1 표면(21)은 반도체 기판(1)의 표면(20)과 접촉하고, 이 층상의 인터페이스는 반도체 기판(1)의 표면(20)을 패시베이팅시키고, 그리고 제2 표면(23)은 제1 표면(21)로부터 전기적으로 절연된다. 나노선들을 포함하는 텍스처가 형성된 표면 구조는 또한 이 층상의 인터페이스의 제2 표면(23)에 있다.
또 다른 실시형태에서(본 명세서에서 도시하지 않음), 층상의 인터페이스는 패시베이션 층(20)에 유전체 층(3) 대신에 단일 인터페이스 층을 포함한다. 이 경우, 층상의 인터페이스는 제1 표면(21)과 제2 표면(23)이 여전히 존재하고, 이것은 동일한 인터페이스 층의 양 표면이다. 이 인터페이스 층은 반도체 기판 표면(20)에 있고, 나노선을 포함하는 텍스처가 형성된 표면 구조는 이 인터페이스 층의 제2 표면(23)에 있다. 이 경우, 제1 표면(21)과 제2 표면(23) 사이의 전기 절연을 제공하고, 또한 반도체 기판(1)의 표면(20)을 패시베이팅 하기 위한 패시베이팅 특성들도 가지는 유전체 재료로 인터페이스 층이 이루어진다. 일 예로서, 단일 인터페이스 층은 실리콘 옥사이드로 이루어질 수 있다. 인터페이스 층의 두께는 일반적으로 1 나노미터 내지 100 나노미터를 포함한다. 예를 들어, 유전체 인터페이스 층은 100 나노미터의 두께를 갖는 실리콘 다이옥사이드(SiO2)의 층이다.
이 실시형태에서, 단일 인터페이스 층은 반도체 기판에 대한 표면 패시베이션 및 반도체 기판과 나노선들(4) 사이의 전기 절연을 동시에 제공한다.
광전자 디바이스는 이 단일 인터페이스 층에 침착되거나, 층에서 성장된 나노선들(4)과 상기 나노선들을 덮는 투명한 유전체 코팅(5)을 추가로 포함한다.
제1 실시형태로서, 나노선들(4)은 투명한 유전체 코팅(5)을 지지하는 텍스처가 형성된 표면을 제공한다. 이 유전체 코팅(5)은 표면 반사율을 감소시킬 수 있다. 코팅된 나노선들은 이 텍스처가 형성된 표면에서 흡수 손실을 유도하지 않고 기판으로 입사 광을 회절시킨다.
바람직하게는, 이 단일 인터페이스 층(3) 및 유전체 코팅(5)의 두께 및 굴절률은 입사 광선의 원하는 파장 범위 내에서 반사 방지 스택을 형성하도록 선택된다. 따라서, 유전체 층들(3, 5)은 반사 방지 코팅을 형성한다.
이 실시형태의 변형예에서, 층상의 인터페이스를 형성하는 인터페이스 층은 이 층의 두께의 함수로서 기울기 프로파일을 나타낼 수 있다.
반도체 기판의 전기 절연성 및 표면 패시베이션을 모두 제공하는 층상의 인터페이스에 텍스처가 형성된 표면 구조를 갖는 태양 전지는, 높은 광 트랩핑 및 낮은 표면 재결합성을 모두 제공한다. 태양 전지의 구성(architecture)은 또한 반도체 기판의 전기적 패시베이션으로부터 표면의 광학 특성들을 분리할 수 있게 한다.
요약하면, 태양 전지는 패시베이팅된 표면을 형성함으로써 반도체 기판 표면을 패시베이팅하고, 유전체가 코팅된 나노선들로 텍스처가 형성된 표면으로부터 상기 패시베이팅된 표면을 전기적 절연하기 위해 적어도 하나의 인터페이스 층을 포함한다.
따라서, 본 명세서에서 개시된 디바이스는 나노선으로 인한 거친 표면 텍스처와 반도체 기판에 대해 패시베이팅된 표면을 동시에 제공한다. 이 구성은 입사 광에 노출된 표면의 광학 반사율을 감소시킬 수 있는 반면에, 나노선들로 텍스처가 형성된 거친 표면에서의 광학 흡수를 제한할 수 있다. 동시에, 이 구성은 반도체 기판의 표면에서 전하 캐리어들의 재결합을 증가시키지 않고 반도체 기판 내로 광 흡수를 증가시킬 수 있다.
본 명세서에서 개시된 디바이스들은 IBC 형 태양 전지들에 특히 적합하고, 여기에서 전기 접점들은 기판의 후면에 위치한다.
상기에서 설명한 예들에서, 층상의 인터페이스 및 텍스처가 형성된 표면 구조가 놓여진 기판 표면(20)은 평평한 표면이다.
대안으로, 기판 전면(20)은 미세구조들을 포함할 수 있고, 이 미세구조들은 미세현미경 수준에서 평평한 표면들을 포함한다. 예를 들어, 기판의 전면(20)은 평평한 면들이 있는 피라미드들 또는 역 피라미드들의 형태의 미세구조를 포함할 수 있다. 미세구조화된 기판의 경우에, 층상의 인터페이스는 텍스처가 형성된 표면에 침착되고, 그리고 나노선을 포함하는 텍스처가 형성된 표면 구조는 층상의 인터페이스의 평평한 표면에 형성된다. 미세현미경 수준에서 표면 텍스처화와 나노미터 수준에서 나노선들의 조합은 태양 전지 구조 내부에서의 광 트랩핑을 더 개선하는 것을 가능하게 한다. 유전체가 코팅된 나노선들로 이루어진 텍스처가 형성된 표면 구조는 반도체 기판으로 광을 회절시키고, 미세 현미경 수준의 텍스처가 형성된 표면은 광 트랩핑을 보다 개선하는데 기여한다.
방법
태양 전지의 제조방법의 구체적인 예를 아래에서 설명한다.
반도체 기판(1)으로 단결정 실리콘(c-Si) 웨이퍼를 선택한다.
반도체 기판(1)은 양면 연마(double side polished) 기판일 수 있다. 대안으로, 반도체 기판(1)은 예를 들어 피라미드 또는 역-피라미드 형태인, 미세현미경 크기의 평평한 표면을 갖는 텍스처가 형성된 전면을 가질 수 있다.
일반적으로, 기판은 본 명세서에서 기술하지 않았으나, 호모접합 또는 헤테로접합 형의 전기 접합을 포함한다.
A. 원(bare) 기판 표면들의 세척
c-Si 웨이퍼의 표면들(20, 30)을 예를 들어 5% 불산(HF)을 이용하여 습식 에칭 공정으로, 적어도 30초 동안 세척하였다.
B. 층상의 인터페이스의 형성
층상의 인터페이스가 반도체 기판(1)의 표면(20)에 형성된다.
특정 실시형태에서, 이 단계 B는 다음의 두 단계로 수행된다:
- b1 패시베이션 층(들)의 침착
적어도 하나의 패시베이션 층(2)은 c-Si 웨이퍼의 전면에 침착된다. 바람직하게는, 패시베이션 층(2)은 전면(20)에 침착되고, 또 다른 패시베이션 층(12, 2)은 c-Si 웨이퍼(1)의 후면(30)에 침착된다. 예를 들어, 패시베이션 층들(2, 12)은 저온, 예를 들어 175℃에서, 플라즈마 반응기 내에서 플라즈마 화학 기상 증착(PECVD)에 의해 증착되었다. 설명 목적으로, a-Si:H의 20 nm 두께의 패시베이션 층(2)은 전면(20)에 침착되고, a-Si:H의 50 nm 두께의 패시베이션 층(12)은 후면(30)에 침착된다.
- b2 유전체 층의 침착
다음 단계는 앞 쪽에, 예를 들어 앞 쪽 패시베이션 층(2)에 유전체 층(3)을 침착하는 것을 포함한다. 유전체 층(3)에 사용되는 재료는 예를 들어 비정질 수소화 실리콘 나이트라이드(a-SiNx:H) 또는 실리콘 다이옥사이드(SiO2)이다. 유전체 층(3)은 상온에서 플라즈마 반응기 내 또는 원자층 침착(ALD)에 의해 침착될 수 있다. 유전체 층의 두께는 분광타원편광분석(spectroscopic ellipsometry)으로 측정된다. 이 유전체 층 두께는 20 nm 내지 200 nm에 포함된다.
변형예에서, 유전체 층을 침착하는 단계 b2)는 기울기 지표 프로파일(gradient index profile)을 갖는 유전체 층의 침착을 포함한다.
대안으로, 반도체 기판 표면에 패시베이션 층을 침착하는 단계 b1)과 패시베이션 층에 유전체 층을 침착하는 단계 b2)는 인터페이스 층을 침착하는 단계에 의해 대체될 수 있고, 상기 인터페이스 층은 패시베이팅 재료이면서 전기 절연 재료인, 예를 들어 실리콘 다이옥사이드(SiO2)이다.
변형예에서, 반도체 기판을 패시베이팅 하고, 반도체 기판으로부터 전기적으로 절연된 표면을 제공하는데 적합한 인터페이스 층을 포함하는 층상의 인터페이스를 형성하는 이 단계는 기울기 지표 프로파일을 갖는 인터페이스 층의 침착을 포함한다.
또 다른 변형예에서, 층상의 인터페이스를 형성하는 단계 B는 전기 절연 층에 하나 이상의 다른 투명한 층들의 침착을 포함한다.
임의의 경우에, 층상의 인터페이스는 반도체 기판의 표면(20)과 접촉하는 제1 표면(21)과 층상의 인터페이스의 상부(top) 표면인 제2 표면을 갖고, 이 제2 표면은 제1 표면으로부터 전기적으로 절연되어 있다. 임의의 경우에도 역시, 층상의 인터페이스는 이 층상의 인터페이스 위에 형성되는 반도체 기판 표면(20)의 표면 패시베이션을 제공한다.
다음의 단계는 층상의 인터페이스에, 보다 정확하게는 층상의 구조의 제2 표면에 텍스처가 형성된 표면 구조의 형성과 관련된다.
C. 복수의 나노선들의 형성
바람직하게는, 나노선들은 VLS 공정(Vapor-Liquid-Solid process)을 사용하여 성장된다.
e) 금속 촉매의 극박층의 침착
저융점 금속 촉매의 매우 얇은 층이 층상의 인터페이스의 제2 표면(23)에 침착된다. 예를 들어, 제1 실시형태에서, 도 1 및 2에서 설명된 바와 같이, 금속 촉매의 이 얇은 층은 유전체 층(3)에 침착된다.
금속 촉매는 상온에서 증발 또는 전자빔 증발로 침착될 수 있다. 낮은 융점(low-point)의 금속 촉매는 주석(Sn), 인듐(In) 또는 비스무트(Bi)에서 선택될 수 있다.
대안으로, 기판의 일부 결정된 영역에만 저융점 금속 촉매를 침착시키기 위해, 금속 촉매의 극박 필름을 침착하는 단계를 마스킹 단계 전 또는 후에 수행할 수 있다. 예를 들어, 마스킹 공정은 층상의 인터페이스의 제2 표면(23)에 금속 촉매의 주기적 패턴을 생성하는데 사용될 수 있고, 마스크는 이후 단계에서 제거된다. 바람직한 실시형태에서, 중심간 거리가 600 nm인 육각형 마스크는 실리콘 나노선들을 성장시키는데 사용된다.
f) 금속 촉매 액적들의 형성
수소 플라즈마를 저융점 금속 촉매의 박층에 적용하는 것은 층상의 인터페이스의 제2 표면(32)에 나노미터 크기의 금속 액적들을 생성한다. 수소 플라즈마 조건은 다음일 수 있다: 100 sccm의 유량(flow rate), 0.6 Torr의 압력, 금속 용융점 이상의 온도 예를 들어 250℃, 50 W의 고주파 전력, 지속시간 10분.
g) 나노선들의 합성
플라즈마 강화 기체-액체-고체(VLS) 공정은 나노선들의 합성에 사용될 수 있다. 저융점 촉매는 나노선 성장 공정의 온도를 425℃ 이하까지 낮출 수 있게 한다. 예를 들어, 실리콘 나노선들은 다음의 실험 조건에서 얻어질 수 있다: 전구체 가스로서 실란의 가스 혼합물(SiH4) 및 캐리어 가스로서 수소(H2), 각각 10 sccm의 실란의 유량과 100 sccm의 수소의 유량, 1 Torr의 총 압력, 425℃의 온도, 2W의 고주파 전력, 2분의 지속시간. 따라서, 실리콘 나노선들(4)은 액상 금속 촉매 액적들로부터 성장된다.
도 1에서 설명한 것처럼, 실리콘 나노선들(4)은 층상의 인터페이스의 제2 표면(23)으로부터 돌출된다.
실리콘 나노선들의 길이 및 직경은 일반적으로 20 nm 내지 200 nm를 포함한다. 나노선들의 종횡비는 1 내지 100, 바람직하게는 10 미만으로 선택된다.
h) 금속 촉매의 제거
잔류 금속 촉매는 성장시킨 나노선들의 표면으로부터 제거된다. 예를 들어, 잔류 금속 촉매 액적들은 100 sccm의 유량, 0.6 Torr의 압력, 250℃의 온도, 5W의 고주파 전력, 30분의 지속시간 동안에 수소 플라즈마를 인가하여 제거한다.
D. 투명한 유전체 코팅에 의한 나노선들의 코팅
투명한 유전체 코팅(5)은 나노선들(4)에 침착된다. 유전체 코팅(5)에 사용되는 재료는 예를 들어 비정질 수소화 실리콘 나이트라이드(a-SiNx:H) 또는 실리콘 다이옥사이드(SiO2)이다. 투명한 유전체 코팅(5)은 플라즈마 반응기 또는 ALD로 상온에서 침착될 수 있다. 유전체 코팅(5)의 두께는 20 나노미터 내지 200 나노미터를 포함한다.
이렇게 하여 나노선들(4)와 투명한 유전체 코팅(5)을 포함하는 텍스처가 형성된 표면 구조가 얻어진다. 나노선들은 층상의 인터페이스의 제2 표면(23)과 유전체 코팅(5) 사이에 완전하게 임배딩된다.
본 발명의 방법으로 개선된 변환 효율을 갖는 태양 전지를 제조할 수 있다. 특히, 이 방법은 표면 재결합에 영향을 주지 않고 가시광선 스펙트럼에서의 흡수를 개선할 수 있다.
본 발명의 일부로서, 소수의 캐리어 수명(minority carrier lifetime)은 패시베이션 층(2)만 포함하는 태양 전지에서, 및 유전체 코팅(5)이 없는 도 1에서 설명된 것과 같은, 패시베이션 층(2)과 유전체 층(3)이 있는 층상의 인터페이스에 나노선들(4)을 갖는 다양한 태양 전지에 대해 측정되었다. 단지 패시베이션 층(들)(2 및 12)을 포함하는 참고용 태양 전지는 500 마이크로초의 소수의 캐리어 수명을 가진다. 도 4는 실리콘 나노선들(상기 단계 (f))의 성장 온도(T 단위 :℃)의 함수로서 실리콘 나노선들을 덮는 유전체 층 및 패시베이션 층을 포함하는 상이한 태양 전지들의 소수의 캐리어 수명(L.T.)을 나타낸다. 실리콘 나노선들은 각각 2분의 지속시간 동안 수소와 실란의 플라즈마 중에서 VLS에 의해 증착된다. 도 4에서 나타낸 그림에서, 사각형 각각은 실리콘 나노선들의 성장의 한 단계(one run)를 나타낸다.
놀랍게도, 이 태양 전지들의 소수의 캐리어 수명은 1000 내지 약 1700 마이크로초를 포함하고, 이것은 실리콘 나노선들이 없이 패시베이션된 c-Si 웨이퍼에 대한 500 μs의 소수의 캐리어 수명보다 더 길다. 또한, 소수의 캐리어 수명이 실리콘 나노선들 성장 온도에 따라 증가하는 것으로 나타났다. 보다 정확하게는, 소수의 캐리어 수명은 275℃에서 1000 μs 내지 425℃에서 최대 1700 μs까지 증가하고, 이어서 475℃에서 감소한다.
층상의 인터페이스와 코팅되지 않은 나노선들을 갖는 이 구조들이 패시베이션 층(들)(2 및 12)만 포함하는 참고용 태양 전지와 비교하여 전면 패시베이션을 개선시킨다는 것이 이러한 소수의 수명 측정값들로부터 도출된다.
본 발명에 따른 태양 전지의 흡수 특성들은 350 nm 내지 1100 nm의 스펙트럼 범위에서 파장(λ)의 함수로서 스펙트럼 흡수 A(λ)를 측정함으로써 평가된다. 적분된(integrated) 단락 회로 전류 밀도(JSC)가 다음의 식을 이용하여 350 nm 내지 1100 nm의 스펙트럼 범위에 걸쳐 총 흡수의 적분으로부터 계산되었다:
Figure pct00001
여기에서 e는 전자의 전하를 나타내고, A(λ)는 총 흡수를 나타내고, 그리고 N(λ)는 표준 태양 스펙트럼으로부터의 파장 λ에 대한 초당 단위면적당 광자의 수를 나타낸다.
도 5에서 실선은 4 나노미터의 패시베이션 층에 100 nm 두께의 SiNx 유전체 층을 갖고 나노선을 갖지 않는 참고용 태양 전지 구조체의 측정된 총 흡수 스펙트럼 A(λ)을 나타낸다. SiNx 유전체 층의 두께는 반사 방지 코팅의 최대 JSC를 얻도록 최적화된다. 이 참고용 태양 전지의 적분된 단락 회로 전류 밀도(JSC)는 36.94 mA/cm2이다.
도 5의 다른 곡선은 패시베이팅과 절연 층(들)(2, 3)을 포함하는 층상의 인터페이스 및 본 발명의 제1 실시형태에 따른 나노선들(4)과 유전체 코팅(5)을 포함하는 텍스처가 형성된 표면 구조를 갖는 상이한 태양 전지들의 흡수 측정값을 나타낸다.
실리콘 나노선들(4)을 임배딩하기 위해, 패시베이팅된 c-Si 기판으로부터 나노선을 분리하는 유전체 층(3)의 두께는 50 nm까지 감소한다. 200 nm 길이의 실리콘 나노선들은 50 nm 두께 유전체 층(3)에서 성장한다.
도 5의 점선은 4 nm 두께의 패시베이션 층(2)에 50 nm 두께의 SiNx 유전체 층(3)으로 이루어진 층상의 인터페이스를 갖는 경우, 층상의 인터페이스에 실리콘 나노선들(4)을 갖는 경우, 그리고 나노선들에 유전체 코팅이 없는 경우(도 1에 도시하지 않음)의 태양 전지 구조체의 측정된 흡수 스펙트럼 A(λ)을 나타낸다. 이 태양 전지의 적분된 단락 회로 전류 밀도는 36.92 mA/cm2이다.
도 5에서 검은색 원이 있는 선은 4 nm 두께의 패시베이션 층(2)에 50 nm 두께의 SiNx 유전체 층(3)으로 이루어진 층상의 인터페이스 및 이 층상의 인터페이스에 텍스처가 형성된 표면을 갖는 또 다른 태양 전지 구조의 측정된 흡수 스펙트럼 A(λ)을 나타내고, 텍스처가 형성된 표면 구조는 실리콘 나노선들(4)과 실리콘 나노선들(4)의 20 nm 두께 유전체 코팅(5)(도 2에서 설명함)으로 이루어진다. 이 태양 전지의 적분된 단락 회로 전류 밀도(JSC)는 37.15 mA/cm2이다. 유전체 층(5)의 두께는 동일 조건에서 평평한 표면에 침착된 동일한 유전체 코팅의 두께의 측정값으로부터 추정된다.
도 5에서 흰색 원이 있는 선은 4 nm 두께의 패시베이션 층(2)에 50 nm 두께의 SiNx 유전체 층으로 이루어진 층상의 인터페이스 및 이 층상의 인터페이스에 텍스처가 형성된 표면을 갖는 태양 전지 구조의 측정된 흡수 스펙트럼 A(λ)을 나타내고, 텍스처가 형성된 표면 구조는 실리콘 나노선들(4)과 실리콘 나노선들(4)의 50 nm 두께 유전체 코팅(5)(도 2에서 설명함)으로 이루어진다. 이 태양 전지의 적분된 단락 회로 전류 밀도(JSC)는 38.90 mA/cm2이다.
도 5의 검은색 원이 있는 선 및 흰색 원이 있는 선의 차이점은 단지 실리콘 나이트라이드 유전체 코팅(5)의 두께이고, 이것은 각각 검은색 원이 있는 선의 경우에는 20 nm이고, 흰색 원이 있는 선의 경우에는 50 nm이다.
층상의 인터페이스와 텍스처가 형성된 표면 구조를 갖는 태양 전지는 층상의 인터페이스를 갖으나 본 명세서에서 개시된 텍스처가 형성된 표면 구조가 없는 참고용 태양 전지에 비하여 동일하거나 더 높은 JSC를 제공한다.
100 nm의 최적화된 유전체 층과 비교하여, 층상의 인터페이스에 적절한 길이의 유전체가 코팅된 실리콘 나노선들의 조합이 근적외선 스펙트럼 영역에서 어떠한 손실도 없이 태양 스펙트럼의 청색 영역에서의 흡수가 증가한다는 것을 도 5의 다양한 태양 전지들의 스펙트럼 흡수 곡선들로부터 도출하였다. 38.90 mA/cm2의 적분된 단락 회로 전류 밀도가 본 명세서에서 입증되었다. 그러나, 38.90 mA/cm2의 값은 본 발명의 방법을 이용하여 달성 가능한 최대 JSC 값보다 훨씬 아래이다.
실리콘 나노선들을 갖는 텍스처가 형성된 표면 구조는 광 산란을 제공하고, 따라서 태양 전지로 광 트랩핑을 가능하게 한다.
시뮬레이션은 층상의 인터페이스 및 이 층상의 인터페이스 상의 텍스처가 형성된 표면 구조로 코팅된 반-무한 c-Si 웨이퍼에 대해 JSC 값을 산출하는 것이 가능하다. 보다 정확하게는, 층상의 인터페이스는 a-Si:H 패시베이션 층(2)과 얇은 SiNx 유전체 층(3)으로 구성되고, 텍스처가 형성된 표면 구조는 상부에 실리콘 나이트라이드 코팅 SiNx로 코팅된 실리콘 나노선들(4)로 이루어진다. 이 시뮬레이션에 대해, 425 nm 직경을 갖는 실리콘 나이트라이드가 코팅된 나노선들은 중심간 600 nm의 거리를 갖는 육각형 배열로 배열된다. SiNx 유전체 층(3)의 두께 값은 30 nm 내지 70 nm로 다양하며, 실리콘 나이트라이드가 코팅된 나노선들의 높이 값은 80 내지 140 nm로 다양하다. 350 nm 내지 1100 nm의 스펙트럼 범위에 걸쳐 적분된 단락 회로 전류 밀도(JSC)의 이차원 맵이 얻어진다. JSC 값이 40 mA/cm2 내지 최대 42 mA/cm2를 포함한다는 것을 이 계산으로부터 도출하였다. 보다 정확하게는, 42 mA/cm2의 최대 JSC 값은 105 nm의 길이 또는 높이를 갖는 실리콘-나이트라이드 나노선들, 및 50 nm 두께의 실리콘 나이트라이드 유전체 층에 대해 얻어졌다.
이것은 42 mA/cm2의 높은 JSC 값을 얻는 것이 가능하다는 것을 입증한다. 또한, JSC 값의 분포는 유전체 층 두께 및 SiNx 나노선 높이의 조사된 범위에 걸쳐 2.1 mA/cm2 미만(약 40 mA/cm2 내지 최대 42 mA/cm2)으로 한정되고, 이것은 이 접근이 견고한 것을 강조한다.
나노선이 없이 오직 층상의 인터페이스만 포함하는 태양 전지와 비교하면, 이 층상의 인터페이스에 텍스처가 형성된 표면 구조를 갖는 태양 전지의 적분된 JSC 값의 증가는 태양 전지 내부로의 광 트랩핑이 나노선의 존재로 인해 증가한 것을 의미한다.
따라서, 본 발명은 개선된 수명 및 특히 청색 영역의 스펙트럼에서의 증가된 총 흡수를 모두 나타내는 태양 전지의 제조를 가능하게 한다.
그 결과, 태양 전지의 변환 효율이 증가한다.
얇은 유전체 층(3)을 포함하는 층상의 인터페이스가 효율적은 전기 절연 또는 패시베이팅된 c-Si 기판과 나노선들 사이의 분리(decoupling)를 제공한다는 것이 본 발명으로부터 도출된다.
따라서, 본 발명은 유전체가 코팅된 나노선들로 인한 광학 표면의 낮은 반사 특성 및 층상의 인터페이스에 의한 반도체 기판의 표면 패시베이션으로 인한 전기적 표면 패시베이션 특성을 유용하게 결합한다.
본 방법의 발명은 종래의 제조 공정에서 단지 몇 단계만을 요구한다.
본 방법으로 앞-뒤(front-back) 태양 전지 구조의 제조뿐 아니라 올-백 컨택트 구조(all-back contact structures), 예를 들어 서로 얽힌 백 컨택트(IBC) 태양 전지 구조체의 제조도 실시할 수 있다. 태양 전지의 전기적 접점은 도전성 플러그들 또는 층의 침착으로 형성될 수 있다.
본 발명은 광기전 태양 전지와 같은 광전자 디바이스에 특히 적용된다.
본 발명은 또한 광다이오드들 또는 광 검출기들과 같은 다른 광전자 디바이스들에도 적용된다. 전면에 나노선을 임배딩한 유전체 층들은 광전자 디바이스의 내부로 전하 캐리어들의 표면 재결합을 증가시키지 않고 광전자 디바이스로 입사 광의 커플링을 증가시킬 수 있다.

Claims (15)

  1. 표면(20)을 갖는 반도체 기판(1)을 포함하는 광전자 디바이스로서,
    · 적어도 하나의 층(2, 3)을 포함하는 층상의 인터페이스 -상기 층상의 인터페이스는 상기 반도체 기판(1)의 상기 표면(20)과 접촉하는 제1 표면(21)을 갖고, 상기 층상의 인터페이스는 상기 반도체 기판(1)의 상기 표면(20)을 패시베이팅하도록 조정되고, 상기 층상의 인터페이스는 제2 표면(23)을 갖고, 상기 층상의 인터페이스는 상기 제2 표면(23)으로부터 상기 제1 표면(21)을 전기적으로 절연하도록 조정됨-; 및
    · 복수의 나노선들(4) 및 투명한 유전체 코팅(5)을 포함하는 텍스처가 형성된 표면 구조 -상기 텍스처가 형성된 표면 구조는 상기 층상의 인터페이스의 상기 제2 표면(23)과 접촉하고, 상기 복수의 나노선들(4)은 상기 제2 표면(23)으로부터 돌출되고, 상기 복수의 나노선들(4)은 상기 제2 표면(23)과 상기 투명한 유전체 코팅(5) 사이에 임배딩되고, 상기 나노선들은 20 나노미터 내지 200 나노미터를 포함하는 높이를 갖는 상기 유전체 코팅(5)으로 코팅됨-를 포함하는 것을 특징으로 하는, 광전자 디바이스.
  2. 제1항에 있어서,
    상기 층상의 인터페이스는 패시베이팅 층(2) 및 투명한 유전체 층(3)을 포함하고, 상기 층상의 인터페이스의 제1 표면(21)은 상기 패시베이팅 층(2)의 표면이고, 그리고 상기 층상의 인터페이스의 제2 표면(23)은 상기 투명한 유전체 층(3)의 표면이고, 상기 패시베이팅 층(2)은 상기 투명한 유전체 층(3)의 다른 표면(22)과 접촉하고, 그리고 상기 투명한 유전체 층(3)은 상기 반도체 기판(1)의 상기 표면(20)으로부터 분리되는 것인, 광전자 디바이스.
  3. 제2항에 있어서,
    상기 패시베이팅 층(2)은 비정질 수소화 실리콘의 층을 포함하고, 그리고 상기 투명한 유전체 층(3)은 실리콘 나이트라이드, 실리콘 옥사이드 또는 알루미늄 옥사이드를 포함하는, 광전자 디바이스.
  4. 제1항에 있어서,
    상기 층상의 인터페이스는 단일 패시베이팅 및 전기 절연 층을 포함하는, 광전자 디바이스.
  5. 제4항에 있어서,
    상기 단일 패시베이팅 및 전기 절연 층은 실리콘 나이트라이드, 실리콘 옥사이드 또는 알루미늄 옥사이드를 포함하는, 광전자 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 층상의 인터페이스의 적어도 하나의 층(2, 3) 및 상기 투명한 유전체 코팅(5)은 상기 층상의 인터페이스, 상기 복수의 나노선들 및 상기 투명한 유전체 코팅(5)이 집합적으로 반사 방지 코팅을 형성하도록 선택된 각각의 두께 및 굴절률을 갖는, 광전자 디바이스.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 패시베이팅 층(2), 상기 투명한 유전체 층(3), 상기 단일 패시베이팅 및 전기 절연 층, 및/또는 상기 투명한 유전체 코팅(5)은 2 나노미터 내지 300 나노미터를 포함하는 두께를 갖는, 광전자 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 반도체 기판(1)의 상기 표면(20)은 적어도 마이크로미터 크기의 영역에 걸쳐 평평한, 광전자 디바이스.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 반도체 기판(1)의 상기 표면(20)은 미세구조적으로 텍스처가 형성된 표면을 포함하는, 광전자 디바이스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 복수의 나노선들(4)은 상기 층상의 인터페이스의 상기 제2 표면(23)에 무작위적인 또는 주기적인 공간 분포를 갖는 것인, 광전자 디바이스.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 기판(1)은 단결정 실리콘 기판 또는 미정질 실리콘 기판 또는 다결정 실리콘 기판을 포함하는, 광전자 디바이스.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 복수의 나노선들(4)은 복수의 실리콘 또는 산화 아연 나노선들을 포함하고,
    상기 유전체 코팅(5)으로 코팅된 상기 나노선들은 20 나노미터 내지 50 나노미터의 직경, 107 cm-2 내지 109 cm-2의 밀도 및/또는 1 내지 100의 종횡비를 가지는 것인, 광전자 디바이스.
  13. 다음의 단계를 포함하는 광전자 디바이스의 제조방법:
    a) 표면(20)을 갖는 반도체 기판(1)을 준비하는 단계;
    b) 상기 기판 표면(20)에 적어도 하나의 층(2, 3)을 포함하는 층상의 인터페이스를 형성하는 단계로서, 상기 층상의 인터페이스는 상기 반도체 기판의 상기 표면(20)과 접촉하는 제1 표면(21)을 갖고, 그리고 상기 층상의 인터페이스는 상기 반도체 기판의 상기 표면(20)을 패시베이팅하도록 조정되고, 상기 층상의 인터페이스는 제2 표면(23)을 갖고, 그리고 상기 층상의 인터페이스는 상기 제2 표면(23)으로부터 상기 제1 표면(21)을 전기적으로 절연하도록 조정되는, 단계;
    c) 상기 층상의 인터페이스의 상기 제2 표면(23)으로부터 돌출된 복수의 나노선들(4)을 형성하는 단계로서, 상기 나노선들은 20 나노미터 내지 200 나노미터의 높이를 갖는, 단계; 및
    d) 상기 층상의 인터페이스의 상기 제2 표면(23)과 상기 투명한 유전체 코팅(5) 사이에 상기 복수의 나노선들(4)이 박히도록, 복수의 나노선들(4)에, 20 나노미터 내지 200 나노미터의 두께를 갖는, 투명한 유전체 코팅(5)을 형성하여, 20 나노미터 내지 200 나노미터의 높이를 갖는 유전체 코팅(5)으로 상기 나노선들(4)을 코팅하는 단계.
  14. 제13항에 있어서,
    상기 복수의 나노선들(4)을 형성하는 상기 단계 c)는
    e) 상기 층상의 인터페이스의 상기 제2 표면(23)에 금속 촉매의 박층을 증발(evaporation)시키는 단계;
    f) 금속 촉매 액적들을 형성하기 위해 수소 플라즈마에 금속 촉매의 박층을 노출시키는 단계;
    g) 기체-액체-고체 공정을 이용하여 금속 촉매 액적들로부터 나노선들을 성장시키는 단계;
    h) 금속 촉매 액적들을 제거하는 단계를 포함하는, 광전자 디바이스의 제조방법.
  15. 제13항 또는 제14항에 있어서,
    상기 단계 b)는
    b1) 상기 반도체 기판 표면(20)을 패시베이팅 하기 위해 반도체 기판(1)의 상기 표면(20)에 패시베이팅 층(2)을 형성하는 단계; 및
    b2) 상기 패시베이팅 층(2)에 투명한 유전체 층(3)을 형성하는 단계 -상기 투명한 유전체 층(3)은 상기 패시베이팅 층(2)과 접촉하고, 상기 투명한 유전체 층(3)은 상기 반도체 기판의 상기 표면(20)으로부터 분리됨-를 포함하는, 광전자 디바이스의 제조방법.
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