KR20170090537A - 데이터 통신의 오류 복구 방법, 이를 수행하는 데이터 통신 시스템 및 이 데이터 통신 시스템을 포함하는 표시 장치 - Google Patents

데이터 통신의 오류 복구 방법, 이를 수행하는 데이터 통신 시스템 및 이 데이터 통신 시스템을 포함하는 표시 장치 Download PDF

Info

Publication number
KR20170090537A
KR20170090537A KR1020160010396A KR20160010396A KR20170090537A KR 20170090537 A KR20170090537 A KR 20170090537A KR 1020160010396 A KR1020160010396 A KR 1020160010396A KR 20160010396 A KR20160010396 A KR 20160010396A KR 20170090537 A KR20170090537 A KR 20170090537A
Authority
KR
South Korea
Prior art keywords
data
data line
communication
clock
data communication
Prior art date
Application number
KR1020160010396A
Other languages
English (en)
Other versions
KR102454973B1 (ko
Inventor
은동기
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020160010396A priority Critical patent/KR102454973B1/ko
Priority to US15/415,486 priority patent/US10347170B2/en
Publication of KR20170090537A publication Critical patent/KR20170090537A/ko
Application granted granted Critical
Publication of KR102454973B1 publication Critical patent/KR102454973B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0828—Several active elements per pixel in active matrix panels forming a digital to analog [D/A] conversion circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/041—Temperature compensation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/12—Test circuits or failure detection circuits included in a display system, as permanent part thereof
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

데이터 통신의 오류 복구 방법은 데이터 라인 및 클럭 라인을 통하여 제1 장치와 제2 장치 사이에서 데이터 통신을 수행하는 단계, 상기 제1 장치가 출력 상태로 동작하는 동안 상기 데이터 라인 상에 발생하는 통신 오류를 감지하는 단계, 및 상기 통신 오류가 발생한 경우 상기 제1 장치가 입력 상태로 동작할 때까지 상기 제2 장치가 상기 데이터 라인에 스탑 신호를 출력하는 단계를 포함한다. 특히, 상기 데이터 통신은 IIC(Inter-Integrated Circuit) 통신일 수 있다.

Description

데이터 통신의 오류 복구 방법, 이를 수행하는 데이터 통신 시스템 및 이 데이터 통신 시스템을 포함하는 표시 장치{METHOD OF RECOVERING ERROR IN DATA COMMUNICATION, DATA COMMUNICATION SYSTEM PERFORMING THE SAME AND DISPLAY APPARATUS INCLUDING THE DATA COMMUNICATION SYSTEM}
본 발명은 데이터 통신에 관한 것으로, 보다 상세하게는 데이터 통신의 오류 복구 방법, 이를 수행하는 데이터 통신 시스템 및 이 데이터 통신 시스템을 포함하는 표시 장치에 관한 것이다.
일반적으로 비디오 신호, 오디오 신호 등의 데이터를 수신하는 데이터 수신 장치는 데이터를 교환하기 위하여 UART(Universal Asynchronous Receiver Transmitter) 통신 방식 또는 IIC(Inter-Integrated Circuit) 통신 방식 등을 사용하고 있다.
이 중, IIC 통신은 클럭 라인과 데이터 라인을 통해 정해진 부품 간에 데이터를 주고받는다. 예를 들어, CPU, 메모리, I/O 기기 사이의 데이터 전송에 이용되며, 데이터와 클럭을 각각 전송하는 2개의 라인으로 통신을 할 수 있다.
이러한 IIC 통신은 노이즈에 강하며, 신뢰성이 높고, 매우 적은 전력을 사용한다. 또한, 다양한 온도 환경에서도 잘 동작할 뿐 아니라 다양한 전압 레벨을 지원한다. 더구나, 단지 두 개의 라인을 사용하므로, 구조가 단순하고 칩 간의 통신 방식 역시 간단하므로 최근 널리 사용되고 있다. 예를 들어, 표시 장치에서 타이밍 컨트롤러와 센서들 사이의 데이터 통신에서도 IIC 통신이 사용될 수 있다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 데이터 통신에 있어서 특정 장치가 라인을 점유한 상태에서 발생하는 오류를 복구하는 데이터 통신의 오류 복구 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 데이터 통신의 오류 복구 방법을 수행하는 데이터 통신 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 상기 데이터 통신 시스템을 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예들에 따른 데이터 통신의 오류 복구 방법은 데이터 라인 및 클럭 라인을 통하여 제1 장치와 제2 장치 사이에서 데이터 통신을 수행하는 단계, 상기 제1 장치가 출력 상태로 동작하는 동안 상기 데이터 라인 상에 발생하는 통신 오류를 감지하는 단계, 및 상기 통신 오류가 발생한 경우 상기 제1 장치가 입력 상태로 동작할 때까지 상기 제2 장치가 상기 데이터 라인에 스탑 신호를 출력하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 장치가 상기 출력 상태로 동작하는 동안에는 상기 제1 장치가 상기 데이터 라인에 데이터를 제공 가능할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 장치가 상기 입력 상태로 동작하는 동안에는 상기 제1 장치가 상기 데이터 라인으로부터 데이터를 수신 가능할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스탑 신호를 출력하는 단계는, 상기 제2 장치가 상기 클럭 라인에 클럭 신호를 출력하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스탑 신호를 출력하는 단계는, 상기 제2 장치가 상기 클럭 신호의 각 클럭 펄스에 동기하여 상기 데이터 라인에 상기 스탑 신호를 출력하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 스탑 신호를 출력하는 단계는, 상기 통신 오류가 감지된 후 제1 구간 동안에 제1 개수만큼 주기적으로 반복되는 스탑 펄스들을 포함하는 상기 스탑 신호를 출력하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 장치가 상기 스탑 신호를 수신하여 상기 출력 상태에서 상기 입력 상태로 전환되는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 통신은 IIC(Inter-Integrated Circuit) 통신일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 장치는 슬레이브 장치이고 상기 제2 장치는 마스터 장치일 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예들에 따른 데이터 통신 시스템은 데이터 라인 및 클럭 라인을 통하여 상호 간에 데이터 통신을 수행하는 제1 장치 및 제2 장치를 포함하고, 상기 제1 장치가 출력 상태로 동작하는 동안 오류가 발생하면 상기 제2 장치는 상기 제1 장치가 입력 상태로 동작할 때까지 상기 데이터 라인에 스탑 신호를 출력한다.
본 발명의 일 실시예에 있어서, 상기 제1 장치가 상기 출력 상태로 동작하는 동안에는 상기 제1 장치가 상기 데이터 라인에 데이터를 제공 가능할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 장치가 상기 입력 상태로 동작하는 동안에는 상기 제1 장치가 상기 데이터 라인으로부터 데이터를 수신 가능할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 통신은 IIC(Inter-Integrated Circuit) 통신일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 장치는 슬레이브 장치이고 상기 제2 장치는 마스터 장치일 수 있다.
상기한 본 발명의 또 다른 목적을 실현하기 위한 실시예들에 따른 표시 장치는 데이터를 생성하고, 데이터 라인 및 클럭 라인을 통하여 타이밍 컨트롤러와 데이터 통신을 수행하는 제1 장치, 상기 제1 장치가 출력 상태로 동작하는 동안 오류가 발생하면 상기 제1 장치가 입력 상태로 동작할 때까지 상기 데이터 라인에 스탑 신호를 출력하는 타이밍 컨트롤러, 및 상기 데이터에 기초하여 영상을 표시하는 표시 패널을 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 장치가 상기 출력 상태로 동작하는 동안에는 상기 제1 장치가 상기 데이터 라인에 데이터를 제공 가능할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 장치가 상기 입력 상태로 동작하는 동안에는 상기 제1 장치가 상기 데이터 라인으로부터 데이터를 수신 가능할 수 있다.
본 발명의 일 실시예에 있어서, 상기 데이터 통신은 IIC(Inter-Integrated Circuit) 통신일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 장치는 슬레이브 장치이고 상기 타이밍 컨트롤러는 마스터 장치일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 장치는 상기 표시 패널의 온도를 측정하는 온도 센서, 상기 표시 패널의 광량을 측정하는 광 센서, 및 상기 표시 패널 내의 전류 또는 전압을 측정하는 ADC 또는 DAC 중 하나일 수 있다.
본 발명의 실시예들에 따른 데이터 통신의 오류 복구 방법, 이를 수행하는 데이터 통신 시스템 및 이 데이터 통신 시스템을 포함하는 표시 장치에 따르면, 통신 오류가 발생하여 특정 장치가 라인을 점유하고 있는 경우, 상기 장치가 상기 라인에 대한 점유를 해제할 때까지 상기 장치에 계속 스탑 신호를 인가함으로써 상기 통신 오류를 복구할 수 있다. 이에 따라, 데이터 통신의 품질을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 데이터 통신 시스템을 나타내는 회로도이다.
도 2는 본 발명의 실시예들에 따른 데이터 통신 시스템에서 장치들 간에 주고받는 데이터 신호들을 나타내는 도면이다.
도 3a는 본 발명의 실시예들에 따른 데이터 통신 시스템에서 통신 오류가 발생한 경우의 데이터 신호들 및 클럭 신호들의 일 예를 나타내는 도면이다.
도 3b는 본 발명의 실시예들에 따른 데이터 통신 시스템에서 통신 오류가 발생한 경우의 데이터 신호들 및 클럭 신호들의 다른 예를 나타내는 도면이다.
도 4a 내지 4d는 도 3a의 각 구간에서 본 발명의 실시예들에 따른 데이터 통신 시스템의 데이터 라인 및 클럭 라인을 점유하는 장치들을 나타내는 회로도이다.
도 5는 본 발명의 실시예들에 따른 데이터 통신의 오류 복구 방법을 나타내는 순서도이다.
도 6은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 데이터 통신 시스템을 나타내는 회로도이다.
도 1을 참조하면, 데이터 통신 시스템은 마스터 장치(MST) 및 복수의 슬레이브 장치들(SLV1 ~ SLVn)을 포함한다. 상기 데이터 통신 시스템은 데이터 라인(SDA) 및 클럭 라인(SCL)을 더 포함한다.
상기 마스터 장치(MST) 및 상기 슬레이브 장치들(SLV1 ~ SLVn)은 상기 데이터 라인(SDA) 및 상기 클럭 라인(SCL)에 연결된다. 상기 데이터 통신 시스템은 제1 저항(R1) 및 제2 저항(R2)을 더 포함할 수 있다. 상기 제1 저항(R1)은 전원(VDD)과 상기 클럭 라인(SCL) 사이에 연결될 수 있다. 상기 제2 저항(R2)은 상기 전원(VDD)과 상기 데이터 라인(SDA) 사이에 연결될 수 있다.
상기 마스터 장치(MST) 및 상기 슬레이브 장치들(SLV1 ~ SLVn)은 상호 간에 데이터 통신을 수행한다. 예를 들어, 상기 데이터 통신은 IIC(Inter-Integrated Circuit) 통신일 수 있다.
상기 마스터 장치(MST)는 상기 데이터 라인(SDA)에 데이터 신호를 출력할 수 있다. 상기 마스터 장치(MST)는 상기 데이터 라인(SDA)에 상기 데이터 신호를 출력하는 동안 상기 데이터 라인(SDA)을 점유할 수 있다. 상기 마스터 장치(MST)가 상기 데이터 라인(SDA)을 점유하면, 상기 마스터 장치(MST)는 상기 데이터 라인(SDA)에 대해 출력 상태일 수 있다. 즉, 상기 마스터 장치(MST)는 상기 데이터 라인(SDA)에 상기 데이터 신호를 제공할 수 있다. 이 경우, 상기 슬레이브 장치들(SLV1 ~ SLVn)은 상기 데이터 라인(SDA)에 대한 점유를 해제할 수 있다. 상기 슬레이브 장치들(SLV1 ~ SLVn)이 상기 데이터 라인(SDA)에 대한 점유를 해제하면, 상기 슬레이브 장치들(SLV1 ~ SLVn)은 상기 데이터 라인(SDA)에 대해 입력 상태일 수 있다. 즉, 상기 슬레이브 장치들(SLV1 ~ SLVn)은 상기 데이터 라인(SDA)으로부터 상기 데이터 신호를 수신할 수 있다.
이와는 달리, 상기 슬레이브 장치들(SLV1 ~ SLVn) 중 하나는 상기 데이터 라인(SDA)에 데이터 신호를 출력할 수 있다. 상기 슬레이브 장치들(SLV1 ~ SLVn) 중 상기 하나는 상기 데이터 라인(SDA)에 상기 데이터 신호를 출력하는 동안 상기 데이터 라인(SDA)을 점유할 수 있다. 상기 슬레이브 장치들(SLV1 ~ SLVn) 중 상기 하나가 상기 데이터 라인(SDA)을 점유하면, 상기 슬레이브 장치들(SLV1 ~ SLVn) 중 상기 하나는 상기 데이터 라인(SDA)에 대해 출력 상태일 수 있다. 즉, 상기 슬레이브 장치들(SLV1 ~ SLVn) 중 상기 하나는 상기 데이터 라인(SDA)에 상기 데이터 신호를 제공할 수 있다. 이 경우, 상기 마스터 장치(MST)는 상기 데이터 라인(SDA)에 대한 점유를 해제할 수 있다. 상기 마스터 장치(MST)가 상기 데이터 라인(SDA)에 대한 점유를 해제하면, 상기 마스터 장치(MST)는 상기 데이터 라인(SDA)에 대해 입력 상태일 수 있다. 즉, 상기 마스터 장치(MST)는 상기 데이터 라인(SDA)으로부터 상기 데이터 신호를 수신할 수 있다.
상기 마스터 장치(MST)는 상기 클럭 라인(SCL)에 클럭 신호를 출력할 수 있다. 상기 마스터 장치(MST)는 상기 클럭 라인(SCL)에 상기 클럭 신호를 출력하는 동안 상기 클럭 라인(SCL)을 점유할 수 있다. 상기 마스터 장치(MST)가 상기 클럭 라인(SCL)을 점유하면, 상기 마스터 장치(MST)는 상기 클럭 라인(SCL)에 대해 출력 상태일 수 있다. 즉, 상기 마스터 장치(MST)는 상기 클럭 라인(SCL)에 상기 클럭 신호를 제공할 수 있다. 이 경우, 상기 슬레이브 장치들(SLV1 ~ SLVn)은 상기 클럭 라인(SCL)에 대한 점유를 해제할 수 있다. 상기 슬레이브 장치들(SLV1 ~ SLVn)이 상기 클럭 라인(SCL)에 대한 점유를 해제하면, 상기 슬레이브 장치들(SLV1 ~ SLVn)은 상기 클럭 라인(SCL)에 대해 입력 상태일 수 있다. 즉, 상기 슬레이브 장치들(SLV1 ~ SLVn)은 상기 클럭 라인(SCL)으로부터 상기 클럭 신호를 수신할 수 있다.
이와는 달리, 상기 슬레이브 장치들(SLV1 ~ SLVn) 중 하나는 상기 클럭 라인(SCL)에 클럭 신호를 출력할 수 있다. 상기 슬레이브 장치들(SLV1 ~ SLVn) 중 상기 하나는 상기 클럭 라인(SCL)에 상기 클럭 신호를 출력하는 동안 상기 클럭 라인(SCL)을 점유할 수 있다. 상기 슬레이브 장치들(SLV1 ~ SLVn) 중 상기 하나가 상기 클럭 라인(SCL)을 점유하면, 상기 슬레이브 장치들(SLV1 ~ SLVn) 중 상기 하나는 상기 클럭 라인(SCL)에 대해 출력 상태일 수 있다. 즉, 상기 슬레이브 장치들(SLV1 ~ SLVn) 중 상기 하나는 상기 클럭 라인(SCL)에 상기 클럭 신호를 제공할 수 있다. 이 경우, 상기 마스터 장치(MST)는 상기 클럭 라인(SCL)에 대한 점유를 해제할 수 있다. 상기 마스터 장치(MST)가 상기 클럭 라인(SCL)에 대한 점유를 해제하면, 상기 마스터 장치(MST)는 상기 클럭 라인(SCL)에 대해 입력 상태일 수 있다. 상기 마스터 장치(MST)는 상기 클럭 라인(SCL)으로부터 상기 클럭 신호를 수신할 수 있다.
상기 마스터 장치(MST)와 상기 제1 슬레이브 장치(SLV1) 사이에서 수행되는 데이터 통신 및 상기 마스터 장치(MST) 및 상기 제1 슬레이브 장치(SLV1)에서 출력하는 데이터 신호들에 대해서는 도 2를 참조하여 상세히 설명한다.
도 2는 본 발명의 실시예들에 따른 데이터 통신 시스템에서 장치들 간에 주고받는 데이터 신호들을 나타내는 도면이다. 특히, 도 2는 상기 마스터 장치(MST)와 상기 제1 슬레이브 장치(SLV1) 사이에서 주고받는 데이터 신호들을 나타내는 도면이다.
도 1 및 2를 참조하면, 상기 마스터 장치(MST)는 도 2의 빗금 치지 않은 부분에서 출력 상태이고, 상기 제1 슬레이브 장치(SLV1)는 도 2의 빗금 친 부분에서 출력 상태이다. 즉, 상기 빗금 치지 않은 부분에서는 상기 마스터 장치(MST)가 상기 데이터 라인(SDA) 및 상기 클럭 라인(SCL)을 점유하고, 상기 빗금 친 부분에서는 상기 제1 슬레이브 장치(SLV1)가 상기 데이터 라인(SDA) 및 상기 클럭 라인(SCL)을 점유한다.
상기 마스터 장치(MST)는 상기 데이터 통신을 시작하기 위해서 스타트 신호(S)를 출력한다. 상기 스타트 신호(S)는 상기 클럭 신호가 하이 값인 상태에서 로우 값으로 전환되는 데이터 신호일 수 있다. 상기 마스터 장치(MST)는 상기 제1 슬레이브 장치(SLV1)의 장치 어드레스(DVC_ADDR)를 출력하고, 쓰기 신호(W)를 출력한다. 상기 장치 어드레스(DVC_ADDR)는 7 비트일 수 있다. 상기 제1 슬레이브 장치(SLV1)는 상기 장치 어드레스(DVC_ADDR)를 입력 받고, ACK 신호(A)를 출력한다.
상기 마스터 장치(MST)는 상기 ACK 신호(A)를 입력 받고, 제1 및 제2 어드레스들(ADDR1, ADDR2)을 더 출력할 수 있다. 상기 1 및 제2 어드레스들(ADDR1, ADDR2) 각각은 8 비트일 수 있다. 상기 제1 슬레이브 장치(SLV1)는 상기 제1 및 제2 어드레스들(ADDR1, ADDR2)을 더 입력 받고, 각각에 대해서 ACK 신호(A)를 출력할 수 있다.
상기 마스터 장치(MST)는 리스타트 신호(rS), 상기 장치 어드레스(DVC_ADDR) 및 읽기 신호(R)를 더 출력할 수 있다. 상기 제1 슬레이브 장치(SLV1)는 상기 장치 어드레스(DVC_ADDR)를 더 입력 받고, ACK 신호(A)를 더 출력할 수 있다.
상기 제1 슬레이브 장치(SLV1)는 데이터 신호들(DAT0 ~ DATn)을 출력할 수 있다. 상기 데이터 신호들(DAT0 ~ DATn) 각각은 8 비트일 수 있다. 상기 마스터 장치(MST)는 상기 데이터 신호들(DAT0 ~ DATn)을 입력 받고, 각각에 대해서 ACK 신호(A)를 출력할 수 있다.
상기 제1 슬레이브 장치(SLV1)가 상기 데이터 신호들(DAT0 ~ DATn) 중 하나를 출력하는 동안 발생하는 통신 오류를 복구하는 방법에 대해서는 도 3a 및 3b를 참조하여 상세히 설명한다.
도 3a는 본 발명의 실시예들에 따른 데이터 통신 시스템에서 통신 오류가 발생한 경우의 데이터 신호들 및 클럭 신호들의 일 예를 나타내는 도면이다. 도 3b는 본 발명의 실시예들에 따른 데이터 통신 시스템에서 통신 오류가 발생한 경우의 데이터 신호들 및 클럭 신호들의 다른 예를 나타내는 도면이다. 도 4a 내지 4d는 도 3a의 각 구간에서 본 발명의 실시예들에 따른 데이터 통신 시스템의 데이터 라인 및 클럭 라인을 점유하는 장치들을 나타내는 회로도이다.
도 1, 2, 3a 및 4a를 참조하면, 제1 구간(P1)에서 상기 데이터 통신 시스템은 정상적으로 동작한다. 상기 제1 구간(P1)에서 상기 제1 슬레이브 장치(SLV1)가 상기 데이터 라인(SDA) 및 상기 클럭 라인(SCL)을 점유한다. 상기 제1 구간(P1)에서 상기 마스터 장치(MST)가 상기 데이터 라인(SDA) 및 상기 클럭 라인(SCL)에 대한 점유를 해제한다.
상기 제1 구간(P1)에서 상기 제1 슬레이브 장치(SLV1)가 상기 클럭 라인(SCL)에 제1 슬레이브 클럭 신호(SLV1_SCL)를 정상적으로 출력한다. 상기 제1 구간(P1)에서 상기 제1 슬레이브 장치(SLV1)가 상기 데이터 라인(SDA)에 제1 슬레이브 데이터 신호(SLV1_SDA)를 정상적으로 출력한다. 예를 들어, 상기 제1 구간(P1)에서 상기 제1 슬레이브 장치(SLV1)는 제1 내지 제3 데이터(D1 ~ D3)를 출력한다.
이에 따라, 상기 제1 구간(P1)에서 상기 클럭 라인(SCL)에 나타나는 신호 및 상기 데이터 라인(SDA)에 나타나는 신호는 각각 상기 제1 슬레이브 데이터 신호(SLV1_SDA) 및 제1 슬레이브 클럭 신호(SLV1_SCL)와 실질적으로 동일하다.
도 1, 2, 3a 및 4b를 참조하면, 제2 구간(P2)에서 통신 오류가 발생한다. 상기 통신 오류가 발생하면, 상기 제1 슬레이브 장치(SLV1)가 상기 데이터 라인(SDA)을 점유한 상태가 지속된다. 따라서 상기 제1 슬레이브 데이터 신호(SLV1_SDA)는 로우 값을 유지할 수 있다. 상기 통신 오류가 발생하면, 상기 제1 슬레이브 장치(SLV1)는 상기 클럭 라인(SCL)에 대한 점유를 해제할 수 있다.
이에 따라, 상기 제2 구간(P2)에서 상기 클럭 라인(SCL)에 나타나는 신호 및 상기 데이터 라인(SDA)에 나타나는 신호는 각각 상기 제1 슬레이브 데이터 신호(SLV1_SDA) 및 제1 슬레이브 클럭 신호(SLV1_SCL)와 실질적으로 동일하다.
도 1, 2, 3a 및 4c를 참조하면, 제3 구간(P3)에서 상기 마스터 장치(MST)가 상기 클럭 라인(SCL)에 대해 출력 상태일 수 있다. 즉, 상기 제3 구간(P3)에서 상기 마스터 장치(MST)가 상기 클럭 라인을 점유할 수 있다.
상기 통신 오류를 복구하기 위해, 상기 제3 구간(P3)에서 상기 마스터 장치(MST)가 마스터 클럭 신호(MST_SCL) 및 스탑 신호(P)를 출력한다. 상기 마스터 장치(MST)는 상기 제1 슬레이브 장치(SLV1)가 입력 상태가 될 때까지 상기 마스터 클럭 신호(MST_SCL) 및 상기 스탑 신호(P)를 출력한다.
상기 제3 구간(P3)이 종료되는 시점에 상기 제1 슬레이브 장치(SLV1)가 ACK 신호(A)를 수신하기 위해 상기 데이터 라인(SDA)에 대해 입력 상태로 전환된다. 상기 제3 구간(P3)이 종료되는 시점 이후에 상기 마스터 장치(MST)가 상기 데이터 라인(SDA)에 대해 출력 상태로 전환된다.
이에 따라, 상기 제3 구간(P3)에서 상기 클럭 라인(SCL)에 나타나는 신호는 상기 마스터 클럭 신호(MST_SCL)와 실질적으로 동일하다.
도 1, 2, 3a 및 4d를 참조하면, 제4 구간(P4)에서 상기 마스터 장치(MST)는 상기 클럭 라인(SCL) 및 상기 데이터 라인(SDA)에 대해 출력 상태이다. 즉, 상기 제4 구간(P4)에서 상기 마스터 장치(MST)는 상기 클럭 라인(SCL) 및 상기 데이터 라인(SDA)을 점유한다. 상기 제4 구간(P4)에서 상기 제1 슬레이브 장치(SLV1)는 상기 데이터 라인(SDA)에 대해 입력 상태이다.
상기 마스터 장치(MST)는 상기 마스터 클럭 신호(MST_SCL) 및 상기 스탑 신호(P)를 출력한다.
이에 따라, 상기 제4 구간(P4)에서 상기 클럭 라인(SCL)에 나타나는 신호 및 상기 데이터 라인(SDA)에 나타나는 신호 각각은 상기 마스터 클럭 신호(MST_SCL) 및 상기 스탑 신호(P)와 실질적으로 동일하다.
상기 제1 슬레이브 장치(SLV1)는 상기 스탑 신호(P)를 입력 받아, 입력 상태로 전환된다. 이로써, 상기 통신 오류가 복구된다.
도 1, 2 및 3b를 참조하면, 도 3b에서는 통신 오류가 발생하는 시점이 상기 제1 슬레이브 장치(SLV1)가 한 바이트의 데이터 신호를 출력하기 직전이다. 이 경우, 상기 마스터 장치(MST)는 상기 제1 슬레이브 장치(SLV1)가 입력 상태가 될 때까지 9 번의 상기 스탑 신호(P)를 출력한다.
즉, 상기 마스터 장치(MST)는 최대 9 번의 상기 스탑 신호(P)를 출력함으로써, 상기 통신 오류를 복구할 수 있다.
도 5는 본 발명의 실시예들에 따른 데이터 통신의 오류 복구 방법을 나타내는 순서도이다.
도 5를 참조하면, 마스터 장치 및 슬레이브 장치는 상호 간에 IIC(Inter-Integrated Circuit) 통신을 수행한다(S100). 상기 IIC 통신 도중 통신 오류가 감지되면(S200), 상기 마스터 장치에서 클럭 신호와 스탑 신호를 출력한다(S300). 상기 마스터 장치는 상기 슬레이브 장치가 입력 상태가 될 때까지(S400) 상기 클럭 신호와 상기 스탑 신호를 계속해서 출력한다(S300). 상기 슬레이브 장치가 입력 상태가 되면, 상기 슬레이브 장치는 상기 스탑 신호를 수신한다(S500). 이로써, 상기 통신 오류가 복구된다(S600).
도 6은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 6을 참조하면, 상기 표시 장치는 표시 패널(100) 및 패널 구동부를 포함한다. 상기 패널 구동부는 타이밍 컨트롤러(200), 게이트 구동부(300), 감마 기준 전압 생성부(400), 데이터 구동부(500) 및 제1 장치(600)를 포함한다.
상기 표시 패널(100)은 영상을 표시하는 표시부 및 상기 표시부에 이웃하여 배치되는 주변부를 포함한다.
상기 표시 패널(100)은 복수의 게이트 라인들(GL), 복수의 데이터 라인들(DL) 및 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL) 각각에 전기적으로 연결된 복수의 픽셀들을 포함한다. 상기 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다.
상기 복수의 픽셀들 각각은 스위칭 소자(미도시), 상기 스위칭 소자에 전기적으로 연결된 액정 캐패시터(미도시) 및 스토리지 캐패시터(미도시)를 포함할 수 있다. 상기 픽셀들은 매트릭스 형태로 배치된다.
상기 타이밍 컨트롤러(200)는 외부의 장치(미도시)로부터 입력 영상 데이터(RGB) 및 입력 제어 신호(CONT)를 수신한다. 상기 입력 영상 데이터(RGB)는 적색 영상 데이터(R), 녹색 영상 데이터(G) 및 청색 영상 데이터(B)를 포함할 수 있다. 상기 입력 영상 데이터(RGB)는 영상에 관한 메타 데이터를 포함할 수 있다. 상기 메타 데이터는 상기 영상의 색좌표, 최대 휘도 및 최소 휘도 중 적어도 하나에 관한 정보를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호를 포함할 수 있다. 상기 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB) 및 상기 입력 제어 신호(CONT)를 기초로 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DAT)를 생성한다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 기초로 상기 게이트 구동부(300)의 동작을 제어하기 위한 상기 제1 제어 신호(CONT1)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 제1 제어 신호(CONT1)를 상기 게이트 구동부(300)에 출력한다. 상기 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호를 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 기초로 상기 데이터 구동부(500)의 동작을 제어하기 위한 상기 제2 제어 신호(CONT2)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 제2 제어 신호(CONT2)를 상기 데이터 구동부(500)에 출력한다. 상기 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
상기 타이밍 컨트롤러(200)는 상기 입력 영상 데이터(RGB)를 기초로 상기 데이터 신호(DAT)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 데이터 신호(DAT)를 상기 데이터 구동부(500)에 출력한다.
상기 타이밍 컨트롤러(200)는 상기 입력 제어 신호(CONT)를 기초로 상기 감마 기준 전압 생성부(400)의 동작을 제어하기 위한 상기 제3 제어 신호(CONT3)를 생성한다. 상기 타이밍 컨트롤러(200)는 상기 제3 제어 신호(CONT3)를 상기 감마 기준 전압 생성부(400)에 출력한다.
상기 게이트 구동부(300)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제1 제어 신호(CONT1)에 응답하여 상기 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 생성한다. 상기 게이트 구동부(300)는 상기 게이트 신호들을 상기 게이트 라인들(GL)에 순차적으로 출력한다.
상기 게이트 구동부(300)는 상기 표시 패널(100)에 직접 실장(mounted)되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 게이트 구동부(300)는 상기 표시 패널(100)의 상기 주변부에 집적(integrated)될 수 있다.
상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200)로부터 입력 받은 상기 제3 제어 신호(CONT3)에 응답하여 감마 기준 전압(VGREF)을 생성한다. 상기 감마 기준 전압 생성부(400)는 상기 감마 기준 전압(VGREF)을 상기 데이터 구동부(500)에 제공한다. 상기 감마 기준 전압(VGREF)은 각각의 데이터 신호(DAT)에 대응하는 값을 갖는다. 상기 감마 기준 전압(VGREF)은 복수의 감마들에 기초한 감마 기준 전압일 수 있다. 상기 감마 기준 전압 생성부(400)는 영상별로 서로 다른 감마에 기초한 감마 기준 전압(VGREF)을 생성할 수 있다.
본 발명의 일 실시예에서, 상기 감마 기준 전압 생성부(400)는 상기 타이밍 컨트롤러(200) 내에 배치되거나 상기 데이터 구동부(500) 내에 배치될 수 있다.
상기 데이터 구동부(500)는 상기 타이밍 컨트롤러(200)로부터 상기 제2 제어 신호(CONT2) 및 상기 데이터 신호(DAT)를 입력 받고, 상기 감마 기준 전압 생성부(400)로부터 상기 감마 기준 전압(VGREF)을 입력 받는다. 상기 데이터 구동부(500)는 상기 데이터 신호(DAT)를 상기 감마 기준 전압(VGREF)을 이용하여 아날로그 형태의 데이터 전압들로 변환한다. 상기 데이터 구동부(500)는 상기 데이터 전압들을 상기 데이터 라인들(DL)에 출력한다.
상기 데이터 구동부(500)는 상기 표시 패널(100)에 직접 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 상기 표시 패널(100)에 연결될 수 있다. 한편, 상기 데이터 구동부(500)는 상기 표시 패널(100)의 상기 주변부에 집적될 수도 있다.
상기 제1 장치(600)는 제1 데이터를 생성할 수 있다. 예를 들어, 상기 제1 장치(600)는 상기 표시 패널(100)의 온도를 측정하는 온도 센서, 상기 표시 패널(100)의 광량을 측정하는 광 센서, 및 상기 표시 패널(100) 내의 전류 또는 전압을 측정하는 ADC 또는 DAC 중 하나일 수 있다.
상기 제1 장치(600)는 시리얼 데이터 라인(SDA) 및 시리얼 클럭 라인(SCL)을 통하여 상기 타이밍 컨트롤러(200)와 데이터 통신을 수행할 수 있다. 상기 데이터 통신은 IIC(Inter-Integrated Circuit) 통신일 수 있다. 이 경우, 상기 제1 장치(600)는 슬레이브 장치이고, 상기 타이밍 컨트롤러(200)는 마스터 장치일 수 있다.
상기 제1 장치(600)가 출력 상태로 동작하는 동안 통신 오류가 발생하면, 상기 타이밍 컨트롤러(200)는 상기 제1 장치(600)가 입력 상태로 동작할 때까지 상기 시리얼 데이터 라인(SDA)에 스탑 신호를 출력할 수 있다.
본 발명은 데이터 통신을 수행하는 다양한 데이터 통신 시스템에 적용될 수 있다. 또한, 본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자기기에 유용하게 이용될 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
MST: 마스터 장치
SLV1 ~ SLVn: 제1 내지 제n 슬레이브 장치
SDA: 데이터 라인 SCL: 클럭 라인
S: 스타트 신호 A: ACK 신호 P: 스탑 신호
DAT1 ~ DATn: 제1 내지 제n 데이터 신호
100: 표시 패널 200: 타이밍 컨트롤러
300: 게이트 구동부 400: 감마 기준 전압 생성부
500: 데이터 구동부 600: 제1 장치

Claims (20)

  1. 데이터 라인 및 클럭 라인을 통하여 제1 장치와 제2 장치 사이에서 데이터 통신을 수행하는 단계;
    상기 제1 장치가 출력 상태로 동작하는 동안 상기 데이터 라인 상에 발생하는 통신 오류를 감지하는 단계; 및
    상기 통신 오류가 발생한 경우, 상기 제1 장치가 입력 상태로 동작할 때까지 상기 제2 장치가 상기 데이터 라인에 스탑 신호를 출력하는 단계를 포함하는 데이터 통신의 오류 복구 방법.
  2. 제1항에 있어서,
    상기 제1 장치가 상기 출력 상태로 동작하는 동안에는 상기 제1 장치가 상기 데이터 라인에 데이터를 제공 가능한 것을 특징으로 하는 데이터 통신의 오류 복구 방법.
  3. 제1항에 있어서,
    상기 제1 장치가 상기 입력 상태로 동작하는 동안에는 상기 제1 장치가 상기 데이터 라인으로부터 데이터를 수신 가능한 것을 특징으로 하는 데이터 통신의 오류 복구 방법.
  4. 제1항에 있어서, 상기 스탑 신호를 출력하는 단계는,
    상기 제2 장치가 상기 클럭 라인에 클럭 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 통신의 오류 복구 방법.
  5. 제4항에 있어서, 상기 스탑 신호를 출력하는 단계는,
    상기 제2 장치가 상기 클럭 신호의 각 클럭 펄스에 동기하여 상기 데이터 라인에 상기 스탑 신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 데이터 통신의 오류 복구 방법.
  6. 제1항에 있어서, 상기 스탑 신호를 출력하는 단계는,
    상기 통신 오류가 감지된 후 제1 구간 동안에 제1 개수만큼 주기적으로 반복되는 스탑 펄스들을 포함하는 상기 스탑 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 통신의 오류 복구 방법.
  7. 제1항에 있어서,
    상기 제1 장치가 상기 스탑 신호를 수신하여 상기 출력 상태에서 상기 입력 상태로 전환되는 단계를 더 포함하는 것을 특징으로 하는 데이터 통신의 오류 복구 방법.
  8. 제1항에 있어서,
    상기 데이터 통신은 IIC(Inter-Integrated Circuit) 통신인 것을 특징으로 하는 데이터 통신의 오류 복구 방법.
  9. 제8항에 있어서,
    상기 제1 장치는 슬레이브 장치이고 상기 제2 장치는 마스터 장치인 것을 특징으로 하는 데이터 통신의 오류 복구 방법.
  10. 데이터 라인 및 클럭 라인을 통하여 상호 간에 데이터 통신을 수행하는 제1 장치 및 제2 장치를 포함하고,
    상기 제1 장치가 출력 상태로 동작하는 동안 통신 오류가 발생하면, 상기 제2 장치는 상기 제1 장치가 입력 상태로 동작할 때까지 상기 데이터 라인에 스탑 신호를 출력하는 데이터 통신 시스템.
  11. 제10항에 있어서,
    상기 제1 장치가 상기 출력 상태로 동작하는 동안에는 상기 제1 장치가 상기 데이터 라인에 데이터를 제공 가능한 것을 특징으로 하는 데이터 통신 시스템.
  12. 제10항에 있어서,
    상기 제1 장치가 상기 입력 상태로 동작하는 동안에는 상기 제1 장치가 상기 데이터 라인으로부터 데이터를 수신 가능한 것을 특징으로 하는 데이터 통신 시스템.
  13. 제10항에 있어서,
    상기 데이터 통신은 IIC(Inter-Integrated Circuit) 통신인 것을 특징으로 하는 데이터 통신 시스템.
  14. 제13항에 있어서,
    상기 제1 장치는 슬레이브 장치이고 상기 제2 장치는 마스터 장치인 것을 특징으로 하는 데이터 통신 시스템.
  15. 데이터를 생성하고, 데이터 라인 및 클럭 라인을 통하여 타이밍 컨트롤러와 데이터 통신을 수행하는 제1 장치;
    상기 제1 장치가 출력 상태로 동작하는 동안 통신 오류가 발생하면, 상기 제1 장치가 입력 상태로 동작할 때까지 상기 데이터 라인에 스탑 신호를 출력하는 타이밍 컨트롤러; 및
    상기 데이터에 기초하여 영상을 표시하는 표시 패널을 포함하는 표시 장치.
  16. 제15항에 있어서,
    상기 제1 장치가 상기 출력 상태로 동작하는 동안에는 상기 제1 장치가 상기 데이터 라인에 데이터를 제공 가능한 것을 특징으로 하는 표시 장치.
  17. 제15항에 있어서,
    상기 제1 장치가 상기 입력 상태로 동작하는 동안에는 상기 제1 장치가 상기 데이터 라인으로부터 데이터를 수신 가능한 것을 특징으로 하는 표시 장치.
  18. 제15항에 있어서,
    상기 데이터 통신은 IIC(Inter-Integrated Circuit) 통신인 것을 특징으로 하는 표시 장치.
  19. 제18항에 있어서,
    상기 제1 장치는 슬레이브 장치이고 상기 타이밍 컨트롤러는 마스터 장치인 것을 특징으로 하는 표시 장치.
  20. 제15항에 있어서,
    상기 제1 장치는 상기 표시 패널의 온도를 측정하는 온도 센서, 상기 표시 패널의 광량을 측정하는 광 센서, 및 상기 표시 패널 내의 전류 또는 전압을 측정하는 ADC 또는 DAC 중 하나인 것을 특징으로 하는 표시 장치.
KR1020160010396A 2016-01-28 2016-01-28 데이터 통신의 오류 복구 방법, 이를 수행하는 데이터 통신 시스템 및 이 데이터 통신 시스템을 포함하는 표시 장치 KR102454973B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160010396A KR102454973B1 (ko) 2016-01-28 2016-01-28 데이터 통신의 오류 복구 방법, 이를 수행하는 데이터 통신 시스템 및 이 데이터 통신 시스템을 포함하는 표시 장치
US15/415,486 US10347170B2 (en) 2016-01-28 2017-01-25 Method of recovering error in data communication, data communication system performing the same and display apparatus including the data communication system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160010396A KR102454973B1 (ko) 2016-01-28 2016-01-28 데이터 통신의 오류 복구 방법, 이를 수행하는 데이터 통신 시스템 및 이 데이터 통신 시스템을 포함하는 표시 장치

Publications (2)

Publication Number Publication Date
KR20170090537A true KR20170090537A (ko) 2017-08-08
KR102454973B1 KR102454973B1 (ko) 2022-10-17

Family

ID=59386962

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160010396A KR102454973B1 (ko) 2016-01-28 2016-01-28 데이터 통신의 오류 복구 방법, 이를 수행하는 데이터 통신 시스템 및 이 데이터 통신 시스템을 포함하는 표시 장치

Country Status (2)

Country Link
US (1) US10347170B2 (ko)
KR (1) KR102454973B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120331196A1 (en) * 2010-02-26 2012-12-27 Mike Erickson Restoring stability to an unstable bus
US20140229644A1 (en) * 2013-02-12 2014-08-14 Haran Thanigasalam Method, apparatus, system for including interrupt functionality in sensor interconnects
KR20150021616A (ko) * 2013-08-20 2015-03-03 엘지디스플레이 주식회사 I2c 통신을 이용한 영상 표시장치의 구동장치와 그 구동방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7707339B2 (en) * 2007-12-18 2010-04-27 Freescale Semiconductor, Inc. Data arbitration on a bus to determine an extreme value
US9436647B2 (en) 2013-09-13 2016-09-06 Stmicroelectronics Asia Pacific Pte Ltd IIC bus start-stop detection circuit
US9880968B2 (en) * 2014-01-21 2018-01-30 Walter Kidde Portable Equipment Inc. Bi-directional communication between electronic components
US9727506B2 (en) * 2015-10-01 2017-08-08 Sony Corporation Communication system, communication system control method, and program
US9960981B2 (en) * 2015-10-08 2018-05-01 Sony Corporation Communication device, communication method, program, and communication system
US20170104607A1 (en) * 2015-10-13 2017-04-13 Qualcomm Incorporated Methods to avoid i2c void message in i3c

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120331196A1 (en) * 2010-02-26 2012-12-27 Mike Erickson Restoring stability to an unstable bus
US20140229644A1 (en) * 2013-02-12 2014-08-14 Haran Thanigasalam Method, apparatus, system for including interrupt functionality in sensor interconnects
KR20150021616A (ko) * 2013-08-20 2015-03-03 엘지디스플레이 주식회사 I2c 통신을 이용한 영상 표시장치의 구동장치와 그 구동방법

Also Published As

Publication number Publication date
US20170221409A1 (en) 2017-08-03
US10347170B2 (en) 2019-07-09
KR102454973B1 (ko) 2022-10-17

Similar Documents

Publication Publication Date Title
KR102447016B1 (ko) 디스플레이 구동 집적 회로, 디스플레이 시스템, 및 디스플레이 구동 집적 회로의 구동 방법
KR102471042B1 (ko) 표시 장치 및 이의 불량 검출 방법
KR101751357B1 (ko) 타이밍 제어부의 복구 방법 및 이를 수행하기 위한 구동 장치
US10438526B2 (en) Display driver, and display device and system including the same
KR20160024278A (ko) 호스트와 이를 포함하는 멀티 디스플레이 시스템
US20090182921A1 (en) General purpose interface controller of resoure limited system
US10671198B2 (en) Display device
US20190364237A1 (en) Dynamic vision sensor, electronic device and data transfer method thereof
CN112732110A (zh) 触摸电路、触摸显示装置及其触摸驱动方法
CN112817474A (zh) 显示装置及其操作方法
CN110782821A (zh) 显示设备及其驱动方法
WO2021230524A1 (ko) 플리커 현상을 경감하는 디스플레이 장치 및 그것을 포함하는 전자 장치
US8619066B2 (en) Liquid crystal display
US20150302822A1 (en) Display driver ic and display system including the same
US9710875B2 (en) Image transmission apparatus and image processing method thereof
CN103546741A (zh) 一种热插拔检测方法及装置
WO2012172976A1 (ja) 半導体集積装置、表示装置、および半導体集積装置のデバッグ方法
WO2019031698A1 (ko) 하이 스피드 영상 컬리브레이션이 가능한 led 전광판
US20190197929A1 (en) Driving apparatus of display panel and operation method thereof
KR20160087455A (ko) 디스플레이 장치
TW200305342A (en) Embedded and programmable gamma correction circuit and method
KR102454973B1 (ko) 데이터 통신의 오류 복구 방법, 이를 수행하는 데이터 통신 시스템 및 이 데이터 통신 시스템을 포함하는 표시 장치
CN101561788B (zh) 通用接口控制器
WO2021261919A1 (ko) 디스플레이의 리프레쉬 레이트를 동적으로 조정하는 전자 장치
KR102189928B1 (ko) MIP(Memory Inside Pixel) 디스플레이를 포함하는 시스템의 데이터 전송 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant