KR20170086580A - 상이한 플랫폼 간의 효율적인 파형 포팅 가능성을 위한 장치 및 방법 - Google Patents

Abstract

채널화된 하드웨어 독립적 파형을 생성하기 위한 방법 및 장치는 파형과 연관된 메타데이터를 생성하는 것으로서, 메타데이터는 주파수 리스트, 위상 리스트 및 진폭 정보를 포함하고, 메타데이터는 채널의 수와 무관하게 생성되는, 메타데이터를 생성하는 것; 채널 선택, 주파수, 위상 및 진폭 파라미터를 생성하기 위해 메타데이터를 해석하는 것; 디지털 신호를 생성하기 위해 다이렉트 디지털 합성기(DDS)에 주파수, 위상 및 진폭 파라미터를 제공하는 것; 생성된 디지털 신호로부터 복수의 채널화된 파형을 생성하기 위해 채널 선택기에 채널 선택 파라미터를 제공하는 것; 및 복수의 통신 채널을 통해 복수의 채널화된 파형을 송신하는 것을 포함한다.

Description

상이한 플랫폼 간의 효율적인 파형 포팅 가능성을 위한 장치 및 방법{APPARATUS AND METHOD FOR EFFICIENT WAVEFORM PORTABILITY BETWEEN DIFFERENT PLATFORMS}

본 발명은 일반적으로 전자 회로 및 파형 생성 기술에 관한 것으로서, 보다 상세하게는 상이한 플랫폼 간의 효율적인 파형 포팅 가능성을 위한 장치 및 방법에 관한 것이다.

디지털 광대역 아키텍처는 고속 디지털 통신에 점점 더 많이 사용되고 있다. 광대역은 일반적으로 킬로헤르츠에서 멀티 기가헤르츠 대역폭까지의 대역폭을 지칭한다. 고려되는 신호의 대역폭이 이들 신호를 처리하는 디지털 로직의 속도보다 (예를 들어, 배수) 큰 경우, 보다 느린 회로에서 고 대역폭 신호를 수용하기 위해 채널화된 아키텍처가 사용된다. 다이렉트 디지털 합성기(direct digital synthesizer, DDS)는 고정 주파수 기준 클록으로부터 임의의 파형을 생성하는 일종의 주파수 합성기이다. DDS는 출력 신호를 디지털식으로 구성하기 위한 로직 및 메모리, 및 디지털 도메인에서 아날로그 도메인으로 신호를 컨버팅하기 위한 데이터 컨버젼 디바이스를 사용함으로써, 신호를 생성하기 위해 결과의 디지털 정의에 기초하는 디지털 결정성 주파수 합성 기술을 사용한다. 즉, 신호를 구성하는 DDS 방법은 디지털 원리를 사용하며, 정확한 진폭, 주파수 및 위상이 알려져 있고 제어될 수 있다.

아날로그 전압 제어 발진기가 파형을 생성하는데 통상적으로 사용되었으며, 이는 제한된 주파수 범위를 초래한다. 디지털 아키텍처에서, 현재의 관행은 다이렉트 디지털 합성을 수반하며, 여기서 다수의 병렬 DDS 회로가 디지털 로직의 배수인 속도로 대역폭에 대해 직접적으로 매우 빠른 속도로 I/Q를 생성한다. 다른 통상적인 방법에서, 시간의 함수로서 주파수, 위상 및 진폭 파라미터의 특정 인스턴스화를 갖는 파형으로서 정의된 각각의 기술은 채널화된 구조가 아키텍처의 채널을 명시적으로 스위칭하거나 채널을 선택하는 특정 파라미터를 갖는다는 것을 알고 있어야 한다. 각각의 기술은 통상적으로 그와 연관된 DDS를 가지며, 원시 I/Q 데이터는 데이터 레인으로 전달된다.

채널화된 무선 수신기는 무엇보다도 상이한 채널에서의 출력 신호의 상이한 신호 처리, 상이한 채널과 관련된 하드웨어의 물리적 분리, 채널당 데이터 레이트 감소, 및 교차 채널 간섭 효과의 배제를 수행하기 위해 착신 무선 주파수 신호를 복수의 주파수 분리 세그먼트로 나눈다. 그러나, 이러한 통상적인 채널화 기술에서는, 주파수 및 채널이 각각의 신호에 대해 산출되고 특정되어야 하는데, 이는 특히 신호를 합산할 때 복잡성을 추가한다. 채널화된 아키텍처의 광대역 수신 측에서 많은 시도가 이루어졌다. 또한, 통신용과 같은 협대역 무선 파형의 송신 측에 대한 아키텍처가 존재한다. 그러나, 광대역 채널화된 송신 아키텍처에 대해서는 거의 연구되지 않았다.

또한, 파형(기술)은 종종 플랫폼 의존적인 아키텍처로 인해 플랫폼 간에 포팅(porting)하기가 어렵다. 보통 수정된 파형이 새 플랫폼에 포팅될지를 확인하기 위해 시뮬레이터에 대한 광범위한 테스트와 같은 많은 확인이 필요하다. 대부분의 기존 파형 생성기는 플랫폼 의존적이고, 특정 채널화 체계 또는 병렬화 체계에 맞게 수정되어야 한다. 포팅 가능하도록 작성하기 위한 많은 시도가 있었다. 주요 시도는 C 코드 또는 다른 범용 코드 작성을 목표로 했다. 그러나, C 코드(및 대부분의 다른 코딩 언어)의 문제는 이러한 언어가 필드 프로그래밍 가능한 게이트 어레이(Field Programmable Gate Array, FPGA) 및 기타 프로그래밍 가능한 로직 디바이스로 포팅 가능하지 않으므로, 많은 FPGA 기반 플랫폼에 적용할 수 없다는 것이다.

이러한 문제는 상이한 플랫폼으로 포팅할 수 있어야 하는 광대역 채널화 아키텍처에서 집계되고 더욱 힘들어진다.

일부 실시예에서, 본 발명은 파형 설계를 위한 메타데이터 접근법을 사용하여 파형(기술)을 생성하는 방법 및 장치이다. 일부 실시예에서, 본 발명은 메타데이터를 해석하고 메타데이터에 대응하는 파형을 생성하는 메타데이터 해석기 회로를 포함하는 시스템이다. 그러면, 메타데이터 기반 파형은 거의 수정하지 않고 다른 (상이한) 플랫폼으로 포팅될 수 있다.

일부 실시예에서, 본 발명은 채널화된 하드웨어 독립적 파형을 생성하는 방법이다. 방법은 파형과 연관된 메타데이터를 생성하는 단계로서, 메타데이터는 주파수 리스트, 위상 리스트 및 진폭 정보를 포함하고, 메타데이터는 채널의 수와 무관하게 생성되는, 메타데이터를 생성하는 단계; 채널 선택, 주파수, 위상 및 진폭 파라미터를 생성하기 위해 메타데이터를 해석하는 단계; 디지털 신호를 생성하기 위해 다이렉트 디지털 합성기(direct digital synthesizer, DDS)에 주파수, 위상 및 진폭 파라미터를 제공하는 단계; 생성된 디지털 신호로부터 복수의 채널화된 파형을 생성하기 위해 채널 선택기에 채널 선택 파라미터를 제공하는 단계; 및 복수의 통신 채널을 통해 복수의 채널화된 파형을 송신하는 단계를 포함한다.

일부 실시예에서, 본 발명은 채널화된 하드웨어 독립적 파형을 생성하기 위한 장치이다. 장치는 파형과 연관된 메타데이터를 생성하기 위한 메타데이터 생성기 회로로서, 메타데이터는 주파수 리스트, 위상 리스트 및 진폭 정보를 포함하고, 메타데이터는 채널의 수와 무관하게 생성되는, 메타데이터 생성기 회로; 채널 선택, 주파수, 위상 및 진폭 파라미터를 생성하기 위해 메타데이터를 해석하기 위한 메타데이터 해석기 회로; 디지털 신호를 생성하기 위해 주파수, 위상 및 진폭 파라미터를 입력하기 위한 다이렉트 디지털 합성기(DDS); 및 생성된 디지털 신호로부터 복수의 채널화된 파형을 생성하기 위해 채널 선택 파라미터를 입력하고, 복수의 통신 채널을 통해 복수의 채널화된 파형을 송신하기 위한 채널 선택기 회로를 포함한다.

일부 실시예에서, 본 발명은 병렬화된 하드웨어 독립적 파형을 생성하는 방법이다. 방법은 파형과 연관된 메타데이터를 생성하는 단계로서, 메타데이터는 주파수 리스트, 위상 리스트 및 진폭 정보를 포함하고, 메타데이터는 병렬 파형 경로의 수와 무관하게 생성되는, 메타데이터를 생성하는 단계; 병렬 파형 경로 각각에 대해 각각, 복수의 상이한 위상 파라미터, 및 주파수 및 진폭 파라미터를 생성하기 위해 메타데이터를 해석하는 단계; 복수의 다이렉트 디지털 합성기(DDS)에 주파수 및 진폭 파라미터를 제공하는 단계; 복수의 디지털 신호를 생성하기 위한 각각의 DDS에 복수의 상이한 위상 파라미터 각각을 제공하는 단계; 및 복수의 통신 채널을 통해 복수의 디지털 신호를 송신하는 단계를 포함한다.

일부 실시예에서, 본 발명은 병렬화된 하드웨어 독립적 파형을 생성하기 위한 장치이다. 장치는 파형과 연관된 메타데이터를 생성하기 위한 메타데이터 생성기 회로로서, 메타데이터는 주파수 리스트, 위상 리스트 및 진폭 정보를 포함하고, 메타데이터는 병렬 파형 경로의 수와 무관하게 생성되는, 메타데이터 생성기 회로; 병렬 파형 경로 각각에 대해 각각, 복수의 상이한 위상 파라미터, 및 주파수 및 진폭 파라미터를 생성하기 위해 메타데이터를 해석하기 위한 메타데이터 해석기 회로; 주파수 및 진폭 파라미터를 입력하기 위한 복수의 다이렉트 디지털 합성기(DDS); 및 복수의 통신 채널을 통해 송신될 복수의 디지털 신호를 생성하기 위한 복수의 DDS 각각에 복수의 상이한 위상 파라미터 각각을 제공하기 위한 위상 선택기를 포함한다.

도 1은 광대역 역 채널화 디바이스의 블록도를 도시한다.
도 2는 본 발명의 일부 실시예에 따른 원시 I/Q 데이터를 사용하는 파형/기술 생성기의 블록도를 도시한다.
도 3은 본 발명의 일부 실시예에 따른 채널화된 포팅 가능한 파형 생성 회로의 예시적인 블록도이다.
도 4는 본 발명의 일부 실시예에 따른 병렬 포팅 가능한 파형 생성 회로의 예시적인 블록도이다.
도 5는 본 발명의 일부 실시예에 따른 채널화된 포팅 가능한 파형 생성 회로에 대한 예시적인 프로세스 흐름도이다.
도 6은 본 발명의 일부 실시예에 따른 새로운 파형으로 스왑하기 위한 모듈식 아키텍처를 도시한다.
도 7은 본 발명의 일부 실시예에 따른 병렬 포팅 가능한 파형 생성 회로에 대한 예시적인 프로세스 흐름도이다.

일부 실시예에서, 본 발명은 모듈식이고 광대역 또는 협대역, 채널화된 또는 병렬 경로 유형의 아키텍처에 동일하게 맞을 수 있고 따라서 플랫폼 독립적 파형을 구성하기 위한 아키텍처, 회로 및 방법을 포함한다. 따라서, 본 발명은 병렬 아키텍처와 채널화된 아키텍처 간에 동일한 파형이 포팅될 수 있게 한다. 본 발명은 주어진 샘플 레이트 및 비트 깊이, 예를 들어 클록 단위로 업데이트되는 다수의 복잡한 재밍(jamming) 파형에 있어서 그 복잡성에 관계없이 임의의 파형에 적용 가능하다. 본 발명의 프로세스는 FPGA, 이산 또는 집적 회로, 특수 하드웨어에 의해 실행되는 펌웨어 또는 상기 하드웨어/구조의 임의의 조합을 사용하여 구현될 수 있다.

각각의 파형 생성 기술은 시간의 함수로서 주파수 리스트를 생성한다. 파형 생성 기술의 서브세트에 대해, 위상 리스트 및 진폭 리스트가 또한 구성될 필요가 있다. 일부 실시예에 따르면, 임의의 가능한 파형 또는 파형의 조합은 이들 3개의 리스트로 구성될 수 있다. 이 기술은 임의의 채널화된 아키텍처를 의식하거나 사용할 필요가 없고, 이 기술은 자체 I/Q를 생성할 필요가 없기 때문에 동일한 아키텍처에서 다수의 기술을 저렴하고 효율적으로 구성할 수 있다. 광대역 다이렉트 디지털 합성기(DDS) 채널화기 회로는 기저대역 I/Q를 생성하고 시간의 함수로 정확한 채널을 선택하기 위해 주파수 함수 리스트를 해석한다. 다수의 "주파수 함수 리스트"는 다수의 동시적 기술, 기술 정류 등을 가능하게 하기 위해 함께 멀티플렉싱될 수 있다.

현재 전자전(electronic warfare, EW) 및 유사한 애플리케이션에서, 디지털 아키텍처는 극도의 광대역 RF 파형(수백 MHz - 수 GHz)을 생성하는 데 사용된다. FPGA 및 다른 디지털 구현은 다이렉트, 단일 채널, 기저대역 접근법을 사용하여 협대역 재밍 기술(최대 수백 MHz)을 제공할 정도로 충분히 빠르게 작동한다. 그러나, 대역폭이 디지털 로직의 데이터 레이트보다 큰 광대역 기술을 가능하게 하기 위해, 채널화 접근법은 다수의 채널 중 임의의 하나를 통해 기저대역 신호를 전달한다.

DDS 기반 회로는 나머지 송신 체인에 대한 송신 아키텍처를 매우 단순화한다. 광대역 채널 변환 회로는 송신할 광대역 주파수의 리스트를 수신한다. 그 다음에, 이 광대역 주파수 리스트는 주어진 채널 및 해당 특정 채널에서 사용되는 주파수로 변환된다. 그 회로는 또한 위상 변조 및 진폭 변조뿐만 아니라 시간 정류를 결정한다. 이 정보는 복수의 통신 채널에 걸쳐 송신되도록 역 채널화기에 시간의 함수로서 적절한 파형, 예를 들어 기저대역 디지털 I/Q 신호를 출력하기 위해 DDS 회로 및 최종적으로 채널 디멀티플렉서를 통해 공급된다. 그 다음에, 송신된 파형은 광대역 디지털 파형으로 컨버팅되고, 그 다음에 필요한 경우 디지털 아날로그 컨버터에 의해 넓은 아날로그 파형으로 변환된다. 이는 사용되는 채널화된 아키텍처에 관계없이 새로운 재밍 기술이 파라미터, 예를 들어 주파수 리스트만 생성하면 되는 전체 아키텍처를 가능하게 한다. 따라서, 특정 채널화기 블록이 변경되더라도, 예를 들어 하드웨어가 보다 고속으로 업그레이드되더라도, 기술은 유효하게 유지되고 채널 선택 회로만이 업데이트된다.

광대역 채널 변환 회로는 주파수 리스트 및 진폭 및 위상 명령을 적절한 채널 선택 및 채널 내 DDS 명령으로 변환한다. 채널 디멀티플렉서 회로 및 채널 내 진폭 및 위상 진폭 회로는 Chirp, DRPM, RPM, 랜덤 슬로프 생성(Random Slope Generation, RSG), Wideband Noise, Subcarriers 등을 포함하는 임의의 알려진 재밍 기술로부터 새로운 구현을 생성하는 데 사용된다.

도 1은 통상적인 광대역 역 채널화 디바이스(100)의 블록도를 도시한다. 입력 메타데이터(110)는 파형의 주파수, 위상 및 진폭을 정의하는 시간의 함수로서의 개별 파라미터의 리스트다. 이러한 파라미터는 모든 디지털 시간 단계(클록 사이클)만큼 자주 변경될 수 있지만, 파라미터 값의 변화가 발생하는 경우에만 변경될 수 있다. 주파수 데이터(112)는 주파수 생성기(114)에 제공된다. 비트 베셔(bit basher, 118)는 채널 선택 데이터(116)를 수신하고, 선택 출력(120, 122, 124 및 126)을 생성하기 위해 입력의 슬라이싱, 조작, 연결 및 증대를 수행한다. 비트 베셔(118)에 의해 수행될 동작은 Verilog™와 같은 소프트웨어 툴을 사용하여 구현될 수 있다. 비트 베셔(118)는 정의된 포트에서 선택 출력(120, 122, 124, 126)을 제공하는데, 여기서 포트의 수는 표현의 수와 같다. 도 1에서, 비트 베셔(118)는 4개의 선택 비트(190, 192, 194, 196)로 제 1 디멀티플렉서(130) 및 제 2 디멀티플렉서(132)에 입력으로서 출력(120, 122, 124, 126)을 제공한다.

위상 데이터(140)는 DDS(142)의 위상 입력(141)에 제공된다. 서브 주파수 데이터(115)는 주파수 DDS 입력(144)에서 DDS(142)에 제공된다. DDS(142)는 사인파(146) 및 코사인파(148)로서 기저대역 디지털 I/Q 신호를 제공한다. 사인파(146)는 제 2 곱셈기(156)의 제 1 입력(158)에 제공된다. 코사인파(148)는 제 1 곱셈기의 제 1 입력(152)에 제공된다. 진폭 데이터(160)는 제 1 곱셈기(150)의 제 2 입력(154) 및 제 2 곱셈기(156)의 제 2 입력(159)에 제공된다. 제 1 곱셈기(150) 및 제 2 곱셈기(156)는 각각 제 1 멀티플렉서(130) 및 제 2 디멀티플렉서(132)의 데이터 입력(190)에 출력(153, 157)을 제공한다.

입력 메타데이터(110), 즉 주파수(112), 위상(140) 및 진폭(160)은 채널의 수에 관계없이 동일한 포맷으로 생성되고 조작된다. 주파수 생성기(114) 및 DDS(142)의 동작을 통해, 입력 메타데이터(110)는 제 1 디멀티플렉서(130)의 출력(170) 및 제 2 멀티플렉서(132)의 출력(172)에서 동적 I/Q 데이터로 변환된다. 따라서, 각각의 기술이 그 자체의 원시 데이터를 전송하는 대신에 입력 메타데이터(110)를 제공하기 위해 포인트가 사용된다. 입력 메타데이터(110)는 N개의 채널로 스케일링되어 임의의 넓은 순간 대역폭을 생성한다.

도 2는 본 발명의 일부 실시예에 따른 원시 I/Q 데이터를 사용하는 기술 생성기(200)의 블록도를 도시한다. 도시된 바와 같이, 원시 I/Q 데이터는 복수의 FPGA의 데이지 체인(daisy-chain)으로 전송되어 각각의 FPGA 내에서 수정된다. 데이터는 최종 형태로 전송되고 채널화기에서 전송된다. 보다 구체적으로, ADC(210)는 REX 컨버터(미도시)로부터의 IF 입력(212)을 샘플링한다. 포맷화기 FPGA(214)는 ADC 데이터를 I/Q 채널로 채널화하기 위한 채널화기(216)를 제공한다. 스마트 분배 시스템(smart distribution system, SDS, 218)은 PE#1(220)로 중간 채널을 전송한다. PE#1(220)에서, PDW 생성기(222)는 신호 에너지를 검출하고 신호 ToA, 진폭, 펄스 폭, 주파수, POP를 추출하고 송신 태그를 적용한다. PDW는 파라미터 추출을 위해 DSP(224)로 전송된다. DSP(224)는 PRI(226)를 추출한다. 트래커 DSP(228)는 PDN(232)을 통해 RTG에 ATOA/ATOS 예측치(230)를 전송한다. 트래커 DSP(228)는 호스트 PC(234)에 정기적인 상태 보고를 전송한다.

디지털-아날로그 컨버터(digital-to-analog converter, DAC, 240)는 REX 업컨버터(미도시)에 IF 에너지(242)를 출력한다. 포맷화기 FPGA(214)는 채널에 채널 입력을 패딩하고, 그 다음에 역 채널화기(244)는 I/Q 스트림의 채널을 DAC로 분리한다. SDS(246)는 WBC(238)의 포맷화기 FPGA(214)에 RTG, 리피터 및 잡음 I/Q 데이터를 전송한다. SDS(248)는 잡음 제어 DSP(252)에 의해 잡음 기술 파형과 합산되는 잡음 PE#3(250)에 RTG 및 리피터 I/Q 데이터를 전달한다.

PE#2(241)의 결합기(254)는 RTG(256)를 리피트 채널(258)과 합산하고, RTG DSP(260)는 ATOA 및 ATOS 업데이트(262)를 사용하여 타겟 오프셋 명령을 업데이트한다. AM/FM DSP(264)는 타겟 변조 레이트를 업데이트하고 각각의 타겟에 변조를 적용한다. 따라서, 도 2에서, 원시 I/Q 데이터(257, 259, 236)는 FPGA의 데이지 체인으로 전송된다. 또한, 원시 I/Q 데이터는 FPGA 각각, 즉 220, 241, 250 내에서 수정된다.

도 3은 본 발명의 일부 실시예에 따른 채널화된 포팅 가능한 파형 생성 회로의 예시적인 블록도이다. 도시된 바와 같이, 기술/파형 생성기(302)는 상이한 채널화된 하드웨어 플랫폼에 걸쳐 포팅 가능한 메타데이터를 포함하는 파형을 생성한다. 메타데이터는 파형의 예를 들어 주파수, 위상 및 진폭을 정의하는 개별 파형 파라미터의 리스트이다. 메타데이터는 생성된 파형이 상이한 하드웨어 플랫폼에 걸쳐 포팅 가능하도록 시스템의 채널의 수에 관계없이 동일한 포맷으로 생성되고 조작된다. 주파수, 위상 및 진폭 메타데이터 및 이를 생성하기 위한 회로의 예는 발명의 명칭이 "Circuits And Method To Enable Efficient Generation Of Direct Digital Synthesizer Based Waveforms Of Arbitrary Bandwidth"인, 공동 소유된 미국 특허 출원 제13/910,731호에서 상세히 제공되며, 그 전체 내용은 참조로서 본원에 명시적으로 포함된다.

파형 생성기(302)는 메타데이터를 생성하는 메타데이터 생성기를 포함한다. 예를 들어, 105 MHz 및 1107 MHz와 같이 매 시간 단계마다 두 개의 출력 주파수(Fout) 사이에서 교번할 수 있는 파형이 필요하다고 가정한다. 그러면, 메타데이터 생성기 회로는, 주파수 리스트가 MHz 단위로 해석된다고 가정하면, 105, 1107, 105, 1107 등을 나타내는 교번하는 시간 단계에 대한 디지털 값을 출력할 것이다. 그러나, FPGA 또는 현대의 FPGA에 대한 DDS와 같은 현대의 디지털 디바이스의 클록킹 속도 제한으로 인해, 수백 MHz, 예를 들어 200 MHz의 샘플링 레이트로만 주파수 값을 받아들일 수 있고, 따라서 파형은 샘플링 레이트의 반(나이키스트(Nyquist) 레이트)의 출력 주파수, 이 예에서 100 MHz까지 생성된다. 따라서, 이 주파수 메타데이터는 디지털 DDS에서 사용 가능한 주파수 범위로 변환되어야 한다.

일부 실시예에서, 주파수 메타데이터는 예를 들어 주파수 변조기 회로(304)의 주파수 분할기를 통해 채널 폭(채널 대역폭)으로 나눠진다. 그 다음에, 주파수 메타데이터(파라미터)는 변조기 회로(304)에 의해 해석된다. 변조기 회로(304)는 디지털 분할을 수행하여 몫 및 나머지를 생성함으로써 주파수 메타데이터를 변조하며, 그 다음에 몫 및 나머지는 각각 채널 선택기 및 DDS 주파수로서 각각 사용된다.

예를 들어, 채널화된 아키텍처에서, 1107 MHz를 달성하기 위해서는 (각각의 채널이 예를 들어 100 MHz 폭이라고 가정), 1107 MHz 메타데이터 파라미터는 100 MHz로 나눠진다. 7 MHz의 나머지는 DDS에 대한 주파수 입력 파라미터이고, 몫 11은 1100 - 1200 MHz를 나타내는 12번째 채널(첫 번째 채널이 채널 0이라고 가정)로 DDS 출력을 라우팅하는 데 사용되어 역 채널화기의 출력이 최종적으로 1107 MHz가 될 것이다.

이 주파수 메타데이터 개념의 주된 유용성은 아키텍처의 변경에 따라 기술이 업데이트될 필요없이 기술을 구성하도록 회로가 제작되거나 펌웨어가 프로그래밍되는 것을 가능하게 하고, 따라서 채널화기에 의해 원하는 주파수 리스트가 어떻게 해석되고 생성되는지에 대해 또는 병렬로 샘플을 생성하는 것에 대해 설계가 전천후일(agnostic) 수 있다는 것이다. 이 메타데이터 주파수 리스트가 없다면, 105 MHz, 1107 MHz, 105 MHz, 1107 MHz 등의 주파수 출력을 달성하기 위해 FPGA를 프로그래밍하는 설계자는 아키텍처가 채널화된 경우 각각의 채널의 폭이 얼마인지, FPGA 클록 속도가 얼마인지, 얼마나 많은 채널이 존재하는지와 같이 사용되고 있는 특정 유형의 아키텍처를 의식해야 하고, 주파수 리스트 출력을 생성할 때 이 파라미터 각각을 고려해야 한다. 이 예에서, 주파수 메타데이터를 사용하지 않는 설계자는 채널 2에서 5 MHz, 채널 12에서 7 MHz, 채널 2에서 5 MHz, 채널 12에서 7 MHz 등을 명시적으로 특정해야 한다. 이 방식으로는, DDS 및 채널 번호 모두가 특정되어야 한다. 예를 들어 역 채널화기에서 105 MHz, 1107 MHz, 105 MHz, 1107 MHz 등의 동일한 주파수 출력을 달성하기 위해 채널 폭이 120 MHz로 변경되면, 설계자는 채널 1에서 105 MHz, 채널 10에서 27 MHz 등으로 특정하도록 설계를 업데이트해야 할 것이다.

유사하게, 위상 메타데이터(파라미터)는 모든 채널에 대해 단일 위상 값을 선택하는 위상 선택기 회로(306)에 의해 해석된다. 일부 실시예에서, 하나의 출력을 제외하고 위상 선택기 회로(306)의 모든 출력은 접지된다. 따라서, 통상적인 경우에서 I/Q 데이터가 전송되는 대신에, 메타데이터 파라미터가 DDS로 전송된다.

주파수 변조기 회로(304)의 출력은 위상 값 및 진폭 메타데이터와 함께 DDS(310)에 입력된다. 주파수 나누기의 몫은 채널 선택기(312)에 입력되어 적절한 채널을 선택한다. 일부 실시예에서, 채널 선택기는 디멀티플렉서로서 구현되고, 몫은 디멀티플렉서에 대한 선택 입력으로서 사용되어 어떤 출력 채널이 채널 선택기에서 표명되는지를 특정한다. 몫 및 나머지는 다음과 같이 역 채널화기(314)에 입력되고 사용되는 채널 폭 파라미터를 갖는 분할기 블록을 통해 계산된다:

몫 (Fout/channel_width) = 선택될 채널 수

나머지 (Fout/channel_width) = DDS에 대한 입력 주파수

상이한 채널화기(즉, 상이한 하드웨어 플랫폼)에 대해, channel_width 파라미터만 변경할 필요가 있고, 파형 자체는 변경할 필요가 없다.

DDS(310)는 단일 채널의 데이터 레이트에서 의도된 파형에 대한 I/Q 데이터를 생성한다. DDS의 출력은 채널 선택기(312)에 입력된다. 파형 생성기(302) 및 DDS(310)는 역 채널화기(312)로 하나 이상의 채널을 통해 송신되도록 채널 선택기(312)의 출력에서 입력 메타데이터를 동적 디지털 신호로 변환한다. 일부 실시예에서, DDS의 출력은 기저대역 I/Q 데이터이다. 채널 선택기는 역 채널화기의 적절한 채널을 통해 기저대역 I/Q를 전달한다. 이 실시예에서, 역 채널화기는 주어진 채널의 기저대역 I/Q를 RF 주파수까지 컨버팅하는 특성을 갖는다. 예를 들어, 각각의 채널이 대역폭이 100 MHz이면 ,채널 0의 임의의 데이터는 대역 0 - 100 MHz로 컨버팅되고, 채널 2의 신호는 대역 100 - 200 MHz로 컨버팅되는 등이다.

일부 실시예에서, 다수의 신호가 다수의 DDS에 의해 동시에 생성되고 다수의 채널 선택기를 통해 동시에 라우팅될 수 있고, 주어진 채널로 라우팅된 다수의 기저대역 I/Q 신호는 역 채널화기(314)에 삽입되기 전에 함께 더해질 수 있다. 일부 실시예에서, 다수의 기저대역 I/Q 신호는 동시에 역 채널화기의 상이한 채널로 라우팅된다. 일부 실시예에서, 신호는 하나의 시간 인스턴트에 하나의 채널로부터 라우팅되고, 다음 클록 사이클에서 상이한 채널로 라우팅되도록 스위칭될 수 있다. 역 채널화기의 이러한 특성은 넓은 대역 폭을 달성할 수 있게 한다. 채널 선택기(312)의 출력은 역 채널화기(314)로 (예를 들어, 유선 또는 무선 네트워크를 통해) 송신될 수 있다. 역 채널화기의 출력은 DAC(316)로 출력된다.

위상 및 진폭 메타데이터 리스트는 위상, 진폭 및 주파수 값이 세트로 주어지도록 주파수 메타데이터(Fout)와 동기식으로 전송된다. 일부 실시예에서, 위상, 진폭 및 주파수 메타데이터는 매 클록 사이클마다 재전송되지 않고, 오히려 원하는 주파수가 변경되는 경우와 같은 이벤트 변경 중에만 전송된다. 예를 들어, 연속 웨이브(CW) 톤의 IF 값(Fout)에서 CW 톤을 생성하기 위해 주파수에 대한 단일 값만이 전송될 것이다.

도 4는 본 발명의 일부 실시예에 따른 병렬 포팅 가능한 파형 생성 회로의 예시적인 블록도이다. 도시된 바와 같이, 기술/파형 생성기(402)는 생성된 파형이 상이한 채널화된 하드웨어 플랫폼에 걸쳐 포팅 가능하도록 메타데이터를 갖는 파형을 생성한다. 파형 생성기(402)는 도 3의 파형 생성기(302)와 유사하게, 메타데이터 생성기를 포함한다. 일부 실시예에서, 2 개의 메타데이터 생성기 회로(302 및 402)는 채널화된 DDS 아키텍처 및 병렬 DDS 아키텍처 모두에서 동일한 인터페이스를 참조하여, 메타데이터 생성기 회로가 변경없이 플랫폼들에 걸쳐 포팅될 수 있게 한다. 그 다음에, 주파수 메타데이터는 예를 들어 주파수 변조기 회로(404)의 주파수 분할기를 통해 병렬 DDS 경로의 수로 나눠진다. 변조기 회로(404)는 디지털 분할을 수행하여 몫 및 나머지를 생성함으로써 주파수 메타데이터를 변조한다. 이러한 (병렬 채널) 경우에, 변조기 회로(404)는 DDS 주파수로서 사용되도록 M개의 DDS(410) 각각에 몫을 출력한다. 그러나, 나머지 출력은 사용되지 않으며 일부 실시예에서는 접지될 수 있다.

위상 메타데이터(파라미터)는 위상 선택기 회로(406)에 의해 해석되며, 위상 선택기 회로는 M개의 DDS(410) 각각에 대한 고유한 위상 값을 선택한다. 즉, 위상 선택기 회로(404)는 메타데이터 정보를 해석하여 병렬 채널 각각에 대한 적절한 위상 응답을 생성한다. 따라서, 채널화된 경우에 데이터가 오직 단일 DDS로만 전송되는 대신에, 메타데이터 파라미터 출력은 M개의 DDS로 산개된다. 예를 들어, M개의 DDS를 갖는 병렬 아키텍처에 있어서, 시스템의 총 샘플링 주파수 Fs는 M*Fdds로 산출되며, 여기서 Fdds는 시스템의 각각의 DDS의 클록 레이트이다. 그러면, 원하는 출력 주파수 Fout에 대한 각각의 DDS에 대한 주파수 입력 파라미터는 Fout/M이다. 예를 들어, 400 MHz 출력 주파수가 요구되고 4개의 DDS가 존재하면, 400/4 = 100 MHz가 주파수로서 각각의 DDS에 입력될 것이다. 일부 실시예에서, DDS는 주파수 대신에 위상 증가 파라미터를 받아들이고, 이 경우 채널 변조기 블록이 이러한 변환을 한다. DDS는 종종 예를 들어 사인파의 1000개의 상이한 위상 값 테이블로 구현된다. DDS의 클록 속도(Fdds)가 200 MHz이면, 위상 증가 값 1은 한 주기의 사인파를 생성하기 위해 1024개의 출력 샘플을 필요로 한다는 것을 의미할 것이다. 이 경우 각각의 출력 샘플은 200 MHz 클록으로 매 5 ns마다 출력되기 때문에, 하나의 전 주기의 사인파를 출력하기 위해 5000 ns 또는 5 us가 걸릴 것이고, 따라서 위상 증가 값이 1이면, 출력 주파수는 200 kHz일 것이다. 위상 증가 값이 최대 500(테이블 크기의 절반)이면, 100 MHz 출력 주파수와 동일한 주기에 있어서, 한 주기는 총 10 ns 동안 2개의 출력 샘플을 필요로 할 것이다.

따라서, DDS(Fin)에 대한 주파수 파라미터 입력은 phase_increment 및 "sine_table_size" 파라미터와 관련된다. sine_table_size는 사인 테이블의 엔트리 1이 사인파의 제 1 포인트이고, 엔트리 2가 제 2 포인트 등인 사인파의 위상 및 진폭 값을 포함하는 룩업 테이블의 크기이다. 따라서, 순서대로 사인 테이블의 엔트리를 판독하여 사인파가 처리될(play out) 수 있다. 엔트리가 주어진 샘플링 레이트로 판독되기 때문에, 판독되는 사인파의 주기는 "샘플링 기간" 곱하기 (테이블 전체에 걸쳐) 한 주기의 사인파를 통과하기 위해 "판독된 샘플의 수"와 같다.

예를 들어, 테이블 값이 5 ns 레이트로 판독되면, 1024개 엔트리의 일반적인 테이블 크기가 사용되고, phase_increment는 1로 설정되어 모든 1024개의 엔트리가 순서대로 판독되며, 결과적인 사인파의 주기는 5 ns * 1024 = 5.120 us이다. 위상 증가 값이 2로 증가함에 따라, 이는 사인 테이블로부터 판독될 엔트리가 2만큼 증가되어 제 1 값이 판독되고, 그 다음에 제 3, 제 5 등이 판독된다는 것을 의미한다. Fin, phase_increment 및 sine_table_size 사이의 이러한 수학적 관계는 다음과 같이 설명된다:

Fin = phase_increment/sine_table_size * Fdds (1)

각도로 나타낸 위상 오프셋 각(phase offset angle, POA)은 다음과 같이 M개의 병렬 DDS 각각에 대해 위상 선택기 회로(406)에 의해 계산된다

DDS1에 대한 POA = 1 * Fout/Fs

DDS2에 대한 POA = 2*Fout/Fs

.. .. .. ..

DDS(M-l)에 대한 POA = (M-l)*Fout/Fs (2),

여기서, Fout은 메타데이터 생성기에 의해 주어지는 원하는 출력 주파수이고, Fs는 다시 M*Fdds와 같거나, 모든 M개의 병렬 DDS를 고려할 때 시스템이 수행할 수 있는 총 샘플링 레이트이다. Fclk(412)는 Fs, 즉 샘플이 DAC로 출력될 수 있는 최대 레이트와 같고, DAC의 샘플링 주파수와 동일하다. Fclk(412)는 M개의 병렬 DDS 각각으로부터의 샘플을 DAC에 멀티플렉싱하는 데 사용되며, 이는 슈퍼 샘플 레이트 시스템이라 불린다. 예를 들어, 각각의 DDS는 200 MHz 레이트로 샘플을 출력할 수 있지만, Fclk는 4개의 병렬 DDS(M = 4)가 있는 경우 800 MHz에서 실행될 수 있어, 샘플은 800 MHz 레이트로 DAC에 입력된다. 이는 이 예에서 각각의 개별 DDS의 샘플링 레이트가 단지 200 MHz일지라도 시스템의 효과적인 샘플링 레이트가 800 MHz가 되는 것을 가능하게 한다.

결과적으로, 각각의 DDS는 고유한 위상을 수신하여, M개의 DDS 각각으로부터의 샘플이 순서대로 멀티플렉싱될 때, 출력 스트림은 각각의 개별 DDS가 출력하는 것보다 M배 높은 주파수를 갖는 단일 파형을 생성한다. 예를 들어, 사인파를 출력하는 4개의 DDS의 경우, 위상 값은 4개의 DDS에서 각각 0도, 90도, 180도 및 270도일 수 있어서, DDS로부터의 샘플이 결합되어 멀티플렉서(414)를 통해 단일 파형을 생성하도록 결합될 때, 결합된 파형은 파형의 전체 360도 위상 서클에 걸쳐 순환하는 0, 90, 180, 270, 0, 90, 180, 270 등의 위상을 갖는 샘플을 갖는다. 멀티플렉서(414)는 데이터를 직렬화하는 효과를 가지며 DAC(416)에 단일 데이터 스트림을 제공한다. 예를 들어, 멀티플렉서(414)는 클록 사이클 1에서 DDS 1, 사이클 2에서 DDS 2, 사이클 3에서 DDS 3, 사이클 4에서 DDS 4, 사이클 5에서 DDS 1 등으로부터 데이터를 출력할 것이다.

각각의 적절한 위상 응답은 입력 메타데이터 및 위상 응답을 DDS(410) 각각의 출력에서 디지털 신호로 변환하기 위해 메타데이터 주파수 및 진폭 정보와 함께 대응하는 DDS(410)(1 내지 M)에 입력된다.

일부 실시예에서, 파형 생성기(402)는 도 5와 관련하여 이하에서 보다 상세하게 설명되는 메타데이터 생성기를 포함한다. 그 다음에, 주파수 메타데이터는 주파수 변조기 회로(304)에서 예를 들어 주파수 분할기(미도시)를 통해 채널 폭(채널의 수)으로 나누어진다.

도 5는 본 발명의 일부 실시예에 따른 채널화된 포팅 가능한 파형 생성 회로에 대한 예시적인 프로세스 흐름도이다. 블록(502)에 도시된 바와 같이, 도 3과 관련하여 상술한 바와 같이, 파형과 연관된 메타데이터가 생성된다. 메타데이터는 주파수 리스트, 위상 리스트 및 진폭 정보를 포함하며, 채널화된 시스템의 채널의 수와 무관하게 생성된다. 블록(504)에서, 메타데이터가 해석되어 채널 선택, 주파수, 위상 및 진폭 파라미터를 생성한다. 일부 실시예에서, 메타데이터를 해석하는 것은 채널 선택기에 제공될 몫 및 상기 DDS에 제공될 나머지를 생성하기 위해 주파수 리스트를 채널의 수로 나누고, 상기 DDS에 제공될 모든 채널에 대해 단일 위상을 선택하는 단계를 포함할 수 있다.

그 다음에, 블록(506)에서 주파수, 위상 및 진폭 파라미터가 DDS에 제공되어 디지털 신호를 생성한다. 블록(508)에서, 채널 선택 파라미터는 채널 선택기에 제공되어 생성된 디지털 신호로부터 복수의 채널화된 파형을 생성한다. 그 다음에, 블록(510)에서, 채널화된 파형이 통신 채널을 통해 송신될 수 있다. 일부 실시예에서, 송신된 복수의 채널화된 파형은 디지털 신호를 생성하기 위해 역 채널화될 수 있고, 그 다음에 디지털 신호는 아날로그 신호로 컨버팅될 수 있다.

일부 실시예에서, 복수의 상이한 파형과 연관된 메타데이터가 생성될 수 있다. 그 다음에, 복수의 상이한 파형 각각에 대한 메타데이터는 멀티플렉싱되어 상기 복수의 채널을 통해 송신될 복수의 상이한 디지털 신호를 생성한다. 이러한 방식으로, 다수의 파형이 생성되고, 파형 각각이 동일한 다수의 채널을 통해 채널화되고 송신될 수 있다.

도 6은 본 발명의 일부 실시예에 따른 새로운 것으로 메타데이터 생성기(610)를 스왑하기 위한 모듈식 아키텍처를 도시한다. 도시된 바와 같이, 사용자 정의 기술(파형) 파일(610)이 하드웨어로 컴파일하기 위해 파형 아키텍처(620)에 제공된다. 사용자에 의해 생성된 모델(630)은 사용자 파형, 예를 들어 사용자 파형을 생성하는 데 사용될 수 있다. 파라미터는 단일 파형 블록으로부터 상이한 유형의 파형을 생성하기 위해 제어 프로세서로부터 또는 메모리로부터 레지스터 파일(640)로부터 파형에 제공되고 파형 아키텍처(620)에 또한 제공된다. 파형은 시간 멀티플렉서(650)에서 멀티플렉싱된다. 멀티플렉싱된 파형(652)은 DDS(660)에 입력으로서 제공된다. DDS(660)는 역 채널화기(670)에 출력 신호를 제공하며, 그 다음에 출력 신호는 DAC(680)에 제공된다.

도 7은 본 발명의 일부 실시예에 따른 병렬 포팅 가능한 파형 생성 회로에 대한 예시적인 프로세스 흐름도이다. 블록(702)에 도시된 바와 같이, 도 3과 관련하여 상술한 바와 같이, 파형과 연관된 메타데이터가 생성된다. 메타데이터는 주파수 리스트, 위상 리스트 및 진폭 정보를 포함하며, 병렬 파형 경로의 수와 무관하게 생성된다. 블록(704)에서, 메타데이터가 해석되어 파형 경로 각각에 대한 주파수 및 진폭 파라미터, 및 복수의 상이한 위상 파라미터를 생성한다. 그 다음에 블록(706)에서, 주파수 및 진폭 파라미터는 복수의 DDS에 제공된다. 또한, 블록(708)에서, 상이한 위상 파라미터 각각은 복수의 디지털 신호를 생성하기 위해 각각의 DDS에 제공된다. 그 다음에, 복수의 디지털 신호는 여러 통신 채널을 통해 송신된다. 그 다음에, 송신된 디지털 신호는 디지털 신호를 생성하기 위해 멀티플렉싱된 다음 아날로그 신호로 컨버팅될 수 있다.

일부 실시예에서, 복수의 상이한 파형과 연관된 메타데이터가 생성된 다음에 다중화되어 상기 복수의 병렬 채널을 통해 송신될 복수의 상이한 디지털 신호를 생성할 수 있다. 이러한 방식으로, 다수의 파형이 생성되고 파형 각각이 동일한 다수의 병렬 채널을 통해 송신될 수 있다.

본 발명의 광범위한 진보성에서 벗어나지 않으면서, 상술한 본 발명의 예시된 실시예 및 다른 실시예에 대해 다양한 수정이 이루어질 수 있음을 당업자라면 알 수 있을 것이다. 따라서, 본 발명은 개시된 특정 실시예 또는 배열에 한정되지 않고, 오히려 첨부된 청구항에 의해 규정된 바와 같은 본 발명의 범위 내에 있는 임의의 변경, 개조 또는 수정을 포함하고 하는 것으로 이해되어야 한다.

Claims (16)

1. 채널화된 하드웨어 독립적 파형을 생성하는 방법으로서,
   파형과 연관된 메타데이터를 생성하는 단계로서, 상기 메타데이터는 주파수 리스트, 위상 리스트 및 진폭 정보를 포함하고, 상기 메타데이터는 채널의 수와 무관하게 생성되는, 파형과 연관된 메타데이터를 생성하는 단계;
   채널 선택, 주파수, 위상 및 진폭 파라미터를 생성하기 위해 상기 메타데이터를 해석하는 단계;
   디지털 신호를 생성하기 위해 다이렉트 디지털 합성기(direct digital synthesizer, DDS)에 상기 주파수, 위상 및 진폭 파라미터를 제공하는 단계;
   생성된 디지털 신호로부터 복수의 채널화된 파형을 생성하기 위해 채널 선택기에 상기 채널 선택 파라미터를 제공하는 단계; 및
   복수의 통신 채널을 통해 상기 복수의 채널화된 파형을 송신하는 단계를 포함하는, 채널화된 하드웨어 독립적 파형을 생성하는 방법.
2. 제 1 항에 있어서,
   디지털 신호를 생성하기 위해 송신된 복수의 채널화된 파형을 역 채널화하고, 상기 디지털 신호를 아날로그 신호로 컨버팅하는 단계를 더 포함하는, 채널화된 하드웨어 독립적 파형을 생성하는 방법.
3. 제 1 항에 있어서,
   메타데이터를 해석하는 단계는:
   상기 채널 선택기에 제공될 몫 및 상기 DDS에 제공될 나머지를 생성하기 위해 상기 주파수 리스트를 상기 채널의 수로 나누는 단계; 및
   상기 DDS에 제공될 모든 채널에 대해 단일 위상을 선택하는 단계를 더 포함하는, 채널화된 하드웨어 독립적 파형을 생성하는 방법.
4. 제 1 항에 있어서,
   복수의 상이한 파형과 연관된 메타데이터를 생성하는 단계;
   상기 복수의 상이한 파형 각각에 대한 메타데이터를 멀티플렉싱하는 단계; 및
   상기 복수의 채널을 통해 송신될 복수의 상이한 디지털 신호를 생성하는 단계를 더 포함하는, 채널화된 하드웨어 독립적 파형을 생성하는 방법.
5. 제 1 항에 있어서,
   상이한 수의 채널을 갖는 상이한 플랫폼으로 파형 생성을 포팅하기 위해 오직 상기 채널의 수만을 수정하는 단계를 더 포함하는, 채널화된 하드웨어 독립적 파형을 생성하는 방법.
6. 채널화된 하드웨어 독립적 파형을 생성하기 위한 장치로서,
   파형과 연관된 메타데이터를 생성하기 위한 메타데이터 생성기 회로로서, 상기 메타데이터는 주파수 리스트, 위상 리스트 및 진폭 정보를 포함하고, 상기 메타데이터는 채널의 수와 무관하게 생성되는, 메타데이터 생성기 회로;
   채널 선택, 주파수, 위상 및 진폭 파라미터를 생성하기 위해 상기 메타데이터를 해석하기 위한 메타데이터 해석기 회로;
   디지털 신호를 생성하기 위해 상기 주파수, 위상 및 진폭 파라미터를 입력하기 위한 다이렉트 디지털 합성기(DDS); 및
   생성된 디지털 신호로부터 복수의 채널화된 파형을 생성하기 위해 상기 채널 선택 파라미터를 입력하고, 복수의 통신 채널을 통해 상기 복수의 채널화된 파형을 송신하기 위한 채널 선택기 회로를 포함하는, 채널화된 하드웨어 독립적 파형을 생성하기 위한 장치.
7. 제 6 항에 있어서,
   디지털 신호를 생성하기 위해 송신된 복수의 채널화된 파형을 역 채널화하기 위한 역 채널화기 회로, 및 상기 디지털 신호를 아날로그 신호로 컨버팅하기 위한 디지털-아날로그 컨버터(digital-to-analog converter, DAC)를 더 포함하는, 채널화된 하드웨어 독립적 파형을 생성하기 위한 장치.
8. 제 6 항에 있어서,
   상기 메타데이터 생성기 회로, 상기 메타데이터 해석기 회로, 상기 DDS 및 상기 채널 선택기 회로 중 하나 이상은 하나 이상의 필드 프로그래머블 게이트 어레이(field programmable gate array, FPGA)로 구현되는, 채널화된 하드웨어 독립적 파형을 생성하기 위한 장치.
9. 제 6 항에 있어서,
   상기 메타데이터 해석기 회로는:
   상기 채널 선택기에 제공될 몫 및 상기 DDS에 제공될 나머지를 생성하기 위해 상기 주파수 리스트를 상기 채널의 수로 나누기 위한 주파수 분할기; 및
   상기 DDS에 제공될 모든 채널에 대해 단일 위상을 선택하기 위한 위상 선택기를 더 포함하는, 채널화된 하드웨어 독립적 파형을 생성하기 위한 장치.
10. 병렬화된 하드웨어 독립적 파형을 생성하는 방법으로서,
    파형과 연관된 메타데이터를 생성하는 단계로서, 상기 메타데이터는 주파수 리스트, 위상 리스트 및 진폭 정보를 포함하고, 상기 메타데이터는 병렬 파형 경로의 수와 무관하게 생성되는, 파형과 연관된 메타데이터를 생성하는 단계;
    상기 병렬 파형 경로 각각에 대해 각각, 복수의 상이한 위상 파라미터, 및 주파수 및 진폭 파라미터를 생성하기 위해 상기 메타데이터를 해석하는 단계;
    복수의 다이렉트 디지털 합성기(DDS)에 상기 주파수 및 진폭 파라미터를 제공하는 단계;
    복수의 디지털 신호를 생성하기 위해 각각의 DDS에 상기 복수의 상이한 위상 파라미터 각각을 제공하는 단계; 및
    복수의 통신 채널을 통해 상기 복수의 디지털 신호를 송신하는 단계를 포함하는, 병렬화된 하드웨어 독립적 파형을 생성하는 방법.
11. 제 10 항에 있어서,
    디지털 신호를 생성하기 위해 송신된 복수의 디지털 신호를 멀티플렉싱하고, 상기 디지털 신호를 아날로그 신호로 컨버팅하는 단계를 더 포함하는, 병렬화된 하드웨어 독립적 파형을 생성하는 방법.
12. 제 10 항에 있어서,
    메타데이터를 해석하는 단계는:
    상기 주파수 리스트를 병렬 채널의 수로 나누는 단계;
    상기 복수의 DDS 각각에 나눠진 주파수 리스트를 제공하는 단계; 및
    DDS(M-1)=(M-1)*(Fout/Fs)에 대한 위상 파라미터(POA)에 따라 복수의 상이한 위상 파라미터(POA)를 생성하는 단계로서, M은 병렬 채널의 정수 개수이고, Fs는 상기 병렬 채널의 클록 주파수이고, Fout는 상기 복수의 DDS 각각에 대한 상기 나눠진 주파수 리스트인, 상기 복수의 상이한 위상 파라미터(POA)를 생성하는 단계를 더 포함하는, 병렬화된 하드웨어 독립적 파형을 생성하는 방법.
13. 제 10 항에 있어서,
    복수의 상이한 파형과 연관된 메타데이터를 생성하는 단계;
    상기 복수의 상이한 파형 각각에 대한 메타데이터를 멀티플렉싱하는 단계; 및
    복수의 병렬 채널을 통해 송신될 복수의 상이한 디지털 신호를 생성하는 단계를 더 포함하는, 병렬화된 하드웨어 독립적 파형을 생성하는 방법.
14. 병렬화된 하드웨어 독립적 파형을 생성하기 위한 장치로서,
    파형과 연관된 메타데이터를 생성하기 위한 메타데이터 생성기 회로로서, 상기 메타데이터는 주파수 리스트, 위상 리스트 및 진폭 정보를 포함하고, 상기 메타데이터는 병렬 파형 경로의 수와 무관하게 생성되는, 메타데이터 생성기 회로;
    상기 병렬 파형 경로 각각에 대해 각각, 복수의 상이한 위상 파라미터, 및 주파수 및 진폭 파라미터를 생성하기 위해 상기 메타데이터를 해석하기 위한 메타데이터 해석기 회로;
    상기 주파수 및 진폭 파라미터를 입력하기 위한 복수의 다이렉트 디지털 합성기(DDS); 및
    복수의 통신 채널을 통해 송신될 복수의 디지털 신호를 생성하기 위해 복수의 DDS 각각에 상기 복수의 상이한 위상 파라미터 각각을 제공하기 위한 위상 선택기를 포함하는, 병렬화된 하드웨어 독립적 파형을 생성하기 위한 장치.
15. 제 14 항에 있어서,
    디지털 신호를 생성하기 위해 송신된 복수의 디지털 신호를 멀티플렉싱하기 위한 멀티플렉서, 및 상기 디지털 신호를 아날로그 신호로 컨버팅하기 위한 디지털-아날로그 컨버터(DAC)를 더 포함하는, 병렬화된 하드웨어 독립적 파형을 생성하기 위한 장치.
16. 제 15 항에 있어서,
    상기 메타데이터 생성기 회로, 상기 메타데이터 해석기 회로, 상기 복수의 DDS 및 상기 위상 선택기 중 하나 이상은 하나 이상의 필드 프로그래머블 게이트 어레이(FPGA)로 구현되는, 병렬화된 하드웨어 독립적 파형을 생성하기 위한 장치.

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