KR20170080440A

KR20170080440A - 뉴로모픽 소자의 시냅스들의 가중치를 업데이트하는 방법들

Info

Publication number: KR20170080440A
Application number: KR1020160135640A
Authority: KR
Inventors: 이형동
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2015-12-30
Filing date: 2016-10-19
Publication date: 2017-07-10
Also published as: KR102519809B1

Abstract

트랜지스터 및 상기 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 멤리스터를 포함하는 뉴로모픽 소자의 시냅스의 가중치를 업데이트 하는 방법이 제안된다.
상기 방법은 제1 타이밍에 상기 트랜지스터의 드레인 전극에 로우 스파이크를 입력하고, 제2 타이밍에 상기 시냅스의 멤리스터의 제2 전극에 컬럼 스파이크를 입력하고, 상기 제2 타이밍으로부터 제1 지연 시간만큼 지연된 제3 타이밍에 상기 트랜지스터의 상기 드레인 전극에 로우 펄스를 입력하고, 상기 제2 타이밍으로부터 제2 지연 시간만큼 지연된 제4 타이밍에 상기 멤리스터의 상기 제2 전극에 컬럼 펄스를 입력하고, 및 상기 제4 타이밍으로부터 제3 지연 시간만큼 지연된 제5 타이밍에 상기 트랜지스터의 게이트 전극에 게이팅 펄스를 입력하는 것을 포함한다.

Description

뉴로모픽 소자의 시냅스들의 가중치를 업데이트하는 방법들{Methods of Updating Weight of Synapses of Neuromorphic Devices}

본 발명의 기술적 사상은 뉴로모픽 소자의 시냅스들의 가중치를 업데이트하는 방법들에 관한 것이다.

최근 인간의 뇌를 모방한 뉴로모픽 기술이 주목 받고 있다. 뉴로모픽 기술은 다수의 프리-시냅스 뉴런들, 다수의 포스트-시냅스 뉴런들, 및 다수의 시냅스들을 포함한다. 뉴로모픽 기술에 이용되는 뉴로모픽 소자는 학습된 상태에 따라 다양한 레벨, 크기, 또는 시간에 따른 펄스 또는 스파이크를 출력한다. 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법으로 STDP(spike-time-dependent plasticity) 방법이 제안되었다. STDP 방법은 프리-시냅틱 뉴런과 포스트-시냅틱 뉴런에서 각각 펄스들을 발생시켜 그 펄스들의 중첩된 영역에 따라 시냅스의 가중치를 업데이트 하는 방법이다. 이 STDP 기술을 구현하기 위하여 TDM(Time Division Multiplexing) 방법 및 다수 개의 멤리스터를 이용하는 방법이 제안되었다. 그러나, TDM 방법은 STDP를 구현하기 위하여 글로벌 클록에 동기된 다수의 타이밍 주기를 이용한다. 따라서, TDM 방법은 긴 시간을 필요로 하기 때문에 업데이트 속도가 매우 느리고, 다수 개의 멤리스터를 이용하는 방법은 모든 멤리스터들이 정상적으로 동작해야 하기 때문에 업데이트의 안정성이 낮다.

본 발명이 해결하고자 하는 과제는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법들을 제공하는 것이다.

본 발명이 해결하고자 하는 빠른 시간 내에 뉴로모픽 소자의 시냅스들의 가중치를 강화하거나 억제할 수 있는 하는 방법들을 제공하는 것이다.

본 발명이 해결하고자 하는 과제는 뉴로모픽 소자의 시냅스들의 강화율 및 억제율을 효과적으로 조절할 수 있는 방법들을 제공하는 것이다.

본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 기술적 사상의 일 실시예에 의한 트랜지스터 및 상기 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 멤리스터를 포함하는 뉴로모픽 소자의 시냅스의 가중치를 업데이트 하는 방법은 제1 타이밍에 상기 트랜지스터의 드레인 전극에 로우 스파이크를 입력하고, 제2 타이밍에 상기 시냅스의 멤리스터의 제2 전극에 컬럼 스파이크를 입력하고, 상기 제2 타이밍으로부터 제1 지연 시간만큼 지연된 제3 타이밍에 상기 트랜지스터의 상기 드레인 전극에 로우 펄스를 입력하고, 상기 제2 타이밍으로부터 제2 지연 시간만큼 지연된 제4 타이밍에 상기 멤리스터의 상기 제2 전극에 컬럼 펄스를 입력하고, 및 상기 제4 타이밍으로부터 제3 지연 시간만큼 지연된 제5 타이밍에 상기 트랜지스터의 게이트 전극에 게이팅 펄스를 입력하는 것을 포함할 수 있다.

상기 로우 스파이크는 프리-시냅틱 뉴런에서 발생하여 로우 라인을 통하여 상기 트랜지스터의 상기 드레인 전극으로 입력될 수 있다.

상기 컬럼 스파이크는 포스트-시냅틱 뉴런에서 발생하여 컬럼 라인을 통하여 상기 멤리스터의 상기 제2 전극으로 입력될 수 있다.

상기 로우 펄스는 프리-시냅틱 뉴런에서 발생하여 로우 라인을 통하여 상기 트랜지스터의 상기 드레인 전극으로 입력될 수 있다.

상기 컬럼 펄스는 포스트-시냅틱 뉴런에서 발생하여 컬럼 라인을 통하여 상기 멤리스터의 상기 제2 전극으로 입력될 수 있다.

상기 로우 스파이크 및 상기 컬럼 스파이크는 상기 트랜지스터의 게이트 전극으로 게이팅 신호가 입력되는 동안 발생할 수 있다.

상기 게이팅 신호는 게이팅 컨트롤러에서 발생하여 게이팅 라인을 통하여 상기 트랜지스터의 상기 게이트 전극으로 입력될 수 있다.

상기 시냅스의 가중치를 업데이트하는 것은 상기 로우 펄스, 상기 컬럼 펄스, 및 상기 게이팅 펄스가 중첩하는 시간 동안 수행될 수 있다.

본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법은 제1 타이밍에 제1 뉴런으로부터 제1 시냅스로 제1 스파이크가 입력되고, 상기 제1 타이밍보다 지연된 제2 타이밍에 제2 뉴런으로부터 제2 시냅스로 제2 스파이크가 입력되고, 제3 타이밍에 제3 뉴런으로부터 상기 제1 시냅스 및 상기 제2 시냅스로 제3 스파이크가 각각, 입력되고, 상기 제3 타이밍으로부터 지연된 제4 타이밍에 상기 제1 뉴런으로부터 상기 제1 시냅스로 제1 펄스가 입력되고, 상기 제3 타이밍으로부터 지연된 제5 타이밍에 상기 제2 뉴런으로부터 상기 제2 시냅스로 제2 펄스가 입력되고, 제6 타이밍에 상기 제3 뉴런으로부터 상기 제1 시냅스 및 상기 제2 시냅스로 제3 펄스가 입력되고, 제7 타이밍에 상기 제1 시냅스로 제1 게이팅 펄스가 입력되고, 및 제8 타이밍에 상기 제2 시냅스로 제2 게이팅 펄스가 입력되는 것을 포함할 수 있다.

상기 제1 타이밍으로부터 상기 제3 타이밍까지의 제1 스파이크 시간 차가 상기 제2 타이밍으로부터 상기 제3 타이밍까지의 제2 스파이크 시간 차보다 작으면, 상기 제6 타이밍으로부터 상기 제7 타이밍까지의 제1 게이팅 시간 차가 상기 제6 타이밍으로부터 상기 제8 타이밍까지의 제2 게이팅 시간 차보다 작을 수 있다.

상기 제1 게이팅 시간 차가 상기 제2 게이팅 시간 차보다 작으면, 상기 제1 시냅스의 가중치는 상기 제2 시냅스의 가중치보다 더 많이 업데이트될 수 있다.

상기 제1 시냅스는 제1 트랜지스터, 및 상기 제1 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 제1 멤리스터를 포함할 수 있다. 상기 제2 시냅스는 제2 트랜지스터, 및 상기 제2 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 제2 멤리스터를 포함할 수 있다. 상기 제1 뉴런은 상기 제1 시냅스의 상기 제1 트랜지스터의 드레인 전극과 연결될 수 있다. 상기 제2 뉴런은 상기 제2 시냅스의 상기 제2 트랜지스터의 드레인 전극과 연결될 수 있다. 상기 제3 뉴런은 상기 제1 시냅스의 상기 제1 멤리스터의 제2 전극 및 상기 제2 시냅스의 상기 제2 멤리스터의 제2 전극과 연결될 수 있다.

상기 제1 게이팅 펄스는 상기 제1 트랜지스터의 게이트 전극과 연결된 제1 게이팅 컨트롤러로부터 발생할 수 있다. 상기 제2 게이팅 펄스는 상기 제2 트랜지스터의 게이트 전극과 연결된 제2 게이팅 컨트롤러로부터 발생할 수 있다.

본 발명의 기술적 사상의 일 실시예에 의한 제1 트랜지스터 및 상기 제1 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 제1 멤리스터를 포함하는 제1 시냅스, 및 제2 트랜지스터 및 상기 제2 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 제2 멤리스터를 포함하는 제2 시냅스의 가중치들을 업데이트 하는 방법은 제1 게이팅 컨트롤러로부터 발생한 제1 게이팅 신호가 상기 제1 트랜지스터의 게이트 전극으로 입력되고 및 제2 게이팅 컨트롤러로부터 발생한 제2 게이팅 신호가 상기 제2 트랜지스터의 게이트 전극으로 입력되어 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴-온되고, 상기 제1 시냅스와 연결된 제1 프리-시냅틱 뉴런으로부터 발생한 제1 로우 스파이크가 제1 로우 라인을 통하여 상기 제1 시냅스의 상기 제1 트랜지스터의 드레인 전극으로 입력되고 및 상기 제2 시냅스와 연결된 제2 프리-시냅틱 뉴런으로부터 발생한 제2 로우 스파이크가 제2 로우 라인을 통하여 상기 제2 시냅스의 상기 제2 트랜지스터의 드레인 전극으로 입력되고, 상기 제1 시냅스 및 상기 제2 시냅스와 공통적으로 연결된 포스트-시냅틱 뉴런으로부터 발생한 컬럼 스파이크가 컬럼 라인을 통하여 상기 제1 멤리스터의 제2 전극 및 상기 제2 멤리스터의 제2 전극으로 입력되고, 상기 제1 및 제2 게이팅 신호들이 중단되어 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴-오프되고, 상기 제1 프리-시냅틱 뉴런으로부터 발생한 제1 로우 펄스가 상기 제1 트랜지스터의 상기 드레인 전극으로 입력되고 및 상기 제2 프리-시냅틱 뉴런으로부터 발생한 제2 로우 펄스가 상기 제2 트랜지스터의 상기 드레인 전극으로 입력되고, 상기 포스트-시냅틱 뉴런으로부터 발생한 컬럼 펄스가 상기 제1 멤리스터의 상기 제2 전극 및 상기 제2 멤리스터의 상기 제2 전극으로 입력되고, 및 상기 제1 게이팅 컨트롤러로부터 발생한 제1 게이팅 펄스가 상기 제1 트랜지스터의 상기 게이트 전극으로 입력되고 및 상기 제2 게이팅 컨트롤러로부터 발생한 제2 게이팅 펄스가 상기 제2 트랜지스터의 상기 게이트 전극으로 입력되어 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴-온되는 것을 포함할 수 있다.

상기 제1 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제1 스파이크 시간 차가 상기 제2 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제2 스파이크 시간 차보다 작으면, 상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제1 게이팅 펄스가 발생한 타이밍까지의 제1 게이팅 시간 차가 상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제2 게이팅 펄스가 발생한 타이밍까지의 제2 게이팅 시간 차보다 작을 수 있다.

상기 제1 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제1 스파이크 시간 차가 상기 제2 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제2 스파이크 시간 차보다 크면, 상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제1 게이팅 펄스가 발생한 타이밍까지의 제1 게이팅 시간 차가 상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제2 게이팅 펄스가 발생한 타이밍까지의 제2 게이팅 시간 차보다 클 수 있다.

상기 제1 및 제2 로우 펄스들이 양(+)의 전압을 가지면 상기 컬럼 펄스는 음(-)의 전압을 가질 수 있다.

상기 제1 및 제2 로우 펄스들이 음(-)의 전압을 가지면 상기 컬럼 펄스는 양(+)의 전압을 가질 수 있다.

기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 기술적 사상에 의하면 짧은 시간 내에 시냅스들의 가중치들이 빠르게 업데이트 될 수 있다.

본 발명의 기술적 사상에 의하면 시냅스들이 하나의 멤리스터만을 가지므로 시냅스의 점유 면적이 최소화될 수 있다.

본 발명의 기술적 사상에 의하면 시냅스들의 가중치들이 다양하게 업데이트 될 수 있다. 즉, 강화율 및 억제율이 조절될 수 있다.

기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.

도 1a 내지 1c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 뉴로모픽 소자들을 개념적으로 도시한 블록다이아그램들이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다.
도 3a는 도 2에 도시된 상기 뉴로모픽 소자의 시냅스를 강화하는 방법을 설명하는 타이밍 도이고, 및 도 3b는 상기 뉴로모픽 소자의 시냅스를 억제하는 방법을 설명하는 타이밍 도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다.
도 5a는 도 4에 도시된 상기 뉴로모픽 소자의 시냅스들을 선택적으로 강화시키는 방법을 설명하는 타이밍도이고, 및 도 5b는 중첩된 펄스들의 타이밍도들이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다.
도 7a는 도 6에 도시된 상기 뉴로모픽 소자의 시냅스들을 선택적으로 억제시키는 방법을 설명하는 타이밍도이고, 및 도 7b는 중첩된 펄스들의 타이밍도들이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록다이아그램이다.
도 9는 도 8에 도시된 상기 뉴로모픽 소자의 시냅스들을 선택적으로 강화시키는 방법을 설명하는 타이밍도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록다이아그램이다.
도 11는 도 10에 도시된 상기 뉴로모픽 소자의 시냅스들을 선택적으로 억제시키는 방법을 설명하는 타이밍도이다.
도 12는 본 발명의 기술적 사상의 일 실시예에 따른 패턴 인식 시스템을 개념적으로 도시한 블록다이아그램이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다.

또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.

명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.

본 명세서에서, 강화(potentiation), 셋(set), 및 학습(learning)이 동일하거나 유사한 용어로 사용되고, 및 억제(depressing), 리셋(reset), 및 초기화(initiation)가 동일하거나 유사한 의미로 사용될 것이다. 예를 들어, 시냅스들의 저항을 낮추는 동작이 강화, 셋, 또는 학습으로 설명될 것이고, 및 시냅스들의 저항을 높이는 동작이 억제, 리셋, 또는 초기화로 설명될 것이다. 또한, 시냅스들이 강화, 셋, 또는 학습되면 전도도가 증가하므로 점진적으로 높은 전압/전류가 출력될 수 있고, 및 시냅스들이 억제, 리셋, 또는 초기화되면 전도도가 감소하므로 점진적으로 낮은 전압/전류가 출력될 수 있다. 설명의 편의를 위하여, 데이터 패턴, 전기적 신호, 펄스, 스파이크, 및 파이어(fire)는 동일하거나, 유사하거나, 또는 호환되는 의미인 것으로 해석될 수 있다. 또한, 전압과 전류도 동일하거나 호환되는 의미인 것으로 해석될 수 있다.

도 1a 내지 1c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 뉴로모픽 소자들을 개념적으로 도시한 블록다이아그램들이다.

도 1a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자는 다수 개의 프리-시냅틱 뉴런들(10_1~10_n), 로우 라인들(15_1~15_n), 포스트-시냅틱 뉴런들(20_1~20_n), 컬럼 라인들(25_1~25_n), 시냅스들(30_11~30_nn), 로우 게이팅 컨트롤러들(41_1~41_n), 및 로우 게이팅 라인들(46_1~46_n)을 포함할 수 있다. 상기 시냅스들(30_11~30_nn)는 각각 직렬로 연결된 트랜지스터들(31_11~31_nn) 및 멤리스터들(35_11~35_nn)를 포함할 수 있다. 포스트-시냅틱 뉴런들(20_1~20_n)은 각각, 적분기들(21_1~21_n) 및 비교기들(22_1~22_n)를 포함할 수 있다. 로우 라인들(15_1~15_n)과 로우 게이팅 라인들(46_1~46_n)은 평행할 수 있다.

시냅스들(30_11~30_nn)의 트랜지스터들(31_11~31_nn)의 게이트 전극들은 각각 로우 게이팅 라인들(46_1~46_n)을 통하여 로우 게이팅 컨트롤러들(41_1~41_n)과 전기적으로 연결될 수 있고, 트랜지스터들(31_11~31_nn)의 드레인 전극들은 각각, 로우 라인들(15_1~15_n)을 통하여 프리-시냅틱 뉴런들(10_1~10_n)과 전기적으로 연결될 수 있고, 및 트랜지스터들(31_11~31_nn)의 소스 전극들은 각각, 멤리스터들(35_11~35_nn)의 제1 전극들과 전기적으로 연결될 수 있다. 멤리스터들(35_11~35_nn)의 제2 전극들은 컬럼 라인들(25_1~25_n)을 통하여 각각, 포스트-시냅틱 뉴런들(20_1~20_n)과 전기적으로 연결될 수 있다.

포스트-시냅틱 뉴런들(20_1~20_n)의 적분기들(31_1~31_n)의 입력 단자들은 각각 컬럼 라인들(25_1~25_n)을 통하여 멤리스터들(35_1~35_n)의 제2 전극들과 전기적으로 연결될 수 있고, 및 비교기들(22_1~22_n)의 입력 단자들은 각각 적분기들(21_1~21_n)의 출력 단자들과 전기적으로 연결될 수 있다.

프리-시냅틱 뉴런들(10_1~10_n)은 학습 모드 (learning mode), 리셋 모드(reset mode), 또는 독출 모드 (reading mode) 에서 로우 라인들(15_1~15_n)을 통하여 시냅스들(30_11~30_nn)로 전기적 신호들을 전송할 수 있다.

포스트-시냅틱 뉴런들(20_1~20_n)은 학습 모드 또는 리셋 모드에서 컬럼 라인들(25_1~25_n)을 통하여 시냅스들(30_11~30_nn)로 전기적 펄스를 전송할 수 있고, 및 독출 모드에서 컬럼 라인들(25_1~25_n)을 통하여 시냅스들(30_11~30_nn)로부터 전기적 신호들을 수신할 수 있다.

로우 라인들(15_1~15_n)은 각각 프리-시냅틱 뉴런들(10_1~10_n) 중 하나로부터 로우 방향으로 연장하여 다수 개의 시냅스들(30_11~30_nn)과 전기적으로 연결될 수 있다.

컬럼 라인들(25_1~25_n)은 각각 포스트-시냅틱 뉴런들(20_1~20_n) 중 하나로부터 컬럼 방향으로 연장하여 다수 개의 시냅스들(30_11~30_nn)과 전기적으로 연결될 수 있다.

로우 게이팅 컨트롤러들(41_1~41_n)는 로우 게이팅 라인들(46_1~46_n)을 통하여 시냅스들(30_11~30_nn)로 게이팅 신호를 제공할 수 있다.

로우 게이팅 라인들(46_1~46_n)은 각각 로우 게이팅 컨트롤러들(41_1~41_n) 중 하나로부터 로우 방향으로 연장하여 다수 개의 시냅스들(30_11~30_nn)과 전기적으로 연결될 수 있다.

시냅스들(30_11~30_nn)은 로우 라인들(15_1~15_n)과 컬럼 라인들(25_1~25_n)의 교차점들에 배치될 수 있다. 동일한 로우 라인(15_1~15_n)을 공유하는 시냅스들(30_11~30_nn)은 동일한 로우 게이팅 라인(46_1~46_n)을 공유할 수 있다.

도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자는 다수 개의 프리-시냅틱 뉴런들(10_1~10_n), 로우 라인들(15_1~15_n), 포스트-시냅틱 뉴런들(20_1~20_n), 컬럼 라인들(25_1~25_n), 시냅스들(30_11~30_nn), 컬럼 게이팅 컨트롤러들(42_1~42_n), 및 컬럼 게이팅 라인들(47_1~47_n)을 포함할 수 있다. 컬럼 게이팅 컨트롤러들(42_1~42_n)은 컬럼 게이팅 라인들(47_1~47_n)을 통하여 시냅스들(30_11~30_nn)로 게이팅 신호를 제공할 수 있다. 컬럼 게이팅 라인들(47_1~47_n)은 각각 컬럼 게이팅 컨트롤러들(42_1~42_n) 중 하나로부터 컬럼 방향으로 연장하여 다수 개의 시냅스들(30_11~30_nn)과 전기적으로 연결될 수 있다. 동일한 컬럼 라인(25_1~25_n)을 공유하는 시냅스들(30_11~30_nn)은 동일한 컬럼 게이팅 라인(47_1~47_n)을 공유할 수 있다. 시냅스들(30_11~30_nn)의 트랜지스터들(31_11~31_nn)의 게이트 전극들은 각각 컬럼 게이팅 라인들(47_1~47_n)을 통하여 컬럼 게이팅 컨트롤러들(42_1~42_n)과 전기적으로 연결될 수 있고, 트랜지스터들(31_11~31_nn)의 드레인 전극들은 각각, 로우 라인들(15_1~15_n)을 통하여 프리-시냅틱 뉴런들(10_1~10_n)과 전기적으로 연결될 수 있고, 및 트랜지스터들(31_11~31_nn)의 소스 전극들은 각각, 멤리스터들(35_11~35_nn)의 제1 전극들과 전기적으로 연결될 수 있다.

도 1c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자는 다수 개의 프리-시냅틱 뉴런들(10_1~10_n), 로우 라인들(15_1~15_n), 포스트-시냅틱 뉴런들(20_1~20_n), 컬럼 라인들(25_1~25_n), 시냅스들(30_11~30_nn), 로우 게이팅 컨트롤러들(41_1~41_n), 컬럼 게이팅 컨트롤러들(42_1~42_n), 로우 게이팅 라인들(46_1~46_n), 및 컬럼 게이팅 라인들(47_1~47_n)을 포함할 수 있다. 로우 게이팅 컨트롤러들(41_1~41_n)은 로우 게이팅 라인들(46_1~46_n)을 통하여 시냅스들(30_11~30_nn)로 게이팅 신호를 제공할 수 있고, 및 컬럼 게이팅 컨트롤러들(42_1~42_n)은 컬럼 게이팅 라인들(47_1~47_n)을 통하여 시냅스들(30_11~30_nn)로 게이팅 신호를 제공할 수 있다. 동일한 로우 라인(15_1~15_n)을 공유하는 시냅스들(30_11~30_nn)은 동일한 로우 게이팅 라인(46_1~46_n)을 공유할 수 있고, 및 동일한 컬럼 라인(25_1~25_n)을 공유하는 시냅스들(30_11~30_nn)은 동일한 컬럼 게이팅 라인(47_1~47_n)을 공유할 수 있다. 즉, 시냅스들(30_11~30_nn)은 각각 하나의 로우 라인(15_1~15_n), 하나의 컬럼 라인(25_1~25_n), 하나의 로우 게이팅 라인(46_1~46_n), 및 하나의 컬럼 게이팅 라인(47_1~47_n)과 전기적으로 연결될 수 있다.

시냅스들(30_11~30_nn)은 로우 트랜지스터들(31r_11~31r_nn), 컬럼 트랜지스터들(31c_11~31c_nn), 및 멤리스터들(35_11~25_nn)을 포함할 수 있다. 로우 트랜지스터들(31r_11~31r_nn)의 게이트 전극들은 각각 로우 게이팅 라인들(46_1~46_n)을 통하여 로우 게이팅 컨트롤러들(41_1~41_n)과 전기적으로 연결될 수 있고, 컬럼 트랜지스터들(31c_11~31c_nn)의 게이트 전극들은 각각 컬럼 게이팅 라인들(47_1~47_n)을 통하여 컬럼 게이팅 컨트롤러들(42_1~42_n)과 전기적으로 연결될 수 있다. 로우 트랜지스터들(31r_11~31r_nn)의 게이트 전극들 및 컬럼 트랜지스터들(31r_11~31r_nn)의 드레인 전극들은 각각, 로우 라인들(15_1~15_n)을 통하여 프리-시냅틱 뉴런들(10_1~10_n)과 전기적으로 연결될 수 있고, 및 로우 트랜지스터들(31r_11~31r_nn)의 게이트 전극들 및 컬럼 트랜지스터들(31r_11~31r_nn)의 소스 전극들은 각각, 멤리스터들(35_11~35_nn)의 제1 전극들과 전기적으로 연결될 수 있다.

도 2a 및 2b는 본 발명의 기술적 사상의 실시예들에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램들이다.

도 2a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)는 트랜지스터(31) 및 멤리스터(35)를 포함할 수 있고, 및 포스트-시냅틱 뉴런(20)는 적분기(21) 및 비교기(22)를 포함할 수 있다. 시냅스(30)의 트랜지스터(31)의 게이트 전극은 게이팅 라인(45)을 통하여 게이팅 컨트롤러(40)와 전기적으로 연결될 수 있고, 트랜지스터(31)의 드레인 전극은 로우 라인(15)을 통하여 프리-시냅틱 뉴런(10)과 전기적으로 연결될 수 있고, 및 트랜지스터(31)의 소스 전극은 멤리스터(35)의 제1 전극과 전기적으로 연결될 수 있다. 멤리스터(35)의 제2 전극은 컬럼 라인(25)을 통하여 포스트-시냅틱 뉴런(20)과 전기적으로 연결될 수 있다. 도 1a 및 1b를 더 참조하여, 게이팅 컨트롤러(40)는 로우 게이팅 컨트롤러(41_nn) 또는 컬럼 게이팅 컨트롤러(42_nn) 중 하나일 수 있고, 게이팅 라인(45)은 로우 게이팅 라인(46_nn) 또는 컬럼 게이팅 라인(47_nn) 중 하나일 수 있다. 포스트-시냅틱 뉴런(20)의 적분기(21)의 입력 단자는 컬럼 라인(25)을 통하여 멤리스터(35)의 제2 전극과 전기적으로 연결될 수 있고, 및 비교기(22)의 입력 단자는 적분기(21)의 출력 단자와 전기적으로 연결될 수 있다.

도 2b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)는 로우 트랜지스터(31r), 컬럼 트랜지스터(31c), 및 멤리스터(35)를 포함할 수 있고, 및 포스트-시냅틱 뉴런(20)는 적분기(21) 및 비교기(22)를 포함할 수 있다. 따라서, 시냅스(30)는 로우 트랜지스터(31r) 또는 컬럼 트랜지스터(31c) 중 적어도 하나가 턴-온되면 전기적으로 동작할 수 있다.

도 3a는 도 2에 도시된 상기 뉴로모픽 소자의 시냅스(30)를 강화하는 방법을 설명하는 타이밍 도이고, 및 도 3b는 상기 뉴로모픽 소자의 시냅스(30)를 억제하는 방법을 설명하는 타이밍 도이다.

도 2 및 3a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)를 강화하는 방법은, 먼저 시냅스(30)의 트랜지스터(31)가 턴-온 상태, 즉 게이트 전극에 게이팅 신호(Gs)가 입력되고 있는 상태에서, 로우 라인(15)을 통하여 프리-시냅틱 뉴런(10)로부터 시냅스(30)의 트랜지스터(31)의 드레인 전극으로 로우 스파이크들(Rs)을 주기적, 반복적으로 입력하는 것을 포함할 수 있다. 마지막 로우 스파이크(Rs)가 제1 타이밍(t1)에 라이징(rising)하는 것으로 가정, 설명된다. 즉, 마지막 로우 스파이크(Rs)의 라이징 에지(rising edge)가 제1 타이밍(t1)에 위치할 수 있다. 본 발명의 기술적 사상의 다른 실시예에서, 제1 타이밍(t1)에 마지막 로우 스파이크(Rs)가 폴링(falling)하는 것으로 가정될 수도 있다. 즉, 마지막 로우 스파이크(Rs)의 폴링 에지(falling edge)가 제1 타이밍(t1)에 위치할 수 있다.

상기 방법은 강화시키기 위한 시냅스(30)를 선택하기 위한 컬럼 스파이크(Cs)를 포스트-시냅틱 뉴런(20)으로부터 발생시키는 것을 포함할 수 있다. 또는, 다수 개의 로우 스파이크들(Rs)이 누적됨에 따라 포스트-시냅틱 뉴런(20)으로부터 컬럼 스파이크(Cs)를 제2 타이밍(t2)에 발생시키는 것을 포함할 수 있다. 예를 들어, 로우 스파이크들(Rs)이 누적됨에 따라 포스트-시냅틱 뉴런(20)의 적분기(21)에서 적분된 전압/전류 값이 비교기(22)의 리퍼런스 전압보다 높아지면 포스트-시냅틱 뉴런(20)이 파이어(fire)될 수 있다. 컬럼 스파이크(Cs)가 발생한 타이밍, 즉 제2 타이밍(t2)은 마지막 로우 스파이크(Rs)가 발생한 타이밍, 즉 제1 타이밍(t1)과 스파이크 시간 차(Δts)를 가질 수 있다. (Δts = t2 - t1) 본 발명의 기술적 사상의 확장된 실시예들에서, 스파이크 시간 차(Δts)는 마지막 로우 스파이크(Rs)가 소멸되는 타이밍(폴링 타이밍)으로부터 컬럼 스파이크(Cs)가 발생한 타이밍까지의 시간일 수도 있다.

상기 방법은 컬럼 스파이크(Cs)가 발생하는 제2 타이밍(t2)에 게이팅 컨트롤러(40)로부터 트랜지스터(31)의 게이트 전극으로 제공되는 게이팅 신호(Gs)를 중단하는 것을 포함할 수 있다. 즉, 시냅스(30)의 트랜지스터(31)가 턴-오프 될 수 있다. 또한, 상기 방법은 컬럼 스파이크(Cs)가 발생하면 로우 스파이크(Rs)의 발생을 중단하는 것을 포함할 수 있다. 스파이크 시간 차(Δts)는 로우 스파이크들(Rs)의 시간 간격(ΔtRs)보다 작을 수 있다. 따라서, 마지막 로우 스파이크(Rs)와 컬럼 스파이크(Cs) 사이에 더 이상 다른 로우 스파이크(Rs)가 발생하지 않을 수 있다.

상기 방법은 컬럼 스파이크(Cs)가 발생한 후, 프리-시냅틱 뉴런(10)에서 지연 시간(td)만큼 지연된 제3 타이밍(t3)에 로우 펄스(Rp)를 발생시키는 것을 포함할 수 있다. 즉, 프리-시냅틱 뉴런(10)으로부터 시냅스(30)의 트랜지스터(31)의 드레인 전극으로 시냅스(30)를 강화시키기 위한 로우 펄스(Rp)가 입력될 수 있다. 예를 들어, 로우 펄스(Rp)는 셋 전압(Vset)의 1/2 이상의 양(+)의 전압(+Vset/2)을 가질 수 있다. 상기 방법은 제3 타이밍(t3)으로부터 약간의 시간이 지연된 제4 타이밍(t4)에 포스트-시냅틱 뉴런(20)에서 시냅스(30)를 강화시키기 위한 컬럼 펄스(Cp)를 발생시키는 것을 포함할 수 있다. 즉, 포스트-시냅틱 뉴런(20)으로부터 시냅스(30)의 멤리스터(35)의 제2 전극으로 시냅스(30)를 강화시키기 위한 컬럼 펄스(Cp)를 입력하는 것을 포함할 수 있다. 컬럼 펄스(Cp)는 셋 전압(Vset)의 1/2 이하의 음(-)의 전압(-Vset/2)을 가질 수 있다. 컬럼 펄스(Cp)가 음(-)의 전압을 갖지 않더라도, 로우 펄스(Rp)와 컬럼 펄스(Cp)의 전압 차이가 셋 전압(Vset)보다 클 경우, 전류는 시냅스(30)의 트랜지스터(31)의 드레인 전극으로부터 멤리스터(35)의 제2 전극으로 흐를 것이다. 따라서, 시냅스(30)의 멤리스터(35)의 저항이 낮아질 수 있고, 및 시냅스(30)가 강화될 수 있다.

로우 펄스(Rp)와 컬럼 펄스(Cp)는 대부분 중첩할 수 있다. 예를 들어, 로우 펄스(Rp)의 듀레이션(dRp)은 컬럼 펄스(Cp)의 듀레이션(dCp)보다 클 수 있다. 본 실시예에서, 로우 펄스(Rp)는 컬럼 펄스(Cp)보다 먼저 라이징하여 컬럼 펄스(Cp)보다 나중에 폴링하는 것으로 예시되었다. 로우 펄스(Rp)와 컬럼 펄스(Cp)는 실질적으로 동일한 타이밍에 라이징/폴링할 수 있고, 및 폴링/라이징할 수 있다. 본 발명의 기술적 사상의 확장된 다른 실시예들에서, 로우 펄스(Rp)와 컬럼 펄스(Cp)는 다양하게 중첩할 수 있다. 예를 들어, 로우 펄스(Rp)가 컬럼 펄스(Cp)보다 나중에 라이징할 수도 있고, 및 먼저 폴링할 수도 있다.

상기 방법은 컬럼 펄스(Cp)가 발생한 후, 또는 컬럼 펄스(Cp)가 시냅스(30)로 입력된 제4 타이밍(t4)으로부터 게이팅 시간 차(Δtg)가 지난 제5 타이밍(t5)에 게이팅 컨트롤러(40)에서 게이팅 펄스(Gp)를 발생시키는 것을 포함할 수 있다. 즉, 게이팅 컨트롤러(40)로부터 발생한 게이팅 펄스(Gp)가 게이팅 라인(45)을 통하여 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 입력될 수 있다.

게이팅 펄스(Gp)가 입력되어 트랜지스터(31)가 턴-온 상태가 되면, 로우 펄스(Rp)와 컬럼 펄스(Cp)가 중첩된 영역, 즉 로우 펄스(Rp)와 컬럼 펄스(Cp)가 모두 입력되고 있는 강화 시간(ΔtP = t6 - t5)동안 시냅스(30)의 멤리스터(35)가 강화될 수 있다. 즉, STDP(spike-timing-dependent plasticity) 기술이 기존의 TDM (time division multiplexing) 기술 보다 짧은 시간 내에 간단하고 효과적으로 구현될 수 있다. 또한, 하나의 멤리스터만을 포함하므로 다수 개의 멤리스터를 이용할 때보다 멤리스터의 불균일성에 의한 시냅스 오차가 최소화될 수 있다.

컬럼 펄스(Cp) 및 로우 펄스(Rp) 입력이 종료되어 시냅스(30)의 강화가 종료되면 게이팅 펄스(Gp)의 입력도 종료될 수 있다. 이후, 다음 주기의 게이팅 신호(Gs)가 시냅스(30)의 트랜지스터(31)의 게이트 전극에 입력되면서, 다시 다른 시냅스(30)를 강화 또는 억제시키기 위한 준비 상태로 진입할 수 있다.

도 2 및 3b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스(30)를 억제하는 방법은, 먼저 시냅스(30)의 트랜지스터(31)가 턴-온 상태, 즉 게이트 전극에 게이팅 신호(Gs)가 입력되고 있는 상태에서, 컬럼 라인(25)을 통하여 포스트-시냅틱 뉴런(20)로부터 시냅스(30)의 멤리스터(35)의 제2 전극으로 컬럼 스파이크(Cs)를 주기적, 반복적으로 입력하는 것을 포함할 수 있다. 마지막 컬럼 스파이크(Cs)가 제1 타이밍(t1)에 라이징하는 것으로 가정, 설명된다. 즉, 마지막 컬럼 스파이크(Cs)의 라이징 에지가 제1 타이밍(t1)에 위치할 수 있다. 본 발명의 기술적 사상의 다른 실시예에서, 제1 타이밍(t1)에 마지막 컬럼 스파이크(Cs)가 폴링하는 것으로 가정될 수도 있다. 즉, 마지막 컬럼 스파이크(Cs)의 폴링 에지가 제1 타이밍(t1)에 위치할 수 있다.

상기 방법은 억제시키기 위한 시냅스(30)를 선택하기 위한 로우 스파이크(Rs)를 프리-시냅틱 뉴런(10)으로부터 발생시키는 것을 포함할 수 있다. 또는, 상기 방법은 다수 개의 컬럼 스파이크들(Cs)이 누적됨에 따라 프리-시냅틱 뉴런(10)으로부터 로우 스파이크(Rs)를 제2 타이밍(t2)에 발생시키는 것을 포함할 수 있다. 예를 들어, 컬럼 스파이크들(Cs)이 누적됨에 따라 프리-시냅틱 뉴런(10)으로부터 로우 스파이크(Rs)를 제2 타이밍(t2)에 발생시키는 것을 포함할 수 있다. 예를 들어, 컬럼 스파이크들(Cs)이 누적됨에 따라 프리-시냅틱 뉴런(10)이 파이어될 수 있다. 앞서 언급되었듯이, 제2 타이밍(t2)은 제1 타이밍(t1)과 스파이크 시간 차(Δts)를 가질 수 있다. (Δts = t2 - t1)

상기 방법은 로우 스파이크(Rs)가 발생하는 제2 타이밍(t2)에 게이팅 컨트롤러(40)로부터 트랜지스터(31)의 게이트 전극으로 제공되는 게이팅 신호(Gs)를 중단하는 것을 포함할 수 있다. 즉, 시냅스(30)의 트랜지스터(31)가 턴-오프 될 수 있다. 또한, 상기 방법은 로우 스파이크(Rs)가 발생하면 컬럼 스파이크(Cs)의 발생을 중단하는 것을 포함할 수 있다. 스파이크 시간 차(Δts)는 컬럼 스파이크들(Cs)의 시간 간격(ΔtCs)보다 클 수 있다. 따라서, 마지막 컬럼 스파이크(Cs)와 로우 스파이크(Rs) 사이에 더 이상 다른 컬럼 스파이크(Cs)가 발생하지 않을 수 있다.

상기 방법은 로우 스파이크(Rs)가 발생한 후, 포스트-시냅틱 뉴런(20)에서 지연 시간(td)만큼 지연된 제3 타이밍(t3)에 컬럼 펄스(Cp)를 발생시키는 것을 포함할 수 있다. 즉, 포스트-시냅틱 뉴런(20)으로부터 시냅스(30)의 멤리스터(35)의 제2 전극으로 시냅스(30)를 강화시키기 위한 컬럼 펄스(Cp)가 입력될 수 있다. 예를 들어, 컬럼 펄스(Cp)는 셋 전압(Vet)의 1/2 이상의 양(+)의 전압(+Vset/2)을 가질 수 있다. 상기 방법은 제3 타이밍(t3)으로부터 약간의 시간이 지연된 제4 타이밍(t4)에 프리-시냅틱 뉴런(10)에서 시냅스(30)를 억제시키기 위한 로우 펄스(Rp)를 발생시키는 것을 포함할 수 있다. 즉, 프리-시냅틱 뉴런(10)으로부터 시냅스(30)의 트랜지스터(31)의 드레인 전극으로 시냅스(30)를 억제시키기 위한 로우 펄스(Rp)를 입력하는 것을 포함할 수 있다. 예를 들어, 로우 펄스(Rp)는 셋 전압(Vset)의 1/2 이하의 음(-)의 전압(-Vset/2)을 가질 수 있다. 로우 펄스(Rp)가 음(-)의 전압을 갖지 않더라도, 컬럼 펄스(Cp)와 로우 펄스(Rp)의 차이가 셋 전압(Vset)보다 클 경우, 전류는 시냅스(30)의 멤리스터(32)의 제2 전극으로부터 트랜지스터(31)의 드레인 전극으로 흐를 것이다. 따라서, 시냅스(30)의 멤리스터(35)의 저항이 높아질 수 있고, 및 시냅스(30)가 억제될 수 있다. 앞서 언급되었듯이, 본 발명의 기술적 사상의 확장된 실시예들에서, 컬럼 펄스(Cp)와 로우 펄스(Rp)는 실질적으로 동일한 타이밍에 라이징/폴링 및 폴링/라이징할 수 있고, 및 시냅스(30)로 입력될 수 있다.

상기 방법은 로우 펄스(Rp)가 발생한 후 또는 로우 펄스(Rp)가 시냅스(30)로 입력된 제4 타이밍(t4)으로부터 게이팅 시간 차(Δtg)가 지난 제5 타이밍(t5)에 게이팅 컨트롤러(40)에서 게이팅 펄스(Gp)를 발생시키는 것을 포함할 수 있다. 즉, 게이팅 컨트롤러(40)로부터 발생한 게이팅 펄스(Gp)가 게이팅 라인(45)을 통하여 시냅스(30)의 트랜지스터(31)의 게이트 전극으로 입력될 수 있다. 앞서 언급되었듯이, 게이팅 시간 차(Δtg)는 스파이크 시간 차(Δts)에 비례할 수 있다.

게이팅 펄스(Gp)가 입력되어 트랜지스터(31)가 턴-온 상태가 되면, 컬럼 펄스(Cp)와 로우 펄스(Rp)가 중첩된 영역, 즉 컬럼 펄스(Cp)와 로우 펄스(Rp)가 모두 입력되고 있는 억제 시간(ΔtP = t6 - t5)동안 시냅스(30)의 멤리스터(35)가 억제될 수 있다.

도 4는 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다. 예를 들어, 하나의 포스트-시냅틱 뉴런(20_n) 및 하나의 컬럼 라인(25_n)을 공유하는 다수 개의 프리-시냅틱 뉴런들(10_1~10_n) 및 다수 개의 로우 게이팅 컨트롤러들(41_1~41_n)이 도시되었다.

도 5a는 도 4에 도시된 상기 뉴로모픽 소자의 시냅스들(30_1n~30_nn)을 선택적으로 강화시키는 방법을 설명하는 타이밍도이고, 및 도 5b는 중첩된 펄스들의 타이밍도들이다.

도 4 및 5a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스들(30_1n~30_nn)을 선택적으로 강화시키는 방법은 먼저, 각 로우 게이팅 컨트롤러들(41_1~41_n)로부터 발생된 게이팅 신호들(Gs1~Gsn)이 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 게이트 전극들로 입력되고 있는 상태에서, 각 프리-시냅틱 뉴런들(10_1~10_n)로부터 발생된 로우 스파이크들(Rs1~Rsn)이 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 드레인 전극들로 입력되는 것을 포함할 수 있다.

강화시킬 시냅스들(30_1n~30_nn)이 공통으로 연결된 컬럼 라인(25_n)과 연결된 포스트-시냅틱 뉴런(20_n)으로부터 컬럼 스파이크(Csn)가 발생할 수 있다. 또는 각 로우 스파이크들(Rs1~Rsn)이 누적됨에 따라 포스트-시냅틱 뉴런(20_n)이 파이어될 수 있다. 파이어된 포스트-시냅틱 뉴런(20_n)은 도 1a에 도시된 다수 개의 포스트-시냅틱 뉴런들(20_1~20_n) 중 누적 전압/전류가 가장 먼저 비교기들(22_1n~2_nn)의 리퍼런스 전압보다 커진 하나일 수 있다.

도 1a를 참조하여, 하나의 포스트-시냅틱 뉴런(20_n)이 파이어되면, 즉 컬럼 스파이크(Csn)가 발생하면 나머지 포스트-시냅틱 뉴런들(20_1~20_n)은 더 이상 파이어되지 않을 수 있다. 즉, 승자 독식(Winner Takes All) 룰이 적용될 수 있다. 또한, 더 이상의 로우 스파이크들(Rs1~Rsn)도 발생하지 않을 수 있다. 각 로우 스파이크들(Rs1~Rsn)의 발생 주기들(ΔtRs1~ΔtRsn)은 서로 다를 수도 있다. 각 로우 스파이크들(Rs1~Rsn)의 발생 주기들(ΔtRs1~ΔtRsn)은 각 로우 스파이크들(Rs1~Rsn)과 컬럼 스파이크(Csn)의 스파이크 발생 시간 차들(Δts1~Δtsn) 보다 각각 클 수 있다.

컬럼 스파이크(Csn)가 발생하면, 게이팅 신호들(Gs1~Gsn)의 발생 및 입력이 중단될 수 있다. 즉, 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)이 턴-오프 될 수 있다. 컬럼 스파이크(Csn)가 발생한 타이밍(tCs)으로부터 제1 지연 시간(td1)만큼 지연된 타이밍(tRp)에 로우 펄스들(Rp1~Rpn)이 발생할 수 있고, 및 제2 지연 시간(td2)만큼 지연된 타이밍(tCp)에 컬럼 펄스(Cpn)가 발생할 수 있다. 예를 들어, 로우 펄스들(Rp1~Rpn)은 실질적으로 동일한 타이밍(tRp)에 발생할 수 있다. 본 발명의 기술적 사상의 확장된 실시예들에서, 컬럼 펄스(Cpn)가 발생하는 타이밍(tCp)이 로우 펄스들(Rp1~Rpn)이 발생하는 타이밍(tRp) 보다 빠를 수도 있고, 또는 로우 펄스들(Rp1~Rpn)이 발생하는 타이밍(tRp)과 컬럼 펄스(Cpn)가 발생하는 타이밍(tCp)이 실질적으로 동일할 수도 있다.

로우 펄스들(Rp1~Rpn)은 프리-시냅틱 뉴런들(10_1~10_n)로부터 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 드레인 전극들로 입력될 수 있고, 및 컬럼 펄스(Cpn)는 파이어된 포스트-시냅틱 뉴런(20_n)으로부터 각 시냅스들(30_1n~_30nn)의 멤리스터들(35_1n~35_nn)의 제2 전극들로 입력될 수 있다. 이때, 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)은 아직 턴-온되지 않을 수 있다.

각 스파이크 시간 차들(Δts1~Δtsn)에 비례하는 게이팅 시간 차들(Δtg1~Δtgn)에 따라 각 로우 게이팅 컨트롤러들(41_1~41_n)로부터 게이팅 펄스들(Gp1~Gpn)이 발생할 수 있다. 예를 들어, 게이팅 시간 차들(Δtg1~Δtgn)은 해당하는 각 스파이크 시간 차들(Δts1~Δtsn)이 클수록 클 수 있고, 작을수록 작을 수 있다. 즉, 가장 작은 스파이크 시간 차(Δtg1)를 갖는 시냅스(30_1n)에 가장 먼저 게이팅 펄스(Gp1)가 입력될 수 있다. 가장 큰 스파이크 시간 차(Δtgn)를 갖는 시냅스(30_nn)에 가장 나중에 게이팅 펄스(Gpn)가 입력될 수 있다. 각 게이팅 펄스들(Gp1~Gpn)은 해당하는 각 로우 게이팅 컨트롤러들(41_1~41_n)에서 발생하여 해당하는 각 로우 게이팅 라인들(46_1~46_n)을 통하여 해당하는 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 게이트 전극들로 입력될 수 있다.

게이팅 펄스들(Gp1~Gpn)이 입력됨에 따라 각 시냅스들(30_1n~30_nn)이 순차적으로 턴-온될 수 있다. 따라서 각 시냅스들(30_1n~30_nn)이 순차적으로 강화될 수 있다. 이때, 각 로우 펄스들(Rp1~Rpn), 컬럼 펄스(Cpn), 및 각 게이팅 펄스들(Gp1~Gpn)이 중첩하는 영역들(S1~Sn)만큼 각 시냅스들(30_1n~30_nn)의 멤리스터들(35_1n~35_nn)이 강화될 수 있다.

각 시냅스들(30_1n~30_nn)이 강화된 후, 다른 포스트-시냅틱 뉴런(20_n)에 연결된 시냅스들(30_11~30_nn)을 강화 시키기 위한 준비를 위한 게이팅 신호들(Gs1~Gsn)이 각 시냅스들(30_11~30_nn)의 트랜지스터들(31_11~31_nn)의 게이트 전극들로 입력될 수 있다.

본 발명의 기술적 사상에서, 게이팅 펄스들(Gp1~Gpn)은 사각형 모양 또는 삼각형 모양을 가질 수 있다. 본 발명의 기술적 사상의 다양한 실시예들을 보이기 위하여 도 3a 및 3b와 비교하여, 게이트 펄스들(Gp1~Gpn)이 삼각형 모양으로 도시되었다.

도 5b에 각 로우 펄스들(Rp1~Rpn), 컬럼 펄스(Cp), 및 각 게이팅 펄스들(Gp1~Gpn)이 중첩하는 영역들(S1~Sn)이 오른 쪽에 해칭을 이용하여 도시되었다. 해칭된 영역들은 해당하는 각 로우 펄스들(Rp1~Rpn), 컬럼 펄스(Cp), 및 해당하는 각 게이팅 펄스들(Gp1~Gpn)의 중첩된 적분 값일 수 있다. 도 5b를 참조하면, 게이팅 시간 차들(Δtg1~Δtgn)에 따라 로우 펄스들(Rp1~Rpn), 컬럼 펄스(Cpn), 및 게이팅 펄스들(Gp1~Gp2)이 중첩하는 면적들이 달라지는 것을 알 수 있다. 즉, 게이팅 시간 차들(Δtg1~Δtgn)에 따라 각 시냅스들(30_1n~30_nn)이 강화되는 정도가 다른 것을 알 수 있다. 상세하게, 가장 짧은 스파이크 시간 차(Δts1)에 따라 가장 짧은 게이팅 시간 차(Δtg1)에 게이팅 펄스(Gp1)가 발생함으로써, 특정 시냅스(30_1n)가 가장 긴 시간(Δtp1) 동안 강화될 수 있다. 가장 긴 스파이크 시간 차(Δtgn)에 따라 가장 긴 게이팅 시간 차(Δtgn)에 게이팅 펄스(Gpn)가 발생됨으로써, 특정 시냅스(30_nn)가 가장 짧은 시간(Δtpn)동안 강화될 수 있다. 부가하여, 게이팅 펄스들(Gp1~Gpn)이 삼각형 모양을 가지므로, 스파이크 시간 차들(Δts1~Δtsn) 및 게이팅 시간 차들(Δtg1~Δtgn)에 따른 시냅스들(30_1n~30_nn)의 강화 시간들(Δtp1~tpn)의 차이는 게이팅 펄스들(Gp1~Gpn)이 사각형 모양을 가질 경우보다 더욱 커질 수 있다. 본 발명의 기술적 사상에 의하면, 게이팅 시간 차들(Δtg1~Δtgn), 즉 게이팅 펄스들(Gp1~Gpn)이 발생하는 타이밍들(tg1~tgn) 및 게이팅 펄스들(Gp1~Gpn)의 모양들에 따라 시냅스들(30_11~30_nn)의 강화율(potentiation ratio)이 달라 질 수 있다.

도 6은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록 다이아그램이다. 예를 들어, 하나의 로우 라인(15_n)을 통하여 하나의 프리-시냅틱 뉴런(10_n) 및 하나의 로우 게이팅 라인(46_n)을 통하여 하나의 로우 게이팅 컨트롤러(41_n)을 공유하는 다수 개의 포스트-시냅틱 뉴런들(20_1~20_n)이 도시되었다.

도 7a는 도 6에 도시된 상기 뉴로모픽 소자의 시냅스들(30_n1~30_nn)을 선택적으로 억제시키는 방법을 설명하는 타이밍도이고, 및 도 7b는 중첩된 펄스들의 타이밍도들이다.

도 6 및 7a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스들(30_n1~30_nn)을 선택적으로 억제시키는 방법은 먼저, 해당하는 로우 게이팅 컨트롤러(41_n)로부터 발생된 게이팅 신호(Gsn)가 해당하는 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)의 게이트 전극들로 입력되고 있는 상태에서, 포스트-시냅틱 뉴런들(20_1~20_n)로부터 발생된 컬럼 스파이크들(Cs1~Csn)이 각 시냅스들(30_1n~30_nn)의 멤리스터들(35_1n~35_nn)의 제2 전극들로 입력되는 것을 포함할 수 있다. 컬럼 스파이크들(Cs1~Csn)의 발생 주기들(ΔtCs1~ΔtCsn)은 서로 다를 수 있다.

각 컬럼 스파이크들(Cs1~Csn)이 각 시냅스들(30_n1~30_nn)로 입력되는 동안, 억제될 시냅스들(30_n1~30_nn)이 공통으로 연결된 프리-시냅틱 뉴런(10_n)으로부터 시냅스들(30_n1~30_nn)의 트랜지스터(31_n1~31_nn)의 드레인 전극들로 로우 스파이크(Rs)가 발생 및 입력될 수 있다. 즉, 억제될 시냅스들(30_n1~30_nn)이 선택될 수 있다.

로우 스파이크(Rs)가 발생하면, 로우 게이팅 신호들(Gs1~Gsn)의 발생 및 입력이 중단될 수 있다. 즉, 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)이 턴-오프 될 수 있다. 로우 스파이크(Rs)가 발생한 타이밍(tRs)로부터 제1 지연 시간(td1)만큼 지연된 타이밍(tCp)에 컬럼 펄스들(Cp1~Cpn)이 발생할 수 있고, 및 제2 지연 시간(td2)만큼 지연된 타이밍(tRp)에 로우 펄스(Rpn)가 발생할 수 있다. 예를 들어, 컬럼 펄스들(Cp1~Cpn)은 실질적으로 동일한 타이밍(tCp)에 발생할 수 있다. 본 발명의 기술적 사상의 확장된 실시예들에서, 로우 펄스(Rpn)가 발생하는 타이밍(tRp)이 컬럼 펄스들(Cp1~Cpn)이 발생하는 타이밍(tCp) 보다 빠를 수도 있고, 또는 컬럼 펄스들(Cp1~Cpn)이 발생하는 타이밍(tCp)과 로우 펄스(Rpn)가 발생하는 타이밍(tRp)이 실질적으로 동일할 수도 있다.

컬럼 펄스들(Cp1~Cpn)은 포스트-시냅틱 뉴런들(20_1~20_n)로부터 발생하여 각 시냅스들(30_n1~30_nn)의 멤리스터들(35_n1~35_nn)의 제2 전극들로 입력될 수 있고, 및 로우 펄스(Rp)는 프리-시냅틱 뉴런(10_n)으로부터 발생하여 각 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)의 드레인 전극들로 입력될 수 있다. 컬럼 펄스들(Cp1~Cpn)은 실질적으로 동일한 타이밍(tp)에 발생할 수 있다. 예를 들어, 컬럼 펄스들(Cp1~Cpn)은 셋(set) 전압(Vset)의 1/2 이상의 양(+)의 전압(+Vset/2)을 가질 수 있고, 및 로우 펄스(Rpn)는 셋 전압(Vset)의 1/2 이하의 음(-)의 전압(-Vset/2)을 가질 수 있다. 이때, 각 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)은 아직 턴-온되지 않을 수 있다.

마지막 컬럼 스파이크들(Cs1~Csn)과 로우 스파이크(Rsn) 사이의 스파이크 시간 차들(Δts1~Δtsn)에 따라 게이팅 펄스들(Gp1~Gpn)이 각각 서로 다른 타이밍들(tg1~tgn)에 로우 게이팅 컨트롤러들(41_1~41_n)로부터 발생되어 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)의 게이트 전극들로 입력될 수 있다. 앞서 언급되었듯이, 스파이크 시간 차들(Δts1~Δtsn)이 짧을수록 게이팅 시간 차들(Δtg1~Δtgn)도 짧을 수 있다. 즉, 스파이크 시간 차들(Δts1~Δtsn)이 짧을수록 게이팅 펄스(Gp1~Gpn)가 빠른 타이밍에 발생할 수 있고, 및 스파이크 시간 차들(Δts1~Δtsn)이 길수록 게이팅 펄스(Gp1~Gpn)가 지연된 타이밍에 발생할 수 있다.

게이팅 펄스들(Gp1~Gpn)에 의해 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)이 턴-온 될 수 있고, 각 시냅스들(30_n1~30_nn)의 멤리스터들(35_n1~35_nn)이 억제될 수 있다.

각 시냅스들(30_n1~30_nn)이 억제된 후, 다른 프리-시냅틱 뉴런(10_n)에 연결된 시냅스들(30_11~30_nn)을 억제 시키기 위한 준비를 위한 게이팅 신호들(Gs1~Gsn)이 각 시냅스들(30_11~30_nn)의 트랜지스터들(31_11~31_nn)의 게이트 전극들로 입력될 수 있다. 앞서 언급되었듯이, 게이팅 펄스들(Gp1~Gpn)은 사각형 모양 또는 삼각형 모양을 가질 수 있다.

도 7b에 각 컬럼 펄스들(Cp1~Cpn), 로우 펄스(Rp), 및 각 게이팅 펄스들(Gp1~Gpn)이 중첩하는 영역들(S1~Sn)이 오른 쪽에 해칭을 이용하여 도시되었다. 해칭된 영역들은 해당하는 각 컬럼 펄스들(Cp1~Cpn), 로우 펄스(Rp), 및 해당하는 각 게이팅 펄스들(Gp1~Gpn)의 중첩된 적분 값일 수 있다. 도 7b를 참조하면, 게이팅 시간 차들(Δtg1~Δtgn)에 따라 컬럼 펄스들(Cp1~Cpn), 로우 펄스(Rpn), 및 게이팅 펄스들(Gp1~Gpn)이 중첩하는 영역들(S1~Sn)이 달라질 수 있다. 각 영역들(S1~Sn)의 크기에 따라 시냅스들(30_1n~30_nn)이 각각 억제될 수 있다. 즉, 컬럼 펄스들(Cp1~Cpn) 및 로우 펄스(Rpn)가 중첩하는 영역들(S1~Sn)만큼 각 시냅스들(30_n1~30_nn)의 멤리스터들(35_n1~35_nn)의 억제율이 달라질 수 있다.

본 발명의 기술적 사상에 의하면, 게이팅 시간 차들(Δtg1~Δtgn), 즉 게이팅 펄스들(Gp1~Gpn)이 발생하는 타이밍들(tg1~tgn) 및 게이팅 펄스들(Gp1~Gpn)의 모양들에 따라 시냅스들(30_11~30_nn)의 억제율(deprssion ratio)이 달라 질 수 있다.

도 8은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록다이아그램이다. 예를 들어, 하나의 포스트-시냅틱 뉴런(20_n), 하나의 컬럼 라인(25_n), 하나의 컬럼 게이팅 컨트롤러(43_n), 하나의 컬럼 게이팅 라인(47_n)을 공유하는 다수 개의 프리-시냅틱 뉴런들(10_1~10_n)이 도시되었다. 도 9는 도 8에 도시된 상기 뉴로모픽 소자의 시냅스들(30_1n~30_nn)을 선택적으로 강화시키는 방법을 설명하는 타이밍도이다.

도 8 및 9를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스들(30_1n~30_nn)을 선택적으로 강화시키는 방법은 먼저, 컬럼 게이팅 컨트롤러(42_n)로부터 발생된 게이팅 신호들(Gs1~Gsn)이 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 게이트 전극들로 입력되고 있는 상태에서, 각 프로-시냅틱 뉴런들(10_1~10_n)로부터 발생된 로우 스파이크들(Rs1~Rsn)이 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 드레인 전극들로 입력되는 것을 포함할 수 있다.

강화시킬 시냅스들(30_1n~30_nn)이 공통으로 연결된 컬럼 라인(25_n)과 연결된 포스트-시냅틱 뉴런(20_n)으로부터 컬럼 스파이크(Csn)가 발생할 수 있다. 또는 각 로우 스파이크들(Rs1~Rsn)이 누적됨에 따라 포스트-시냅틱 뉴런(20_n)이 파이어될 수 있다. 파이어된 포스트-시냅틱 뉴런(20_n)은 도 1b에 도시된 다수 개의 포스트-시냅틱 뉴런들(20_1~20_n) 중 누적 전압/전류가 가장 먼저 비교기들(22_1n~22_nn)의 리퍼런스 전압보다 커진 하나일 수 있다. 앞서 언급되었듯이, 승자 독식 룰이 적용될 수 있다. 도 1b를 참조하여, 하나의 포스트-시냅틱 뉴런(20_n)이 파이어되면, 즉 컬럼 스파이크(Csn)가 발생하면 나머지 포스트-시냅틱 뉴런들(20_1~20_n)은 더 이상 파이어되지 않을 수 있다. 또한, 더 이상의 로우 스파이크들(Rs1~Rsn)도 발생하지 않을 수 있다.

컬럼 스파이크(Csn)가 발생하면, 게이팅 신호들(Gs1~Gsn)의 발생 및 입력이 중단될 수 있다. 즉, 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)이 턴-오프 될 수 있다. 컬럼 스파이크(Csn)가 발생한 타이밍(tCs)으로부터 제1 지연 시간(td1)만큼 지연된 타이밍(tRp)에 로우 펄스들(Rp1~Rpn)이 발생할 수 있고, 및 제2 지연 시간(td2)만큼 지연된 타이밍(tCp)에 컬럼 펄스(Cpn)가 발생할 수 있다.

로우 펄스들(Rp1~Rpn)은 프리-시냅틱 뉴런들(10_1~10_n)로부터 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 드레인 전극들로 입력될 수 있고, 및 컬럼 펄스(Cpn)는 포스트-시냅틱 뉴런(20_n)으로부터 각 시냅스들(30_1n~_30nn)의 멤리스터들(35_1n~35_nn)의 제2 전극들로 입력될 수 있다. 이때, 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)은 아직 턴-온되지 않을 수 있다.

각 스파이크 시간 차들(Δts1~Δtsn)에 비례하는 게이팅 시간 차들(Δtg1~Δtgn)에 따라 각 컬럼 게이팅 컨트롤러들(42_1~42_n)로부터 게이팅 펄스들(Gp1~Gpn)이 발생할 수 있다. 예를 들어, 게이팅 시간 차들(Δtg1~Δtgn)은 해당하는 각 스파이크 시간 차들(Δts1~Δtsn)이 클수록 클 수 있고, 작을수록 작을 수 있다. 각 게이팅 펄스들(Gp1~Gpn)은 해당하는 각 컬럼 게이팅 컨트롤러들(42_1~42_n)에서 발생하여 해당하는 각 컬럼 게이팅 라인들(47_1~47_n)을 통하여 해당하는 각 시냅스들(30_1n~30_nn)의 트랜지스터들(31_1n~31_nn)의 게이트 전극들로 입력될 수 있다.

게이팅 펄스들(Gp1~Gpn)이 입력됨에 따라 각 시냅스들(30_1n~30_nn)이 순차적으로 턴-온될 수 있다. 따라서 각 시냅스들(30_1n~30_nn)이 순차적으로 강화될 수 있다. 이때, 각 로우 펄스들(Rp1~Rpn), 컬럼 펄스(Cpn), 및 각 게이팅 펄스들(Gp1~Gpn)이 중첩하는 영역들(S1~Sn)만큼 각 시냅스들(30_1n~30_nn)의 멤리스터들(35_1n~35_nn)이 강화될 수 있다. 본 발명의 기술적 사상에 의하면, 각 게이팅 시간 차들(Δtg1~Δtgn), 즉 각 게이팅 펄스들(Gp1~Gpn)의 발생 타이밍들(tg1~tgn)에 따라 시냅스들(30_1n~30_nn)의 강화율이 달라질 수 있다.

본 발명의 기술적 사상에 의하면, 게이팅 시간 차들(Δtg1~Δtgn), 즉 게이팅 펄스들(Gp1~Gpn)이 발생하는 타이밍들(tg1~tgn) 및 게이팅 펄스들(Gp1~Gpn)의 모양들에 따라 시냅스들(30_11~30_nn)의 강화율이 달라 질 수 있다.

도 10은 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 일부를 상세하게 도시한 블록다이아그램이다. 예를 들어, 하나의 프리-시냅틱 뉴런(10_n) 및 하나의 로우 라인(21_n)을 공유하는 다수 개의 포스트-시냅틱 뉴런들(20_1~20_n), 다수 개의 컬럼 라인들(25_1~25_n), 다수 개의 컬럼 게이팅 컨트롤러들(42_1~42_n), 및 다수 개의 컬럼 게이팅 라인들(47_1~47_n)이 도시되었다. 도 11는 도 10에 도시된 상기 뉴로모픽 소자의 시냅스들(30_n1~30_nn)을 선택적으로 억제시키는 방법을 설명하는 타이밍도이다.

도 10 및 11을 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 뉴로모픽 소자의 시냅스들(30_n1~30_nn)을 선택적으로 억제시키는 방법은 먼저, 컬럼 게이팅 컨트롤러들(42_1~42_n)로부터 발생된 게이팅 신호들(Gs1~Gsn)이 각각 해당하는 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)의 게이트 전극들로 입력되고 있는 상태에서, 포스트-시냅틱 뉴런들(20_1~20_n)로부터 발생된 컬럼 스파이크들(Cs1~Csn)이 각 시냅스들(30_n1~30_nn)의 멤리스터들(35_n1~35_nn)의 제2 전극들로 입력되는 것을 포함할 수 있다. 컬럼 스파이크들(Cs1~Csn)의 발생 주기들(ΔtCs1~ΔtCsn)은 서로 다를 수 있다.

각 컬럼 스파이크들(Cs1~Csn)이 각 시냅스들(30_n1~30_nn)로 입력되는 동안, 억제될 시냅스들(30_n1~30_nn)이 공통으로 연결된 프리-시냅틱 뉴런(10_n)으로부터 시냅스들(30_n1~30_nn)의 트랜지스터(31_n1~31_nn)의 드레인 전극들로 로우 스파이크(Rs)가 발생 및 입력될 수 있다.

로우 스파이크(Rs)가 발생하면, 컬럼 게이팅 신호들(Gs1~Gsn)의 발생 및 입력이 중단될 수 있다. 즉, 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)이 턴-오프 될 수 있다. 로우 스파이크(Rs)가 발생한 타이밍(tRs)로부터 제1 지연 시간(td1)만큼 지연된 타이밍(tCp)에 컬럼 펄스들(Cp1~Cpn)이 발생할 수 있고, 및 제2 지연 시간(td2)만큼 지연된 타이밍(tRp)에 로우 펄스(Rpn)가 발생할 수 있다.

컬럼 펄스들(Cp1~Cpn)은 포스트-시냅틱 뉴런들(20_1~20_n)로부터 발생하여 각 시냅스들(30_n1~30_nn)의 멤리스터들(35_n1~35_nn)의 제2 전극들로 입력될 수 있고, 및 로우 펄스(Rp)는 프리-시냅틱 뉴런(10_n)으로부터 발생하여 각 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)의 드레인 전극들로 입력될 수 있다. 컬럼 펄스들(Cp1~Cpn)은 실질적으로 동일한 타이밍(tp)에 발생할 수 있다. 예를 들어, 컬럼 펄스들(Cp1~Cpn)은 셋 전압(Vset)의 1/2 이상의 양(+)의 전압(+Vset/2)을 가질 수 있고, 및 로우 펄스(Rpn)는 셋 전압(Vset)의 1/2 이하의 음(-)의 전압(-Vset/2)을 가질 수 있다. 본 발명의 기술적 사상의 확장된 실시예들에서, 로우 펄스(Rpn)는 컬럼 펄스들(Cp1~Cpn)보다 낮은 양(+)의 전압을 가질 수도 있다. 이때, 각 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)은 아직 턴-온되지 않을 수 있다.

마지막 컬럼 스파이크들(Cs1~Csn)과 로우 스파이크(Rsn) 사이의 스파이크 시간 차들(Δts1~Δtsn)에 따라 게이팅 펄스들(Gp1~Gpn)이 각각 서로 다른 타이밍들(tg1~tgn)에 컬럼 게이팅 컨트롤러들(42_1~42_n)로부터 발생되어 시냅스들(30_n1~30_nn)의 트랜지스터들(31_n1~31_nn)의 게이트 전극들로 입력될 수 있다. 앞서 언급되었듯이, 스파이크 시간 차들(Δts1~Δtsn)이 짧을수록 게이팅 시간 차들(Δtg1~Δtgn)도 짧을 수 있다.

본 발명의 기술적 사상에 의하면, 게이팅 시간 차들(Δtg1~Δtgn), 즉 게이팅 펄스들(Gp1~Gpn)이 발생하는 타이밍들(tg1~tgn) 및 게이팅 펄스들(Gp1~Gpn)의 모양들에 따라 시냅스들(30_11~30_nn)의 억제율이 달라 질 수 있다.

도 12는 본 발명의 기술적 사상의 일 실시예에 따른 패턴 인식 시스템(900)을 개념적으로 도시한 블록다이아그램이다. 예를 들어, 상기 패턴 인식 시스템(900)은 음성 인식 시스템(speech recognition system), 영상 인식 시스템(imaging recognition system), 코드 인식 시스템(code recognition system), 신호 인식 시스템(signal recognition system), 또는 기타 다양한 패턴들을 인식하기 위한 시스템들 중 하나일 수 있다.

도 12를 참조하면, 본 발명의 기술적 사상의 일 실시예의 패턴 인식 시스템(900)은 중앙 처리 유닛(910), 메모리 유닛(920), 통신 제어 유닛(930), 네트워크(940), 출력 유닛(950), 입력 유닛(960), 아날로그-디지털 변환기(970), 뉴로모픽 유닛(980), 및/또는 버스(990)를 포함할 수 있다.

중앙 처리 유닛(910)은 뉴로모픽 유닛(980)의 학습을 위하여 다양한 신호를 생성 및 전달하고, 및 뉴로모픽 유닛(980)으로부터의 출력에 따라 음성, 영상 등과 같은 패턴을 인식하기 위한 다양한 처리 및 기능을 수행할 수 있다. 상기 중앙 처리 유닛(910)은 메모리 유닛(920), 통신 제어 유닛(930), 출력 유닛(950), 아날로그-디지털 변환기(970) 및 뉴로모픽 유닛(980)과 버스(990)을 통하여 연결될 수 있다.

메모리 유닛(920)은 패턴 인식 시스템(900)에서 저장이 요구되는 다양한 정보를 저장할 수 있다. 메모리 유닛(920)은 디램(DRAM) 또는 에스램(SRAM) 같은 휘발성 메모리 소자, 피램(PRAM), 엠램(MRAM), 알이램(ReRAM), 또는 낸드 플래시 메모리(NAND flash memory) 같은 비휘발성 메모리, 또는 하드 디스크 드라이브(HDD) 또는 솔리드 스테이트 드라이브(SSD) 같은 다양한 기억 유닛들 중 적어도 하나를 포함할 수 있다.

통신 제어 유닛(930)은 인식된 음성, 영상 등의 데이터를 네트워크(940)를 통하여 다른 시스템의 통신 제어 유닛으로 전송하거나 및/또는 수신할 수 있다.

출력 유닛(950)은 인식된 음성, 영상 등의 데이터를 다양한 방식으로 출력할 수 있다. 예컨대, 출력 유닛(950)은 스피커, 프린터, 모니터, 디스플레이 패널, 빔 프로젝터, 홀로그래머, 또는 기타 다양한 출력 장치를 포함할 수 있다.

입력 유닛(960)은 마이크로폰, 카메라, 스캐너, 터치 패드, 키보드, 마우스, 마우스 펜, 또는 다양한 센서들 중 적어도 하나를 포함할 수 있다.

아날로그-디지털 변환기(970)는 입력 장치(960)로부터 입력된 아날로그 데이터를 디지털 데이터로 변환할 수 있다.

뉴로모픽 유닛(980)은 아날로그-디지털 변환기(970)로부터 출력된 데이터를 이용하여 학습(learning), 인식(recognition) 등을 수행할 수 있고, 인식된 패턴에 대응하는 데이터를 출력할 수 있다. 뉴로모픽 유닛(980)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 뉴로모픽 소자들 중 적어도 하나를 포함할 수 있다.

이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10: 프리-시냅틱 뉴런
15: 로우 라인
20: 포스트-시냅틱 뉴런
21: 적분기
25: 비교기
25: 컬럼 라인
30: 시냅스
31: 트랜지스터
35: 멤리스터
40: 게이팅 컨트롤러
41: 로우 게이팅 컨트롤러
42: 컬럼 게이팅 컨트롤러
45: 게이팅 라인
46: 로우 게이팅 라인
47: 컬럼 게이팅 라인
Δtsn: 스파이크 시간 차
Δtgn: 게이팅 시간 차

Claims

트랜지스터 및 상기 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 멤리스터를 포함하는 시냅스의 가중치를 업데이트 하는 방법에 있어서,
제1 타이밍에 상기 트랜지스터의 드레인 전극에 로우 스파이크를 입력하고,
제2 타이밍에 상기 시냅스의 멤리스터의 제2 전극에 컬럼 스파이크를 입력하고,
상기 제2 타이밍으로부터 제1 지연 시간만큼 지연된 제3 타이밍에 상기 트랜지스터의 상기 드레인 전극에 로우 펄스를 입력하고,
상기 제2 타이밍으로부터 제2 지연 시간만큼 지연된 제4 타이밍에 상기 멤리스터의 상기 제2 전극에 컬럼 펄스를 입력하고, 및
상기 제4 타이밍으로부터 제3 지연 시간만큼 지연된 제5 타이밍에 상기 트랜지스터의 게이트 전극에 게이팅 펄스를 입력하는 것을 포함하는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제1항에 있어서,
상기 로우 스파이크는 프리-시냅틱 뉴런에서 발생하여 로우 라인을 통하여 상기 트랜지스터의 상기 드레인 전극으로 입력되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제1항에 있어서,
상기 컬럼 스파이크는 포스트-시냅틱 뉴런에서 발생하여 컬럼 라인을 통하여 상기 멤리스터의 상기 제2 전극으로 입력되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제1항에 있어서,
상기 로우 펄스는 프리-시냅틱 뉴런에서 발생하여 로우 라인을 통하여 상기 트랜지스터의 상기 드레인 전극으로 입력되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제1항에 있어서,
상기 컬럼 펄스는 포스트-시냅틱 뉴런에서 발생하여 컬럼 라인을 통하여 상기 멤리스터의 상기 제2 전극으로 입력되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제1항에 있어서,
상기 로우 스파이크 및 상기 컬럼 스파이크는 상기 트랜지스터의 게이트 전극으로 게이팅 신호가 입력되는 동안 발생하는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제6항에 있어서,
상기 게이팅 신호는 게이팅 컨트롤러에서 발생하여 게이팅 라인을 통하여 상기 트랜지스터의 상기 게이트 전극으로 입력되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제1항에 있어서,
상기 시냅스의 가중치를 업데이트하는 것은 상기 로우 펄스, 상기 컬럼 펄스, 및 상기 게이팅 펄스가 중첩하는 시간 동안 수행되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제1 타이밍에 제1 뉴런으로부터 제1 시냅스로 제1 스파이크가 입력되고,
상기 제1 타이밍보다 지연된 제2 타이밍에 제2 뉴런으로부터 제2 시냅스로 제2 스파이크가 입력되고,
제3 타이밍에 제3 뉴런으로부터 상기 제1 시냅스 및 상기 제2 시냅스로 제3 스파이크가 각각, 입력되고,
상기 제3 타이밍으로부터 지연된 제4 타이밍에 상기 제1 뉴런으로부터 상기 제1 시냅스로 제1 펄스가 입력되고,
상기 제3 타이밍으로부터 지연된 제5 타이밍에 상기 제2 뉴런으로부터 상기 제2 시냅스로 제2 펄스가 입력되고,
제6 타이밍에 상기 제3 뉴런으로부터 상기 제1 시냅스 및 상기 제2 시냅스로 제3 펄스가 입력되고,
제7 타이밍에 상기 제1 시냅스로 제1 게이팅 펄스가 입력되고, 및
제8 타이밍에 상기 제2 시냅스로 제2 게이팅 펄스가 입력되는 것을 포함하는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제9항에 있어서,
상기 제1 타이밍으로부터 상기 제3 타이밍까지의 제1 스파이크 시간 차가 상기 제2 타이밍으로부터 상기 제3 타이밍까지의 제2 스파이크 시간 차보다 작으면,
상기 제6 타이밍으로부터 상기 제7 타이밍까지의 제1 게이팅 시간 차가 상기 제6 타이밍으로부터 상기 제8 타이밍까지의 제2 게이팅 시간 차보다 작은 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제10항에 있어서,
상기 제1 게이팅 시간 차가 상기 제2 게이팅 시간 차보다 작으면, 상기 제1 시냅스의 가중치는 상기 제2 시냅스의 가중치보다 더 많이 업데이트되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제9항에 있어서,
상기 제1 시냅스는 제1 트랜지스터, 및 상기 제1 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 제1 멤리스터를 포함하고,
상기 제2 시냅스는 제2 트랜지스터, 및 상기 제2 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 제2 멤리스터를 포함하고,
상기 제1 뉴런은 상기 제1 시냅스의 상기 제1 트랜지스터의 드레인 전극과 연결되고,
상기 제2 뉴런은 상기 제2 시냅스의 상기 제2 트랜지스터의 드레인 전극과 연결되고, 및
상기 제3 뉴런은 상기 제1 시냅스의 상기 제1 멤리스터의 제2 전극 및 상기 제2 시냅스의 상기 제2 멤리스터의 제2 전극과 연결되는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제12항에 있어서,
상기 제1 게이팅 펄스는 상기 제1 트랜지스터의 게이트 전극과 연결된 제1 게이팅 컨트롤러로부터 발생하고, 및
상기 제2 게이팅 펄스는 상기 제2 트랜지스터의 게이트 전극과 연결된 제2 게이팅 컨트롤러로부터 발생하는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제1 트랜지스터 및 상기 제1 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 제1 멤리스터를 포함하는 제1 시냅스, 및 제2 트랜지스터 및 상기 제2 트랜지스터의 소스 전극과 연결된 제1 전극을 갖는 제2 멤리스터를 포함하는 제2 시냅스의 가중치들을 업데이트 하는 방법에 있어서,
제1 게이팅 컨트롤러로부터 발생한 제1 게이팅 신호가 상기 제1 트랜지스터의 게이트 전극으로 입력되고 및 제2 게이팅 컨트롤러로부터 발생한 제2 게이팅 신호가 상기 제2 트랜지스터의 게이트 전극으로 입력되어 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴-온되고,
상기 제1 시냅스와 연결된 제1 프리-시냅틱 뉴런으로부터 발생한 제1 로우 스파이크가 제1 로우 라인을 통하여 상기 제1 시냅스의 상기 제1 트랜지스터의 드레인 전극으로 입력되고 및 상기 제2 시냅스와 연결된 제2 프리-시냅틱 뉴런으로부터 발생한 제2 로우 스파이크가 제2 로우 라인을 통하여 상기 제2 시냅스의 상기 제2 트랜지스터의 드레인 전극으로 입력되고,
상기 제1 시냅스 및 상기 제2 시냅스와 공통적으로 연결된 포스트-시냅틱 뉴런으로부터 발생한 컬럼 스파이크가 컬럼 라인을 통하여 상기 제1 멤리스터의 제2 전극 및 상기 제2 멤리스터의 제2 전극으로 입력되고,
상기 제1 및 제2 게이팅 신호들이 중단되어 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴-오프되고,
상기 제1 프리-시냅틱 뉴런으로부터 발생한 제1 로우 펄스가 상기 제1 트랜지스터의 상기 드레인 전극으로 입력되고 및 상기 제2 프리-시냅틱 뉴런으로부터 발생한 제2 로우 펄스가 상기 제2 트랜지스터의 상기 드레인 전극으로 입력되고,
상기 포스트-시냅틱 뉴런으로부터 발생한 컬럼 펄스가 상기 제1 멤리스터의 상기 제2 전극 및 상기 제2 멤리스터의 상기 제2 전극으로 입력되고, 및
상기 제1 게이팅 컨트롤러로부터 발생한 제1 게이팅 펄스가 상기 제1 트랜지스터의 상기 게이트 전극으로 입력되고 및 상기 제2 게이팅 컨트롤러로부터 발생한 제2 게이팅 펄스가 상기 제2 트랜지스터의 상기 게이트 전극으로 입력되어 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 턴-온되는 것을 포함하는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트하는 방법.
제14항에 있어서,
상기 제1 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제1 스파이크 시간 차가 상기 제2 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제2 스파이크 시간 차보다 작으면,
상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제1 게이팅 펄스가 발생한 타이밍까지의 제1 게이팅 시간 차가 상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제2 게이팅 펄스가 발생한 타이밍까지의 제2 게이팅 시간 차보다 작은 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제15항에 있어서,
상기 제1 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제1 스파이크 시간 차가 상기 제2 로우 스파이크가 발생한 타이밍으로부터 상기 컬럼 스파이크가 발생한 타이밍까지의 제2 스파이크 시간 차보다 크면,
상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제1 게이팅 펄스가 발생한 타이밍까지의 제1 게이팅 시간 차가 상기 컬럼 펄스가 발생한 타이밍으로부터 상기 제2 게이팅 펄스가 발생한 타이밍까지의 제2 게이팅 시간 차보다 큰 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제14항에 있어서,
상기 제1 및 제2 로우 펄스들이 양(+)의 전압을 가지면 상기 컬럼 펄스는 음(-)의 전압을 갖는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.
제14항에 있어서,
상기 제1 및 제2 로우 펄스들이 음(-)의 전압을 가지면 상기 컬럼 펄스는 양(+)의 전압을 갖는 뉴로모픽 소자의 시냅스들의 가중치를 업데이트 하는 방법.