KR20170077689A - PAPR(Peak to Average Power Ration)을 감소시키기 위한 방법 및 장치들 - Google Patents

PAPR(Peak to Average Power Ration)을 감소시키기 위한 방법 및 장치들 Download PDF

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KR20170077689A
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Abstract

PAPR을 감소시키기 위한 방법이 개시된다. 본 발명의 일 실시예에 따른 PAPR을 감소시키기 위한 방법은 입력 신호를 클리핑(clipping)하는 단계, 입력 신호를 지연시키는 단계, 지연된 입력 신호에서 클리핑된 입력 신호를 감산하는 단계, 입력 신호의 클리핑에 의해 생성되는 에러(error)를 세이프(shape)하기 위해 감산된 신호를 필터링하는 단계, 입력 신호의 노이즈(noise)를 제거하기 위해 입력 신호를 필터링하는 단계 및 필터링된 입력 신호에서 필터링된 감산된 신호를 감산하는 단계를 포함한다.

Description

PAPR(Peak to Average Power Ration)을 감소시키기 위한 방법 및 장치들{Method and devices for reducing PAPR}
본 발명은 PAPR(Peak to Average Power Ration)을 감소시키기 위한 방법 및 장치들에 관한 것으로서, 보다 상세하게는 중계기(repeater)의 전력 효율성을 높이기 위한 PAPR(Peak to Average Power Ration)을 감소시키기 위한 방법 및 장치들에 관한 것이다.
중계기는 신호를 수신하여 더 높은 레벨 또는 더 높은 전력(power)으로 상기 신호를 재송신하는 전자 장치이다.
중계기에서 이용되는 신호는 종종 높은 PAPR(Peak to Average Power Ratio)을 가진다. 이는 중계기에서 구현되는 전력 증폭기(Power Amplifier)의 효율성을 제한시킨다. 따라서 전력 증폭기의 효율성을 높이기 위해 여러 가지 PAPR 감소 방법들이 제안되고 있다.
CFR(Crest Factor Reduction)이 그 방법들 중 하나이다. 하지만, 종래의 CFR 기법은 중계기의 지연 시간을 증가시키는 문제점이 있었다.
본 발명은 PAPR을 감소시킴과 동시에 중계기의 지연 시간을 최소화시키기 위한 PAPR(Peak to Average Power Ration)를 감소시키기 위한 방법 및 장치들을 제공하고자 한다.
본 발명의 일 측면에 따르면, 입력 신호를 클리핑하는 단계, 상기 입력 신호를 지연시키는 단계, 상기 지연된 입력 신호에서 상기 클리핑된 입력 신호를 감산하는 단계, 상기 입력 신호의 클리핑에 의해 생성되는 에러를 세이프하기 위해 상기 감산된 신호를 필터링하는 단계, 상기 입력 신호의 노이즈를 제거하기 위해 상기 입력 신호를 필터링하는 단계, 및 상기 필터링된 입력 신호에서 상기 필터링된 감산된 신호를 감산하는 단계를 포함하는 PAPR을 감소시키기 위한 방법이 제공된다.
실시예에 따라서, 상기 입력 신호를 필터링하기 위해 소요되는 시간은, 상기 입력 신호를 지연시키기 위해 소요되는 시간, 상기 지연된 입력 신호에서 상기 클리핑된 입력 신호를 감산하기 위해 소요되는 시간, 및 상기 감산된 신호를 필터링하기 위해 소요되는 시간의 합산 시간과 같을 수 있다.
실시예에 따라서, 상기 클리핑된 입력 신호의 레벨은 문턱 값 이하일 수 있다.
본 발명의 다른 측면에 따르면, 입력 신호를 클리핑하는 클리퍼, 상기 입력 신호를 지연시키는 딜레이 유닛, 상기 지연된 입력 신호에서 상기 클리핑된 입력 신호를 감산하는 제1감산기, 상기 입력 신호의 클리핑에 의해 생성되는 에러를 세이프(shape)하기 위해 상기 감산된 신호를 필터링하는 에러 세이핑 필터, 상기 입력 신호의 노이즈를 제거하기 위해 상기 입력 신호를 필터링하는 디지털 필터, 및 상기 필터링된 입력 신호에서 상기 필터링된 감산된 신호를 감산하는 제2감산기를 포함하는 CFR 코어가 제공된다.
실시예에 따라서, 상기 입력 신호를 필터링하기 위해 소요되는 시간은, 상기 입력 신호를 지연시키기 위해 소요되는 시간, 상기 지연된 입력 신호에서 상기 클리핑된 입력 신호를 감산하기 위해 소요되는 시간, 및 상기 감산된 신호를 필터링하기 위해 소요되는 시간의 합산 시간과 같을 수 있다.
실시예에 따라서, 상기 에러 세이핑 필터는 FIR(Finite Impulse Response) 필터일 수 있다.
실시예에 따라서, 상기 디지털 필터는 FIR(Finite Impulse Response) 필터일 수 있다.
본 발명의 또 다른 실시예에 따르면, 제1아날로그 신호를 수신하는 제1안테나, 상기 제1아날로그 신호를 제1디지털 신호로 변환하는 ADC(Analog to Digital Converter), 상기 제1디지털 신호를 수신하여 PAPR이 감소된 제2디지털 신호로 출력하는 CFR 코어, 상기 제2디지털 신호를 제2아날로그 신호로 변환하는 DAC(Digital to Analog Converter), 및 상기 제2아날로그 신호를 송신하는 제2안테나를 포함하는 중계기가 제공된다.
실시예에 따라서, 상기 CFR 코어는 상기 제1디지털 신호를 클리핑하는 클리퍼, 상기 제1디지털 신호를 지연시키는 딜레이 유닛, 상기 지연된 제1디지털 신호에서 상기 클리핑된 제1디지털 신호를 감산하는 제1감산기, 상기 제1디지털 신호의 클리핑에 의해 생성되는 에러를 세이프하기 위해 상기 감산된 신호를 필터링하는 에러 세이핑 필터, 상기 제1디지털 신호의 노이즈를 제거하기 위해 상기 제1디지털 신호를 필터링하는 디지털 필터, 및 상기 필터링된 제1디지털 신호에서 상기 필터링된 감산된 신호를 감산하는 제2감산기를 포함할 수 있다.
실시예에 따라서, 상기 제1디지털 신호를 필터링하기 위해 소요되는 시간은, 상기 제1디지털 신호를 지연시키기 위해 소요되는 시간, 상기 지연된 제1디지털 신호에서 상기 클리핑된 제1디지털 신호를 감산하기 위해 소요되는 시간, 및 상기 감산된 신호를 필터링하기 위해 소요되는 시간의 합산 시간과 같을 수 있다.
실시예에 따라서, 상기 에러 세이핑 필터는 FIR 필터일 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 PAPR(Peak to Average Power Ration)를 감소시키기 위한 방법 및 장치들은 딜레이 유닛(delay unit) 대신에 디지털 필터(digital filter)를 이용함으로써 PAPR을 감소시킴과 동시에 중계기의 지연 시간이 최소화될 수 있다.
도 1은 본 발명의 실시예에 따른 무선 통신 시스템의 블록도이다.
도 2는 도 1에 도시된 중계기의 블록도이다.
도 3은 도 2에 도시된 CFR(Crest Factor Reduction) 코어의 블록도이다.
도 4는 도 2에 도시된 CFR(Crest Factor Reduction) 코어의 동작을 설명하기 위한 흐름도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 본 명세서의 설명 과정에서 이용되는 숫자(예를 들어, 제1, 제2 등)는 하나의 구성요소를 다른 구성요소와 구분하기 위한 식별기호에 불과하다. 또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다. 또한, 본 명세서에 기재된 "~부(유닛)", "~기", "~자", "~모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
그리고 본 명세서에서의 구성부들에 대한 구분은 각 구성부가 담당하는 주기능 별로 구분한 것에 불과함을 명확히 하고자 한다. 즉, 이하에서 설명할 2개 이상의 구성부가 하나의 구성부로 합쳐지거나 또는 하나의 구성부가 보다 세분화된 기능별로 2개 이상으로 분화되어 구비될 수도 있다. 그리고 이하에서 설명할 구성부 각각은 자신이 담당하는 주기능 이외에도 다른 구성부가 담당하는 기능 중 일부 또는 전부의 기능을 추가적으로 수행할 수도 있으며, 구성부 각각이 담당하는 주기능 중 일부 기능이 다른 구성부에 의해 전담되어 수행될 수도 있음은 물론이다. 이하, 본 발명의 실시예들을 차례로 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 무선 통신 시스템의 블록도를 나타낸다.
도 1을 참조하면, 무선 통신 시스템(400)은 주파수 분할 듀플렉싱(Frequency Division Duplexing; FDD) 네트워크, 주파수 분할 다중 액세스(Frequency Division Multiple Access; FDMA) 네트워크, 직교 FDMA(Orthogonal FDMA; OFDMA) 네트워크, 코드 분할 다중 액세스(Code Division Multiple Access; CDMA) 네트워크, 시 분할 다중 액세스(Time Division Multiple Access; TDMA) 네트워크, 직접 시퀀스 확산 스펙트럼(Direct Sequence Spread Spectrum; DSSS) 네트워크, 주파수 호핑 확산 스펙트럼(Hopping Spread Spectrum; FHSS) 네트워크, 또는 어떤 다른 무선 통신 네트워크를 포함할 수 있다. 일부 실시예들에서, 무선 통신 시스템(100)은 제2세대(2G) 무선 통신 네트워크, 제3세대(3G) 무선 통신 네트워크, 제4세대(4G) 무선 통신 네트워크, 또는 롱텀 에볼루션(Long Term Evolution; LTE) 무선 통신 네트워크로서 동작하도록 구성될 수 있다.
무선 통신 시스템(400)은 중계기(100), 기지국(base station; 200), 및 통신 장치(300)를 포함할 수 있다.
기지국(200)과 통신 장치(300)는 신호를 주고 받을 수 있다. 통신 장치(300)는 휴대폰, 스마트폰, 또는 태블릿 PC와 같이 무선 통신이 가능한 전자 장치이다. 기지국(200)과 통신 장치(300) 사이의 신호가 음성 또는 데이터 통신이 가능할 정도로 충분하지 않을 때, 중계기(100)가 이용될 수 있다.
중계기(100)는 기지국(200)에서 출력되는 신호를 수신하여 더 높은 레벨 또는 더 높은 전력으로 상기 신호를 통신 장치(300)로 재송신할 수 있다. 실시 예에 따라, 중계기(100)는 무선 중계기(wireless repeater)로써 호칭될 수 있다.
도 2는 도 1에 도시된 중계기의 블록도를 나타낸다.
도 1과 도 2를 참조하면, 중계기(100)는 제1안테나(10), 제1AFE(Analog Front End; 20), ADC(Analog to Digital Converter; 30), CFR(Crest Factor Reduction) 코어(40), DSP(Digital Signal Processor; 50), DAC(Digital to Analog Converter; 60), 제2AFE(70), 및 제2안테나(80)를 포함할 수 있다. 실시 예에 따라 중계기(100)는 다른 구성요소를 이용하여 다양하게 구현될 수 있다.
제1안테나(10)는 기지국(200)으로부터 출력되는 신호를 수신한다. 실시 예에 따라 제1안테나(10)는 통신 장치(300)로부터 출력되는 신호를 수신할 수 있다. 제2안테나(80)는 통신 장치(300)로 신호를 출력한다. 실시 예에 따라 제2안테나(80)는 기지국(200)으로 신호를 출력할 수 있다. 실시 예에 따라 중계기(100)는 복수의 안테나들(10,80) 대신에 듀플렉서(duplexer; 미도시)를 이용하여 하나의 안테나만을 이용할 수 있다.
복수의 AFE(20, 70)는 중계기(100)의 수신 기능과 송신 기능을 수행하기 위한 아날로그 구성요소들(components)의 집합이다. 복수의 AFE(20, 70) 각각은 VGA(Variable Gain Amplifier; 미도시), PA(Power Amplifier; 미도시), 필터(미도시), 믹서(mixer; 미도시), 또는 드라이버(미도시)를 포함할 수 있다. AFE(20)는 수신 기능을 수행하기 위해 제1안테나(10)를 통해 수신된 아날로그 신호를 필터와 같은 구성요소를 이용하여 처리하고, 처리된 아날로그 신호를 출력한다.
ADC(30)는 상기 처리된 아날로그 신호를 디지털 신호(DIG_SIN)로 변환한다. 디지털 신호(DIG_SIN)는 높은 PAPR을 가진다. CFR 코어(40)는 PAPR을 감소시키기 위해 이용된다. CFR 코어(40)는 디지털 신호(DIG_SIN)를 수신하여 PAPR이 감소된 디지털 신호(DIG_SOUT)로 출력한다. CFR 코어(40)의 입력 신호(DIG_SIN)는 CFR 코어(40)의 출력 신호(DIG_SOUT)보다 높은 PAPR을 가진다. CFR 코어(40)의 자세한 동작에 대해서는 도 3에서 설명될 것이다. CFR 코어(40)는 하나의 칩으로 구현될 수 있다. 실시 예에 따라 CFR 코어(40)는 DSP(50)의 일부분으로 구현될 수 있다. 또한, 실시 예에 따라 CFR 코어(40)는 CFR 프로세서처럼 다양하게 호칭될 수 있다.
DSP(50)는 디지털 신호 처리에 필요한 여러 가지 동작들을 수행하기 위해 명령들을 실행한다. 상기 여러 가지 동작들은 신호의 측정, 필터링, 또는 압축과 같은 동작을 의미할 수 있다.
DAC(60)는 DSP(50)에 의해 처리된 디지털 신호를 아날로그 신호로 변환한다.
AFE(70)는 상기 아날로그 신호를 PA와 같은 구성요소를 이용하여 처리한다. 제2안테나(80)는 AFE(70)에 의해 처리된 아날로그 신호를 송신한다.
도 3은 도 2에 도시된 CFR(Crest Factor Reduction) 코어의 블록도를 나타낸다.
도 1 내지 도 3을 참조하면, CFR(Crest Factor Reduction) 코어(40)는 클리퍼(clipper; 41), 딜레이 유닛(delay unit; 43), 제1감산기(45), 에러 세이핑 필터(error shaping filter; 47), 디지털 필터(digital filter; 49), 및 제2감산기(51)를 포함한다.
클리퍼(41)는 ADC(30)로부터 출력되는 디지털 신호(DIG_SIN)를 수신한다. 디지털 신호(DIG_SIN)는 높은 PAPR을 가진다. 클리퍼(41)는 문턱 값을 이용하여 디지털 신호(DIG_SIN)를 클리핑한다. 구체적으로, 상기 클리핑된 디지털 신호(S_C)의 레벨은 문턱 값 이상이다.
딜레이 유닛(43)은 ADC(30)로부터 출력되는 디지털 신호(DIG_SIN)를 수신한다. 딜레이 유닛(43)은 디지털 신호(DIG_SIN)를 지연시킨다.
제1감산기(45)는 상기 지연된 디지털 신호(S_D)에서 상기 클리핑된 디지털 신호(S_C)를 감산한다. 제1감산기(45)에 의해 감산된 신호(S_S1)의 레벨은 문턱 값 이하이다.
에러 세이핑 필터(47)는 클리퍼(41)의 의해 생성되는 에러를 세이프(shape)하기 위해 이용된다. 에러 세이핑 필터(47)는 상기 감산된 신호(S_S1)를 필터링한다. 에러 세이핑 필터(47)는 FIR(Finite Impulse Response) 필터일 수 있다.
디지털 필터(49)는 ADC(30)로부터 출력되는 디지털 신호(DIG_SIN)의 노이즈를 제거하기 위해 디지털 신호(DIG_SIN)를 필터링한다. 디지털 필터(49)에 의해 디지털 신호(DIG_SIN)를 필터링하기 위해 소요되는 시간은 딜레이 유닛(43)에 의해 디지털 신호(DIG_SIN)를 지연시키기 위해 소요되는 시간, 제1감산기(45)에 의해 상기 지연된 디지털 신호(S_D)에서 상기 클리핑된 디지털 신호(S_C)를 감산하기 위해 소요되는 시간, 및 에러 세이핑 필터(47)에 의해 상기 감산된 신호(S_S1)를 필터링하기 위해 소요되는 시간의 합산 시간과 같다. 디지털 필터(49)는 FIR(Finite Impulse Response) 필터일 수 있다.
제2감산기(51)는 디지털 필터(49)에 의해 필터링된 디지털 신호(S_DF)에서 에러 세이핑 필터(47)에서 출력된 신호(S_ES)를 감산한다.
제2감산기(51)에 의해 출력되는 디지털 신호(DIG_SOUT)는 DSP(50)가 디지털 신호 처리에 필요한 여러 가지 동작들을 수행하기 위해 DSP(50)로 출력된다.
도 4는 도 2에 도시된 CFR(Crest Factor Reduction) 코어의 동작을 설명하기 위한 흐름도를 나타낸다.
도 1 내지 도 4를 참조하면, 클리퍼(41)는 CFR 코어(40)로 입력되는 입력 신호(DIG_SIN)를 클리핑한다(S10).
딜레이 유닛(43)은 CFR 코어(40)로 입력되는 입력 신호(DIG_SIN)를 지연시킨다(S20).
제1감산기(45)는 딜레이 유닛(43)에서 출력되는 지연된 입력 신호(S_D)에서 클리퍼(41)에서 출력되는 클리핑된 입력 신호(S_C)를 감산한다(S30).
에러 세이핑 필터(47)는 제1감산기(45)에서 출력되는 감산 신호(S_S1)를 필터링한다(S40).
디지털 필터(49)는 CFR 코어(40)로 입력되는 입력 신호(DIG_SIN)의 노이즈를 제거하기 위해 CFR 코어(40)로 입력되는 입력 신호(DIG_SIN)를 필터링한다(S50). 지연 유닛 대신에 디지털 필터(49)가 이용됨으로써 PAPR을 감소시킴과 동시에 중계기(100)의 지연 시간이 최소화될 수 있다.
제2감산기(51)는 디지털 필터(49)에서 출력되는 필터링된 입력 신호(S_DF)에서 에러 세이핑 필터(47)에서 출력되는 필터링된 감산 신호(S_ES)를 감산하여 디지털 출력 신호(DIG_SOUT)를 출력한다(S60).
이상과 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
400: 무선 통신 시스템; 60: DAC;
100: 중계기; 70: 제2AFE;
200: 기지국; 80: 제2안테나;
300: 통신 장치; 41: 클리퍼;
10: 제1안테나; 43: 딜레이 유닛;
20: 제1AFE; 45: 제1감산기;
30: ADC; 47: 에러 세이핑 필터;
40: CFR 코어; 49: 디지털 필터;
50: DSP; 51: 제2감산기;

Claims (10)

  1. 입력 신호를 클리핑(clipping)하는 단계;
    상기 입력 신호를 지연시키는 단계;
    상기 지연된 입력 신호에서 상기 클리핑된 입력 신호를 감산하는 단계;
    상기 입력 신호의 클리핑에 의해 생성되는 에러(error)를 세이프(shape)하기 위해 상기 감산된 신호를 필터링하는 단계;
    상기 입력 신호의 노이즈(noise)를 제거하기 위해 상기 입력 신호를 필터링하는 단계; 및
    상기 필터링된 입력 신호에서 상기 필터링된 감산된 신호를 감산하는 단계;
    를 포함하는 PAPR을 감소시키기 위한 방법.
  2. 제1항에 있어서,
    상기 입력 신호를 필터링하기 위해 소요되는 시간은,
    상기 입력 신호를 지연시키기 위해 소요되는 시간, 상기 지연된 입력 신호에서 상기 클리핑된 입력 신호를 감산하기 위해 소요되는 시간, 및 상기 감산된 신호를 필터링하기 위해 소요되는 시간의 합산 시간과 같은, PAPR을 감소시키기 위한 방법.
  3. 제1항에 있어서,
    상기 클리핑된 입력 신호의 레벨은,
    문턱 값 이하인 PAPR을 감소시키기 위한 방법.
  4. 입력 신호를 클리핑(clipping)하는 클리퍼(clipper);
    상기 입력 신호를 지연시키는 딜레이 유닛(delay unit);
    상기 지연된 입력 신호에서 상기 클리핑된 입력 신호를 감산하는 제1감산기;
    상기 입력 신호의 클리핑에 의해 생성되는 에러(error)를 세이프(shape)하기 위해 상기 감산된 신호를 필터링하는 에러 세이핑 필터(error shaping filter);
    상기 입력 신호의 노이즈(noise)를 제거하기 위해 상기 입력 신호를 필터링하는 디지털 필터; 및
    상기 필터링된 입력 신호에서 상기 필터링된 감산된 신호를 감산하는 제2감산기를 포함하는 CFR 코어.
  5. 제4항에 있어서,
    상기 입력 신호를 필터링하기 위해 소요되는 시간은,
    상기 입력 신호를 지연시키기 위해 소요되는 시간, 상기 지연된 입력 신호에서 상기 클리핑된 입력 신호를 감산하기 위해 소요되는 시간, 및 상기 감산된 신호를 필터링하기 위해 소요되는 시간의 합산 시간과 같은 CFR 코어.
  6. 제4항에 있어서,
    상기 에러 세이핑 필터(error shaping filter)는,
    FIR(Finite Impulse Response) 필터인 CFR 코어.
  7. 제4항에 있어서,
    상기 디지털 필터는,
    FIR(Finite Impulse Response) 필터인 CFR 코어.
  8. 제1아날로그 신호를 수신하는 제1안테나;
    상기 제1아날로그 신호를 제1디지털 신호로 변환하는 ADC(Analog to Digital Converter);
    상기 제1디지털 신호를 수신하여 PAPR이 감소된 제2디지털 신호로 출력하는 CFR 코어;
    상기 제2디지털 신호를 제2아날로그 신호로 변환하는 DAC(Digital to Analog Converter); 및
    상기 제2아날로그 신호를 송신하는 제2안테나를 포함하며,
    상기 CFR 코어는,
    상기 제1디지털 신호를 클리핑(clipping)하는 클리퍼;
    상기 제1디지털 신호를 지연시키는 딜레이 유닛(delay unit);
    상기 지연된 제1디지털 신호에서 상기 클리핑된 제1디지털 신호를 감산하는 제1감산기;
    상기 제1디지털 신호의 클리핑에 의해 생성되는 에러(error)를 세이프(shape)하기 위해 상기 감산된 신호를 필터링하는 에러 세이핑 필터(error shaping filter);
    상기 제1디지털 신호의 노이즈(noise)를 제거하기 위해 상기 제1디지털 신호를 필터링하는 디지털 필터; 및
    상기 필터링된 제1디지털 신호에서 상기 필터링된 감산된 신호를 감산하는 제2감산기를 포함하는 중계기.
  9. 제8항에 있어서,
    상기 제1디지털 신호를 필터링하기 위해 소요되는 시간은,
    상기 제1디지털 신호를 지연시키기 위해 소요되는 시간, 상기 지연된 제1디지털 신호에서 상기 클리핑된 제1디지털 신호를 감산하기 위해 소요되는 시간, 및 상기 감산된 신호를 필터링하기 위해 소요되는 시간의 합산 시간과 같은 중계기.
  10. 제8항에 있어서,
    상기 에러 세이핑 필터는,
    FIR 필터인 중계기.
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