KR20170075817A - 콜리메이터 본딩 구조 및 방법 - Google Patents

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Abstract

금속화된 캐치 패드를 갖는 고체 상태 반도체 이미저, 센서 애노드와 대면하는 금속화된 층을 갖는 콜리메이터를 포함하며, 금속화된 층은 고체 상태 반도체 이미저와 콜리메이터 사이에 금속 본드를 형성하기 위하여 금속화된 캐치 패드와 접합되는 이미지 센서가 개시된다. 접합된 고체 상태 반도체 이미저와 콜리메이터 어셈블리를 제조하는 방법들이 또한 개시된다.

Description

콜리메이터 본딩 구조 및 방법 {COLLIMATOR BONDING STRUCTURE AND METHOD}
본 발명은 육군성 및 CACI 테크놀로지스 사 서브계약 번호 제 S09-103910 호에 의해 수여된 계약 번호 제 W15P7T-06-D-E402 호 하에서 정부 지원으로 이루어졌다. 정부는 본 발명에서 일정 권리를 가진다.
본 발명은 콜리메이터 (collimator) 를 이미저 (imager) 에 본딩하는 기술분야에 관한 것이며, 특히, 이미지드 (imaged) 영역 전체에 걸쳐 캐치 패드들 (catch pads) 을 사용하는 것에 관한 것이다.
초점면 (focal plane) 이미징 센서들은 반도체 다이 상에 구현된 센서 어레이로부터 전자 이미지를 획득하기 위한 목적을 가진 주지의 센서들이다. 예시적인 이미징 센서들은 CMOS 이미징 어레이들 (이하, CMOS 이미저들) 및 전하 결합 디바이스들 (이하, CCD) 을 포함한다.
기판들의 후면로부터 재료를 제거하는 후방 박형화 (backthinning) 가 특히 CCD 애플리케이션들에서 이미징 센서들을 만들기 위하여 사용되었다. 후방 박형화된 센서들의 성능 이점들은 개선된 유효 필 팩터 (fill factor) 의 결과로서의 개선된 광 감도를 포함할 수 있다. 그 전체가 본원에서 참조로서 통합된 미국 특허 번호 제 5,688,715 호에 설명된 바와 같은 방법에 의해 적절히 패시베이션되면, 후방 박형화된 CMOS 센서들은 UV 광 및 낮은 에너지 (~ 0.5 내지 20 keV) 전자들 및 낮은 에너지 X-레이들 (<~10 keV) 에 대한 높은 감도를 나타낼 수 있다. 후방 박형화된 CMOS 센서들의 낮은 에너지 전자들에 대한 감도는 이 CMOS 센서들이 비디오 기반 이미지 증폭기 (intensifier) 로서 진공 튜브들에서 특히 적합하게 사용되도록 한다. 그 전체가 본원에서 참조로서 통합된 미국 특허 번호 제 6,285,018 B1 은 전자 피격된 (electron-bombarded) 구성에서의 후방 박형화된 CMOS 센서의 사용을 상술한다. 후방 박형화된 CMOS 센서는 근접-포커스된 구성에서 포토캐소드에 직접적으로 반대편에 탑재된다.
전자들이 튜브의 애노드 (anode) 에 충격을 가할때 이미지 증폭기들은 전자들의 탄성 산란과 연관된 센서 이미지의 변조 전달 함수 (MTF) 열화를 경험한다. 근접-포커스된 튜브에서, (후방 산란을 포함하여) 산란된 전자들은 튜브 갭의 ~2X 와 동등한 반경의 원 내에서 애노드로 끌어당겨지고 그리고 애노드에 다시 임팩트를 준다. 때때로 "할로 (halo)" 라고 지칭되는 이 효과는 밝은 빛들이 이미지 증폭기 시계 (field of view) 내에 오게 되는 경우 특히 문제가 된다. 마이크로채널 플레이트 (MCP) 를 통합한 이미지 튜브들에서 할로의 임팩트를 최소화하기 위한 다수의 선행 기술 접근법들이 있다. 그 전체들이 본원에서 참조로서 통합된 미국 특허 번호 제 6,483,231 호는 캐소드 내에서 할로를 MCP 갭으로 최소화하려고 시도하며, 미국 특허 번호 제 5,495,141 호는 MCP 내의 할로를 스크린 갭으로 최소화하려고 시도한다. 그러나, 마이크로채널 플레이트가 없는 튜브에서, 콜리메이터 내에서 손실된 이미지 플럭스 전자들은 튜브 감도를 상당히 감소시킨다. 5,495,141 호에서 설명된 글라스 드로우 (glass draw) 기술은 대략 ~80% 의 오픈 영역 비율들로 통상적으로 제한된다. 이 추정치는, 콜리메이터 내에서 손실된 이득 (gain) 이 인가 전압을 6000 V 에서 10000 V 로 증가시킴으로써 회복될 수 있다는 서술과 대략적으로 일치한다.
MCP 와 유사한 구조들을 제조하기 위해 사용된 글라스와 CMOS 다이의 실리콘 간의 팽창 계수의 차이들은, 정상적인 환경 온도 범위들에 걸쳐서 글라스 콜리메이터와 전자 피격된 액티브 픽셀 이미저 간에 픽셀 레벨 정렬들을 유지하는 것을 불가능하게 한다. 현대의 드라이 에칭 기술은 이제 실리콘에 고 이방성의 에칭된 구조들을 제조할 수 있다. 그러한 구조들을 생성하기 위하여 사용된 하나의 방법은 그 전체가 본원에서 참조로서 통합된 미국 특허 제 5,501,893 호에 설명되어 있다. 그 전체가 본원에서 참조로서 통합된 미국 특허 제 7,042,060 B2 호는 현대의 반도체 기법들을 이용하여 만들어진 콜리메이터 구조들을 설명한다. 이방성의 드라이 에칭을 이용하여 만들어진 콜리메이터들은 90% 의 오픈 영역 비율을 초과할 수 있다. 실리콘 콜리메이터와 통상적인 CMOS 이미저의 실리콘 사이의 열팽창 계수의 정확한 매칭 (match) 으로 인하여, 실리콘은 통상적으로 콜리메이터 재료로서 사용된다.
이방성 에칭 접근법 및 높은 연관된 오픈 영역들의 하나의 결과는, 콜리메이터가 MCP 에서 발견되는 구조적 강성이 부족하다는 것이다. 미국 특허 제 5,501,893 호는 콜리메이터를 스크린에 매우 근접하여 설치하는 것을 개시한다. 콜리메이터는 형광체 (phosphor) 스크린의 면으로부터 수 마이크론 떨어져 있고 에지에서 지지된다. 미국 특허 제 7,042,060 B2 호는 모노리식 (monolithic) 콜리메이터, 에지가 지지된 콜리메이터 및 전체 액티브 영역에 걸쳐 본딩된 콜리메이터의 사용을 포함한 다수의 접근법들을 설명한다. 현대의 이미지 증폭기들은 폭넓게 가변하는 입력 광 레벨들에 걸쳐 센서 이득을 제어할 다양한 수단들을 채용한다. 적합한 출력 광 레벨들을 달성하기 위하여 다이렉트 뷰 센서들은 MCP 전압에 대한 캐소드의 듀티 사이클 게이팅 (gating) 및 MCP 전압 제어의 조합을 사용한다. 그 결과, 미국 특허 제 5,501,893 호에서 설명된 콜리메이터에 의해 본, MCP 의 출력과 스크린 사이의 정전 (electrostatic) 환경은 정상적 동작 동안에는 일정하다. 콜리메이터들이, MCP 를 채용하지 않는 근접 포커싱된 고체 상태 이미징 센서들에서 사용되면, 이득 제어는 캐소드-애노드 전압의 듀티 사이클 게이팅을 통하여 주로 달성된다. 그 결과, 콜리메이터는 게이팅 전압과 연관된 교류 정전기장에 노출된다. 콜리메이터는 콜리메이터의 채널들에서 드리프트 필드 (drift field) 를 유지하기 위하여 도전성이 있다. 마찬가지로, 콜리메이터는 듀티 사이클 게이팅 동안에 애노드 전위에서 유지된다. 콜리메이터 표면과 포토캐소드 사이의 전기장은 2 개의 표면들을 서로 끌어당기는 물리적 힘의 결과를 초래한다.
근접 포커싱된 고체 상태 이미징 센서들에서, 최적의 이미지 해상도는 광전자 비행 시간 (time of flight) 을 최소화함으로써 달성된다. 비행 시간은 다시 캐소드와 애노드 사이에 타이트한 (tight) 간격을 유지함으로써 최소화된다. 간격은 센서의 요구되는 (통상적으로 500 V 와 8000 V 사이의) 동작 전압에 의해 통상적으로 제한된다. 촘촘한 간격 및 콜리메이터의 표면에서 존재하는 상대적으로 높은 교류 전기장의 최종 결과는, 에지가 지지된 콜리메이터에서 중요한 움직임이 발생할 수 있다는 것이다. 상업용 EBAPS 센서들에서 사용된 기하학적 구조들에서 이 움직임은 100 마이크론을 초과할 수 있다는 것이 경험을 통해 보여졌다. 100 마이크론만큼의 센서 갭의 증가는 센서 성능을 측정할 수 있는 정도로 열화시키기에 충분하다. 에지가 지지된 콜리메이터를 게이팅된 전기장에서 애노드에 매우 근접하게 설치하는 것은 콜리메이터와 애노드 양쪽 모두에게 물리적인 손상의 결과를 초래할 수 있다. 마찬가지로, 움직이는 콜리메이터로부터의 운동량 전달은 센서 진공 엔벨로프 (envelope) 의 외부로 전달되어, 고전압 게이팅 조건들을 가변시키는 센서에 의해 변화하는 측정가능한 음향 시그너처 (acoustic signature) 의 결과를 초래한다.
미국 특허 제 7,042,060 B2 호는 물리적 손상과 음향 시그너처 이슈들 양쪽 모두를 다룰 수 있는 2 개의 접근법들을 개시한다. 첫 번째 접근법은 영역 선택적 후면 박형화의 이용을 통하여 모노리식 콜리메이터를 생성한다. 실제로, 이것은 개발하기에는 비용이 많이 드는 프로세스이며 높은 수율로 구현하기에는 어려운 프로세스이다. 확립된 반도체 방법들을 통하여 개별 콜리메이터들을 제조하고, 이어서 알려진 양호한 콜리메이터들을 알려진 양호한 후면 박형화된 (backside thinned) 이미저들에 본딩함으로써 비용이 최소화될 수 있다.
두 번째 접근법은 콜리메이터가 센서의 액티브 이미징 영역 전체에 걸쳐 본딩 매체의 사용을 통하여 기저의 고체 상태 이미저로 본딩될 것을 요구한다. GaAs, InGaAs, InP 또는 다른 반도체 포토캐소드들을 사용하는 근접 포커싱된 고체 상태 이미저들의 경우에, 초고진공 (UHV) 호환성 제약조건들이 허용가능한 본딩 매체에 적용된다. 본딩 매체는 배타적으로 저 증기압 재료들로 구성되어야 할 뿐만 아니라 UHV 압력들을 달성하기 위하여 필요한 고온의 베이크-아웃 프로파일들 (high temperature bake-out profiles) 과 호환가능해야 한다. 본딩은 콜리메이터와 후면 박형화된 반도체 이미저의 (패시베이션된 층이라고도 지칭되는) 패시베이션된 표면 사이에 이루어지며, 이 패시베이션 층은 이미저의 후방 표면 가까이 생성된 전자들의 양호한 수집을 달성하도록 요구된다. 최상의 가능한 수행을 달성하기 위하여, 패시베이션 층은 상당히 얇다 (통상적으로 < ~500 옹스트롬). 그 결과, UHV 열 프로세싱 동안에 본딩 매체의 존재로 인한 후면 박형화된 이미저의 표면의 임의의 상호작용 또는 오염은 센서의 성능 열화의 결과를 가져올 수도 있다. 본딩 매체의 패시베이션 층과의 호환성은 본딩 매체상에 추가적인 제약을 나타낸다.
상기 측면에서, 이러한 단점들로 문제를 겪지 않는 고체 상태 이미저에 콜리메이터를 본딩하기 위한 방법 및 시스템이 요구된다.
본 발명의 아래의 요약은 본 발명의 일부 양태들과 특징들의 기본적인 이해를 제공하기 위하여 포함된다. 이 요약은 본 발명의 광범위한 개요가 아니며 그러므로 본 발명의 핵심적이거나 대단히 중요한 엘리먼트들을 특별히 식별하거나 본 발명의 범위를 기술하려는 것을 의도하지는 않는다. 이 요약의 유일한 목적은 아래에 제시된 더 상세한 설명에 대한 서두로서 단순화된 형태로 본 발명의 일부 개념들을 제시하는 것이다.
본 발명의 양태에 따르면, 후면 박형화된 픽셀 어레이 센서를 포함하고 패시베이션된 실리콘 표면을 가지는 고체 상태 반도체 이미저로서, 패시베이션된 실리콘 표면의 일부는 픽셀 어레이 영역을 포함하는, 고체 상태 반도체 이미저; 실리콘 콜리메이터; 및 픽셀 어레이 영역 내부에서 고체 상태 반도체 이미저의 패시베이션된 실리콘 표면을 실리콘 콜리메이터로 접합하는 금속 본드를 포함하는, 이미지 센서가 개시된다.
금속 본드는 금속화된 캐치 패드와 금속층 사이의 열압착 본드일 수도 있다.
금속 본드는 브레이징된 (brazed) 금속화된 캐치 패드 및 금속층일 수도 있다.
금속 본드는 패시베이션된 실리콘 표면상에서 사이사이에 배치 (intersperse) 된 복수의 금속 본드들을 포함할 수도 있다.
복수의 금속 본드들은 픽셀 어레이 영역의 내부 및 외부에서 사이사이에 배치될 수도 있다.
본 발명의 다른 양태에 따라서, 센서 애노드를 포함하고 금속화된 캐치 패드를 픽셀 어레이 영역 내부에 가지는 고체 상태 반도체 이미저; 및 센서 애노드와 대면하는 금속화된 층을 가지는 콜리메이터로서, 금속화된 층은 금속 본드를 형성하기 위하여 금속화된 캐치 패드에 접합되는, 콜리메이터를 포함하는, 이미지 센서가 개시된다. 콜리메이터 상의 금속화된 층은 연속적일 수도 있거나 본드들이 형성될 영역들에서만 금속을 남겨두도록 패터닝될 수도 있다.
금속화된 캐치 패드는 상부 금속층, 접착층 및 배리어층을 포함할 수도 있다. 금속화된 캐치 패드는 상부 금속층 및 배리어층을 포함할 수도 있다. 금속화된 캐치 패드는 금 (gold) 층, 티타늄층 및 SiOxNy 층을 포함할 수도 있다.
콜리메이터는 콜리메이터의 콜리메이터 바디와 금속화된 층 사이에 접착층을 더 포함할 수도 있다.
고체 상태 반도체 이미저는 픽셀 어레이 영역을 더 포함할 수도 있으며, 복수의 금속화된 캐치 패드들은 픽셀 어레이 영역의 내부 또는 내부와 외부 양쪽 모두에 포지셔닝될 수도 있다.
고체 상태 반도체 이미저는 픽셀 어레이 영역을 더 포함할 수도 있으며, 복수의 금속화된 캐치 패드들은 픽셀 어레이 영역의 내부 및 외부에 포지셔닝될 수도 있다.
고체 상태 반도체 이미저는 패시베이션된 표면을 가진 후면 박형화된 픽셀 어레이 센서일 수도 있다.
금속 본드는 열압착 프로세스에 의해 형성될 수도 있다. 금속 본드는 브레이징 (brazing) 프로세스에 의해 형성될 수도 있다. 금속 본드는 솔더링 (soldering) 프로세스에 의해 형성될 수도 있다.
본 발명의 추가의 양태에 따라서, 콜리메이터를 고체 상태 반도체 이미저와 정렬시키는 단계; 및 콜리메이터와 고체 상태 반도체 이미저 사이에 금속 본드를 형성하기 위하여 콜리메이터를 고체 상태 반도체 이미저와 접합하는 단계를 포함하는, 이미지 센서를 제조하는 방법이 개시된다.
금속 본드를 형성하기 위하여 콜리메이터를 고체 상태 반도체 이미저와 접합하는 단계는 열압착 프로세스를 수행하는 단계를 포함할 수도 있다.
금속 본드를 형성하기 위하여 콜리메이터를 고체 상태 반도체 이미저와 접합하는 단계는 브레이징 프로세스를 수행하는 단계를 포함할 수도 있다.
금속 본드를 형성하기 위하여 콜리메이터를 고체 상태 반도체 이미저와 접합하는 단계는 솔더링 프로세스를 수행하는 단계를 포함할 수도 있다.
이 방법은 또한 배리어층을 고체 상태 반도체 이미저상에 증착하는 단계; 접착층을 배리어층상에 증착하는 단계; 및 상부 금속층을 접착층상에 증착하는 단계를 포함할 수도 있다.
이 방법은 또한 접착층을 콜리메이터상에 증착하는 단계; 및 표면 금속층을 접착층상에 증착하는 단계를 포함할 수도 있다.
고체 상태 반도체 이미저는 금속성 캐치 패드를 포함할 수도 있고 콜리메이터는 금속화된 층을 포함할 수도 있으며, 금속 본드를 형성하기 위하여 콜리메이터를 고체 상태 반도체 이미저와 접합하는 단계는 금속성 캐치 패드와 금속화된 층을 접합하는 단계를 포함할 수도 있다.
본 명세서에 통합되고 본 명세서의 일부를 구성하는 첨부된 도면들은 본 발명의 실시형태들을 예시하며, 설명과 함께 본 발명의 원리들을 설명하고 도시하기 위하여 사용된다. 도면들은 예시적인 실시형태들의 주요 특징들을 도식적인 방식으로 도시하는 것을 의도한다. 도면들은 실제 실시형태들의 모든 특징을 묘사하는 것도, 묘사된 엘리먼트들의 상대적 치수들을 묘사하는 것도 의도하지 않으며, 비례적으로 도시된 것이 아니다.
도 1 은 본 발명의 일 실시형태에 따른 이미지 센서를 보여주는 개략도이다.
도 2 는 본 발명의 일 실시형태에 따른 정렬된 콜리메이터의 동작을 보여주는 투시 단면도이다.
도 3 은 본 발명의 일 실시형태에 따른 콜리메이터를 기저의 고체 상태 반도체 이미저에 접합하는 본드들의 위치를 보여주는 정렬된 콜리메이터 어셈블리의 평면도이다.
도 4 는 본 발명의 일 실시형태에 따른 고체 상태 반도체 이미저상에 형성된 금속 캐치 패드를 보여주는 상세도이다.
도 5 는 본 발명의 일 실시형태에 따른 금속 본드 및 콜리메이터 금속화를 보여주는 콜리메이터 및 이미저 어셈블리의 개략적 단면도이다.
본 발명의 실시형태들에 따르면, 금속 본드를 통하여 콜리메이터를 기저의 고체 상태 반도체 이미저에 본딩하는 시스템 및 방법들이 제공된다. 금속 본드는 센서 애노드와 대면하는 콜리메이터의 표면 상의 금속화된 층과 고체 상태 반도체 이미저의 표면 상의 금속화된 캐치 패드 사이에 형성된다. 캐치 패드들은 이미징 어레이 전체에 걸쳐 사이사이에 배치된다.
금속 본드들은 글라스들을 포함하는 산화 붕소와 같은 일부 본딩 재료들과 연관된 흡습 이슈들을 회피하므로 유리하다 (즉, 본딩 애노드 어셈블리들의 보관 및 후속 UHV 프로세싱은 글라스의 흡습성 때문에 문제가 된다).
센서 광학 성능의 열화는 콜리메이터를 신뢰성 있게 기계적으로 안정화하기 위하여 요구되는 정도로 캐치 패드들의 영역을 제한함으로써 최소화될 수 있다. 이미지 평면 영역의 약 0.2% 의 본드 커버리지는 동작 동안 센서 내에 존재하는 정전기력들에 저항하기 위해 요구되는 접착 강도의 10 배보다 더 많은 강도를 달성하기에 충분하다. 이미지 평면 영역의 0.2% 보다 더 많거나 더 적은 본드 커버리지가 사용될 수도 있다는 것이 이해될 것이다. 이미지 어레이 내의 캐치 패드 커버리지는 이미지 평면 커버리지의 약 0.002% 와 약 20% 사이의 범위를 가질 수도 있다.
또한, 콜리메이터와 고체 상태 반도체 이미저 사이의 간격은 정전기 부하 하에서 예상된 편차를 초과하여야 한다. 일 예에서, 고립된 캐치 패드 본드들 사이의 스팬 (span) 에서의 콜리메이터의 수직 편차는 약 0.1 마이크론보다 적고, 약 0.1 마이크론보다 많은 금속 본드 두께는 콜리메이터의 잔여 편차를 제한하여 콜리메이터와 기저 애노드 사이의 임팩트의 결과를 초래하지 않는다. 고체 보더 (solid border) 는 또한 콜리메이터의 측면들을 강화하기 위하여 어셈블리내에 통합되어 캔틸레버식 (cantilevered) 콜리메이터 에지들 상의 수직 편차를 제한할 수도 있다.
예시적인 전자 피격된 액티브 픽셀 어레이 컴포넌트가 도 1 에 도시된다. 도 1 에서, 액티브 픽셀 어레이 컴포넌트는 전문화된 액티브 픽셀 어레이 센서 칩 (13) 과 근접 포커싱된 포토캐소드 (12) 를 하우징하는 진공 인클로저 (3) 를 포함한다. 센서 칩 (13) 은 포토캐소드 (12) 로부터 근접 포커싱된 광전자들을 수신하기 위한 애노드를 형성한다. 액티브 픽셀 어레이 센서 (13) 는 그 후면이 포토캐소드 (12) 를 마주보도록 탑재된다. 일 실시형태에서, 액티브 픽셀 어레이 센서 (13) 의 기판의 후면은 박형화된다. 기판의 후면을 박형화하는 것은 광전자 여기 캐리어들의 더 큰 수집 효율에 대해 준비하는 것이고 확산의 결과로서의 픽셀들 사이의 크로스토크 (crosstalk) 를 감소시킨다. 액티브 픽셀 센서 어레이 (13) 는 또한 패시베이션된 표면 또는 층을 포함할 수도 있다. 콜리메이터 어셈블리 (10) 는 픽셀 어레이 센서 칩 (13) 의 후면상에 탑재된다. 콜리메이터 어셈블리 (10) 는 센서 칩 (13) 으로부터의 산란된 전자들을 공간적으로 필터링하여 이미지 아티팩트들 (artifacts) 을 최소화하고 포토캐소드 기반 전자 피격된 액티브 픽셀 센서의 변조 전달 함수 (MTF) 를 개선시킨다.
진공 디바이스 (3) 의 베이스는 투명한 페이스플레이트 (21) 이다. 포토캐소드 (12) 는 페이스플레이트 (21) 상에 포지셔닝된다. 진공 인클로저 측벽들 (22) 은 투명한 페이스플레이트 (21) 와 헤더 어셈블리 (23) 사이에서 연장된다. 액티브 픽셀 센서 칩 (13) 은 헤더 어셈블리 (23) 상에 포지셔닝된다. 헤더 어셈블리 (23) 는 또한 액티브 픽셀 어레이 센서 칩 (13) 과 연관된 후방 (back) 제어 전압들 (17), 바이어스 전압 (18) 및 신호 출력 라인들 (20) 을 인가 및 판독하기 위한 전기 피드스루들 (electrical feedthroughs) 을 허용한다. 픽셀 어레이를 판독 및 동작하기 위하여 제어 일렉트로닉스 (미도시) 가 사용된다.
포토캐소드 (12) 는 GaAs, InP/InGaAs, 전달된 전자 포토캐소드, 멀티-알칼리 포토캐소드, 또는 이 기술분야에서 숙련된 사람에게 알려진 임의의 다른 포토캐소드일 수 있다. 전자 가속화 전압 (37) 은 포토캐소드 (12) 에 인가된다. 광전자들 (15) 은 입사광에 응답하여 광 이미지 (9) 의 형태로 포토캐소드 (12) 로부터 방출된다. 광 컴포넌트들 (미도시) 은 포토캐소드 (12) 상에 광 이미지를 형성하기 위하여 통상적으로 채용된다. 이미지를 포토캐소드 (12) 상에 배치하기 위하여 투영 시스템이 사용될 수도 있다.
애노드 전압 (18) 은 센서 (13) 에 인가된다. 광전자들 (15) 은 가속화 전압 (37) 과 애노드 전압 (18) 사이의 차에 의하여 가속화된다. 일 실시형태에서, 가속화 전압 (37) 은 애노드 전압 (18) 에 대하여 네가티브이다. 이것은 다른 컴포넌트들과의 인터페이싱을 단순화하기 위하여 근접 접지 전위로 (또는 접지 전위에서) 센서 (13) 를 바이어싱하는 것을 허용한다. 제어 신호들 및 바이어스 전압들 (17) 은 액티브 픽셀 센서 (3) 로 인가되고 비디오 출력 신호 (20) 는 센서 (13) 로부터 획득될 수도 있다.
전자 피격된 액티브 픽셀 어레이 센서 (13) 는 카메라들, 나이트 비전 이미저들 등과 같은 다양한 시스템들에서 유용하게 채용된다. 그 목적을 달성하기 위하여, 광학 렌즈 등은 흔히 포토캐소드 (12) 와 일치하도록 배치되는 초점면상에 실제 피사체들의 이미지를 형성한다. 충분히 밝은 이미지의 조건들 하에서, 초점면은 픽셀 어레이의 후면 박형화된 표면상에 형성되며 바이어스는 광전자 플럭스 (15) 를 불가능하게 하고 종래의 광 이미지 체제 (regime) 에서 동작하기 위하여 조정될 수도 있다. 예를 들면, 그 전체가 본원에서 참조로서 통합된 미국 특허 번호 제 4,687,922 호를 참조한다. 옵틱스 (optics) 를 구비한 전자 피격된 액티브 픽셀 어레이 컴포넌트, 전력 공급부 및 제어 일렉트로닉스를 모두 합하여 카메라 시스템으로 간주할 수도 있다.
일 실시형태에서, 이미지 센서 (13) 는 약 10 마이크론의 센터 투 센터 (center to center) 변위를 가진 공칭 10 마이크론 정사각형 픽셀들의 어레이 및 50 마이크론 (높이의) 콜리메이터 (10) 를 포함한다. 이미지 센서 (13) 및 콜리메이터 (10) 의 치수들은 이 예시적인 치수들보다 적거나 클 수도 있다는 것이 이해될 것이다.
도 2 는 후면 박형화된 센서 (13) 및 콜리메이터 어셈블리 (10) 의 동작을 더 상세히 도시한다. 도 2 에 도시한 바와 같이, 엘리멘탈 (elemental) 콜리메이터 (40) (즉, 콜리메이터 어셈블리 (10) 의 엘리먼트) 는 4 픽셀 서브-어레이인 픽셀 어레이 영역 (42) 과 정렬된다. 4 픽셀 서브-어레이 (42) 는 센서 칩 (13) 의 정면측 내에 그리고 센서 칩 (13) 의 정면측에 근접하여 배치된다. 콜리메이터는, 픽셀의 센터 (또는 픽셀들의 그룹의 센터) 에 대한 법선 (normal to center) 이 대응하는 콜리메이터의 장축과 동일 선상에 있을 때 픽셀 어레이와 정렬된다.
예시적인 후방산란된 전자 궤도 (46) 는 엘리멘탈 콜리메이터 (40) 의 내부 벽들 (43) 상에서 종료되는 것으로 도시된다. 그러나, 콜리메이터 (10) 에 대하여, 그러한 후방산란된 전자들은 근접 포커싱된 전자의 초기 궤도 (44) 상에 직접적으로 존재하는 픽셀이 아닌 픽셀들을 여기시켜서, 해상도를 열화시키고 할로 효과와 같은 아티팩트의 한 원인이 된다. 따라서, 콜리메이터 (10) 는 산란된 전자에 대하여 배플 (baffle) 로서 기능한다. 후방산란된 전자들은 비교적 작은 효과이며, 일반적으로 말하는 그러한 할로 효과는 매우 밝은 이미지 피처들에 대하여 중요해진다; 그러나, 후방산란된 전자들의 억제는 후방산란된 전자들이 이미지 센서에서 배경 잡음 및 베일링 글레어 (veiling glare) 의 소스이므로 바람직하며, 결과적으로 MTF 를 감소시킨다.
고체 상태 반도체 애노드의 써멀 버짓 (thermal budget) 은 고체 상태 이미저 (13) 를 실리콘 콜리메이터 어셈블리 (10) 에 접합시키기 위하여 사용된 본드에 제약을 부과한다. 표준 CMOS 이미저들은, 피크 프로세싱 온도들이 약 450°C 를 초과하는 경우 손상의 싸인들 (signs) 을 통상적으로 나타낸다. 이 450°C 온도 제한은 많은 액티브 브레이즈 재료들의 사용을 어렵게 한다. 열압착 본드들, 브레이즈들 및 솔더들은 통상적으로 실리콘 표면에 직접적으로 잘 본딩되지 않는다. 따라서, 본 발명의 실시형태들에서, 이미저 (13) 와 콜리메이터 (10) 사이에 고 신뢰성 본드를 형성하기 위하여 캐치 패드가 고체 상태 반도체 이미저상에 제공된다.
도 3 은 고 신뢰성 본드를 형성하기 위하여 캐치 패드들이 사용된 실시형태를 도시한, 노출된 후면 박형화되고, 패시베이션된 반도체 이미지 어레이 표면 (45) 의 상세도이다. 캐치 패드들 (104) 은 반도체 이미지 어레이의 후면의, 패시베이션된 표면 (45) 상에 증착된다. 점으로 표시된 원들로 도시된 캐치 패드들 (104) 은 픽셀 어레이 영역 (42) 의 내부 및 외부에 제공된다. 캐치 패드들 (104) 은 어레이 표면 (45) 에 걸쳐서 사이사이에 배치된다.
도시된 실시형태에서, 하나의 캐치 패드가 4 개의 픽셀들마다 사용된다. 결과적으로, 하나의 메가픽셀 이미징 센서는 대략 250,000 개의 캐치 패드들을 채용한다. 도 3 에 도시된 캐치 패드들은 초점면 영역의 약 0.2% 를 커버한다. 이 숫자들은 예시적이며 이미징 센서는 250,000 개의 캐치 패드들보다 적거나 많은 캐치 패드들을 포함할 수도 있으며, 캐치 패드들은 초점면 영역의 0.2% 보다 적거나 많은 초점면 영역을 커버할 수도 있다는 것이 이해될 것이다. 일 실시형태에서, 캐치 패드들은 단일 픽셀에 대하여 약 50% 의 픽셀 커버리지를 초과하지 않는다.
이미지 어레이 표면의 피쳐들에 대한 예시적인 치수들은 10 마이크론 픽셀 피치, 40 마이크론 콜리메이터 피치, 1 마이크론 콜리메이터 벽 두께 및 4 마이크론 직경 캐치 패드들이다. 이 치수들은 단지 예시적일 뿐이며 치수들은 예시적인 치수들보다 적거나 클 수도 있다는 것이 이해될 것이다. 캐치 패드 치수들은 기존 리소그래피 기법들의 한계들에 의해 제한될 수도 있다. 예를 들면, 현재 가용한 리소그래피 기법들은 캐치 패드들의 치수들을 약 0.1 마이크론으로 제한한다. 캐치 패드 기하학 구조와 개수 사이에 트레이드오프들 (tradeoffs) 이 이루어질 수 있다는 것이 이해될 것이다. 일 실시형태에서, 콜리메이터가 기저 픽셀 영역에 정렬되지 않는 경우에도 콜리메이터 벽 교차점이 존재하도록 캐치 패드들은 콜리메이터 피치를 초과하는 라인 세그먼트의 형태를 취할 수 있다. 예를 들면, 대안적인 캐치 패드 기하학 구조는 픽셀 어레이에 대해 45 도의 각도로 정렬된 1 마이크론 28.3 마이크론 까지의 라인 세그먼트이다.
캐치 패드들 (104) 은, 예를 들면, 원자층 증착 (ALD), 전기도금, 화학 기상 증착 (CVD) 및 물리 기상 증착 (PVD) 프로세스들 등, 및 이들의 조합들과 같은 주지의 증착 기법들을 이용하여 증착될 수도 있다.
금속화된 표면을 포함하는 콜리메이터 어셈블리 (10) 는 이후에 캐치 패드들 (104) 로 정렬되고 가압된다. 열 및 압력 프로파일들은 콜리메이터 (10) 와 이미지 센서 (13) 사이에 신뢰성 있는 금속 본드를 생성하기 위하여 생성된다. 신뢰성 있는 본드를 생성하기 위하여 요구되는 압력 및 온도 프로파일은 금속화 접근법의 상세 사항들에 좌우된다. 일 예에서, 골드 투 골드 (gold to gold) 열압착 본드(들)는 콜리메이터 어셈블리 (10) 와 이미지 센서 (3) 를 접합하기 위하여 사용될 수도 있다. 골드 투 골드 열압착 본드(들) 의 경우에, 전체 금 두께의 약 30% 의 압축을 수득하기에 충분한 압력에서의 10 분간의 300 ℃ 의 온도 프로파일은 신뢰성 있는 본드들의 결과를 초래한다.
도 4 는 캐치 패드층 구조를 더 상세히 도시한다. 캐치 패드 (104) 는 상부층 (105), 접착층 (107) 및 배리어층 (109) 을 포함한다. 접착층 (107) 은 상부층 (105) 과 배리어층 (109) 사이에 포지셔닝된다.
상부층 (105) 은 콜리메이터 (10) 의 금속화된 층과의 금속 본드를 형성하기 위하여 사용된다. 도 4 에 도시된 캐치 패드 어셈블리 (104) 는, 예를 들면, 골드 투 골드 열압착 본딩과 함께 사용될 수도 있다. 일 실시형태에서, 상부층 (105) 은 금이다. 다른 금속들이 상부층으로서 사용될 수도 있다는 것이 이해될 것이다. 예를 들면, 신뢰성 있는 본드를 수득하기 위하여 구리 또는 은이 세정될 수 있다. 그러나, 금의 가단성 있는 (malleable) 상대적으로 비-반응적인 성질은 다른 금속들에 대하여 일정한 이점들을 제공한다. 상부층 (105) 의 예시적인 치수들은 직경 2 마이크론 및 두께 2 마이크론이다. 금속 두께는, 그러나, 약 0.2 내지 5 마이크론보다 더 많은 마이크론 사이의 임의의 두께일 수도 있다는 것이 이해될 것이다. 일 특정 실시형태에서, 두께는 2 마이크론이며, 이것은 리프트-오프 리소그래피 사용에 대한 과도한 어려움을 부과하지 않고 표면 불균일성을 극복하기에 충분하다.
접착층 (107) 은 상부층 (105) 과 배리어층 (109) 사이에 접착력을 향상시키기 위하여 제공된다. 일 실시형태에서, 접착층 (107) 은 티타늄이다. 접착층 (107) 은 다른 반응성 금속 재료들일 수도 있다는 것이 이해될 것이다. 다른 예시적인 재료들은 크롬, 텅스텐, 니오븀, 바나듐 등, 및 이들의 합금들 (예를 들면, Ti-W) 을 포함하지만 이에 제한되지는 않는다. 일 실시형태에서, 접착층 (107) 은 약 500 옹스트롬 두께를 가진다. 접착층 (107) 의 두께는 500 옹스트롬보다 적거나 클 수도 있다는 것이 이해될 것이다.
배리어층 (109) 은 위에 가로놓인 금속층들 (105, 107) 이 기저의 패시베이션되고, 후면 박형화된 반도체 이미지 어레이 (13) 와 반응하거나 어레이 (13) 를 과도하게 압박하는 것을 방지하기 위하여 제공되었다. 배리어층 (109) 은 본딩 및 임의의 후속 UHV 프로세싱을 위하여 요구되는 열 및 압력 사이클들 전체에 걸쳐 센서 표면을 보호한다. 일 실시형태에서, 배리어층 (109) 은 약 1000 옹스트롬이며 SiO2 로 구성된다. 배리어층 (109) 에 대해 사용될 수도 있는 다른 예시적인 재료들은 SiO, SiOxNy, Al2O3 등, 및 텅스텐, 몰리브덴, 탄탈륨, 니오븀, 백금 등과 같은 내화 금속들을 포함하지만 이에 제한되지는 않는다. 배리어층 (109) 의 두께는 1000 옹스트롬보다 적거나 클 수도 있다는 것이 이해될 것이다.
통상적으로, 개별적인 "접지" 컨택에 대한 필요 없이 포토캐소드 전하를 드레인 오프하기 위한 충분한 누설이 존재한다; 그러나, 배리어층 (109) 의 성질 및 두께가 전기적으로 절연된 본드의 결과를 초래하는 경우, 콜리메이터가 기저 애노드의 전위에 잔류하는 것을 보장하기 위하여 경로가 제공된다. 하나의 그러한 경로는 이미징 영역 외부에 놓여 있는 본드들을 위한 배리어층 (109) 을 제거한다 (하지만 배리어층 (109) 은 이미징 영역 내에 놓여 있는 본드들에 대해서는 잔류한다).
배리어층 (109) 이 내화 금속으로 구성된 실시형태들에서, 접착층 (107) 및 배리어층 (109) 은 결합될 수도 있다 (즉, 단일층이 상부층 (105) 아래에 증착될 수도 있다) 는 것이 이해될 것이다.
상부층 (105), 접착층 (107) 및 배리어층 (109) 은, 예를 들면, 원자층 증착 (ALD), 전기도금, 화학 기상 증착 (CVD) 및 물리 기상 증착 (PVD) 프로세스들 등, 및 이들의 조합들과 같은 주지의 기법들을 이용하여 증착될 수도 있다는 것이 이해될 것이다.
도 5 는 콜리메이터 (40) 와 이미지 센서 (13) 사이의 금속 본드를 더 상세히 도시한다. 2 개의 금속층들이 콜리메이터 (40) 의 실리콘 벽들상에 증착되어서 콜리메이터 (40) 는 캐치 패드들 (104) 과 접합될 수 있다. 2 개의 금속층들은 접착층 (62) 및 표면층 (65) 을 포함한다.
접착층 (62) 은 표면층 (65) 과 실리콘 콜리메이터 (40) 사이의 접착력을 향상시킨다. 일 실시형태에서, 접착층 (62) 은 티타늄이며 두께가 500 옹스트롬이다. 접착층 (62) 은 임의의 반응성 금속으로 구성될 수도 있다는 것이 이해될 것이다. 다른 적합한 재료들은 크롬, 텅스텐, 니오븀, 바나듐 등, 및 이들의 합금들 (예를 들면, Ti-W) 을 포함하지만 이에 제한되지는 않는다. 접착층 (62) 의 두께는 500 옹스트롬보다 적거나 클 수도 있다는 것이 이해될 것이다.
일 실시형태에서, 하부층 (65) 은 금이다. 하부층 (65) 의 예시적인 치수들은 폭 (예를 들면, 콜리메이터 벽의 폭) 이 1 마이크론이고 두께가 2 마이크론이다. 이 치수들은 단지 예시적일 뿐이며 치수들은 이 예시적인 치수들보다 적거나 클 수도 있다는 것이 이해될 것이다. 일 실시형태에서, 콜리메이터 (40) 의 전체 표면은 표면층 (65) 에 의해 코팅될 수도 있다.
도 5 에서, 잔여 이격이 (층 (65) 에 의해 정의된) 콜리메이터의 자유 표면의 상부와 이미저 (13) 의 자유 표면 사이에 도시된다. 일 실시형태에서, 2 개의 표면들 사이의 이격은 약 1 마이크론이다. 이 이격은 게이팅된 근접 포커싱된 센서 동작하에서 콜리메이터의 잔여 움직임이 이미저 손상의 결과를 초래하지 않는다는 것을 보장하기에 충분하다. 열압착 본드들의 경우에, 기하학 구조 및 압력은 캐치 패드들 사이의 영역들에서의 잔여 콜리메이터-투-센서 갭을 제어함에 있어서 주 팩터들이다.
도 5 에 도시된 실시형태에서, 이미지 센서 (13) 와 콜리메이터 (10) 사이에 금속 본드를 형성하기 위하여 열압착 본드가 사용된다. 충분한 압력에서의 10 분간의 300 ℃ 의 온도로 전체 금 두께의 약 10% 내지 약 50% 의 압축을 수득할 수 있으며, 이것은 신뢰성 있는 본드들의 결과를 초래한다.
상기한 바와 같이, 다른 실시형태들에서, 콜리메이터 (10) 및 이미지 센서 (13) 는, 예를 들면, 브레이징 및 솔더링과 같은 다른 본딩 기법들을 이용하여 본딩될 수도 있다. 콜리메이터 (10) 및 이미지 센서 (13) 가 브레이징을 이용하여 본딩된 실시형태들에서, 층들 (107 및 109) 은 캐치 패드들 (104) 사이의 영역들에서 최소 잔여 콜리메이터-투-센서 갭이 유지되는 것을 보장하기 위하여 두꺼워질 수도 있다. 덧붙여서, 상부층 (105) 은 대신에, 예를 들면 Au-Sn 과 같은 브레이즈 합금일 수도 있다. 상부층 (105) 이 Au-Sn 인 예에서, 본드의 시간 및 온도는 본드의 융점을 공융값 (eutectic value) 의 융점을 넘어서 증가시키기 위하여 이미징 센서 (13) 의 상부층 (105) 과 콜리메이터 (40) 의 하부층 (65) 사이의 내부 확산을 허용하도록 설정될 수도 있다. 금 (Au) 으로 종료되는 브레이즈 금속화들은 표면 산화 이슈들을 피할 수 있어서 브레이즈 신뢰도를 향상시킬 수 있으므로 유리하다. 이 기술분야의 숙련된 자들은 개시된 기하학 구조를 유지하고 UHV 프로세싱에 의해 부과된 제약 조건들을 충족시키면서 매우 다양한 재료 시스템들을 이 본드에 적용할 수 있다. 작은 캐치 패드 기하학 구조 (폭이 <~5 마이크론) 는 고 모듈러스의 고 융점 브레이즈 합금들이 사용된 경우에 중요하다. 다른 적합한 솔더/브레이즈 합금들은 금-실리콘, 금-게르마늄 및 금-주석을 포함하지만 이에 제한되지는 않는다. 일시적 액상 (TLP, Transient Liquid Phase) 브레이즈-제형들/열 프로파일들이 또한 사용될 수도 있다.
모든 도면들이 픽셀 어레이에 정렬된 캐치 패드들을 묘사하지만, 개시된 기법들 및 구조들은 또한 정렬되지 않은 콜리메이터 구조와 함께 사용될 수 있다. 예를 들면, 6각형이며 17 마이크론 피치, 50 마이크론 두께 및 ~1 마이크론 벽 두께를 가진 콜리메이터 구조는 길이 20 마이크론, 폭 2 마이크론의 캐치 패드들과 함께 사용될 수 있으며, 이미지 센서는 10.8 마이크론 픽셀 피치를 가진 후면 박형화된 전자 피격된 액티브 픽셀 센서일 수 있다.
콜리메이터 접착 강도들은 엔지니어링 제한들 내에 있었다는 것이 풀 테스팅 (pull testing) 으로 확인되었다. 콜리메이터/애노드 임팩트로 인한 애노드 손상의 제거 및 반복되는 게이팅 부하 하에서의 접근법의 신뢰도는 연장된 게이팅된 고전압 신뢰도 테스팅을 통하여 입증되었다.
에지 본딩된 콜리메이터로부터 영역 본딩된 콜리메이터로의 스위칭은 고전압 게이팅된 동작 동안에 센서에 의해 생성된 음압 레벨의 >10X 감소의 결과를 초래한다는 것이 음향 테스팅으로 확인되었다. 에지 본딩된 콜리메이터의 사운드 레벨이 용이하게 특징지어질 수 있는 반면, 위에서 설명한 바와 같이 금속 본드들을 채용한 영역 본딩된 콜리메이터 센서는 측정 시스템의 노이즈 플로어를 넘어서는 음압 레벨의 측정가능한 증가의 결과를 초래하지 않았다.
금속 본드들을 통하여 캐치 패드들상에 본딩된 콜리메이터들을 포함하는 EBAPS 센서들의 이미지 테스팅은 콜리메이터와 캐치 패드의 전자 셰도우가 센서의 수명에 대해 매우 안정적이라는 것을 보여주었다. 캐치 패드들 및 콜리메이터 벽 두께는 개별 픽셀 셰도잉 (shadowing) 이 0 내지 ~40% 의 범위를 가지도록 디자인되었다. 픽셀 셰도잉을 이 범위로 제한하는 것은 셰도잉의 안정된 성질과 결합되어 이미지 정정 알고리즘들로 하여금 영향을 받은 픽셀들 상의 임의의 감소된 이득에 대한 정정을 신뢰성 있게 하도록 허용한다. 콜리메이터 기하학 구조를 픽셀 기하학 구조에 정렬하는 것이 최상의 가능한 이미지 센서 성능의 결과를 여전히 초래하지만, 이미지 정정 알고리즘들과 결합된 고정된 패턴 노이즈의 안정성은 비-정렬된 캐치 패드 및 콜리메이터 기하학 구조들을 최소 성능 열화와 함께 사용되도록 허용하며, 이는, 결국, 본딩된 콜리메이터 애노드 어셈블리를 제조하기 위해 요구되는 자본 설비 비용을 낮춘다.
본 발명의 일부 실시형태들에서, 본원에서 개시된 본딩 기법들은 정면 전자 감지형 판독 집적회로들 (ROIC 들) 과 함께 사용될 수 있다. 이 실시형태들에서, 기저 배리어층은 생략될 수도 있다; 금속 패드들은 이 센서들에서 발견되는 SiOxNy 배리어층상에 직접적으로 받쳐질 수 있다. 유사하게, 정면측 이미저들 상의 캐치 패드들은 금속 패드들로부터 제작될 수 있으며, 콜리메이터로의 직접적인 전기 접속을 제공한다.
본원에서 설명된 프로세스들 및 기법들은 임의의 특정 장치에 본질적으로 관련된 것이 아니며 컴포넌트들의 임의의 적합한 조합에 의해 구현될 수도 있다는 것이 이해되어야 한다. 게다가, 본원에서 설명된 교시들에 따라서 다양한 유형들의 범용 디바이스들이 사용될 수도 있다. 본 발명은 특정 예들과 관련하여 설명되었으며, 이 예들은 모든 점에서 한정적이라기 보다는 예시적인 것으로 의도된다. 이 기술분야의 숙련된 자들은 본 발명을 실행하기 위하여 많은 상이한 조합들이 적합할 것이라는 것을 이해할 것이다.
더구나, 본원에 개시된 본 발명의 설명 및 프랙티스를 고려해 볼 때 본 발명의 다른 구현들은 이 기술분야의 숙련된 자들에게 명백할 것이다. 기재된 실시형태들의 다양한 양태들 및/또는 컴포넌트들은 개별적으로 또는 임의의 조합으로 사용될 수도 있다. 명세서 및 예들은 다음의 청구항들에 의해 나타낸 본 발명의 진정한 범위 및 사상에 의해 단지 예시적인 것으로 고려되도록 의도되었다.

Claims (15)

  1. 이미지 센서로서,
    후면 박형화된 (backside thinned) 픽셀 어레이 센서를 포함하고 패시베이션된 (passivated) 실리콘 표면을 포함하는 고체 상태 반도체 이미저로서, 상기 패시베이션된 실리콘 표면의 일부가 픽셀 어레이 영역을 포함하는, 상기 고체 상태 반도체 이미저;
    엘리멘탈 (elemental) 콜리메이터가 픽셀 서브-어레이와 정렬되는 실리콘 콜리메이터; 및
    상기 픽셀 어레이 영역 내부에서 상기 고체 상태 반도체 이미저의 상기 패시베이션된 실리콘 표면을 상기 실리콘 콜리메이터와 접합하는 금속 본드를 포함하고,
    상기 금속 본드는 상기 고체 상태 반도체 이미저의 표면상에 제공된 복수의 금속화된 캐치 패드 (catch pad) 들을 포함하며, 상기 캐치 패드들은 이미징 어레이 전체에 걸쳐 사이사이에 배치되는, 이미지 센서.
  2. 제 1 항에 있어서,
    상기 금속 본드들은 단일 픽셀에 대하여 50% 의 픽셀 커버리지를 초과하지 않는, 이미지 센서.
  3. 제 1 항에 있어서,
    상기 콜리메이터는, 픽셀의 센터에 대한 법선이 상기 콜리메이터의 장축과 동일 선상에 있을 때 상기 픽셀 어레이와 정렬되는, 이미지 센서.
  4. 제 1 항에 있어서,
    상기 캐치 패드들은 상기 픽셀 어레이에 대해 45 도의 각도로 정렬된 라인 세그먼트의 기하학 구조를 갖는, 이미지 센서.
  5. 제 1 항에 있어서,
    상기 캐치 패드들은 상기 콜리메이터의 피치를 초과하는 라인 세그먼트의 형태를 갖는, 이미지 센서.
  6. 제 1 항에 있어서,
    상기 콜리메이터는 6각형 구조를 포함하는, 이미지 센서.
  7. 제 1 항에 있어서,
    상기 캐치 패드들은 상기 고체 상태 반도체 이미저의 배리어층 상에 형성되는, 이미지 센서.
  8. 제 1 항에 있어서,
    배리어층은 SiOxNy를 포함하는, 이미지 센서.
  9. 제 1 항에 있어서,
    잔여 이격이 콜리메이터와 상기 패시베이션된 실리콘 표면의 자유 표면 사이에 형성되는, 이미지 센서.
  10. 제 1 항에 있어서,
    상기 콜리메이터가 기저 애노드의 전위에 잔류하는 것을 보장하기 위해 경로를 더 포함하는, 이미지 센서.
  11. 제 1 항에 있어서,
    각각의 캐치 패드의 상부층은 금을 포함하는, 이미지 센서.
  12. 제 1 항에 있어서,
    하나의 캐치 패드가 4 개의 픽셀들마다 사용되는, 이미지 센서.
  13. 제 1 항에 있어서,
    상기 픽셀 어레이 영역의 외부에서 사이사이에 배치되는 복수의 금속 본드들을 더 포함하는, 이미지 센서.
  14. 제 1 항에 있어서,
    상기 캐치 패드들은 열압착된 금속화된 캐치 패드들을 포함하고 상기 금속 본드는 상기 콜리메이터의 벽들상에 증착된 금속층을 더 포함하는, 이미지 센서.
  15. 제 1 항에 있어서,
    상기 캐치 패드들은 상부 금속층, 접착층 및 배리어층을 포함하는, 이미지 센서.
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