KR20170070880A - Display device with a built-in touch screen - Google Patents

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KR20170070880A
KR20170070880A KR1020150177990A KR20150177990A KR20170070880A KR 20170070880 A KR20170070880 A KR 20170070880A KR 1020150177990 A KR1020150177990 A KR 1020150177990A KR 20150177990 A KR20150177990 A KR 20150177990A KR 20170070880 A KR20170070880 A KR 20170070880A
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조수홍
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엘지디스플레이 주식회사
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Abstract

본 발명의 표시장치는, 박막 트랜지스터, 박막 트랜지스터와 평탄화층을 사이에 두고 이격 배치된 제1전극, 제1전극과 보호층을 사이에 두고 중첩 배치된 제2전극을 포함하고, 박막 트랜지스터의 소스전극 또는 드레인전극을 노출시키기 위한 콘택홀과 박막 트랜지스터의 게이트전극, 소스전극 또는 드레인전극이 중첩되도록 함으로써, 콘택홀의 체적 줄여 배양액 손실에 따른 얼룩 불량을 방지한 효과가 있다.A display device of the present invention includes a thin film transistor, a first electrode spaced apart from a thin film transistor and a planarization layer, a second electrode overlapping the first electrode and a protective layer, The contact hole for exposing the electrode or the drain electrode and the gate electrode, the source electrode, or the drain electrode of the thin film transistor are overlapped with each other, thereby reducing the volume of the contact hole and preventing unevenness due to loss of the culture solution.

Description

터치스크린 내장형 표시장치{DISPLAY DEVICE WITH A BUILT-IN TOUCH SCREEN}DISPLAY DEVICE WITH A BUILT-IN TOUCH SCREEN [0002]

본 발명은 터치스크린 내장형 표시장치에 관한 것이다.The present invention relates to a touch screen built-in display device.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 유기발광 표시장치(OLED: Organic Light Emitting Display Device) 등과 같은 여러 가지 표시장치가 활용되고 있다.2. Description of the Related Art [0002] As an information-oriented society develops, there have been various demands for a display device for displaying images. Recently, a liquid crystal display (LCD), a plasma display panel (PDP) And various display devices such as an organic light emitting display (OLED) device are used.

이러한 표시장치는, 버튼, 키보드, 마우스 등의 통상적인 입력방식에서 탈피하여, 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력방식을 제공한다.Such a display device provides a touch-based input method that allows a user to easily input information or commands intuitively and conveniently without using a conventional input method such as a button, a keyboard, and a mouse.

이러한 터치 기반의 입력 방식을 제공하기 위해서는, 사용자의 터치 유무를 파악하고 터치 좌표를 정확하게 검출할 수 있어야 한다.In order to provide such a touch-based input method, it is necessary to grasp the presence or absence of a user's touch and accurately detect touch coordinates.

이를 위해, 종래에는, 저항막 방식, 커패시턴스 방식, 전자기 유도 방식, 적외선 방식, 초음파 방식 등의 다양한 터치 방식 중 하나의 터치 방식을 채용하여 터치 센싱을 제공한다.To this end, touch sensing is provided by adopting one of various touch methods such as a resistance film type, a capacitance type, an electromagnetic induction type, an infrared type, and an ultrasonic type.

또한, 표시장치에 터치 스크린을 적용함에 있어서, 표시장치 내에 터치 센서를 내장시키는 개발이 이루어지는데, 특히 하부 기판에 형성된 공통전극을 터치 전극으로 활용하는 인셀(In-Cell) 타입의 표시장치가 개발되고 있다.In addition, in applying a touch screen to a display device, development has been made to incorporate a touch sensor in the display device. In particular, an in-cell type display device utilizing a common electrode formed on a lower substrate as a touch electrode has been developed .

그런데, 인셀 타입의 표시장치 또는 일반적인 액정 표시장치는 해상도가 높아짐에 따라 서브픽셀의 스토리지 커패시턴스 대비 기생 커패시턴스의 비율이 급격히 증가하는 문제가 있다.However, in the case of an in-cell type display device or a general liquid crystal display device, there is a problem that the ratio of the parasitic capacitance to the storage capacitance of the sub pixel increases sharply as the resolution increases.

이를 개선하기 위해 표시장치의 박막 트랜지스터와 픽셀 전극(또는 공통 전극) 사이에 유기물질의 평탄화층(예를 들어, PolyAcryLate)을 배치하여 기생 커패시턴스를 줄였다.In order to improve this, a planarization layer of organic material (for example, PolyAcryLate) is disposed between the thin film transistor of the display device and the pixel electrode (or common electrode) to reduce the parasitic capacitance.

하지만, 표시장치에 두께가 두꺼운 평탄화층을 사용함에 따라 평탄화층에 형성하는 콘택홀의 직경이 커지고 깊어져 배향액(PI) 손실에 의한 배향막 불량 및 얼룩 불량(빛샘 불량)이 발생되는 문제가 있다.However, the use of a planarization layer having a large thickness in a display device increases and increases the diameter of the contact hole formed in the planarization layer, resulting in a defective alignment layer and a defective alignment (defective light) due to the loss of alignment liquid (PI).

본 발명은, 박막 트랜지스터의 소스전극 또는 드레인전극을 노출하기 위해 형성하는 콘택홀이 박막 트랜지스터의 게이트전극과 중첩되도록 함으로써, 콘택홀의 체적 줄여 배양액 손실에 따른 얼룩 불량을 방지한 터치스크린 내장형 표시장치를 제공하는데 그 목적이 있다.A touch screen built-in type display device in which a contact hole formed for exposing a source electrode or a drain electrode of a thin film transistor is overlapped with a gate electrode of a thin film transistor, The purpose is to provide.

상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 표시장치는, 기판 상에 제1방향으로 배치된 복수개의 게이트 라인, 상기 기판 상에 제2방향으로 배치된 복수개의 데이터 라인, 상기 게이트 라인과 상기 데이터 라인이 교차되어 정의된 각 서브픽셀에 배치된 박막 트랜지스터, 상기 박막 트랜지스터와 평탄화층을 사이에 두고 이격 배치된 제1전극, 상기 제1전극과 보호층을 사이에 두고 중첩 배치된 제2전극, 상기 박막 트랜지스터의 소스전극 또는 드레인전극을 노출시키기 위해 상기 평탄화층 일부가 제거된 콘택홀을 구비하고, 상기 박막 트랜지스터의 게이트전극은 상기 소스전극 또는 드레인전극 및 상기 콘택홀과 중첩되도록 함으로써, 콘택홀의 체적 줄여 배양액 손실에 따른 얼룩 불량을 방지한 효과가 있다.According to an aspect of the present invention, there is provided a display device including a plurality of gate lines arranged in a first direction on a substrate, a plurality of data lines arranged in a second direction on the substrate, A thin film transistor arranged in each of the subpixels defined by intersecting the data lines, a first electrode spaced apart from the thin film transistor by a planarization layer, a first electrode arranged to overlap the first electrode and the protection layer, And a contact hole in which the planarization layer is partially removed to expose a source electrode or a drain electrode of the thin film transistor, the gate electrode of the thin film transistor being overlapped with the source electrode or the drain electrode and the contact hole , The volume of the contact hole is reduced, and the stain defect due to the loss of the culture liquid is prevented.

본 발명에 따른 터치스크린 내장형 표시장치는, 박막 트랜지스터의 소스전극 또는 드레인전극을 노출하기 위해 형성하는 콘택홀이 박막 트랜지스터의 게이트전극과 중첩되도록 함으로써, 콘택홀의 체적 줄여 배양액 손실에 따른 얼룩 불량을 방지한 효과가 있다.The touch screen built-in type display device according to the present invention prevents contact holes formed to expose the source electrode or the drain electrode of the thin film transistor from overlapping with the gate electrode of the thin film transistor to reduce the volume of the contact hole, There is an effect.

도 1은 본 발명에 따른 터치스크린 내장형 표시장치의 구성도이다.
도 2는 본 발명에 따른 터치스크린 내장형 표시장치에서, 터치 모드 시 발생하는 커패시턴스 성분(Cself, Cpara1, Cpara2)을 나타낸 도면이다.
도 3은 본 발명에 따른 터치스크린 내장형 표시장치에 포함된 표시패널의 평면도이다.
도 4는 본 발명의 실시예에 따른 터치스크린 내장형 표시장치가 액정표시장치인 경우 표시패널의 단면도를 예시적으로 나타낸 도면이다.
도 5는 본 발명에 따른 터치스크린 내장형 표시장치에 포함된 표시패널의 다른 평면도이다.
도 6a는 표시장치의 각 서브픽셀의 구조와 콘택홀 영역을 도시한 평면도이다.
도 6b는 표시장치의 각 서브픽셀에 형성된 콘택홀들에 의해 배향액 손실이 발생한 모습을 도시한 도면이다.
도 7은 본 발명에 따른 터치스크린 내장형 표시장치의 제조공정을 도시한 플로챠트이다.
도 8은 본 발명에 따른 터치스크린 내장형 표시장치의 서브픽셀 영역, 데이터 패드 영역 및 게이트 패드 영역의 단면도이다.
도 9a 내지 도 13b는 본 발명에 따른 터치스크린 내장형 표시장치의 제조 공정을 도시한 평면도와 단면도이다.
도 14a는 본 발명에 따른 터치스크린 내장형 표시장치의 서브픽셀에 형성된 제1 콘택홀의 체적이 감소한 모습을 도시한 도면이다.
도 14b는 본 발명에 다른 터치스크린 내장형 표시장치의 제1 콘택홀 체적 감소로 배향액 손실이 방지된 모습을 도시한 도면이다.1 is a block diagram of a display device with a built-in touch screen according to the present invention.
2 is a diagram illustrating capacitance components (Cself, Cpara1, Cpara2) generated in a touch mode in a touch screen built-in display device according to the present invention.
3 is a plan view of a display panel included in a touch screen built-in display device according to the present invention.
4 is a cross-sectional view of a display panel when a touch screen built-in display device according to an embodiment of the present invention is a liquid crystal display device.
5 is another plan view of a display panel included in a touch screen built-in display device according to the present invention.
6A is a plan view showing the structure of each subpixel of the display device and the contact hole region.
6B is a view showing a state in which alignment liquid loss occurs due to the contact holes formed in each sub-pixel of the display device.
FIG. 7 is a flowchart illustrating a manufacturing process of the touch screen built-in display device according to the present invention.
8 is a cross-sectional view of a subpixel region, a data pad region, and a gate pad region in a touch screen built-in display device according to the present invention.
9A to 13B are a plan view and a cross-sectional view illustrating a manufacturing process of the touch screen built-in display device according to the present invention.
FIG. 14A is a view illustrating a state where a volume of a first contact hole formed in a sub-pixel of a display device with a built-in touch screen according to the present invention is reduced.
FIG. 14B is a view showing a state in which alignment liquid loss is prevented due to a decrease in the first contact hole volume of the touch screen built-in display device according to the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.The shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for describing the embodiments of the present invention are illustrative, and thus the present invention is not limited thereto. Like reference numerals refer to like elements throughout the specification. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail.

본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.In the case where the word 'includes', 'having', 'done', etc. are used in this specification, other parts can be added unless '~ only' is used. Unless the context clearly dictates otherwise, including the plural unless the context clearly dictates otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, if the positional relationship between two parts is described as 'on', 'on top', 'under', and 'next to' Or " direct " is not used, one or more other portions may be located between the two portions.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, if a temporal posterior relationship is described by 'after', 'after', 'after', 'before', etc., 'May not be contiguous unless it is used.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.The first, second, etc. are used to describe various components, but these components are not limited by these terms. These terms are used only to distinguish one component from another. Therefore, the first component mentioned below may be the second component within the technical spirit of the present invention.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.It is to be understood that each of the features of the various embodiments of the present invention may be combined or combined with each other, partially or wholly, technically various interlocking and driving, and that the embodiments may be practiced independently of each other, It is possible.

이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 그리고 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the drawings, the size and thickness of the device may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification.

도 1은 본 발명에 따른 터치스크린 내장형 표시장치(100)의 구성도이다.1 is a configuration diagram of a touch screen built-in display device 100 according to the present invention.

도 1을 참조하면, 본 발명에 따른 터치스크린 내장형 표시장치(100)는, 화상 표시 기능(디스플레이 기능)과 터치 센싱 기능을 제공할 수 있는 표시장치이다.Referring to FIG. 1, a touch screen built-in display device 100 according to the present invention is a display device capable of providing an image display function (display function) and a touch sensing function.

이러한 본 발명에 따른 터치스크린 내장형 표시장치(100)는, 일 예로, 터치 입력에 대한 터치 센싱 기능을 갖는 TV, 모니터 등의 중대형 디바이스이거나, 스마트 폰, 태블릿 등의 모바일 디바이스일 수도 있다.The touch screen built-in display device 100 according to the present invention may be, for example, a medium or large device such as a TV or a monitor having a touch sensing function for touch input, or a mobile device such as a smart phone or a tablet.

도 1을 참조하면, 본 발명에 따른 터치스크린 내장형 표시장치(100)는, 디스플레이 기능을 제공하기 위하여, 표시패널(110), 데이터 드라이버(120), 게이트 드라이버(130) 및 컨트롤러(140) 등을 포함한다.1, the touch screen built-in display device 100 includes a display panel 110, a data driver 120, a gate driver 130, a controller 140, and the like in order to provide a display function. .

표시패널(110)은, 제1방향(예: 열 방향)으로 배치된 다수의 데이터 라인(DL)과, 제2방향(예: 행 방향)으로 배치된 다수의 게이트 라인(GL)을 포함할 수 있다.The display panel 110 includes a plurality of data lines DL arranged in a first direction (e.g., a column direction) and a plurality of gate lines GL arranged in a second direction (e.g., a row direction) .

데이터 드라이버(120)는 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(120)는 '소스 드라이버'라고도 한다.The data driver 120 drives a plurality of data lines DL. Here, the data driver 120 is also referred to as a 'source driver'.

게이트 드라이버(130)는 다수의 게이트 라인(GL)을 구동한다. 여기서, 게이트 드라이버(130)는 '스캔 드라이버'라고도 한다.The gate driver 130 drives the plurality of gate lines GL. Here, the gate driver 130 is also referred to as a " scan driver ".

컨트롤러(140)는 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어하는데, 이를 위해, 데이터 드라이버(120) 및 게이트 드라이버(130)로 각종 제어신호를 공급한다.The controller 140 controls the data driver 120 and the gate driver 130 to supply various control signals to the data driver 120 and the gate driver 130.

이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.The controller 140 starts scanning according to the timing implemented in each frame, switches the input image data input from the outside according to the data signal format used by the data driver 120, and outputs the converted image data , And controls the data driving at a suitable time according to the scan.

이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행하는 제어장치일 수 있다.The controller 140 may be a timing controller used in a conventional display technology or a control device including a timing controller to perform other control functions.

게이트 드라이버(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)으로 순차적으로 공급한다.The gate driver 130 sequentially supplies a scan signal of an On voltage or an Off voltage to the plurality of gate lines GL under the control of the controller 140.

데이터 드라이버(120)는, 게이트 드라이버(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급한다.When a specific gate line is opened by the gate driver 130, the data driver 120 converts the image data received from the controller 140 into an analog data voltage and supplies the data voltage to a plurality of data lines DL.

데이터 드라이버(120)는, 도 1에서 표시패널(110)의 일측(예: 상측 또는 하측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 표시패널(110)의 양측(예: 상측과 하측)에 모두 위치할 수도 있다.1, the data driver 120 is disposed on one side (e.g., the upper side or the lower side) of the display panel 110, but may be disposed on both sides of the display panel 110 ). ≪ / RTI >

게이트 드라이버(130)는, 도 1에서 표시패널(110)의 일 측(예: 좌측 또는 우측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 디스플레이 패널(110)의 양측(예: 좌측과 우측)에 모두 위치할 수도 있다.1, the gate driver 130 is disposed on only one side (e.g., the left side or the right side) of the display panel 110, The right side).

전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.The controller 140 described above is capable of outputting various kinds of signals including the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, the input data enable signal (DE), and the clock signal (CLK) Timing signals from the outside (e.g., the host system).

본 발명에 따른 터치스크린 내장형 표시장치(100)는 액정표시장치(Liquid Crystal Display Device), 유기발광 표시장치(Organic Light Emitting Display Device), 플라즈마 표시장치(Plasma Display Device) 등의 다양한 타입의 장치일 수 있다. 일 예로, 액정 분자를 수평으로 배열해, 이를 제자리에서 회전시키며 화면을 표현하는 방식으로, 고해상도, 저전력, 광시야각 등에 유리한 장점을 가지는 IPS(In-Plane Switching) 방식의 액정표시장치일 수 있다. 더욱 구체적으로는, AH-IPS(Advanced High Performance-IPS) 방식의 액정표시장치일 수 있다.The touch screen built-in display device 100 according to the present invention may be applied to various types of devices such as a liquid crystal display device, an organic light emitting display device, and a plasma display device . For example, the liquid crystal display device may be an IPS (In-Plane Switching) type liquid crystal display device having horizontal alignment of liquid crystal molecules, rotation of the liquid crystal molecules in place, and display of a screen, which is advantageous in high resolution, low power and wide viewing angle. More specifically, it may be an AH-IPS (Advanced High Performance-IPS) type liquid crystal display.

표시패널(110)에 배치되는 각 서브픽셀(SP)은 트랜지스터 등의 회로 소자를 포함하여 구성될 수 있다.Each subpixel SP disposed on the display panel 110 may include a circuit element such as a transistor.

한편, 본 발명에 따른 터치스크린 내장형 표시장치(100)는, 터치 센싱 기능을 제공하기 위한 터치 시스템을 포함할 수 있다.Meanwhile, the touch screen built-in display device 100 according to the present invention may include a touch system for providing a touch sensing function.

도 1을 참조하면, 터치 시스템은, 터치 센서(Touch Sensor)로서 역할을 하는 다수의 터치 전극(TE)과, 다수의 터치 전극(TE)을 구동하여 터치를 센싱하는 터치 회로(150) 등을 포함할 수 있다. 1, the touch system includes a plurality of touch electrodes TE serving as a touch sensor, a touch circuit 150 sensing a touch by driving a plurality of touch electrodes TE, .

터치 회로(150)는 터치 구동 신호를 다수의 터치 전극(TE)에 순차적으로 공급함으로써, 다수의 터치 전극(TE)을 순차적으로 구동할 수 있다.The touch circuit 150 sequentially drives the plurality of touch electrodes TE by sequentially supplying a touch driving signal to the plurality of touch electrodes TE.

이후, 터치 회로(150)는 터치 구동 신호가 인가된 터치 전극으로부터 터치 센싱 신호를 수신한다.Then, the touch circuit 150 receives the touch sensing signal from the touch electrode to which the touch driving signal is applied.

터치 회로(150)는 다수의 터치 전극(TE) 각각으로부터 수신된 터치 센싱 신호를 토대로 터치 유무 및 터치 좌표를 산출할 수 있다.The touch circuit 150 can calculate the presence / absence of touch and touch coordinates based on the touch sensing signal received from each of the plurality of touch electrodes TE.

여기서, 터치 구동 신호는, 일 예로, 둘 이상의 전압 레벨을 갖는 펄스 변조 신호의 파형을 가질 수 있다.Here, the touch driving signal may have, for example, a waveform of a pulse modulated signal having two or more voltage levels.

다수의 터치 전극(TE) 각각으로부터 수신된 터치 센싱 신호는, 해당 터치 전극의 주변에서 손가락, 펜 등의 포인터에 의한 터치 발생 유무에 따라 달라질 수 있다.The touch sensing signal received from each of the plurality of touch electrodes TE may vary depending on whether a touch is generated by a pointer such as a finger or a pen in the vicinity of the touch electrode.

터치 회로(150)는 터치 센싱 신호를 토대로 터치 전극(TE)에서의 커패시턴스 변화량(또는 전압 변화량 또는 전하량 변화) 등을 알아내어 터치 유무 및 터치 좌표를 얻어낼 수 있다.The touch circuit 150 can obtain the presence or absence of a touch and touch coordinates by detecting the amount of change in capacitance (or a change in voltage or amount of charge) in the touch electrode TE based on the touch sensing signal.

도 1을 참조하면, 다수의 터치 전극(TE) 각각으로 터치 구동 신호를 공급하기 위하여, 각 터치 전극(TE)에는 센싱라인(SL)이 연결되어 있다.Referring to FIG. 1, a sensing line SL is connected to each touch electrode TE to supply a touch driving signal to each of the plurality of touch electrodes TE.

그리고, 다수의 터치 전극(TE) 각각으로 터치 구동 신호를 순차적으로 공급하기 위하여, 터치 시스템은 다수의 터치 전극(TE) 각각에 연결된 센싱라인(SL)을 터치회로(150)에 순차적으로 연결해주는 스위치 회로(160)를 더 포함할 수 있다.In order to sequentially supply the touch driving signals to the plurality of touch electrodes TE, the touch system sequentially connects the sensing lines SL connected to the plurality of touch electrodes TE to the touch circuit 150 And may further include a switch circuit 160.

이러한 스위치 회로(160)는 적어도 하나의 멀티플렉서(Multiplexer)로 구성될 수 있다.The switch circuit 160 may be composed of at least one multiplexer.

한편, 도 1을 참조하면, 다수의 터치 전극(TE) 각각은 블록 형태로 되어 있을 수 있다.Referring to FIG. 1, each of the plurality of touch electrodes TE may have a block shape.

또한, 각 터치 전극(TE)은 하나의 서브픽셀(SP) 영역의 크기와 동일하거나 대응되는 크기일 수도 있다. In addition, each touch electrode TE may have the same or corresponding size as the size of one sub-pixel (SP) region.

이와 다르게, 각 터치 전극(TE)은, 도 1에 도시된 바와 같이, 서브픽셀(SP)의 영역의 크기보다 큰 크기일 수도 있다.Alternatively, each touch electrode TE may be of a size larger than the size of the area of the subpixel SP, as shown in Fig.

즉, 각 터치 전극(TE)의 영역은, 둘 이상의 서브픽셀(SP)의 영역과 대응되는 크기를 가질 수 있다.That is, the area of each touch electrode TE may have a size corresponding to the area of two or more subpixels SP.

한편, 도 1을 참조하면, 전술한 다수의 터치 전극(TE)은 표시패널(110)에 내장되어 배치될 수 있다.Referring to FIG. 1, the plurality of touch electrodes TE may be embedded in the display panel 110. FIG.

이러한 의미에서, 표시패널(110)은 터치스크린 또는 터치스크린 패널을 내장한다고 할 수 있다. 즉, 표시패널(110)은, 인-셀(In-cell) 타입 또는 온-셀(On-cell) 타입의 터치스크린 내장형 표시패널일 수 있다.In this sense, the display panel 110 may be said to include a touch screen or a touch screen panel. That is, the display panel 110 may be an in-cell type or an on-cell type display panel with a built-in touch screen.

한편, 본 발명에 따른 터치스크린 내장형 표시장치(100)는, 디스플레이 기능을 제공하기 위하여 디스플레이 모드로 동작할 수도 있고, 터치 센싱 기능을 제공하기 위하여 터치 모드로 동작할 수도 있다.Meanwhile, the touch screen built-in display device 100 according to the present invention may operate in a display mode to provide a display function or in a touch mode to provide a touch sensing function.

이와 관련하여, 다수의 터치 전극(TE)은, 터치 모드 구간에서는 터치 센서로서 동작하지만, 디스플레이 모드 구간에서는 디스플레이 모드 전극으로 사용될 수도 있다.In this regard, the plurality of touch electrodes TE operate as touch sensors in the touch mode section, but may also be used as display mode electrodes in the display mode section.

예를 들어, 디스플레이 모드 구간에서, 다수의 터치 전극(TE)은, 디스플레이 모드 전극의 일 예로서, 공통전압(Vcom)이 인가되는 공통 전극으로 동작할 수 있다.For example, in the display mode period, the plurality of touch electrodes TE may function as common electrodes to which the common voltage Vcom is applied, as an example of the display mode electrodes.

여기서, 공통전압(Vcom)은 화소 전극에 인가되는 화소 전압과 대응되는 전압이다.Here, the common voltage Vcom is a voltage corresponding to the pixel voltage applied to the pixel electrode.

한편, 표시패널(110)에 내장되어 배치되는 다수의 터치 전극(TE)은, 도 1에 도시된 바와 같이, N(N≥2)행 M(M≥2)열의 매트릭스 타입으로 배치될 수 있다.On the other hand, the plurality of touch electrodes TE disposed in the display panel 110 may be arranged in a matrix type of N (N? 2) rows M (M? 2) columns as shown in FIG. .

도 2는 본 발명에 따른 터치스크린 내장형 표시장치(100)에서, 터치 모드 시 발생하는 커패시턴스 성분(Cself, Cpara1, Cpara2)을 나타낸 도면이다.FIG. 2 is a diagram illustrating capacitance components (Cself, Cpara1, Cpara2) generated in a touch mode in a touch screen built-in display device 100 according to the present invention.

도 2를 참조하면, 터치 모드에서는 터치 전극 역할을 하고, 디스플레이 모드에서는 화소 전극과 액정 커패시터를 형성하는 공통 전극(Vcom 전극) 역할을 하는 복수의 터치 전극(TE)은, 터치 모드에서, 터치 유무 및 터치 좌표 등을 검출하기 위해, 손가락 및 펜 등의 포인터와 자기 커패시턴스(Cself)를 형성한다.Referring to FIG. 2, a plurality of touch electrodes TE serving as touch electrodes in the touch mode and serving as common electrodes (Vcom electrodes) for forming the pixel electrodes and the liquid crystal capacitors in the display mode, And a pointer such as a finger and a pen and a magnetic capacitance Cself in order to detect touch coordinates and the like.

한편 공통 전극 역할을 하는 복수의 터치 전극(TE)은 게이트라인 및 데이터라인과도 기생 커패시턴스(Cpara1, Cpara2)를 형성할 수 있으나 자기 커패시턴스에 비해 매우 작아 무시할 수 있다.On the other hand, the plurality of touch electrodes TE serving as the common electrode can form the parasitic capacitances Cpara1 and Cpara2 with respect to the gate lines and the data lines, but are very small as compared with the magnetic capacitances and can be ignored.

아래에서는, 본 발명의 실시예에 따른 터치스크린 내장형 표시장치(100)에 포함된 표시패널(110), 공통 전극 및 터치 전극 역할을 모두 하는 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34)으로의 공통 전압 및 터치 구동 신호의 인가 방식, 데이터라인(DL)으로의 데이터 전압 및 터치 구동 신호(또는 이와 대응되는 신호)의 인가 방식, 게이트라인(GL)으로의 데이터 전압 및 터치 구동 신호(또는 이와 대응되는 신호)의 인가 방식 등에 대하여, 더욱 상세하게 설명한다.A plurality of touch electrodes TE11 to TE14, TE21 to TE24, and TE31 (hereinafter referred to as " TE ") that serve as a display panel 110, a common electrode, and a touch electrode included in the touch- A common voltage applied to the gate line GL, a common voltage applied to the gate line GL, a common voltage applied to the gate line GL, a common voltage applied to the gate line GL, an application voltage of the touch driving signal, a data voltage to the data line DL, The method of applying the driving signal (or the signal corresponding thereto), and the like will be described in more detail.

도 3은 본 발명에 따른 터치스크린 내장형 표시장치에 포함된 표시패널의 평면도이다.3 is a plan view of a display panel included in a touch screen built-in display device according to the present invention.

도 3을 참조하면, 표시패널(110)은, 전술한 바와 같이, 복수의 데이터라인(DL), 복수의 게이트라인(GL) 및 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34)이 형성되어 있다.3, the display panel 110 includes a plurality of data lines DL, a plurality of gate lines GL, and a plurality of touch electrodes TE11 to TE14, TE21 to TE24, TE31 to TE34 Is formed.

또한, 이러한 표시패널(110)은, 전술한 바와 같이, 디스플레이 모드로 동작할 수도 있고, 터치 모드로 동작할 수도 있다.Also, as described above, the display panel 110 may operate in a display mode or a touch mode.

이와 관련하여, 표시패널(110)에 형성된 복수의 데이터라인(DL) 및 복수의 게이트라인(GL)은, 표시패널(110)이 디스플레이 패널 역할을 하기 위한 구성이다.In this regard, a plurality of data lines DL and a plurality of gate lines GL formed on the display panel 110 are configurations in which the display panel 110 serves as a display panel.

그리고, 표시패널(110)에 형성된 복수의 터치 전극(TE11~S14, TE21~TE24, TE31~TE34)은, 표시패널(110)이 디스플레이 패널 역할과 터치스크린 패널 역할을 모두 하기 위한 구성이다.The plurality of touch electrodes TE11 to S14, TE21 to TE24 and TE31 to TE34 formed on the display panel 110 are configured to serve both as a display panel and as a touch screen panel.

더욱 상세하게 설명하면, 표시패널(110)이 디스플레이 패널 역할을 하는 경우, 즉, 표시패널(110)의 구동모드가 디스플레이 모드인 경우, 복수의 전극(TE11~TE14, TE21~TE24, TE31~TE34)은, 공통 전압(Vcom: Common Voltage)이 인가되어, 화소 전극(제1전극, 미도시)과 대향하는 "공통 전극(Common Electrode, 또는 "Vcom 전극"이라고도 함)"이 된다.More specifically, when the display panel 110 serves as a display panel, that is, when the driving mode of the display panel 110 is the display mode, the plurality of electrodes TE11 to TE14, TE21 to TE24, TE31 to TE34 Is a common electrode (also referred to as a " Vcom electrode ") opposite to the pixel electrode (first electrode, not shown) by applying a common voltage Vcom.

그리고, 표시패널(110)이 터치스크린 패널 역할을 하는 경우, 즉, 표시패널(110)의 구동모드가 터치 모드인 경우, 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34)은, 터치 구동 전압이 인가되고, 터치 포인터(예: 손가락, 펜 등)와 커패시터를 형성하며, 이렇게 형성된 커패시터의 커패시턴스가 측정되는 "터치 전극"이 된다.The plurality of touch electrodes TE11 to TE14, TE21 to TE24, and TE31 to TE34, when the display panel 110 serves as a touch screen panel, that is, when the driving mode of the display panel 110 is the touch mode, , A touch driving voltage is applied to form a touch pointer (e.g., finger, pen, etc.) and a capacitor, and the capacitance of the capacitor thus formed becomes a "touch electrode"

다시 말해, 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34)은, 디스플레이 모드에서는 공통 전극(Vcom 전극) 역할을 하고, 터치 모드에서는 터치 전극 역할을 하는 것이다.In other words, the plurality of touch electrodes TE11 to TE14, TE21 to TE24, and TE31 to TE34 serve as common electrodes (Vcom electrodes) in the display mode and serve as touch electrodes in the touch mode.

이러한 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34)으로는, 디스플레이 모드 시, 공통 전압(Vcom)이 인가되고, 터치 모드 시, 터치 구동 신호가 인가된다.The common voltage Vcom is applied to the plurality of touch electrodes TE11 to TE14, TE21 to TE24, TE31 to TE34 in the display mode, and the touch drive signal is applied in the touch mode.

따라서, 도 3에 도시된 바와 같이, 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34)으로의 공통 전압 또는 터치 구동 신호의 전달을 위해, 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34)에는 센싱라인들(SL11~SL14, SL21~SL24, SL31~SL34)이 연결될 수 있다.3, in order to transmit a common voltage or a touch driving signal to the plurality of touch electrodes TE11 to TE14, TE21 to TE24, and TE31 to TE34, a plurality of touch electrodes TE11 to TE14 and TE21 Sensing lines SL11 to SL14, SL21 to SL24, and SL31 to SL34 may be connected to the sensing lines TE1 to TE24 and TE31 to TE34.

이에 따라, 터치 모드 시, 센싱라인들(SL11~SL14, SL21~SL24, SL31~SL34)을 통해, 터치 회로(150)와 스위칭 회로(160)에서 생성된 터치 구동 신호(Vtd)가 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34)의 전체 또는 일부로 전달되고, 디스플레이 모드 시, 센싱라인들(SL11~SL14, SL21~SL24, SL31~SL34)을 통해, 공통 전압 공급부(미도시)에서 공급된 공통 전압(Vcom)이 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34)으로 인가된다.Accordingly, in the touch mode, the touch driving signal (Vtd) generated by the touch circuit (150) and the switching circuit (160) through the sensing lines (SL11 to SL14, SL21 to SL24, SL31 to SL34) (Not shown) through the sensing lines SL11 to SL14, SL21 to SL24, and SL31 to SL34 in the display mode, and is supplied to all or part of the electrodes TE11 to TE14, TE21 to TE24, TE31 to TE34, Is applied to the plurality of touch electrodes TE11 to TE14, TE21 to TE24, and TE31 to TE34.

도 3을 참조하면, 표시패널(110)에 형성된 복수의 데이터라인(DL) 및 복수의 게이트라인(GL)의 교차 지점마다 대응되어 하나의 서브픽셀(SP: Subpixel)로 정의된다. 여기서, 각 서브픽셀은 적색(R) 서브픽셀, 녹색(G) 서브픽셀, 청색(B) 서브픽셀, 백색(W) 서브픽셀 등 중 하나일 수 있다.Referring to FIG. 3, one subpixel (SP) is defined corresponding to each intersection of a plurality of data lines DL and a plurality of gate lines GL formed on the display panel 110. Here, each subpixel may be one of a red (R) subpixel, a green (G) subpixel, a blue (B) subpixel, a white (W)

도 3을 참조하면, 공통 전극 및 터치 전극 역할을 하는 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34) 각각이 형성되는 영역(이하에서는, 단위 터치 전극 영역이라고도 함)에는, 둘 이상의 서브픽셀(SP)이 정의될 수 있다. 즉, 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34) 중 하나의 전극은 둘 이상의 서브픽셀(SP)과 대응된다.Referring to FIG. 3, in a region where a plurality of touch electrodes TE11 to TE14, TE21 to TE24, and TE31 to TE34 serving as a common electrode and a touch electrode are formed (hereinafter, also referred to as a unit touch electrode region) The above-mentioned subpixels SP can be defined. That is, one of the plurality of touch electrodes TE11 to TE14, TE21 to TE24, and TE31 to TE34 corresponds to two or more subpixels SP.

예를 들어, 공통 전극 및 터치 전극 역할을 하는 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34) 각각이 형성된 1개의 영역(단위 터치 전극 영역)에는, 24*3 개의 데이터라인(DL)과 24 개의 게이트라인(GL)이 배치되어, 24*3*24 개의 서브픽셀(SP)이 정의될 수 있다.For example, one area (unit touch electrode area) in which each of the plurality of touch electrodes TE11 to TE14, TE21 to TE24, and TE31 to TE34 serving as the common electrode and the touch electrode is formed has 24 * 3 data lines DL and 24 gate lines GL are arranged so that 24 * 3 * 24 subpixels SP can be defined.

한편, 공통 전극 및 터치 전극 역할을 하는 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34) 각각은, 도 3에 도시된 바와 같이, 블록 모양의 패턴일 수도 있고, 경우에 따라서는, 각 서브픽셀(SP)과 대응되는 영역에 빗살 모양의 패턴을 포함하는 패턴일 수도 있다.On the other hand, each of the plurality of touch electrodes TE11 to TE14, TE21 to TE24, and TE31 to TE34 serving as the common electrode and the touch electrode may be a block-shaped pattern as shown in Fig. 3, , And a pattern including a comb-shaped pattern in an area corresponding to each subpixel SP.

공통 전극 및 터치 전극 역할을 하는 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34) 각각이 빗살 모양 부분을 포함하는 패턴인 경우에도 본 발명을 적용할 수 있다.The present invention can also be applied to a case where each of the plurality of touch electrodes TE11 to TE14, TE21 to TE24, and TE31 to TE34 serving as the common electrode and the touch electrode includes a comb-shaped portion.

도 4는 본 발명의 실시예에 따른 터치스크린 내장형 표시장치(100)가 액정표시장치인 경우 표시패널의 단면도를 예시적으로 나타낸 도면이다.4 is a cross-sectional view of a display panel when the touch screen built-in display device 100 according to the embodiment of the present invention is a liquid crystal display device.

도 4는 공통 전극 및 터치 전극 역할을 하는 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34) 중 하나의 전극이 형성된 영역(단위 터치 전극 영역)에 대하여 나타낸 단면도이다.4 is a cross-sectional view showing a region (unit touch electrode region) where one electrode of a plurality of touch electrodes TE11 to TE14, TE21 to TE24, and TE31 to TE34 serving as a common electrode and a touch electrode is formed.

도 4를 참조하면, 터치스크린 내장형 표시장치(100)에 포함된 표시패널(110)에는, 일 예로, 하부 기판(400)에 게이트라인(402)이 제1방향(가로방향, 도 3에서 좌우 방향)으로 형성되고, 그 위에 게이트 절연층(Gate Insulator, 404)이 형성된다.4, the display panel 110 included in the touch-screen-integrated display device 100 includes a display panel 110 having a gate line 402 extending in a first direction (horizontal direction, left and right in FIG. 3) Direction, and a gate insulator 404 is formed thereon.

게이트 절연층(404) 위에 데이터라인(406)이 제2방향(세로방향, 도 3에서 지면에 대한 수직방향)으로 형성되고, 그 위에, 제1보호층(408)이 형성된다.The data line 406 is formed on the gate insulating layer 404 in the second direction (the longitudinal direction, the direction perpendicular to the paper in FIG. 3), and the first protective layer 408 is formed thereon.

제1보호층(408) 위에, 각 서브픽셀 영역의 화소 전극(410)과 센싱라인(412)이 형성되고, 그 위에, 제2보호층(414)이 형성될 수 있다. 여기서, 센싱라인(412)은 공통 전극 및 터치 전극 역할을 하는 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34) 각각에서 스위칭 회로(160)까지 연결되어, 디스플레이 모드에서는, 공통 전압 공급부에서 생성된 공통 전압(Vcom)을 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34)으로 전달해주고, 터치 모드에서는, 터치 회로(150), 스위치 회로(160)에서 생성된 터치 구동 신호를 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34)으로 전달해준다.The pixel electrode 410 and the sensing line 412 of each sub pixel region may be formed on the first passivation layer 408 and the second passivation layer 414 may be formed thereon. The sensing line 412 is connected to the switching circuit 160 in each of the plurality of touch electrodes TE11 to TE14, TE21 to TE24 and TE31 to TE34 serving as a common electrode and a touch electrode. In the display mode, The common voltage Vcom generated in the supply unit is transferred to the plurality of touch electrodes TE11 to TE14, TE21 to TE24 and TE31 to TE34. In the touch mode, the touch circuit 150 and the touch generated by the switch circuit 160 And transmits the driving signal to the plurality of touch electrodes TE11 to TE14, TE21 to TE24, and TE31 to TE34.

제2보호층(414) 위에, 공통 전극 및 터치 전극 역할을 하는 하나의 전극(416)이 형성되고, 그 위에, 액정층(418)이 형성된다. 여기서, 공통 전극 및 터치 전극 역할을 하는 하나의 전극(416)은, 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34) 중 하나로서, 블록 모양을 갖는 패턴일 수 있다.On the second protective layer 414, one electrode 416 serving as a common electrode and a touch electrode is formed, and a liquid crystal layer 418 is formed thereon. Here, one electrode 416 serving as a common electrode and a touch electrode may be a pattern having a block shape as one of a plurality of touch electrodes TE11 to TE14, TE21 to TE24, and TE31 to TE34.

액정층(418) 위에, 블랙 매트릭스(Black Matrix, 419a), 칼라 필터(Color Filter, 419b) 등이 형성되는 상부 기판(420)이 위치한다. An upper substrate 420 on which a black matrix (Black Matrix) 419a, a color filter 419b, and the like are formed is disposed on the liquid crystal layer 418.

도 4에서 액정 표시장치에 대해 설명을 하고 있으나 본 발명은 이에 한정되지 않으며 터치패널과 결합 가능한 다양한 표시장치에 적용할 수 있다.Although the liquid crystal display device is illustrated in FIG. 4, the present invention is not limited thereto and can be applied to various display devices that can be combined with a touch panel.

도 5는 본 발명에 따른 터치스크린 내장형 표시장치(100)에 포함된 표시패널의 다른 평면도이다.5 is another plan view of a display panel included in the touch-screen-integrated display device 100 according to the present invention.

도 5를 참조하면, 도 3과 다르게, 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34) 각각에 연결되어 터치 구동 신호 또는 공통 전압을 전달해주는 센싱라인(SL11~SL14, SL21~SL24, SL31~SL34)이 게이트라인(GL)이 형성되는 제2방향(예: 가로방향)과 평행하게 형성될 수도 있다.3, sensing lines SL11 to SL14, SL21 to SL21, which are connected to the plurality of touch electrodes TE11 to TE14, TE21 to TE24, and TE31 to TE34 to transmit a touch driving signal or a common voltage, SL24, and SL31 to SL34 may be formed in parallel with the second direction (e.g., the horizontal direction) in which the gate line GL is formed.

이러한 경우, 도 1의 터치 회로(150) 및 스위치 회로(160)에서 생성된 터치 구동 신호 또는 공통 전압 공급부에서 생성 또는 공급된 공통 전압은, 게이트라인과 평행하게 형성된 센싱라인들(SL11~SL14, SL21~SL24, SL31~SL34)을 통해, 복수의 터치 전극(TE11~TE14, TE21~TE24, TE31~TE34)의 전체 또는 일부로 전달될 수 있다.In this case, the touch driving signal generated by the touch circuit 150 and the switch circuit 160 of FIG. 1 or the common voltage generated or supplied by the common voltage supply unit may be applied to the sensing lines SL11 to SL14, TE21, TE21 to TE24, and TE31 to TE34 via the touch electrodes SL21 to SL24, SL31 to SL34.

터치센싱라인은 공정 과정에서 도전금속층(M3L, 또는 제3도전층)에서 형성될 수 있다.The touch sensing line may be formed in the conductive metal layer (M3L, or the third conductive layer) in the process.

본 발명에서는 박막 트랜지스터의 소스전극 또는 드레인전극을 노출하는 콘택홀 영역과 중첩 배치되도록 박막 트랜지스터의 게이트전극을 확장 형성하여, 콘택홀의 체적을 줄임으로써 배향막 형성 공정시 배향액 손실을 방지한 효과가 있다.In the present invention, the gate electrode of the thin film transistor is formed so as to be overlapped with the contact hole region exposing the source electrode or the drain electrode of the thin film transistor, thereby reducing the volume of the contact hole, thereby preventing the alignment liquid loss in the alignment film formation process .

또한, 본 발명에서는 박막 트랜지스터 영역에 형성되는 콘택홀의 체적을 줄임으로써, 배향막 형성 불량으로 발생되는 화상 얼룩 불량을 방지한 효과가 있다.Further, in the present invention, by reducing the volume of the contact holes formed in the thin film transistor region, it is possible to prevent defective image unevenness caused by defective orientation film formation.

본 발명이 적용될 수 있는 기판(back plane)에 생성되는 박막 트랜지스터(Thin-Film Transistor)의 예시로는 비정질 실리콘(amorphous Silicon, 이하 'a-Si'라 함), 금속 산화물(oxide) 및 폴리실리콘(poly silicon)이 있으며, 폴리 실리콘에는 저온폴리실리콘(low temperature poly silicon, 이하 'LTPS'라 함)과 고온 폴리실리콘(High temperature poly silicon, 이하 'HTPS'라 함) 등이 될 수 있으나, 이에 한정되는 것은 아니다.Examples of a thin film transistor formed on a back plane to which the present invention can be applied include amorphous silicon (a-Si), metal oxide, and polysilicon polysilicon may be low temperature polysilicon (LTPS), high temperature polysilicon (HTPS), and the like. But is not limited thereto.

도 6a는 표시장치의 각 서브픽셀의 구조와 콘택홀 영역을 도시한 평면도이고, 도 6b는 표시장치의 각 서브픽셀에 형성된 콘택홀들에 의해 배향액 손실이 발생한 모습을 도시한 도면이다.FIG. 6A is a plan view showing the structure of each subpixel of the display device and the contact hole region, and FIG. 6B is a view showing a state where alignment liquid loss occurs due to the contact holes formed in each subpixel of the display device.

도 6a 및 도 6b를 참조하면, 표시장치에는 복수개의 게이트라인(GL)과 복수개의 데이터라인(DL)이 교차 배열되어 서브픽셀(SP)이 정의된다. 상기 데이터라인(DL)과 게이트라인(GL)의 교차 영역에는 박막 트랜지스터(TFT)가 배치되고, 각 서브픽셀(SP) 영역에는 화소전극(PE)과 공통전극(미도시)이 배치된다.Referring to FIGS. 6A and 6B, a plurality of gate lines GL and a plurality of data lines DL are arranged in an intersecting manner in a display device to define subpixels SP. A thin film transistor TFT is arranged in an intersection region of the data line DL and the gate line GL and a pixel electrode PE and a common electrode are arranged in each sub pixel SP region.

위에서 설명한 바와 같이, 표시장치가 터치스크린 내장형 표시장치일 경우에는 공통전극은 터치전극(TE)일 수 있고, 터치전극(TE)은 터치전극과 대응되는 적어도 2개 이상의 서브픽셀(SP)들에 대한 공통전극 역할을 수행할 수 있다.As described above, when the display device is a touch screen built-in type display device, the common electrode may be a touch electrode TE, and the touch electrode TE may be connected to at least two or more sub- It can serve as a common electrode.

또한, 도면에 도시된 바와 같이, 각 서브픽셀(SP)에 배치되는 박막 트랜지스터와 화소전극(PE) 사이에는 콘택홀(C)이 형성된다.In addition, as shown in the figure, a contact hole C is formed between the thin film transistor disposed in each subpixel SP and the pixel electrode PE.

도 6b를 참조하면, 표시장치가 평탄화층을 사용할 경우, 각 서브픽셀에 배치된 박막 트랜지스터의 소스전극 또는 드레인전극을 노출시키기 위하여 평탄화층의 일부를 제거하는 콘택홀(C)이 형성된다.Referring to FIG. 6B, when the display device uses a planarization layer, a contact hole C is formed to remove a part of the planarization layer to expose the source electrode or the drain electrode of the thin film transistor disposed in each subpixel.

상기 평탄화층은 박막 트랜지스터와 화소전극 사이의 기생 커패시턴스를 줄이기 위해 두께가 두꺼운 유기물질로된 평탄화층을 사용하는데, 이로 인하여 콘택홀(C)의 직경과 깊이가 커진다.The planarization layer uses a planarization layer made of an organic material having a large thickness to reduce the parasitic capacitance between the thin film transistor and the pixel electrode, thereby increasing the diameter and depth of the contact hole.

또한, 배향막 형성 공정시 배향액(PI)을 화소전극과 공통전극이 형성된 기판 전면에 형성하는데, 이때 평탄화층에 형성된 콘택홀(C) 영역으로 배향액이 손실되어, 평탄화층 상부 영역에 배향액이 손실되는 문제가 발생한다.In the alignment film formation process, the alignment liquid (PI) is formed on the entire surface of the substrate where the pixel electrode and the common electrode are formed. At this time, the alignment liquid is lost to the contact hole (C) region formed in the planarization layer, There is a problem of loss.

도 6b에 도시된 바와 같이, 배향액의 일부가 콘택홀(C) 내측으로 채워지면서 평탄화층 상부에 배향액이 존재하지 않는 영역이 발생하고, 이로 인하여 배향막(PI) 불량이 발생되는 것을 볼 수 있다.As shown in FIG. 6B, a part of the alignment liquid is filled in the contact hole C, and a region in which no alignment liquid exists is generated in the upper part of the planarization layer. As a result, the alignment film (PI) have.

이와 같이, 표시장치의 평탄화층에 형성되는 배향막(PI)에 불량 영역(배향액 손실)이 발생되면, 액정 배향의 무질서도가 높아지면서 깨알 형태의 빛샘 불량이 발생된다.As described above, when a defective region (alignment liquid loss) is generated in the alignment film PI formed in the planarization layer of the display device, the disorder of the alignment of the liquid crystal becomes higher and a false-like light-gap defect is generated.

본 발명에서는 콘택홀(C) 영역과 박막 트랜지스터의 게이트전극이 중첩되도록 게이트전극을 확장 형성함으로써, 평탄화층에 형성되는 콘택홀(C)의 체적을 줄여 배양액 손실에 따른 빛샘 불량을 방지하도록 하였다. In the present invention, the gate electrode is extended so that the contact hole C region and the gate electrode of the thin film transistor overlap with each other, thereby reducing the volume of the contact hole C formed in the planarization layer, thereby preventing defects in the light leakage due to the loss of the culture solution.

따라서, 본 발명의 터치스크린 내장형 표시장치는 박막 트랜지스터 상에 평탄화층을 배치함으로써, 화소전극과 박막 트랜지스터 사이에서 발생하는 기생 커패시턴스를 줄여 플리커 및 크로스 토크(Cross Talk) 불량을 개선한다.Accordingly, the display device with a built-in touch screen of the present invention reduces the parasitic capacitance generated between the pixel electrode and the thin film transistor by arranging the flattening layer on the thin film transistor, thereby improving the flicker and the cross talk defect.

또한, 박막 트랜지스터의 게이트전극을 확장 형성함으로써, 두께가 두꺼운 평탄화층 사용에 따른 콘택홀(C) 체적 증가로 인한 배향막 불량을 방지한 효과가 있다.In addition, by forming the gate electrode of the thin film transistor expansively, it is possible to prevent the defect of the alignment layer due to the increase in the volume of the contact hole C due to the use of the planarization layer having a large thickness.

도 7은 본 발명에 따른 터치스크린 내장형 표시장치의 제조공정을 도시한 플로챠트이다.FIG. 7 is a flowchart illustrating a manufacturing process of the touch screen built-in display device according to the present invention.

도 7을 참조하면, 본 발명의 터치스크린 내장형 표시장치의 제조공정은, 게이트라인, 박막트랜지스터의 게이트전극 및 게이트패드 등을 형성하기 위한 제1마스크공정(Mask#1), 각 서브픽셀에 형성되는 박막트랜지스터의 활성화층, 소스전극 및 드레인전극을 형성하기 위한 제2마스크공정(Mask#2), 박막트랜지스터를 보호하기 위한 제1보호층, 평탄화층 및 평탄화층에 콘택홀을 형성하기 위한 제3마스크공정(Mask#3), 각 서브픽셀에 화소전극(제1전극)과 터치센싱라인을 형성하기 위한 제4마스크공정(Mask#4), 화소전극과 터치센싱라인 상에 제2보호층을 형성하기 위한 제5마스크공정(Mask#5) 및 터치전극(공통전극)을 형성하기 위한 제6마스크공정(Mask#6) 으로 이루어진다.Referring to FIG. 7, the manufacturing process of the touch screen built-in display device of the present invention includes a first mask process (Mask # 1) for forming gate lines, gate electrodes and gate pads of thin film transistors, A second mask process (Mask # 2) for forming an activation layer, a source electrode, and a drain electrode of the thin film transistor, a first protective layer for protecting the thin film transistor, a planarization layer, A third mask process (Mask # 3) for forming a pixel electrode (first electrode) and a touch sensing line in each sub pixel, a fourth mask process (Mask # 4) And a sixth mask process (mask # 6) for forming a touch electrode (common electrode).

또한, 본 발명에서는 박막트랜지스터의 게이트전극을 형성하는 제1마스크공정(Mask#1)에서 게이트전극의 폭(크기)을 확장 형성하여, 이후 평탄화층에 형성되는 콘택홀의 체적을 줄여 서브픽셀 영역에서의 기생 커패시턴스를 줄이면서 배향액 손실에 따른 얼룩 불량을 방지하였다.In the present invention, the width (size) of the gate electrode is enlarged in the first mask process (Mask # 1) for forming the gate electrode of the thin film transistor, and then the volume of the contact hole formed in the planarization layer is reduced, Thereby reducing the parasitic capacitance and preventing the stain defect due to the alignment liquid loss.

아래에서는 본 발명의 터치스크린 내장형 표시장치를 중심으로 설명하였지만, IPS(In-Plane Switching) 방식의 액정표시장치, AH-IPS(Advanced High Performance-IPS) 방식의 액정표시장치에도 동일하게 적용할 수 있다.Although the present invention has been described mainly with reference to the touch screen built-in display device of the present invention, it is equally applicable to an IPS (In-Plane Switching) type liquid crystal display device and an AH-IPS (Advanced High Performance-IPS) have.

IPS 방식 액정표시장치일 경우에는 공통전극은 터치전극과 같이 블록 형태로 분리되어 있지 않고, 표시패널 전 영역에 일체로 형성된 전극 구조를 갖고, 각 서브픽셀 영역과 대응되는 영역에서는 빗살 모양 또는 슬릿 모양으로 패터닝되어 공통전극 역할을 수행하는 것일 수 있다.In the case of an IPS type liquid crystal display device, the common electrode is not divided into blocks like a touch electrode but has an electrode structure integrally formed in the entire area of the display panel, and a comb-shaped or slit-shaped So as to serve as a common electrode.

도 8은 본 발명에 따른 터치스크린 내장형 표시장치의 서브픽셀 영역, 데이터 패드 영역 및 게이트 패드 영역의 단면도이다.8 is a cross-sectional view of a subpixel region, a data pad region, and a gate pad region in a touch screen built-in display device according to the present invention.

게이트 패드 영역, 데이터 패드 영역 및 서브픽셀 영역은 표시패널을 기준으로 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선으로 절단하여 도시한다.The gate pad region, the data pad region, and the sub-pixel region are cut out to I-I ', II-II', and III-III 'lines based on the display panel.

게이트 패드 영역 및 데이터 패드 영역은 서브픽셀 영역에서 박막 트랜지스터를 형성하는 재료들과 동일한 재료를 박막 트랜지스터의 형성 공정시 동시에 형성될 수 있다.The gate pad region and the data pad region may be formed at the same time in the process of forming the thin film transistor, the same material as the materials forming the thin film transistor in the sub pixel region.

도 8을 참조하면, 본 발명의 터치스크린 내장형 표시장치의 서브픽셀 영역은, 기판(700) 상에 게이트전극(702), 게이트전극(702) 상에 게이트 절연층(710), 활성화층(또는 액티브층, 712), 소스전극(724) 및 드레인전극(726)으로 구성된 박막 트랜지스터가 배치되어 있다. 상기 소스전극과 드레인전극은 서로 바뀌어 명명될 수 있다.8, the sub-pixel region of the touch-screen-integrated display device of the present invention includes a gate electrode 702 on a substrate 700, a gate insulating layer 710 on a gate electrode 702, An active layer 712), a source electrode 724, and a drain electrode 726 are arranged. The source electrode and the drain electrode may be named as reversed.

상기 게이트전극(702)은 제1게이트전극패턴(702a)과 제2게이트전극패턴(702b)의 이중 금속패턴들 또는 복수의 금속패턴들로 구성될 수 있다. 또한, 금속패턴들은 도전성 금속패턴과 투명 도전물질패턴이 혼합된 구조로 형성될 수 있다.The gate electrode 702 may be formed of a double metal pattern or a plurality of metal patterns of the first gate electrode pattern 702a and the second gate electrode pattern 702b. The metal patterns may be formed of a mixture of the conductive metal pattern and the transparent conductive material pattern.

또한, 상기 게이트 절연층(710) 상에는 데이터라인(714)이 배치되는데, 데이터라인(714)은 제1데이터라인패턴(714a)과 제2데이터라인패턴(714b)의 이중 패턴들로 형성될 수 있다. 제1데이터라인패턴(714a)은 복수의 금속패턴들로 구성될 수 있다. 또한, 금속패턴들은 도전성 금속패턴과 투명 도전물질패턴이 혼합된 구조로 형성될 수 있다.A data line 714 is disposed on the gate insulating layer 710. The data line 714 may be formed of a double pattern of a first data line pattern 714a and a second data line pattern 714b. have. The first data line pattern 714a may be formed of a plurality of metal patterns. The metal patterns may be formed of a mixture of the conductive metal pattern and the transparent conductive material pattern.

제2데이터라인패턴(714b)은 본 발명에서는 소스전극(724)과 드레인전극(726) 및 활성화층(712)을 하나의 마스크 공정으로 형성하기 때문에 활성화층과 동일한 재질의 패턴일 수 있다.The second data line pattern 714b may be a pattern of the same material as the active layer because the source electrode 724, the drain electrode 726 and the activation layer 712 are formed by one mask process in the present invention.

상기 박막 트랜지스터와 데이터라인(714) 상에는 제1보호층(720)과 평탄화층(730)이 배치되어 있고, 박막 트랜지스터의 소스전극(724) 영역에는 제1콘택홀(C1)이 형성되어 있다. 상기 평탄화층(730)은 유기막 재질로 구성된 오버코트층(Overcoat)일 수 있다.A first passivation layer 720 and a planarization layer 730 are disposed on the thin film transistor and the data line 714. A first contact hole C1 is formed in the source electrode 724 region of the thin film transistor. The planarization layer 730 may be an overcoat layer composed of an organic film material.

또한, 상기 평탄화층(730) 상에는 제1전극(740a)과 제2전극(770a)이 제2보호층(760)을 사이에 두고 서로 중첩 배치되어 있다. 상기 제1콘택홀(C1) 영역에는 제2전극(770a)과 동일 물질로 형성되고, 제1전극(740a)과 소스전극(724)을 서로 전기적으로 연결하는 연결패턴(770c)이 배치되어 있다.The first electrode 740a and the second electrode 770a are disposed on the planarization layer 730 in a superposing manner with a second protective layer 760 interposed therebetween. A connection pattern 770c formed of the same material as the second electrode 770a and electrically connecting the first electrode 740a and the source electrode 724 is disposed in the first contact hole C1 region .

또한, 상기 데이터라인(714)과 중첩되는 평탄화층(730) 상에는 터치센싱라인(750)이 배치되어 있다. 상기 터치센싱라인(750)과 평탄화층(730) 사이에는 제1터치연결패턴(740b)이 배치되고, 상기 터치센싱라인(750) 상에는 제2터치연결패턴(770b)이 배치되어 있다.A touch sensing line 750 is disposed on the planarization layer 730 overlapping the data line 714. A first touch connection pattern 740b is disposed between the touch sensing line 750 and the planarization layer 730 and a second touch connection pattern 770b is disposed on the touch sensing line 750.

상기 터치센싱라인(750)은 제2터치연결패턴(770b)과 접촉하여 터치 구동 신호를 제2전극(770a)으로 전달한다. 제2전극(770a)은 디스플레이 모드시 공통 전극 또는 터치 모드시 터치 전극으로 기능하는 전극이다.The touch sensing line 750 contacts the second touch connection pattern 770b and transmits a touch driving signal to the second electrode 770a. The second electrode 770a is a common electrode in a display mode or an electrode functioning as a touch electrode in a touch mode.

아울러, 데이터 패드 영역에는 게이트 절연층(710) 상에 데이터패드(716)가 배치되어 있고, 데이터패드(716)는 제1데이터패드패턴(716a)과 제2데이터패드패턴(716b)의 이중 패턴들로 형성될 수 있다.A data pad 716 is disposed on the gate insulating layer 710 in the data pad region and a data pad 716 is formed in a double pattern of the first data pad pattern 716a and the second data pad pattern 716b. As shown in FIG.

상기 제1데이터패드패턴(716a)은 복수의 금속패턴들로 구성될 수 있다. 또한, 금속패턴들은 도전성 금속패턴과 투명 도전물질패턴이 혼합된 구조로 형성될 수 있다.The first data pad pattern 716a may be formed of a plurality of metal patterns. The metal patterns may be formed of a mixture of the conductive metal pattern and the transparent conductive material pattern.

제2데이터패드패턴(716b)은 본 발명에서는 소스전극(724)과 드레인전극(726) 및 활성화층(712)을 하나의 마스크 공정으로 형성하기 때문에 활성화층과 동일 재질의 패턴일 수 있다.The second data pad pattern 716b may be a pattern of the same material as the active layer since the source electrode 724, the drain electrode 726 and the activation layer 712 are formed by a single mask process in the present invention.

상기 데이터패드(716)는 제1 및 제2 보호층들(720, 760)이 제거되어 형성된 제2콘택홀(C2)을 통하여 데이터패드 콘택전극(770d)과 전기적으로 연결된다.The data pad 716 is electrically connected to the data pad contact electrode 770d through the second contact hole C2 formed by removing the first and second protective layers 720 and 760. [

또한, 게이트패드 영역에는 기판(700) 상에 게이트패드(704)가 배치되어 있고, 게이트패드(704)는 제1게이트패드패턴(704a)과 제2게이트패드패턴(704b)의 이중 금속패턴들 또는 복수의 금속패턴들로 구성될 수 있다. 또한, 금속패턴들은 도전성 금속패턴과 투명 도전물질패턴이 혼합된 구조로 형성될 수 있다.A gate pad 704 is disposed on the substrate 700 in the gate pad region and a gate pad 704 is formed on the first gate pad pattern 704a and the second gate pattern 704b, Or a plurality of metal patterns. The metal patterns may be formed of a mixture of the conductive metal pattern and the transparent conductive material pattern.

상기 게이트패드(704)는 게이트 절연층(710), 제1 보호층(720) 및 제2 보호층들(760)이 제거되어 형성된 제3콘택홀(C3)을 통하여 게이트패드 콘택전극(770e)과 전기적으로 연결되어 있다.The gate pad 704 is electrically connected to the gate pad contact electrode 770e through the third contact hole C3 formed by removing the gate insulating layer 710, the first passivation layer 720 and the second passivation layers 760, As shown in FIG.

본 발명의 터치스크린 내장형 표시장치는 NxP개의 박막 트랜지스터와, 이들 박막 트랜지스터의 소스전극 또는 드레인전극과 이격하여 연결되는 NxP개의 제1전극(740a, 일 실시예로 화소전극), 그리고 제1전극과 대향하며 다수의 화소 전체, 즉 N개의 서브픽셀 전체에 동일한 신호를 제공하는 P개의 제2전극(770a, 일 실시예로 공통전극)의 구성을 기본으로 한다.The display device with a built-in touch screen of the present invention includes NxP thin film transistors, NxP first electrodes 740a (in one embodiment, pixel electrodes) connected to the source electrodes or the drain electrodes of the thin film transistors, And a P second electrode 770a (in one embodiment, a common electrode) that opposes and provides the same signal to all the plurality of pixels, that is, the N subpixels as a whole.

특히, 본 발명에서는 복수의 제2전극(770a)에서는 터치 구동 신호가 전달될 수 있다. 도 1의 터치 회로(150)는 표시패널(110)의 구동모드가 터치 모드인 경우, 복수의 제2전극(770a)의 전체 또는 일부로 터치 구동 신호를 인가한다. 그리고 데이터 드라이버(120)는 구동모드가 디스플레이 모드인 경우, 복수의 데이터라인(DL)으로 데이터 전압을 공급하며, 게이트 드라이버(130)는 구동모드가 디스플레이 모드인 경우, 복수의 게이트라인(GL)으로 스캔 신호를 순차적으로 공급하여 디스플레이 모드와 터치 모드로 동작할 수 있다.In particular, in the present invention, a plurality of second electrodes 770a may transmit a touch driving signal. The touch circuit 150 of FIG. 1 applies a touch driving signal to all or a part of the plurality of second electrodes 770a when the driving mode of the display panel 110 is the touch mode. The data driver 120 supplies a data voltage to the plurality of data lines DL when the driving mode is a display mode and the gate driver 130 supplies data voltages to the plurality of gate lines GL when the driving mode is the display mode. The scan signal can be sequentially supplied to the display mode and the touch mode.

또한, 본 발명의 터치스크린 내장형 표시장치는, 제1콘택홀(C1)을 박막 트랜지스터의 게이트전극(702)과 중첩되도록 함으로써 제1콘택홀(C1)의 깊이를 줄여 내부 체적을 줄이도록 하였다.In addition, in the display device with a built-in touch screen of the present invention, the first contact hole C1 is overlapped with the gate electrode 702 of the thin film transistor so that the depth of the first contact hole C1 is reduced to reduce the internal volume.

도 8에 도시된 바와 같이, 제1콘택홀(C1)은 게이트전극(702)과 중첩되어 있어, 게이트 절연층(710)에서 단차가 형성되지 않은 위치에 형성된 것을 볼 수 있다.8, the first contact hole C1 overlaps with the gate electrode 702 and is formed at a position where no step is formed in the gate insulating layer 710. [

또한, 본 발명에서 소스전극(724)과 드레인전극(726) 및 활성화층(712)을 하나의 마스크 공정으로 형성할 경우, 상기 제1콘택홀(C1) 하측에 위치하는 소스전극(724) 하측에 활성화층(712)이 존재하여 제1콘택홀(C1)의 체적을 더욱 줄일 수 있다. In the present invention, when the source electrode 724, the drain electrode 726 and the activation layer 712 are formed by a single mask process, the lower side of the source electrode 724 located below the first contact hole Cl The activation layer 712 is present in the first contact hole C1 to further reduce the volume of the first contact hole C1.

따라서, 본 발명에 따른 터치스크린 내장형 표시장치는, 박막 트랜지스터의 소스전극 또는 드레인전극을 노출하기 위해 형성하는 콘택홀이 박막 트랜지스터의 게이트전극과 중첩되도록 함으로써, 콘택홀의 체적 줄여 배양액 손실에 따른 얼룩 불량을 방지한 효과가 있다.Therefore, in the touch screen built-in display device according to the present invention, the contact hole formed to expose the source electrode or the drain electrode of the thin film transistor is overlapped with the gate electrode of the thin film transistor, thereby reducing the volume of the contact hole, .

도 9a 내지 도 13b는 본 발명에 따른 터치스크린 내장형 표시장치의 제조 공정을 도시한 평면도와 단면도이다.9A to 13B are a plan view and a cross-sectional view illustrating a manufacturing process of the touch screen built-in display device according to the present invention.

먼저, 도 9a 및 도 9b를 참조하면, 복수의 서브픽셀들이 형성되는 서브픽셀 영역과 서브픽셀 영역의 최외곽 둘레를 따라 형성되는 비표시영역(게이트패드영역 및 데이터패드영역)이 구획된 기판(700) 상에 게이트 금속막을 형성한 다음, 제1마스크공정에 따라 서브픽셀영역에 게이트전극(702)을 형성하고, 동시에 게이트패드 영역에 게이트패드(704)를 형성한다. 상기 게이트전극(702)과 게이트패드(704)는 게이트라인(702c)과 일체로 형성되고 게이트패드(704)는 게이트라인(702c)의 가장자리 끝단에 위치한다.9A and 9B, a sub-pixel region in which a plurality of sub-pixels are formed and a non-display region (a gate pad region and a data pad region) formed along the outermost periphery of the sub- 700, a gate electrode 702 is formed in the sub-pixel region according to the first mask process, and a gate pad 704 is formed in the gate pad region at the same time. The gate electrode 702 and the gate pad 704 are formed integrally with the gate line 702c and the gate pad 704 is located at the edge of the gate line 702c.

특히, 본 발명에서는 이후 박막 트랜지스터의 소스전극 또는 드레인전극의 일부를 노출하기 위해 형성하는 제1콘택홀(C1)의 높이를 줄이기 위해 제1콘택홀(C1)이 형성될 영역을 포함할 수 있도록 게이트전극(702)의 폭을 확장 형성한다.Particularly, in the present invention, in order to reduce the height of the first contact hole C1 formed to expose a part of the source electrode or the drain electrode of the thin film transistor, the first contact hole C1 may be formed Thereby enlarging the width of the gate electrode 702.

상기 게이트 금속막은 적어도 두 개 이상의 금속층이 적층되어 형성될 수 있고, 금속층과 투명성 도전물질층이 적층된 구조로 형성될 수 있다. 따라서 금속층은 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용할 수 있으나 이에 한정되지 않는다. 그리고 투명성 도전물질층은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 CNT(Carbon Nano Tube)를 포함한 그룹 중에서 선택된 어느 하나를 사용할 수 있으나 이에 한정되지 않는다. 상기 게이트 금속막은 이중 금속층의 형태로 구성되는 것에 한정되지 않으므로, 단일 금속층 형태로 구성될 수 있다.The gate metal layer may be formed by stacking at least two metal layers, or may be formed by stacking a metal layer and a transparent conductive material layer. Accordingly, the metal layer may be formed of a metal such as aluminum (Al), tungsten (W), copper (Cu), molybdenum (Mo), chromium (Cr), titanium (Ti), molybdenum tungsten (MoW), moly titanium (MoTi) Cu / MoTi). However, the present invention is not limited thereto. The transparent conductive material layer may be formed of any one selected from the group consisting of indium tin oxide (ITO), indium zinc oxide (IZO), and carbon nanotubes (CNT). Since the gate metal film is not limited to being formed in the form of a double metal layer, it may be formed in the form of a single metal layer.

따라서, 상기 게이트전극(702)은 제1게이트전극패턴(702a)과 제2게이트전극패턴(702b)으로 구성될 수 있고, 게이트패드(704) 역시 제1게이트패드패턴(704a)과 제2게이트패드패턴(704b)으로 구성될 수 있다.The gate electrode 702 may include a first gate electrode pattern 702a and a second gate electrode pattern 702b and the gate pad 704 may also include a first gate pad pattern 704a and a second gate electrode pattern 702b. And a pad pattern 704b.

상기와 같이, 게이트전극(702) 등이 기판(700) 상에 형성되면, 도 10a 및 도 10b에 도시된 바와 같이, 기판(700)의 전면에 게이트 절연층(710)을 형성한 다음, 계속해서 반도체층 및 소스/드레인 금속막을 연속하여 형성한다.When the gate electrode 702 or the like is formed on the substrate 700 as described above, a gate insulating layer 710 is formed on the entire surface of the substrate 700, as shown in FIGS. 10A and 10B, So that the semiconductor layer and the source / drain metal film are continuously formed.

상기 반도체층은 예를 들어 비정질 실리콘과 같은 반도체 물질, LTPS, HTPS 등과 같은 폴리 실리콘 등으로 형성될 수 있다. 또한 반도체층은 징크 옥사이드(Zinc Oxide, ZO), 인듐-갈륨-징크-옥사이드(Indium Galiumzinc Oxide, IGZO), 징크-인듐 옥사이드(Zinc Indium Oxide, ZIO), 갈륨이 도핑된 징크 옥사이드(Ga doped ZnO, ZGO)와 같은 산화물 반도체 물질을 사용하여 형성될 수 있다. The semiconductor layer may be formed of, for example, a semiconductor material such as amorphous silicon, polysilicon such as LTPS, HTPS, or the like. In addition, the semiconductor layer may include at least one selected from the group consisting of Zinc Oxide (ZO), Indium Gallium Zinc Oxide (IGZO), Zinc Indium Oxide (ZIO), Ga doped ZnO , ZGO). ≪ / RTI >

그런 다음, 회절 마스크 또는 하프톤 마스크를 이용한 제2마스크공정에 따라 상기 게이트전극(702)과 대응되는 게이트 절연층(710) 상에 활성화층(712), 소스전극(724) 및 드레인전극(726)을 형성한다. 박막 트랜지스터는 상기 게이트전극(702), 게이트 절연층(710), 활성화층(712), 소스전극(724) 및 드레인전극(726)들로 이루어진다.Then, an activation layer 712, a source electrode 724 and a drain electrode 726 are formed on the gate insulating layer 710 corresponding to the gate electrode 702 according to a second mask process using a diffraction mask or a halftone mask. ). The thin film transistor includes the gate electrode 702, the gate insulating layer 710, the activation layer 712, the source electrode 724, and the drain electrode 726.

또한, 이와 동시에 데이터라인(714)과 데이터패드 영역에 데이터패드(716)가 형성된다.At the same time, a data pad 716 is formed in the data line 714 and the data pad region.

본 발명에서는 제1콘택홀(C1)의 체적을 줄이기 위해 게이트전극(702)의 폭을 확장 형성하여, 상기 소스전극(724) 및 드레인전극(726) 및 활성화층(712)이 게이트전극(702)과 대응되는 게이트 절연층(710) 상에 위치한다. 특히, 제1콘택홀(C1)에 의해 노출될 소스전극(724)은 게이트전극(702)과 중첩되고, 소스전극(724)의 하측에는 활성화층(712)이 배치되어 있어, 형성 위치가 게이트전극(702)과 활성화층(712)의 두께만큼 높은 위치에 형성된다.The width of the gate electrode 702 is extended to reduce the volume of the first contact hole C1 so that the source electrode 724 and the drain electrode 726 and the activation layer 712 are electrically connected to the gate electrode 702 On the gate insulating layer 710 corresponding to the gate insulating layer 710. In particular, the source electrode 724 to be exposed by the first contact hole C1 overlaps with the gate electrode 702, and the activation layer 712 is disposed below the source electrode 724, Is formed at a position as high as the thickness of the electrode (702) and the activation layer (712).

이와 같이, 소스전극(724)의 형성 위치가 높아지면, 상기 소스전극(724)을 노출하기 위해 형성하는 제1콘택홀(C1)의 높이가 줄어들어, 제1콘택홀(C1)의 내부 체적을 줄일 수 있다. 이와 관련해서는 도 14a에서 상세히 설명한다.When the source electrode 724 is formed at a higher position, the height of the first contact hole C1 formed to expose the source electrode 724 is reduced, so that the internal volume of the first contact hole C1 Can be reduced. This will be described in detail in Fig. 14A.

그런 다음, 도 11a 및 도 11b에 도시된 바와 같이, 기판(700)의 전면에 제1보호층(720), 평탄화층(730), 제1금속층 및 제2금속층을 연속하여 형성한 다음, 제1콘택홀(C1), 제1터치연결패턴(740b), 제1전극(740a) 및 터치센싱라인(750)을 형성한다..11A and 11B, a first protective layer 720, a planarization layer 730, a first metal layer and a second metal layer are successively formed on the entire surface of the substrate 700, 1 contact hole C1, a first touch connection pattern 740b, a first electrode 740a, and a touch sensing line 750 are formed.

상기 제1보호층(720)은 무기물, 예를 들어 SiO2, SiNx, 또는 유기물, 예를 들어 포토 아크릴 등으로 형성될 수 있으나 본 발명이 이에 한정되는 것은 아니다.The first passivation layer 720 may be formed of an inorganic material such as SiO2, SiNx, or an organic material such as photo-acryl, but the present invention is not limited thereto.

또한, 상기 평탄화층(730)은 유기물질로 된 오버코트(overcoat)층으로 형성될 수 있다.In addition, the planarization layer 730 may be formed of an overcoat layer made of an organic material.

이때, 게이트패드 영역과 데이터패드 영역에는 제1보호층(720)만 남기고 평탄화층(730), 제1금속층 및 제2금속층은 모두 제거한다.At this time, only the first passivation layer 720 is left in the gate pad region and the data pad region, and the planarization layer 730, the first metal layer, and the second metal layer are all removed.

상기와 같이, 평탄화층(730) 상에 제1전극(740a)과 터치센싱라인(750)이 형성되면, 도 12a 및 도 12b에 도시한 바와 같이, 기판(700)의 전면에 제2보호층(760)을 형성한다.When the first electrode 740a and the touch sensing line 750 are formed on the planarization layer 730 as described above, as shown in FIGS. 12A and 12B, (760).

그런 다음, 마스크공정에 따라 데이터패드(716) 일부를 노출하는 제2콘택홀(C2), 게이트패드(704) 일부를 노출하는 제3콘택홀(C3) 및 터치센싱라인(750) 일부를 노출하는 제4콘택홀(C4)을 형성한다.Then, a second contact hole C2 exposing a part of the data pad 716, a third contact hole C3 exposing a part of the gate pad 704, and a part of the touch sensing line 750 are exposed The fourth contact hole C4 is formed.

또한, 제1콘택홀(C1) 내측에 형성된 제2보호층(760)이 제거되면서, 소스전극(724)가 외부로 노출된다. 따라서, 제1콘택홀(C1), 소스전극(724), 활성화층(712), 게이트 절연층(710) 및 게이트전극(702)은 수직 방향으로 서로 중첩되어 있어, 제1콘택홀(C1)의 높이는 줄어 들고, 이로 인하여 내부 체적도 줄어든다.Further, the second protective layer 760 formed inside the first contact hole C1 is removed, and the source electrode 724 is exposed to the outside. Therefore, the first contact hole C1, the source electrode 724, the activation layer 712, the gate insulating layer 710 and the gate electrode 702 are overlapped with each other in the vertical direction, and the first contact hole C1, The inner volume is also reduced.

상기와 같이, 제2 내지 제 4 콘택홀들(C2, C3, C4)이 형성되면, 도 13a 및 도 13b에 도시한 바와 같이, 투명성 도전물질을 기판(700) 전면에 형성한 다음, 제5마스크공정에 따라 제1전극(740a)과 중첩되는 제2전극(770a)을 제2보호층(760) 상에 형성한다. 또한, 제1전극(740a)의 노출부와 소스전극(724)을 전기적으로 연결하기 위한 연결패턴(770c)을 형성한다.When the second through fourth contact holes C2, C3, and C4 are formed as described above, a transparent conductive material is formed on the entire surface of the substrate 700, as shown in FIGS. 13A and 13B, A second electrode 770a overlapped with the first electrode 740a is formed on the second passivation layer 760 according to a mask process. In addition, a connection pattern 770c for electrically connecting the exposed portion of the first electrode 740a and the source electrode 724 is formed.

또한, 제4콘택홀(C4)의 노출된 터치센싱라인(750)과 전기적 접속을 위한 제2터치연결패턴(770b)과 제2콘택홀(C2)의 노출된 데이터패드(716)와 전기적 접속을 위한 데이터패드 콘택전극(770d)과 제3콘택홀(C3)의 노출된 게이트패드(704)와 전기적 접속을 위한 게이트패드 콘택전극(770e)을 동시에 형성한다.The second touch connection pattern 770b for electrical connection with the exposed touch sensing line 750 of the fourth contact hole C4 and the exposed data pad 716 of the second contact hole C2 are electrically connected And a gate pad contact electrode 770e for electrical connection with the exposed gate pad 704 of the third contact hole C3.

이로 인하여, 본 발명에 따른 터치스크린 내장형 표시장치의 하부기판이 완성된다.Accordingly, the lower substrate of the display device with a built-in touch screen according to the present invention is completed.

도 14a는 본 발명에 따른 터치스크린 내장형 표시장치의 서브픽셀에 형성된 제1 콘택홀의 체적이 감소한 모습을 도시한 도면이고, 도 14b는 본 발명에 다른 터치스크린 내장형 표시장치의 제1 콘택홀 체적 감소로 배향액 손실이 방지된 모습을 도시한 도면이다.FIG. 14A is a view showing a reduced volume of a first contact hole formed in a subpixel of a touch screen built-in display device according to the present invention, FIG. 14B is a diagram illustrating a first contact hole volume reduction In which alignment liquid loss is prevented.

도 14a의 (a) 비교예를 참조하면, 기판(S) 상에 게이트전극(GE), 게이트 절연층(GL), 활성화층(AL), 소스전극(S) 및 드레인전극(D)로 구성된 박막 트랜지스터가 배치되어 있다.14A, a gate insulating layer GL, an activation layer AL, a source electrode S, and a drain electrode D are formed on a substrate S, A thin film transistor is disposed.

상기 박막 트랜지스터 상에는 제1 및 제2 보호층들(PL1, PL2)이 형성되어 있고, 상기 제2 보호층(PL2)은 유기물질로 형성된 평탄화층이다.The first and second protective layers PL1 and PL2 are formed on the thin film transistor, and the second protective layer PL2 is a planarization layer formed of an organic material.

상기 제2 보호층(PL2) 상에는 화소전극(PE)이 형성되어 있고, 화소전극(PE) 상에는 제3 보호층(PL3)이 형성되어 있다. 상기 화소전극(PE)은 제1 콘택홀(C1)에 형성된 연결전극(CE)에 의해 소스전극(S)과 전기적으로 연결된다.A pixel electrode PE is formed on the second passivation layer PL2 and a third passivation layer PL3 is formed on the pixel electrode PE. The pixel electrode PE is electrically connected to the source electrode S by a connection electrode CE formed in the first contact hole C1.

특히, 상기 소스전극(S)은 게이트전극(GE)에 의해 게이트 절연층(GL)의 단차 영역에 형성되어, 소스전극(S) 상부에 형성되는 제1 콘택홀(C1)의 깊이는 H1으로 깊어진다.In particular, the source electrode S is formed in the stepped region of the gate insulating layer GL by the gate electrode GE, and the depth of the first contact hole C1 formed on the source electrode S is H1 It deepens.

하지만, 도 14a의 (b) 본 발명의 실시예에서는 도 8에 도시된 바와 같이, 박막 트랜지스터의 소스전극(724)은 확장 형성된 게이트전극(702)과 중첩되도록 형성되기 때문에 상기 소스전극(724)을 노출하기 위해 형성된 제1 콘택홀(C1)은 수직 방향으로 소스전극(724), 활성화층(712), 게이트 절연층(710) 및 게이트전극(702)과 중첩된다. 따라서, (a)의 비교예보다 제1 콘택홀(C1)의 깊이는 H2로 줄어들고, 이로 인하여 제1 콘택홀(C1)의 내부 체적도 줄어든다.8A and 8B, since the source electrode 724 of the thin film transistor is formed to overlap the extended gate electrode 702, the source electrode 724 is formed to overlap with the extended gate electrode 702, The active layer 712, the gate insulating layer 710, and the gate electrode 702 in the vertical direction in the vertical direction. Therefore, the depth of the first contact hole C1 is reduced to H2, and the internal volume of the first contact hole C1 is also reduced, as compared with the comparative example (a).

상기 제1 콘택홀(C1)의 체적이 줄어드는 정도는 콘택홀(C1)의 직경과 게이트전극(702)의 두께에 따라 달라지만, 평탄화층(730)의 두께가 16,000~30,000[Å]일 경우, 아래 표 1과 같이 제1 콘택홀(C1)의 체적은 줄어드는 것을 볼 수 있다. 평탄화층(730)의 두께가 두꺼운 이유는 박막 트랜지스터와 공통전극 또는 화소전극 사이의 기생 커패시턴스를 줄이기 위함이다. 하지만, 이로 인하여, 콘택홀의 크기가 커져 배향막 불량이 발생되는데, 본 발명에서는 기생 커패시턴스를 줄이면서, 아울러 배향막 형성 불량 방지할 수 있도록 하였다.The degree of reduction of the volume of the first contact hole C1 depends on the diameter of the contact hole C1 and the thickness of the gate electrode 702. When the thickness of the planarization layer 730 is 16,000 to 30,000 [ , It can be seen that the volume of the first contact hole C1 is reduced as shown in Table 1 below. The reason why the thickness of the planarization layer 730 is thick is to reduce the parasitic capacitance between the thin film transistor and the common electrode or the pixel electrode. However, due to the increase in the size of the contact hole, defective alignment films are generated. In the present invention, defective orientation film formation can be prevented while reducing parasitic capacitance.

(a) 비교예(a) Comparative Example (b) 본 발명의 실시예(b) Embodiment of the present invention 효과effect 얼룩 정도About spots ~2.5[Lv]~ 2.5 [Lv] ~0.5[Lv]~ 0.5 [Lv] 80% 감소80% reduction 제1콘택홀 체적The first contact hole volume 272.5[μ㎥]272.5 [占 퐉] 228.5[μ㎥]228.5 [占 퐉] 16% 감소16% reduction

도 14b를 참조하면, 각 서브픽셀(SP)의 박막 트랜지스터에 형성되는 콘택홀을 제1 콘택홀(C1)이라고 하면, 본 발명의 실시예에서는 도 14a의 (b)와 같은 구조 변경에 의해 제1 콘택홀(C1)의 깊이가 도 6b의 콘택홀(점선) H2에서 H1으로 줄어든다.14B, if the contact holes formed in the thin film transistors of the respective subpixels SP are referred to as first contact holes C1, in the embodiment of the present invention, by the structure change as shown in FIG. 14A, The depth of one contact hole C1 is reduced from the contact hole H2 (dotted line) in Fig. 6B to H1.

따라서, 배향막 형성 공정시 배향액이 제1 콘택홀(C1) 내측으로 손실되어, 평탄화층(730) 상부에 배향액이 도포되지 않는 영역이 제거된다.Therefore, the alignment liquid is lost to the inside of the first contact hole C1 during the alignment film formation step, and the region where the alignment liquid is not applied is removed on the planarization layer 730.

이와 같이, 본 발명에서는 두께가 두꺼운 평탄화층을 적용함으로써, 박막 트랜지스터와 공통전극 또는 화소전극 사이에서 발생되는 기생 커패시턴스를 줄일 수 있는 효과가 있다.As described above, the present invention has the effect of reducing the parasitic capacitance generated between the thin film transistor and the common electrode or the pixel electrode by applying the planarization layer having a large thickness.

또한, 본 발명에 따른 터치스크린 내장형 표시장치는, 박막 트랜지스터의 소스전극 또는 드레인전극을 노출하기 위해 형성하는 콘택홀이 박막 트랜지스터의 게이트전극과 중첩되도록 함으로써, 콘택홀의 체적 줄여 배양액 손실에 따른 얼룩 불량을 방지한 효과가 있다.In addition, since the contact hole formed to expose the source electrode or the drain electrode of the thin film transistor is overlapped with the gate electrode of the thin film transistor, the volume of the contact hole is decreased, and the stain defect .

이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the inventions. , Separation, substitution, and alteration of the invention will be apparent to those skilled in the art. Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of equivalents should be construed as falling within the scope of the present invention.

100: 터치스크린 내장형 표시장치
110: 표시패널
120: 데이터 드라이버
130: 게이트 드라이버
140: 컨트롤러
150: 터치 회로
160: 스위치 회로100: Display with built-in touch screen
110: Display panel
120: Data driver
130: gate driver
140: controller
150: touch circuit
160: Switch circuit

Claims (7)

기판 상에 제1방향으로 배치된 복수개의 게이트 라인;
상기 기판 상에 제2방향으로 배치된 복수개의 데이터 라인;
상기 게이트 라인과 상기 데이터 라인이 교차되어 정의된 각 서브픽셀에 배치된 박막 트랜지스터;
상기 박막 트랜지스터와 평탄화층을 사이에 두고 이격 배치된 제1전극;
상기 제1전극과 보호층을 사이에 두고 중첩 배치된 제2전극; 및
상기 박막 트랜지스터의 소스전극 또는 드레인전극을 노출시키기 위해 상기 평탄화층 일부가 제거된 콘택홀을 구비하고, 상기 박막 트랜지스터의 게이트전극은 상기 소스전극 또는 드레인전극 및 상기 콘택홀과 중첩되는 표시장치.A plurality of gate lines arranged in a first direction on a substrate;
A plurality of data lines arranged in a second direction on the substrate;
A thin film transistor arranged in each sub-pixel defined by intersecting the gate line and the data line;
A first electrode spaced apart from the thin film transistor by a planarization layer;
A second electrode overlapping the first electrode and the protective layer; And
Wherein the gate electrode of the thin film transistor is overlapped with the source electrode or the drain electrode and the contact hole, the contact hole having a part of the planarization layer removed to expose a source electrode or a drain electrode of the thin film transistor. 제1항에 있어서,
상기 평탄화층 상에 상기 제1전극과 이격 배치되고 상기 제2전극과 연결되는 터치센싱라인을 더 포함하는 표시장치.The method according to claim 1,
And a touch sensing line spaced apart from the first electrode and connected to the second electrode on the planarization layer. 제2항에 있어서,
상기 터치센싱라인과 평탄화층 사이에는 제1터치연결패턴이 배치되고,
상기 터치센싱라인 상에는 제2터치연결패턴이 배치된 표시장치.3. The method of claim 2,
A first touch connection pattern is disposed between the touch sensing line and the planarization layer,
And a second touch connection pattern is disposed on the touch sensing line. 제1항에 있어서,
상기 콘택홀의 내측에는 상기 제1전극과 직접 콘택되어 소스전극 또는 드레인전극을 전기적으로 연결하기 위한 연결패턴을 더 포함하는 표시장치.The method according to claim 1,
And a connection pattern directly contacting the first electrode to electrically connect the source electrode or the drain electrode to the inside of the contact hole. 제1항에 있어서,
상기 콘택홀은 상기 게이트전극 영역 내에 위치하는 표시장치.The method according to claim 1,
And the contact hole is located within the gate electrode region. 제1항에 있어서,
상기 콘택홀은 수직 방향으로 상기 박막 트랜지스터의 게이트전극, 게이트 절연층, 활성화층 및 소스전극 또는 드레인전극과 중첩 배치되는 표시장치.The method according to claim 1,
Wherein the contact hole is disposed in a superposed relationship with a gate electrode, a gate insulating layer, an activation layer, and a source electrode or a drain electrode of the thin film transistor in a vertical direction. 제1항에 있어서,
상기 평탄화층의 두께는 16,000~30,000[Å]인 표시장치.The method according to claim 1,
Wherein the planarization layer has a thickness of 16,000 to 30,000 [A].
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