KR20170064902A - Circuit of fuse address - Google Patents

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Abstract

본 발명에 따른 퓨즈 어드레스 회로는 복수의 단위 퓨즈들(Fuses), 인접한 단위 퓨즈들 사이에 배치되는 논리 연산자, 및 제1 방향으로 연장되어 단위 퓨즈 각각과 논리 연산자를 연결하는 복수의 제1 연결배선들을 각각 포함하는 세 개 이상의 입력회로들, 및 복수 개의 입력회로들의 사이에 배치되며 퓨즈 출력신호를 제공하는 출력 연산자를 포함한다. 복수 개의 입력회로들에 구비되는 제1 연결배선들은 상기 제1 방향과 실질적으로 수직인 제2 방향으로 동일한 높이에 형성된다. A fuse address circuit according to the present invention includes a plurality of unit fuses (Fuses), a logical operator disposed between adjacent unit fuses, and a plurality of first connection wirings And an output operator disposed between the plurality of input circuits and providing a fuse output signal. The first connection wirings included in the plurality of input circuits are formed at the same height in the second direction substantially perpendicular to the first direction.

Figure P1020150170933
Figure P1020150170933

Description

퓨즈 어드레스 회로 {Circuit of fuse address}Circuit of fuse address < RTI ID = 0.0 >

본 발명의 다양한 실시 예들은 퓨즈 어드레스 회로와 관련된다. Various embodiments of the invention relate to a fuse address circuit.

메모리 장치에는 복수의 메모리 셀들이 구비될 수 있다. 복수의 메모리 셀은 제조 공정 상의 PVT 변이에 의하여 정상적으로 동작하지 않을 가능성이 있다. 따라서 복수의 메모리 셀과 함께 복수의 메모리 셀이 정상적으로 동작하지 않을 경우를 대비하여 이를 대체(리페어)할 리던던트(redundant) 메모리 셀들을 구비할 수 있다. The memory device may be provided with a plurality of memory cells. There is a possibility that a plurality of memory cells will not normally operate due to PVT variations in the manufacturing process. Therefore, redundant memory cells may be provided for repairing a plurality of memory cells in the event that a plurality of memory cells do not operate normally.

특정한 위치의 메모리 셀에 접근하도록 하는 어드레스가 입력되는 경우, 대체되는 리던던트 메모리 셀로 접근하도록 어드레스를 변경함에 따라서 리페어가 수행된다. When an address for accessing a memory cell at a specific position is input, the repair is performed by changing the address so as to approach the redundant memory cell to be replaced.

전자 장치의 집적도가 높아짐에 따라서 복수의 메모리 셀들과 이를 대체하기 위한 리던던트 메모리 셀의 집적도도 높아진다. 또한 리페어를 수행하기 위하여 퓨즈 어드레스를 출력하기 위한 퓨즈 어드레스 회로의 집적도도 높아져야 한다.As the degree of integration of electronic devices increases, the degree of integration of a plurality of memory cells and redundant memory cells to replace them is also increased. In addition, the degree of integration of the fuse address circuit for outputting the fuse address in order to perform the repair must also be increased.

본 발명의 다양한 실시 예들에 따른 퓨즈 어드레스 회로는 기존의 배치 특성을 개선하여 퓨즈 어드레스 회로를 위하여 요구되는 레이아웃 면적을 최소화하도록 한다.Fuse address circuits in accordance with various embodiments of the present invention improve existing placement characteristics to minimize the required layout area for the fuse address circuit.

본 발명의 일 실시 예에 따른 퓨즈 어드레스 회로는 복수의 단위 퓨즈 들(Fuses), 상기 인접한 단위 퓨즈들 사이에 배치되는 논리 연산자, 및 제1 방향으로 연장되어 상기 단위 퓨즈 각각과 상기 논리 연산자를 연결하는 복수의 제1 연결배선들을 각각 포함하는 세 개 이상의 입력회로들, 및 상기 복수 개의 입력회로들의 사이에 배치되며 퓨즈 출력신호를 제공하는 출력 연산자를 포함한다. 상기 복수 개의 입력회로들에 구비되는 제1 연결배선들은 상기 제1 방향과 실질적으로 수직인 제2 방향으로 동일한 높이에 형성된다.A fuse address circuit according to an embodiment of the present invention includes a plurality of unit fuses (Fuses), a logic operator disposed between the adjacent unit fuses, and a plurality of unit fuses And an output operator disposed between the plurality of input circuits and providing an output signal of the fuse. The first connection wirings included in the plurality of input circuits are formed at the same height in a second direction substantially perpendicular to the first direction.

본 문서에 개시되는 다양한 실시 예들에 따르면, 퓨즈 어드레스 회로는 로우 퓨즈 셋(fuse set)의 레이아웃을 개선하여 회로를 가로지르는 메탈 배선의 개수를 절약할 수 있기 때문에 레이아웃의 수직 높이를 최소화할 수 있다. According to the various embodiments disclosed herein, the fuse address circuit can reduce the vertical height of the layout because it can improve the layout of the fuse set and save the number of metal interconnects across the circuit .

더욱이 본 문서에서 개시되는 다양한 실시 예들에 따르면, 퓨즈 어드레스 회로는 수직 높이가 줄어드는 경우에도 보틀 넥(bottle neck)을 줄일 수 있어 동작 신뢰성을 향상시킬 수 있다.Moreover, according to various embodiments disclosed herein, the fuse address circuit can reduce the bottle neck even when the vertical height is reduced, thereby improving the operational reliability.

아울러 본 문서에 개시되는 다양한 실시 예들은 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, without departing from the spirit and scope of the appended claims, As shown in Fig.

도 1은 본 발명의 일 실시 예에 따른 퓨즈 어드레스 회로를 나타내는 회로도이다.
도 2는 본 발명의 일 실시 예에 따른 퓨즈 어드레스 회로를 나타내는 평면도이다.1 is a circuit diagram showing a fuse address circuit according to an embodiment of the present invention.
2 is a plan view showing a fuse address circuit according to an embodiment of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 다양한 실시 예들에 대해 상세히 설명하고자 한다. 본 문서에서 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Various embodiments of the present invention will now be described in detail with reference to the accompanying drawings. In this document, the same reference numerals are used for the same constituent elements in the drawings, and redundant explanations for the same constituent elements are omitted.

본 문서에 개시되어 있는 본 발명의 다양한 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 다양한 실시 예들은 여러 가지 형태로 실시될 수 있으며 본 문서에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.For the various embodiments of the invention disclosed herein, specific structural and functional descriptions are set forth for the purpose of describing an embodiment of the invention only, and various embodiments of the invention may be practiced in various forms And should not be construed as limited to the embodiments described herein.

다양한 실시 예에서 사용된 "제1", "제2", "첫째", 또는 "둘째" 등의 표현들은 다양한 구성요소들을, 순서 및/또는 중요도에 상관없이 수식할 수 있고, 해당 구성요소들을 한정하지 않는다. 예를 들면, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 바꾸어 명명될 수 있다.Expressions such as " first, "second," first, "or" second, " as used in various embodiments, Not limited. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be named as the first component.

본 문서에서 사용된 용어들은 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 다른 실시 예의 범위를 한정하려는 의도가 아닐 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to limit the scope of the other embodiments. The singular expressions may include plural expressions unless the context clearly dictates otherwise.

기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가질 수 있다. 일반적으로 사용되는 사전에 정의된 용어들은 관련 기술의 문맥 상 가지는 의미와 동일 또는 유사한 의미를 가지는 것으로 해석될 수 있으며, 본 문서에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 경우에 따라서, 본 문서에서 정의된 용어일지라도 본 발명의 실시 예들을 배제하도록 해석될 수 없다.All terms used herein, including technical or scientific terms, may have the same meaning as commonly understood by one of ordinary skill in the art. Commonly used predefined terms may be interpreted to have the same or similar meaning as the contextual meanings of the related art and are not to be construed as ideal or overly formal in meaning unless expressly defined in this document . In some cases, the terms defined in this document can not be construed to exclude embodiments of the present invention.

도 1은 본 발명의 일 실시 예에 따른 퓨즈 어드레스 회로를 나타내는 회로도이고, 도 2는 본 발명의 일 실시 예에 따른 퓨즈 어드레스 회로를 나타내는 평면도이다.FIG. 1 is a circuit diagram showing a fuse address circuit according to an embodiment of the present invention, and FIG. 2 is a plan view showing a fuse address circuit according to an embodiment of the present invention.

우선, 도 1을 참조하여 회로 구성 관점에서 본 발명의 일 실시 예에 따른 퓨즈 어드레스 회로를 설명하도록 한다. First, a fuse address circuit according to an embodiment of the present invention will be described in terms of circuit configuration with reference to FIG.

퓨즈 어드레스 회로(1)는 세 개 이상의 입력회로들(100, 200, 300) 및 입력회로들(100, 200, 300)과 연결되어 퓨즈 출력신호(OUT)를 제공하는 출력 연산자(SUM)를 포함할 수 있다. The fuse address circuit 1 includes an output operator SUM connected to three or more input circuits 100, 200 and 300 and input circuits 100, 200 and 300 to provide a fuse output signal OUT. can do.

제1 입력회로(100)는 네 개의 단위 퓨즈(FS<1>, FS<2>, FS<3>, FS<4>)과 제1 논리 연산자(NAND1)를 포함할 수 있다. 제1 입력회로(100)는 네 개의 단위 퓨즈(FS<1>, FS<2>, FS<3>, FS<4>)로부터 제공된 퓨즈 신호(F1_1, F1_2, F1_3, F1_4)에 대하여 제1 논리 연산자(NAND1)를 통하여 부정 논리곱 연산(예를 들어, NAND 연산)을 수행하여 제1 합산 신호(S1)를 출력한다.The first input circuit 100 may include four unit fuses FS <1>, FS <2>, FS <3>, and FS <4> and a first logical operator NAND1. The first input circuit 100 outputs the first fuse signals F1_1, F1_2, F1_3 and F1_4 provided from the four unit fuses FS <1>, FS <2>, FS <3> and FS <4> And performs a NAND operation (for example, a NAND operation) through the logical operator NAND1 to output the first sum signal S1.

단위 퓨즈(FS<1>, ..., FS<12>)는 각각 특정한 값을 저장하고 있는 퓨즈 래치를 포함하여, 외부로부터 제공된 어드레스 비트와 하나의 퓨즈 비트를 비교하여 퓨즈 신호들(F1_1, ..., F1_4, F2_1, ..., F2_4, F3_1, ..., F3_4)을 제고할 수 있다. Each of the unit fuses FS <1>,..., FS <12> includes fuse latches each storing a specific value and compares the fuse bits F1_1, ..., F1_4, F2_1, ..., F2_4, F3_1, ..., F3_4.

제2 입력회로(200)는 네 개의 단위 퓨즈(FS<5>, FS<6>, FS<7>, FS<8>)와 제2 논리 연산자(NAND2)를 포함할 수 있다. 제2 입력회로(200)는 네 개의 단위 퓨즈(FS<5>, FS<6>, FS<7>, FS<8>)로부터 제공된 퓨즈 신호(F2_1, F2_2, F2_3, F2_4)에 대하여 제2 논리 연산자(NAND2)를 통하여 부정 논리곱 연산(예를 들어, NAND 연산)을 수행하여 제2 합산 신호(S2)를 출력한다.The second input circuit 200 may include four unit fuses (FS <5>, FS <6>, FS <7>, FS <8>) and a second logical operator NAND2. The second input circuit 200 is connected to the fuse signals F2_1, F2_2, F2_3 and F2_4 provided from the four unit fuses FS <5>, FS <6>, FS <7> and FS <8> Performs a NAND operation (for example, a NAND operation) through the logical operator NAND2 to output the second sum signal S2.

제3 입력회로(300)는 네 개의 단위 퓨즈(FS<9>, FS<10>, FS<11>, FS<12>)와 제3 논리 연산자(NAND3)를 포함할 수 있다. 제3 입력회로(300)는 네 개의 단위 퓨즈(FS<9>, FS<10>, FS<11>, FS<12>)로부터 제공된 퓨즈 신호(F3_1, F3_2, F3_3, F3_4)에 대하여 제3 논리 연산자(NAND3)를 통하여 부정 논리곱 연산(예를 들어, NAND 연산)을 수행하여 제3 합산 신호(S3)를 출력한다.The third input circuit 300 may include four unit fuses FS <9>, FS <10>, FS <11>, and FS <12> and a third logical operator NAND3. The third input circuit 300 is connected to the third fuse signals F3_1, F3_2, F3_3 and F3_4 provided from the four unit fuses FS <9>, FS <10>, FS <11> and FS <12> And performs a NAND operation (for example, a NAND operation) through the logical operator NAND3 to output the third sum signal S3.

출력 연산자(SUM)는 제1 내지 제3 합산 신호(S1, S2, S3)를 수신하여 논리 연산(예를 들어, NOR 연산)을 수행하여 퓨즈 출력신호(OUT)를 제공할 수 있다. The output operator SUM may receive the first to third sum signals S1, S2, S3 and perform a logic operation (e.g., a NOR operation) to provide the fuse output signal OUT.

본 발명의 일 실시 예에 따른 퓨즈 어드레스 회로는 복수의 단위 퓨즈 들(FS<1>, ..., FS<12>)로부터 제공된 퓨즈 신호들(FS1_1, ..., FS1_4, FS2_1, ..., FS2_4, FS3_1, ..., FS3_4)에 대하여 두 단계에 걸쳐 논리 연산을 수행함에 따라 배치를 개선할 수 있다.The fuse address circuit according to an embodiment of the present invention includes fuse signals FS1_1, ..., FS1_4, FS2_1, ..., FS2_2 provided from a plurality of unit fuses (FS <1>, ..., FS <12> ., FS2_4, FS3_1, ..., FS3_4) by performing logical operations in two steps.

도 1에서는 논리 연산자(NAND1, NAND2, NAND3)를 부정 논리곱 연산자로 도시하고 출력 연산자(SUM)를 부정 논리합 연산자로 도시하였으나 이에 한정되는 것은 아니며 논리합 연산자와 인버터들 또는 다양한 방식으로 구현할 수 있다. In FIG. 1, the logical operators NAND1, NAND2, and NAND3 are shown as NAND operators and the output operator SUM is shown as a NAND operator, but the present invention is not limited thereto, and can be implemented by an OR operator or inverters or various other methods.

도 2를 참조하여 본 발명의 일 실시 예에 따른 퓨즈 어드레스 회로(1)의 배치 구성을 설명하도록 한다. 도 1의 회로도를 참조하여 설명한 회로소자들 및 신호들에 대해서 사용한 참조부호를 도 2의 구성 매치 및 연결배선에 동일하게 사용하였다. 동일한 참조부호는 동일한 구성요소를 가리킨다. The arrangement of the fuse address circuit 1 according to the embodiment of the present invention will be described with reference to FIG. The reference numerals used for the circuit elements and signals described with reference to the circuit diagram of FIG. 1 are used in the same manner as the configuration match and connection wiring of FIG. Like reference numerals refer to like elements.

도 2를 참조하면, 입력회로들(100, 200, 300)은 실질적으로 동일한 구조를 가질 수 있다. 제1 입력회로(100)는 제1 논리 연산자(NAND1) 및 제1 내지 제4 단위 퓨즈들(FS<1>, ..., FS<4>)을 포함할 수 있다.Referring to FIG. 2, the input circuits 100, 200, and 300 may have substantially the same structure. The first input circuit 100 may include a first logical operator NAND1 and first to fourth unit fuses FS <1>, ..., FS <4>.

제1 내지 제4 단위 퓨즈들(FS<1), .., FS<4>)은 제1 논리 연산자(NAND1)를 중심으로 좌우로 배치될 수 있다. 실시 예에 따라 제1 및 제2 단위 퓨즈들(FS<1>, FS<2>)은 제1 논리 연산자(NAND1)의 좌측에 배치되고 제3 및 제4 단위 퓨즈들(FS<3>, FS<4>)은 제1 논리 연산자(NAND1)의 우측에 배치될 수 있다.The first through fourth unit fuses FS <1,..., FS <4> may be arranged laterally on the basis of the first logical operator NAND1. The first and second unit fuses FS <1> and FS <2> are disposed on the left side of the first logical operator NAND1 and the third and fourth unit fuses FS <3>, FS < FS &lt; 4 &gt;) may be disposed on the right side of the first logical operator NAND1.

제1 논리 연산자(NAND1)에 대하여 퓨즈 신호(FS1_1, FS1_2, FS1_3, FS1_4)를 제공하는 제1 내지 제4 단위 퓨즈들(FS<1>, FS<2>, FS<3>, FS<4>)이 제1 논리 연산자(NAND1)를 중심으로 나뉘어 배치됨으로써 퓨즈 신호(FS1_1, FS1_2, FS1_3, FS1_4)를 제공하기 위한 연결배선들이 좌우로 연장될 수 있다. FS <1>, FS <2>, FS <3>, FS <4>, and FS <4> that provide the fuse signals FS1_1, FS1_2, FS1_3 and FS1_4 to the first logical operator NAND1 >) Are arranged around the first logical operator NAND1 so that the connection wires for providing the fuse signals FS1_1, FS1_2, FS1_3 and FS1_4 can be extended to the left and right.

본 명세서에서는 퓨즈 신호들(FS1_1, ..., FS1_4, FS2_1, ..., FS2_4, FS3_1, ..., FS3_4)을 제공하는 연결배선들을 제1 연결배선으로 지칭하며 합산 신호들(S1, S2, S3)을 제공하는 연결배선들을 제2 연결배선으로 지칭한다. In this specification, the connection wirings providing the fuse signals FS1_1, ..., FS1_4, FS2_1, ..., FS2_4, FS3_1, ..., FS3_4 are referred to as first connection wirings and the sum signals S1, S2 and S3 are referred to as a second connection wiring.

따라서 제1 입력회로(100)는 Y 방향에서 바라보았을 때, y1 과 y2의 두 높이에서 X 방향으로 연장된 제1 연결배선들을 포함한다. 실시 예에 따라, 제1 입력회로(100)에는 제1 논리 연산자(NAND1)를 중심으로 좌측과 우측에 동일한 개수의 단위 퓨즈들이 배치될 수 있다. 이 중에서 좌측의 하나의 단위 퓨즈와 우측의 하나의 단위 퓨즈는 Y 방향에서 서로 동일한 높이에 형성된 제1 연결배선들을 포함할 수 있다. 따라서 제1 논리 연산자(NAND1)를 중심으로 좌측에 배치된 두 개의 단위 퓨즈들(FS<1>, FS<2>)과 우측에 배치된 두 개의 단위 퓨즈들(FS<3>, FS<4>)에 대하여 각각 두 높이에서 평행하게 연장된 제1 연결배선들이 형성될 수 있다.Thus, the first input circuit 100 includes first connection lines extending in the X direction at two heights y1 and y2 when viewed in the Y direction. According to the embodiment, the same number of unit fuses may be disposed in the first input circuit 100 on the left and right sides of the first logical operator NAND1. One unit fuse on the left side and one unit fuse on the right side may include first connection wirings formed at the same height from each other in the Y direction. Accordingly, two unit fuses FS <1> and FS <2> disposed on the left side of the first logical operator NAND1 and two unit fuses FS <3> and FS < The first connection wirings extending parallel to each other at two heights can be formed.

실시 예에 따라, 제1 입력회로(100)를 구성하는 제1 논리 연산자(NAND1)와, 제1 논리 연산자(NAND1)에 연결되는 복수 개의 단위 퓨즈들은 제1 연결배선들이 매치되는 높이를 최소화하도록 배치될 수 있다. 이에 따라서 단위 퓨즈들의 수를 절반으로 나누어 그 나누어진 단위 퓨즈들 각각을 제1 논리 연산자(NAND1)의 좌측과 우측에 배치할 수 있다. 도 2에서는 제1 논리 연산자(NAND1)의 좌측에 두 개의 단위 퓨즈들(FS<1>, FS<2>)이 배치되고 우측에 두 개의 단위 퓨즈들(FS<3>, FS<4>)이 배치되는 것으로 도시하였으나, 제1 논리 연산자(NAND1)에 일곱 개의 단위 퓨즈들이 연결되는 경우에는 좌측 또는 우측에 세 개의 단위 퓨즈와 네 개의 단위 퓨즈를 각각 배치할 수 있다. 정리하면, 본 발명의 일 실시 예에 있어서, 입력회로의 논리 연산자와 그와 인접하게 배치되는 단위 퓨즈들은 전체 연결되는 단위 퓨즈들의 수를 절반으로 나누어 각각 논리 연산자의 좌측과 우측에 배치될 수 있다. According to the embodiment, the first logical operator NAND1 constituting the first input circuit 100 and the plurality of unit fuses connected to the first logical operator NAND1 are arranged so as to minimize the height at which the first connection wiring is matched . Accordingly, the number of unit fuses can be divided by half, and each of the divided unit fuses can be disposed on the left and right sides of the first logical operator NAND1. In FIG. 2, two unit fuses FS <1> and FS <2> are disposed on the left side of the first logical operator NAND1 and two unit fuses FS <3> and FS < However, when seven unit fuses are connected to the first logical operator NAND1, three unit fuses and four unit fuses may be disposed on the left or right side, respectively. In summary, in one embodiment of the present invention, the logic operator of the input circuit and the unit fuses disposed adjacent thereto can be arranged on the left and right sides of the logical operator, respectively, by dividing the number of unit fuses connected in half by half .

제2 입력회로(200)는 제2 논리 연산자(NAND2) 및 제5 내지 제8 단위 퓨즈들(FS<5>, ..., FS<8>)을 포함할 수 있다. 마찬가지로 제2 입력회로(200)의 단위 퓨즈들(FS<5>, FS<6>, FS<7>, FS<8>)은 제2 논리 연산자(NAND2)를 중심으로 좌우로 배치될 수 있다. 예를 들어, 제5 및 제6 단위 퓨즈들(FS<5>, FS<6>)은 제2 논리 연산자(NAND2)의 좌측에 배치되고 제7 및 제8 단위 퓨즈들(FS<7>, FS<8>)은 제2 논리 연산자(NAND2)의 우측에 배치될 수 있다. The second input circuit 200 may include a second logical operator NAND2 and fifth to eighth unit fuses FS <5>, ..., FS <8>. Similarly, the unit fuses (FS <5>, FS <6>, FS <7>, FS <8>) of the second input circuit 200 can be arranged laterally around the second logical operator NAND2 . For example, the fifth and sixth unit fuses FS <5> and FS <6> are disposed on the left side of the second logical operator NAND2 and the seventh and eighth unit fuses FS <7> FS < 8 >) may be disposed on the right side of the second logical operator NAND2.

제2 논리 연산자(NAND2)와 제5 및 제6 단위 퓨즈들(FS<5>, FS<6>)이 연결되어 퓨즈 신호(F2_1, F2_2)를 제공하는 연결배선은 제2 논리 연산자(NAND2)의 좌측으로 연장되며, 제2 논리 연산자(NAND2)와 제7 및 제8 단위 퓨즈들(FS<7>, FS<8>)이 연결되어 퓨즈 신호(F2_3, F2_4)을 제공하는 연결배선은 제2 논리 연산자(NAND2)의 우측으로 연장된다.The connection wiring for connecting the second logical operator NAND2 and the fifth and sixth unit fuses FS <5> and FS <6> to provide the fuse signals F2_1 and F2_2 is connected to the second logical operator NAND2, And the connection wiring for connecting the second logical operator NAND2 and the seventh and eighth unit fuses FS <7> and FS <8> to provide the fuse signals F2_3 and F2_4, 2 logical operator NAND2.

제2 입력신호(200)의 제1 연결배선들은 제2 논리 연산자(NAND2)를 중심으로 Y 방향에서 바라보았을 때, y1 과 y2의 두 높이에서 X 방향으로 연장될 수 있다. 제1 입력신호(100)와 제2 입력신호(200)에 포함된 제1 연결배선들은 Y 방향에서 바라보았을 때 동일한 높이에서 형성될 수 있으며, 다른 말로 하면 y1과 y2 두 높이에서 X 방향으로 평행하게 단속적으로(Discontinuously) 연장되는 배선들이 각각 단위 퓨즈와 그에 연결되는 논리 연산자와 연결됨으로써 제1 연결배선을 형성할 수 있다.The first connection wirings of the second input signal 200 may extend in the X direction at two heights y1 and y2 when viewed from the Y direction about the second logical operator NAND2. The first connection lines included in the first input signal 100 and the second input signal 200 may be formed at the same height when viewed from the Y direction. In other words, parallel to the X direction at two heights y1 and y2 The first connection wiring can be formed by connecting the unit fuses and the logic operator connected thereto, respectively.

제3 입력회로(300)는 제3 논리 연산자(NAND3) 및 제3 논리 연산자(NAND3)를 중심으로 좌우로 배치된 제9 내지 제12 단위 퓨즈들(FS<9>, FS<10>, FS<11>, FS<12>)을 포함할 수 있다. 실시 예에 따라, 제9 및 제10 단위 퓨즈들(FS<9>, FS<10>)은 제3 논리 연산자(NAND3)의 좌측에 배치되고 제11 및 제12 단위 퓨즈들(FS<11>, FS<12>)은 제3 논리 연산자(NAND3)의 우측에 배치될 수 있다. The third input circuit 300 includes ninth to twelfth unit fuses FS <9>, FS <10>, and FS <10> arranged left and right around the third logical operator NAND3 and the third logical operator NAND3 &Lt; 11 >, FS < 12 >). According to the embodiment, the ninth and tenth unit fuses FS < 9 >, FS < 10 >, are disposed on the left side of the third logical operator NAND3, , FS < 12 >) may be arranged on the right side of the third logical operator NAND3.

제3 논리 연산자(NAND3)에 대하여 제9 및 제10 단위 퓨즈들(FS<9>, FS<10>)이 퓨즈 신호(FS3_1, FS3_2)를 제공하는 연결배선은 제3 논리 연산자(NAND3)의 좌측으로 연장되고, 제11 및 제12 단위 퓨즈들(FS<11>, FS<12>)이 퓨즈 신호(FS3_3, FS3_4)를 제공하는 연결배선은 제3 논리 연산자(NAND3)의 우측으로 연장된다.The connection wiring for providing the fuse signals FS3_1 and FS3_2 for the ninth and tenth unit fuses FS <9> and FS <10> with respect to the third logical operator NAND3 is the connection wiring of the third logical operator NAND3 The connection wiring extending to the left and providing the fuse signals FS3_3 and FS3_4 of the eleventh and twelfth unit fuses FS <11> and FS <12> extends to the right of the third logical operator NAND3 .

제3 입력회로(300)에 구비된 제1 연결배선들은 Y 방향으로 y1 및 y2 높이에서 평행하게 X 방향으로 연장될 수 있다. The first connection wirings provided in the third input circuit 300 may extend in the X direction in parallel at the heights y1 and y2 in the Y direction.

결론적으로 본 발명의 일 실시 예에 따른 퓨즈 어드레스 회로(1)는, 제1 내지 제3 입력회로(100, 200, 300)에서 12개의 단위 퓨즈들(FS<1>, ..., FS<12>)로부터 제공되는 퓨즈 신호들(FS1_1, ..., FS1_4, FS2_1, ..., FS2_4, FS3_1, ..., FS3_4)이 각 논리 연산자들(NAND1, NAND2, NAND3)로 제공하기 위하여 Y 방향으로 y1 및 y2 두 높이에서 연장되는 배선의 공간만을 필요로 한다. Consequently, the fuse address circuit 1 according to the embodiment of the present invention has 12 unit fuses FS <1>,..., FS <1> in the first to third input circuits 100, To provide the fuse signals FS1_1, ..., FS1_4, FS2_1, ..., FS2_4, FS3_1, ..., FS3_4 provided from the respective logic operators NAND1, NAND2, NAND3 Only space of wiring extending from two heights of y1 and y2 in the Y direction is required.

12개의 제1 연결배선들이 Y방향으로 두 높이에서만 형성됨에 따라서 퓨즈 어드레스 회로(1)의 수직 높이(h)는 훨씬 줄어들 수 있다. 퓨즈 어드레스 회로(1)의 수직 높이(h)가 줄어들 수 있기 때문에 연결배선들 사이의 공간이 충분히 확보될 수 있어 퓨즈 신호의 보틀 넥이 감소할 수 있다.The vertical height h of the fuse address circuit 1 can be much reduced as the twelve first connection wirings are formed at only two heights in the Y direction. Since the vertical height h of the fuse address circuit 1 can be reduced, a sufficient space can be secured between the connection wirings, so that the bottle neck of the fuse signal can be reduced.

퓨즈 어드레스 회로(1)는 복수의 입력회로들(100, 200, 300)의 사이에 배치된 출력 연산자(SUM)를 포함할 수 있다. 출력 연산자(SUM)는 복수의 입력회로들(100, 200, 300)의 제1 내지 제3 논리 연산자들(NAND1, NAND2, NAND3)로부터 합산 신호들(S1, S2, S3)을 수신하여 퓨즈 출력 신호(OUT)를 제공할 수 있다.The fuse address circuit 1 may include an output operator SUM disposed between the plurality of input circuits 100, 200, The output operator SUM receives the sum signals S1, S2 and S3 from the first to third logical operators NAND1, NAND2 and NAND3 of the plurality of input circuits 100, 200 and 300, And can provide a signal OUT.

출력 연산자(SUM)가 복수의 입력회로들(100, 200, 300)의 사이에 배치되기 때문에 출력 연산자(SUM)를 중심으로 좌우로 복수의 입력회로들(100, 200, 300)이 배치될 수 있다. 따라서 합산 신호들(S1, S2, S3)이 제공되는 제2 연결 배선 또한 출력 연산자(SUM)를 중심으로 좌우로 연장될 수 있다.Since the output operator SUM is disposed between the plurality of input circuits 100, 200, and 300, a plurality of input circuits 100, 200, and 300 can be disposed on the left and right of the output operator SUM have. Thus, the second connection wiring for which the sum signals S1, S2, S3 are provided can also extend laterally about the output operator SUM.

따라서 제2 연결 배선의 배치를 위해서 요구되는 수직 높이도 줄어들 수 있다. 도 2에서는 출력 연산자(SUM)의 좌측에 제1 입력회로(100)가 배치되고 출력 연산자(SUM)의 우측에 제2 및 제3 입력회로들(200, 300)이 배치된다. 다만 이러한 배치는 예시적인 것이고 출력 연산자(SUM)가 입력회로들의 사이에 배치되는 것은 본 발명의 실시 예에 포함될 수 있다.Therefore, the vertical height required for the arrangement of the second connection wiring can also be reduced. 2, the first input circuit 100 is disposed on the left side of the output operator SUM and the second and third input circuits 200 and 300 are disposed on the right side of the output operator SUM. It will be appreciated, however, that such an arrangement is exemplary and that an output operator SUM is placed between the input circuits may be included in embodiments of the present invention.

각 입력회로들(100, 200, 300) 내부에서 논리 연산자와 단위 퓨즈들이 배치된 것과 마찬가지로, 입력회로들(100, 200, 300)의 개수를 절반으로 나누어 절반씩이 각각 출력 연산자(SUM)의 좌측과 우측에 배치될 수 있다. 따라서 도 2에서는 출력 연산자(SUM)의 좌측에 제1 입력회로(100)가 배치되고 출력 연산자(SUM)의 우측에 제2 및 제3 입력회로들(200, 300)이 배치되었으나, 출력 연산자(SUM)의 좌측과 우측에 동일한 개수의 입력회로들이 배치될 수도 있으며, 출력 연산자(SUM)의 좌측에 제1 및 제2 입력회로들(100, 200)이 배치되고 출력 연산자(SUM)의 우측에 제3 입력회로(300)가 배치될 수도 있다.The number of the input circuits 100, 200, and 300 is divided in half and each half of the number of the input circuits 100, 200, May be disposed on the left and right sides. 2, the first input circuit 100 is disposed on the left side of the output operator SUM and the second and third input circuits 200 and 300 are disposed on the right side of the output operator SUM, The first and second input circuits 100 and 200 are disposed on the left side of the output operator SUM and the first and second input circuits 100 and 200 are disposed on the right side of the output operator SUM A third input circuit 300 may be disposed.

실시 예에 따라 퓨즈 어드레스 회로(1)는 제1 입력회로(100)의 일측에 배치된 퓨즈 활성화 회로(FS_EN)를 포함할 수 있다. 퓨즈 활성화 회로(FS_EN)는 각 단위 퓨즈(FS<1>, ..., FS<12>)와 연결되어 단위 퓨즈들(FS<1>, ..., FS<12>)의 동작을 활성화할 수 있다.According to an embodiment, the fuse address circuit 1 may include a fuse activation circuit FS_EN disposed on one side of the first input circuit 100. The fuse activation circuit FS_EN is connected to each unit fuse FS <1>, ..., FS <12> to activate the operation of the unit fuses FS <1>, ..., FS <12> can do.

상술한 바와 같이 본 발명의 일 실시 예에 따른 퓨즈 어드레스 회로는 퓨즈 어드레스 회로를 복수 단계의 논리 연산을 수행하도록 회로적으로 구분한다. 실시 예에 따라 본 발명의 일 실시 예에 따른 퓨즈 어드레스 회로(1)는 입력회로들(100, 200, 300)의 첫 번째 단계 논리 연산 이후에 출력 연산자(SUM)의 두 번째 단계 논리 연산을 수행함으로써 배치 구조를 보다 간단하게 만들 수 있다.As described above, the fuse address circuit according to the embodiment of the present invention circuitly divides the fuse address circuit to perform a logic operation of a plurality of stages. According to the embodiment, the fuse address circuit 1 according to the embodiment of the present invention performs a second-step logic operation of the output operator SUM after the first-stage logic operation of the input circuits 100, 200, Thereby making it possible to simplify the arrangement structure.

본 발명의 일 실시 예에 따른 퓨즈 어드레스 회로는 하나의 복수의 신호들이 입력되는 배선 공간을 확보하기 위하여 다수의 입력신호들이 제공되는 위치를 그 출력신호가 제공되는 소자의 좌우로 배치함으로써 입력배선들의 수직 공간을 확보할 수 있다.The fuse address circuit according to the embodiment of the present invention may be arranged such that the positions where the plurality of input signals are provided are arranged to the left and right of the element to which the output signal is provided in order to secure a wiring space in which a plurality of signals are input, A vertical space can be secured.

다양한 실시 예들에 따른 회로 또는 시스템은 전술한 구성요소들 중 적어도 하나 이상을 포함하거나, 일부가 생략되거나, 또는 추가적인 다른 구성요소를 더 포함할 수 있다. 그리고 본 문서에 개시된 실시 예는 개시된 기술 내용의 설명 및 이해를 위해 제시된 것이며 본 발명의 범위를 한정하는 것은 아니다. 따라서 본 문서의 범위는 본 발명의 기술적 사상에 근거한 모든 변경 또는 다양한 다른 실시 예를 포함하는 것으로 해석되어야 한다. Circuits or systems in accordance with various embodiments may include at least one or more of the elements described above, some of which may be omitted, or may further include additional other elements. And the embodiments disclosed in this document are presented for the purpose of explanation and understanding of the disclosed technical contents, and do not limit the scope of the present invention. Accordingly, the scope of this document should be interpreted to include all modifications based on the technical idea of the present invention or various other embodiments.

1 : 퓨즈 어드레스 회로
100, 200, 300 : 입력회로
NAND1, NAND2, NAND3 : 논리 연산자
SUM : 출력 연산자1: Fuse address circuit
100, 200, 300: input circuit
NAND1, NAND2, NAND3: logical operator
SUM: output operator

Claims (11)

복수의 단위 퓨즈들(fuses), 상기 복수의 단위 퓨즈들 중 인접한 단위 퓨즈들 사이에 배치되는 논리 연산자, 및 제1 방향으로 연장되어 상기 단위 퓨즈 각각과 상기 논리 연산자를 연결하는 복수의 제1 연결배선들을 각각 포함하는 세 개 이상의 입력회로들; 및
상기 복수 개의 입력회로들의 사이에 배치되며 퓨즈 출력신호를 제공하는 출력 연산자를 포함하며,
상기 복수 개의 입력회로들에 구비되는 제1 연결배선들은 상기 제1 방향과 실질적으로 수직인 제2 방향으로 동일한 높이에 형성되는 것을 특징으로 하는 퓨즈 어드레스 회로. A plurality of unit fuses (fuses), a logical operator disposed between adjacent unit fuses among the plurality of unit fuses, and a plurality of first connections Three or more input circuits each including wires; And
And an output operator disposed between the plurality of input circuits and providing a fuse output signal,
Wherein the first connection wirings included in the plurality of input circuits are formed at the same height in a second direction substantially perpendicular to the first direction. 청구항 1에 있어서,
상기 입력회로들 각각은,
상기 논리 연산자를 중심으로 좌우로 인접하는 단위 퓨즈들에 대하여 상기 제2 방향으로 동일한 높이에 형성된 제1 연결배선들을 포함하는 것을 특징으로 하는 퓨즈 어드레스 회로.The method according to claim 1,
Each of the input circuits comprising:
And first connection wirings formed at the same height in the second direction with respect to unit fuses adjacent to the left and right around the logical operator. 청구항 2에 있어서,
상기 입력회로들 각각은,
상기 단위 퓨즈들은, 상기 단위 퓨즈들의 수를 절반으로 나누어 상기 논리 연산자의 좌측과 우측에 인접하여 배치되는 것을 특징으로 하는 퓨즈 어드레스 회로. The method of claim 2,
Each of the input circuits comprising:
Wherein the unit fuses are arranged adjacent to left and right sides of the logical operator by dividing the number of unit fuses by half. 청구항 2에 있어서,
상기 입력회로들 각각은,
상기 논리 연산자의 좌측과 우측에 동일한 수의 단위 퓨즈들을 배치하는 것을 특징으로 하는 퓨즈 어드레스 회로.The method of claim 2,
Each of the input circuits comprising:
Wherein the same number of unit fuses are arranged on the left and right sides of the logical operator. 청구항 3에 있어서,
상기 제1 연결배선은 좌측에 배치된 하나의 단위 퓨즈와 우측에 배치된 하나의 단위 퓨즈에 대하여 상기 제2 방향으로 동일한 높이에 형성되는 것을 특징으로 하는 퓨즈 어드레스 회로. The method of claim 3,
Wherein the first connection wiring is formed at the same height in the second direction with respect to one unit fuse disposed on the left side and one unit fuse disposed on the right side. 청구항 2에 있어서,
상기 제1 방향으로 연장되어 상기 입력회로들 각각의 논리 연산자와 상기 출력 연산자를 연결하는 제2 연결배선을 더 포함하는 것을 특징으로 하는 퓨즈 어드레스 회로.The method of claim 2,
Further comprising a second connection wiring extending in the first direction and connecting a logical operator of each of the input circuits with the output operator. 청구항 2에 있어서,
상기 논리 연산자는 부정 논리곱 연산자를 포함하며, 상기 출력 연산자는 논리곱 연산자를 포함하는 것을 특징으로 하는 퓨즈 어드레스 회로.The method of claim 2,
Wherein the logic operator comprises a negated logical multiplication operator and the output operator comprises a logical multiplication operator. 청구항 2에 있어서,
상기 복수의 입력회로들 각각에 있어서, 상기 복수의 단위 퓨즈들은 상기 논리 연산자를 중심으로 좌측과 우측에 각각 두 개씩 배치되는 것을 특징으로 하는 퓨즈 어드레스 회로. The method of claim 2,
Wherein in each of the plurality of input circuits, the plurality of unit fuses are arranged at the left and right sides of the logic operator, respectively. 청구항 8에 있어서,
제1 연결배선들은 상기 제2 방향으로 두 높이에 대하여 평행하게 형성된 배선들이 단속적으로(discontinuously) 상기 각 논리 연산자와 단위 퓨즈들 사이를 연결하도록 형성되는 것을 특징으로 하는 퓨즈 어드레스 회로.The method of claim 8,
Wherein the first connection interconnections are formed such that interconnections formed parallel to two heights in the second direction are discontinuously connected between the respective logical operators and the unit fuses. 청구항 2에 있어서,
상기 단위 퓨즈들은 로우(row) 또는 칼럼(column) 단위 퓨즈를 포함하는 것을 특징으로 하는 퓨즈 어드레스 회로.The method of claim 2,
Wherein the unit fuses include a row or column unit fuse. 청구항 2에 있어서,
상기 입력 회로의 일측에 퓨즈 활성화 회로를 더 포함하는 것을 특징으로 하는 퓨즈 어드레스 회로.The method of claim 2,
Further comprising a fuse activation circuit on one side of the input circuit.
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