KR20170053094A - Semiconductor device and method for fabricating the same - Google Patents
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Abstract
Description
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다. As one of scaling techniques for increasing the density of semiconductor devices, there is a scaling technique for forming a fin body or a nanowire-shaped silicon body on a substrate and forming a gate on the surface of the silicon body (multi gate transistors have been proposed.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.Since such a multi-gate transistor uses a three-dimensional channel, scaling is easy. Further, the current control capability can be improved without increasing the gate length of the multi-gate transistor. In addition, the short channel effect (SCE) in which the potential of the channel region is affected by the drain voltage can be effectively suppressed.
본 발명이 해결하려는 과제는, 동작 특성이 개선된 반도체 장치를 제공하는 것이다.A problem to be solved by the present invention is to provide a semiconductor device with improved operating characteristics.
본 발명이 해결하려는 다른 과제는, 동작 특성이 개선된 반도체 장치 제조 방법을 제공하는 것이다.Another object to be solved by the present invention is to provide a method of manufacturing a semiconductor device with improved operational characteristics.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present invention are not limited to the above-mentioned problems, and other matters not mentioned can be clearly understood by those skilled in the art from the following description.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 기판 상에 리얼 마스크 패턴 및 더미 마스크 패턴을 포함하는 복수의 마스크 패턴들을 형성하고, 상기 더미 마스크 패턴을 제거하고, 상기 리얼 마스크 패턴을 마스크로 상기 기판을 식각하여 제1 트렌치, 제2 트렌치 및 상기 제1 트렌치와 상기 제2 트렌치에 의해서 정의되는 핀형 패턴을 형성하는 것을 포함하되, 상기 핀형 패턴과 접하는 상기 제2 트렌치는 상기 제2 트렌치의 바닥면과 측면 사이에 위치하는 위로 볼록한 스무드 패턴과, 상기 제2 트렌치의 측면과 상기 스무드 패턴 사이에 위치하고 아래로 볼록한 제1 오목부와, 상기 볼록부와 상기 제2 트렌치의 바닥면 사이에 위치하고 아래로 볼록한 제2 오목부를 포함한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a plurality of mask patterns including a real mask pattern and a dummy mask pattern on a substrate; Etching the substrate with a real mask pattern as a mask to form a first trench, a second trench and a fin-shaped pattern defined by the first trench and the second trench, wherein the second trench A convexly concave smooth pattern located between the bottom surface and the side surface of the second trench; a first concave portion which is located between the side surface of the second trench and the smooth pattern and which is convex downward; And a second concave portion that is convex downward.
상기 제2 트렌치의 깊이는 상기 제1 트렌치의 깊이보다 깊을 수 있다.The depth of the second trench may be deeper than the depth of the first trench.
상기 스무드 패턴의 상면은 상기 제1 트렌치의 바닥면보다 낮을 수 있다.The upper surface of the smooth pattern may be lower than the bottom surface of the first trench.
상기 스무드 패턴의 표면의 기울기는 연속적일 수 있다.The slope of the surface of the smooth pattern may be continuous.
상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 좁을 수 있다.The width of the first trench may be narrower than the width of the second trench.
상기 복수의 마스크 패턴들은 일정한 간격으로 이격될 수 있다.The plurality of mask patterns may be spaced apart at regular intervals.
상기 제1 트렌치 및 제2 트렌치를 형성하는 것은, 상기 기판을 1차로 식각하여 프리 제1 트렌치를 형성하고, 상기 프리 제1 트렌치의 바닥면을 더 깊게 2차로 식각하여 제1 트렌치를 형성할 수 있다.The forming of the first trench and the second trench may include forming a free first trench by etching the substrate first and etching the bottom surface of the free first trench secondarily to form a first trench have.
상기 1차로 식각하는 것은, 상기 기판을 식각하여 상기 프리 트렌치를 형성하고, 상기 프리 트렌치를 산화시키는 것을 포함할 수 있다.The primary etch may include etching the substrate to form the free trench and oxidizing the free trench.
상기 2차로 식각하는 것은, 상기 기판을 식각하여 상기 제1 트렌치를 형성하고, 상기 제1 트렌치를 산화시키는 것을 포함할 수 있다.The second etching may include etching the substrate to form the first trench and oxidizing the first trench.
여기서, 상기 핀형 패턴의 상에 폴리 실리콘을 포함하는 제1 라이너를 컨포말하게 형성하는 것을 더 포함할 수 있다.The method may further comprise forming a first liner comprising polysilicon on the pinned pattern in a conformal manner.
여기서, 상기 제1 라이너를 형성하기 전에, 상기 핀형 패턴의 표면에 산화막을 포함하는 제2 라이너를 컨포말하게 형성하는 것을 더 포함할 수 있다.Here, before forming the first liner, it may further comprise forming a second liner comprising an oxide film on the surface of the pin-shaped pattern in a conformal manner.
상기 더미 마스크 패턴을 제거하는 것은, 상기 리얼 마스크 패턴을 덮되, 상기 더미 마스크 패턴을 노출시키는 차단막을 형성하고, 노출된 상기 더미 마스크를 제거하는 것을 포함할 수 있다.The removal of the dummy mask pattern may include forming a shielding film covering the real mask pattern, exposing the dummy mask pattern, and removing the exposed dummy mask.
상기 차단막을 형성하는 것은, 상기 마스크 패턴을 덮는 차단막을 형성하고, 상기 차단막 상에 감광막을 형성하고, 상기 감광막을 패터닝하여 감광 패턴을 형성하고, 상기 감광 패턴을 마스크로 상기 차단막의 일부를 식각하여 상기 더미 마스크 패턴을 노출시키는 것을 포함할 수 있다.The blocking layer may be formed by forming a blocking layer covering the mask pattern, forming a photoresist layer on the blocking layer, patterning the photoresist layer to form a photoresist pattern, and etching a part of the blocking layer using the photoresist pattern as a mask And exposing the dummy mask pattern.
상기 복수의 마스크 패턴을 형성하는 것은, 상기 복수의 마스크 패턴 상에 각각 형성된 복수의 스페이서 패턴을 형성하는 것을 포함할 수 있다.The forming of the plurality of mask patterns may include forming a plurality of spacer patterns respectively formed on the plurality of mask patterns.
상기 제1 트렌치와 상기 제2 트렌치는 동시에 형성될 수 있다.The first trench and the second trench may be formed at the same time.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 상에 일정한 간격을 가지는 마스크 패턴을 형성하되, 상기 마스크 패턴은 리얼 마스크 패턴과, 더미 마스크 패턴을 포함하고, 상기 더미 마스크 패턴을 제거하여 프리 제2 트렌치와, 상기 프리 딥트렌치와 상기 리얼 마스크 패턴 사이에 돌출된 샤프 패턴을 형성하고, 상기 리얼 마스크 패턴을 마스크로 상기 기판을 식각하여 제1 트렌치와, 상기 프리 제2 트렌치를 더 깊게하여 형성된 제2 트렌치와, 상기 샤프 패턴의 표면을 매끄럽게 하여 형성된 스무드 패턴을 형성하는 것을 포함한다.According to another aspect of the present invention, there is provided a method for fabricating a semiconductor device, the method comprising: forming a mask pattern having a predetermined gap on a substrate, the mask pattern including a real mask pattern and a dummy mask pattern; Removing the mask pattern to form a free second trench, a sharp pattern protruding between the pre-dip trench and the real mask pattern, etching the substrate with the real mask pattern as a mask to form a first trench, A second trench formed by deepening the two trenches, and a smooth pattern formed by smoothing the surface of the sharp pattern.
상기 샤프 패턴의 상면의 높이는 상기 스무드 패턴의 상면보다 높거나 같을 수 있다.The height of the upper surface of the sharp pattern may be higher than or equal to the upper surface of the smooth pattern.
상기 기판을 식각하여 상기 제1 트렌치를 형성하는 것과, 상기 프리 제2 트렌치를 더 깊게하여 상기 제2 트렌치를 형성하는 것은 동시에 수행될 수 있다.Forming the first trench by etching the substrate and deepering the free second trench to form the second trench may be performed simultaneously.
여기서, 상기 제1 트렌치 및 상기 제2 트렌치를 형성하는 것은, 상기 제1 트렌치 및 상기 제2 트렌치에 의해서 정의된 핀형 패턴을 형성하는 것을 포함하고, 상기 제1 트렌치의 일부와 상기 제2 트렌치의 일부를 채우는 소자 분리막을 형성하는 것을 더 포함할 수 있다.Wherein forming the first trench and the second trench includes forming a fin-shaped pattern defined by the first trench and the second trench, wherein a portion of the first trench and a portion of the second trench And forming an element isolation film filling the part.
상기 소자 분리막을 형성하는 것은, 상기 제1 트렌치와 상기 제2 트렌치를 완전히 채우는 상기 소자 분리막을 형성하고, 상기 소자 분리막의 일부를 제거하여 상기 핀형 패턴의 상부를 노출시키는 것을 포함할 수 있다.The forming of the device isolation film may include forming the device isolation film that completely fills the first trench and the second trench and removing a portion of the device isolation film to expose an upper portion of the pinned pattern.
상기 소자 분리막의 일부를 제거하기 전에, 상기 소자 분리막에 열처리를 하여 상기 핀형 패턴을 일 측으로 기울어지게 하는 것을 포함할 수 있다.The device isolation film may be subjected to heat treatment to tilt the pin-shaped pattern toward one side before removing a part of the device isolation film.
상기 핀형 패턴은 상기 제2 트렌치 방향으로 기울어질 수 있다.The pinned pattern may be tilted in the second trench direction.
상기 제1 트렌치 및 상기 제2 트렌치를 형성하는 것은, 상기 제1 트렌치 및 상기 제2 트렌치에 의해서 정의된 핀형 패턴을 형성하는 것을 포함하고, 상기 스무드 패턴을 형성하는 것은, 상기 핀형 패턴과 상기 스무드 패턴 사이에 아래로 볼록한 제1 오목부와, 상기 제2 트렌치의 바닥면과 상기 스무드 패턴 사이에 아래로 볼록한 제2 오목부를 형성하는 것을 포함할 수 있다.Wherein forming the first trench and the second trench includes forming a fin-shaped pattern defined by the first trench and the second trench, wherein forming the smooth pattern comprises: And forming a downwardly convex second concave portion between the bottom surface of the second trench and the smooth pattern.
상기 제1 오목부와 상기 스무드 패턴의 상면은 기울기가 연속적으로 연결될 수 있다.The slopes of the upper surface of the first concave portion and the upper surface of the smooth pattern may be continuously connected.
상기 제2 오목부와 상기 스무드 패턴의 상면은 기울기가 연속적으로 연결될 수 있다.The slopes of the upper surface of the second concave portion and the upper surface of the smooth pattern may be continuously connected.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 상의 제1 및 제2 영역 상에 각각 제1 및 제2 마스크 패턴을 형성하되, 상기 제1 마스크 패턴은 각각 리얼 마스크 패턴과, 더미 마스크 패턴을 포함하고, 상기 제2 영역에서 상기 제2 마스크 패턴을 마스크로 상기 기판을 식각하여 제2 제1 트렌치와, 상기 제2 제1 트렌치에 의해서 정의되는 제2 핀형 패턴을 형성하되, 상기 제2 핀형 패턴은 리얼 핀형 패턴과 더미 핀형 패턴을 형성하고, 상기 더미 마스크 패턴을 제거하고, 상기 리얼 마스크 패턴을 마스크로 제1 제1 트렌치와, 제1 제2 트렌치와, 상기 제1 제1 트렌치와 상기 제1 제2 트렌치에 의해서 정의되는 제1 핀형 패턴을 형성하고, 상기 더미 핀형 패턴을 제거하여 제2 제2 트렌치를 형성하는 것을 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, comprising: forming first and second mask patterns on first and second regions of a substrate, Pattern and a dummy mask pattern, and etching the substrate with the second mask pattern as a mask in the second region to form a second first trench and a second fin-shaped pattern defined by the second first trench, Wherein the second fin-shaped pattern forms a real pin pattern and a dummy pin pattern, removes the dummy mask pattern, and uses the real mask pattern as a mask to form a first first trench, a first second trench, Forming a first fin-shaped pattern defined by the first first trench and the first second trench, and removing the dummy fin-shaped pattern to form the second second trench.
상기 제1 및 제2 마스크 패턴을 형성한 후에, 상기 제1 영역에서, 상기 제1 마스크 패턴을 덮는 제1 차단막과, 상기 제2 영역에서, 상기 제2 핀형 패턴 상에 제2 차단막을 형성하고, 상기 제1 및 제2 차단막 상에 감광막을 형성하고, 상기 감광막을 노광하고, 패터닝하여 감광 패턴을 형성하고, 상기 감광 패턴을 마스크로 상기 제1 및 제2 차단막을 패터닝하여 각각 제1 및 제2 차단 패턴을 형성하는 것을 더 포함하고, 상기 더미 마스크 패턴을 제거하는 것은, 상기 제1 차단 패턴을 마스크로 상기 더미 마스크 패턴을 제거하는 것을 포함하고, 상기 더미 핀형 패턴을 제거하는 것은, 상기 제2 차단 패턴을 마스크로, 상기 더미 핀형 패턴을 제거하는 것을 포함할 수 있다.A first mask layer covering the first mask pattern in the first region after forming the first mask pattern and the second mask pattern and a second mask layer in the second region on the second mask pattern, Forming a photosensitive film on the first and second blocking films, exposing and patterning the photosensitive film to form a photosensitive pattern, patterning the first and second blocking films using the photosensitive pattern as a mask, Wherein the step of removing the dummy mask pattern includes removing the dummy mask pattern with the first cutoff pattern as a mask, 2 < / RTI > intercept pattern as a mask to remove the dummy pinned pattern.
상기 제1 제2 트렌치의 깊이는 상기 제2 제2 트렌치의 깊이보다 얕을 수 있다.The depth of the first second trench may be shallower than the depth of the second second trench.
상기 제1 핀형 패턴을 형성하는 것은, 상기 제1 핀형 패턴과 상기 제1 제2 트렌치 사이에 위로 돌출되고, 상면의 기울기가 연속적인 스무드 패턴을 형성하는 것을 포함하고, 상기 제2 핀형 패턴을 형성하는 것은, 상기 제2 핀형 패턴과 상기 제2 제2 트렌치 사이에 위로 돌출되고, 상면의 기울기가 불연속적인 샤프 패턴을 형성하는 것을 포함할 수 있다.Wherein forming the first fin-shaped pattern comprises forming a smooth pattern that is upwardly projected between the first fin-shaped pattern and the first second trench and has a slope of the top surface to form a continuous smooth pattern, May include forming a sharp pattern that protrudes upward between the second fin-shaped pattern and the second second trench and has a top surface with a discontinuous slope.
상기 스무드 패턴의 상면은 상기 샤프 패턴의 상면보다 낮거나 같을 수 있다.The upper surface of the smooth pattern may be lower than or equal to the upper surface of the sharp pattern.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판 보다 돌출되고, 서로 대향되는 제1 및 제2 측면을 포함하는 제1 핀형 패턴, 상기 제1 측면에 형성되는 제1 트렌치, 상기 제2 측면에 형성되고, 상기 제1 트렌치보다 넓은 제2 트렌치 및 상기 제2 트렌치의 바닥면과 상기 제1 핀형 패턴의 측면 사이에 위로 볼록하게 형성되는 스무드 패턴을 포함한다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a first fin-shaped pattern protruding from a substrate and including first and second side surfaces opposed to each other; And a smooth pattern formed on the second side and formed to be convex upward between a bottom surface of the second trench and a side surface of the first fin-shaped pattern, the second trench being wider than the first trench.
상기 제2 트렌치는 상기 제1 트렌치보다 깊을 수 있다.The second trench may be deeper than the first trench.
상기 볼록부의 상면의 기울기는 연속적일 수 있다.The inclination of the upper surface of the convex portion may be continuous.
여기서, 상기 제2 트렌치의 측면과 상기 볼록부 사이에 위치하고 아래로 볼록한 제1 오목부와, 상기 볼록부와 상기 제2 트렌치의 바닥면 사이에 위치하고 아래로 볼록한 제2 오목부를 더 포함할 수 있다.The first trench may further include a first concave portion which is located between the side surface of the second trench and the convex portion and which is convex downward and a second concave portion which is located between the convex portion and the bottom surface of the second trench and which is convex downward .
상기 제1 및 제2 오목부의 상면의 기울기는 연속적일 수 있다.The inclination of the upper surface of the first and second concave portions may be continuous.
상기 제1 트렌치의 바닥면은 상기 스무드 패턴의 상면보다 높을 수 있다.The bottom surface of the first trench may be higher than the top surface of the smooth pattern.
여기서, 상기 제1 및 제2 트렌치의 일부를 채우는 소자 분리막을 더 포함할 수 있다.The device may further include an isolation layer filling the first and second trenches.
여기서, 상기 소자 분리막 아래에, 상기 제1 및 제2 트렌치의 측면과 바닥면을 따라 컨포말하게 형성되는 제1 라이너를 더 포함할 수 있다.Here, under the device isolation film, a first liner may be formed that is conformally formed along side and bottom surfaces of the first and second trenches.
상기 제1 라이너와 상기 제1 및 제2 트렌치의 측면과 바닥면 사이에 상기 제1 및 제2 트렌치의 측면과 바닥면을 따라 컨포말하게 형성되는 제2 라이너를 더 포함할 수 있다.And a second liner formed between the first liner and the side and bottom surfaces of the first and second trenches along a side and bottom surface of the first and second trenches.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 영역을 포함하는 기판, 상기 제1 영역에서, 상기 기판보다 돌출된 제1 핀형 패턴, 상기 제2 영역에서, 상기 기판보다 돌출된 제2 핀형 패턴, 상기 제1 영역에서, 상기 제1 핀형 패턴과 접하는 제1 딥 트렌치, 상기 제2 영역에서, 상기 제2 핀형 패턴과 접하는 제2 딥 트렌치, 상기 제1 딥 트렌치의 바닥면과 상기 제1 핀형 패턴 사이에 위로 돌출되는 스무드 패턴으로서, 상기 스무드 패턴의 상면의 기울기는 연속적인 스무드 패턴 및 상기 제2 딥 트렌치의 바닥면과 상기 제2 핀형 패턴 사이에 위로 돌출되는 샤프 패턴으로서, 상기 샤프 패턴의 상면의 기울기는 불연속적인 샤프 패턴를 포함한다.According to another aspect of the present invention, there is provided a semiconductor device including a substrate including first and second regions, a first fin pattern protruding from the substrate in the first region, A first deep trench in contact with the first fin-shaped pattern in the first region; a second deep trench in contact with the second fin-shaped pattern in the second region; a second deep trench protruding from the substrate; A smooth pattern that protrudes upward between the bottom surface of the deep trench and the first fin-shaped pattern, wherein the slope of the top surface of the smooth pattern is a continuous smooth pattern, and the top surface of the second deep- As the protruding sharp pattern, the inclination of the upper surface of the sharp pattern includes a discontinuous sharp pattern.
상기 스무드 패턴의 상면은 상기 샤프 패턴의 상면보다 낮을 수 있다.The upper surface of the smooth pattern may be lower than the upper surface of the sharp pattern.
상기 제1 딥 트렌치는 상기 제2 딥 트렌치보다 얕을 수 있다.The first deep trench may be shallower than the second deep trench.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 2는 도 1의 A - A'로 자른 단면도이다.
도 3은 도 1의 B - B'로 자른 단면도이다.
도 4는 도 1의 C - C'로 자른 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 6은 도 5의 D - D'로 자른 단면도이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 11은 도 10의 E - E'로 자른 단면도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치의 개념도이다.
도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 16 내지 도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 27 내지 도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 중간 단계의 도면들이다.1 is a layout diagram for explaining a semiconductor device according to some embodiments of the present invention.
2 is a cross-sectional view taken along the line A-A 'in FIG.
3 is a cross-sectional view taken along line B-B 'in FIG.
4 is a cross-sectional view taken along the line C-C 'in FIG.
5 is a layout diagram illustrating a semiconductor device according to some embodiments of the present invention.
6 is a sectional view taken along line D-D 'in FIG.
7 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention.
8 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention.
9 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention.
10 is a layout diagram for explaining a semiconductor device according to some embodiments of the present invention.
11 is a sectional view taken along the line E-E 'in Fig.
12 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention.
13 is a conceptual diagram of a semiconductor device according to some embodiments of the present invention.
14 is a block diagram of a SoC system including a semiconductor device according to embodiments of the present invention.
15 is a block diagram of an electronic system including a semiconductor device according to embodiments of the present invention.
FIGS. 16 through 26 are intermediate-level views for explaining a semiconductor device manufacturing method according to some embodiments of the present invention. FIG.
FIGS. 27 to 32 are views of intermediate stages for explaining a semiconductor device according to some embodiments of the present invention. FIG.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from and elucidated with reference to the embodiments described hereinafter in conjunction with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims. The relative sizes of layers and regions in the figures may be exaggerated for clarity of illustration. Like reference numerals refer to like elements throughout the specification.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. One element is referred to as being "connected to " or" coupled to "another element, either directly connected or coupled to another element, One case. On the other hand, when one element is referred to as being "directly connected to" or "directly coupled to " another element, it does not intervene another element in the middle.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. Like reference numerals refer to like elements throughout the specification. "And / or" include each and every combination of one or more of the mentioned items.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. It is to be understood that when an element or layer is referred to as being "on" or " on "of another element or layer, All included. On the other hand, a device being referred to as "directly on" or "directly above" indicates that no other device or layer is interposed in between.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. Although the first, second, etc. are used to describe various elements, components and / or sections, it is needless to say that these elements, components and / or sections are not limited by these terms. These terms are only used to distinguish one element, element or section from another element, element or section. Therefore, it goes without saying that the first element, the first element or the first section mentioned below may be the second element, the second element or the second section within the technical spirit of the present invention.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that the terms "comprises" and / or "comprising" used in the specification are intended to be inclusive in a manner similar to the components, steps, operations, and / Or additions.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless defined otherwise, all terms (including technical and scientific terms) used herein may be used in a sense commonly understood by one of ordinary skill in the art to which this invention belongs. Also, commonly used predefined terms are not ideally or excessively interpreted unless explicitly defined otherwise.
이하에서, 도 1 내지 도 4를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다.Hereinafter, with reference to Figs. 1 to 4, a semiconductor device according to some embodiments of the present invention will be described.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이고, 도 2는 도 1의 A - A'로 자른 단면도이다. 도 3은 도 1의 B - B'로 자른 단면도이고, 도 4는 도 1의 C - C'로 자른 단면도이다.FIG. 1 is a layout view for explaining a semiconductor device according to some embodiments of the present invention, and FIG. 2 is a sectional view taken along line A-A 'of FIG. FIG. 3 is a sectional view taken along line B-B 'of FIG. 1, and FIG. 4 is a sectional view taken along line C-C' of FIG.
도 1 내지 도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(10), 핀형 패턴(F), 딥 트렌치(DT), 소자 분리막(155), 층간 절연막(190), 게이트 전극(G), 게이트 절연막(130, 140), 게이트 스페이서(160) 및 소오스/드레인(E)을 포함할 수 있다.1 to 4, a semiconductor device according to some embodiments of the present invention includes a
기판(10)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(10)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.The
핀형 패턴(F)은 제1 방향(X)으로 길게 연장될 수 있다. 도 1에서는 핀형 패턴(F)이 직사각형 형태로 도시되었지만, 이에 한정되는 것은 아니다. 만일 핀형 패턴(F)이 직사각형 형태인 경우에는 핀형 패턴(F)은 제1 방향(X)으로 연장되는 장변과 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다. 이 때, 제2 방향(Y)은 제1 방향(X)과 평행하지 않고 교차되는 방향일 수 있다.The pin-like pattern F may be elongated in the first direction X. [ In Fig. 1, the pin-like pattern F is shown in a rectangular shape, but it is not limited thereto. If the pin-type pattern F is rectangular, the pin-type pattern F may include a long side extending in the first direction X and a short side extending in the second direction Y. At this time, the second direction Y may be a direction that is not parallel to the first direction X but intersects with the first direction X.
핀형 패턴(F)은 딥 트렌치(DT)에 의해서 정의될 수 있다. 구체적으로, 핀형 패턴(F)의 제1 방향(X)의 양 측에 딥 트렌치(DT)가 형성될 수 있다. 즉, 딥 트렌치(DT)는 핀형 패턴(F)을 기준으로 서로 반대 방향에서 핀형 패턴(F)과 접할 수 있다. 핀형 패턴(F)의 양측에 형성되는 딥 트렌치(DT)의 깊이는 서로 동일할 수 있다.The pin-like pattern F can be defined by a deep trench DT. Specifically, a deep trench DT may be formed on both sides of the first direction X of the pinned pattern F. [ That is, the deep trench DT can be in contact with the pinned pattern F in the opposite direction with respect to the pinned pattern F. The depths of the deep trenches DT formed on both sides of the fin-shaped pattern F may be equal to each other.
핀형 패턴(F)은 기판(10)의 일부를 식각하여 형성된 것일 수도 있고, 기판(10)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀형 패턴(F)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 패턴(F)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. The pinned pattern F may be formed by etching a part of the
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 핀형 패턴(F)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.For example, when the IV-IV compound semiconductor is taken as an example, the pinned pattern (F) is a binary compound containing at least two of carbon (C), silicon (Si), germanium (Ge) binary compounds, ternary compounds, or compounds doped with group IV elements.
III-V족 화합물 반도체를 예로 들면, 핀형 패턴(F)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.In the case of a III-V group compound semiconductor, for example, the pinned pattern (F) is a group III element containing at least one of aluminum (Al), gallium (Ga) and indium (In) ) And antimony (Sb) are combined to form one of the binary compound, the ternary compound or the siliceous compound.
본 발명의 실시예들에 따른 반도체 장치에서, 핀형 패턴(F)은 실리콘을 포함하는 것으로 설명한다. In the semiconductor device according to the embodiments of the present invention, the pinned pattern F is described as including silicon.
소자 분리막(155)은 딥 트렌치(DT)의 일부를 채울 수 있다. 소자 분리막(155)은 핀형 패턴(F)의 측면의 일부를 둘러쌀 수 있다.The
소자 분리막(155)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The
소자 분리막(155)은 특정한 응력(stress) 특성을 가질 수 있다. 즉, 소자 분리막(155)은 증착된 뒤에 열처리에 의해서 그 부피가 수축되어 인장 응력(tensile stresss) 특성을 가질 수 있다. The
액티브 영역(ACT)은 핀형 패턴(F)을 포함할 수 있다. 액티브 영역(ACT)은 핀형 패턴(F)의 양 쪽에 위치한 딥 트렌치(DT)의 일부를 포함할 수 있다.The active area ACT may include a pinned pattern F. [ The active area ACT may include a portion of the deep trench DT located on both sides of the pinned pattern F. [
게이트 전극(G)은 제2 방향(Y)으로 연장될 수 있다. 게이트 전극(G)은 핀형 패턴(F) 상에서, 핀형 패턴(F)과 서로 교차될 수 있다. 즉, 게이트 전극(G)은 핀형 패턴(F)과 오버랩되는 부분을 포함할 수 있다. 핀형 패턴(F)은 게이트 전극(G)과 오버랩되는 부분과 오버랩되지 않는 부분을 각각 포함할 수 있다.The gate electrode G may extend in the second direction Y. [ The gate electrode G may intersect with the pinned pattern F on the pinned pattern F. [ That is, the gate electrode G may include a portion overlapping with the pinned pattern F. The pin-shaped pattern F may include a portion overlapping the gate electrode G and a portion overlapping the gate electrode G, respectively.
도 1 및 도 2를 참고하여 예를 들면, 핀형 패턴(F)은 게이트 전극(G)과 오버랩되는 제1 부분(F-1)과, 게이트 전극(G)과 오버랩되지 않는 제2 부분(F-2)을 포함할 수 있다. 핀형 패턴(F)의 제2 부분(F-2)은 핀형 패턴(F)의 제1 부분(F-1)을 중심으로, 제1 방향(X)으로 양측에 배치될 수 있다. 1 and 2, for example, the pinned pattern F includes a first portion F-1 overlapping the gate electrode G and a second portion F not overlapping the gate electrode G, -2). The second portion F-2 of the pin-shaped pattern F may be disposed on both sides in the first direction X about the first portion F-1 of the pinned pattern F. [
도 2 및 도 3을 참고하면, 게이트 전극(G)은 일함수 메탈(MG1) 및 필 메탈(MG2)을 포함할 수 있다. 일함수 메탈(MG1)은 일함수 조절을 하고, 필 메탈(MG2)은 일함수 메탈(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 일함수 메탈(MG1)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.2 and 3, the gate electrode G may include a work function metal MG1 and a fill metal MG2. The work function metal (MG1) controls the work function and the fill metal (MG2) functions to fill the space formed by the work function metal (MG1). The work function metal (MG1) may be, for example, an N-type work function metal, a P-type work function metal, or a combination thereof.
본 발명의 몇몇 실시예에서 게이트 전극(G)이 속한 액티브 영역(ACT)은 N형 액티브 영역일 수 있으므로, 일함수 메탈(MG1)은 N형 일함수 메탈일 수 있다. 예를 들어, 일함수 메탈(MG1)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 필 메탈(MG2)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.In some embodiments of the present invention, the active region ACT to which the gate electrode G belongs may be an N-type active region, so that the work function metal MG1 may be an N-type workfunction metal. For example, the work function metal (MG1) may include, but is not limited to, at least one of TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN, . The fill metal MG2 may include, but is not limited to, at least one of W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe or a metal alloy.
반대로, 본 발명의 몇몇 실시예에서 게이트 전극(G)이 속한 액티브 영역(ACT)은 P형 액티브 영역일 수 있으므로, 일함수 메탈(MG1)은 N형 일함수 메탈 및 P형 일함수 메탈의 조합일 수 있다. 예를 들어, 일함수 메탈(MG1)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 필 메탈(MG2)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.Conversely, in some embodiments of the present invention, the active region ACT to which the gate electrode G belongs may be a P-type active region, so that the work function metal MG1 may be a combination of N-type work function metal and P- Lt; / RTI > For example, the work function metal (MG1) may include, but is not limited to, at least one of TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN, . The fill metal MG2 may include, but is not limited to, at least one of W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe or a metal alloy.
이러한 게이트 전극(G)은 예를 들어, 리플레이스먼트 공정(replacement process)또는 게이트 라스트 공정(gate last process)을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.The gate electrode G may be formed through, for example, a replacement process or a gate last process, but is not limited thereto.
게이트 절연막(130, 140)은 핀형 패턴(F)과 게이트 전극(G)의 사이 및 소자 분리막(155)과 게이트 전극(G)의 사이에 형성될 수 있다. 게이트 절연막(130, 140)은 계면막(130)과 고유전율막(140)을 포함할 수 있다.The
계면막(130)은 핀형 패턴(F)의 일부를 산화시켜 형성될 수 있다. 계면막(130)은 소자 분리막(155)의 상면보다 위로 돌출된 핀형 패턴(F)의 프로파일을 따라서 형성될 수 있다. 핀형 패턴(F)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 계면막(130)은 실리콘 산화막을 포함할 수 있다.The
도 3에서, 계면막(130)은 소자 분리막(155)의 상면을 따라서 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 계면막(130)의 형성 방법에 따라서, 계면막(130)은 소자 분리막(155)의 상면을 따라서 형성될 수도 있다.3, the
또는, 소자 분리막(155)이 실리콘 산화물을 포함하는 경우여도, 소자 분리막(155)에 포함된 실리콘 산화물의 물성과 계면막(130)에 포함된 실리콘 산화막의 물성이 다를 경우, 계면막(130)은 소자 분리막(155)의 상면을 따라서 형성될 수도 있다.In the case where the
고유전율막(140)은 계면막(130)과 게이트 전극(G) 사이에 형성될 수 있다. 고유전율막(140)은 소자 분리막(155)의 상면보다 위로 돌출된 핀형 패턴(F)의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율막(140)은 게이트 전극(G)과 소자 분리막(155)사이에 형성될 수 있다.The high-
고유전율막(140)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전율막(140)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.The high-
게이트 스페이서(160)는 제2 방향(Y)으로 연장된 게이트 전극(G)의 측벽 상에 배치될 수 있다. 게이트 스페이서(160)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.The gate spacer 160 may be disposed on the sidewall of the gate electrode G extending in the second direction Y. [ Gate spacers 160 may include, for example, silicon nitride (SiN), silicon oxynitride (SiON), silicon oxide (SiO 2), silicon nitride pellets (SiOCN) and at least one of a combination of the two.
게이트 스페이서(160)는 도면에서는 예시적으로 단일막으로 도시하였지만, 복수의 막이 적층된 다중 스페이서일 수 있다. 게이트 스페이서(160)의 형상 및 게이트 스페이서(160)를 이루는 다중 스페이서 각각의 형상은 제조 공정 또는 용도에 따라 I 또는 L자형 혹은 이들의 조합일 수 있다.Although the gate spacer 160 is illustratively shown as a single film in the drawing, it may be a multiple spacer in which a plurality of films are stacked. The shape of gate spacer 160 and the shape of each of the multiple spacers forming gate spacer 160 may be I or L or a combination thereof depending on the manufacturing process or application.
도 2를 참고하면, 소오스/드레인(E)은 게이트 전극(G)의 제1 방향(X)의 양측에, 핀형 패턴(F) 상에 각각 형성될 수 있다. 소오스/드레인(E)은 핀형 패턴(F) 상에서 각각 형성될 수 있다. 예를 들어, 소오스/드레인(E)은 핀형 패턴(F)의 제2 부분(F-2) 상에 형성될 수 있다.2, the source / drain E may be formed on the pinned pattern F on both sides of the gate electrode G in the first direction X, respectively. The source / drain E may be formed on the pinned pattern F, respectively. For example, the source / drain E may be formed on the second portion F-2 of the pinned pattern F. [
소오스/드레인(E)은 에피 공정에 의해 형성된 에피층를 포함할 수 있다. 또한, 소오스/드레인(E)은 상승된 소오스/드레인일 수 있다. 소오스/드레인(E)은 예를 들어, SiGe 에피택셜층 또는 Si에피택셜층일 수 있다. 단, 이에 제한되는 것은 아니다. 소오스/드레인(E)은 핀형 패턴(F)의 제2 부분(F-2)에 형성된 리세스(Fr)를 채울 수 있다. The source / drain (E) may comprise an epi layer formed by an epi process. Also, the source / drain E may be an elevated source / drain. The source / drain E may be, for example, a SiGe epitaxial layer or a Si epitaxial layer. However, the present invention is not limited thereto. The source / drain E may fill the recess Fr formed in the second portion F-2 of the pinned pattern F. [
액티브 영역(ACT)에서는 본 발명의 실시예에 따른 반도체 장치가 N형 트랜지스터인 경우에는, 소오스/드레인(E)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 핀형 패턴(F)이 실리콘일 때, 소오스/드레인(E)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다. 예를 들어, 인장 스트레스 물질은 핀형 패턴(F)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.In the active area ACT, when the semiconductor device according to the embodiment of the present invention is an N-type transistor, the source / drain E may include a tensile stress material. For example, when the pinned pattern F is silicon, the source / drain E may comprise a material having a smaller lattice constant than silicon (e.g., SiC). For example, the tensile stress material can enhance the mobility of carriers in the channel region by applying tensile stress to the pinned pattern F.
층간 절연막(190)은 핀형 패턴(F)과, 소오스/드레인(E)과, 게이트 전극(G) 등을 덮을 수 있다. 층간 절연막(190)은 소자 분리막(120) 상에 형성될 수 있다. The
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The
액티브 영역(ACT)에서는 본 발명의 실시예에 따른 반도체 장치가 P형 트랜지스터인 경우에는, 소오스/드레인(E)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 핀형 패턴(F)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다. In the active area ACT, when the semiconductor device according to the embodiment of the present invention is a P-type transistor, the source / drain E may include a compressive stress material. For example, the compressive stress material may be a material having a larger lattice constant than Si, and may be, for example, SiGe. For example, the compressive stress material can increase the mobility of carriers in the channel region by applying compressive stress to the pinned pattern F. [
핀형 패턴(F)은 단차(S) 및 스무드 패턴(SP)을 포함할 수 있다.The pin-like pattern F may include a step S and a smooth pattern SP.
구체적으로, 핀형 패턴(F)은 단차(S)에 의해서 하부와 상부로 구분될 수 있다. 즉, 핀형 패턴(F)의 하부는 기판(10)에서 돌출된 핀형 패턴(F)의 단차(S)까지의 부분으로 정의될 수 있다. 마찬가지로 핀형 패턴(F)의 상부는 단차(S) 부터 핀형 패턴(F)의 최상부까지로 정의될 수 있다. 핀형 패턴(F)의 하부의 폭(WF2)은 핀형 패턴(F)의 상부의 폭(WF1)보다 클 수 있다. Specifically, the pin-shaped pattern F can be divided into a lower portion and an upper portion by the step S. That is, the lower portion of the pinned pattern F can be defined as a portion up to the step S of the pinned pattern F protruding from the
"단차"는 본 명세서에서 표면의 기울기가 감소하다가 다시 증가하는 지점 혹은 영역을 의미하거나, 표면의 기울기가 증가하다가 다시 감소하는 지점 혹은 영역을 의미한다. 즉, "단차"는 표면의 프로파일의 변곡점(point of inflection)을 포함하는 의미일 수 있다. 다시 말하면, "단차"는 표면의 프로파일이 위로 볼록 곡선에서 아래로 볼록 곡선으로 변하는 지점 혹은 영역이거나, 표면의 프로파일이 아래로 볼록 곡선에서 위로 볼록 곡선으로 변하는 지점 혹은 영역일 수 있다. 즉, "단차"는 프로파일의 기울기의 변화량의 부호가 바뀌는 지점 혹은 영역을 의미한다.The term "step" means a point or region where the slope of the surface decreases and then increases again, or a point or region where the slope of the surface increases and then decreases again. That is, "stepped" may be meant to include a point of inflection of the profile of the surface. In other words, the "step" may be a point or an area where the profile of the surface changes from a convex curve downward to a convex curve, or a point or a region where the profile of the surface changes from convex curve to convex curve downward. In other words, "step" means the point or region where the sign of the amount of change of the slope of the profile changes.
따라서, 단차(S)는 핀형 패턴(F)의 측면 프로파일의 기울기의 변화량의 부호가 바뀌는 지점 혹은 영역일 수 있다. 즉, 단차(S)는 핀형 패턴(F)의 측면의 프로파일이 위로 볼록 곡선에서 아래로 볼록 곡선으로 변하는 지점 혹은 영역이거나, 아래로 볼록 곡선에서 위로 볼록 곡선으로 변하는 지점 혹은 영역일 수 있다.Therefore, the step S may be a point or an area where the sign of the amount of change of the slope of the side profile of the pin-like pattern F is changed. That is, the step S may be a point or an area where the profile of the side surface of the pinned pattern F changes from a convex curve to a convex curve downward, or a point or a region that changes from a convex curve to a convex curve downward.
핀형 패턴(F)의 하부는 소자 분리막(155)과 접할 수 있다. 소자 분리막(155)은 핀형 패턴(F)의 양 측에서 핀형 패턴(F)의 하부를 둘러쌀 수 있다. 핀형 패턴(F)의 상부는 게이트 절연막(130, 140)에 의해서 둘러쌀 수 있다.The lower portion of the pin-shaped pattern F can be in contact with the
핀형 패턴(F)의 하부는 기판(10)과 가까울수록 폭이 넓어질 수 있다. 즉, 핀형 패턴(F)의 하부는 기판(10)과 멀어질수록 폭이 좁아질 수 있다.The lower portion of the pin-type pattern F may be wider as it is closer to the
스무드 패턴(SP)은 딥 트렌치(DT)의 바닥면과 측면 사이에 형성될 수 있다. 즉, 스무드 패턴(SP)은 딥 트렌치(DT)의 바닥면과 핀형 패턴(F)의 측면 사이에 형성될 수 있다. 스무드 패턴(SP)은 딥 트렌치(DT)의 바닥면과 측면 사이에 위로 볼록하게 형성될 수 있다. 구체적으로는 스무드 패턴(SP)은 핀형 패턴(F)의 외부쪽으로도 볼록하게 형성될 수 있다. 즉, 스무드 패턴(SP)은 위와 핀형 패턴(F)의 외부 방향의 대각선 방향으로 볼록하게 형성될 수 있다.The smooth pattern SP may be formed between the bottom surface and the side surface of the deep trench DT. That is, the smooth pattern SP can be formed between the bottom surface of the deep trench DT and the side surface of the pinned pattern F. [ The smooth pattern SP may be formed to be convex upward between the bottom surface and the side surface of the deep trench DT. Specifically, the smooth pattern SP may be formed to be convex even on the outer side of the fin-shaped pattern F. [ That is, the smooth pattern SP can be formed to be convex in the diagonal direction of the outermost direction of the pin-like pattern F.
스무드 패턴(SP)은 핀형 패턴(F)의 측면 방향으로 볼록하게 형성될 수 있으므로, 스무드 패턴(SP)이 있는 부분의 핀형 패턴(F)의 폭(WF3)은 핀형 패턴(F)의 하부의 폭(WF2) 및 핀형 패턴(F)의 상부의 폭(WF1)보다 넓을 수 있다.The width WF3 of the pinned pattern F at the portion where the smooth pattern SP is present is smaller than the width WF2 of the portion at the bottom of the pinned pattern F because the smooth pattern SP can be formed to be convex in the lateral direction of the pinned pattern F. [ Can be wider than the width WF1 of the upper portion of the pinned pattern F and the width WF2.
스무드 패턴(SP)의 상면은 곡면으로 형성될 수 있다. 즉, 스무드 패턴(SP)의 상면의 기울기는 연속적일 수 있다. 스무드 패턴(SP)은 핀형 패턴이 커팅되는 공정에서 형성되는 뾰족한 부분이 여러번의 식각과정을 통해서 연마되면서 형성될 수 있다. 상기 뾰족한 부분은 상면의 기울기가 불연속적인 부분을 포함할 수 있다. 상기 식각과정을 통해서, 상기 상면의 기울기가 불연속적인 부분은 제거되고, 스무드 패턴(SP)의 상면은 전체적으로 기울기가 연속적일 수 있다.The upper surface of the smooth pattern SP may be formed into a curved surface. That is, the slope of the upper surface of the smooth pattern SP may be continuous. The smooth pattern SP may be formed by polishing the sharp portion formed in the process of cutting the fin-shaped pattern through the etching process several times. The pointed portion may include a portion where the slope of the upper surface is discontinuous. Through the etching process, the portion where the slope of the upper surface is discontinuous is removed, and the upper surface of the smooth pattern SP may be inclined as a whole.
스무드 패턴(SP)과 핀형 패턴(F)의 측면의 사이에는 제1 오목부(CP1)가 형성될 수 있다. 제1 오목부(CP1)는 핀형 패턴(F)의 내부 방향 및 아래 방향으로 볼록한 형상일 수 있다. 즉, 제1 오목부(CP1)는 핀형 패턴(F)의 내부 방향 및 아래 방향의 대각 방향으로 움푹 들어간 형상일 수 있다. 제1 오목부(CP1)의 하면은 딥 트렌치(DT)의 바닥면보다 높게 형성될 수 있다.The first concave portion CP1 may be formed between the side surface of the smooth pattern SP and the side surface of the fin pattern F. [ The first concave portion CP1 may have a convex shape in the inward direction and the downward direction of the pinned pattern F. [ That is, the first concave portion CP1 may have a recessed shape in the inward direction of the pinned pattern F and the diagonal direction in the downward direction. The lower surface of the first concave portion CP1 may be formed higher than the bottom surface of the deep trench DT.
제1 오목부(CP1)의 상면의 기울기는 연속적일 수 있다. 즉, 제1 오목부(CP1) 역시 여러 번의 식각과정을 통해서 연마되면서 곡면이 될 수 있다. 제1 오목부(CP1)와 스무드 패턴(SP)이 연결되는 상면의 기울기도 연속적일 수 있다.The inclination of the upper surface of the first concave portion CP1 may be continuous. That is, the first concave portion CP1 may be curved through polishing several times. The slope of the top surface to which the first concave portion CP1 and the smooth pattern SP are connected may also be continuous.
스무드 패턴(SP)과 딥 트렌치(DT)의 바닥면의 사이에는 제2 오목부(CP2)가 형성될 수 있다. 제2 오목부(CP2)는 핀형 패턴(F)의 내부 방향 및 아래 방향으로 볼록한 형상일 수 있다. 즉, 제2 오목부(CP2)는 핀형 패턴(F)의 내부 방향 및 아래 방향의 대각 방향으로 움푹 들어간 형상일 수 있다. 제1 오목부(CP1)의 하면은 제1 오목부(CP1)의 하면보다 낮게 형성될 수 있다.The second concave portion CP2 may be formed between the smooth pattern SP and the bottom surface of the deep trench DT. The second concave portion CP2 may be convex inward and downward of the pinned pattern F. [ That is, the second concave portion CP2 may have a recessed shape in an inward direction of the pinned pattern F and a diagonal direction in the downward direction. The lower surface of the first concave portion CP1 may be formed lower than the lower surface of the first concave portion CP1.
제2 오목부(CP2)의 상면의 기울기는 연속적일 수 있다. 즉, 제2 오목부(CP2) 역시 여러 번의 식각과정을 통해서 연마되면서 곡면이 될 수 있다. 제2 오목부(CP2)와 스무드 패턴(SP)이 연결되는 상면의 기울기도 연속적일 수 있다.The inclination of the upper surface of the second concave portion CP2 may be continuous. That is, the second concave portion CP2 may be curved by being polished through several etching processes. The slope of the top surface to which the second concave portion CP2 and the smooth pattern SP are connected may be continuous.
이에 따라, 제1 오목부(CP1), 스무드 패턴(SP) 및 제2 오목부(CP2)의 서로 연결되는 상면은 전체적으로 기울기가 연속적일 수 있다. 단, 이 때, 기울기가 "연속"적이다는 것은 표면의 미세한 결함에 의해서 형성되는 기울기의 불연속을 포함하는 개념이다.Accordingly, the upper surfaces of the first concave portion CP1, the smooth pattern SP, and the second concave portion CP2 connected to each other can be inclined as a whole. However, at this time, the inclination being "continuous" is a concept involving the discontinuity of the inclination formed by the fine defects on the surface.
스무드 패턴(SP)은 핀형 패턴(F)과 딥 트렌치(DT)가 접하는 부분에 형성될 수 있다. 도 3에서는 핀형 패턴(F)의 양 측면에 딥 트렌치(DT)가 형성되므로, 스무드 패턴(SP)도 핀형 패턴(F)의 양 측면에 형성될 수 있다. The smooth pattern SP may be formed at a portion where the pinned pattern F and the deep trench DT are in contact with each other. 3, a deep trench DT is formed on both sides of the pin-type pattern F, so that the smooth pattern SP can be formed on both sides of the pin-type pattern F. Fig.
본 발명의 몇몇 실시예에 따른 반도체 장치는 핀형 패턴(F)의 측면에 샤프하게 형성되는 부분을 스무드하게 형성할 수 있다. 만일 상기 샤프하게 형성되는 패턴이 그 형상 대로 남아있는 경우에는 고스트 핀형 패턴으로 작용할 수 있다. 고스트 핀형 패턴이란 제거하고자 한 핀형 패턴이 제거되지 못한 상태로 남아있어서, 문제를 일으키는 것을 말한다. 구체적으로, 고스트 핀형 패턴이 형성되면, 소오스/드레인(E)을 형성하는 동안에 고스트 핀형 패턴 상에도 에피층이 성장하여 소오스/드레인(E)과 단락될 수도 있고, 핀형 패턴(F)의 채널 영역에 전기적인 영향을 줄 수 있다. 이에 따라, 반도체 장치의 신뢰성 및 동작 특성을 저하시킬 수 있다.The semiconductor device according to some embodiments of the present invention can smoothly form a portion that is formed to be sharp on the side surface of the fin pattern F. [ If the sharply formed pattern remains in that shape, it can act as a ghost pinned pattern. A ghost pin pattern is one that causes the pin pattern to be removed to remain unremoved, causing problems. Specifically, when the ghost fin pattern is formed, the epitaxial layer may also grow on the ghost fin pattern during formation of the source / drain E to short-circuit with the source / drain (E) Can be electrically influenced. As a result, reliability and operational characteristics of the semiconductor device can be reduced.
따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치는 상기 고스트 핀의 발생을 억제함에 따라, 신뢰성 및 동작 특성을 향상시킬 수 있다. 나아가, 스무드 패턴(SP)의 형성에 의해서, 핀형 패턴(F)의 누설 전류가 줄어드는 효과도 불러올 수 있다.Therefore, the semiconductor device according to some embodiments of the present invention can improve the reliability and the operation characteristics by suppressing the generation of the ghost pin. Furthermore, by forming the smooth pattern SP, the effect of reducing the leakage current of the pinned pattern F can also be invited.
이하, 도 5 및 도 6을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 4의 실시예와 중복되는 부분은 간략히 하거나 생략한다.Hereinafter, with reference to FIGS. 5 and 6, a semiconductor device according to some embodiments of the present invention will be described. FIG. The portions overlapping the embodiments of Figs. 1 to 4 are simplified or omitted.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이고, 도 6은 도 5의 D - D'로 자른 단면도이다.FIG. 5 is a layout view for explaining a semiconductor device according to some embodiments of the present invention, and FIG. 6 is a sectional view taken along line D-D 'of FIG.
도 5 및 도 6을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 핀형 패턴(F1, F2), 쉘로우 트렌치(ST) 및 제1 딥 트렌치(DT1)를 포함할 수 있다.5 and 6, a semiconductor device according to some embodiments of the present invention may include first and second fin patterns F1 and F2, a shallow trench ST and a first deep trench DT1. have.
제1 및 제2 핀형 패턴(F1, F2)은 제1 방향(X1)으로 길게 연장될 수 있다. 제1 및 제2 핀형 패턴(F1, F2)은 제2 방향(Y1)으로 서로 이격되어 배치될 수 있다. 제1 및 제2 핀형 패턴(F1, F2)은 쉘로우 트렌치(ST) 및 제1 딥 트렌치(DT1)에 의해서 정의될 수 있다. 구체적으로, 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2)은 쉘로우 트렌치(ST)에 의해서 서로 이격될 수 있다. 쉘로우 트렌치(ST)는 제1 핀형 패턴(F1)의 제2 핀형 패턴(F2)과 대향하는 측면에 형성될 수 있다. 제1 딥 트렌치(DT1)는 제1 핀형 패턴(F1)을 기준으로 쉘로우 트렌치(ST)와 대향하지 않는 측면에 형성될 수 있다. 제1 딥 트렌치(DT1)는 제2 핀형 패턴(F2)을 기준으로 쉘로우 트렌치(ST)와 대향하지 않는 측면에 형성될 수 있다.The first and second fin-shaped patterns F1 and F2 may be elongated in the first direction X1. The first and second fin patterns F1 and F2 may be disposed apart from each other in the second direction Y1. The first and second fin-shaped patterns F1 and F2 may be defined by the shallow trench ST and the first deep trench DT1. Specifically, the first fin type pattern F1 and the second fin type pattern F2 may be spaced apart from each other by the shallow trench ST. The shallow trench ST may be formed on a side opposite to the second fin-shaped pattern F2 of the first fin-shaped pattern F1. The first deep trench DT1 may be formed on the side not opposed to the shallow trench ST with respect to the first fin pattern F1. The first deep trench DT1 may be formed on the side not opposed to the shallow trench ST with respect to the second fin-shaped pattern F2.
쉘로우 트렌치(ST)는 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2) 사이에 형성될 수 있다. 쉘로우 트렌치(ST)의 깊이는 제1 딥 트렌치(DT)의 깊이보다 얕을 수 있다. 쉘로우 트렌치(ST)의 폭(W1)은 제1 딥 트렌치(DT)의 폭(W2)보다 좁을 수 있다.The shallow trench ST may be formed between the first fin type pattern F1 and the second fin type pattern F2. The depth of the shallow trench ST may be shallower than the depth of the first deep trench DT. The width W1 of the shallow trench ST may be narrower than the width W2 of the first deep trench DT.
스무드 패턴(SP)은 핀형 패턴(F)과 제1 딥 트렌치(DT)가 접하는 부분에 형성될 수 있다. 스무드 패턴(SP)은 핀형 패턴(F)과 쉘로우 트렌치(ST)가 접하는 부분에는 형성되지 않을 수 있다. 스무드 패턴(SP)의 상면은 쉘로우 트렌치(ST)의 바닥면보다 낮을 수 있다. 단, 이에 제한되는 것은 아니다. 스무드 패턴(SP)의 상면은 쉘로우 트렌치(ST)의 바닥면보다 높을 수도 있다.The smooth pattern SP may be formed at a portion where the pinned pattern F and the first deep trench DT are in contact with each other. The smooth pattern SP may not be formed at the portion where the pinned pattern F and the shallow trench ST are in contact with each other. The upper surface of the smooth pattern SP may be lower than the bottom surface of the shallow trench ST. However, the present invention is not limited thereto. The upper surface of the smooth pattern SP may be higher than the bottom surface of the shallow trench ST.
제1 오목부(CP1)의 바닥면은 쉘로우 트렌치(ST)의 바닥면보다 낮거나 같을 수 있다. 제1 오목부(CP1)는 기판(10)의 상면에서 쉘로우 트렌치(ST)와 동일한 깊이만큼 식각되는 부분일 수 있다.The bottom surface of the first concave portion CP1 may be lower than or equal to the bottom surface of the shallow trench ST. The first concave portion CP1 may be a portion that is etched by the same depth as the shallow trench ST on the upper surface of the
제2 오목부(CP2)의 바닥면은 쉘로우 트렌치(ST)의 바닥면보다 낮을 수 있다. 제2 오목부(CP2)는 기판(10)의 상면에서 쉘로우 트렌치(ST)가 형성되기 전에 이미 식각이 먼저 되어 있는 부분일 수 있다. 이에 따라, 제2 오목부(CP2)는 쉘로우 트렌치(ST)의 바닥면보다 더 깊게 형성될 수 있다.The bottom surface of the second concave portion CP2 may be lower than the bottom surface of the shallow trench ST. The second concave portion CP2 may be a portion where etching is already performed before forming the shallow trench ST on the upper surface of the
이하, 도 5 및 도 7을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 6의 실시예와 중복되는 부분은 간략히 하거나 생략한다.Hereinafter, with reference to FIGS. 5 and 7, a semiconductor device according to some embodiments of the present invention will be described. FIG. The portions overlapping with the embodiments of Figs. 1 to 6 are simplified or omitted.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 7은 도 5의 D - D'을 자른 도면이다. 도 7은 편의상 도 6의 게이트 절연막(130, 140) 및 게이트 전극(G)을 도시하지 않았다.7 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention. 7 is a view cut along line D-D 'in FIG. 7 does not show the
도 5 및 도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 라이너(L1)를 포함한다.5 and 7, a semiconductor device according to some embodiments of the present invention includes a first liner L1.
제1 라이너(L1)는 제1 및 제2 핀형 패턴(F1, F2)의 측면에 형성될 수 있다. 제1 라이너(L1)는 제1 및 제2 핀형 패턴(F1, F2)의 측면의 표면의 프로파일을 따라 컨포말하게(conformally) 형성될 수 있다. 나아가, 제1 라이너(L1)는 쉘로우 트렌치(ST) 및 제1 딥 트렌치(DT)의 바닥면을 따라서 형성될 수도 있다. 또한, 제1 라이너(L1)는 쉘로우 트렌치(ST) 및 제1 딥 트렌치(DT)의 측벽의 일부를 따라서 형성될 수 있다. 제1 라이너(L1)는 제1 및 제2 핀형 패턴(F1, F2)과 소자 분리막(155)의 사이에 형성될 수 있다. 즉, 제1 라이너(L1)는 제1 및 제2 핀형 패턴(F1, F2)의 하부의 표면에 형성되고, 단차(S)를 기준으로 위에 형성된 상부의 표면에는 형성되지 않을 수 있다. 단, 이에 제한되는 것은 아니고, 제조 공정에 따라 상기 상부의 표면에도 형성될 수 있다. 마찬가지로, 제1 라이너(L1)는 그 재질 및 제조 공정에 따라 제1 및 제2 핀형 패턴(F1, F2)의 표면뿐만 아니라 기판(10)의 상면에도 형성될 수도 있다. The first liner L1 may be formed on the side surfaces of the first and second pinned patterns F1 and F2. The first liner L1 may be conformally formed along the profile of the side surface of the first and second fin patterns F1 and F2. Further, the first liner L1 may be formed along the bottom surface of the shallow trench ST and the first deep trench DT. In addition, the first liner L1 may be formed along a part of the side wall of the shallow trench ST and the first deep trench DT. The first liner L1 may be formed between the first and second fin patterns F1 and F2 and the
제1 라이너(L1)는 제1 및 제2 핀형 패턴(F1, F2)의 채널 영역에 제1 응력을 인가하는 물질로 형성될 수 있다. 제1 라이너(L1)는 상기 제1 및 제2 핀형 패턴(F1, F2)의 채널 영역에 제1 응력을 도입함으로써 상기 채널 영역에서의 캐리어 이동도를 개선하는 역할을 할 수 있다. 일부 실시예들에서, 상기 채널 영역이 N 형 채널 영역인 경우 제1 라이너(L1)는 상기 채널 영역에 인장 응력을 인가하는 물질로 이루어질 수 있다. 예를 들면, 제1 라이너(L1)는 SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SiO2 (silicon dioxide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 라이너(L1)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.The first liner L1 may be formed of a material that applies a first stress to the channel regions of the first and second fin patterns F1 and F2. The first liner L1 can improve the carrier mobility in the channel region by introducing a first stress to the channel regions of the first and second pinned patterns F1 and F2. In some embodiments, if the channel region is an N-type channel region, the first liner (L1) may be made of a material that applies a tensile stress to the channel region. For example, the first liner L1 may be a silicon nitride (SiN), a silicon oxynitride (SiON), a silicon boronitride (SiBN), a silicon carbide (SiC), a SiC: H, a SiCN, SiCN: H, SiOCN, SiOCN: H , Silicon oxycarbide (SiOC), silicon dioxide (SiO 2), polysilicon, or combinations thereof. In some embodiments, the first liner (L1) may have a thickness of about 10-100 Angstroms.
이하, 도 5 및 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 7의 실시예와 중복되는 부분은 간략히 하거나 생략한다.Hereinafter, with reference to FIGS. 5 and 8, a semiconductor device according to some embodiments of the present invention will be described. The portions overlapping the embodiments of Figs. 1 to 7 are simplified or omitted.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 8은 도 5의 D - D'을 자른 도면이다. 도 8은 편의상 도 6의 게이트 절연막(130, 140) 및 게이트 전극(G)을 도시하지 않았다.8 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention. 8 is a cross-sectional view taken along line D-D 'in FIG. 8 does not show the
도 5 및 도 8을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 라이너(L2)를 더 포함할 수 있다.5 and 8, the semiconductor device according to some embodiments of the present invention may further include a second liner L2.
제2 라이너(L2)는 제1 라이너(L1) 및 제1 및 제2 핀형 패턴(F1, F2) 사이에 형성될 수 있다. The second liner L2 may be formed between the first liner L1 and the first and second fin patterns F1 and F2.
제2 라이너(L2)는 산화막으로 이루어질 수 있다. 예를 들면, 상기 제2 라이너(L2)는 자연산화막으로 이루어질 수 있다. 일부 실시예들에서, 제2 라이너(L2)를 구성하는 산화막은 제1 및 제2 핀형 패턴(F1, F2)의 표면을 열산화시키는 공정을 수행하여 얻어질 수 있다. 일부 실시예들에서, 제2 라이너(L2)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.The second liner L2 may be formed of an oxide film. For example, the second liner L2 may be a natural oxide film. In some embodiments, the oxide film constituting the second liner L2 can be obtained by performing a process of thermally oxidizing the surfaces of the first and second fin patterns F1 and F2. In some embodiments, the second liner L2 may have a thickness of about 10-100 A.
이하, 도 5 및 도 9을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 8의 실시예와 중복되는 부분은 간략히 하거나 생략한다.Hereinafter, with reference to Figs. 5 and 9, a semiconductor device according to some embodiments of the present invention will be described. The parts overlapping the embodiments of Figs. 1 to 8 are simplified or omitted.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 9는 도 5의 D - D'을 자른 도면이다. 도 9는 편의상 도 6의 게이트 절연막(130, 140) 및 게이트 전극(G)을 도시하지 않았다.9 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention. FIG. 9 is a cross-sectional view taken along the line D-D 'in FIG. 9 does not show the
도 5 및 도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 및 제2 핀형 패턴(F1, F2)은 기울어질 수 있다.Referring to Figs. 5 and 9, the first and second fin patterns F1 and F2 of the semiconductor device according to some embodiments of the present invention may be inclined.
소자 분리막(155)은 특정한 응력(stress) 특성을 가질 수 있다. 즉, 소자 분리막(155)은 증착된 뒤에 열처리에 의해서 그 부피가 수축되어 인장 응력(tensile stresss) 특성을 가질 수 있다. 소자 분리막(155)이 가지는 인장 응력 특성에 의해서 소자 분리막(155)의 부피에 따라 제1 및 제2 핀형 패턴(F1, F2)의 기울기가 결정될 수 있다. 즉, 양 측면에 위치하는 소자 분리막(155)의 부피가 서로 다른 경우에, 그 부피의 차가 클수록 제1 및 제2 핀형 패턴(F1, F2)의 기울기가 커질 수 있다. 이는, 큰 부피의 소자 분리막(155)의 수축률(shirink rate)이 작은 부피의 소자 분리막(155)의 수축률보다 작기 때문이다.The
구체적으로, 제1 및 제2 핀형 패턴(F1, F2)은 각각 제1 및 제2 핀형 패턴(F1, F2)과 접하는 제1 딥 트렌치(DT1) 방향으로 기울어질 수 있다. 즉, 제1 핀형 패턴(F1)의 제1 딥 트렌치(DT) 방향의 기립각도는 제1 각도(θ1)이고, 제2 핀형 패턴(F2)의 제1 딥 트렌치(DT) 방향의 기립각도는 제2 각도(θ2)이다. 제1 및 제2 각도(θ1~θ2)는 예각일 수 있다.Specifically, the first and second pinned patterns F1 and F2 can be inclined in the direction of the first deep trench DT1, which is in contact with the first and second pinned patterns F1 and F2, respectively. That is, the rising angle of the first fin type pattern F1 in the first deep trench DT direction is the first angle? 1 and the rising angle of the second fin type pattern F2 in the first deep trench DT direction is And the second angle? 2. The first and second angles? 1 to? 2 may be acute angles.
이하, 도 10 및 도 11을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 8의 실시예와 중복되는 부분은 간략히 하거나 생략한다.Hereinafter, with reference to FIGS. 10 and 11, a semiconductor device according to some embodiments of the present invention will be described. FIG. The parts overlapping the embodiments of Figs. 1 to 8 are simplified or omitted.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이고, 도 11은 도 10의 E - E'로 자른 단면도이다. 10 is a layout view for explaining a semiconductor device according to some embodiments of the present invention, and FIG. 11 is a sectional view taken along line E-E 'of FIG.
도 10 및 도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제3 내지 제5 핀형 패턴(F3~F5), 제1 및 제2 쉘로우 트렌치(ST1, ST2) 및 딥 트렌치(DT)를 포함할 수 있다.10 and 11, the semiconductor device according to some embodiments of the present invention includes the third through fifth fin patterns F3 through F5, the first and second shallow trenches ST1 and ST2, and the deep trench DT ).
제3 내지 제5 핀형 패턴(F3~F5)은 제1 방향(X1)으로 길게 연장될 수 있다. 제3 내지 제5 핀형 패턴(F3~F5)은 제2 방향(Y1)으로 서로 이격되어 배치될 수 있다. 제1 내지 제3 핀형 패턴(F3)은 제1 및 제2 쉘로우 트렌치(ST1, ST2) 및 딥 트렌치(DT)에 의해서 정의될 수 있다. The third through fifth fin-shaped patterns F3 through F5 may be elongated in the first direction X1. The third through fifth fin-shaped patterns F3 through F5 may be disposed apart from each other in the second direction Y1. The first to third fin-shaped patterns F3 can be defined by the first and second shallow trenches ST1 and ST2 and the deep trench DT.
구체적으로, 제3 핀형 패턴(F3)과 제4 핀형 패턴(F4)은 제1 쉘로우 트렌치(ST1)에 의해서 서로 이격될 수 있다. 제4 핀형 패턴(F4)과 제5 핀형 패턴(F5)은 제2 쉘로우 트렌치(ST2)에 의해서 서로 이격될 수 있다. 제1 쉘로우 트렌치(ST1)는 제3 핀형 패턴(F3)의 제4 핀형 패턴(F4)과 대향하는 측면에 형성될 수 있다. 제2 쉘로우 트렌치(ST2)는 제4 핀형 패턴(F4)의 제5 핀형 패턴(F5)과 대향하는 측면에 형성될 수 있다. 딥 트렌치(DT)는 제3 핀형 패턴(F3)을 기준으로 제1 쉘로우 트렌치(ST)와 대향하지 않는 측면에 형성될 수 있다. 또 다른 딥 트렌치(DT)는 제5 핀형 패턴(F5)을 기준으로 제2 쉘로우 트렌치(ST)와 대향하지 않는 측면에 형성될 수 있다.Specifically, the third fin type pattern F3 and the fourth fin type pattern F4 can be spaced apart from each other by the first shallow trench ST1. The fourth fin type pattern F4 and the fifth fin type pattern F5 can be separated from each other by the second shallow trench ST2. The first shallow trench ST1 may be formed on a side opposite to the fourth fin type pattern F4 of the third fin type pattern F3. The second shallow trench ST2 may be formed on the side opposite to the fifth fin-shaped pattern F5 of the fourth fin-shaped pattern F4. The deep trench DT may be formed on the side not opposed to the first shallow trench ST on the basis of the third fin pattern F3. Another deep trench DT may be formed on the side not opposed to the second shallow trench ST with respect to the fifth fin pattern F5.
제1 및 제2 쉘로우 트렌치(ST1, ST2)는 제3 내지 제5 핀형 패턴(F3~F5)사이에 형성될 수 있다. 구체적으로, 제1 쉘로우 트렌치(ST1)는 제3 핀형 패턴(F3) 및 제4 핀형 패턴(F4)의 사이에 형성될 수 있다. 제2 쉘로우 트렌치(ST2)는 제4 핀형 패턴(F4) 및 제5 핀형 패턴(F5)의 사이에 형성될 수 있다.The first and second shallow trenches ST1 and ST2 may be formed between the third to fifth fin-shaped patterns F3 to F5. Specifically, the first shallow trench ST1 may be formed between the third fin type pattern F3 and the fourth fin type pattern F4. The second shallow trench ST2 may be formed between the fourth fin type pattern F4 and the fifth fin type pattern F5.
제1 및 제2 쉘로우 트렌치(ST1, ST2)의 깊이는 딥 트렌치(DT)의 깊이보다 얕을 수 있다. 제1 및 제2 쉘로우 트렌치(ST1, ST2)의 폭은 딥 트렌치의 폭보다 좁을 수 있다.The depths of the first and second shallow trenches ST1 and ST2 may be shallower than the depth of the deep trench DT. The widths of the first and second shallow trenches ST1 and ST2 may be narrower than the width of the deep trenches.
스무드 패턴(SP)은 제3 핀형 패턴(F3) 및 제5 핀형 패턴과 딥 트렌치(DT)가 접하는 부분에 형성될 수 있다. 스무드 패턴(SP)은 제3 내지 제5 핀형 패턴(F3~F5)과 쉘로우 트렌치(ST)가 접하는 부분에는 형성되지 않을 수 있다. The smooth pattern SP may be formed at the portion where the third fin type pattern F3 and the fifth fin type pattern touch the deep trench DT. The smooth pattern SP may not be formed in the portion where the third to fifth fin-shaped patterns F3 to F5 and the shallow trench ST are in contact with each other.
스무드 패턴(SP)의 상면은 제1 및 제2 쉘로우 트렌치(ST1, ST2)의 바닥면보다 낮을 수 있다. 단, 이에 제한되는 것은 아니다. 스무드 패턴(SP)의 상면은 제1 및 제2 쉘로우 트렌치(ST1, ST2)의 바닥면보다 높을 수도 있다.The upper surface of the smooth pattern SP may be lower than the bottom surface of the first and second shallow trenches ST1 and ST2. However, the present invention is not limited thereto. The upper surface of the smooth pattern SP may be higher than the bottom surface of the first and second shallow trenches ST1 and ST2.
제1 오목부(CP1)의 바닥면은 제1 및 제2 쉘로우 트렌치(ST1, ST2)의 바닥면보다 낮거나 같을 수 있다. 제1 오목부(CP1)는 기판(10)의 상면에서 제1 및 제2 쉘로우 트렌치(ST1, ST2)와 동일한 깊이만큼 식각되는 부분일 수 있다.The bottom surface of the first concave portion CP1 may be lower than or equal to the bottom surface of the first and second shallow trenches ST1 and ST2. The first concave portion CP1 may be a portion that is etched by the same depth as the first and second shallow trenches ST1 and ST2 on the upper surface of the
제2 오목부(CP2)의 바닥면은 제1 및 제2 쉘로우 트렌치(ST1, ST2)의 바닥면보다 낮을 수 있다. 제2 오목부(CP2)는 기판(10)의 상면에서 제1 및 제2 쉘로우 트렌치(ST1, ST2)가 형성되기 전에 이미 식각이 먼저 되어 있는 부분일 수 있다. 이에 따라, 제2 오목부(CP2)는 제1 및 제2 쉘로우 트렌치(ST1, ST2)의 바닥면보다 더 깊게 형성될 수 있다.The bottom surface of the second concave portion CP2 may be lower than the bottom surface of the first and second shallow trenches ST1 and ST2. The second concave portion CP2 may be a portion where etching is already performed before the first and second shallow trenches ST1 and ST2 are formed on the upper surface of the
구체적으로, 제3 핀형 패턴(F3) 및 제5 핀형 패턴(F5)은 각각 제3 및 제5 핀형 패턴(F5)과 접하는 딥 트렌치(DT) 방향으로 기울어질 수 있다. 즉, 제3 핀형 패턴(F3)의 딥 트렌치(DT) 방향의 기립각도는 제1 각도(θ1)이고, 제5 핀형 패턴(F5)의 딥 트렌치(DT) 방향의 기립각도는 제2 각도(θ2)이다. 제1 및 제2 각도(θ1~θ2)는 예각일 수 있다. 단, 이에 제한되는 것은 아니고, 제1 및 제2 각도(θ1~θ2)는 직각 혹은 둔각일 수도 있다.Specifically, the third fin type pattern F3 and the fifth fin type pattern F5 can be inclined in the direction of the deep trench DT in contact with the third and fifth fin type patterns F5, respectively. That is, the rising angle of the third fin pattern F3 in the deep trench DT direction is the first angle? 1, and the rising angle of the fifth fin pattern F5 in the deep trench DT direction is the second angle? 2). The first and second angles? 1 to? 2 may be acute angles. However, the present invention is not limited thereto, and the first and second angles? 1 to? 2 may be a right angle or an obtuse angle.
이하, 도 12를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 11의 실시예와 중복되는 부분은 간략히 하거나 생략한다.Hereinafter, with reference to FIG. 12, a semiconductor device according to some embodiments of the present invention will be described. The portions overlapping the embodiments of Figs. 1 to 11 are simplified or omitted.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 12는 편의상 게이트 절연막(130, 140) 및 게이트 전극(G)을 도시하지 않았다.12 is a cross-sectional view illustrating a semiconductor device according to some embodiments of the present invention. 12 does not show the
도 12를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 기판(10)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함한다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 동일한 반도체 장치 내에서, 서로 인접하거나 서로 이격된 영역일 수 있다. Referring to FIG. 12, a
반도체 장치는 제1 영역(Ⅰ)에서는 도 6의 반도체 장치와 동일하게, 제1 핀형 패턴(F1), 제2 핀형 패턴(F2), 쉘로우 트렌치(ST), 제1 딥 트렌치(DT), 소자 분리막(155), 스무드 패턴(SP), 제1 오목부(CP1) 및 제2 오목부(CP2) 등을 포함할 수 있다.6, the first semiconductor device includes a first fin pattern F1, a second fin pattern F2, a shallow trench ST, a first deep trench DT, A
반도체 장치는 제2 영역(Ⅱ)에서 제3 핀형 패턴(F3), 제4 핀형 패턴(F4), 제3 쉘로우 트렌치(ST3), 제4 쉘로우 트렌치(ST4), 제5 쉘로우 트렌치(ST5), 제2 딥 트렌치(DT2) 및 샤프 패턴(SP')을 포함할 수 있다. The semiconductor device includes a third fin pattern F3, a fourth fin pattern F4, a third shallow trench ST3, a fourth shallow trench ST4, a fifth shallow trench ST5, and a third shallow trench ST5 in the second region II. A second deep trench DT2 and a sharp pattern SP '.
제7 핀형 패턴(F7) 및 제8 핀형 패턴(F8)은 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)과 같이 제1 방향(X1)으로 길게 연장될 수 있다. 단, 이에 제한되는 것은 아니다. 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)의 핀형 패턴의 연장 방향은 서로 다를 수 있다. 여기서는 제1 영역(Ⅰ)의 핀형 패턴과 제2 영역(Ⅱ)의 핀형 패턴이 같은 방향으로 연장되는 것으로 가정하여 설명한다.The seventh and eighth fin patterns F7 and F8 may be elongated in the first direction X1 like the first and second fin patterns F1 and F2. However, the present invention is not limited thereto. The extending directions of the pinned patterns of the first region I and the second region II may be different from each other. Here, it is assumed that the pinned pattern of the first region I and the pinned pattern of the second region II extend in the same direction.
제7 및 제8 핀형 패턴(F7, F8)은 제2 방향(Y1)으로 서로 이격되어 배치될 수 있다. 제7 및 제8 핀형 패턴(F7, F8)은 제3 내지 제5 쉘로우 트렌치(ST3~ST5) 및 제2 딥 트렌치(DT2)에 의해서 정의될 수 있다. 구체적으로, 제7 핀형 패턴(F7)과 제8 핀형 패턴(F8)은 제3 쉘로우 트렌치(ST3)에 의해서 서로 이격될 수 있다. 제3 쉘로우 트렌치(ST3)는 제7 핀형 패턴(F7)의 제8 핀형 패턴(F8)과 대향하는 측면에 형성될 수 있다. 제4 쉘로우 트렌치(ST4)는 제7 핀형 패턴(F7)을 기준으로 제3 쉘로우 트렌치(ST3)와 대향하지 않는 측면에 형성될 수 있다. 제5 쉘로우 트렌치(ST5)는 제8 핀형 패턴(F8)을 기준으로 제3 쉘로우 트렌치(ST3)와 대향하지 않는 측면에 형성될 수 있다.The seventh and eighth fin-shaped patterns F7 and F8 may be disposed apart from each other in the second direction Y1. The seventh and eighth finned patterns F7 and F8 can be defined by the third to fifth shallow trenches ST3 to ST5 and the second deep trench DT2. Specifically, the seventh fin type pattern F7 and the eighth fin type pattern F8 can be separated from each other by the third shallow trench ST3. The third shallow trench ST3 may be formed on the side opposite to the eighth fin type pattern F8 of the seventh fin type pattern F7. The fourth shallow trench ST4 may be formed on the side not opposed to the third shallow trench ST3 on the basis of the seventh fin pattern F7. The fifth shallow trench ST5 may be formed on the side not opposed to the third shallow trench ST3 on the basis of the eighth fin pattern F8.
제2 딥 트렌치(DT2)는 제4 쉘로우 트렌치(ST4)와 접할 수 있다. 즉, 제4 쉘로우 트렌치(ST4)는 제2 딥 트렌치(DT2)와 제7 핀형 패턴(F7) 사이에 형성될 수 있다. 이 때 제4 쉘로우 트렌치(ST4)는 핀 컷 공정에 의해서 일 측벽이 제거될 수 있다. 즉, 제4 쉘로우 트렌치(ST4)는 제7 핀형 패턴(F7)의 측벽을 일 측으로 하고, 타 측에는 제2 딥 트렌치(DT2) 접할 수 있다.And the second deep trench DT2 may be in contact with the fourth shallow trench ST4. That is, the fourth shallow trench ST4 may be formed between the second deep trench DT2 and the seventh fin type pattern F7. At this time, one side wall of the fourth shallow trench ST4 can be removed by the pin cutting process. That is, the fourth shallow trench ST4 can have the side wall of the seventh fin-shaped pattern F7 as one side and the other side can contact the second deep trench DT2.
다른 제2 딥 트렌치(DT2)는 제5 쉘로우 트렌치(ST5)와 접할 수 있다. 즉, 제5 쉘로우 트렌치(ST5)는 제2 딥 트렌치(DT2)와 제8 핀형 패턴(F8) 사이에 형성될 수 있다. 이 때 제5 쉘로우 트렌치(ST5)는 핀 컷 공정에 의해서 일 측벽이 제거될 수 있다. 즉, 제5 쉘로우 트렌치(ST5)는 제8 핀형 패턴(F8)의 측벽을 일 측으로 하고, 타 측에는 제2 딥 트렌치(DT2) 접할 수 있다.And the other second deep trench DT2 can be in contact with the fifth shallow trench ST5. That is, the fifth shallow trench ST5 may be formed between the second deep trench DT2 and the eighth fin type pattern F8. At this time, the fifth shallow trench ST5 can be removed by a pin-cutting process. That is, the fifth shallow trench ST5 can have the sidewall of the eighth fin-shaped pattern F8 as one side and the other side can contact the second deep trench DT2.
제2 영역(Ⅱ)의 제2 딥 트렌치(DT2)는 제1 영역(Ⅰ)의 제1 딥 트렌치(DT)보다 깊게 형성될 수 있다. 제1 영역(Ⅰ)의 쉘로우 트렌치(ST)는 제2 영역(Ⅱ)의 제3 내지 제4 쉘로우 트렌치(ST4)와 동일한 깊이를 가질 수 있다. 이 때, "동일"한 깊이는 서로 다른 시점에 수행되지만 서로 같은 방식으로 수행되는 식각 공정에 의해서 형성되는 깊이를 의미할 수 있다. 즉, 같은 방식의 공정에 따른 깊이의 미세한 단차는 포함하는 개념이다.The second deep trench DT2 of the second region II may be formed deeper than the first deep trench DT of the first region I. The shallow trench ST of the first region I may have the same depth as the third to fourth shallow trenches ST4 of the second region II. In this case, the "same" depth can be defined as the depth formed by the etching process which is performed at different times but performed in the same manner. In other words, it is a concept including a fine step of depth according to a process of the same type.
제1 소자 분리막(140P)은 제2 영역(Ⅱ)에서 제3 내지 제5 쉘로우 트렌치(ST3~ST5)를 채울 수 있다. 제1 소자 분리막(140P)은 제2 영역(Ⅱ)에서 제3 내지 제5 쉘로우 트렌치(ST3~ST5)의 일부를 채울 수 있다. 즉, 제1 소자 분리막(140P)은 제7 및 제8 핀형 패턴(F7, F8)의 상면을 노출시킬 수 있다.The
제2 소자 분리막(145)은 제2 영역(Ⅱ)에서 제2 딥 트렌치(DT2)를 채울 수 있다. 제2 소자 분리막(145)은 제1 소자 분리막(140P)과 접할 수 있다. 구체적으로, 제2 소자 분리막(145)은 제4 쉘로우 트렌치(ST4)에 형성된 제1 소자 분리막(140P)과 접할 수 있다. 또한, 제2 소자 분리막(145)은 제5 쉘로우 트렌치(ST5)에 형성된 제1 소자 분리막(140P)과 접할 수 있다.And the second
제2 소자 분리막(145)은 제1 소자 분리막(140P)과 동일한 물질을 포함할 수 있다. 단, 이에 제한되는 것은 아니고, 제2 소자 분리막(145)과 제1 소자 분리막(140P)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제2 소자 분리막(145)에 포함된 물질보다 제1 소자 분리막(140P)에 포함된 물질이 갭 필링(gap filling) 능력이 좋을 수 있다.The
제1 소자 분리막(140P) 및 제2 소자 분리막(145)은 소자 분리막(155)과 동일한 물질을 포함할 수 있다. 단, 이에 제한되는 것은 아니다. 제1 소자 분리막(140P) 및 제2 소자 분리막(145)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.The first
샤프 패턴(SP')은 제2 영역(Ⅱ)에 형성될 수 있다. 샤프 패턴(SP')은 제2 딥 트렌치(DT2)와 제4 쉘로우 트렌치(ST4) 사이에 형성될 수 있다. 또는, 샤프 패턴(SP')은 제2 딥 트렌치(DT2)와 제5 쉘로우 트렌치(ST5) 사이에 형성될 수 있다.The sharp pattern SP 'may be formed in the second region II. The sharp pattern SP 'may be formed between the second deep trench DT2 and the fourth shallow trench ST4. Alternatively, the sharp pattern SP 'may be formed between the second deep trench DT2 and the fifth shallow trench ST5.
샤프 패턴(SP')의 상면에 상면의 기울기가 불연속인 지점을 포함할 수 있다. 즉, 샤프 패턴(SP') 뾰족하게 솟아있는 부분을 포함할 수 있다. 샤프 패턴(SP')의 상면은 제1 영역(Ⅰ)의 스무드 패턴(SP)의 상면보다 높게 형성될 수 있다. 샤프 패턴(SP')의 최상부의 높이는 스무드 패턴(SP)의 최상부보다 일정 높이(S)만큼 높게 형성될 수 있다.The upper surface of the sharp pattern SP 'may include a point where the slope of the upper surface is discontinuous. That is, the sharp pattern SP 'may include a pointed portion. The upper surface of the sharp pattern SP 'may be formed higher than the upper surface of the smooth pattern SP of the first region I. The height of the uppermost portion of the sharp pattern SP 'may be formed to be higher than the uppermost portion of the smooth pattern SP by a predetermined height S.
이하, 도 13을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 도 1 내지 도 12의 실시예와 중복되는 부분은 간략히 하거나 생략한다.Hereinafter, with reference to FIG. 13, a semiconductor device according to some embodiments of the present invention will be described. The portions overlapping the embodiments of Figs. 1 to 12 are simplified or omitted.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치의 개념도이다.13 is a conceptual diagram of a semiconductor device according to some embodiments of the present invention.
도 13을 참조하면, 본 실시예에 따른 반도체 장치는 로직 영역(210)과 SRAM 형성 영역(220)을 포함할 수 있다. 로직 영역(210)에는 반도체 장치의 동작에 필요한 로직 소자들이 형성되고, SRAM 형성 영역(220)에는 SRAM 소자가 형성될 수 있다.Referring to FIG. 13, the semiconductor device according to the present embodiment may include a
본 발명의 몇몇 실시예에서, SRAM 형성 영역(220)에는 전술한 본 발명의 실시예들에 따른 반도체 장치 중 어느 하나가 배치될 수 있다. 또한, 본 발명의 다른 몇몇 실시예에서, SRAM 형성 영역(220)에는 전술한 본 발명의 실시예들에 따른 반도체 장치 중 어느 하나와 다른 하나가 서로 조합되어 배치될 수 있다.In some embodiments of the present invention, any one of the semiconductor devices according to the above-described embodiments of the present invention may be disposed in the
또는 본 발명의 몇몇 실시예에서 로직 영역(210)에는 도 11의 제1 영역(Ⅰ)이 형성될 수 있고, SRAM 형성 영역(220)에는 도 11의 제2 영역(Ⅱ)이 형성될 수 있다.Alternatively, in some embodiments of the present invention, the first region I of FIG. 11 may be formed in the
도 13에서는, 예시적으로 로직 영역(210)과 SRAM형성 영역(220)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(210)과 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.In FIG. 13, the
도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.14 is a block diagram of a SoC system including a semiconductor device according to embodiments of the present invention.
도 14를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.Referring to FIG. 14, the
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 멀티 레벨 연결 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.The
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.The
실시예에서, 중앙처리부(1010)는 예를 들어, SRAM을 포함하는 캐시(cache) 메모리를 포함할 수 있다. 캐시 메모리는 L1 캐시 메모리와 L2 캐시 메모리 등을 포함할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예를 들어, 이러한 캐시 메모리의 구성 요소로 채용될 수 있다.In an embodiment, the
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.The
멀티 레벨 연결 버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 멀티 레벨 연결 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 멀티 레벨 연결 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.The
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.The
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.The
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.At least one of the elements of the
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다. 15 is a block diagram of an electronic system including a semiconductor device according to embodiments of the present invention.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.15, an
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. The
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 DRAM 및/또는 SRAM 등을 더 포함할 수도 있다. 예를 들어, 전자 시스템(1100)이 고속의 SRAM을 포함할 경우, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는 이러한 고속 SRAM에 채용될 수 있다.Although not shown, the
또한, 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.The semiconductor device according to the embodiments of the present invention described above may be provided in the
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이하, 도 5, 도 6 및 도 16 내지 도 26을 참조하여, 본원 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 반도체 장치의 실시예와 중복되는 설명은 간략히 하거나 생략한다.Hereinafter, with reference to Figs. 5, 6, and 16 to 26, a method of manufacturing a semiconductor device according to some embodiments of the present invention will be described. The description overlapping with the embodiment of the semiconductor device described above is simplified or omitted.
도 16 내지 도 26은 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.FIGS. 16 through 26 are intermediate-level views for explaining a semiconductor device manufacturing method according to some embodiments of the present invention. FIG.
도 16을 참조하면, 기판(10) 상에 하드 마스크층(20)을 형성하고, 하드 마스크층(20) 상에 희생 패턴(30)을 형성한다.16, a
기판(10)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(10)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.The
하드 마스크층(200)은 복수의 층으로 구성될 수 있다. 상기 복수의 층은 각각 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 질화물(SixNy), TEOS(TetraEthylOthoSilicate) 또는 다결정질 실리콘 등과 같은 실리콘 함유 물질, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같이 탄소 함유물질 또는 금속 중 적어도 하나로 이루어질 수도 있다. 상기 복수의 층은 아래층은 예를 들어, 실리콘 질화물층으로 이루어질 수 있고, 상기 아래층은 상기 실리콘 질화물의 하부에 얇은 실리콘 산화물을 더 포함할 수 있다. 중간층은 실리콘 산화물로 이루어질 수 있다. 위층은 다결정질 실리콘으로 이루어질 수 있다. 단, 이에 제한되는 것은 아니다. The hard mask layer 200 may be composed of a plurality of layers. Each of the plurality of layers may be a silicon-containing material such as silicon oxide (SiOx), silicon oxynitride (SiON), silicon nitride (SixNy), TEOS (TetraEthylOthoSilicate) or polycrystalline silicon, an amorphous carbon layer (ACL) On Hardmask) or a metal. The plurality of layers may comprise a lower layer, for example a silicon nitride layer, and the lower layer may further comprise a thin silicon oxide underneath the silicon nitride. The intermediate layer may be made of silicon oxide. The upper layer can be made of polycrystalline silicon. However, the present invention is not limited thereto.
희생 패턴(30)은 후속의 공정에서 스페이서 패턴(30s)을 형성하기 위한 층들이다(도 17 참조). 희생 패턴(30)은 희생막(31)과 반사 방지막(32)을 포함할 수 있다.The
희생막(31)은 하드 마스크층(20) 상에 패턴닝되어 형성될 수 있다. 희생막(31)은 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나를 포함할 수 있다. The sacrificial layer 31 may be patterned and formed on the
반사 방지막(32)은 희생막(31) 상에 형성될 수 있다. 반사 방지막(32)은 사진 식각 공정(photolithography process) 시에 하부막질에 의한 빛의 반사를 방지하기 위한 층들이다. 반사 방지막(32)은 실리콘 산질화막(SiON)으로 이루어질 수 있다. The antireflection film 32 may be formed on the sacrificial film 31. [ The antireflection film 32 is a layer for preventing reflection of light due to the underlying film during the photolithography process. The antireflection film 32 may be formed of a silicon oxynitride film (SiON).
하드 마스크층(20), 희생막(31) 및 반사 방지막(32)은 원자층 증착법(Atomic Layer Deposition, ALD), 화학 기상 증착법(Chemical Vapor Deposition, CVD) 또는 스핀 코팅 (spin coating) 등의 공정에 의해 형성될 수 있으며, 물질에 따라 베이크(bake) 공정이나 경화 공정이 추가될 수도 있다.The
이어서, 도 17을 참조하면, 희생 패턴(30)의 측벽에 스페이서 패턴(30s)을 형성할 수 있다.17, a spacer pattern 30s can be formed on the sidewall of the
구체적으로, 희생 패턴(30)을 컨포멀(conformal)하게 덮는 스페이서 물질층을 형성한 후, 에치백(etchback) 공정을 수행함으로써 희생 패턴(30)의 측벽에 스페이서 패턴(30s)을 형성할 수 있다. 상기 스페이서 패턴(30s)의 폭은 최종적으로 형성하고자 하는 핀형 패턴 사이의 간격을 고려하여 결정될 수 있다. 최종적으로 형성하고자 하는 핀형 패턴 사이의 간격은 상용화된 포토리소그래피 장비의 해상도 한계보다 좁을 수 있다. Specifically, after forming a spacer material layer conformally covering the
상기 스페이서 패턴(30s)의 물질은 희생 패턴(30)과 식각 선택성을 가지는 물질로 이루어질 수 있다. 예를 들어, 희생 패턴(30)이 다결정질 실리콘, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask) 중에서 어느 하나로 이루어진 경우, 상기 스페이서 물질층은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 상기 스페이서 물질층은 원자층 증착법(ALD)에 의해 형성될 수 있다. 이 때, 스페이서 패턴(30s)의 두께(T1~T4)는 모두 동일할 수 있다. 즉, 원자층 증착법에 의해서 스페이서 패턴(30s)의 두께(T1~T4)를 모두 동일하게 하여 동일한 폭의 핀형 패턴을 추후 공정에서 형성할 수 있다.The material of the spacer pattern 30s may be a
상술한 스페이서 패턴(30s)의 형성 과정은 더블 패터닝 기술(Double Patterning Technology, DPT) 혹은 쿼드러플 패터닝 기술(Quadruple patterning technology, QPT)의 일부 공정일 수 있다. 이에 따라, 각각의 스페이서 패턴(30s) 사이의 간격은 일정할 수 있다. 단, 이에 제한되는 것은 아니다.The process of forming the spacer pattern 30s may be a partial process of a double patterning technology (DPT) or a quadruple patterning technology (QPT). Accordingly, the spacing between the spacer patterns 30s can be constant. However, the present invention is not limited thereto.
이어서, 도 18을 참조하면, 희생 패턴(30)을 제거하고, 스페이서 패턴(30s)을 마스크로 하드 마스크층(20)을 식각하여 마스크 패턴(20P)을 형성한다.18, the
특정한 식각 조건에서 스페이서 패턴(30s)은 희생 패턴(30)에 대해 식각 선택성을 가지므로, 희생 패턴(30)을 선택적으로 제거할 수 있다. 희생 패턴(30)을 제거함으로써, 라인 형태로 잔존하는 스페이서 패턴(30s)이 형성될 수 있다. In a specific etching condition, the spacer pattern 30s has an etching selectivity with respect to the
스페이서 패턴(30s)을 마스크로 하드 마스크층(20)를 이방성 식각하여 기판 상에 마스크 패턴(20P)을 형성할 수 있다.The
이어서, 도 19를 참조하면, 기판(10) 상에 마스크 패턴(20P) 및 스페이서 패턴(30s)을 덮는 차단막(40)을 형성할 수 있다.19, a shielding
상기 차단막(40)은 기판(10)의 상면, 마스크 패턴(20P)의 측면 및 스페이서 패턴(30s)의 상면과 측면을 완전하게 덮을 수 있다.The shielding
이어서, 도 20을 참조하면, 차단막(40) 상에 감광막(50)을 형성할 수 있다.Next, referring to FIG. 20, a
감광막(50)은 포토 레지스트(photoresist, PR)을 포함할 수 있다. 감광막(50)은 사진 식각 공정을 위해서 형성될 수 있다.The
이어서, 도 21을 참조하면, 감광막(50)의 일부를 노출시키는 패턴막(60)을 형성하고, 사진 식각 공정을 수행할 수 있다.21, a
패턴막(60)은 사진 식각 공정 시 빛이 통과하지 못하는 막질일 수 있다. 패턴막(60)에 의해서 감광막(50)의 노출된 부분은 포토(70)에 의해서 연화될 수 있다. 이에 따라, 패턴막(60)의 형상에 따라 추후에 감광막(50)의 노출된 부분이 제거될 수 있다. 단, 감광막(50)의 종류에 따라, 노출된 부분이 경화되는 것도 가능하다. 이러한 경우에는 제거하기 위한 부분을 패턴막(60)으로 덮을 수도 있다.The patterned
이 때, 스페이서 패턴(30s)은 리얼 스페이서 패턴(31S)과 더미 스페이서 패턴(32S)으로 분류될 수 있다. 즉, 스페이서 패턴(30s) 중 패턴막(60)과 오버랩된 스페이서 패턴(30s)은 리얼 스페이서 패턴(31S)으로 분류될 수 있다. 반대로, 스페이서 패턴(30s) 중 패턴막(60)과 오버랩되지 않은 스페이서 패턴(30s)은 더미 스페이서 패턴(32S)으로 분류될 수 있다.At this time, the spacer pattern 30s can be classified into the
또한, 마스크 패턴(20P)은 리얼 마스크 패턴(20P)과 더미 마스크 패턴(20P)으로 분류될 수 있다. 즉, 마스크 패턴(20P) 중 패턴막(60)과 오버랩된 마스크 패턴(20P)은 리얼 마스크 패턴(20P)으로 분류될 수 있다. 반대로, 마스크 패턴(20P) 중 패턴막(60)과 오버랩되지 않은 마스크 패턴(20P)은 더미 마스크 패턴(20P)으로 분류될 수 있다.Further, the
이어서, 도 22를 참조하면, 감광막(50)의 일부를 제거하여 감광막 패턴(50P)을 형성할 수 있다.22, a part of the
감광막 패턴(50P)은 패턴막(60)의 형상과 동일하게 전사되거나 역상으로 전사될 수 있다. 이에 따라, 도시된 바와 같이 차단막(40)의 일부가 노출될 수 있다.The
이어서, 도 23을 참조하면, 감광막 패턴(50P)에 의해서 노출된 차단막(40)의 일부, 더미 스페이서 패턴(32S) 및 더미 마스크 패턴(20P)이 제거될 수 있다.23, a part of the shielding
감광막 패턴(50P)에 의해서 노출된 차단막(40)의 일부, 더미 스페이서 패턴(32S) 및 더미 마스크 패턴(20P)이 제거됨에 따라 제1 트렌치(T1)가 형성될 수 있다. 노출된 차단막(40)의 일부, 더미 스페이서 패턴(32S) 및 더미 마스크 패턴(20P)이 제거됨에 따라, 기판(10)의 일부가 식각될 수 있다. 이에 따라, 기판(10)의 상면이 조금 낮아질 수 있다. 따라서, 차단막(40)이 제거되지 않은 부분에 비해서, 제1 트렌치(T1)의 바닥면은 제1 깊이(D1)만큼 낮아질 수 있다.The first trench T1 can be formed as a portion of the shielding
이 때, 차단막(40)과, 더미 스페이서 패턴(32S) 및 더미 마스크 패턴(20P)은 순차적으로 혹은 한번에 제거될 수 있다. 즉, 차단막(40)과, 더미 스페이서 패턴(32S) 및 더미 마스크 패턴(20P)이 제거되는 방식은 아무런 제한이 없다.At this time, the shielding
이어서, 도 24를 참조하면, 차단막(40)을 제거할 수 있다.24, the blocking
이에 따라, 제1 트렌치(T1)는 기판(10) 내에 형성되는 제2 트렌치(T2)가 될 수 있다. 제2 트렌치(T2)의 깊이는 제1 깊이(D1)일 수 있다.Accordingly, the first trench T1 can be the second trench T2 formed in the
이 때, 제2 트렌치(T2)가 형성되는 부분과 식각되지 않은 기판(10)의 상면에 제1 샤프 패턴(SP1)이 형성될 수 있다. 제1 샤프 패턴(SP1)은 식각되지 않은 기판(10)의 상면과 식각된 제2 트렌치(T2)의 연결 부분에 형성되는 돌출된 부분일 수 있다. 샤프 패턴(SP')의 상면은 기울기가 불연속적인 지점을 포함할 수 있다.At this time, the first sharp pattern SP1 may be formed on the portion where the second trench T2 is formed and on the upper surface of the
이어서, 도 25를 참조하면, 마스크 패턴(20P)을 마스크로 기판(10)을 식각하여 프리 쉘로우 트렌치(ST') 및 제1 프리 딥 트렌치(DT1')를 형성할 수 있다.Referring to FIG. 25, the
쉘로우 트렌치(ST)를 형성하는 과정은 한번이 아닌 복수의 과정을 포함한다. 따라서, 도시된 바와 같이 일정 깊이로 먼저 프리 트렌치를 형성하고, 기판(10)의 표면 상의 결함을 치유하기 위해서 산화(oxidation) 공정을 추가로 수행할 수 있다.The process of forming the shallow trench ST includes a plurality of processes rather than one. Therefore, an oxidation process may be further performed to form a free trench at a predetermined depth and to heal defects on the surface of the
따라서, 프리 쉘로우 트렌치(ST')는 제2 깊이(D2)로 식각되고, 제1 프리 딥 트렌치(DT1')는 제2 깊이(D2)보다 깊은 제3 깊이(D3)로 식각될 수 있다.Thus, the free shallow trench ST 'may be etched to a second depth D2, and the first pre-deep trench DT1' may be etched to a third depth D3 that is deeper than the second depth D2.
이 때, 제1 프리 딥 트렌치(DT1')의 측면 상에 제2 샤프 패턴(SP2)이 형성될 수 있다. 제2 샤프 패턴(SP2)은 제1 샤프 패턴(SP1)보다는 깊게 형성될 수 있다. 제2 샤프 패턴(SP2)은 여전히 제1 샤프 패턴(SP1)과 같이 상면의 기울기가 불연속적인 지점을 포함할 수 있다.At this time, the second sharp pattern SP2 may be formed on the side surface of the first pre-deep trench DT1 '. The second sharp pattern SP2 may be formed deeper than the first sharp pattern SP1. The second sharp pattern SP2 may still include a point at which the slope of the top surface is discontinuous, such as the first sharp pattern SP1.
그러나, 제2 샤프 패턴(SP2)은 제1 샤프 패턴(SP1)에 비해서, 식각공정 및 산화 공정을 더 많이 겪으면서 표면이 약간 스무드하게 부드러워질 수 있다. 또한, 스페이서 패턴(30s)은 식각 공정을 거치면서 적어도 일부가 제거될 수 있다.However, the second sharp pattern SP2 can be smoothened slightly smoothly as the surface undergoes more etching and oxidation processes than the first sharp pattern SP1. Further, the spacer pattern 30s can be at least partially removed through the etching process.
이어서, 도 26을 참조하면, 프리 쉘로우 트렌치(ST') 및 제1 프리 딥 트렌치(DT1')를 더 깊게 하여 쉘로우 트렌치(ST) 및 제1 딥 트렌치(DT)를 형성할 수 있다.26, the pre-shallow trench ST 'and the first pre-deep trench DT1' may be deeper to form a shallow trench ST and a first deep trench DT.
상술한 바와 같이 여러 번의 식각 공정 및 산화 공정을 겪으면서 프리 쉘로우 트렌치(ST')는 더 깊어져 최종적으로 쉘로우 트렌치(ST)가 될 수 있다. 마찬가지로, 제1 프리 딥 트렌치(DT1')도 더 깊어져 최종적으로 제1 딥 트렌치(DT)가 될 수 있다.As described above, the pre-shallow trench (ST ') becomes deeper and eventually becomes a shallow trench (ST) while undergoing several etching and oxidation processes. Likewise, the first pre-deep trench DT1 'may be deeper and eventually become the first deep trench DT.
쉘로우 트렌치(ST)는 제2 깊이(D2)보다 깊은 제4 깊이(D4)를 가질 수 있고, 제1 딥 트렌치(DT)는 제3 깊이(D2)보다 깊은 제5 깊이(D4)를 가질 수 있다. 제5 깊이(D5)는 제4 깊이(D4)보다 깊을 수 있다. 쉘로우 트렌치(ST)의 폭(w1)은 제1 딥 트렌치(w2)의 폭보다 좁을 수 있다.The shallow trench ST may have a fourth depth D4 that is deeper than the second depth D2 and the first deep trench DT may have a fifth depth D4 that is deeper than the third depth D2 have. The fifth depth D5 may be deeper than the fourth depth D4. The width w1 of the shallow trench ST may be narrower than the width of the first deep trench w2.
쉘로우 트렌치(ST)와 제1 딥 트렌치(DT)가 형성됨에 따라, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)도 형성될 수 있다. 제1 딥 트렌치(DT)의 바닥면과 제2 핀형 패턴(F2) 사이에는 위로 볼록한 스무드 패턴(SP)이 형성될 수 있다.As the shallow trench ST and the first deep trench DT are formed, the first fin type pattern F1 and the second fin type pattern F2 can also be formed. A convex smoothed pattern SP may be formed between the bottom surface of the first deep trench DT and the second fin pattern F2.
스무드 패턴(SP)은 상술한 제2 샤프 패턴(SP2)보다 더 스무드하게 형성될 수 있다. 스무드 패턴(SP)의 상면의 기울기는 전체적으로 연속적일 수 있다. 또한, 스무드 패턴(SP)의 양 측에 각각 제1 오목부(CP1) 및 제2 오목부(CP2)가 형성될 수 있다.The smooth pattern SP may be formed so as to be smoother than the second sharp pattern SP2 described above. The slope of the upper surface of the smooth pattern SP may be continuous as a whole. In addition, the first recess CP1 and the second recess CP2 may be formed on both sides of the smooth pattern SP, respectively.
쉘로우 트렌치(ST) 및 제1 딥 트렌치(DT)의 형성과정에 의해서 스페이서 패턴(30s)은 적어도 일부가 제거될 수 있다.At least a part of the spacer pattern 30s can be removed by the formation process of the shallow trench ST and the first deep trench DT.
이어서, 도 5 및 도 6을 참조하면, 쉘로우 트렌치(ST) 및 제1 딥 트렌치(DT)에 소자 분리막(155)을 형성하고, 마스크 패턴(20P)을 제거할 수 있다.5 and 6, the
본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은, 쉘로우 트렌치(ST)와 제1 딥 트렌치(DT)를 같이 형성하여 공정의 낭비를 최소화하고, 공정 비용을 감소시킬 수 있다. 나아가, 고스트 핀형 패턴의 형성을 방지하여 반도체 장치의 신뢰성을 제고할 수 있다. 나아가, 스무드 패턴(SP)에 의해서 핀형 패턴(F)의 하부의 폭이 늘어남에 따라 채널 영역의 누설 전류도 줄일 수 있다.The method of manufacturing a semiconductor device according to some embodiments of the present invention can form a shallow trench ST and a first deep trench DT together to minimize the waste of the process and reduce the process cost. Further, it is possible to prevent the formation of the ghost pinned pattern, thereby improving the reliability of the semiconductor device. Further, as the width of the lower portion of the fin-shaped pattern F is increased by the smooth pattern SP, the leakage current in the channel region can also be reduced.
이하, 도 27 내지 도 32를 참조하여, 본원 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 반도체 장치의 실시예 및 도 16 내지 도 26의 반도체 장치 제조 방법의 실시예와 중복되는 설명은 간략히 하거나 생략한다.Hereinafter, with reference to FIGS. 27 to 32, a method of manufacturing a semiconductor device according to some embodiments of the present invention will be described. FIG. A description overlapping with the embodiment of the semiconductor device described above and the embodiment of the semiconductor device manufacturing method of Figs. 16 to 26 is simplified or omitted.
도 27 내지 도 32는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 중간 단계의 도면들이다.FIGS. 27 to 32 are views of intermediate stages for explaining a semiconductor device according to some embodiments of the present invention. FIG.
도 27을 참조하면, 기판(10) 상의 제1 영역(Ⅰ)에 제1 스페이서 패턴(30s) 및 제1 마스크 패턴(20P)을 형성하고, 제2 영역(Ⅱ)에 제2 스페이서 패턴(130S) 및 제2 마스크 패턴(120P)을 형성할 수 있다.27, a first spacer pattern 30s and a
상기 제1 스페이서 패턴(30s), 제2 스페이서 패턴(130S), 제1 마스크 패턴(20P) 및 제2 마스크 패턴(120P)의 형성 과정은 더블 패터닝 기술 혹은 쿼드러플 패터닝 기술의 일부 공정일 수 있다. 이에 따라, 각각의 제1 스페이서 패턴(30s) 및 제2 스페이서 패턴(130S) 사이의 간격은 일정할 수 있다. 단, 이에 제한되는 것은 아니다.The process of forming the first spacer pattern 30s, the second spacer pattern 130S, the
제1 스페이서 패턴(30s) 및 제2 스페이서 패턴(130S)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 제1 마스크 패턴(20P) 및 제2 마스크 패턴(120P)은 복수의 층으로 구성될 수 있다. 상기 복수의 층은 각각 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 질화물(SixNy), TEOS(TetraEthylOthoSilicate) 또는 다결정질 실리콘 등과 같은 실리콘 함유 물질, ACL(amorphous carbon layer) 또는 SOH(Spin-On Hardmask)와 같이 탄소 함유물질 또는 금속 중 적어도 하나로 이루어질 수도 있다.The first spacer pattern 30s and the second spacer pattern 130S may be made of silicon oxide or silicon nitride. The
이어서, 도 28을 참조하면, 제2 영역(Ⅱ)에서는 제3 내지 제7 쉘로우 트렌치(ST3~ST7)를 형성하고, 제1 영역(Ⅰ)에서는 차단막(40)을 형성할 수 있다.28, the third to seventh shallow trenches ST3 to ST7 are formed in the second region II, and the blocking
제2 영역(Ⅱ)에서는 제2 마스크 패턴(120P)을 마스크로 기판(10)을 식각하여 제3 내지 제7 쉘로우 트렌치(ST3~ST7)를 형성할 수 있다. 제3 내지 제7 쉘로우 트렌치(ST3~ST7)는 복수의 핀형 패턴(F) 사이에 형성될 수 있다. 이 때, 제2 스페이서 패턴(130S)의 적어도 일부가 제거될 수 있다.In the second region II, the third to seventh shallow trenches ST3 to ST7 may be formed by etching the
이어서, 쉘로우 트렌치를 채우는 제1 소자 분리막(140P)이 형성될 수 있다. 제1 소자 분리막(140P)은 제2 마스크 패턴(120P) 및 핀형 패턴(F)을 완전히 덮을 수 있다.Then, a
제1 영역(Ⅰ)에서는 기판(10) 상에 마스크 패턴(20P) 및 스페이서 패턴(30s)을 덮는 제1 차단막(40)을 형성할 수 있다. 상기 차단막(40)은 기판(10)의 상면, 마스크 패턴(20P)의 측면 및 스페이서 패턴(30s)의 상면과 측면을 완전하게 덮을 수 있다.The
제2 영역(Ⅱ)에서도 제1 소자 분리막(140P)을 덮는 제2 차단막(150)을 형성할 수 있다. 제2 차단막(150)은 제1 소자 분리막(140P)의 상면을 완전히 덮을 수 있다.The
이어서, 도 29를 참조하면, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에 감광막 패턴(50P)을 형성할 수 있다.29, a
감광막 패턴(50P)은 제1 영역(Ⅰ)의 제1 차단막(40) 상에 제1 차단막(40)의 일부를 노출시키도록 형성될 수 있다. 또한, 감광막 패턴(50P)은 제2 영역(Ⅱ)의 제2 차단막(150) 상에 제2 차단막(150)을 노출시키도록 형성될 수 있다. 감광막(50)은 포토 레지스트(photoresist, PR)을 포함할 수 있다. 감광막(50)은 사진 식각 공정을 위해서 형성될 수 있다.The
감광막 패턴(50P)은 제1 및 제2 영역(Ⅱ)에 동시에 형성될 수 있다. 즉, 감광막 패턴(50P)은 감광막을 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에 전체적으로 형성하고, 전체적으로 패터닝되어 형성될 수 있다. 감광막을 패터닝하는 것은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 전체적으로 노광하는 공정을 포함할 수 있다.The
이 때, 제1 스페이서 패턴(30s)은 리얼 스페이서 패턴(31S)과 더미 스페이서 패턴(32S)으로 분류될 수 있다. 즉, 제1 스페이서 패턴(30s) 중 감광막 패턴(50P)과 오버랩된 제1 스페이서 패턴(30s)은 리얼 스페이서 패턴(31S)으로 분류될 수 있다. 반대로, 제1 스페이서 패턴(30s) 중 감광막 패턴(50P)과 오버랩되지 않은 제1 스페이서 패턴(30s)은 더미 스페이서 패턴(32S)으로 분류될 수 있다.At this time, the first spacer pattern 30s can be classified into the
또한, 제1 마스크 패턴(20P)은 리얼 마스크 패턴(20P)과 더미 마스크 패턴(20P)으로 분류될 수 있다. 즉, 제1 마스크 패턴(20P) 중 감광막 패턴(50P)과 오버랩된 제1 마스크 패턴(20P)은 리얼 마스크 패턴(20P)으로 분류될 수 있다. 반대로, 제1 마스크 패턴(20P) 중 감광막(50)과 오버랩되지 않은 제1 마스크 패턴(20P)은 더미 마스크 패턴(20P)으로 분류될 수 있다.Also, the
제2 영역(Ⅱ)에서는, 핀형 패턴(F)은 리얼 핀형 패턴(F)과 더미 핀형 패턴(F)으로 분류될 수 있다. 즉, 핀형 패턴(F) 중 감광막 패턴(50P)과 오버랩된 핀형 패턴(F)은 리얼 핀형 패턴(F)으로 분류될 수 있다. 반대로, 핀형 패턴(F) 중 감광막(50)과 오버랩되지 않은 핀형 패턴(F)은 더미 핀형 패턴(F)으로 분류될 수 있다.In the second region II, the pinned pattern F can be classified into the real pinned pattern F and the dummy pinned pattern F. [ That is, the pinned pattern F overlapping the
이어서, 도 30을 참조하면, 제1 영역(Ⅰ)에서는 제1 차단막(40)의 일부, 더미 스페이서 패턴(32S) 및 더미 마스크 패턴(20P)이 제거되고, 제2 영역(Ⅱ)에서는 제2 차단막(150)이 감광막 패턴(50P)에 따라 패터닝될 수 있다.30, a part of the
감광막 패턴(50P)에 의해서 노출된 차단막(40)의 일부, 더미 스페이서 패턴(32S) 및 더미 마스크 패턴(20P)이 제거됨에 따라 제1 트렌치(T1)가 형성될 수 있다. 노출된 제1 차단막(40)의 일부, 더미 스페이서 패턴(32S) 및 더미 마스크 패턴(20P)이 제거됨에 따라, 기판(10)의 일부가 식각될 수 있다. 이에 따라, 기판(10)의 상면이 조금 낮아질 수 있다. 따라서, 제1 차단막(40)이 제거되지 않은 부분에 비해서, 제1 트렌치(T1)의 바닥면은 제1 깊이(D1)만큼 낮아질 수 있다.The first trench T1 can be formed as a portion of the shielding
이 때, 제1 차단막(40)과, 더미 스페이서 패턴(32S) 및 더미 마스크 패턴(20P)은 순차적으로 혹은 한번에 제거될 수 있다. 즉, 제1 차단막(40)과, 더미 스페이서 패턴(32S) 및 더미 마스크 패턴(20P)이 제거되는 방식은 아무런 제한이 없다.At this time, the
이어서, 도 31을 참조하면, 제1 영역(Ⅰ)에서는 제1 마스크 패턴(20P)을 마스크로 기판(10)을 식각하여 쉘로우 트렌치(ST) 및 제1 딥 트렌치(DT)를 형성하고, 제2 영역(Ⅱ)에서는 더미 핀형 패턴(F)을 제거하여 제2 딥 트렌치(DT2)를 형성한다.31, in the first region I, the
제1 영역(Ⅰ)에서는 쉘로우 트렌치(ST)와 제1 딥 트렌치(DT)가 형성됨에 따라, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)도 형성될 수 있다. 제1 딥 트렌치(DT)의 바닥면과 제2 핀형 패턴(F2) 사이에는 위로 볼록한 스무드 패턴(SP)이 형성될 수 있다.As the shallow trench ST and the first deep trench DT are formed in the first region I, the first fin type pattern F1 and the second fin type pattern F2 can also be formed. A convex smoothed pattern SP may be formed between the bottom surface of the first deep trench DT and the second fin pattern F2.
스무드 패턴(SP)은 상술한 제2 샤프 패턴(SP2)보다 더 스무드하게 형성될 수 있다. 스무드 패턴(SP)의 상면의 기울기는 전체적으로 연속적일 수 있다. 또한, 스무드 패턴(SP)의 양 측에 각각 제1 오목부(CP1) 및 제2 오목부(CP2)가 형성될 수 있다.The smooth pattern SP may be formed so as to be smoother than the second sharp pattern SP2 described above. The slope of the upper surface of the smooth pattern SP may be continuous as a whole. In addition, the first recess CP1 and the second recess CP2 may be formed on both sides of the smooth pattern SP, respectively.
쉘로우 트렌치(ST) 및 제1 딥 트렌치(DT)의 형성과정에 의해서 스페이서 패턴(30s)은 적어도 일부가 제거될 수 있다.At least a part of the spacer pattern 30s can be removed by the formation process of the shallow trench ST and the first deep trench DT.
제2 영역(Ⅱ)에서는 더미 핀형 패턴(F)과 함께 제6 쉘로우 트렌치(ST6) 및 제7 쉘로우 트렌치(ST7)가 제거될 수 있다. 제4 쉘로우 트렌치(ST4) 및 제5 쉘로우 트렌치(ST5)는 일부가 제거될 수 있다.In the second region II, the sixth shallow trench ST6 and the seventh shallow trench ST7 can be removed together with the dummy fin pattern F. The fourth shallow trench ST4 and the fifth shallow trench ST5 can be partially removed.
제2 영역(Ⅱ)의 리얼 핀형 패턴(F)은 제7 핀형 패턴(F7) 및 제8 핀형 패턴(F8)을 포함할 수 있다.The real pinned pattern F of the second region II may include a seventh pinned pattern F7 and an eighth pinned pattern F8.
제2 영역(Ⅱ)의 제2 딥 트렌치(DT2)는 제1 영역(Ⅰ)의 제1 딥 트렌치(DT)보다 깊게 형성될 수 있다. 제1 영역(Ⅰ)의 쉘로우 트렌치(ST)는 제2 영역(Ⅱ)의 제3 내지 제4 쉘로우 트렌치(ST4)와 동일한 깊이를 가질 수 있다. 이 때, "동일"한 깊이는 서로 다른 시점에 수행되지만 서로 같은 방식으로 수행되는 식각 공정에 의해서 형성되는 깊이를 의미할 수 있다. 즉, 같은 방식의 공정에 따른 깊이의 미세한 단차는 포함하는 개념이다.The second deep trench DT2 of the second region II may be formed deeper than the first deep trench DT of the first region I. The shallow trench ST of the first region I may have the same depth as the third to fourth shallow trenches ST4 of the second region II. In this case, the "same" depth can be defined as the depth formed by the etching process which is performed at different times but performed in the same manner. In other words, it is a concept including a fine step of depth according to a process of the same type.
샤프 패턴(SP')은 제2 영역(Ⅱ)에 형성될 수 있다. 샤프 패턴(SP')은 제2 딥 트렌치(DT2)와 제4 쉘로우 트렌치(ST4) 사이에 형성될 수 있다. 또는, 샤프 패턴(SP')은 제2 딥 트렌치(DT2)와 제5 쉘로우 트렌치(ST5) 사이에 형성될 수 있다.The sharp pattern SP 'may be formed in the second region II. The sharp pattern SP 'may be formed between the second deep trench DT2 and the fourth shallow trench ST4. Alternatively, the sharp pattern SP 'may be formed between the second deep trench DT2 and the fifth shallow trench ST5.
샤프 패턴(SP')의 상면에 상면의 기울기가 불연속인 지점을 포함할 수 있다. 즉, 샤프 패턴(SP') 뾰족하게 솟아있는 부분을 포함할 수 있다. 샤프 패턴(SP')의 상면은 제1 영역(Ⅰ)의 스무드 패턴(SP)의 상면보다 높게 형성될 수 있다. 샤프 패턴(SP')의 최상부의 높이는 스무드 패턴(SP)의 최상부보다 일정 높이(S)만큼 높게 형성될 수 있다.The upper surface of the sharp pattern SP 'may include a point where the slope of the upper surface is discontinuous. That is, the sharp pattern SP 'may include a pointed portion. The upper surface of the sharp pattern SP 'may be formed higher than the upper surface of the smooth pattern SP of the first region I. The height of the uppermost portion of the sharp pattern SP 'may be formed to be higher than the uppermost portion of the smooth pattern SP by a predetermined height S.
이어서, 도 32를 참조하면, 제1 영역(Ⅰ)에 소자 분리막(155)을 형성하고, 제2 영역(Ⅱ)에 제2 소자 분리막(145)을 형성할 수 있다.32, a
이어서, 제1 마스크 패턴(20P) 및 제2 마스크 패턴(120P)을 식각 정지막으로 하여 평탄화 공정을 수행할 수 있다. 이에 따라, 제1 마스크 패턴(20P), 제2 마스크 패턴(120P), 소자 분리막(155), 제1 소자 분리막(140P) 및 제2 소자 분리막(145)의 상면은 동일한 평면을 가질 수 있다.Then, the planarization process may be performed using the
이어서, 도 12를 참조하면, 제1 마스크 패턴(20P) 및 제2 마스크 패턴(120P)을 제거하고, 제1 및 제2 핀형 패턴(F1, F2)과 제7 및 제8 핀형 패턴(F7, F8)의 상부를 노출시킬 수 있다. 이어서, 소자 분리막(155), 제1 소자 분리막(140P) 및 제2 소자 분리막(145) 상에 게이트 전극을 형성할 수 있다.12, the
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, You will understand. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.
10: 기판
DT: 딥 트렌치
F: 핀형 패턴
G: 게이트 전극
E: 소오스/드레인
SP: 스무드 패턴10: substrate DT: deep trench
F: Fin type pattern G: Gate electrode
E: Source / drain SP: Smooth pattern
Claims (20)
상기 더미 마스크 패턴을 제거하고,
상기 리얼 마스크 패턴을 마스크로 상기 기판을 식각하여 제1 트렌치, 제2 트렌치 및 상기 제1 트렌치와 상기 제2 트렌치에 의해서 정의되는 핀형 패턴을 형성하는 것을 포함하되,
상기 핀형 패턴과 접하는 상기 제2 트렌치는 상기 제2 트렌치의 바닥면과 측면 사이에 위치하는 위로 볼록한 스무드 패턴과, 상기 제2 트렌치의 측면과 상기 스무드 패턴 사이에 위치하고 아래로 볼록한 제1 오목부와, 상기 스무드 패턴과 상기 제2 트렌치의 바닥면 사이에 위치하고 아래로 볼록한 제2 오목부를 포함하는 반도체 장치 제조 방법.Forming a plurality of mask patterns including a real mask pattern and a dummy mask pattern on a substrate,
Removing the dummy mask pattern,
Etching the substrate with the real mask pattern as a mask to form a first trench, a second trench and a fin-shaped pattern defined by the first trench and the second trench,
The second trench in contact with the fin-shaped pattern includes a convex upward convexity pattern located between a bottom surface and a side surface of the second trench, a first concave portion located between the side surface of the second trench and the smooth pattern, And a second concave portion which is located between the smooth pattern and the bottom surface of the second trench and which is convex downward.
상기 제2 트렌치의 깊이는 상기 제1 트렌치의 깊이보다 깊은 반도체 장치 제조 방법.The method according to claim 1,
Wherein a depth of the second trench is deeper than a depth of the first trench.
상기 스무드 패턴의 상면은 상기 제1 트렌치의 바닥면보다 낮은 반도체 장치 제조 방법.The method according to claim 1,
Wherein the upper surface of the smooth pattern is lower than the bottom surface of the first trench.
상기 스무드 패턴의 표면의 기울기는 연속적인 반도체 장치 제조 방법.The method according to claim 1,
Wherein the slope of the surface of the smooth pattern is continuous.
상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 좁은 반도체 장치 제조 방법.The method according to claim 1,
Wherein a width of the first trench is narrower than a width of the second trench.
상기 복수의 마스크 패턴들은 일정한 간격으로 이격되는 반도체 장치 제조 방법.The method according to claim 1,
Wherein the plurality of mask patterns are spaced apart at regular intervals.
상기 제1 트렌치 및 제2 트렌치를 형성하는 것은,
상기 기판을 1차로 식각하여 프리 제1 트렌치를 형성하고,
상기 프리 제1 트렌치의 바닥면을 더 깊게 2차로 식각하여 제1 트렌치를 형성하는 것을 포함하는 반도체 장치 제조 방법.The method according to claim 1,
Forming the first trench and the second trench,
The substrate is first etched to form a free first trench,
And etching the bottom surface of the free first trench deeper secondarily to form a first trench.
상기 핀형 패턴의 상에 폴리 실리콘을 포함하는 제1 라이너를 컨포말하게 형성하는 것을 더 포함하는 반도체 장치 제조 방법.The method according to claim 1,
Further comprising forming a first liner comprising polysilicon on the pinned pattern in a conformal manner.
상기 제1 트렌치와 상기 제2 트렌치는 동시에 형성되는 반도체 장치 제조 방법.The method according to claim 1,
Wherein the first trench and the second trench are formed simultaneously.
상기 더미 마스크 패턴을 제거하여 프리 제2 트렌치와, 상기 프리 딥트렌치와 상기 리얼 마스크 패턴 사이에 돌출된 샤프 패턴을 형성하고,
상기 리얼 마스크 패턴을 마스크로 상기 기판을 식각하여 제1 트렌치와, 상기 프리 제2 트렌치를 더 깊게하여 형성된 제2 트렌치와, 상기 샤프 패턴의 표면을 매끄럽게 하여 형성된 스무드 패턴을 형성하는 것을 포함하는 반도체 장치 제조 방법.A method for manufacturing a semiconductor device, comprising: forming a mask pattern having a predetermined gap on a substrate, the mask pattern including a real mask pattern and a dummy mask pattern,
Forming a free second trench, a sharp pattern protruding between the free deep trench and the real mask pattern by removing the dummy mask pattern,
A second trench formed by further deepening the free second trench by etching the substrate with the real mask pattern as a mask to form a smooth pattern formed by smoothing the surface of the sharp pattern; Device manufacturing method.
상기 기판을 식각하여 상기 제1 트렌치를 형성하는 것과, 상기 프리 제2 트렌치를 더 깊게하여 상기 제2 트렌치를 형성하는 것은 동시에 수행되는 반도체 장치 제조 방법.11. The method of claim 10,
Forming the first trench by etching the substrate; and deepering the free second trench to form the second trench.
상기 제1 트렌치 및 상기 제2 트렌치를 형성하는 것은,
상기 제1 트렌치 및 상기 제2 트렌치에 의해서 정의된 핀형 패턴을 형성하는 것을 포함하고,
상기 제1 트렌치의 일부와 상기 제2 트렌치의 일부를 채우는 소자 분리막을 형성하는 것을 더 포함하는 반도체 장치 제조 방법.11. The method of claim 10,
Forming the first trench and the second trench,
Forming a pinned pattern defined by the first trench and the second trench,
Further comprising forming an element isolation film filling the part of the first trench and a part of the second trench.
상기 제1 트렌치 및 상기 제2 트렌치를 형성하는 것은,
상기 제1 트렌치 및 상기 제2 트렌치에 의해서 정의된 핀형 패턴을 형성하는 것을 포함하고,
상기 스무드 패턴을 형성하는 것은,
상기 핀형 패턴과 상기 스무드 패턴 사이에 아래로 볼록한 제1 오목부와, 상기 제2 트렌치의 바닥면과 상기 스무드 패턴 사이에 아래로 볼록한 제2 오목부를 형성하는 것을 포함하는 반도체 장치 제조 방법.11. The method of claim 10,
Forming the first trench and the second trench,
Forming a pinned pattern defined by the first trench and the second trench,
To form the smooth pattern,
Forming a downwardly convex first concave portion between the pinned pattern and the smooth pattern and a downwardly convexed second concave portion between the bottom surface of the second trench and the smooth pattern.
상기 제1 오목부와 상기 스무드 패턴의 상면은 기울기가 연속적으로 연결되는 반도체 장치 제조 방법.14. The method of claim 13,
Wherein the first concave portion and the upper surface of the smooth pattern are continuously connected with inclination.
상기 제2 오목부와 상기 스무드 패턴의 상면은 기울기가 연속적으로 연결되는 반도체 장치 제조 방법.14. The method of claim 13,
And a slope is continuously connected between the second recess and the upper surface of the smooth pattern.
상기 제2 영역에서 상기 제2 마스크 패턴을 마스크로 상기 기판을 식각하여 제2 제1 트렌치와, 상기 제2 제1 트렌치에 의해서 정의되는 제2 핀형 패턴을 형성하되, 상기 제2 핀형 패턴은 리얼 핀형 패턴과 더미 핀형 패턴을 형성하고,
상기 더미 마스크 패턴을 제거하고,
상기 리얼 마스크 패턴을 마스크로 제1 제1 트렌치와, 제1 제2 트렌치와, 상기 제1 제1 트렌치와 상기 제1 제2 트렌치에 의해서 정의되는 제1 핀형 패턴을 형성하고,
상기 더미 핀형 패턴을 제거하여 제2 제2 트렌치를 형성하는 것을 포함하는 반도체 장치 제조 방법.A first mask pattern and a second mask pattern are formed on the first and second regions on the substrate, respectively, wherein the first mask pattern includes a real mask pattern and a dummy mask pattern,
Etching the substrate with the second mask pattern as a mask in the second region to form a second first trench and a second fin-shaped pattern defined by the second first trench, wherein the second fin- Forming a pinned pattern and a dummy pinned pattern,
Removing the dummy mask pattern,
Forming a first first trench, a first second trench, a first fin-shaped pattern defined by the first first trench and the first second trench using the real mask pattern as a mask,
And removing the dummy pinned pattern to form a second second trench.
상기 제1 및 제2 마스크 패턴을 형성한 후에,
상기 제1 영역에서, 상기 제1 마스크 패턴을 덮는 제1 차단막과, 상기 제2 영역에서, 상기 제2 핀형 패턴 상에 제2 차단막을 형성하고,
상기 제1 및 제2 차단막 상에 감광막을 형성하고,
상기 감광막을 노광하고, 패터닝하여 감광 패턴을 형성하고,
상기 감광 패턴을 마스크로 상기 제1 및 제2 차단막을 패터닝하여 각각 제1 및 제2 차단 패턴을 형성하는 것을 더 포함하고,
상기 더미 마스크 패턴을 제거하는 것은,
상기 제1 차단 패턴을 마스크로 상기 더미 마스크 패턴을 제거하는 것을 포함하고,
상기 더미 핀형 패턴을 제거하는 것은,
상기 제2 차단 패턴을 마스크로, 상기 더미 핀형 패턴을 제거하는 것을 포함하는 반도체 장치 제조 방법.17. The method of claim 16,
After forming the first and second mask patterns,
A first shielding film covering the first mask pattern in the first region; and a second shielding film formed on the second pinning pattern in the second region,
Forming a photoresist film on the first and second blocking films,
The photosensitive film is exposed and patterned to form a photosensitive pattern,
Further comprising forming the first and second blocking patterns by patterning the first and second blocking films using the photosensitive pattern as a mask,
Removing the dummy mask pattern may include:
Removing the dummy mask pattern using the first cutoff pattern as a mask,
Removing the dummy pinned pattern may include,
And removing the dummy finned pattern with the second cutoff pattern as a mask.
상기 제1 제2 트렌치의 깊이는 상기 제2 제2 트렌치의 깊이보다 얕은 반도체 장치 제조 방법.17. The method of claim 16,
Wherein a depth of the first second trench is shallower than a depth of the second second trench.
상기 제1 핀형 패턴을 형성하는 것은,
상기 제1 핀형 패턴과 상기 제1 제2 트렌치 사이에 위로 돌출되고, 상면의 기울기가 연속적인 스무드 패턴을 형성하는 것을 포함하고,
상기 제2 핀형 패턴을 형성하는 것은,
상기 제2 핀형 패턴과 상기 제2 제2 트렌치 사이에 위로 돌출되고, 상면의 기울기가 불연속적인 샤프 패턴을 형성하는 것을 포함하는 반도체 장치 제조 방법.17. The method of claim 16,
The formation of the first fin-
And forming a smooth pattern that is upwardly projected between the first fin-shaped pattern and the first second trench and has a slope of the top surface,
The formation of the second fin-
And forming a sharp pattern which is upwardly protruded between the second fin-shaped pattern and the second second trench and whose top surface has a discontinuous slope.
상기 스무드 패턴의 상면은 상기 샤프 패턴의 상면보다 낮거나 같은 반도체 장치 제조 방법.
20. The method of claim 19,
Wherein the upper surface of the smooth pattern is lower than the upper surface of the sharp pattern.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |