KR20170049721A - 터치스크린 내장형 디스플레이 패널 및 터치 디스플레이 디바이스 - Google Patents

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Abstract

본 실시예들은, 터치스크린 내장형 디스플레이 패널 및 터치 디스플레이 디바이스에 관한 것으로서, 더욱 상세하게는, 터치 전극과 기생 캐패시턴스를 형성하는 게이트 라인이 특정 게이트 라인에 집중되지 않고 보다 많은 게이트 라인으로 분산될 수 있도록 해주는 터치전극 구조를 갖고, 이를 통해, 각 게이트 라인 간의 로드 편차를 줄여 주어 화상 품질을 향상시킬 수 있는 터치스크린 내장형 디스플레이 패널 및 터치 디스플레이 디바이스에 관한 것이다.

Description

터치스크린 내장형 디스플레이 패널 및 터치 디스플레이 디바이스{DISPLAY PANEL WITH A BUILT-IN TOUCH SCREEN AND TOUCH DISPLAY DEVICE}
본 실시예들은 터치스크린 내장형 디스플레이 패널 및 터치 디스플레이 디바이스에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 디스플레이 디바이스에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display Device), 플라즈마 표시장치(PDP: Plasma Display Panel), 표시장치(OLED: Organic Light Emitting Display Device) 등과 같은 여러 가지 디스플레이 디바이스가 활용되고 있다.
이러한 디스플레이 디바이스는, 버튼, 키보드, 마우스 등의 통상적인 입력방식에서 탈피하여, 사용자가 손쉽게 정보 혹은 명령을 직관적이고 편리하게 입력할 수 있도록 해주는 터치 기반의 입력방식을 제공한다.
이러한 터치 기반의 입력 방식을 제공하기 위해서는, 사용자의 터치 유무를 파악하고 터치 좌표를 정확하게 검출할 수 있어야 한다.
이를 위해, 터치스크린 패널에 형성된 다수의 터치 전극(예: 가로 방향 전극, 세로 방향 전극)을 통해 터치 전극 간의 캐패시턴스 또는 터치 전극과 손가락 등의 포인터 간의 캐패시턴스의 변화를 토대로 터치 유무 및 터치 좌표 등을 검출하는 캐패시턴스 터치 방식이 많이 채용되고 있다.
한편, 터치 구동 및 센싱 시, 터치 센싱에 필요한 캐패시턴스 이외에, 불필요한 기생 캐패시턴스(Parasitic Capacitance)가 형성될 수 있다.
이러한 불필요한 기생 캐패시턴스는 터치 전극과 게이트 라인 사이에도 형성될 수 있는데, 이 경우, 터치 전극 구조에 따라 기생 캐패시턴스가 형성되는 게이트 라인이 특정 게이트 라인에 집중될 수 있으며, 이러한 현상은 게이트 라인 간의 기생 캐피시턴스 편차를 발생시켜 게이트 라인 간의 로드 편차를 유발할 수 있다.
이러한 게이트 라인 간의 로드 편차는, 각 게이트 라인을 통해 공급되는 게이트 신호의 신호적인 특성 편차를 초래하여 화상 품질을 떨어뜨릴 수 있다.
이러한 문제점은, 터치스크린 패널(TSP: Touch Screen Panel)이 디스플레이 패널에 내장되는 디스플레이 디바이스의 경우, 더욱 심각하게 발생할 수 있다.
본 실시예들의 목적은, 터치 전극과 기생 캐패시턴스를 형성하는 게이트 라인이 특정 게이트 라인에 집중되지 않고 보다 많은 게이트 라인으로 분산될 수 있도록 해주는 터치전극 구조를 갖는 터치스크린 내장형 디스플레이 패널 및 터치 디스플레이 디바이스를 제공하는 데 있다.
본 실시예들의 다른 목적은, 각 게이트 라인 간의 로드 편차를 줄일 수 있는 터치스크린 내장형 디스플레이 패널 및 터치 디스플레이 디바이스를 제공하는 데 있다.
일 측면에서, 본 실시예들은, 제1방향으로 배치된 다수의 데이터 라인과, 제2방향으로 배치된 다수의 게이트 라인과, N(N≥2)행 M(M≥2)열로 배치된 다수의 터치 전극을 포함하는 터치스크린 내장형 디스플레이 패널을 제공할 수 있다.
이러한 터치스크린 내장형 디스플레이 패널은, N개의 터치 전극 행에서 n(1≤n≤N-1)번째의 터치 전극 행은 행 방향으로 인접한 제1 터치 전극과 제2 터치 전극을 포함하고, N개의 터치 전극 행에서 n+1(2≤n+1≤N)번째의 터치 전극 행은 행 방향으로 인접한 제3 터치 전극과 제4 터치 전극을 포함한다.
제1 터치 전극 및 제3 터치 전극은 열 방향으로 인접하고, 제2 터치 전극및 제4 터치 전극은 열 방향으로 인접한다.
이러한 터치스크린 내장형 디스플레이 패널에서, 제1 터치 전극 및 제3 터치 전극 간의 경계영역과, 제2 터치 전극 및 제4 터치 전극 간의 경계영역은, 서로 다른 직선 상에 배치될 수 있다.
이러한 터치스크린 내장형 디스플레이 패널에서, 각 터치 전극 행은 사선 방향으로 배치될 수 있다.
다른 측면에서, 본 실시예들은, 다수의 데이터 라인 및 다수의 게이트 라인이 배치되며, 다수의 터치 전극이 N(N≥2)행 M(M≥2)열로 배치된 디스플레이 패널과, 다수의 터치 전극을 구동하여 터치를 센싱하는 터치 회로를 포함할 수 있다.
이러한 터치 디스플레이 디바이스에서 디스플레이 패널은, n(1≤n≤N-1)번째의 터치 전극 행은 인접한 제1 터치 전극과 제2 터치 전극을 포함하고, n+1(2≤n+1≤N)번째의 터치 전극 행은 인접한 제3 터치 전극과 제4 터치 전극을 포함하며, 제1 터치 전극및 제3 터치 전극은 열 방향으로 인접하고, 제2 터치 전극 및 제4 터치 전극은 열 방향으로 인접하며, 제1 터치 전극 및 제3 터치 전극 간의 경계영역과, 제2 터치 전극 및 제4 터치 전극 간의 경계영역은, 서로 다른 직선 상에 배치될 수 있다.
또 다른 측면에서, 본 실시예들은, 제1방향으로 배치된 다수의 데이터 라인과, 제2방향으로 배치된 다수의 게이트 라인과, N(N≥2)행 M(M≥2)열로 배치된 다수의 터치 전극을 포함하는 터치스크린 내장형 디스플레이 패널을 제공할 수 있다.
이러한 터치스크린 내장형 디스플레이 패널에서, 각 터치 전극의 열 방향 에지 부분은 둘 이상의 단을 갖는 계단 형상으로 되어 있을 수 있다.
이러한 터치스크린 내장형 디스플레이 패널에서, 각 터치 전극의 열 방향 에지 부분에서 둘 이상의 단은 둘 이상의 게이트 라인과 서로 대응되어 위치할 수 있다.
또 다른 측면에서, 본 실시예들은, 다수의 데이터 라인 및 다수의 게이트 라인이 배치되며, 다수의 터치 전극이 N(N≥2)행 M(M≥2)열로 배치된 디스플레이 패널과, 다수의 터치 전극을 구동하여 터치를 센싱하는 터치 회로를 포함하는 터치 디스플레이 디바이스를 제공할 수 있다.
이러한 터치 디스플레이 디바이스의 디스플레이 패널에서 각 터치 전극의 열 방향 에지 부분은 둘 이상의 단을 갖는 계단 형상으로 되어 있을 수 있다.
이상에서 설명한 바와 같은 본 실시예들에 의하면, 터치 전극과 기생 캐패시턴스를 형성하는 게이트 라인이 특정 게이트 라인에 집중되지 않고 보다 많은 게이트 라인으로 분산될 수 있도록 해주는 터치전극 구조를 갖는 터치스크린 내장형 디스플레이 패널 및 터치 디스플레이 디바이스를 제공할 수 있다.
또한, 본 실시예들에 의하면, 각 게이트 라인 간의 로드 편차를 줄일 수 있는 터치스크린 내장형 디스플레이 패널 및 터치 디스플레이 디바이스를 제공할 수 있다.
도 1은 본 실시예들에 따른 터치 디스플레이 디바이스의 시스템 구성도이다.
도 2 및 도 3은 본 실시예들에 따른 터치 디스플레이 디바이스에서, 제1타입의 터치 전극 구조를 나타낸 도면이다.
도 4는 본 실시예들에 따른 제1타입의 터치 전극 구조 하에서, 2개의 터치 전극이 열 방향으로 인접해 있는 영역에 대한 단면도이다.
도 5는 본 실시예들에 따른 제1타입의 터치 전극 구조 하에서, 열 방향으로 인접한 2개의 터치 전극이 주변의 게이트 라인들과 형성하는 기생 캐패시턴스들을 나타낸 단면도이다.
도 6 및 도 7은 본 실시예들에 따른 터치 디스플레이 디바이스에서, 제2타입의 터치 전극 구조를 나타낸 도면이다.
도 8은 본 실시예들에 따른 제2타입의 터치 전극 구조 하에서, 1번째 터치 전극 열에서 열 방향으로 인접한 2개의 터치 전극이 주변의 게이트 라인들과 형성하는 기생 캐패시턴스들을 나타낸 단면도이다.
도 9는 본 실시예들에 따른 제2타입의 터치 전극 구조 하에서, 2번째 터치 전극 열에서 열 방향으로 인접한 2개의 터치 전극이 주변의 게이트 라인들과 형성하는 기생 캐패시턴스들을 나타낸 단면도이다.
도 10은 본 실시예들에 따른 제2타입의 터치 전극 구조 하에서, 3번째 터치 전극 열에서 열 방향으로 인접한 2개의 터치 전극이 주변의 게이트 라인들과 형성하는 기생 캐패시턴스들을 나타낸 단면도이다.
도 11 및 도 12은 본 실시예들에 따른 터치 디스플레이 디바이스에서, 제3타입의 터치 전극 구조를 나타낸 도면이다.
도 13은 본 실시예들에 따른 제3타입의 터치 전극 구조 하에서, 열 방향으로 인접한 2개의 터치 전극이 주변의 게이트 라인들과 형성하는 기생 캐패시턴스들을 나타낸 단면도이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 실시예들에 따른 터치 디스플레이 디바이스(100)의 시스템 구성도이다.
도 1을 참조하면, 본 실시예들에 따른 터치 디스플레이 디바이스(100)는, 화상 표시 기능(디스플레이 기능)과 터치 센싱 기능을 제공할 수 있는 디바이스이다.
이러한 본 실시예들에 따른 터치 디스플레이 디바이스(100)는, 일 예로, 터치 입력에 대한 터치 센싱 기능을 갖는 TV, 모니터 등의 중대형 디바이스이거나, 스마트 폰, 태블릿 등의 모바일 디바이스일 수도 있다.
도 1을 참조하면, 본 실시예들에 따른 터치 디스플레이 디바이스(100)는, 디스플레이 기능을 제공하기 위하여, 디스플레이 패널(110), 데이터 드라이버(120), 게이트 드라이버(130) 및 컨트롤러(140) 등을 포함한다.
디스플레이 패널(110)은, 제1방향(예: 열 방향)으로 배치된 다수의 데이터 라인(DL)과, 제2방향(예: 행 방향)으로 배치된 다수의 게이트 라인(GL)을 포함할 수 있다.
데이터 드라이버(120)는 다수의 데이터 라인(DL)을 구동한다.
게이트 드라이버(130)는 다수의 게이트 라인(GL)을 구동한다.
컨트롤러(140)는 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어하는데, 이를 위해, 데이터 드라이버(120) 및 게이트 드라이버(130)로 각종 제어신호를 공급한다.
이러한 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 입력 영상 데이터를 데이터 드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
이러한 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러(Timing Controller)를 포함하여 다른 제어 기능도 더 수행하는 제어장치일 수 있다.
데이터 드라이버(120)는, 다수의 데이터 라인(DL)으로 데이터 전압을 공급함으로써, 다수의 데이터 라인(DL)을 구동한다. 여기서, 데이터 드라이버(120)는 '소스 드라이버'라고도 한다.
게이트 드라이버(130)는, 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다. 여기서, 게이트 드라이버(130)는 '스캔 드라이버'라고도 한다.
게이트 드라이버(130)는, 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인(GL)으로 순차적으로 공급한다.
데이터 드라이버(120)는, 게이트 드라이버(130)에 의해 특정 게이트 라인이 열리면, 컨트롤러(140)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 다수의 데이터 라인(DL)으로 공급한다.
데이터 드라이버(120)는, 도 1에서는 디스플레이 패널(110)의 일측(예: 상측 또는 하측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 디스플레이 패널(110)의 양측(예: 상측과 하측)에 모두 위치할 수도 있다.
게이트 드라이버(130)는, 도 1에서는 디스플레이 패널(110)의 일 측(예: 좌측 또는 우측)에만 위치하고 있으나, 구동 방식, 패널 설계 방식 등에 따라서, 디스플레이 패널(110)의 양측(예: 좌측과 우측)에 모두 위치할 수도 있다.
전술한 컨트롤러(140)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 입력된 입력 영상 데이터를 데이터 드라이버(120)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터를 출력하는 것 이외에, 데이터 드라이버(120) 및 게이트 드라이버(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 DE 신호, 클럭 신호 등의 타이밍 신호를 입력 받아, 각종 제어 신호들을 생성하여 데이터 드라이버(120) 및 게이트 드라이버(130)로 출력한다.
예를 들어, 컨트롤러(140)는, 게이트 드라이버(130)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 드라이버(130)를 구성하는 하나 이상의 게이트 드라이버 집적회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 드라이버(120)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Source Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 드라이버(120)를 구성하는 하나 이상의 소스 드라이버 집적회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 드라이버(120)의 출력 타이밍을 제어한다.
데이터 드라이버(120)는, 적어도 하나의 소스 드라이버 집적회로(Source Driver Integrated Circuit)를 포함하여 다수의 데이터 라인을 구동할 수 있다.
각 소스 드라이버 집적회로는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 디스플레이 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 디스플레이 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 소스 드라이버 집적회로는, 디스플레이 패널(110)에 연결된 필름 상에 실장 되는 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수도 있다.
각 소스 드라이버 집적회로는, 쉬프트 레지스터(Shift Register), 래치 회로(Latch Circuit), 디지털 아날로그 컨버터(DAC: Digital to Analog Converter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다.
게이트 드라이버(130)는, 적어도 하나의 게이트 드라이버 집적회로(Gate Driver Integrated Circuit)를 포함할 수 있다.
각 게이트 드라이버 집적회로는, 테이프 오토메티드 본딩(TAB) 방식 또는 칩 온 글래스(COG) 방식으로 디스플레이 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 디스플레이 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 디스플레이 패널(110)에 집적화되어 배치될 수도 있다. 또한, 각 게이트 드라이버 집적회로는 디스플레이 패널(110)과 연결된 필름 상에 실장 되는 칩 온 필름(COF) 방식으로 구현될 수도 있다.
각 게이트 드라이버 집적회로는 쉬프트 레지스터(Shift Register), 레벨 쉬프터(Level Shifter) 등을 포함할 수 있다.
본 실시예들에 따른 터치 디스플레이 디바이스(100)는 적어도 하나의 소스 드라이버 집적회로에 대한 회로적인 연결을 위해 필요한 적어도 하나의 소스 인쇄회로기판(Source Printed Circuit Board)과 제어 부품들과 각종 전기 장치들을 실장 하기 위한 컨트롤 인쇄회로기판(Control Printed Circuit Board)을 포함할 수 있다.
적어도 하나의 소스 인쇄회로기판에는, 적어도 하나의 소스 드라이버 집적회로가 실장 되거나, 적어도 하나의 소스 드라이버 집적회로가 실장 된 필름이 연결될 수 있다.
컨트롤 인쇄회로기판에는, 데이터 드라이버(120) 및 게이트 드라이버(130) 등의 동작을 제어하는 컨트롤러(140)와, 디스플레이 패널(110), 데이터 드라이버(120) 및 게이트 드라이버(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 전원 컨트롤러 등이 실장 될 수 있다.
적어도 하나의 소스 인쇄회로기판과 컨트롤 인쇄회로기판은 가요성 인쇄 회로(FPC: Flexible Printed Circuit), 가요성 플랫 케이블(FFC: Flexible Flat Cable) 등의 적어도 하나의 연결 부재를 통해 회로적으로 연결될 수 있다.
적어도 하나의 소스 인쇄회로기판과 컨트롤 인쇄회로기판은 하나의 인쇄회로기판으로 통합되어 구현될 수도 있다.
본 실시예들에 따른 터치 디스플레이 디바이스(100)는 액정표시장치(Liquid Crystal Display Device), 유기발광표시장치(Organic Light Emitting Display Device), 플라즈마 표시장치(Plasma Display Device) 등의 다양한 타입의 장치일 수 있다.
디스플레이 패널(110)에 배치되는 각 서브픽셀(SP)은 트랜지스터 등의 회로 소자를 포함하여 구성될 수 있다.
한편, 도 1을 참조하면, 본 실시예들에 따른 터치 디스플레이 디바이스(100)는, 터치 센싱 기능을 제공하기 위한 터치 시스템을 포함할 수 있다.
도 1을 참조하면, 터치 시스템은, 터치 센서(Touch Sensor)로서 역할을 하는 다수의 터치 전극(TE)과, 다수의 터치 전극(TE)을 구동하여 터치를 센싱하는 터치 회로(150) 등을 포함할 수 있다. 여기서, 터치 회로(150)는, 여러 개의 모듈(예: 터치 구동부, 터치 센싱부 등)로 구성될 수 있으며, 그 중의 일부 또는 전체가 데이터 드라이버(120)의 소스 드라이버 집적회로 내 포함되거나 데이터 드라이버 회로와 함께 별도의 집적회로를 구성할 수도 있다.
터치 회로(150)는 터치 구동 신호를 다수의 터치 전극(TE)에 순차적으로 공급함으로써, 다수의 터치 전극(TE)을 순차적으로 구동할 수 있다.
이후, 터치 회로(150)는 터치 구동 신호가 인가된 터치 전극으로부터 터치 센싱 신호를 수신한다.
터치 회로(150)는 다수의 터치 전극(TE) 각각으로부터 수신된 터치 센싱 신호를 토대로 터치 유무 및 터치 좌표를 산출할 수 있다.
여기서, 터치 구동 신호는, 일 예로, 둘 이상의 전압 레벨을 갖는 펄스 변조 신호의 파형을 가질 수 있다.
다수의 터치 전극(TE) 각각으로부터 수신된 터치 센싱 신호는, 해당 터치 전극의 주변에서 손가락, 펜 등의 포인터에 의한 터치 발생 유무에 따라 달라질 수 있다.
터치 회로(150)는 터치 센싱 신호를 토대로 터치 전극(TE)에서의 캐패시턴스 변화량(또는 전압 변화량 또는 전하량 변화) 등을 알아내어 터치 유무 및 터치 좌표를 얻어낼 수 있다.
도 1을 참조하면, 다수의 터치 전극(TE) 각각으로 터치 구동 신호를 공급하기 위하여, 각 터치 전극(TE)에는 신호라인(SL)이 연결되어 있다.
그리고, 다수의 터치 전극(TE) 각각으로 터치 구동 신호를 순차적으로 공급하기 위하여, 터치 시스템은 다수의 터치 전극(TE) 각각에 연결된 신호라인(SL)을 터치회로(150)에 순차적으로 연결해주는 스위치 회로(160)를 더 포함할 수 있다.
이러한 스위치 회로(160)는 적어도 하나의 멀티플렉서(Multiplexer)로 구성될 수 있다.
한편, 도 1을 참조하면, 다수의 터치 전극(TE) 각각은 블록 형태로 되어 있을 수 있다.
또한, 각 터치 전극(TE)은 하나의 서브픽셀(SP)의 영역의 크기와 동일하거나 대응되는 크기일 수도 있다.
이와 다르게, 각 터치 전극(TE)은, 도 1에 도시된 바와 같이, 서브픽셀(SP)의 영역의 크기보다 큰 크기일 수도 있다.
즉, 각 터치 전극(TE)의 영역은, 둘 이상의 서브픽셀(SP)의 영역과 대응되는 크기를 가질 수 있다.
전술한 바와 같이, 각 터치 전극(TE)의 크기를 하나의 서브픽셀(SP)의 영역보다 크게 함으로써, 터치 센싱을 위해 구동해야 하는 터치 전극 개수가 줄어들 수 있으며, 이에 따라, 터치 구동 및 이를 통한 터치 센싱을 효율적으로 그리고 신속하게 수행할 수 있다.
한편, 도 1을 참조하면, 전술한 다수의 터치 전극(TE)은 디스플레이 패널(110)에 내장되어 배치될 수 있다.
이러한 의미에서, 디스플레이 패널(110)은 터치스크린 또는 터치스크린 패널을 내장한다고 할 수 있다. 즉, 디스플레이 패널(110)은, 인-셀(In-cell) 타입 또는 온-셀(On-cell) 타입의 터치스크린 내장형 디스플레이 패널일 수 있다.
한편, 본 실시예들에 따른 터치 디스플레이 디바이스(100)는, 디스플레이 기능을 제공하기 위하여 디스플레이 모드로 동작할 수도 있고, 터치 센싱 기능을 제공하기 위하여 터치 모드로 동작할 수도 있다.
이와 관련하여, 다수의 터치 전극(TE)은, 터치 모드 구간에서는 터치 센서로서 동작하지만, 디스플레이 모드 구간에서는 디스플레이 모드 전극으로 사용될 수도 있다.
예를 들어, 디스플레이 모드 구간에서, 다수의 터치 전극(TE)은, 디스플레이 모드 전극의 일 예로서, 공통전압(Vcom)이 인가되는 공통전압 전극으로 동작할 수 있다.
여기서, 공통전압(Vcom)은 픽셀 전극에 인가되는 픽셀 전압과 대응되는 전압이다.
한편, 디스플레이 패널(110)에 내장되어 배치되는 다수의 터치 전극(TE)은, 도 1에 도시된 바와 같이, N(N≥2)행 M(M≥2)열의 매트릭스 타입으로 배치될 수 있다.
아래에서는, 터치 전극(TE)의 형상, 터치 전극(TE)의 배치 형태 등의 터치 전극 구조에 대하여 몇 가지 실시예들을 설명한다.
단, 설명의 편의를 위해, 12개의 터치 전극(TE)이 4행 3열로 배치된 것으로 가정한다. 즉, 터치 전극 행의 개수 N은 4이고, 터치 전극 열의 개수는 3인 것으로 가정한다.
본 실시예들은, 효율적인 터치 센싱을 위한 3가지 타입의 터치 전극 구조를 개시한다.
먼저, 기본적이고 가장 심플한 터치 전극 구조로서 제1타입의 터치 전극 구조를 개시한다.
이러한 제1타입의 터치 전극 구조는, 인접한 2개의 터치 전극 행 간의 경계영역이 일직선 상에 위치하는 터치 전극 구조이다. .
다음으로, 제1타입의 터치 전극 구조에 비해, 터치 센싱 정확도를 향상시킬 수 있는 터치 전극 구조로서, 제2타입의 터치 전극 구조를 개시한다.
이러한 제2타입의 터치 전극 구조는, 제1 터치 전극 열에서 열 방향으로 인접한 2개의 터치 전극(TE) 간의 경계영역과, 제1 터치 전극 열과 인접한 제2 터치 전극 열에서 열 방향으로 인접한 2개의 터치 전극(TE) 간의 경계영역이 일직선 상에 존재하지 않는 터치 전극 구조이다.
또 다음으로, 제1타입의 터치 전극 구조에 비해, 터치 센싱 정확도를 향상시킬 수 있는 터치 전극 구조로서, 제3타입의 터치 전극 구조를 개시한다
이러한 제3타입의 터치 전극 구조는, 각 터치 전극의 에지 부분이 둘 이상의 단(Step)을 갖는 계단(Stair) 형상으로 되어 있고, 각 터치 전극 열에서 열 방향으로 인접한 2개의 터치 전극(TE) 간 경계영역에서는 어느 하나의 터치 전극(TE)의 에지 부분의 둘 이상의 단이 다른 하나의 터치 전극(TE)의 에지 부분의 둘 이상의 단과 마주보면서 이격된 터치 전극 구조이다.
아래에서는, 3가지 타입의 터치 전극 구조에 대하여 더욱 상세하게 설명한다.
단, 아래에서는, N=4, M=3인 경우, 즉, 12개의 터치 전극이 4행3열로 배치된 디스플레이 패널(110)에 내장된 터치스크린 패널(TSP: Touch Screen Pane)을 예로 든다. 이에 따라, 12개의 터치 전극은 "TE (행 번호)(열 번호)"형식으로 표기한다. 즉, 12개의 터치 전극은 TE 11, TE 12, TE 13, TE 21, TE 22, TE 23, TE 31, TE 32, TE 33이다.
먼저, 도 2 내지 도 5를 참조하여 제1타입의 터치 전극 구조를 설명한다.
도 2 및 도 3은 본 실시예들에 따른 터치 디스플레이 디바이스(100)에서, 제1타입의 터치 전극 구조를 나타낸 도면이다.
도 2 및 도 3을 참조하면, 제1타입의 터치 전극 구조는, 도 2에서 도시된 터치 전극 구조이고, 전술한 바와 같이, 기본적이고 가장 심플한 터치 전극 구조이다.
도 2 및 도 3을 참조하면, 제1타입의 터치 전극 구조에 따르면, 인접한 2개의 터치 전극 행 간의 경계영역(예: BA1, BA2, BA3)이 일직선 상에 위치한다.
더 구체적으로, 제1타입의 터치 전극 구조에 따르면, 제1 터치 전극 열(1번째의 터치 전극 열)에서 열 방향으로 인접한 2개의 터치 전극(예: TE 21, TE 31) 간의 경계영역(BA1)과, 제1 터치 전극 열과 인접한 제2 터치 전극 열(2번째의 터치 전극 열)에서 열 방향으로 인접한 2개의 터치 전극(예: TE 22, TE 32) 간의 경계영역(BA2)과 제2 터치 전극 열과 인접한 제3 터치 전극 열(3번째의 터치 전극 열)에서 열 방향으로 인접한 2개의 터치 전극(예: TE 23, TE 33) 간의 경계영역(BA3)이 일직선 상에 존재한다.
도 3을 참조하면, 1개의 터치 전극은 둘 이상의 서브픽셀과 대응되기 때문에, 적어도 하나의 게이트 라인(GL X-1, GL X+1)은 인접한 2개의 터치 전극 행 간의 경계영역(BA1, BA2, BA3)에 위치하지 않고, 특정 게이트 라인(GL X)은 인접한 터치 전극 행 간의 경계영역(BA1, BA2, BA3)에 위치할 수 있다.
도 4는 본 실시예들에 따른 제1타입의 터치 전극 구조 하에서, 2개의 터치 전극(TE 21, TE 31)이 열 방향으로 인접해 있는 영역에 대한 단면도(도 3의 A-A')이다.
도 4를 참조하면, 2개의 터치 전극(TE 21, TE 31)이 열 방향으로 인접해 있는 영역에서, 게이트 라인 GL X-1, GL X+1은 2개의 터치 전극(TE 21, TE 31) 간의 경계영역(BA1)에 위치하지 않는다.
이에 비해, 게이트 라인 GL X는 은 2개의 터치 전극(TE 21, TE 31) 간의 경계영역(BA1)에 위치한다.
도 5는 본 실시예들에 따른 제1타입의 터치 전극 구조 하에서, 열 방향으로 인접한 2개의 터치 전극(TE 21, TE 22)이 주변의 게이트 라인들(GL X-1, GL X, GL X+1)과 형성하는 기생 캐패시턴스들(Cgc, Cgc1, Cgc2)을 나타낸 단면도이다.
도 5를 참조하면, 제1타입의 터치 전극 구조의 경우, 인접한 2개의 터치 전극 행 간의 경계영역이 일직선 상에 있기 때문에, 어떠한 게이트 라인(GL X-1, GL X+1)은 경계영역(BA1)을 전혀 지나가지 않고, 어떠한 게이트 라인(GL X)은 경계영역(BA1)만 지나간다.
도 5를 참조하면, 경계영역(BA1)에 존재하는 게이트 라인(GL X)은 2개의 터치 전극(TE 21, TE 31) 각각의 에지 부분 모두와 중첩되기 때문에, 경계영역(BA1)에 위치한 게이트 라인(GL X)은 2개의 터치 전극(TE 21, TE 31) 각각과 기생 캐패시턴스(Cgc1, Cgc2)를 형성한다.
즉, 경계영역(BA1)에 위치한 게이트 라인(GL X)은, 터치 전극 TE 21과 기생 캐패시턴스 Cgc1을 형성하고, 터치 전극 TE 31과 기생 캐패시턴스 Cgc2를 형성한다.
이에 비해, 경계영역(BA1)에 위치하지 않은 게이트 라인(GL X-1 또는 GL X+1)은 1개의 터치 전극(TE 21 또는 TE 31)의 에지 부분하고만 중첩되기 때문에, 경계영역(BA1)에 위치하지 않은 게이트 라인(GL X-1 또는 GL X+1)과 1개의 터치 전극(TE 21 또는 TE 31) 사이에는 한 가지의 기생 캐패시터스 Cgc만 형성된다.
도 5를 참조하면, 경계영역(BA1)에 위치한 게이트 라인(GL X)과 2개의 터치 전극(TE 21, TE 31) 간의 중첩하는 면적은, 경계영역(BA1)에 위치하지 않은 게이트 라인(GL X-1 또는 GL X+1)과 1개의 터치 전극(TE 21 또는 TE 31) 간의 중첩하는 면적보다 작다.
캐패시턴스의 크기는 양 전극 역할을 하는 부분의 면적에 비례한다는 점을 고려할 때, 경계영역(BA1)에 위치한 게이트 라인(GL X)과 2개의 터치 전극(TE 21, TE 31) 사이에 형성되는 총 기생 캐패시턴스(Cgc1+Cgc2)는, 경계영역(BA1)에 위치하지 않은 게이트 라인(GL X-1 또는 GL X+1)과 1개의 터치 전극(TE 21 또는 TE 31) 사이에 형성되는 총 기생 캐패시턴스(Cgc)보다 작다.
따라서, 경계영역(BA1)에 위치한 게이트 라인(GL X)은, 경계영역(BA1)에 위치하지 않은 게이트 라인(GL X-1, GL X+1)에 비해, 더 작은 로드(Load)를 갖는다.
이와 같은 기생 캐패시턴스의 차이로 인한, 경계영역(BA1)에 위치한 게이트 라인(GL X)와 경계영역(BA1)에 위치하지 않은 게이트 라인(GL X-1, GL X+1) 간의 로드 차이는, 게이트 신호의 차이를 유발할 수 있다.
보다 상세하게, 경계영역(BA1)에 위치한 게이트 라인(GL X)을 통해 공급되는 게이트 신호의 라이징 타임과 폴링 타임은, 경계영역(BA1)에 위치하지 않은 게이트 라인(GL X-1, GL X+1)을 통해 공급되 게이트 신호의 라이징 타임 및 폴링 타임과 다를 수 있다.
따라서, 경계영역(BA1)에 위치한 게이트 라인(GL X)과 경계영역(BA1)에 위치하지 않은 게이트 라인(GL X-1, GL X+1)은 온-오프 되는 타이밍이 다르게 되어, 휘도 편차가 가로 블록 형태로 발생할 수 있다.
전술한 바와 같이, 제1타입의 터치 전극 구조는, 심플하기 때문에 디스플레이 패널(110)에 다수의 터치 전극을 패터닝 하기가 쉬운 반면, 2가지 종류의 게이트 라인(경계영역(BA1)에 위치한 게이트 라인(GL X), 경계영역(BA1)에 위치하지 않은 게이트 라인(GL X-1, GL X+1)) 간의 로드 편차로 인한 화질 저하가 발생할 수 있는 단점이 있다.
이에, 본 실시예들은, 게이트 라인이 터치 전극과 형성되는 기생 캐패시턴스가 각 게이트 라인 별로 큰 차이가 나지 않도록 하여, 게이트 라인 간의 로드 편차를 줄여줄 수 있는 터치 전극 구조로서, 제2타입의 터치 전극 구조와 제3타입의 터치 전극 구조를 개시한다.
아래에서는, 제2타입의 터치 전극 구조를 도 6 내지 도 10을 참조하여 설명하고, 제3타입의 터치 전극 구조를 도 11 내지 도 13를 참조하여 설명한다.
도 6 및 도 7은 본 실시예들에 따른 터치 디스플레이 디바이스(100)에서, 제2타입의 터치 전극 구조를 나타낸 도면이다.
도 6 및 도 7을 참조하면, 본 실시예들에 따른 터치 디스플레이 디바이스(100)의 터치스크린 내장형 디스플레이 패널(110)에서, 12개의 터치 전극 행 중 n(1≤n≤11)번째의 터치 전극 행은 행 방향으로 인접한 제1 터치 전극(n=2인 경우, TE 21)과 제2 터치 전극(n=2인 경우, TE 22)을 포함한다.
터치스크린 내장형 디스플레이 패널(110)에서, 12개의 터치 전극 행 중 n+1(2≤n+1≤12)번째의 터치 전극 행은 행 방향으로 인접한 제3 터치 전극(n+1=3인 경우, TE 31)과 제4 터치 전극(n+1=3인 경우, TE 32)을 포함한다.
도 6을 참조하면, 1열로 예를 들면, 동일한 터치 전극 열에 포함된 제1 터치 전극(예: TE 21) 및 제3 터치 전극(예: TE 31)은 열 방향으로 인접하게 배치된다.
또한, 2열로 예를 들면, 동일한 터치 전극 열에 포함된 제2 터치 전극(예: TE 22) 및 제4 터치 전극(예: TE 32)은 열 방향으로 인접하게 배치된다.
도 6을 참조하면, 각 터치 전극 열에서 열 방향으로 인접한 2개의 터치 전극 간의 경계영역은, 바로 인접한 터치 전극 열에서 열 방향으로 인접한 2개의 터치 전극 간의 경계영역과 일직선을 이루지 않는다.
예를 들어, 제1 터치 전극(TE 21) 및 제3 터치 전극(TE 31) 간의 경계영역(BA1)과, 제2 터치 전극(TE 22) 및 제4 터치 전극(TE 32) 간의 경계영역(BA2)은, 서로 다른 직선 상에 배치된다.
즉, 제2타입의 터치 전극 구조에 따르면, 각 터치 전극 행은 사선 방향으로 배치될 수 있다.
이는, 제1타입의 터치 전극 구조의 경우, 각 터치 전극 행이 사선 방향이 아니라 수평 방향으로 배치되는 것에 비해 차이점이 있는 것이다.
전술한 제2타입의 터치 전극 구조에 따르면, 어느 2개의 터치 전극 행(예: 2행과 3행)에서, 각 터치 전극 열(예: 1열, 2열, 3열)에서 열 방향으로 인접한 2개의 터치 전극(예: TE 21과 TE 31, TE 22과 TE 32, TE 23과 TE 33) 간의 경계영역(BA1, BA2, BA3)은, 일직선을 이루지 않고 서로 다른 직선 상에 배치됨으로써, 제1타입의 터치 전극 구조에 비해, 행 방향으로 일직선 형태로 형성된 게이트 라인들 중 2개의 터치 전극 간의 경계영역(BA1, BA2, BA3)에 배치되는 게이트 라인 수가 증가할 수 있다. 즉, 터치 전극과 2가지 종류의 기생 캐패시턴스(Cgc1, Cgc2)를 형성하는 게이트 라인이 특정 게이트 라인에 집중되지 않고 보다 많은 게이트 라인으로 분산될 수 있다.
도 6을 참조하면, N개의 터치 전극 행(도 6의 경우, N=4) 중 1번째의 터치 전극 행과 N번째의 터치 전극 행(마지막 번째 터치 전극 행)은, 크기가 다른 적어도 하나의 터치 전극을 포함할 수 있다.
즉, 도 6의 예시의 경우, 1번째의 터치 전극 행에서, TE 11, TE 12, TE 13은 크기가 서로 다를 수 있다. 또한, N번째의 터치 전극 행(마지막 번째 터치 전극 행)에서 TE 41, TE 42, TE 43은 크기가 서로 다를 수 있다.
또한, 도 6을 참조하면, N개의 터치 전극 행 중 1번째의 터치 전극 행과 N번째의 터치 전극 행(마지막 번째의 터치 전극 행)은, 2번째 내지 N-1번째의 터치 전극 행에 포함된 터치 전극의 크기와는 다른 크기를 갖는 적어도 하나의 터치 전극을 포함할 수 있다.
도 6의 예시를 참조하면, 1행에 속한 터치 전극 TE 11, TE 12, TE 13 중 적어도 하나와 4행에 속한 터치 전극 TE 41, TE 42, TE 43 중 적어도 하나는, 2행 내지 3행에 속한 터치 전극들(TE 21, TE 22, TE 23, TE 31, TE 32, TE 33)보다 큰 크기를 갖거나 작은 크기를 갖는다.
이러한 구조적인 특징은, 디스플레이 패널(110)은 직사각형 또는 정사각형 형상이지만, 제1타입의 터치 전극 구조에 따라 각 터치 전극 행이 사선 방향으로 배치되기 때문에 생겨나는 것이다.
도 7은 도 6의 터치스크린 패널(TSP)의 일 부분을 확대하여 나타낸 도면으로서, 제1 터치 전극(TE 21) 및 제3 터치 전극(TE 31) 간의 경계영역(BA1)과, 제2 터치 전극(TE 22) 및 제4 터치 전극(TE 32) 간의 경계영역(BA2)에는, 서로 다른 게이트 라인이 배치될 수 있다.
즉, 1번째 터치 전극 열에 속한 제1 터치 전극(TE 21) 및 제3 터치 전극(TE 31) 간의 경계영역(BA1)에는 게이트 라인 GL X-1이 존재하고, 2번째 터치 전극 열에 속한 제2 터치 전극(TE 22) 및 제4 터치 전극(TE 32) 간의 경계영역(BA2)에는 게이트 라인 X가 존재할 수 있다.
이와 마찬가지로, 3번째 터치 전극 열에 속한 2개의 터치 전극(TE 23) 및 제4 터치 전극(TE 33) 간의 경계영역(BA3)에는 게이트 라인 X+1가 존재할 수 있다.
아래에서는, 제2타입의 터치 전극 구조와 게이트 라인 배치 구조 간의 관계를 도 7과, 도 8 내지 도 10을 참조하여 설명한다.
도 8은 본 실시예들에 따른 제2타입의 터치 전극 구조 하에서, 1번째 터치 전극 열에서 열 방향으로 인접한 2개의 터치 전극(TE 21, TE 31)이 주변의 게이트 라인들(GL X-2, GL X-1, GL X)과 형성하는 기생 캐패시턴스들을 나타낸 단면도(B-B')이고, 도 9는 본 실시예들에 따른 제2타입의 터치 전극 구조 하에서, 2번째 터치 전극 열에서 열 방향으로 인접한 2개의 터치 전극(TE 22, TE 32)이 주변의 게이트 라인들(GL X-1, GL X, GL X+1)과 형성하는 기생 캐패시턴스들을 나타낸 단면도(C-C')이며, 도 10은 본 실시예들에 따른 제2타입의 터치 전극 구조 하에서, 3번째 터치 전극 열에서 열 방향으로 인접한 2개의 터치 전극(TE 23, TE 33)이 주변의 게이트 라인들(GL X, GL X+1, GL X+2)과 형성하는 기생 캐패시턴스들을 나타낸 단면도(D-D')이다.
도 7 및 도 8을 참조하면, 제1 터치 전극(TE 21) 및 제3 터치 전극(TE 31) 간의 경계영역(BA1)에 배치된 X-1번째의 게이트 라인(GL X-1)은, 제1 터치 전극(TE 21)의 에지 부분과 중첩되고, 제3 터치 전극(TE 31)의 에지 부분과 중첩되어 배치될 수 있다.
이에 따라, X-1번째의 게이트 라인(GL X-1)은, 제1 터치 전극(TE 21)의 에지 부분과 기생 캐패시턴스(Cgc1)을 형성하고, 제3 터치 전극(TE 31)의 에지 부분과도 기생 캐패시턴스(Cgc2)를 형성한다.
도 7 및 도 9를 참조하면, 제2 터치 전극(TE 22) 및 제4 터치 전극(TE 32) 간의 경계영역(BA2)에 배치된 X번째 게이트 라인(GL X)은, 제2 터치 전극(TE 22)의 에지 부분과 중첩되고 제4 터치 전극(TE 32)의 에지 부분과 중첩되어 배치될 수 있다.
이에 따라, X번째의 게이트 라인(GL X)은, 제2 터치 전극(TE 22)의 에지 부분과 기생 캐패시턴스(Cgc1)을 형성하고, 제4 터치 전극(TE 32)의 에지 부분과도 기생 캐패시턴스(Cgc2)를 형성한다.
도 7 및 도 10을 참조하면, 터치 전극 TE 23 및 터치 전극 TE 33 간의 경계영역(BA3)에 배치된 X+1번째 게이트 라인(GL X+1)은, 터치 전극 TE 23의 에지 부분과 중첩되고 터치 전극 TE 33의 에지 부분과 중첩되어 배치될 수 있다.
이에 따라, X+1번째 게이트 라인(GL X+1)은, 터치 전극 TE 23의 에지 부분과 기생 캐패시턴스(Cgc1)을 형성하고, 터치 전극 TE 33의 에지 부분과도 기생 캐패시턴스(Cgc2)를 형성한다.
전술한 제2타입의 터치 전극 구조와 제1타입의 터치 전극 구조 간의 기생 캐패시턴스 발생 상황을 비교해보면, 제1타입의 터치 전극 구조의 경우, 도 3에 도시된 바와 같이, 특정 게이트 라인(예: GL X)만이 2개의 터치 전극 간의 모든 경계영역(BA1, BA2, BA3)에 존재한다. 하지만, 제2타입의 터치 전극 구조의 경우, 도 7에 도시된 바와 같이, 보다 많은 게이트 라인(예: GL X-1, GL X, GL X+1)이 여러 경계영역(BA1, BA2, BA3)에 분산되어 존재한다.
이에 따라, 제2타입의 터치 전극 구조의 경우, 각 게이트 라인(예: GL X-1, GL X, GL X+1)이 해당 터치 전극과 형성하는 기생 캐패시턴스가 각 게이트 라인 별로 큰 차이가 나지 않게 되고, 게이트 라인 간의 로드 편차가 줄어들 수 있어 화상 품질 향상에 도움을 줄 수 있다.
아래에서는, 제3타입의 터치 전극 구조를 설명한다.
도 11 및 도 12는 본 실시예들에 따른 터치 디스플레이 디바이스(100)에서, 제3타입의 터치 전극 구조를 나타낸 도면이고, 도 13은 본 실시예들에 따른 제3타입의 터치 전극 구조 하에서, 열 방향으로 인접한 2개의 터치 전극이 주변의 게이트 라인들과 형성하는 기생 캐패시턴스들을 나타낸 단면도이다.
도 11을 참조하면, 제3타입의 터치 전극 구조에 따르면, 터치스크린 내장형 디스플레이 패널(110)에는 N(N≥2)행 M(M≥2)열의 다수의 터치 전극이 배치되는데, N=4이고, M=3인 경우, 12개의 터치 전극 행 중 n(1≤n≤11)번째의 터치 전극 행은 행 방향으로 인접한 제1 터치 전극(n=2인 경우, TE 21)과 제2 터치 전극(n=2인 경우, TE 22)을 포함한다.
터치스크린 내장형 디스플레이 패널(110)에서, 12개의 터치 전극 행 중 n+1(2≤n+1≤12)번째의 터치 전극 행은 행 방향으로 인접한 제3 터치 전극(n+1=3인 경우, TE 31)과 제4 터치 전극(n+1=3인 경우, TE 32)을 포함한다.
도 11을 참조하면, 1열로 예를 들면, 동일한 터치 전극 열에 포함된 제1 터치 전극(예: TE 21) 및 제3 터치 전극(예: TE 31)은 열 방향으로 인접하게 배치된다.
또한, 2열로 예를 들면, 동일한 터치 전극 열에 포함된 제2 터치 전극(예: TE 22) 및 제4 터치 전극(예: TE 32)은 열 방향으로 인접하게 배치된다.
도 11을 참조하면, 각 터치 전극 열에서 열 방향으로 인접한 2개의 터치 전극 간의 경계영역은, 바로 인접한 터치 전극 열에서 열 방향으로 인접한 2개의 터치 전극 간의 경계영역과 일직선을 이루지 않는다.
예를 들어, 제1 터치 전극(TE 21) 및 제3 터치 전극(TE 31) 간의 경계영역(BA1)과, 제2 터치 전극(TE 22) 및 제4 터치 전극(TE 32) 간의 경계영역(BA2)은, 서로 다른 직선 상에 배치된다.
이러한 점은, 제2타입의 터치 전극 구조와 공통점이다.
하지만, 제2타입의 터치 전극 구조의 경우, 각 터치 전극 행은 사선 방향으로 배치되는 것에 비해, 제3타입의 터치 전극 구조의 경우, 각 터치 전극 행은 사선 방향으로 배치되지 않고, 오히려, 수평 방형으로 배치된다고 볼 수 있다.
이러한 제2타입의 터치 전극 구조와의 차이점에도 불구하고, 제2타입의 터치 전극 구조와 동일한 효과(기생 캐패시턴스의 분산을 통한 게이트 로드 편차 감소)를 얻기 위하여, 제3타입의 터치 전극 구조에 따르면, 각 터치 전극의 열 방향 에지 부분(EP)은 둘 이상의 단(Step)을 갖는 계단(Stair) 형상으로 되어 있다.
터치 전극 TE 21의 예를 들면, 터치 전극 TE 21의 열 방향 에지 부분(EP)은, S1, S2, S3을 포함하는 3개의 단을 갖는 계단 형상으로 되어 있다.
여기서, 각 터치 전극의 열 방향 에지 부분(EP)에서 단의 개수를 많게 하면 할수록, 기생 캐패시턴스의 분산도는 커져 게이트 로드 편차가 더욱 많이 줄어들 수 있다.
전술한 제3타입의 터치 전극 구조에 따르면, 각 터치 전극의 에지 부분(EP)의 형상을 계단 형상으로 설계함에 따라, 제1타입의 터치 전극 구조에 비해, 행 방향으로 일직선 형태로 형성된 게이트 라인들 중 2개의 터치 전극 간의 경계영역(BA1, BA2, BA3)에 배치되는 게이트 라인 수가 증가할 수 있다. 이는 제2타입의 터치 전극 구조가 갖는 특징과 유사한 특징이다.
각 터치 전극의 열 방향 에지 부분(EP)에서 둘 이상의 단은 둘 이상의 게이트 라인과 서로 대응될 수 있다.
도 12를 참조하면, 터치 전극 TE 21 및 터치 전극 TE 31 간의 경계영역(BA1)을 예로 들면, 터치 전극 TE 21의 에지 부분(EP)은 3개의 단(S1, S2, S3)으로 되어 있고, 터치 전극 TE 21의 에지 부분과 경계영역(BA1)을 이루는 터치 전극 TE 31의 에지 부분(EP)도 3개의 단(S1, S2, S3)으로 되어 있다.
도 12를 참조하면, 터치 전극 TE 21의 에지 부분(EP)은 3개의 단(S1, S2, S3)과 터치 전극 TE 31의 에지 부분(EP)도 3개의 단(S1, S2, S3)은 서로 대응되어 위치한다.
도 12 및 도 13을 참조하면, 터치 전극 TE 21 및 터치 전극 TE 31 간의 경계영역(BA1)은, 터치 전극 TE 21의 에지 부분(EP)의 S1 단과 터치 전극 TE 31의 에지 부분(EP)의 S1 단이 대응되어 위치하는 영역(SA1)과, 터치 전극 TE 21의 에지 부분(EP)의 S2 단과 터치 전극 TE 31의 에지 부분의 S2 단이 대응되어 위치하는 영역(SA2)과, 터치 전극 TE 21의 에지 부분(EP)의 S3 단과 터치 전극 TE 31의 에지 부분(EP)의 S3 단이 대응되어 위치하는 영역(SA3)을 포함한다.
도 12와, 도 13의 E-E' 단면도를 참조하면, 터치 전극 TE 21의 에지 부분(EP)의 S1 단과 터치 전극 TE 31의 에지 부분(EP)의 S1 단이 대응되어 위치하는 영역(SA1)에는, 게이트 라인 GL X-1이 배치한다.
이러한 게이트 라인 GL X-1은 터치 전극 TE 21의 에지 부분(EP)과 기생 캐피시턴스(Cgc1)를 형성하고 터치 전극 TE 31의 에지 부분(EP)과도 기생 캐패시턴스(Cgc2)를 형성한다.
도 12와, 도 13의 F-F' 단면도를 참조하면, 터치 전극 TE 21의 에지 부분(EP)의 S2 단과 터치 전극 TE 31의 에지 부분(EP)의 S2 단이 대응되어 위치하는 영역(SA2)에는, 게이트 라인 GL X이 배치한다.
이러한 게이트 라인 GL X는 터치 전극 TE 21의 에지 부분(EP)과 기생 캐피시턴스(Cgc1)를 형성하고 터치 전극 TE 31의 에지 부분(EP)과도 기생 캐패시턴스(Cgc2)를 형성한다.
도 12와, 도 13의 G-G' 단면도를 참조하면, 터치 전극 TE 21의 에지 부분(EP)의 S3 단과 터치 전극 TE 31의 에지 부분(EP)의 S3 단이 대응되어 위치하는 영역(SA2)에는, 게이트 라인 GL X+1이 배치한다.
이러한 게이트 라인 GL X+1는 터치 전극 TE 21의 에지 부분(EP)과 기생 캐피시턴스(Cgc1)를 형성하고 터치 전극 TE 31의 에지 부분(EP)과도 기생 캐패시턴스(Cgc2)를 형성한다.
전술한 제3타입의 터치 전극 구조와 제1타입의 터치 전극 구조 간의 기생 캐패시턴스 발생 상황을 비교해보면, 제1타입의 터치 전극 구조의 경우, 도 3에 도시된 바와 같이, 특정 게이트 라인(예: GL X)만이 2개의 터치 전극 간의 모든 경계영역(BA1, BA2, BA3)에 존재한다. 하지만, 제3타입의 터치 전극 구조의 경우, 도 11 내지 도 13에 도시된 바와 같이, 보다 많은 게이트 라인(예: GL X-1, GL X, GL X+1)이 하나의 경계영역(BA1) 내에서 여러 영역(SA1, SA2, SA3)으로 분산되어 존재한다.
이에 따라, 제3타입의 터치 전극 구조의 경우, 각 게이트 라인(예: GL X-1, GL X, GL X+1)이 해당 터치 전극과 형성하는 기생 캐패시턴스가 각 게이트 라인 별로 큰 차이가 나지 않게 되고, 게이트 라인 간의 로드 편차가 줄어들 수 있어 화상 품질 향상에 도움을 줄 수 있다.
도 11을 참조하면, 제3타입의 터치 전극 구조에 따르면, N개의 터치 전극 행 중 2번째의 터치 전극 행과 N-1번째의 터치 전극 행에 포함된 각 터치 전극은, 양쪽의 열 방향 에지 부분이 계단 형상으로 되어 있고, N개의 터치 전극 행 중 1번째의 터치 전극 행과 N번째의 터치 전극 행(마지막 번째 터치 전극 행으로서, 도 11의 4번째 터치 전극 행)에 포함된 각 터치 전극은, 한쪽의 열 방향 에지 부분만 계단 형상으로 되어 있다.
이러한 구조적인 특징은, 디스플레이 패널(110)은 직사각형 또는 정사각형 형상이기 때문에 생겨나는 것이다.
이상에서 설명한 바와 같은 본 실시예들에 의하면, 터치 전극과 기생 캐패시턴스를 형성하는 게이트 라인이 특정 게이트 라인에 집중되지 않고 보다 많은 게이트 라인으로 분산될 수 있도록 해주는 터치전극 구조를 갖는 터치스크린 내장형 디스플레이 패널(110) 및 터치 디스플레이 디바이스(100)를 제공할 수 있다.
또한, 본 실시예들에 의하면, 각 게이트 라인 간의 로드 편차를 줄일 수 있는 터치스크린 내장형 디스플레이 패널(110) 및 터치 디스플레이 디바이스(100)를 제공할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 터치 디스플레이 디바이스
110: 디스플레이 패널
120: 데이터 드라이버
130: 게이트 드라이버
140: 컨트롤러

Claims (16)

  1. 제1방향으로 배치된 다수의 데이터 라인;
    제2방향으로 배치된 다수의 게이트 라인; 및
    N(N≥2)행 M(M≥2)열로 배치된 다수의 터치 전극을 포함하고,
    N개의 터치 전극 행에서 n(1≤n≤N-1)번째의 터치 전극 행은 행 방향으로 인접한 제1 터치 전극과 제2 터치 전극을 포함하고,
    상기 N개의 터치 전극 행에서 n+1(2≤n+1≤N)번째의 터치 전극 행은 행 방향으로 인접한 제3 터치 전극과 제4 터치 전극을 포함하며,
    상기 제1 터치 전극 및 상기 제3 터치 전극은 열 방향으로 인접하고,
    상기 제2 터치 전극 및 상기 제4 터치 전극은 열 방향으로 인접하며,
    상기 제1 터치 전극 및 상기 제3 터치 전극 간의 경계영역과, 상기 제2 터치 전극 및 상기 제4 터치 전극 간의 경계영역은, 서로 다른 직선 상에 배치되는 터치스크린 내장형 디스플레이 패널.
  2. 제1항에 있어서,
    상기 각 터치 전극 행은 사선 방향으로 배치되는 터치스크린 내장형 디스플레이 패널.
  3. 제1항에 있어서,
    N개의 터치 전극 행 중 1번째의 터치 전극 행과 N번째의 터치 전극 행은, 크기가 다른 적어도 하나의 터치 전극을 포함하는 터치스크린 내장형 디스플레이 패널.
  4. 제1항에 있어서,
    N개의 터치 전극 행 중 1번째의 터치 전극 행과 N번째의 터치 전극 행은,
    2번째 내지 N-1번째의 터치 전극 행에 포함된 터치 전극의 크기와는 다른 크기를 갖는 적어도 하나의 터치 전극을 포함하는 터치스크린 내장형 디스플레이 패널.
  5. 제1항에 있어서,
    상기 각 터치 전극의 영역은, 둘 이상의 서브픽셀의 영역과 대응되는 크기를 갖는 터치스크린 내장형 디스플레이 패널.
  6. 제1항에 있어서,
    상기 제1 터치 전극 및 상기 제3 터치 전극 간의 경계영역과, 상기 제2 터치 전극 및 상기 제4 터치 전극 간의 경계영역에는, 서로 다른 게이트 라인이 배치되는 터치스크린 내장형 디스플레이 패널.
  7. 제6항에 있어서,
    상기 제1 터치 전극 및 상기 제3 터치 전극 간의 경계영역에 배치된 X-1번째의 게이트 라인은, 상기 제1 터치 전극의 에지 부분과 중첩되고, 상기 제3 터치 전극의 에지 부분과 중첩되어 배치되며,
    상기 제2 터치 전극 및 상기 제4 터치 전극 간의 경계영역에 배치된 X번째 게이트 라인은, 상기 제2 터치 전극의 에지 부분과 중첩되고 상기 제4 터치 전극의 에지 부분과 중첩되어 배치되는 터치스크린 내장형 디스플레이 패널.
  8. 제1항에 있어서,
    상기 각 터치 전극의 열 방향 에지 부분은 둘 이상의 단을 갖는 계단 형상으로 되어 있는 터치스크린 내장형 디스플레이 패널.
  9. 제8항에 있어서,
    상기 각 터치 전극의 열 방향 에지 부분에서 둘 이상의 단은 둘 이상의 게이트 라인과 서로 대응되는 터치스크린 내장형 디스플레이 패널.
  10. 다수의 데이터 라인 및 다수의 게이트 라인이 배치되며, 다수의 터치 전극이 N(N≥2)행 M(M≥2)열로 배치된 디스플레이 패널; 및
    상기 다수의 터치 전극을 구동하여 터치를 센싱하는 터치 회로를 포함하고,
    상기 디스플레이 패널은,
    n(1≤n≤N-1)번째의 터치 전극 행은 인접한 제1 터치 전극과 제2 터치 전극을 포함하고,
    n+1(2≤n+1≤N)번째의 터치 전극 행은 인접한 제3 터치 전극과 제4 터치 전극을 포함하며,
    상기 제1 터치 전극 및 상기 제3 터치 전극은 열 방향으로 인접하고,
    상기 제2 터치 전극 및 상기 제4 터치 전극은 열 방향으로 인접하며,
    상기 제1 터치 전극 및 상기 제3 터치 전극 간의 경계영역과, 상기 제2 터치 전극 및 상기 제4 터치 전극 간의 경계영역은, 서로 다른 직선 상에 배치되는 터치 디스플레이 디바이스.
  11. 제10항에 있어서,
    상기 각 터치 전극 행은 사선 방향으로 배치되는 터치 디스플레이 디바이스.
  12. 제1방향으로 배치된 다수의 데이터 라인;
    제2방향으로 배치된 다수의 게이트 라인; 및
    N(N≥2)행 M(M≥2)열로 배치된 다수의 터치 전극을 포함하고,
    상기 각 터치 전극의 열 방향 에지 부분은 둘 이상의 단을 갖는 계단 형상으로 되어 있는 터치스크린 내장형 디스플레이 패널.
  13. 제12항에 있어서,
    상기 각 터치 전극의 열 방향 에지 부분에서 둘 이상의 단은 둘 이상의 게이트 라인과 서로 대응되는 터치스크린 내장형 디스플레이 패널.
  14. 제12항에 있어서,
    N개의 터치 전극 행 중 2번째의 터치 전극 행과 N-1번째의 터치 전극 행에 포함된 각 터치 전극은, 양쪽의 열 방향 에지 부분이 계단 형상으로 되어 있고,
    상기 N개의 터치 전극 행 중 1번째의 터치 전극 행과 N번째의 터치 전극 행에 포함된 각 터치 전극은, 한쪽의 열 방향 에지 부분만 계단 형상으로 되어 있는 터치스크린 내장형 디스플레이 패널.
  15. 다수의 데이터 라인 및 다수의 게이트 라인이 배치되며, 다수의 터치 전극이 N(N≥2)행 M(M≥2)열로 배치된 디스플레이 패널; 및
    상기 다수의 터치 전극을 구동하여 터치를 센싱하는 터치 회로를 포함하고,
    상기 디스플레이 패널에서 상기 각 터치 전극의 열 방향 에지 부분은 둘 이상의 단을 갖는 계단 형상으로 되어 있는 터치 디스플레이 디바이스.
  16. 제15항에 있어서,
    상기 각 터치 전극의 열 방향 에지 부분에서 둘 이상의 단은 둘 이상의 게이트 라인과 서로 대응되는 터치 디스플레이 디바이스.
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