KR20170041161A - Method of fabricating circuit board - Google Patents

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KR20170041161A
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bol
bumps
insulating layer
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KR1020167016711A
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오정윤
김상진
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대덕전자 주식회사
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Abstract

본 발명은 베이스 동박 위에 BOL 범프를 형성하고, 절연층을 적층하고 가열가압 라미네이트하여 상기 BOL 범프가 절연층 속으로 매립되도록 한 후, 상기 베이스 동박의 노출 표면에 상기 BOL 범프 패턴과 동일한 형상의 식각마스크를 피복하고 플래시 에칭을 함으로써, BOL 범프 위에 베이스동박이 남아 있도록 해서 범프가 절연층 속으로 리세스되는 것을 방지한다.The BOL bump is formed on the base copper foil, the insulating layer is laminated, and the BOL bump is buried in the insulating layer by heat press lamination. Then, the exposed surface of the base copper foil is etched in the same manner as the BOL bump pattern By covering the mask and performing flash etching, the base copper foil remains on the BOL bumps to prevent the bumps from being recessed into the insulating layer.

Description

회로기판 및 제조방법{METHOD OF FABRICATING CIRCUIT BOARD}≪ Desc / Clms Page number 1 > METHOD OF FABRICATING CIRCUIT BOARD &

본 발명은 회로기판, 특히 임베디드 트레이스 기판(Embedded Trace Substrate; 이하 'ETS'라 칭함) 공법에 따른 "범프 온 리드(BOL; Bump on Lead; 이하 BOL이라 칭함)" 제조기술에 관한 것이다. 더욱 상세하게는 미세 피치의 BOL을 구비한 패키지기판을 제조하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technique of manufacturing a Bump on Lead (BOL) according to a circuit board, in particular, an Embedded Trace Substrate (ETS) technique. More particularly, the present invention relates to a technique for manufacturing a package substrate having a fine pitch BOL.

최근 들어, 반도체 다이(die)를 기판에 직접 실장하는 BOL 제품이 주요시장을 형성하고 있다. BOL 기술은 반도체 칩의 인터커넥션 패드 어레이에 구리 범프(copper bump)를 부착해서, 패키지기판의 리드에 직접 솔더 접합을 하는 공법이다. 범프를 리드에 직접 접합하기 위해서는 범프와 리드 사이의 간격이 균일하여야 하며, 그 간격은 최소화되어야 한다. In recent years, BOL products that directly mount a semiconductor die on a substrate have formed a major market. BOL technology is a method in which a copper bump is attached to the interconnection pad array of a semiconductor chip, and solder bonding is performed directly to the leads of the package substrate. In order to bond the bump directly to the lead, the gap between the bump and the lead must be uniform and the spacing must be minimized.

그런데 반도체 다이의 범프 간 간격이 수 마이크로미터 수준으로 미세화함에 따라서, 패키지기판에 제작하여야 할 범프 간의 간격 역시 수 마이크로미터 수준으로 미세화하는 것이 요구되고 있다. 미세 피치의 범프를 형성하기 위해, ETS 공법을 사용하고 있다. However, as the interval between the bumps of the semiconductor die is reduced to the level of several micrometers, it is required that the interval between the bumps to be formed on the package substrate is also miniaturized to the level of several micrometers. In order to form bumps of fine pitch, ETS method is used.

ETS 공법은 동박 범프를 절연층(프리프레그; PPG)의 표면에 돌출한 형상으로 형성하는 대신에, 절연층 속에 매립하는 형식으로 제작하는 공법으로, 절연층 속에 범프를 매립하기 때문에 범프간 피치를 미세화하는데 유리하다. In the ETS method, instead of forming the copper foil bump in a protruding shape on the surface of an insulating layer (prepreg; PPG), the bump is embedded in the insulating layer, and the bump is embedded in the insulating layer. It is advantageous for refinement.

도1a 내지 도1i는 종래기술에 따른 ETS 공법에 따라 범프를 제조하는 과정을 나타낸 도면이다. 도1a를 참조하면, 지지체 역할을 하는 두꺼운 두께의 캐리어(100a) 일 표면 또는 양 표면 위에 접착제(100b)로 동박(100c)이 피복된 자재(100)를 시작재로 한다. 첨부 도면에는 양 표면에 동박이 피복된 실시예를 도시하였다. 도1b를 참조하면, 드라이필름(110)을 피복하고, 사진, 현상, 식각 등 일련의 이미지작업을 진행해서 드라이필름(110)에 소정의 BOL 회로패턴을 전사한다. 1A to 1I are views showing a process of manufacturing a bump according to the ETS method according to the related art. Referring to FIG. 1A, a thick-walled carrier 100a serving as a support is made of a material 100 having a copper foil 100c coated with an adhesive 100b on one surface or both surfaces thereof as a starting material. The accompanying drawings show examples in which copper foil is coated on both surfaces. Referring to FIG. 1B, a predetermined BOL circuit pattern is transferred to the dry film 110 by coating a dry film 110, conducting a series of image operations such as photographing, development, and etching.

도1c를 참조하면, BOL 패턴이 전사된 드라이필름(110)을 도금마스크로 해서 동도금을 실시하면, 표면이 노출된 동박(100c) 위에 동도금 범프(120)가 형성된다(도1d 참조). 그리고 나서, 절연층(130)과 동박(140)을 적층하고 가열 가압하여 라미네이션 하면, 동도금 범프(120)는 절연층(130) 속으로 매립되어 임베디드 트레이 구조가 된다(도1e 참조). Referring to FIG. 1C, when copper plating is performed using the dry film 110 having the BOL pattern transferred thereon as a plating mask, copper plating bumps 120 are formed on the exposed copper foil 100c (see FIG. 1D). Then, when the insulating layer 130 and the copper foil 140 are laminated and laminated by heating and pressing, the copper plating bumps 120 are buried in the insulating layer 130 to form an embedded tray structure (see FIG.

도1f를 참조하면, 적층 동박(140) 위에 드라이필름(150)을 피복하고 포토, 현상, 식각 등 일련의 이미지 프로세스를 진행해서 패턴을 전사함으로써 도금마스크를 형성한다. 이어서, 도1g를 참조하면, 패턴 전사된 드라이필름(150)을 도금마스크로 해서 동도금(160)을 형성한다. 도1h를 참조하면, 드라이필름(150)을 박리 제거한다. Referring to FIG. 1F, a dry film 150 is coated on the laminated copper foil 140, and a series of image processes such as photo, development, and etching are performed to transfer the pattern, thereby forming a plating mask. Next, referring to FIG. 1G, a copper plating 160 is formed using the pattern transferred dry film 150 as a plating mask. Referring to FIG. 1H, the dry film 150 is peeled off.

도1i를 참조하면, 구조물로부터 접착층(100b)를 통해 접합해 있던 캐리어(100a)를 분리한다. 그리고 나서, 동박(100c)을 플래시 에칭(flash etch)을 통해 식각 제거하면, 도2에 도시한 대로 동도금 범프가 절연층(130) 속에 임베드 된 형태의 패턴이 형성된다.  Referring to FIG. 1I, the carrier 100a, which has been bonded through the adhesive layer 100b, is separated from the structure. Then, when the copper foil 100c is etched away by flash etching, a pattern is formed in which the copper plating bumps are embedded in the insulating layer 130 as shown in FIG.

그런데 종래 기술의 경우, 도2의 플래시 에칭 단계에서 동도금(120)이 함께 식각되는 것을 피할 수 없어, 결국 동도금 범프(120)가 절연층(130) 표면보다 약간 들어가는 리세스(recess) 형태를 이루게 된다. 즉, 리세스 깊이(recess depth)가 발생하게 된다. However, in the prior art, it is inevitable that the copper plating 120 is etched together in the flash etching step of FIG. 2, so that the copper plating bump 120 is formed in a recessed shape slightly entering the surface of the insulating layer 130 do. That is, a recess depth is generated.

도2는 종래기술에 따라 ETS 공법을 적용하여 패드를 제작한 경우 패드가 절연층 표면을 기준으로 안쪽으로 리세스 된 형상을 보여주는 도면이다. 실질적으로 본 출원발명의 발명자가 실험한 결과에 따르면, 리세스 되는 깊이(recess depth)는 무시할 수 없는 상당 수준이며, 범프가 절연층(130) 속으로 깊숙이 리세스 되어 있어서, 반도체 다이와 BOL 접합을 하는 과정에서, 솔더 접합이 되지 않는 불량(non wet issue)이 종종 발생한다.FIG. 2 is a view showing a pad recessed inward with respect to a surface of an insulating layer when a pad is manufactured by applying the ETS method according to the related art. In fact, according to the experiment of the inventor of the present invention, the recess depth is a considerable level which can not be ignored, and the bump is deeply recessed into the insulating layer 130, , Non-wet issues often occur that do not lead to solder joints.

본 발명의 제1 목적은 패키지 기판에 있어서, ETS 공법을 적용한 BOL 패드를 제작하는 방법을 제공하는 데 있다. A first object of the present invention is to provide a method of manufacturing a BOL pad to which an ETS method is applied in a package substrate.

본 발명의 제2 목적은 상기 제1 목적에 부가하여, ETS 공법의 BOL 패드를 제작하는 데 있어서, BOL 패드가 절연층 내부로 리세스 되지 아니하도록 하는 BOL 패드 제작방법 및 BOL 구조를 제공하는 데 있다.A second object of the present invention is to provide a BOL pad manufacturing method and a BOL structure for making a BOL pad not to be recessed into an insulating layer in manufacturing a BOL pad of an ETS method in addition to the above first object have.

본 발명은 베이스 동박 위에 제1 범프를 형성하고, 절연층을 적층하고 가열가압 라미네이트하여 상기 제1 범프가 절연층 속으로 매립되도록 한 후, 상기 제1 범프가 형성된 부위에 상응하는 상기 베이스 동박의 노출 표면에 마스크를 피복하고 플래시 에칭을 진행함으로써, 상기 제1 범프 위에 제2 범프를 형성한다. 결국, 제1 범프와 그 위의 제2 범프의 조합으로 형성된 본 발명의 BOL 범프는, 범프가 절연층 속으로 리세스 되는 것을 근본적으로 방지한다. 또한, 종래기술과 달리 추가 동도금 프로세스를 진행하지 아니하고 베이스 동박으로써 범프를 형성한다.The first bump is formed on the base copper foil, the insulating layer is laminated, the first bump is buried in the insulating layer by heat press lamination, and then the base copper foil corresponding to the portion where the first bump is formed A second bump is formed on the first bump by coating the exposed surface with a mask and conducting flash etching. As a result, the BOL bumps of the present invention formed by the combination of the first bump and the second bump thereon fundamentally prevent the bump from being recessed into the insulating layer. Further, unlike the conventional technique, the bump is formed as the base copper foil without proceeding with the additional copper plating process.

본 발명은 패키지기판의 BOL 패드가 절연층 표면보다 속으로 리세스 되는 것을 방지하므로, 반도체 다이의 범프와 패키지기판의 BOL 패드를 솔더 접합하는 단계에서 접합불량이 발생하는 것을 방지할 수 있다. The present invention prevents the BOL pads of the package substrate from being recessed into the surface of the insulating layer, thereby preventing defective junctions in the step of solder bonding the bumps of the semiconductor die to the BOL pads of the package substrate.

본 발명은 ETS 기판에 식각 공정만을 이용해서 별도로 형성된 금속범프의 높이가 일반회로의 높이와 동일하거나 높은 단면구조를 가지도록 할 수 있다. 본 발명은 추가의 동도금 공정을 진행하지 아니하고도 베이스동박을 이용해서 선택적 식각 공정만으로 논 웨트 이슈를 해결한 범프 형성기술을 제공한다.The height of the metal bumps formed separately by using the etching process only on the ETS substrate may have a sectional structure equal to or higher than the height of the general circuit. The present invention provides a bump forming technique in which a non-wet process is solved only by a selective etching process using a base copper foil without proceeding to a further copper plating process.

본 발명은 식각 공정만으로 범프를 형성하여, 도금을 적용하는 공법에서 발생할 수 있는 범프 높이 편차를 최소화 함으로써 표면 그라인딩 등의 추가 공정이 필요 없으며, 범프 높이 공차를 최소화할 수 있다. The present invention minimizes the bump height deviation that can occur in the plating method by forming the bumps only by the etching process, so that no additional process such as surface grinding is required, and the bump height tolerance can be minimized.

종래기술에 따른 기판은 범프 패드가 베이스 자재(CCL)보다 10 ㎛ 이상 높아 언더필 또는 EMC 유동성을 방해하였으나, 본 발명은 돌출 폭을 최소화하였으므로 언더필 또는 EMC 유동성 등에 도움을 줄 수 있다.The substrate according to the prior art has a bump pad of 10 mu m or more higher than the base material (CCL), which hinders the underfill or EMC fluidity, but the present invention minimizes the protrusion width and can help underfill or EMC fluidity.

종래기술에 따른 ETS 구조가 베이스자재보다 PAD의 높이가 낮아 쉽게 이물이 유입될 수 있는 단점이 있으나, 본 발명은 이러한 문제를 해결할 수 있다. 또한, 종래기술은 칩 범프의 높이가 낮거나 리세스 깊이(recess depth)가 클 경우 웨팅(wetting) 문제가 발생할 수 있으나, 본 발명은 이 문제를 해결할 수 있다. The ETS structure according to the related art has a drawback that the height of the PAD is lower than that of the base material, so that foreign matter can be easily introduced. However, the present invention can solve this problem. Further, in the prior art, wetting problems may occur when the height of the chip bumps is low or the recess depth is large, but the present invention can solve this problem.

도1a 내지 도1i는 종래기술에 따른 ETS 공법에 따라 BOL 범프를 제조하는 과정을 나타낸 도면.
도2는 종래기술에 따라 제작된 BOL 범프가 절연층 안으로 깊숙이 리세스 된 모습을 나타낸 도면.
도3a 내지 도3i는 본 발명에 따른 ETS 공법에 따라 BOL 범프를 제조하는 과정을 나타낸 도면.1A to 1I are views showing a process of manufacturing a BOL bump according to the ETS method according to the related art.
FIG. 2 is a view showing a BOL bump fabricated according to a conventional technique deeply recessed into an insulating layer. FIG.
3A to 3I are views showing a process of manufacturing BOL bumps according to the ETS method according to the present invention.

발명의 실시를 위한 최선의 형태Best Mode for Carrying Out the Invention

본 발명은 회로기판을 제조하는 방법에 있어서, (a) 디태처블 코어의 베이스 동박 위에 소정의 BOL 패턴이 전사된 제1 범프를 제작하는 단계; (b) 상기 제1 범프 위에 제2 절연층과 제2 동박을 적층하고 라미네이트 함으로써, 상부면과 측면이 노출되었던 상기 제1 범프를 상기 제2 절연층 속으로 매립하는 단계; (c) 상기 제2 동박 위에 소정의 패턴이 전사된 제3 동박을 형성하는 단계; (d) 디태처블 코어를 베이스동박으로부터 분리하여 상기 베이스동박 일 표면을 노출하는 단계; (e) 상기 노출된 베이스 표면 위 상기 제1 범프에 상응하는 영역에, 상기 제1 범프의 크기보다 작거나 또는 이에 상응하는 크기의 식각마스크를 형성하는 단계; 및 (f) 상기 식각마스크가 피복된 상태에서 플래시 에칭을 실시하여, 기판 일 표면의 노출 베이스동박과 기판 반대 면의 노출 제2 동박을 식각 제거함으로써, 제1 범프 위에 제2 범프를 형성함으로써, 제1 범프와 제2 범프로 구성된 BOL 범프를 제작하는 단계를 포함하는 인쇄회로기판 제조방법을 제공한다.The present invention provides a method of manufacturing a circuit board, comprising the steps of: (a) fabricating a first bump transferred with a predetermined BOL pattern on a base copper foil of a diecastable core; (b) depositing and laminating a second insulating layer and a second copper foil over the first bump, thereby embedding the first bump into the second insulating layer, the top surface and the side exposed; (c) forming a third copper having a predetermined pattern transferred on the second copper foil; (d) separating the digitizable core from the base copper foil to expose the base copper foil surface; (e) forming an etch mask on the exposed base surface in an area corresponding to the first bump, the mask having a size less than or equal to the size of the first bump; And (f) forming a second bump on the first bump by performing flash etching in a state in which the etch mask is covered to etch the exposed base copper foil on the surface of the substrate and the exposed second copper foil on the opposite side of the substrate, And manufacturing a BOL bump composed of the first bump and the second bump.

본 발명은 BOL 접합을 위한 BOL 범프를 구비한 회로기판에 있어서, 상기 BOL 범프는 절연층에 임베디드 트레이스 구조로 매립된 제1 범프; 상기 제1 범프 위에 돌출 제작된 제2 범프로 구성되고, 상기 제2 범프는 베이스동박을 선택적으로 식각하여 제작된 것을 특징으로 하는 회로기판을 제공한다.The present invention provides a circuit board having a BOL bump for a BOL junction, the BOL bump including a first bump embedded in an insulating layer in an embedded trace structure; And a second bump protruded on the first bump, wherein the second bump is fabricated by selectively etching the base copper foil.

발명의 실시를 위한 형태DETAILED DESCRIPTION OF THE INVENTION

이하, 첨부도면 도3a 내지 도3i를 참조하여 본 발명에 따른 ETS 공법에 따라 BOL 범프를 제조하는 방법을 상세히 설명한다. Hereinafter, a method for manufacturing BOL bumps according to the ETS method according to the present invention will be described in detail with reference to FIGS. 3A to 3I.

도3a를 참조하면, 본 발명의 양호한 실시예로서 디태처블 코어(detachable core)를 시작재로 할 수 있으나, 반드시 이에 한정할 필요는 없다. 디태처블 코어(detachable core)의 표면에는 동박(100; '베이스동박'이라 칭하기도 한다)이 형성되어 있고, 디태처블 코어(50)와 동박(100) 사이는 접착제로 접착되어 있어서, 필요 시에 약간의 물리적인 힘을 인가하면 디태처블 코어(50)로부터 동박(100)을 벗겨내어 분리할 수 있다.Referring to FIG. 3A, a detachable core may be used as a starting material as a preferred embodiment of the present invention, but the present invention is not limited thereto. A copper foil 100 (also referred to as a 'base copper foil') is formed on the surface of the detachable core, and the diatomable core 50 and the copper foil 100 are bonded with an adhesive, The copper foil 100 can be peeled off from the decoratable core 50 by applying a slight physical force.

디태처블 코어로서 흔히 캐리어 동박을 사용할 수 있으며, 소정의 두께를 지닌 필름에 동박이 접착제로 피복된 자재를 사용할 수도 있다. 본 발명의 양호한 실시예로서, 동박(100)의 두께는 5 ㎛ 내외로 할 수 있다. 이하에서는, 도면부호 100의 동박을 베이스 동박이라 칭하기로 한다. A carrier copper foil is often used as the decoratable core, and a material having a predetermined thickness coated with a copper foil may be used. As a preferred embodiment of the present invention, the thickness of the copper foil 100 may be about 5 占 퐉 or less. Hereinafter, the copper foil 100 will be referred to as a base copper foil.

도3b를 참조하면, 베이스 동박(100) 위에 드라이필름(D/F; 도시생략)을 피복하고, 사진, 노광, 현상, 식각 등 일련의 이미지 프로세스를 진행해서, 소정의 BOL 패턴을 드라이필름에 전사하여 도금마스크를 제작한다.3B, a dry film (D / F; not shown) is coated on the base copper foil 100 and a series of image processes such as photo, exposure, development, And a plating mask is formed.

이어서, 도금마스크를 피복한 상태에서 전기동도금을 진행함으로써, BOL 패턴이 전사된 제1 범프(120)를 형성한다. Then, the first bump 120 transferred with the BOL pattern is formed by conducting the electroplating in the state of covering the plating mask.

도3c를 참조하면, 제2 절연층(130)과 제2 동박(140)을 적층하고 가열 가압하여 라미네이트(laminate) 한다. 이어서, 제2 동박(140) 위에 드라이필름(도시생략)을 피복하고 소정의 회로패턴을 전사하여 도금마스크를 제작한 후, 전기 동도금을 진행함으로써, 회로패턴이 전사된 제3 동박(160)을 형성한다(도3d 참조). Referring to FIG. 3C, the second insulating layer 130 and the second copper foil 140 are laminated and laminated by heating and pressing. Then, a dry film (not shown) is coated on the second copper foil 140, a predetermined circuit pattern is transferred to form a plating mask, and then the copper electroplating is performed to form the third copper foil 160 onto which the circuit pattern is transferred (See Fig. 3d).

도3e를 참조하면, 디태처블 코어를 벗겨내어 분리하면 상하 두 개의 구조물을 얻게 된다. 도3e에는 편의상 상하 두 개의 구조물 중 하부 구조물을 도시하였으며, 이하에서는 이를 바탕으로 본 발명을 설명한다.Referring to FIG. 3E, if the diecastable core is peeled off and separated, two upper and lower structures are obtained. FIG. 3E shows a lower structure among the upper and lower structures for the sake of convenience, and the present invention will be described based on this.

도3f를 참조하면, 디태처블 코어 분리로 노출된 베이스 동박(100) 표면에 드라이필름(170)을 밀착하고, 제1 범프(120)에 상응하는 영역이 노출되지 아니하도록 베이스동박(100) 표면에 드라이필름(160)이 피복되도록 패턴을 전사한다. Referring to FIG. 3F, the dry film 170 is brought into close contact with the surface of the base copper foil 100 exposed by the separable core separation, and the surface of the base copper foil 100 is exposed so that a region corresponding to the first bump 120 is not exposed. The pattern is transferred so that the dry film 160 is coated.

본 발명의 양호한 실시예로서, 제1 범프와 동일한 사이즈 또는 약간 작은 사이즈, 또는 약간 큰 사이즈의 마스크가 형성되도록 드라이필름(160)에 패턴을 형성할 수 있다. 도3f에는 제1 범프의 크기보다 약간 작은 사이즈의 마스크를 일 실시예로 도시하고 있다. As a preferred embodiment of the present invention, a pattern may be formed on the dry film 160 so that a mask of the same size as the first bump, slightly smaller size, or slightly larger size mask is formed. In Fig. 3f, a mask having a size slightly smaller than the size of the first bump is shown as an embodiment.

도3g를 참조하면, BOL 패턴이 전사된 드라이필름(160)을 식각마스크로 해서 플래시 에칭(flash etch)을 실시하면, 상부면의 노출된 베이스동박(100)과 하부면의 노출 제2 동박(140)이 제거되어 회로가 만들어진다. Referring to FIG. 3G, flash etching is performed using the dry film 160 on which the BOL pattern is transferred as an etching mask to form the exposed base copper foil 100 on the upper surface and the exposed second copper foil 140 are removed to create a circuit.

즉, 절연층(130) 속에 매립 임베드된 제1 범프(120) 위에는, 같은 크기 또는 약간 작은 크기, 또는 약 큰 크기의 제2 범프(100)가 돌출되어 형성되어 있음에 유의한다. It is noted that the second bumps 100 having the same size or slightly smaller size or about the larger size are formed on the first bumps 120 embedded in the insulating layer 130.

여기서, 도면부호 120의 제1 범프는 절연층(130) 속에 매립 임베드되어 있으며, 하부면의 제2 동박(140)을 플래시 에칭을 하는 과정에, 마스크가 베이스동박 표면에 피복되어 있으므로, 제1 범프(120) 위의 베이스동박은 식각되지 않으며, 식각되지 않아 남게되는 베이스동박은 제2 범프가 되어, 본 발명에 따른 BOL 범프는 제1 범프(100)와 그 위의 제2 범프(100)으로 구성되는 것이다. Here, since the first bump 120 is embedded in the insulating layer 130 and the mask is coated on the surface of the base copper foil in the process of flash etching the second copper foil 140 on the lower surface, The base copper foil on the bump 120 is not etched and the base copper foil that is left unetched becomes the second bump so that the BOL bump according to the present invention is formed by the first bump 100 and the second bump 100 thereon, .

도3h를 참조하면, 식각마스크로 사용하였던 드라이필름(170)을 박리 제거한다. 최종적으로, 도3i를 참조하면 솔더레지스트(180)을 도포하고 피니시 처리함으로써 공정이 완료된다.Referring to FIG. 3H, the dry film 170 used as an etching mask is peeled off. Finally, referring to FIG. 3I, the process is completed by applying and finishing the solder resist 180.

전술한 내용은 후술할 발명의 특허청구범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허청구범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다. The foregoing has somewhat improved the features and technical advantages of the present invention in order to better understand the claims of the invention described below. Additional features and advantages that constitute the claims of the present invention will be described in detail below. It should be appreciated by those skilled in the art that the disclosed concepts and specific embodiments of the invention can be used immediately as a basis for designing or modifying other structures to accomplish the invention and similar purposes.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다. In addition, the inventive concepts and embodiments disclosed herein may be used by those skilled in the art as a basis for modifying or designing other structures to accomplish the same purpose of the present invention. It will be apparent to those skilled in the art that various modifications, substitutions and alterations can be made hereto without departing from the spirit or scope of the invention as defined in the appended claims.

본 발명은 패키지기판의 BOL 패드가 절연층 표면보다 속으로 리세스 되는 것을 방지하므로, 반도체 다이의 범프와 패키지기판의 BOL 패드를 솔더 접합하는 단계에서 접합불량이 발생하는 것을 방지할 수 있다.The present invention prevents the BOL pads of the package substrate from being recessed into the surface of the insulating layer, thereby preventing defective junctions in the step of solder bonding the bumps of the semiconductor die to the BOL pads of the package substrate.

본 발명은 ETS 기판에 식각 공정만을 이용해서 별도로 형성된 금속범프의 높이가 일반회로의 높이와 동일하거나 높은 단면구조를 가지도록 할 수 있다. 본 발명은 추가의 동도금 공정을 진행하지 아니하고도 베이스동박을 이용해서 선택적 식각 공정만으로 논 웨트 이슈를 해결한 범프 형성기술을 제공한다. The height of the metal bumps formed separately by using the etching process only on the ETS substrate may have a sectional structure equal to or higher than the height of the general circuit. The present invention provides a bump forming technique in which a non-wet process is solved only by a selective etching process using a base copper foil without proceeding to a further copper plating process.

본 발명은 식각 공정만으로 범프를 형성하여, 도금을 적용하는 공법에서 발생할 수 있는 범프 높이 편차를 최소화 함으로써 표면 그라인딩 등의 추가 공정이 필요 없으며, 범프 높이 공차를 최소화할 수 있다. The present invention minimizes the bump height deviation that can occur in the plating method by forming the bumps only by the etching process, so that no additional process such as surface grinding is required, and the bump height tolerance can be minimized.

종래기술에 따른 기판은 범프 패드가 베이스 자재(CCL)보다 수십 마이크로미터 이상 돌출되므로 유동성을 방해하였으나, 본 발명은 돌출 폭을 최소화하였으므로 언더필 또는 EMC 유동성 등에 도움을 줄 수 있다. The substrate according to the related art obstructs the fluidity because the bump pad protrudes more than several tens of micrometers more than the base material (CCL). However, the present invention minimizes the protrusion width, which can contribute to underfill or EMC fluidity.

Claims (4)

회로기판을 제조하는 방법에 있어서,
(a) 디태처블 코어의 베이스 동박 위에 소정의 BOL 패턴이 전사된 제1 범프를 제작하는 단계;
(b) 상기 제1 범프 위에 제2 절연층과 제2 동박을 적층하고 라미네이트 함으로써, 상부면과 측면이 노출되었던 상기 제1 범프를 상기 제2 절연층 속으로 매립하는 단계;
(c) 상기 제2 동박 위에 소정의 패턴이 전사된 제3 동박을 형성하는 단계;
(d) 디태처블 코어를 베이스동박으로부터 분리하여 상기 베이스동박 일 표면을 노출하는 단계;
(e) 상기 노출된 베이스 표면 위 상기 제1 범프에 상응하는 영역에, 상기 제1 범프의 크기보다 작거나 또는 이에 상응하는 크기의 식각마스크를 형성하는 단계; 및
(f) 상기 식각마스크가 피복된 상태에서 플래시 에칭을 실시하여, 기판 일 표면의 노출 베이스동박과 기판 반대 면의 노출 제2 동박을 식각 제거함으로써, 제1 범프 위에 제2 범프를 형성함으로써, 제1 범프와 제2 범프로 구성된 BOL 범프를 제작하는 단계
를 포함하는 인쇄회로기판 제조방법.A method of manufacturing a circuit board,
(a) fabricating a first bump on which a predetermined BOL pattern is transferred on a base copper foil of a digitizable core;
(b) depositing and laminating a second insulating layer and a second copper foil over the first bump, thereby embedding the first bump into the second insulating layer, the top surface and the side exposed;
(c) forming a third copper having a predetermined pattern transferred on the second copper foil;
(d) separating the digitizable core from the base copper foil to expose the base copper foil surface;
(e) forming an etch mask on the exposed base surface in an area corresponding to the first bump, the mask having a size less than or equal to the size of the first bump; And
(f) forming a second bump on the first bump by performing flash etching in a state in which the etching mask is covered to etch the exposed base copper foil on the surface of the substrate and the exposed second copper foil on the opposite surface of the substrate, Step of making BOL bump composed of one bump and second bump
≪ / RTI > 제1항에 있어서, 제1 범프는 상기 제2 절연층 속에 매립된 임베디드 트레이스 구조(ETS)인 것을 특징으로 하는 인쇄회로기판 제조방법.2. The method of claim 1, wherein the first bump is an embedded trace structure (ETS) buried in the second insulating layer. 제1항에 있어서, 상기 제1 범프와 제2 범프로 구성된 BOL 범프의 높이는 일반회로를 구성하는 동박의 높이보다 0 ~ 5 ㎛ 균일하게 높은 것을 특징으로 하는 인쇄회로기판 제조방법. The method as claimed in claim 1, wherein the height of the BOL bumps constituted by the first bumps and the second bumps is uniformly higher than the height of the copper foils constituting the general circuit by 0 to 5 mu m. BOL 접합을 위한 BOL 범프를 구비한 회로기판에 있어서, 상기 BOL 범프는
절연층에 임베디드 트레이스 구조로 매립된 제1 범프;
상기 제1 범프 위에 돌출 제작된 제2 범프
로 구성되고, 상기 제2 범프는 베이스동박을 선택적으로 식각하여 제작된 것을 특징으로 하는 회로기판. A circuit board comprising BOL bumps for BOL bonding, the BOL bumps comprising:
A first bump embedded in the insulating layer with an embedded trace structure;
A second bump protruding from the first bump,
Wherein the second bumps are fabricated by selectively etching the base copper foil.
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