KR20170040839A - 반도체장치 - Google Patents

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Abstract

반도체장치는 제1 동작구간동안 제1 패드로 입력된 테스트데이터를 입력받아 메모리셀어레이에 저장되는 셀입력데이터를 생성하기 위한 제1 입력제어데이터를 생성하는 제1 데이터입력부 및 상기 제2 동작구간동안 상기 메모리셀어레이에서 출력되는 셀출력데이터로부터 생성된 제1 출력제어데이터를 입력받아 제2 패드로 출력하는 제1 데이터출력부를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 테스트를 수행하는 반도체장치에 관한 것이다.
대용량의 메모리를 컨트롤러와 함께 같은 패키지에 담는 패키징 기술로는 SiP(System in Package) 패키징 기술 및 CoC(Chip on Chip) 패키징 기술 등이 있다. SiP(System in Package) 패키징 기술은 와이어 본딩으로 칩을 서로 연결하는 방식을 사용한다. CoC(Chip on Chip) 패키징 기술은 메모리의 고집적화와 메모리와 컨트롤러 간의 고속동작을 구현하는데 가장 유리하다. 이는 메모리와 컨트롤러가 마이크로 범프 패드를 통해 데이터를 포함한 신호들을 상호 전송하기 때문이다.
마이크로 범프 패드는 직경이 겨우 수십 마이크로미터(㎛)에 불과해서 저항, 인덕턴스 및 기생 커패시턴스 특성이 낮으므로 동작 주파수를 높이기가 더 수월하다. 따라서, 마이크로 범프 패드의 수를 늘리는 방법으로 데이터의 전송 속도를 용이하게 향상시킬 수 있다. CoC 패키징 기술에서 메모리와 컨트롤러에는 범프 패드들이 형성되고, 메모리와 컨트롤러에 형성된 마이크로 범프 패드들이 서로 접속되어 하나의 칩으로 형성된다.
본 발명은 데이터가 입출력되는 데이터입출력부를 테스트할 수 있는 반도체장치를 제공한다.
이를 위해 본 발명은 제1 동작구간동안 제1 패드로 입력된 테스트데이터를 입력받아 메모리셀어레이에 저장되는 셀입력데이터를 생성하기 위한 제1 입력제어데이터를 생성하는 제1 데이터입력부 및 상기 제2 동작구간동안 상기 메모리셀어레이에서 출력되는 셀출력데이터로부터 생성된 제1 출력제어데이터를 입력받아 제2 패드로 출력하는 제1 데이터출력부를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 제1 및 제2 테스트제어신호에 응답하여 제1 동작구간동안 제1 패드로 입력된 테스트데이터에 응답하여 생성되는 제1 입력제어데이터를 메모리셀어레이에 저장된 셀입력데이터로 전달하는 입력제어부 및 제1 및 제2 테스트제어신호에 응답하여 제2 동작구간동안 메모리셀어레이에서 출력되는 셀출력데이터를 제2 패드와 연결된 내부노드로 출력하기 위한 제1 출력제어데이터로 전달하는 출력제어부를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 테스트모드에서 메모리셀의 데이터를 출력하는 경우 데이터를 범프패드에 연결된 데이터입력부 및 데이터출력부를 거쳐 출력함으로써, 범프패드에 연결된 데이터입력부 및 데이터출력부를 테스트할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 출력제어부의 일 실시예에 따른 블럭도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 입력제어부의 일 실시예에 따른 블럭도이다.
도 4는 도 1에 도시된 반도체장치에 포함된 버퍼제어신호생성부의 일 실시예에 따른 회로도이다.
도 5는 본 발명의 일 실시예에 따른 동작을 설명하기 위한 표이다.
도 6은 도 1 내지 도 5에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 블럭도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치는 패드부(11), 메모리셀어레이(12), 테스트제어부(13), 출력제어부(14), 입력제어부(15), 제1 데이터출력부(16), 제2 데이터출력부(17), 제1 데이터입력부(18), 제2 데이터입력부(19) 및 버퍼제어신호생성부(20)을 포함할 수 있다.
패드부(11)는 제1 패드(111) 및 제2 패드(112)를 포함할 수 있다. 제1 패드(111)는 테스트패드로 구현될 수 있다. 제1 패드(111)는 반도체장치를 테스트하는 테스트모드에서 프로브를 통해 테스트데이터를 입출력할 수 있다. 제2 패드(112)는 범프패드로 구현될 수 있다. 제2 패드(112)는 멀티칩 형태의 반도체장치에서 상위칩과 하위칩을 직접적으로 연결하는 패드일 수 있다.
메모리셀어레이(12)는 셀출력데이터(DOUT_CELL)를 출력하고, 셀입력데이터(DIN_CELL)를 입력받을 수 있다. 메모리셀어레이(12)는 다수의 메모리셀(미도시)을 포함할 수 있다. 메모리셀어레이(12)는 라이트동작이 수행되는 경우 셀입력데이터(DIN_CELL)를입력받아 내부에 포함된 메모리셀(미도시)에 저장할 수 있다. 메모리셀어레이(12)는 리드동작이 수행되는 경우 내부에 포함된 메모리셀(미도시)에 저장된 데이터를 셀출력데이터(DOUT_CELL)로 출력할 수 있다. 셀출력데이터(DOUT_CELL) 및 셀입력데이터(DIN_CELL)는 동일한 입출력라인을 통해 메모리셀어레이(12)에 입출력될 수 있다.
테스트제어부(13)는 테스트모드개시신호(TM_STR)에 응답하여 제1 테스트제어신호(T_CNT1), 제2 테스트제어신호(T_CNT2) 및 제3 테스트제어신호(T_CNT3)를 생성할 수 있다. 테스트제어부(13)는 테스트모드에 진입하는 경우 인에이블되는 테스트모드개시신호(TM_STR)에 응답하여 제1 내지 제3 테스트제어신호(T_CNT1, T_CNT2, T_CNT3)를 생성할 수 있다. 제1 및 제2 테스트제어신호(T_CNT1, T_CNT2)는 출력제어부(14) 및 입력제어부(15)의 입출력을 제어할 수 있다. 제1 및 제2 테스트제어신호(T_CNT1, T_CNT2)는 출력제어부(14) 및 입력제어부(15)의 입출력을 제어하기 위해 다양한 논리레벨조합을 갖도록 생성될 수 있다. 예를들어, 제1 및 제2 테스트제어신호(T_CNT1, T_CNT2)는 테스트모드에 진입한 후 제1 동작구간동안 제1 논리레벨조합을 갖고, 제2 동작구간동안 제2 논리레벨조합을 가지며, 제3 동작구간동안 제3 논리레벨조합을 갖고, 제4 동작구간동안 제4 논리레벨조합을 갖도록 구현될 수 있다. 제3 테스트제어신호(T_CNT3)는 제2 데이터입력부(19)를 테스트하는 경우 인에이블되어 제2 데이터입력부(19)를 활성화 시킬 수 있다.
출력제어부(14)는 제1 및 제2 테스트제어신호(T_CNT1, T_CNT2)의 논리레벨조합에 따라 셀출력데이터(DOUT_CELL) 또는 피드백데이터(D_FB)를 입력받아 제1 출력제어데이터(DOUT_CNT1) 또는 제2 출력제어데이터(DOUT_CNT2)로 출력할 수 있다. 좀 더 구체적으로, 출력제어부(14)는 제1 테스트제어신호(T_CNT1)가 로직로우레벨인 경우 셀출력데이터(DOUT_CELL)를 입력받아 래치할 수 있다. 출력제어부(14)는 제1 테스트제어신호(T_CNT1)가 로직하이레벨인 경우 피드백데이터(D_FB)를 입력받아 래치할 수 있다. 출력제어부(14)는 제2 테스트제어신호(T_CNT2)가 로직로우레벨인 경우 래치된 데이터를 제1 출력제어데이터(DOUT_CNT1)로 출력할 수 있다. 출력제어부(14)는 제2 테스트제어신호(T_CNT2)가 로직하이레벨인 경우 래치된 데이터를 제2 출력래치데이터(DOUT_CNT2)로 출력할 수 있다. 출력제어부(14)에 입력되는 제1 및 제2 테스트제어신호(T_CNT1, T_CNT2)의 로직레벨은 실시예에 따라 다양하게 설정할 수 있다.
입력제어부(15)는 제1 및 제2 테스트제어신호(T_CNT1, T_CNT2)의 논리레벨조합에 따라 제1 입력제어데이터(DIN_CNT1) 또는 제2 입력제어데이터(DIN_CNT2)를 입력받아 셀입력데이터(DIN_CELL) 또는 피드백데이터(D_FB)로 출력할 수 있다. 좀 더 구체적으로, 입력제어부(15)는 제1 테스트제어신호(T_CNT1)가 로직로우레벨인 경우 제2 입력제어데이터(DIN_CNT2)를 입력받아 래치할 수 있다. 입력제어부(15)는 제1 테스트제어신호(T_CNT1)가 로직하이레벨인 경우 제1 입력제어데이터(DIN_CNT1)를 입력받아 래치할 수 있다. 입력제어부(14)는 제2 테스트제어신호(T_CNT2)가 로직로우레벨인 경우 래치된 데이터를 셀입력데이터(DIN_CELL)로 출력할 수 있다. 입력제어부(15)는 제2 테스트제어신호(T_CNT2)가 로직하이레벨인 경우 래치된 데이터를 피드백데이터(D_FB)로 출력할 수 있다. 입력제어부(14)에 입력되는 제1 및 제2 테스트제어신호(T_CNT1, T_CNT2)의 로직레벨은 실시예에 따라 다양하게 설정할 수 있다.
제1 데이터출력부(16)는 제1 출력제어데이터(DOUT_CNT1)를 입력받아 버퍼링하여 제1 패드(111)로 출력할 수 있다. 제1 데이터출력부(16)는 테스트패드인 제1 패드(111)를 구동하기 위하여 높은 구동력을 갖도록 설정될 수 있다. 제1 데이터출력부(16)는 테스트모드에서 피드백데이터(D_FB)를 제1 출력제어데이터(DOUT1_CNT1)로 입력받아 제1 패드(111)로 출력할 수 있다.
제2 데이터출력부(17)는 제2 출력제어데이터(DOUT_CNT2)를 입력받아 버퍼링하여 제2 패드(112)로 출력할 수 있다. 제2 데이터출력부(17)는 테스트모드에서 메모리셀어레이(12)로부터 출력된 셀출력데이터(DOUT_CELL)를 제2 출력제어데이터(DOUT_CNT2)로 입력받아 제2 패드(112)와 연결된 내부노드(ND_INT)로 출력할 수 있다. 제2 데이터출력부(17)는 노말모드에서 메모리셀어레이(12)로부터 출력된 셀출력데이터(DOUT_CELL)를 제2 출력제어데이터(DOUT_CNT2)로 입력받아 제2 패드(112)로 출력할 수 있다.
제1 데이터입력부(18)은 제1 패드(111)로부터 테스트데이터를 입력받아 제1 입력제어데이터(DIN_CNT1)를 생성할 수 있다. 테스트데이터는 테스트장치로부터 프로브를 통해 제1 패드(111)로 입력되는 데이터일 수 있다.
제2 데이터입력부(19)는 입력제어신호(IN_CNT)에 응답하여 제2 패드(112)와 연결된 내부노드(ND_INT)의 데이터를 입력받아 제2 입력제어데이터(DIN_CNT2)를 생성할 수 있다. 제2 데이터입력부(19)는 테스트모드에서 제2 데이터출력부(17)에서 출력된 내부노드(ND_INT)의 데이터를 입력받아 제2 입력제어데이터(DIN_CNT2)를 생성할 수 있다. 제2 데이터입력부(19)는 노말모드에서 제2 패드(112)로부터 데이터를 입력받아 제2 입력제어데이터(DIN_CNT2)를 생성할 수 있다.
버퍼제어신호생성부(20)는 입력인에이블신호(IN_EN) 및 제3 테스트제어신호(T_CNT3)를 입력받아 입력제어신호(IN_CNT)를 생성할 수 있다. 버퍼제어신호생성부(20)는 입력인에이블신호(IN_EN) 및 제3 테스트제어신호(T_CNT3)중 하나라도 인에이블 되는 경우 인에이블되는 입력제어신호(IN_CNT)를 생성할 수 있다. 입력인에이블신호(IN_EN)은 노말모드에서 메모리셀어레이(12)에 대한 라이트동작이 수행되는 경우 인에이블 될 수 있다. 제3 테스트모드신호(T_CNT)는 테스트모드에서 제2 데이터입력부(19)가 제2 데이터출력부(17)에서 출력된 내부노드(ND_INT)의 데이터를 입력받아 제2 입력제어데이터(DIN_CNT2)를 생성하는 구간에서 인에이블 될 수 있다.
이상 살펴본 바와 같이 본 실시예에 따른 반도체장치는 테스트모드에 진입한 후 제1 동작구간동안 제1 패드(111)로부터 테스트데이터를 입력받아 제1 데이터입력부(18) 및 입력제어부(15)를 통해 메모리셀어레이(12)로 저장할 수 있다. 제1 동작구간이 종료된 후 제2 동작구간동안 메모리셀어레이(12)로부터 출력된 셀출력데이터(DOUT_CELL)는 출력제어부(14) 및 제2 데이터출력부(17)를 통해 내부노드(ND_INT)로 출력될 수 있다. 제2 동작구간에 종료된 후 제3 동작구간동안 내부노드(ND_INT)의 데이터는 제2 데이터입력부(19) 및 입력제어부(15)를 통해 피드백데이터(D_FB)로 전달될 수 있다. 제3 동작구간이 종료된 후 제4 동작구간동안 피드백데이터(D_FB)는 출력제어부(14) 및 제1 데이터출력부(17)를 통해 제1 패드(111)로 출력될 수 있다.
도 2를 참고하면, 일 실시예에 따른 출력제어부(14)는 제1 출력선택부(141), 출력래치부(142) 및 제2 출력선택부(143)을 포함할 수 있다.
제1 출력선택부(141)는 제1 테스트제어신호(T_CNT1)에 응답하여 피드백데이터(D_FB) 및 셀출력데이터(DOUT_CELL)중 하나를 선택하여 선택출력데이터(DOUT_SEL)로 전달할 수 있다. 좀 더 구체적으로, 제1 출력선택부(141)는 제1 테스트제어신호(T_CNT1)가 로직하이레벨인 경우 피드백데이터(D_FB)를 선택출력데이터(DOUT_SEL)로 전달할 수 있다. 제1 출력선택부(141)는 제1 테스트제어신호(T_CNT1)가 로직로우레벨인 경우 셀출력데이터(DOUT_CELL)를 선택출력데이터(DOUT_SEL)로 전달할 수 있다.
출력래치부(142)는 선택출력데이터(DOUT_SEL)를 래치하여 래치출력데이터(DOUT_LAT)를 생성할 수 있다. 출력래치부(142)는 FIFO(First In First Out)래치회로로 구현될 수 있다.
제2 선택출력부(143)는 제2 테스트제어신호(T_CNT2)에 응답하여 래치출력데이터(DOUT_LAT)를 입력받아 제1 출력제어데이터(DOUT_CNT1) 및 제2 출력제어데이터(DOUT_CNT2)중 하나로 전달할 수 있다. 좀 더 구체적으로, 제2 선택출력부(143)는 제2 테스트제어신호(T_CNT2)가 로직하이레벨인 경우 래치출력데이터(DOUT_LAT)를 제1 출력제어데이터(DOUT_CNT1)로 전달할 수 있다. 제2 선택출력부(143)는 제2 테스트제어신호(T_CNT2)가 로직로우레벨인 경우 래치출력데이터(DOUT_LAT)를 제2 출력제어데이터(DOUT_CNT2)로 전달할 수 있다.
도 3을 참고하면, 일 실시예에 따른 입력제어부(15)는 제1 입력선택부(151), 입력래치부(152) 및 제2 입력선택부(153)을 포함할 수 있다.
제1 입력선택부(151)는 제2 테스트제어신호(T_CNT2)에 응답하여 제1 입력제어데이터(DIN_CNT1) 및 제2 입력제어데이터(DIN_CNT2)중 하나를 선택하여 선택입력데이터(DIN_SEL)로 전달할 수 있다. 좀 더 구체적으로, 제1 입력선택부(151)는 제2 테스트제어신호(T_CNT2)가 로직하이레벨인 경우 제1 입력제어데이터(DIN_CNT1)를 선택입력데이터(DIN_SEL)로 전달할 수 있다. 제1 입력선택부(151)는 제2 테스트제어신호(T_CNT2)가 로직로우레벨인 경우 제2 입력제어데이터(DIN_CNT2)를 선택입력데이터(DIN_SEL)로 전달할 수 있다.
입력래치부(152)는 선택입력데이터(DIN_SEL)를 래치하여 래치입력데이터(DIN_LAT)를 생성할 수 있다. 입력래치부(152)는 FIFO(First In First Out)래치회로로 구현될 수 있다.
제2 선택입력부(153)는 제1 테스트제어신호(T_CNT1)에 응답하여 래치입력데이터(DIN_LAT)를 입력받아 피드백데이터(D_FB) 및 셀입력데이터(DIN_CELL)중 하나로 전달할 수 있다. 좀 더 구체적으로, 제2 선택입력부(153)는 제1 테스트제어신호(T_CNT1)가 로직하이레벨인 경우 래치입력데이터(DIN_LAT)를 피드백데이터(D_FB)로 전달할 수 있다. 제2 선택입력부(153)는 제1 테스트제어신호(T_CNT1)가 로직로우레벨인 경우 래치입력데이터(DIN_LAT)를 셀입력데이터(DIN_CELL)로 전달할 수 있다.
도 4를 참고하면, 일 실시예에 따른 버퍼제어신호생성부(20)는 노어게이트(NOR201) 및 인버터(IV201)을 포함할 수 있다. 노어게이트(NOR201)는 입력인에이블신호(IN_EN) 및 제3 테스트제어신호(T_CNT3)를 입력받아 부정 논리합 연산을 수행하여 출력할 수 있다. 인버터(IV201)는 노어게이트(NOR201)의 출력신호를 입력받아 반전버퍼링하여 입력제어신호(IN_CNT)를 생성할 수 있다.
도 5를 참고하면, 본 발명의 동작을 제1 내지 제4 동작구간으로 나누어 설명하면 다음과 같다.
테스트모드에 진입하여 테스트개시신호(TM_STR)가 인에이블 되는 경우 테스트제어부(13)는 제1 내지 제3 테스트제어신호(T_CNT1, T_CNT2, T_CNT3)를 생성할 수 있다.
테스트모드에 진입하고 제1 동작구간에서 제1 테스트제어신호(T_CNT1)는 로직로우레벨을 갖고 제2 테스트제어신호(T_CNT2)는 로직하이레벨을 갖는 제1 논리레벨조합을 가질 수 있다. 제1 동작구간에서 제1 데이터입력부(18)는 제1 패드(111)로부터 테스트데이터를 입력받아 제1 입력제어데이터(DIN_CNT1)를 생성할 수 있다. 입력제어부(15)는 로직하이레벨의 제2 테스트제어신호(T_CNT2)에 응답하여 제1 입력제어데이터(DIN_CNT1)를 입력받아 래치할 수 있다. 입력제어부(15)는 로직로우레벨의 제1 테스트제어신호(T_CNT1)에 응답하여 래치된 데이터를 메모리셀어레이(12)에 저장되는 셀입력데이터(DIN_CELL)로 전달할 수 있다.
제1 동작구간이 종료된 후 제2 동작구간에서 제1 테스트제어신호(T_CNT1)는 로직로우레벨을 갖고 제2 테스트제어신호(T_CNT2)는 로직로우레벨을 갖는 제2 논리레벨조합을 가질 수 있다. 제2 동작구간에서 출력제어부(14)는 로직로우레벨의 제1 테스트제어신호(T_CNT1)에 응답하여 메모리셀어레이로부터 출력된 제1 셀출력데이터(DOUT_CELL)를 입력받아 래치할 수 있다. 출력제어부(14)는 로직로우레벨의 제2 테스트제어신호(T_CNT2)에 응답하여 래치된 데이터를 제2 출력제어데이터(DOUT_CNT2)로 전달할 수 있다. 제2 데이터출력부(17)는 제2 출력제어데이터(DOUT_CNT2)를 입력받아 제2 패드(112)와 연결된 내부노드(ND_INT)로 출력할 수 있다.
제2 동작구간이 종료된 후 제3 동작구간에서 제1 테스트제어신호(T_CNT1)는 로직하이레벨을 갖고 제2 테스트제어신호(T_CNT2)는 로직로우레벨을 갖는 제3 논리레벨조합을 가질 수 있다. 제3 동작구간에서 제2 데이터입력부(19)는 제2 데이터출력부(19)에서 출력된 내부노드(ND_INT)의 데이터를 입력받아 제2 입력제어데이터(DIN_CNT2)를 생성할 수 있다. 입력제어부(15)는 로직로우레벨의 제2 테스트제어신호(T_CNT2)에 응답하여 제2 입력제어데이터(DIN_CNT2)를 입력받아 래치할 수 있다. 입력제어부(15)는 로직하이레벨의 제1 테스트제어신호(T_CNT1)에 응답하여 래치된 데이터를 피드백데이터(D_FB)로 전달할 수 있다.
제3 동작구간이 종료된 후 제4 동작구간에서 제1 테스트제어신호(T_CNT1)는 로직하이레벨을 갖고 제2 테스트제어신호(T_CNT2)는 로직하이레벨을 갖는 제4 논리레벨조합을 가질 수 있다. 제4 동작구간에서 출력제어부(14)는 로직하이레벨의 제1 테스트제어신호(T_CNT1)에 응답하여 피드백데이터(D_FB)를 입력받아 래치할 수 있다. 출력제어부(14)는 로직하이레벨의 제2 테스트제어신호(T_CNT2)에 응답하여 래치된 데이터를 제1 출력제어데이터(DOUT_CNT1)로 전달할 수 있다. 제1 데이터출력부(16)는 제1 출력제어데이터(DOUT_CNT1)를 입력받아 제1 패드(111)로 출력할 수 있다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체장치는 테스트모드에서 테스트패드인 제1 패드(111)로부터 테스트데이터를 입력받아 제1 데이터입력부(18)를 통해 메모리셀어레이(12)에 저장하고, 저장된 데이터를 출력하는 경우 제2 패드(112)와 연결된 제2 데이터출력부(17) 및 제2 데이터입력부(19)를 통과 한 후 제1 데이터출력부(16)를 통해 제1 패드(111)로 출력할 수 있다. 따라서, 노말모드에서 데이터가 입출력되는 제2 데이터출력부(17) 및 제2 데이터입력부(18)를 테스트할 수 있는 효과가 있다.
앞서, 도 1 내지 도 5에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 6을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 6에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
11: 패드부 12: 메모리셀어레이
13: 테스트제어부 14: 출력제어부
15: 입력제어부 16: 제1 데이터출력부
17: 제2 데이터출력부 18: 제1 데이터입력부
19: 제2 데이터입력부 20: 버퍼제어신호생성부
141: 제1 출력선택부 142: 출력래치부
143: 제2 출력선택부 151: 제1 입력선택부
152: 입력래치부 153: 제2 입력선택부

Claims (20)

  1. 제1 동작구간동안 제1 패드로부터 테스트데이터를 입력받아 메모리셀어레이에 저장되는 셀입력데이터를 생성하기 위한 제1 입력제어데이터를 생성하는 제1 데이터입력부; 및
    제2 동작구간동안 상기 메모리셀어레이에서 출력되는 셀출력데이터로부터 생성된 제1 출력제어데이터를 입력받아 제2 패드와 연결된 내부노드로 출력하는 제1 데이터출력부를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 제3 동작구간동안 입력제어신호에 응답하여 상기 제1 데이터출력부에서 출력된 상기 내부노드의 데이터를 입력받아 제2 입력제어데이터를 생성하는 제2 데이터입력부를 더 포함하는 반도체장치.
  3. 제 2 항에 있어서, 상기 입력제어신호는 상기 제3 동작구간동안 인에이블되는 제1 테스트제어신호에 응답하여 인에이블되는 반도체장치.
  4. 제 2 항에 있어서, 제4 동작구간동안 상기 제2 입력제어데이터를 제2 출력제어데이터로 입력받아 상기 제1 패드로 출력하는 제2 데이터출력부를 더 포함하는 반도체장치.
  5. 제 4 항에 있어서, 상기 제1 동작구간, 상기 제2 동작구간, 상기 제3 동작구간 및 상기 제4 동작구간은 테스트모드에 진입하는 경우 순차적으로 설정되는 구간인 반도체장치.
  6. 제 1 항에 있어서, 상기 제1 패드는 테스트패드이고, 상기 제2 패드는 범프패드인 반도체장치.
  7. 제 1 항에 있어서,
    제2 및 제3 테스트제어신호의 논리레벨조합에 따라 상기 제1 입력제어데이터 또는 제2 입력제어데이터를 입력받아 상기 셀입력데이터 또는 피드백데이터로 출력하는 입력제어부; 및
    상기 제2 및 제3 테스트제어신호의 논리레벨조합에 따라 상기 셀출력데이터 또는 상기 피드백데이터를 입력받아 상기 제1 출력제어데이터 또는 제2 출력제어데이터로 출력하는 출력제어부를 더 포함하는 반도체장치.
  8. 제 7 항에 있어서, 상기 입력제어부는 상기 제2 및 제3 테스트제어신호가 제1 논리레벨조합인 상기 제1 동작구간에서 상기 제1 입력제어데이터를 상기 셀입력데이터로 출력하고, 상기 제2 및 제3 테스트제어신호가 제2 논리레벨조합인 제3 동작구간에서 상기 제2 입력제어데이터를 상기 피드백데이터로 출력하는 반도체장치.
  9. 제 7 항에 있어서, 상기 출력제어부는 상기 제2 및 제3 테스트제어신호가 제3 논리레벨조합인 상기 제2 동작구간에서 상기 셀출력데이터를 상기 제1 출력제어데이터로 출력하고, 상기 제2 및 제3 테스트제어신호가 제4 논리레벨조합인 제4 동작구간에서 상기 피드백데이터를 상기 제2 출력제어데이터로 출력하는 반도체장치.
  10. 제 7 항에 있어서, 상기 입력제어부는
    상기 제2 테스트제어신호에 응답하여 상기 제1 입력제어데이터 및 상기 제2 입력제어데이터중 하나를 선택입력데이터로 출력하는 제1 입력선택부;
    상기 선택입력데이터를 입력받아 래치하여 래치입력데이터를 생성하는 입력래치부; 및
    상기 제1 테스트제어신호에 응답하여 상기 래치입력데이터를 상기 셀입력데이터 및 상기 피드백데이터 중 하나로 출력하는 제2 선택입력부를 포함하는 반도체장치.
  11. 제 7 항에 있어서, 상기 출력제어부는
    상기 제1 테스트제어신호에 응답하여 상기 셀출력데이터 및 상기 피드백데이터 중 하나를 선택출력데이터로 출력하는 제1 출력선택부;
    상기 선택출력데이터를 입력받아 래치하여 래치출력데이터를 생성하는 출력래치부; 및
    상기 제2 테스트제어신호에 응답하여 상기 래치출력데이터를 상기 제1 출력제어데이터 및 상기 제2 출력제어데이터중 하나로 출력하는 제2 선택출력부를 포함하는 반도체장치.
  12. 제1 및 제2 테스트제어신호에 응답하여 제1 동작구간동안 제1 패드로 입력된 테스트데이터로부터 생성된 제1 입력제어데이터를 메모리셀어레이에 저장되는 셀입력데이터로 전달하는 입력제어부; 및
    상기 제1 및 제2 테스트제어신호에 응답하여 제2 동작구간동안 상기 메모리셀어레이에서 출력되는 셀출력데이터를 제2 패드와 연결된 내부노드로 출력하기 위한 제1 출력제어데이터로 전달하는 출력제어부를 포함하는 반도체장치.
  13. 제 12 항에 있어서,
    상기 제1 패드로 입력된 상기 테스트데이터를 입력받아 상기 제1 입력제어데이터를 생성하는 제1 데이터입력부; 및
    상기 제1 출력제어데이터를 입력받아 상기 내부노드로 출력하는 제1 데이터출력부를 더 포함하는 반도체장치.
  14. 제 12 항에 있어서, 상기 입력제어부는 제3 동작구간동안 상기 내부노드의 데이터에 응답하여 생성된 제2 입력제어데이터를 피드백데이터로 전달하는 반도체장치.
  15. 제 14 항에 있어서, 상기 내부노드의 데이터를 입력받아 상기 제2 입력제어데이터를 생성하는 제2 데이터입력부를 더 포함하는 반도체장치.
  16. 제 14 항에 있어서, 상기 출력제어부는 제4 동작구간동안 상기 피드백데이터를 상기 제1 패드로 출력하기 위한 제2 출력제어데이터로 전달하는 반도체장치.
  17. 제 16 항에 있어서, 상기 제2 출력제어데이터를 입력받아 상기 제1 패드로 출력하는 제2 데이터출력부를 더 포함하는 반도체장치.
  18. 제 16 항에 있어서, 상기 제1 동작구간, 상기 제2 동작구간, 상기 제3 동작구간 및 상기 제4 동작구간은 테스트모드에 진입하는 경우 순차적으로 설정되는 구간인 반도체장치.
  19. 제 12 항에 있어서, 상기 입력제어부는
    상기 제2 테스트제어신호에 응답하여 상기 제1 입력제어데이터 및 제2 입력제어데이터중 하나를 선택입력데이터로 출력하는 제1 입력선택부;
    상기 선택입력데이터를 입력받아 래치하여 래치입력데이터를 생성하는 입력래치부; 및
    상기 제1 테스트제어신호에 응답하여 상기 래치입력데이터를 상기 셀입력데이터 및 피드백데이터 중 하나로 출력하는 제2 선택입력부를 포함하는 반도체장치.
  20. 제 12 항에 있어서, 상기 출력제어부는
    상기 제1 테스트제어신호에 응답하여 상기 셀출력데이터 및 피드백데이터중 하나를 선택출력데이터로 출력하는 제1 출력선택부;
    상기 선택출력데이터를 입력받아 래치하여 래치출력데이터를 생성하는 출력래치부; 및
    상기 제2 테스트제어신호에 응답하여 상기 래치출력데이터를 상기 제1 출력제어데이터 및 제2 출력제어데이터중 하나로 출력하는 제2 선택출력부를 포함하는 반도체장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102518873B1 (ko) * 2016-05-03 2023-04-07 에스케이하이닉스 주식회사 데이터 입출력 회로 및 이를 포함하는 반도체 메모리 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070047337A1 (en) * 2005-08-24 2007-03-01 Nec Electronics Corporation Interface circuit and semiconductor device
US20070288716A1 (en) * 2006-06-09 2007-12-13 Infineon Technologies Ag Memory system with a retiming circuit and a method of exchanging data and timing signals between a memory controller and a memory device
KR20120037184A (ko) * 2010-10-11 2012-04-19 삼성전자주식회사 데이터 라이트 트레이닝 방법과 장치 및 그를 포함하는이를 수행하는 반도체 장치
US8261039B2 (en) * 2007-04-12 2012-09-04 Rambus Inc. Memory controllers, methods, and systems supporting multiple memory modes
KR20120113478A (ko) * 2011-04-05 2012-10-15 삼성전자주식회사 반도체 메모리 장치의 테스트 방법
US8478128B2 (en) * 2002-06-25 2013-07-02 Finisar Corporation Transceiver module and integrated circuit with dual eye openers

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100825776B1 (ko) 2006-08-28 2008-04-28 삼성전자주식회사 메모리 장치 및 그 테스트 방법
US7612574B2 (en) 2007-01-25 2009-11-03 Micron Technology, Inc. Systems and methods for defect testing of externally accessible integrated circuit interconnects
JP5592238B2 (ja) * 2010-11-18 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその制御方法
TWI463155B (zh) * 2012-12-24 2014-12-01 Novatek Microelectronics Corp 具有薄膜覆晶封裝的電子裝置
US9627367B2 (en) * 2014-11-21 2017-04-18 Micron Technology, Inc. Memory devices with controllers under memory packages and associated systems and methods

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8478128B2 (en) * 2002-06-25 2013-07-02 Finisar Corporation Transceiver module and integrated circuit with dual eye openers
US20070047337A1 (en) * 2005-08-24 2007-03-01 Nec Electronics Corporation Interface circuit and semiconductor device
US20070288716A1 (en) * 2006-06-09 2007-12-13 Infineon Technologies Ag Memory system with a retiming circuit and a method of exchanging data and timing signals between a memory controller and a memory device
US8261039B2 (en) * 2007-04-12 2012-09-04 Rambus Inc. Memory controllers, methods, and systems supporting multiple memory modes
KR20120037184A (ko) * 2010-10-11 2012-04-19 삼성전자주식회사 데이터 라이트 트레이닝 방법과 장치 및 그를 포함하는이를 수행하는 반도체 장치
KR20120113478A (ko) * 2011-04-05 2012-10-15 삼성전자주식회사 반도체 메모리 장치의 테스트 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
A. Meixner 외, "External Loopback Testing Experiences with High Speed Serial Interfaces," 2008 IEEE International Test Conference, 2008. 10. *
K.-T. Park 외, "A World’s First Product of Three-Dimensional Vertical NAND Flash Memory and Beyond," 2014 14th Annual Non-Volatile Memory Technology Symposium (NVMTS), 2014. 10. *

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