KR20170036282A - 능동형 시간 지연 장치 및 그 동작 방법 - Google Patents

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KR20170036282A
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한국전자통신연구원
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Abstract

전계 효과 트랜지스터(Field Effect Transistor)나 유사 반도체 소자를 이용하여 초고주파 대역에서 이득을 가지면서 시간 지연을 발생시키는 능동형 시간 지연 장치가 제공된다. 상기 능동형 시간 지연 장치는 분산형 증폭기 구조로 연결된 적어도 하나의 전계 효과 트랜지스터(FET) 소자를 이용하여 입력신호를 소정 시간만큼 지연시키는 지연부, 및 상기 지연된 신호를 출력하는 출력부를 포함하며, 상기 지연부는 입력부 및 상기 출력부 사이의 전송 선로 상에 배치될 수 있다.

Description

능동형 시간 지연 장치 및 그 동작 방법{ACTIVE TRUE TIME DELAY APPARATUS AND OPERATING METHOD THEREOF}
초고주파 대역에서 이용되는 시간 지연기에 연관되며, 보다 상세하게는 전계 효과 트랜지스터(Field Effect Transistor)나 유사 반도체 소자를 이용하여 초고주파 대역에서 이득을 가지면서 시간 지연을 발생시킬 수 있는 능동형 시간 지연 장치 및 그 동작 방법에 연관된다.
시간 지연기는 광대역 능동 위상 배열 시스템에서 안테나의 빔 조향을 하기 위해 각 배열 소자(안테나)의 시간 지연(위상) 차이를 만들어 주기 위해 사용되는 부품이다. 대형 안테나와 넓은 대역폭을 사용하는 영상 레이더 시스템에서는 빔 조향 시 배열 소자와 파면 사이의 주파수에 따른 시간 지연 차이로 인한 빔 편이(Beam Squint) 현상이 나타나게 되는데, 시간 지연기를 통해 배열 소자 간 지연 시간 차를 제거하는 방식으로 이러한 빔 편이 현상을 줄일 수 있다.
다만, 일반적으로 사용되는 수동형 시간 지연기의 경우, 삽입 손실을 가지게 되며, 지연 시간에 비례하여 삽입 손실이 더욱 커지는 문제점이 있다. 따라서, 광대역에서 이득을 가지면서, 이러한 삽입 손실을 보상하는 방식의 시간 지연기에 대한 필요성이 높아지고 있다.
일측에 따르면, 능동형 시간 지연 장치가 제공된다. 상기 장치는 분산형 증폭기 구조로 연결된 적어도 하나의 전계 효과 트랜지스터(Field Effect Transistor, 이하 FET) 소자를 이용하여 입력신호를 소정 시간만큼 지연시키는 지연부, 및 상기 지연된 신호를 출력하는 출력부를 포함하며, 상기 지연부는 입력부 및 상기 출력부 사이의 전송 선로 상에 배치될 수 있다.
일실시예에 따르면 상기 장치는 상기 전송 선로를 통과하는 상기 입력 신호의 지연 시간을 조정하는 조정부를 더 포함할 수 있다.
이 때, 상기 조정부는, 바랙터, 스위치 소자 중 적어도 하나의 가변 캐패시턴스 소자를 포함할 수 있다.
한편 일실시예에 따르면, 상기 지연부는, 상기 적어도 하나의 FET 소자가 복수 개의 단계로 연결되어, 상기 단계의 수에 비례하도록 상기 입력 신호의 지연 시간을 지연시킬 수 있다.
또한, 상기 지연부는, 상기 적어도 하나의 FET 소자의 외부에 연결되는 인덕터 값 및 상기 적어도 하나의 FET 소자의 내부 캐패시턴스 값을 상기 전송선로의 특성 임피던스와 동일해지도록 하여, 상기 입력 신호에 대한 이득을 조정할 수 있다.
예시적으로 그러나 한정되지 않게, 상기 적어도 하나의 FET 소자의 드레인 및 게이트는 상기 전송선로 상의 인덕터와 연결되고, 소스는 접지된다.
다른 일측에 따르면, 입력단 및 출력단 사이의 전송 선로를 통과하는 입력신호를 지연시키는 능동형 시간 지연 장치에 있어서, 분산형 증폭기 구조로 연결된 적어도 하나의 전계 효과 트랜지스터(Field Effect Transistor, 이하 FET) 소자를 이용하여 입력신호를 소정 시간만큼 지연시키는 지연부, 및 상기 지연부에 연결되어, 상기 입력 신호의 지연 시간을 조정하는 조정부를 포함하는 능동형 시간 지연 장치가 제공된다.
일실시예에 따르면, 상기 조정부는 바랙터, 스위치 소자 중 적어도 하나의 가변 캐패시턴스 소자를 포함 수 있다.
일실시예에 따르면, 상기 지연부는 상기 적어도 하나의 FET 소자가 복수 개의 단계로 연결되어, 상기 단계의 수에 비례하도록 상기 입력 신호의 지연 시간을 지연시킬 수 있다.
또한, 상기 지연부는 상기 적어도 하나의 FET 소자의 외부에 연결되는 인덕터 값 및 상기 적어도 하나의 FET 소자의 내부 캐패시턴스 값을 상기 전송선로의 특성 임피던스와 동일해지도록 하여, 상기 입력 신호에 대한 이득을 조정할 수 있다.
이 때, 상기 적어도 하나의 FET 소자의 드레인 및 게이트는 상기 전송선로 상의 인덕터와 연결되고, 소스는 접지될 수 있다.
도 1은 일반적인 방식의 수동형 시간 지연기를 도시하는 도면이다.
도 2는 일실시예에 따른 능동형 시간 지연 장치를 도시하는 블록도이다.
도 3은 일실시예에 따른 능동형 시간 지연 장치의 회로 구성을 설명하는 도면이다.
도 4는 일실시예에 따른 능동형 시간 지연 장치의 세부 구성을 도시하는 도면이다.
도 5는 일실시예에 따른 능동형 시간 지연 장치의 동작 방법을 도시하는 흐름도이다.
이하에서, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 특허출원의 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예들을 설명하기 위한 예시적 용어로 이해되어야 한다.
또한 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
도 1은 일반적인 방식의 수동형 시간 지연기를 도시하는 도면이다.
도 1에서, (a)는 가변 캐패시터 부하 선로 방식의 시간 지연기(110)를, (b)는 스위치 선로를 이용한 시간 지연기(120)를, (c)는 트롬본 선로를 이용한 시간 지연기(130)를 각각 도시하고 있다.
먼저, 도 1(a)의 가변 캐패시터 부하 선로 방식의 시간 지연기(110)는 전송 선로에 연결된 적어도 하나의 가변 캐패시터(111)의 부하 값을 변경하여 시간 지연을 발생시킨다. 도 1(b)의 스위치 선로를 이용한 시간 지연기(120)는 복수 개의 경로에 연결 가능한 스위치(121)를 이용하여 시간 지연 길이가 다른 경로 중 하나를 선택하여 시간 지연을 발생시키는 방식이다. 도 1(c)의 트롬본 선로를 이용한 시간 지연기(130) 또한, 전송 선로에 연결된 적어도 하나의 증폭기 또는 스위치를 이용하여 신호의 경로를 변경하는 방식으로 시간 지연을 발생시킨다.
이러한 수동형 시간 지연기들의 경우, 시간 지연에 따른 삽입 손실을 가지며, 이러한 삽입 손실은 지연 시간에 비례하여 커진다. 또한, 수동형 시간 지연기의 경로 선택에 따른 삽입 손실의 차이도 발생할 수 있다. 이와 같은 문제점을 보완하는 취지에서, 수동형 시간 지연기 사용 시 증폭기를 함께 사용하여 시간 지연에 따른 삽입 손실을 보상하거나, 감쇠기(atteuator)나 가변이득감쇠기(VGA)를 함께 사용하여 삽입 손실을 일정하게 유지하는 방식을 이용할 수 있으나, 시간 지연기의 부피와 복잡도가 증가한다는 점에서 한계가 있다.
도 2는 일실시예에 따른 능동형 시간 지연 장치(200)를 도시하는 블록도이다.
상기 능동형 시간 지연 장치(200)는 기존의 수동형 시간 지연기에서 발생하는 삽입 손실에 따른 문제점을 보완하기 위해, 전계 효과 트랜지스터(Field Effect Transistor, 이하 FET) 또는 그와 유사한 반도체 소자를 이용하여 분산형 증폭기 구조의 시간 지연기를 구현함으로써, 광대역에서 이득을 가지면서 안정적으로 시간 지연을 발생시킬 수 있다. 상기 능동형 시간 지연 장치(200)는 지연부(210), 조정부(220) 및 출력부(230)를 포함할 수 있다. 다만, 일부 실시예에서는 조정부(220) 또는 출력부(230)가 생략될 수도 있다.
먼저, 지연부(210)는 분산형 증폭기 구조로 연결된 적어도 하나의 FET 소자를 이용하여 입력 신호를 소정 시간만큼 지연시킬 수 있다. 상기 지연부(210)는 능동형 시간 지연 장치(200)의 입력부 및 출력부 사이의 전송 선로 상에 분산형 증폭기 구조로 배치되어, 상기 전송 선로를 통과하는 입력 신호를 상기 소정 시간만큼 지연시킨다. 상기 지연부(210)는 상기 적어도 하나의 FET 소자가 복수 개의 단계로 연결된 형태의 다단 구조로 구현될 수 있으며, 상기 연결된 단계의 수에 비례하여 상기 입력 신호의 지연 시간을 지연시킬 수 있다. 또한, 상기 지연부(210)는 상기 적어도 하나의 FET 소자의 외부에 연결되는 인덕터 값 및 상기 적어도 하나의 FET 소자의 내부 캐패시턴스 값을 상기 전송 선로의 특성 임피던스와 동일해지도록 하여, 상기 입력 신호에 대한 이득을 조정함으로써, 광대역에서 동작하는 증폭기와 같이 구현할 수 있다. 이 때, 상기 적어도 하나의 FET 소자의 드레인 및 게이트는 상기 전송 선로 상에 배치된 외부 인덕터와 연결되고, 상기 적어도 하나의 FET 소자의 소스는 접지된다.
조정부(220)는 상기 지연부(210)의 일측에 연결되어, 상기 입력 신호의 지연 시간을 조정할 수 있다. 상기 조정부(220)는 바랙터(varactor), 스위치 소자 등의 가변 캐패시턴스 소자를 이용하여 구현될 수 있으며, 상기 가변 캐패시턴스 소자의 구동 방식에 따라 아날로그 또는 디지털 타입의 시간 지연 장치로 구현할 수도 있다.
출력부(230)는 상기 지연부(210)에서 지연된 신호를 출력한다.
상기 능동형 시간 지연 장치(200)는 분산형 증폭기의 구조를 가지는 지연부(210)의 기본 구성에, 전송 선로의 시간 지연 조정을 위한 가변 캐패시턴스 소자를 포함하는 조정부(220)를 추가하는 방식으로 구성되어, 광대역에서 이득을 가지면서 전체 이득을 높일 수 있다.
도 3은 일실시예에 따른 능동형 시간 지연 장치의 회로 구성을 설명하는 도면이다.
도 2의 능동형 시간 지연 장치(200)는 도 3의 회로도와 같이 구성될 수 있다. 도 3에서, 능동형 시간 지연기는 입력단 및 출력단 사이의 전송 선로에 적어도 하나의 FET 소자(310)가 분산형 증폭기 구조로 연결된 형태의 기본 구조를 가진다. 이러한 기본 구조에 적어도 하나의 가변 캐패시턴스 소자(320)를 추가하여, 상기 전송 선로의 지연 시간을 조정할 수 있다. 여기서, 상기 적어도 하나의 FET 소자(310) 및 상기 적어도 하나의 가변 캐패시턴스 소자(320)는 능동형 시간 지연 장치(200)의 지연부(210) 및 조정부(220)에 각각 대응되는 것으로 이해될 수 있다.
상기 적어도 하나의 FET 소자(310)는 각각의 FET 소자들(311, 312, 313, ...)이 가지는 캐패스터와 인덕터가 전송 선로와 같은 역할을 하게 하여 광대역에서 동작하는 증폭기로 구현될 수 있다. 상기 각각의 FET 소자들(311, 312, 313, ...)은 복수 개의 단계로 연결된 형태의 다단 구조로 연결될 수 있으며, 상기 연결된 단계의 수에 비례하여 상기 전송 선로에 입력되는 신호의 지연 시간을 발생시킬 수 있다. 이 때, 상기 적어도 하나의 FET 소자(310)의 드레인 및 게이트 부분은 상기 전송 선로 상에 배치된 인덕터(LD1, LD2, LD3, ...LDN +1, LG1, LG2, LG3, ...LGN + 1)와 연결되고, 소스 부분은 접지된다.
상기 적어도 하나의 가변 캐패시턴스 소자(320)는 상기 전송 선로에 입력되는 신호의 지연 시간을 조정할 수 있다. 각각의 가변 캐패시턴스 소자(321, 322, 323, ...)는 상기 FET 소자들(311, 312, 313, ...) 각각의 일측에 연결되어 상기 전송 선로의 시간 지연을 조정하며, 도 3의 능동형 시간 지연기가 광대역에서 이득을 갖도록 한다. 이 때, 상기 가변 캐패시턴스 소자(321, 322, 323, ...)는 바랙터(varactor), 스위치 소자 중 적어도 하나를 포함할 수 있다. 또한, 상기 FET 소자(311, 312, 313, ...)가 다단 구조로 연결되는 경우, 상기 FET 소자의 수에 대응되도록 구비될 수 있으며, 각각의 가변 캐패시턴스 소자(321, 322, 323, ...)가 각 단계별 FET 소자(311, 312, 313, ...)의 지연 시간을 조정하는 방식으로 구현될 수 있다.
도 3에서, FET 소자와 가변 캐패시턴스 소자의 세부 회로(330) 동작 과정은 아래 도 4를 참조하여 상세히 설명한다.
도 4는 일실시예에 따른 능동형 시간 지연 장치의 세부 구성으로, 도 3의 FET 소자와 가변 캐패시턴스 소자의 세부 회로(330) 동작 과정을 나타낸다.
도 4에서, FET 소자가 가지고 있는 드레인 저항(RDS_FET, 421) 값은 비교적 큰 값이므로, 무시될 수 있다. FET 소자의 드레인을 통해 연결되는 인덕터(LDn(411), LDn+1(412))는 상기 FET 소자의 캐패시턴스(CDS_FET, 422) 값과 함께 전송 선로의 특성 임피던스(이를 테면, 50Ω)와 동일한 값이 되도록 조정함으로써, 광대역 증폭 특성을 얻을 수 있다. 또한, 이러한 분산형 증폭기의 기본 구조에, 바랙터, 스위치 소자 등의 가변 커패시턴스 소자(430)를 추가함으로써, 상기 전송 선로의 시간 지연을 조정할 수 있게 된다.
능동형 시간 지연 장치는 1단 내지 다단으로 구성 가능하다. 상기 능동형 시간 지연 장치가 적어도 하나의 FET 소자가 복수 개의 단계로 연결된 형태의 다단 구조로 구현되는 경우, 증가되는 단 수 만큼 시간 지연을 발생시킬 수 있으며(n х 1단 시간 지연기의 지연 시간), 이득 또한 증가한다. 또한, 상기 능동형 시간 지연 장치에서, 가변 캐패시턴스 소자(바랙터, 스위치 소자 등)를 동작시키는 방식에 따라 아날로그 또는 디지털 방식의 시간 지연 구현이 가능하며, 디지털 시간 지연기로 구현되는 경우 개별 시간 지연기가 다단으로 연결 되므로 전체 이득은 더욱 높아질 수 있다.
도 5는 일실시예에 따른 능동형 시간 지연 장치의 동작 방법을 도시하는 흐름도이다.
상기 능동형 시간 지연 장치(200)는 기존의 수동형 시간 지연기에서 발생하는 삽입 손실에 따른 문제점을 보완하기 위해, 전계 효과 트랜지스터(Field Effect Transistor, 이하 FET) 또는 그와 유사한 반도체 소자를 이용하여 분산형 증폭기 구조의 시간 지연기를 구현함으로써, 광대역에서 이득을 가지면서 안정적으로 시간 지연을 발생시킬 수 있다.
단계 510에서는, 상기 능동형 시간 지연 장치의 지연부(210)가 분산형 증폭기 구조로 연결된 적어도 하나의 FET 소자를 이용하여 입력 신호를 소정 시간만큼 지연시킬 수 있다. 단계 510에서, 상기 지연부(210)는 능동형 시간 지연 장치(200)의 입력부 및 출력부 사이의 전송 선로 상에 분산형 증폭기 구조로 배치되어, 상기 전송 선로를 통과하는 입력 신호를 상기 소정 시간만큼 지연시킨다. 상기 지연부(210)는 상기 적어도 하나의 FET 소자가 복수 개의 단계로 연결된 형태의 다단 구조로 구현될 수 있으며, 상기 연결된 단계의 수에 비례하여 상기 입력 신호의 지연 시간을 지연시킬 수 있다. 또한, 상기 지연부(210)는 상기 적어도 하나의 FET 소자의 외부에 연결되는 인덕터 값 및 상기 적어도 하나의 FET 소자의 내부 캐패시턴스 값을 상기 전송 선로의 특성 임피던스와 동일해지도록 하여, 상기 입력 신호에 대한 이득을 조정함으로써, 광대역에서 동작하는 증폭기와 같이 구현할 수 있다. 이 때, 상기 적어도 하나의 FET 소자의 드레인 및 게이트는 상기 전송 선로 상에 배치된 외부 인덕터와 연결되고, 상기 적어도 하나의 FET 소자의 소스는 접지된다.
단계 520에서는, 능동형 시간 지연 장치의 조정부(220)가 상기 지연부(210)의 일측에 연결되어, 상기 입력 신호의 지연 시간을 조정할 수 있다. 단계 520에서, 상기 조정부(220)는 바랙터(varactor), 스위치 소자 등의 가변 캐패시턴스 소자를 이용하여 구현될 수 있으며, 상기 가변 캐패시턴스 소자의 구동 방식에 따라 아날로그 또는 디지털 타입의 시간 지연 장치로 구현할 수도 있다.
단계 530에서는, 출력부(230)가 상기 지연부(210)에서 지연된 신호를 출력할 수 있다.
상기 능동형 시간 지연 장치(200)는 분산형 증폭기의 구조를 가지는 지연부의 기본 구성에, 전송 선로의 시간 지연 조정을 위한 가변 캐패시턴스 소자를 포함하는 조정부를 추가하는 방식으로 구성될 수 있으며, 이를 통해 광대역에서 이득을 가지면서 전체 이득을 높일 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 비록 한정된 도면에 의해 실시예들이 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (20)

  1. 분산형 증폭기 구조로 연결된 적어도 하나의 전계 효과 트랜지스터(Field Effect Transistor, 이하 FET) 소자를 이용하여 입력신호를 소정 시간만큼 지연시키는 지연부; 및
    상기 지연된 신호를 출력하는 출력부
    를 포함하며,
    상기 지연부는, 입력부 및 상기 출력부 사이의 전송 선로 상에 배치되는 능동형 시간 지연 장치.
  2. 제1항에 있어서,
    상기 전송 선로를 통과하는 상기 입력 신호의 지연 시간을 조정하는 조정부
    를 더 포함하는 능동형 시간 지연 장치.
  3. 제2항에 있어서,
    상기 조정부는,
    바랙터, 스위치 소자 중 적어도 하나의 가변 캐패시턴스 소자를 포함하는 능동형 시간 지연 장치.
  4. 제1항에 있어서,
    상기 지연부는,
    상기 적어도 하나의 FET 소자가 복수 개의 단계로 연결되어, 상기 단계의 수에 비례하도록 상기 입력 신호의 지연 시간을 지연시키는 능동형 시간 지연 장치.
  5. 제4항에 있어서,
    상기 지연부는,
    상기 적어도 하나의 FET 소자의 외부에 연결되는 인덕터 값 및 상기 적어도 하나의 FET 소자의 내부 캐패시턴스 값을 상기 전송선로의 특성 임피던스와 동일해지도록 하여, 상기 입력 신호에 대한 이득을 조정하는 능동형 시간 지연 장치.
  6. 제5항에 있어서,
    상기 적어도 하나의 FET 소자의 드레인 및 게이트는 상기 전송선로 상의 인덕터와 연결되고, 소스는 접지되는 능동형 시간 지연 장치.
  7. 입력단 및 출력단 사이의 전송 선로를 통과하는 입력신호를 지연시키는 능동형 시간 지연 장치에 있어서,
    분산형 증폭기 구조로 연결된 적어도 하나의 전계 효과 트랜지스터(Field Effect Transistor, 이하 FET) 소자를 이용하여 입력신호를 소정 시간만큼 지연시키는 지연부; 및
    상기 지연부에 연결되어, 상기 입력 신호의 지연 시간을 조정하는 조정부
    를 포함하는 능동형 시간 지연 장치.
  8. 제7항에 있어서,
    상기 조정부는,
    바랙터, 스위치 소자 중 적어도 하나의 가변 캐패시턴스 소자를 포함하는 능동형 시간 지연 장치.
  9. 제7항에 있어서,
    상기 지연부는,
    상기 적어도 하나의 FET 소자가 복수 개의 단계로 연결되어, 상기 단계의 수에 비례하도록 상기 입력 신호의 지연 시간을 지연시키는 능동형 시간 지연 장치
  10. 제9항에 있어서,
    상기 지연부는,
    상기 적어도 하나의 FET 소자의 외부에 연결되는 인덕터 값 및 상기 적어도 하나의 FET 소자의 내부 캐패시턴스 값을 상기 전송선로의 특성 임피던스와 동일해지도록 하여, 상기 입력 신호에 대한 이득을 조정하는 능동형 시간 지연 장치.
  11. 제10항에 있어서,
    상기 적어도 하나의 FET 소자의 드레인 및 게이트는 상기 전송선로 상의 인덕터와 연결되고, 소스는 접지되는 능동형 시간 지연 장치.
  12. 입력단 및 출력단 사이의 전송 선로를 통과하는 입력신호를 지연시키는 능동형 시간 지연 장치의 동작 방법에 있어서,
    적어도 하나의 FET 소자가 분산형 증폭기 구조로 연결된 지연부가, 입력신호를 소정 시간만큼 지연시키는 단계; 및
    상기 지연부의 일측에 연결된 조정부가, 상기 입력 신호의 지연 시간을 조정하는 단계
    를 포함하는 능동형 시간 지연 장치의 동작 방법.
  13. 제12항에 있어서,
    상기 입력 신호의 지연 시간을 조정하는 단계는,
    상기 조정부에 포함된 바랙터, 스위치 소자 중 적어도 하나의 가변 캐패시턴스 소자를 이용하여 수행되는 능동형 시간 지연 장치의 동작 방법.
  14. 제12항에 있어서,
    상기 입력신호를 소정 시간만큼 지연시키는 단계는,
    상기 지연부에서 상기 적어도 하나의 FET 소자가 복수 개의 단계로 연결된 단계의 수에 비례하도록 상기 입력 신호의 지연 시간을 지연시키는 능동형 시간 지연 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 입력신호를 소정 시간만큼 지연시키는 단계는,
    상기 지연부가 상기 적어도 하나의 FET 소자의 외부에 연결되는 인덕터 값 및 상기 적어도 하나의 FET 소자의 내부 캐패시턴스 값을 상기 전송선로의 특성 임피던스와 동일해지도록 하여, 상기 입력 신호에 대한 이득을 조정하는 능동형 시간 지연 장치의 동작 방법.
  16. 입력부 및 출력부 사이의 전송 선로 상에 배치되는 지연부가, 분산형 증폭기 구조로 연결된 적어도 하나의 FET 소자를 이용하여 입력신호를 소정 시간만큼 지연시키는 단계; 및
    상기 출력부가, 상기 지연된 신호를 출력하는 단계
    를 포함하는 능동형 시간 지연 장치의 동작 방법.
  17. 제16항에 있어서,
    상기 지연부의 일측에 연결된 조정부가, 상기 입력 신호의 지연 시간을 조정하는 단계
    를 더 포함하는 능동형 시간 지연 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 조정부는 바랙터, 스위치 소자 중 적어도 하나의 가변 캐패시턴스 소자를 포함하는 능동형 시간 지연 장치의 동작 방법.
  19. 제16항에 있어서,
    상기 입력신호를 소정 시간만큼 지연시키는 단계는, 상기 적어도 하나의 FET 소자가 복수 개의 단계로 연결된 상기 단계의 수에 비례하도록 상기 입력 신호의 지연 시간을 지연시키는 능동형 시간 지연 장치의 동작 방법.
  20. 제19항에 있어서,
    상기 입력신호를 소정 시간만큼 지연시키는 단계는,
    상기 적어도 하나의 FET 소자의 외부에 연결되는 인덕터 값 및 상기 적어도 하나의 FET 소자의 내부 캐패시턴스 값을 상기 전송선로의 특성 임피던스와 동일해지도록 하여, 상기 입력 신호에 대한 이득을 조정하는 능동형 시간 지연 장치의 동작 방법.
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EP2462692A4 (en) * 2009-08-05 2013-05-29 Research In Motion Ltd DISTRIBUTED AMPLIFIER FOR BANDWIDTH RADIO FRONTAL

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