KR102482975B1 - 이중 대역 i/q 신호 발생 장치 및 그를 이용한 다중 위상 위상 천이 장치 - Google Patents

이중 대역 i/q 신호 발생 장치 및 그를 이용한 다중 위상 위상 천이 장치 Download PDF

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Abstract

이중 대역 I/Q 신호 발생 장치 및 그를 이용한 다중 위상 위상 천이 장치가 개시된다. 일 실시예에 따른 I/Q 신호 발생 회로는, 제1 캐패시터 및 제1 인덕터를 포함하고, 일단이 입력에 연결되는 제1 공진 회로와, 제2 캐패시터 및 제2 인덕터를 포함하고, 일단이 상기 제1 공진 회로의 타단과 연결되는 제2 공진 회로를 포함하고, 상기 제1 공진 회로의 상기 타단 및 상기 제2 공진 회로의 상기 일단은 제1 출력에 연결된다.

Description

이중 대역 I/Q 신호 발생 장치 및 그를 이용한 다중 위상 위상 천이 장치{DUAL-BAND IN-PHASE/QUADRATURE SIGNAL GENERATING APPARATUS AND POLYPHASE PHASE SHIFTING APPARATUS USING THE SAME}
아래 실시예들은 이중 대역 I/Q 신호 발생 장치 및 그를 이용한 다중 위상 위상 천이 장치에 관한 것이다.
종래의 위상 천이기는 차동 입력 신호를 4개의 위상으로 나누어 주는 4위상 발생기(quadrature phase generator), 4위상 발생기에서 발생되는 4개의 신호 중 특정 위상을 선택하고, 선택된 신호들을 서로 결합해주는 아날로그 결합기(analog adder), 그리고 출력 정합을 위한 50옴 정합(matching) 회로로 구성된다.
아날로그 결합기는 동작 주파수가 광대역이기 때문에 주파수 제한이 크지 않지만, I/Q(In-phase/Quadrature) 4위상 발생기는 사용되는 구조나 구현 방식에 따라 동작 주파수가 제한이 클 수 있다.
종래의 위상 천이기에서 I/Q 4위상 발생기는 전송 선로(transmission line)를 이용한 90도 하이브리드 커플러(hybrid coupler)나 병렬 라인 커플러(parallel-line coupler)를 이용한 전송 선로로 구현되었다. 특히 커플러의 경우에는 1/4 파장 선로의 설계 주파수에 따라 사용 주파수 대역이 결정되고, 24 GHz 주파수 대역에서silicon 기반의 IC에서 1/4파장의 길이가 1.6 mm 정도이기 때문에 이를 회로로 구현하여 집적화 하기에는 회로 크기 면에서 부적합하다.
이를 극복하기 위해서 전송 선로를 집중 소자(lumped component)로 변경하여 집적하는 기술들이 개발되었다. 하지만 집중 소자를 이용하는 방법도 광대역 특성을 얻을 수는 없다.
따라서 광대역 특성을 얻기 위해서 RC(Resistor-Capacitor)-CR(Capacitor-Resistor) 다중 위상 필터(poly-phased filter) 등의 신호 발생 방식을 적용하여 광대역 특성을 얻는 방식이 제안되었다. 하지만 저항(Resistor)을 신호 경로에 사용하면 손실이 발생해 이를 막기 위해 LC-CL I/Q 다중 위상 필터 방식을 적용하여 손실을 줄이는 방법이 연구되었다.
실시예들은 이중 대역 I/Q 신호 발생 기술 및 그를 이용한 다중 위상 위상 천이 기술을 제공할 수 있다.
일 실시예에 따른 I/Q 신호 발생 회로는, 제1 캐패시터 및 제1 인덕터를 포함하고, 일단이 입력에 연결되는 제1 공진 회로와, 제2 캐패시터 및 제2 인덕터를 포함하고, 일단이 상기 제1 공진 회로의 타단과 연결되는 제2 공진 회로를 포함하고, 상기 제1 공진 회로의 상기 타단 및 상기 제2 공진 회로의 상기 일단은 제1 출력에 연결된다.
상기 제1 공진 회로는, 상기 제1 캐패시터와 상기 제1 인덕터가 직렬로 연결되고, 상기 제1 캐패시터의 일단 또는 상기 제1 인덕터의 일단이 상기 입력에 연결되고, 상기 제1 인덕터의 타단 또는 상기 제1 캐패시터의 타단이 상기 제1 출력에 연결될 수 있다.
상기 제2 공진 회로는, 상기 제2 캐패시터와 상기 제2 인덕터가 병렬로 연결되고, 상기 제2 캐패시터 및 상기 제2 인덕터의 일단이 상기 제1 출력에 연결되고, 상기 제2 캐패시터 및 상기 제2 인덕터의 타단이 접지단에 연결될 수 있다.
상기 제1 공진 회로는, 상기 제1 캐패시터와 상기 제1 인덕터가 병렬로 연결되고, 상기 제1 캐패시터 및 상기 제1 인덕터의 일단이 상기 입력에 연결되고, 상기 제1 캐패시터 및 상기 제1 인덕터의 타단이 상기 제1 출력에 연결될 수 있다.
상기 제2 공진 회로는, 상기 제2 캐패시터와 상기 제2 인덕터가 직렬로 연결되고, 상기 제2 캐패시터의 일단 또는 상기 제2 인덕터의 일단이 상기 제1 출력에 연결되고, 상기 제2 인덕터의 타단 또는 상기 제2 캐패시터의 타단이 접지단에 연결될 수 있다.
상기 I/Q 신호 발생 회로는, 일단이 상기 제2 공진 회로와 연결되고, 타단이 접지단에 연결된 저항을 더 포함할 수 있다.
상기 I/Q 신호 발생 회로는, 제3 캐패시터 및 제3 인덕터를 포함하고, 일단이 상기 입력에 연결되는 제3 공진 회로와, 제4 캐패시터 및 제4 인덕터를 포함하고, 일단이 상기 제3 공진 회로의 타단과 연결되는 제4 공진 회로를 더 포함하고, 상기 제3 공진 회로의 상기 타단 및 상기 제4 공진 회로의 상기 일단은 제2 출력에 연결될 수 있다.
상기 제1 캐패시터 및 상기 제1 인덕터는 직렬로 연결되고, 상기 제3 캐패시터 및 상기 제3 인덕터는 병렬로 연결될 수 있다.
상기 제2 캐패시터 및 상기 제2 인덕터는 병렬로 연결되고, 상기 제4 캐패시터 및 상기 제4 인덕터는 직렬로 연결될 수 있다.
일 실시예에 따른 위상 천이 장치는, 제1 캐패시터 및 제1 인덕터를 포함하고, 일단이 입력에 연결되는 제1 공진 회로와, 제2 캐패시터 및 제2 인덕터를 포함하고, 일단이 상기 제1 공진 회로의 타단과 연결되는 제2 공진 회로를 포함하고, 상기 제1 공진 회로의 상기 타단 및 상기 제2 공진 회로의 상기 일단은 제1 출력에 연결되는 I/Q(In-phase/Quadrature-phase) 신호 발생 회로와, 상기 I/Q 신호 발생 회로로부터 출력된 신호들을 선택적으로 결합하는 아날로그 결합 회로(analog differential adder)와, 상기 아날로그 결합기의 출력들을 정합하는 정합 회로(matching circuit)를 포함한다.
상기 제1 공진 회로는, 상기 제1 캐패시터와 상기 제1 인덕터가 직렬로 연결되고, 상기 제1 캐패시터의 일단 또는 상기 제1 인덕터의 일단이 상기 입력에 연결되고, 상기 제1 인덕터의 타단 또는 상기 제1 캐패시터의 타단이 상기 제1 출력에 연결될 수 있다.
상기 제2 공진 회로는, 상기 제2 캐패시터와 상기 제2 인덕터가 병렬로 연결되고, 상기 제2 캐패시터 및 상기 제2 인덕터의 일단이 상기 제1 출력에 연결되고, 상기 제2 캐패시터 및 상기 제2 인덕터의 타단이 접지단에 연결될 수 있다.
상기 제1 공진 회로는, 상기 제1 캐패시터와 상기 제1 인덕터가 병렬로 연결되고, 상기 제1 캐패시터 및 상기 제1 인덕터의 일단이 상기 입력에 연결되고, 상기 제1 캐패시터 및 상기 제1 인덕터의 타단이 상기 제1 출력에 연결될 수 있다.
상기 제2 공진 회로는, 상기 제2 캐패시터와 상기 제2 인덕터가 직렬로 연결되고, 상기 제2 캐패시터의 일단 또는 상기 제2 인덕터의 일단이 상기 제1 출력에 연결되고, 상기 제2 인덕터의 타단 또는 상기 제2 캐패시터의 타단이 접지단에 연결될 수 있다.
상기 I/Q 신호 발생 회로는, 일단이 상기 제2 공진 회로와 연결되고, 타단이 접지단에 연결된 저항을 더 포함할 수 있다.
상기 I/Q 신호 발생 회로는, 제3 캐패시터 및 제3 인덕터를 포함하고, 일단이 상기 입력에 연결되는 제3 공진 회로와, 제4 캐패시터 및 제4 인덕터를 포함하고, 일단이 상기 제3 공진 회로의 타단과 연결되는 제4 공진 회로를 더 포함하고, 상기 제3 공진 회로의 상기 타단 및 상기 제4 공진 회로의 상기 일단은 제2 출력에 연결될 수 있다.
상기 제1 캐패시터 및 상기 제1 인덕터는 직렬로 연결되고, 상기 제3 캐패시터 및 상기 제3 인덕터는 병렬로 연결될 수 있다.
상기 제2 캐패시터 및 상기 제2 인덕터는 병렬로 연결되고, 상기 제4 캐패시터 및 상기 제4 인덕터는 직렬로 연결될 수 있다.
도 1은 일 실시예에 따른 I/Q 신호 발생 회로의 개략적인 블록도를 나타낸다.
도 2a는 도 1에 도시된 제1 공진 회로의 개략적인 블록도를 나타낸다.
도 2b는 도 1에 도시된 제2 공진 회로의 개략적인 블록도를 나타낸다.
도 3a는 도 1에 도시된 I/Q 신호 발생 회로의 회로도의 일 예를 나타낸다.
도 3b는 도 3a에 도시된 회로의 주파수에 따른 이득을 나타낸다.
도 4a는 도 1에 도시된 I/Q 신호 발생 회로의 회로도의 다른 예를 나타낸다.
도 4b는 도 4a에 도시된 회로의 주파수에 따른 이득을 나타낸다.
도 5는 도 1에 도시된 I/Q 신호 발생 회로의 구현의 예를 나타낸다.
도 6은 도 5에 도시된 회로의 주파수에 따른 위상 오차 및 진폭 오차를 나타낸다.
도 7은 도 5에 도시된 회로의 주파수에 따른 위상 오차를 확대한 결과를 나타낸다.
도 8은 단일 대역 및 이중 대역 구조의 회로에서 주파수에 따른 IRR 성능을 나타낸다.
도 9는 도 1에 도시된 I/Q 신호 발생 회로를 이용한 위상 천이 장치의 구현의 예를 나타낸다.
이하에서, 첨부된 도면을 참조하여 실시예들을 상세하게 설명한다. 그러나, 실시예들에는 다양한 변경이 가해질 수 있어서 특허출원의 권리 범위가 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 실시예들에 대한 모든 변경, 균등물 내지 대체물이 권리 범위에 포함되는 것으로 이해되어야 한다.
실시예에서 사용한 용어는 단지 설명을 목적으로 사용된 것으로, 한정하려는 의도로 해석되어서는 안된다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
제1 또는 제2등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해서 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만, 예를 들어 실시예의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 실시예의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
본 명세서에서의 모듈(module)은 본 명세서에서 설명되는 각 명칭에 따른 기능과 동작을 수행할 수 있는 하드웨어를 의미할 수도 있고, 특정 기능과 동작을 수행할 수 있는 컴퓨터 프로그램 코드를 의미할 수도 있고, 또는 특정 기능과 동작을 수행시킬 수 있는 컴퓨터 프로그램 코드가 탑재된 전자적 기록 매체, 예를 들어 프로세서 또는 마이크로 프로세서를 의미할 수 있다.
다시 말해, 모듈이란 본 발명의 기술적 사상을 수행하기 위한 하드웨어 및/또는 상기 하드웨어를 구동하기 위한 소프트웨어의 기능적 및/또는 구조적 결합을 의미할 수 있다.
도 1은 일 실시예에 따른 I/Q 신호 발생 회로의 개략적인 블록도를 나타낸다.
도 1을 참조하면, I/Q(In-phase/Quadrature) 신호 발생 회로(10)는 입력을 처리하여 복수의 위상을 가지는 출력들을 생성할 수 있다. 예를 들어, I/Q 신호 발생 회로(10)는 입력으로부터 90도의 위상차를 가지는 적어도 두 개의 출력을 생성할 수 있다.
I/Q 신호 발생 회로(10)는 다중 위상 필터(polyphase filter)에 기반하여 I/Q 신호를 생성할 수 있다. I/Q 신호 발생 회로(10)는 LC/CL 공진기를 이용하여 입력에 대하여 +45도 및 -45도의 위상을 가지는 신호를 생성함으로써 출력에서 직교 위상(orthogonal) 신호를 분배할 수 있다.
I/Q 신호 발생 회로(10)는 적어도 하나의 공진 회로를 포함한다. I/Q 신호 발생 회로(10)는 적어도 하나의 공진 회로를 이용하여 I 신호 및 Q 신호를 생성할 수 있다. I 신호 및 Q 신호는 상대적인 위상 차이가 90도인 신호들을 의미할 수 있다.
I/Q 신호 발생 회로(10)는 제1 공진 회로(100) 및 제2 공진 회로(200)를 포함할 수 있다. I/Q 신호 발생 회로(10)는 제1 공진 회로(100) 및 제2 공진 회로(200)를 이용하여 직교 위상을 가지는 적어도 두 개의 신호를 생성할 수 있다. I/Q 신호 발생 회로(10)가 직교 위상을 가지는 적어도 두 개의 신호를 생성하는 동작은 도 5를 참조하여 자세하게 설명할 것이다.
이하에서 도 2a 내지 도 4b를 참조하여 I/Q 신호 발생 회로의 동작에 대하여 자세하게 설명한다.
도 2a는 도 1에 도시된 제1 공진 회로의 개략적인 블록도를 나타내고, 도 2b는 도 1에 도시된 제2 공진 회로의 개략적인 블록도를 나타낸다.
도 2a 및 도 2b를 참조하면, 제1 공진 회로(100)는 제1 캐패시터(capacitor, 110) 및 제1 인덕터(inductor, 130)를 포함할 수 있다. 제2 공진 회로(200)는 제2 캐패시터(210) 및 제2 인덕터(230)를 포함할 수 있다.
공진 회로란 회로 응답의 진폭 및/또는 위상이 외력의 주파수에 따라 변하는 회로를 의미할 수 있다. 예를 들어, 공진 회로는 유도성 리액턴스(inductive reactance)와 용량성 리액턴스(capacitive reactance)가 같은 크기로 존재하여 인덕터의 자기장과 커패시터의 전계 사이에서 전기 에너지가 진동하는 조건을 가지는 전기 회로를 의미할 수 있다.
제1 공진 회로(100) 및 제2 공진 회로(200)는 직렬 공진 회로 또는 병렬 공진 회로를 포함할 수 있다. 제1 공진 회로(100) 및 제2 공진 회로(200)는 RLC 공진 회로를 포함할 수 있다. 예를 들어, 제1 공진 회로(100) 및 제2 공진 회로(200)는 LC 공진 회로를 포함할 수 있다.
도 3a는 도 1에 도시된 I/Q 신호 발생 회로의 회로도의 일 예를 나타내고, 도 3b는 도 3a에 도시된 회로의 주파수에 따른 이득을 나타낸다.
또한, 도 4a는 도 1에 도시된 I/Q 신호 발생 회로의 회로도의 다른 예를 나타내고, 도 4b는 도 4a에 도시된 회로의 주파수에 따른 이득을 나타낸다.
도 3a 내지 도 4b를 참조하면, I/Q 신호 발생 회로(10)는 직교 위상을 가지는 적어도 두 개의 신호를 생성하기 위해 제1 공진 회로(100) 및 제2 공진 회로(200)를 이용할 수 있다.
제1 공진 회로(100)는 제1 캐패시터(110) 및 제1 인덕터(130)를 포함하고 일단이 입력(예를 들어, P1)에 연결될 수 있다. 제2 공진 회로(200)는 제2 캐패시터(210) 및 제2 인덕터(230)를 포함하고 그 일단이 제1 공진 회로(100)의 타단과 연결될 수 있다. 제1 공진 회로(100)의 타단 및 제2 공진 회로(200)의 일단은 제1 출력(예를 들어, P3)에 연결될 수 있다.
도 3a의 예시에서, 제1 공진 회로(100)의 제1 캐패시터(110)와 제1 인덕터(130)는 직렬로 연결될 수 있다. 제1 캐패시터(110)의 일단 또는 제1 인덕터(130)의 일단이 입력(예를 들어, P1)에 연결될 수 있다. 또한, 제1 인덕터(130)의 타단 또는 제1 캐패시터(110)의 타단이 제1 출력(예를 들어, P3)에 연결될 수 있다.
마찬가지로, 도 3a의 예시에서, 제2 공진 회로(200)의 제2 캐패시터(210)와 제2 인덕터(230)는 병렬로 연결될 수 있다. 제2 캐패시터(210) 및 제2 인덕터(230)의 일단이 제1 출력(예를 들어, P3)에 연결될 수 있다. 또한, 제2 캐패시터(210) 및 제2 인덕터(230)의 타단이 접지단에 연결될 수 있다.
이 때, 제2 캐패시터(210) 및 제2 인덕터(230)의 타단과 접지단 사이에 저항(250)이 연결될 수 있다. 즉, 저항(250)의 일단은 제2 공진 회로(200)와 연결되고, 타단은 접지단에 연결될 수 있다.
I/Q 신호 발생 회로(10)는 도 3a의 예시와는 달리 도 4a의 예시와 같은 회로 구조를 포함하여 구현될 수도 있다. 즉, 제1 캐패시터(110)와 제1 인덕터(130)는 병렬로 연결될 수 있다. 제1 캐패시터(110) 및 제1 인덕터(130)의 일단은 입력(예를 들어, P1)에 연결되고, 제1 캐패시터(110) 및 제1 인덕터(130)의 타단은 제1 출력(예를 들어, P3)에 연결될 수 있다.
여기서, 제2 캐패시터(210)와 제2 인덕터(230)가 직렬로 연결되고, 제2 캐패시터(210)의 일단 또는 제2 인덕터(230)의 일단이 제1 출력(예를 들어, P1)에 연결될 수 있다. 또한, 제2 인덕터(230)의 타단 또는 제2 캐패시터(210)의 타단이 접지단에 연결될 수 있다.
이 때, 제2 캐패시터(210) 또는 제2 인덕터(230)의 타단과 접지단 사이에 저항(250)이 연결될 수 있다. 즉, 저항(250)의 일단은 제2 공진 회로(200)와 연결되고, 타단은 접지단에 연결될 수 있다.
공진 회로 대신에 단일 캐패시터나 단일 인덕터만을 이용하는 I/Q 신호 발생 방식은 한 주파수에서만 위상이 정확히 90도이고 진폭이 같은 점이 발생할 수 있다.
상술한 단일 캐패시터 또는 단일 인덕터를 이용하는 구조는 일반적으로 광대역으로 동작을 하며, 진폭과 위상 오차의 스펙에 따라서 동작 영역이 정의될 수 있다. 또한, 보다 광대역에서 동작하기 위해서 가변 캐패시터를 사용하여 캐패시턴스를 조절함으로써 광대역 동작이 구현될 수 있으나, 삽입 손실 등에 의한 IRR(Image Rejection Ratio)의 감소가 발생할 수 있다.
단일 캐패시터나 단일 인덕터를 이용하는 I/Q 신호 발생 구조는 중심 주파수 주변을 벗어나는 주파수 대역에서는 위상 오차가 주파수가 낮아질수록 급격하게 커질 수 있고, 진폭 오차 특성이 매우 커서 I/Q 직교 신호 발생기로 동작하지 못할 수 있다.
I/Q 신호 발생 회로(10)는 단일 캐패시터 대신에 직렬 LC 공진 회로를 사용하고, 인덕터 대신에 병렬 공진 회로를 사용할 수 있다. 이를 통해, 직, 병렬 공진 주파수에 의해서 두 주파수 대역에서 진폭이 같은 구간을 만들어 낼 수 있다.
따라서 중심 주파수 주변을 벗어나는 주파수 대역에서도 사용이 가능하여 종래의 구조에 비해서 2배 이상의 동작 범위 구현이 가능할 수 있다.
도 5는 도 1에 도시된 I/Q 신호 발생 회로의 구현의 예를 나타낸다.
도 5를 참조하면, I/Q 신호 발생 회로(10)는 제1 공진회로(100), 제2 공진 회로(200), 제3 공진 회로(300) 및 제4 공진 회로(400)를 포함할 수 있다. 상술한 바와 같이 제1 공진 회로(100)는 제1 캐패시터(110) 및 제1 인덕터(130)를 포함하고, 일단이 입력(예를 들어, P1)에 연결될 수 있다.
제2 공진 회로(200)는 제2 캐패시터(210) 및 제2 인덕터(230)를 포함하고, 일단이 제1 공진 회로의 타단과 연결될 수 있고, 제1 공진 회로(100)의 타단 및 제2 공진 회로(200)의 일단은 제1 출력(예를 들어, P3)에 연결될 수 있다.
제3 공진 회로(300)는 제3 캐패시터(미도시) 및 제3 인덕터(미도시)를 포함하고, 일단이 입력(예를 들어, P1)에 연결될 수 있다. 즉, 제1 공진 회로(100) 및 제3 공진 회로(300)는 동일한 입력에 연결될 수 있다.
제4 공진 회로(400)는 제4 캐패시터(미도시) 및 제4 인덕터(미도시)를 포함하고, 일단이 상기 제3 공진 회로의 타단과 연결될 수 있다. 제3 공진 회로(300)의 타단 및 제4 공진 회로(400)의 일단은 제2 출력(예를 들어, P2)에 연결될 수 있다.
이 때, 제1 공진 회로(100) 및 제3 공진 회로(300)의 연결 구조는 상이할 수 있다. 예를 들어, 제1 캐패시터(110)와 제1 인덕터(130)는 직렬로 연결되고, 제3 캐패시터와 제3 인덕터는 병렬로 연결될 수 있다.
제1 공진 회로(100) 및 제2 공진 회로(200)의 연결 구조는 상이할 수 있다. 예를 들어, 예를 들어, 제1 캐패시터(110)와 제1 인덕터(130)는 직렬로 연결되고, 제2 캐패시터(210)와 제3 인덕터(230)는 병렬로 연결될 수 있다.
마찬가지로, 제2 공진 회로(200) 및 제4 공진 회로(400)의 연결 구조는 상이할 수 있다. 예를 들어, 제2 캐패시터(210)와 제2 인덕터(230)는 병렬로 연결될 수 있고, 제4 캐패시터와 제4 인덕터는 직렬로 연결될 수 있다.
도 5의 예시에서, 제1 공진 회로(100)와 제4 공진 회로(400)는 동일한 회로 구조를 가질 수 있고, 제2 공진 회로(200)와 제3 공진 회로(300)는 동일한 회로 구조를 가질 수 있다.
I/Q 신호 발생 회로(10)는 중심 주파수에서 먼 대역에서 위상 오차가 급격하게 커지고, 진폭 오차도 커진다는 문제를 해결하기 위해서 커패시터를 직렬 LC 공진회로로 변경하고 인덕터를 병렬 공진회로로 대체할 수 있다.
단일 캐패시터나 인덕터 대신에 공진회로를 사용함으로써 I/Q 신호 발생 회로(10)는 직/병렬 공진 주파수에 의해서 두 주파수 대역에서 진폭이 같은 구간을 만들어 낼 수 있다.
따라서, I/Q 신호 발생 회로(10)는 위상 오차 및 진폭 오차가 커서 정상적으로 동작하지 않는 중심 주파수에서 먼 대역에서도 사용될 수 있기 때문에, 종래 구조에 비해서 2배 이상의 동작 범위 구현이 가능할 수 있다.
도 6은 도 5에 도시된 회로의 주파수에 따른 위상 오차 및 진폭 오차를 나타내고, 도 7은 도 5에 도시된 회로의 주파수에 따른 위상 오차를 확대한 결과를 나타낸다.
도 6 및 도 7을 참조하면, I/Q 신호 발생 회로(10)는 직/병렬 공진기의 공진 주파수 값을 조절한 모의 실험결과를 나타낼 수 있다. 예를 들어, 도 6은 중심 주파수 9 GHz, 21 GHz에서 각각 동작하도록 직/병렬 공진 회로의 캐패시턴스 및 인덕턴스를 조절하여 모의 실험한 결과를 나타낼 수 있다.
복수의 공진 회로를 적용하여 두 주파수 대역에서 동시에 동작하게 함으로써 I/Q 신호 발생 회로(10)는 광대역(이중 대역) 특성을 가진다는 것을 확인할 수 있다. 또한, 도 7은 주파수에 따른 위상 오차 값을 확대한 결과를 나타낼 수 있는데, 9 GHz, 21 GHz 두 대역 모드에서 2도 이내의 위상 오차를 가지는 것을 확인할 수 있다.
도 8은 단일 대역 및 이중 대역 구조의 회로에서 주파수에 따른 IRR(Image Rejection Ratio) 성능을 나타낸다.
도 8을 참조하면 IRR(Image Rejection Ratio)는 I 신호 및 Q 신호 생성 간에 나타나는 위상 및 진폭 오차의 크기의 비율을 나타내고 있으며, 상기 발명된 직 병렬 공진회로를 적용하였을 때, 이중 대역에서 적용 가능함을 나타내고 있다.
I/Q 신호 발생 회로(10)는 두 주파수 대역에서 동작하는 I 신호 및 Q신호의 위상이 바뀔 수 있다. 하지만 이는 신호처리 단에서 사용하는 대역에 따라 위상이 바뀌는 것이기 때문에 디지털 단이나 LUT(Look Up Table)를 통해서 쉽게 보정할 수 있다.
도 8는 종래의 단일 대역(single-band) 구조와 I/Q 신호 발생 회로(10)와 같은 이중 대역(dual-band) 구조의 IRR 성능을 비교한 결과를 나타낼 수 있다. I/Q 신호 발생 회로(10)는 직/병렬 공진을 사용함으로써 이중 대역에서 40 dB 이상의 IRR 특성을 가짐을 확인할 수 있다.
도 9는 도 1에 도시된 I/Q 신호 발생 회로를 이용한 위상 천이 장치의 구현의 예를 나타낸다.
도 9를 참조하면, 위상 천이 장치(phase shifting apparatus, 30)는 I/Q 신호 발생 회로(10), 아날로그 결합 회로(analog adder, 500) 및 정합 회로(matching circuit, 600)를 포함할 수 있다. I/Q 신호 발생 회로(10)는 제1 공진 회로(100) 및 제2 공진 회로(200)를 포함할 수 있다.
제1 공진 회로(100)는 제1 캐패시터(110) 및 제1 인덕터(130)를 포함하고, 제2 공진 회로(200)는 제2 캐패시터(210) 및 제2 인덕터(230)를 포함할 수 있다. 제2 공진 회로(200)는 일단이 제1 공진 회로(100)의 타단과 연결되고, 제1 공진 회로(100)의 타단 및 제2 공진 회로(200)의 일단은 제1 출력에 연결될 수 있다.
I/Q 신호 발생 회로(10)의 구성과 동작은 상술한 도 1 내지 도 8과 동일할 수 있다.
I/Q 신호 발생 회로(10) 차동 입력 신호를 4개의 위상으로 나눌 수 있다. 즉, I/Q 신호 발생 회로(10)는 4위상 발생기(quadrature phase generator)로 동작할 수 있다.
아날로그 결합 회로(500)는 아날로그 차동 결합기(analog differential adder)를 포함할 수 있다. 아날로그 결합 회로(500)는 I/Q 신호 발생 회로(10)로부터 출력된 신호들을 선택적으로 결합할 수 있다. 즉, 아날로그 결합 회로(500)는 4위상 발생기에서 발생되는 4개의 신호 중 특정 위상을 선택하고, 선택된 신호들을 서로 결합할 수 있다.
정합 회로(600)는 아날로그 결합기(500)의 출력들을 정합할 수 있다. 예를 들어, 정합 회로(600)는 출력 정합을 위한 50옴 정합(matching) 회로로 구성될 수 있다.
I/Q 신호 발생 회로(10)를 사용함으로써 광대역에서 동작하는 위상 천이 장치(30)를 구현할 수 있다. 위상 천이 장치(30)는 하나의 회로에서 광대역 동작 성능을 제공할 수 있다. 위상 천이 장치(30)를 사용함으로써 이중 대역으로 동작하면서 MMIC(Monolithic Microwave Integrated Circuit)로 집적화가 가능하여 소자가 소형화될 수 있다. 이러한 특성을 이용하여, 위상 천이 장치(30)는 초소형 광대역 특성을 가지는 위상 배열 안테나 시스템에 적용될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 청구범위의 범위에 속한다.

Claims (18)

  1. 제1 캐패시터 및 제1 인덕터를 포함하고, 일단이 입력에 연결되는 제1 공진 회로; 및
    제2 캐패시터 및 제2 인덕터를 포함하고, 일단이 상기 제1 공진 회로의 타단과 연결되는 제2 공진 회로를 포함하고,
    상기 제1 공진 회로의 상기 타단 및 상기 제2 공진 회로의 상기 일단은 제1 출력에 연결되고,
    상기 제1 공진 회로는,
    상기 제1 캐패시터와 상기 제1 인덕터가 직렬로 연결되고,
    상기 제1 캐패시터의 일단 또는 상기 제1 인덕터의 일단이 상기 입력에 연결되고,
    상기 제1 인덕터의 타단 또는 상기 제1 캐패시터의 타단이 상기 제1 출력에 연결되고,
    상기 제2 공진 회로는,
    상기 제2 캐패시터와 상기 제2 인덕터가 병렬로 연결되고,
    상기 제2 캐패시터 및 상기 제2 인덕터의 일단이 상기 제1 출력에 연결되고,
    상기 제2 캐패시터 및 상기 제2 인덕터의 타단은 저항에 직접적으로 연결되고,
    상기 저항은 접지단에 직접적으로 연결되고,
    상기 제1 공진 회로와 상기 제2 공진 회로는 직접적으로 연결되는,
    I/Q(In-phase/Quadrature-phase) 신호 발생 회로.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 공진 회로는,
    상기 제1 캐패시터와 상기 제1 인덕터가 병렬로 연결되고,
    상기 제1 캐패시터 및 상기 제1 인덕터의 일단이 상기 입력에 연결되고,
    상기 제1 캐패시터 및 상기 제1 인덕터의 타단이 상기 제1 출력에 연결되고,
    상기 제2 공진 회로는,
    상기 제2 캐패시터와 상기 제2 인덕터가 직렬로 연결되고,
    상기 제2 캐패시터의 일단 또는 상기 제2 인덕터의 일단이 상기 제1 출력에 연결되고,
    상기 제2 인덕터의 타단 또는 상기 제2 캐패시터의 타단은 저항에 직접적으로 연결되고,
    상기 저항은 접지단에 직접적으로 연결되는
    I/Q(In-phase/Quadrature-phase) 신호 발생 회로.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    제3 캐패시터 및 제3 인덕터를 포함하고, 일단이 상기 입력에 연결되는 제3 공진 회로; 및
    제4 캐패시터 및 제4 인덕터를 포함하고, 일단이 상기 제3 공진 회로의 타단과 연결되는 제4 공진 회로를 더 포함하고,
    상기 제3 공진 회로의 상기 타단 및 상기 제4 공진 회로의 상기 일단은 제2 출력에 연결되는
    I/Q(In-phase/Quadrature-phase) 신호 발생 회로.
  8. 제7항에 있어서,
    상기 제1 캐패시터 및 상기 제1 인덕터는 직렬로 연결되고,
    상기 제3 캐패시터 및 상기 제3 인덕터는 병렬로 연결되는
    I/Q(In-phase/Quadrature-phase) 신호 발생 회로.
  9. 제8항에 있어서,
    상기 제2 캐패시터 및 상기 제2 인덕터는 병렬로 연결되고,
    상기 제4 캐패시터 및 상기 제4 인덕터는 직렬로 연결되는
    I/Q(In-phase/Quadrature-phase) 신호 발생 회로.
  10. 제1 캐패시터 및 제1 인덕터를 포함하고, 일단이 입력에 연결되는 제1 공진 회로; 및 제2 캐패시터 및 제2 인덕터를 포함하고, 일단이 상기 제1 공진 회로의 타단과 연결되는 제2 공진 회로를 포함하고, 상기 제1 공진 회로의 상기 타단 및 상기 제2 공진 회로의 상기 일단은 제1 출력에 연결되는 I/Q(In-phase/Quadrature-phase) 신호 발생 회로;
    상기 I/Q 신호 발생 회로로부터 출력된 신호들을 선택적으로 결합하는 아날로그 결합 회로(analog differential adder); 및
    상기 아날로그 결합 회로의 출력들을 정합하는 정합 회로(matching circuit)
    를 포함하고,
    상기 제1 공진 회로는,
    상기 제1 캐패시터와 상기 제1 인덕터가 직렬로 연결되고,
    상기 제1 캐패시터의 일단 또는 상기 제1 인덕터의 일단이 상기 입력에 연결되고,
    상기 제1 인덕터의 타단 또는 상기 제1 캐패시터의 타단이 상기 제1 출력에 연결되고,
    상기 제2 공진 회로는,
    상기 제2 캐패시터와 상기 제2 인덕터가 병렬로 연결되고,
    상기 제2 캐패시터 및 상기 제2 인덕터의 일단이 상기 제1 출력에 연결되고,
    상기 제2 캐패시터 및 상기 제2 인덕터의 타단은 저항에 직접적으로 연결되고,
    상기 저항은 접지단에 직접적으로 연결되고,
    상기 제1 공진 회로와 상기 제2 공진 회로는 직접적으로 연결되는,
    위상 천이(phase shifting) 장치.
  11. 삭제
  12. 삭제
  13. 제10항에 있어서,
    상기 제1 공진 회로는,
    상기 제1 캐패시터와 상기 제1 인덕터가 병렬로 연결되고,
    상기 제1 캐패시터 및 상기 제1 인덕터의 일단이 상기 입력에 연결되고,
    상기 제1 캐패시터 및 상기 제1 인덕터의 타단이 상기 제1 출력에 연결되고,
    상기 제2 공진 회로는,
    상기 제2 캐패시터와 상기 제2 인덕터가 직렬로 연결되고,
    상기 제2 캐패시터의 일단 또는 상기 제2 인덕터의 일단이 상기 제1 출력에 연결되고,
    상기 제2 인덕터의 타단 또는 상기 제2 캐패시터의 타단은 저항에 직접적으로 연결되고,
    상기 저항은 접지단에 직접적으로 연결되는
    위상 천이 장치.
  14. 삭제
  15. 삭제
  16. 제10항에 있어서,
    상기 I/Q 신호 발생 회로는,
    제3 캐패시터 및 제3 인덕터를 포함하고, 일단이 상기 입력에 연결되는 제3 공진 회로; 및
    제4 캐패시터 및 제4 인덕터를 포함하고, 일단이 상기 제3 공진 회로의 타단과 연결되는 제4 공진 회로를 더 포함하고,
    상기 제3 공진 회로의 상기 타단 및 상기 제4 공진 회로의 상기 일단은 제2 출력에 연결되는
    위상 천이 장치.
  17. 제16항에 있어서,
    상기 제1 캐패시터 및 상기 제1 인덕터는 직렬로 연결되고,
    상기 제3 캐패시터 및 상기 제3 인덕터는 병렬로 연결되는
    위상 천이 장치.
  18. 제17항에 있어서,
    상기 제2 캐패시터 및 상기 제2 인덕터는 병렬로 연결되고,
    상기 제4 캐패시터 및 상기 제4 인덕터는 직렬로 연결되는
    위상 천이 장치.
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