KR20170025894A - 등화 회로, 반도체 장치 및 이를 이용한 반도체 시스템 - Google Patents

등화 회로, 반도체 장치 및 이를 이용한 반도체 시스템 Download PDF

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KR20170025894A
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손관수
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Abstract

본 기술은 기준 전압에 따라 입력 신호를 감지하도록 구성된 버퍼; 및 상기 입력 신호의 노이즈에 상응하여 가변되는 상기 기준 전압을 생성하도록 구성된 기준 전압 생성부를 포함할 수 있다.

Description

등화 회로, 반도체 장치 및 이를 이용한 반도체 시스템{EQUALIZATION CIRCUIT, SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 등화 회로에 관한 것으로서, 특히 등화 회로, 반도체 장치 및 이를 이용한 반도체 시스템에 관한 것이다.
반도체 장치가 고 집적화됨에 따라 복수의 칩(슬라이스 또는 다이라 칭할 수도 있음)을 적층하는 형태로 제작되고 있다.
복수의 칩을 적층할 경우, 입력 신호의 노이즈가 더욱 심해져 캡쳐 마진(capture margin)을 감소시키고, 결국 입력 신호 감지 성능을 저하시킬 수 있다.
본 발명의 실시예는 안정적인 입력 데이터 감지가 가능하도록 한 등화 회로 및 이를 이용한 반도체 장치를 제공한다.
본 발명의 실시예는 기준 전압에 따라 입력 신호를 감지하도록 구성된 버퍼; 및 상기 입력 신호의 노이즈에 상응하여 가변되는 상기 기준 전압을 생성하도록 구성된 기준 전압 생성부를 포함할 수 있다.
본 발명의 실시예는 기준 전압에 따라 입력 신호를 감지하도록 구성된 버퍼; 상기 입력 신호의 노이즈에 상응하여 가변되는 등화 기준 전압을 등화 인에이블 신호에 따라 생성하도록 구성된 기준 전압 생성부; 및 상기 등화 인에이블 신호에 따라 상기 등화 기준 전압 또는 외부 기준 전압을 상기 기준 전압으로서 출력하도록 구성되는 다중화부를 포함할 수 있다.
본 발명의 실시예는 셀 어레이 및 상기 셀 어레이에 데이터를 기록하거나, 상기 셀 어레이로부터 데이터를 읽어내기 위한 코어 블록; 반도체 장치의 적층 수를 정의하는 적층 정보에 따라 등화 인에이블 신호를 생성하도록 구성된 활성화 제어부; 및 상기 등화 인에이블 신호가 활성화된 경우, 기준 전압에 따라 입력 신호를 감지하여 상기 코어 블록에 제공하도록 구성된 등화 회로를 포함할 수 있다.
본 발명의 실시예는 적층된 복수의 반도체 칩; 및 상기 적층된 복수의 반도체 칩을 억세스하기 위한 프로세서를 포함하며, 상기 적층된 복수의 반도체 칩 중에서 하나 또는 그 이상은 등화 회로를 포함하고, 상기 등화 회로는 상기 적층된 복수의 반도체 칩이 몇 개인지를 정의하는 적층 정보에 따라 활성화될 수 있다.
본 발명의 실시예에서 상기 적층 정보가 상기 적층된 복수의 반도체 칩이 설정 수 이상인 것을 정의하는 경우 상기 등화 회로가 활성화될 수 있다.
본 발명의 실시예에서 상기 적층된 반도체 칩 중에서 하나 또는 그 이상은 셀 어레이 및 상기 셀 어레이에 데이터를 기록하거나, 상기 셀 어레이로부터 데이터를 읽어내기 위한 코어 블록, 상기 적층 정보에 따라 등화 인에이블 신호를 생성하도록 구성된 활성화 제어부, 및 상기 등화 인에이블 신호가 활성화된 경우, 입력 신호의 노이즈에 상응하여 가변되도록 내부적으로 생성된 기준 전압에 따라 상기 입력 신호를 감지하여 상기 코어 블록에 제공하도록 구성된 상기 등화 회로를 포함할 수 있다.
본 발명의 실시예에서 상기 등화 회로는 상기 복수의 반도체 칩이 적층됨에 따라 발생되는 입력 신호의 심볼 간 간섭(ISI: Inter-Symbol Interference)에 상응하는 응답 특성을 갖는 필터를 포함하고, 상기 필터를 이용하여 내부적으로 기준 전압을 생성하며, 상기 기준 전압에 따라 상기 입력 신호를 감지하도록 구성될 수 있다.
본 기술은 반도체 장치 및 반도체 시스템의 안정적인 입력 신호 감지가 가능하다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(1)의 구성을 나타내 도면,
도 2는 본 발명의 실시예에 따른 반도체 장치(80)의 구성을 나타낸 도면,
도 3은 본 발명의 실시예에 따른 등화 회로(100)의 블록도,
도 4는 도 3의 기준 전압 생성부(150)의 구성을 나타낸 도면,
도 5는 도 3의 등화 회로(100)의 회로도,
도 6은 본 발명의 실시예에 따른 등화 회로(100) 적용에 따른 시뮬레이션 파형도이고,
도 7은 본 발명의 다른 실시예에 따른 반도체 시스템(200)의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
반도체 장치가 고 집적화됨에 따라 복수의 반도체 칩(이하, 칩이라 칭함)(슬라이스 또는 다이라 칭할 수도 있음)을 적층하는 형태로 제작되고 있다.
복수의 칩을 적층할 경우, 입력 신호의 노이즈 특히, 심볼 간 간섭(ISI: Inter-Symbol Interference)가 증가하게 되고, 캡쳐 마진(capture margin)을 감소시킬 수 있다.
본 발명의 실시예는 노이즈로 인한 입력 신호 감지 성능 저하를 보상할 수 있는 등화 회로를 사용할 수 있다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 시스템(1)은 기판(50), 적층된 반도체 메모리(20) 그리고 프로세서(10)를 포함 할 수 있다.
반도체 시스템(1)은 시스템 인 패키지(System In Package), 멀티 칩 패키지(Multi Chip Package), 시스템 온 칩(System On Chip)과 같은 형태로 구현될 수 있고, 복수의 패키지를 포함하는 패키지 온 패키지(Package On Package) 형태로 구현될 수 있다.
상기 기판(50)은 상기 프로세서(10) 및 상기 적층된 반도체 메모리(20) 사이의 원활한 데이터 통신을 위해 신호 경로를 제공할 수 있고, 신호 경로 제공을 위해 추가적인 로직 회로 및 테스트를 위한 로직 회로를 포함할 수 있다.
상기 기판(50)은 인터포저 또는 PCB등의 다양한 형태로 구현될 수 있다. 상기 기판(50)이 제공하는 신호 경로는 메탈 층 또는 실리콘 관통 비아와 같은 전기적 연결 경로를 포함 할 수 있다.
상기 기판(50)은 볼 그리드 어레이, 범프 볼, C4 범프 등과 같은 패키지 볼(60)을 통해 외부 장치와 전기적으로 연결될 수 있다. 상기 외부 장치는 반도체 시스템(1)과 연결되어 동작하는 호스트(2)일 수 있다.
상기 기판(50)은 마이크로 범프(70)를 통해 상기 프로세서(10) 및 상기 적층된 반도체 메모리(20)와 전기적으로 연결될 수 있다.
상기 프로세서(10)는 시스템 버스(미도시) 및 상기 기판(50)을 통해 호스트(2)와 통신하고 호스트(2)가 필요로 하는 각종 연산 동작을 수행할 수 있다.
상기 프로세서(10)는 중앙처리장치(CPU), 그래픽 처리장치(GPU), 멀티미디어 프로세서(MMP: Multi Media Processor), 및 디지털 신호 프로세서(DSP: Digital Signal Processor) 중 하나 이상을 포함 할 수 있다.
프로세서(10)는 어플리케이션 프로세서(AP)와 같이 여러 기능을 가진 프로세서 칩들을 조합한 시스템 온 칩(System On Chip), 시스템 인 패키지(System In Package) 및 패키지 온 패키지(Package On Package) 등의 형태로 구현될 수 있다.
상기 프로세서(10)는 메모리 컨트롤러(11)를 통해 상기 적층된 반도체 메모리(20)에 억세스할 수 있다.
상기 메모리 컨트롤러(11)의 피지컬 레이어(PHY)(12)와 상기 적층된 반도체 메모리(20)의 피지컬 레이어(PHY)(31)가 서로 간에 주고 받는 신호들을 서로 간의 인터페이스에 맞게 변환할 수 있다.
본 실시예에서는 상기 메모리 콘트롤러(11)가 상기 프로세서(10) 내부에 구비되어 있는 예를 나타내고 있으나, 경우에 따라 상기 프로세서(10) 외부에 별도로 구비될 수도 있다.
상기 메모리 컨트롤러(11)는 적층된 반도체 메모리(20)의 어느 하나의 칩(베이스 칩 또는 로직 칩)(30)으로서 적층될 수 있다.
상기 메모리 컨트롤러(11)는 상기 적층된 반도체 메모리(20) 및 상기 프로세서(10)와 분리되어 상기 기판(50) 상에 별도로 적층될 수도 있다.
상기 메모리 컨트롤러(11)는 상기 적층된 반도체 메모리(20)를 제어하기 위해 커맨드, 어드레스, 클럭 및 데이터 등을 상기 적층된 반도체 메모리(20)로 제공할 수 있고, 상기 적층된 반도체 메모리(20)로부터 출력되는 데이터를 수신할 수 있다.
상기 피지컬 레이어들(12, 31)은 상기 프로세서(10) 또는 상기 메모리 컨트롤러(11)로부터 전송된 신호를 상기 적층된 반도체 메모리(20)에서 사용되기 적합한 신호로 변환하여 출력하거나, 상기 적층된 반도체 메모리(20)로부터 전송된 신호를 상기 프로세서(10) 또는 상기 메모리 컨트롤러(11)에서 사용되기 적합한 신호로 변화하는 인터페이스 회로일 수 있다.
상기 적층된 반도체 메모리(20)는 복수의 적층 칩을 포함하는 적층 메모리 장치 일 수 있다.
상기 적층된 반도체 메모리(20)는 로직 칩(30)과 상기 로직 칩(30)에 순차적으로 적층되는 복수의 메모리 칩(40 - 42)을 포함할 수 있다.
상기 로직 칩(30) 및 상기 복수의 메모리 칩(40 - 42)은 관통 비아(TSV) 또는 본딩 와이어를 통해 전기적으로 연결될 수 있다.
상기 로직 칩(30)은 상기 메모리 컨트롤러(11)와 상기 복수의 메모리 칩(40 - 42) 사이의 신호 및 데이터 전송을 중계할 수 있다.
상기 로직 칩(30)은 피지컬 레이어(31), 테스트 회로(32) 및 리페어 관련회로(미 도시) 등을 포함 할 수 있다.
상기 피지컬 레이어(31)는 상기 프로세서(10) 또는 상기 메모리 컨트롤러(11) 및 상기 피지컬 레이어(12)를 통해 전송되는 신호 및 데이터를 수신하고, 상기 복수의 메모리 칩(40 - 42)에서 출력되는 신호 및 데이터를 증폭하여, 상기 피지컬 레이어(12)로 전송할 수 있다.
상기 테스트 회로(32)는 상기 프로세서(10) 또는 상기 메모리 컨트롤러(11)와 연결되어 상기 복수의 메모리 칩(40 - 42)의 테스트를 수행시키거나, 호스트(2) 예를 들어, 테스트 장비와 연결되어 상기 복수의 메모리 칩(40 - 42)의 테스트를 수행시킬 수 있다. 또한 테스트 회로(32)를 통해 상기 적층된 반도체 메모리(20)의 독자적인 테스트를 수행 할 수도 있다.
상기 테스트 회로(32)는 웨이퍼 레벨 및 패키지 레벨에서 상기 복수의 메모리 칩(40 - 42) 및 상기 로직 칩(30)과 관련된 테스트를 수행할 수 있는 회로들을 포함 할 수 있다.
테스트 회로(32)는 빌트 인 셀프 테스트 회로, 셀프 리페어 회로, 셀프 스트레스 회로 등의 다양한 메모리 테스트 관련 회로를 포함할 수 있다.
상기 테스트 회로(32)는 관통 비아 또는 마이크로 범프의 연결성 테스트, 바운더리 스캔 테스트, 번 인 스트레스 테스트, 데이터 입출력 테스트, 데이터 압축 테스트 등을 수행할 수 있다.
상기 테스트 회로(32)는 결함이 있는 메모리 셀을 리던던시 메모리 셀로 대체하는 리페어 로직을 포함할 수 있다.
상기 복수의 메모리 칩(40 - 42)은 각각 상기 로직 칩(30)을 통해 상기 프로세서 또는 상기 메모리 컨트롤러(11)로부터 전송된 데이터를 저장하기 위한 데이터 저장 공간을 구비할 수 있다.
상기 복수의 메모리 칩(40 - 42)은 각각 상기 로직 칩(30)의 테스트 회로(32)와 연계하여 테스트를 수행하기 위한 로직 회로들을 더 포함할 수 있다.
상기 로직 칩(30) 및 상기 복수의 메모리 칩(40 - 42)은 DRAM 또는 NAND FLASH로 구성될 수 있다.
적층된 반도체 메모리(20)는 4개의 칩 즉, 로직 칩(30)과 상기 로직 칩(30)에 순차적으로 적층되는 복수의 메모리 칩(40 - 42)으로 구성된 예를 든 것이나, 그 이상의 칩들을 적층하는 것도 가능하다.
적층된 반도체 메모리(20)의 칩들은 각각 DRAM 또는 NAND FLASH로 구성될 수 있다.
적층된 반도체 메모리(20)의 칩들은 각각 입력 신호의 감지 성능 저하를 보상하기 위한 등화 회로를 포함할 수 있다.
등화 회로는 적층된 반도체 메모리(20)와 프로세서(10)를 연결하는 채널의 RC 특성 저하를 포함하는 ISI 특성저하에 따라 그 활성화 여부가 결정될 수 있다.
등화 회로는 적층된 반도체 메모리(20)의 칩들의 적층 수에 따라 활성화 여부가 결정될 수 있다.
도 1의 적층된 반도체 메모리(20) 중에서 로직 칩(30) 또는 복수의 메모리 칩(40 - 42)은 도 2의 반도체 장치(80)와 같이 구성될 수 있다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(80)는 코어 블록(81) 및 입/출력 회로(84)를 포함할 수 있다.
코어 블록(81)은 셀 어레이(82) 및 셀 어레이(82)에 데이터를 기록하거나, 셀 어레이(82)로부터 데이터를 읽어내기 위한 로우 패스 및 컬럼 패스를 포함할 수 있다.
셀 어레이(82)는 소 단위의 단위 메모리 블록 예를 들어, 매트(Mat) 또는 대 단위 메모리 블록 예를 들어, 뱅크(Bank)로 구분될 수 있다.
입/출력 회로(84)는 코어 블록(81)의 입/출력 데이터를 처리하는 동작을 수행할 수 있다.
입/출력 회로(84)는 입/출력 단자(DQ), 활성화 제어부(86), 등화 회로(88) 및 입/출력 단자를 통한 데이터 입/출력 처리를 위한 회로 구성들(미 도시)을 포함할 수 있다.
활성화 제어부(86)는 적층 정보(INF_STACK)에 따라 등화 인에이블 신호(DFE_EN)를 생성할 수 있다.
적층 정보(INF_STACK)는 자신을 포함하는 반도체 장치(80)가 몇 개 적층되었는 지 정의하는 정보일 수 있다.
상술한 도 1의 적층된 반도체 메모리(20)의 예를 들면, 4개의 반도체 칩이 적층되어 있으므로 적층 정보(INF_STACK)는 '4'에 해당하는 값을 가질 수 있다.
도 2의 반도체 장치(80)가 8개 또는 16개 적층되어 있다면, 적층 정보(INF_STACK)는 '8' 또는 '16'에 해당하는 값을 가질 수 있다.
활성화 제어부(86)는 적층 정보(INF_STACK)가 정해진 값 이상인 경우 등화 인에이블 신호(DFE_EN)를 활성화시킬 수 있다.
반도체 장치(80)가 복수개 예를 들어, 2개 이상 적층되는 경우 발생되는 입력 신호의 노이즈 특히, ISI가 입력 신호 감지에 영향을 끼칠 수 있을 정도로 심해질 수 있다.
따라서 적층 정보(INF_STACK)가 '2' 이상의 값을 가지는 경우, 활성화 제어부(86)가 등화 인에이블 신호(DFE_EN)를 활성화시킴으로써 등화 회로(88)가 동작하도록 할 수 있다.
한편, 반도체 장치(80)가 단일 칩인 경우 발생되는 ISI는 입력 신호 감지에 영향을 끼치지 않을 수 있다.
따라서 적층 정보(INF_STACK)가 '1'의 값을 가지는 경우, 활성화 제어부(86)가 등화 인에이블 신호(DFE_EN)를 비 활성화시킴으로써 등화 회로(88)가 동작하지 않도록 하고 그에 따라 전류 소비를 줄일 수 있다.
등화 회로(88)는 등화 인에이블 신호(DFE_EN)의 활성화 구간 동안 등화 동작을 이용하여 입력 신호(IN)를 감지하여 코어 블록(81)에 제공할 수 있다.
도 2의 등화 회로(88)는 도 3과 같은 형태로 구현될 수 있다.
도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 등화 회로(100)는 DFE(Decision Feedback Equalizer)를 포함할 수 있다.
본 발명의 실시예에 따른 등화 회로(100)는 버퍼(110) 및 기준 전압 생성부(150)를 포함할 수 있다.
등화 회로(100)는 피드백 딜레이 보상부(130), 다중화부(170) 및 슬라이서(190)를 더 포함할 수 있다.
버퍼(110)는 버퍼 인에이블 신호(BUF_EN)의 활성화 구간 동안 기준 전압(VREF)에 따라 입력 신호(IN)를 감지하여 출력 신호(BUFOUT)를 생성할 수 있다.
기준 전압 생성부(150)는 등화 인에이블 신호(DFE_EN)의 활성화 구간 동안 입력 신호 즉, SLCOUTD를 이용하여 등화 기준 전압(VREF_INT)을 생성하도록 구성될 수 있다.
기준 전압 생성부(150)는 필터 예를 들어, IIR(Infinite Impulse Response) 필터를 이용하여 구성될 수 있다.
IIR 필터는 입력 신호의 파형을 트랙킹(Tracking)하도록 동작하므로그
출력 파형이 노이즈 예를 들어, ISI가 포함된 입력 신호에 상응하도록 가변될 수 있다..
따라서 기준 전압 생성부(150)는 입력 신호의 노이즈에 상응하도록 가변되는 등화 기준 전압(VREF_INT)을 생성할 수 있다.
슬라이서(190)는 버퍼(110)의 출력 신호(BUFOUT)를 로직 레벨 예를 들어, CMOS 레벨로 변환하여 출력 신호(SLCOUT)를 생성할 수 있다.
슬라이서(190)의 출력 신호(SLCOUT)가 입력 신호(IN)를 감지한 결과로서 도 2의 코어 블록(81)에 제공될 수 있다.
피드백 딜레이 보상부(130)는 기준 전압 생성부(150)에 의한 기준 전압(VREF_INT)의 변동이 입력 신호(IN)의 입력 시점으로부터 1 유닛 인터벌(UI: Unit Interval) 이후에 적용되도록 슬라이서(190)의 출력 신호(SLCOUT)를 설정 시간만큼 지연시켜 지연 신호(SLCOUTD)로서 출력할 수 있다.
유닛 인터벌(UI) 단위 데이터 출력 시간을 의미한다.
다중화부(170)는 등화 인에이블 신호(DFE_EN)에 따라 등화 기준 전압(VREF_INT) 또는 외부 기준 전압(VREF_EXT)을 기준 전압(VREF)으로서 출력할 수 있다.
도 3의 기준 전압 생성부(150)는 도 4와 같이, 필터 제어기(150-1) 및 기준 전압 생성 필터(150-2)를 포함할 수 있다.
기준 전압 생성 필터(150-2)는 필터 제어기(150-1)의 제어에 따라 등화 기준 전압(VREF_INT)을 생성할 수 있다.
필터 제어기(150-1)는 등화 인에이블 신호(DFE_EN)의 활성화 구간 동안 입력 신호 즉, SLCOUTD를 이용하여 기준 전압 생성 필터(150-2)에 인가되는 전원 전압에 따른 전류를 제어할 수 있다.
도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 등화 회로(100)의 버퍼(110)는 의사 차동 버퍼(Pseudo Differential Buffer)로 구성될 수 있다.
버퍼(110)는 제 1 내지 제 5 트랜지스터(111 - 115)를 포함할 수 있다.
제 1 트랜지스터(111)는 소오스가 전원단과 연결되고, 게이트가 자신의 드레인과 연결될 수 있다.
제 2 트랜지스터(112)는 소오스가 제 1 트랜지스터(111)의 드레인과 연결되고, 게이트에 기준 전압(VREF)을 입력 받을 수 있다.
제 3 트랜지스터(113)는 소오스가 전원단과 연결되고 게이트가 제 1 트랜지스터(111)의 게이트와 연결될 수 있다.
제 4 트랜지스터(114)는 소오스가 제 3 트랜지스터(113)의 드레인과 연결되고 게이트에 입력 신호(IN)가 인가될 수 있다.
제 5 트랜지스터(115)는 소오스가 제 2 트랜지스터(112)의 드레인 및 제 4 트랜지스터(114)의 드레인과 공통 연결되고, 드레인이 접지단과 연결되며, 게이트에 버퍼 인에이블 신호(BUF_EN)가 인가될 수 있다.
제 3 트랜지스터(113)의 드레인과 제 4 트랜지스터(114)의 소오스가 연결된 노드에서 출력 신호(BUFOUT)가 생성될 수 있다.
슬라이서(190)는 인버터로 구성될 수 있다.
슬라이서(190)는 버퍼(110)의 출력 신호(BUFOUT)를 반전시켜 출력 신호(SLCOUT)를 생성할 수 있다.
피드백 딜레이 보상부(130)는 슬라이서(190)의 출력 신호(SLCOUT)를 설정 시간만큼 지연시켜 출력 신호(SLCOUTD)를 생성할 수 있다.
피드백 딜레이 보상부(130)는 슬라이서(190)의 출력 신호 라인과 병렬 연결된 제 1 내지 제 4 커패시터(131 - 134)를 포함할 수 있다.
제 1 내지 제 4 커패시터(131 - 134)는 모스 트랜지스터(MOS Transistor)를 이용하여 구성할 수 있다.
기준 전압 생성부(150)는 필터 제어기(151 - 153) 및 기준 전압 생성 필터(154 - 165)를 포함할 수 있다.
기준 전압 생성 필터(154 - 165)는 기준 전압 발생 회로에 IIR 필터를 병합하여 구성될 수 있다.
기준 전압 생성 필터(154 - 165)는 제 1 내지 제 4 저항(154 - 157), 제 1 내지 제 4 트랜지스터(158 - 161) 및 제 1 내지 제 4 커패시터(162 - 165)를 포함할 수 있다.
제 3 및 제 4 트랜지스터(160, 161)와 제 3 및 제 4 저항(156, 157)가 기준 전압 발생 회로로서 동작할 수 있다.
제 1 저항(154)는 그 일단이 전원단과 연결되고, 타단이 제 1 트랜지스터(158)의 소오스와 연결될 수 있다.
제 1 트랜지스터(158)는 드레인이 제 3 트랜지스터(160)의 소오스와 연결될 수 있다.
제 2 저항(155)은 그 일단이 접지단과 연결되고, 타단이 제 2 트랜지스터(159)의 소오스와 연결될 수 있다.
제 2 트랜지스터(159)는 드레인이 제 4 트랜지스터(161)의 드레인과 연결될 수 있다.
제 3 트랜지스터(160)는 드레인이 전원단과 연결되고, 소오스가 제 3 저항(156)의 일단과 연결되며, 게이트에 등화 인에이블 신호(DFE_EN)를 입력 받을 수 있다.
제 3 저항(156)의 타단이 제 4 저항(157)의 일단과 연결될 수 있다.
제 4 저항(157)의 타단이 제 4 트랜지스터(161)의 드레인과 연결될 수 있다.
제 4 트랜지스터(161)의 소오스는 접지단과 연결될 수 있다.
제 1 내지 제 4 커패시터(162 - 165)는 제 3 저항(156)과 제 4 저항(157)의 연결 노드와 병렬 연결될 수 있다.
필터 제어기(151 - 153)는 등화 인에이블 신호(DFE_EN)에 따라 기준 전압 생성 필터(154 - 165)의 활성화를 제어할 수 있다.
필터 제어기(151 - 153)는 등화 인에이블 신호(DFE_EN)에 따라 입력 신호(IN) 즉, 피드백 딜레이 보상부(130)의 출력 신호(SLCOUTD)를 기준 전압 생성 필터(154 - 165)에 제공함으로써 기준 전압 생성 필터(154 - 165)를 활성화시킬 수 있다.
필터 제어기(151 - 153)는 제 1 및 제 2 로직 게이트(151, 152) 및 스위치(153)를 포함할 수 있다.
제 1 로직 게이트(151)는 등화 인에이블 신호(DFE_EN)가 활성화 레벨(하이 레벨)인 경우 피드백 딜레이 보상부(130)의 출력 신호(SLCOUTD)를 반전시켜 출력할 수 있다.
제 1 로직 게이트(151)의 출력이 기준 전압 생성 필터(154 - 165)의 제 1 트랜지스터(158)의 게이트에 인가될 수 있다.
제 2 로직 게이트(152)는 부 등화 인에이블 신호(DFE_ENB)가 활성화 레벨(로우 레벨)인 경우 피드백 딜레이 보상부(130)의 출력 신호(SLCOUTD)를 반전시켜 출력할 수 있다.
부 등화 인에이블 신호(DFE_ENB)는 등화 인에이블 신호(DFE_EN)와 반대의 로직 레벨을 갖는 신호일 수 있다.
제 2 로직 게이트(152)의 출력이 기준 전압 생성 필터(154 - 165)의 제 2 트랜지스터(159)의 게이트에 인가될 수 있다.
스위치(153)는 트랜스미션 게이트로 구성할 수 있으며, 등화 인에이블 신호(DFE_EN)가 하이 레벨인 경우 접지단을 기준 전압 생성 필터(154 - 165)의 제 4 트랜지스터(161)의 게이트에 연결시킬 수 있다.
다중화부(170)는 제 1 및 제 2 스위치(171, 172)를 포함할 수 있다.
제 1 스위치(171)는 등화 인에이블 신호(DFE_EN)가 하이 레벨인 경우 기준 전압 생성 필터(154 - 165)의 제 4 트랜지스터(161)의 게이트와 드레인을 연결시킬 수 있다.
제 2 스위치(172)는 등화 인에이블 신호(DFE_EN)가 로우 레벨인 경우 외부 기준 전압(VREF_EXT)을 기준 전압(VREF)으로서 출력할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 등화 회로(100)의 동작을 설명하면 다음과 같다.
먼저, 등화 인에이블 신호(DFE_EN)가 로우 레벨인 경우의 등화 회로(100)의 동작을 설명하기로 한다.
등화 인에이블 신호(DFE_EN)가 로우 레벨이므로 제 1 내지 제 4 트랜지스터(158 - 161)가 턴 오프되고, 스위치(153)가 제 4 트랜지스터(161)의 게이트와 접지단을 연결시키며, 다중화부(170)의 제 1 스위치(171)가 제 4 트랜지스터(161)의 게이트와 드레인의 연결을 차단한다.
상술한 동작에 의해 기준 전압 생성 필터(154 - 165)의 전류 패스가 차단됨으로써 등화 기능이 중지된다.
그리고 다중화부(170)의 제 2 스위치(172)가 외부 기준 전압(VREF_EXT)을 기준 전압(VREF)으로서 버퍼(110)에 제공한다.
등화 기능이 중지된 상태에서, 버퍼(110)가 기준 전압(VREF)에 따라 입력 신호(IN)를 증폭하여 출력 신호(BUFOUT)를 생성하고, 슬라이서(190)를 경유한 신호 SLCOUT가 입력 신호(IN)를 감지한 결과로서 도 2의 코어 블록(81)에 제공할 수 있다.
한편, 등화 인에이블 신호(DFE_EN)가 하이 레벨인 경우의 등화 회로(100)의 동작을 설명하기로 한다.
등화 인에이블 신호(DFE_EN)가 하이 레벨이므로 제 3 및 제 4 트랜지스터(160, 161)와 제 3 및 제 4 저항(156, 157)에 의해 등화 기준 전압(VREF_INT)이 설정 레벨 예를 들어, 전원 전압/2에 해당하는 레벨로 생성될 수 있다.
이후, 버퍼(110)가 기준 전압(VREF)에 따라 입력 신호(IN)를 증폭하여 출력 신호(BUFOUT)를 생성할 수 있다.
버퍼(110)의 출력 신호(BUFOUT)는 슬라이서(190)를 통해 CMOS 레벨로 증폭되고, 피드백 딜레이 보상부(130)를 경유하여 제 1 및 제 2 로직 게이트(151, 152)에 인가될 수 있다.
기준 전압 생성 필터(154 - 165)는 IIR 필터 응답 특성에 맞도록 입력 신호(IN)의 레벨 변동 즉, 피드백 딜레이 보상부(130)의 출력 신호(SLCOUTD)의 레벨 변동에 상응하도록 등화 기준 전압(VREF_INT)을 가변시켜 출력할 수 있다.
이때 입력 신호(IN)이 레벨 변동은 노이즈 특히, 복수의 반도체 칩을 적층함에 따른 ISI에 의해 발생될 수 있다.
기준 전압 생성 필터(154 - 165)는 IIR 필터를 병합한 것으로서, IIR 필터는 입력 신호의 노이즈 예를 들어, ISI와 유사한 응답 특성을 가진다.
따라서 기준 전압 생성 필터(154 - 165)는 입력 신호의 노이즈에 상응하여 가변되는 등화 기준 전압(VREF_INT)을 생성할 수 있다.
도 6에 도시된 바와 같이, 등화 기능을 적용하지 않은 경우(not compensated), 입력 신호(IN)가 ISI에 의하여 왜곡되고 있으나, 기준 전압(VREF)은 입력 신호(IN)의 레벨 변동과 무관하게 일정한 레벨로 유지된다.
한편, 본 발명의 실시예와 같이, IIR 필터를 이용한 등화 기능이 적용된 경우(adopt IIR DFE), 입력 신호(IN)의 레벨 변동 이후 정해진 시간 예를 들어, 1 유닛 인터벌(UI: Unit Interval) 이후부터 기준 전압(VREF)이 입력 신호(IN)를 트랙킹하여 입력 신호(IN)의 레벨 변동에 상응하도록 가변될 수 있다.
입력 신호(IN)의 레벨 변동에 상응하여 기준 전압(VREF)의 레벨이 변동되므로 입력 신호 감지 성능이 향상될 수 있다.
도 7에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 시스템(200)은 메모리 컨트롤러(201) 및 메모리(202)를 포함할 수 있다.
메모리(202)는 도 3 내지 도 6을 참조하여 설명한 등화 회로를 포함할 수 있다.
등화 회로는 메모리(202)와 메모리 컨트롤러(201)를 연결하는 채널의 RC 특성 저하를 포함하는 ISI 특성저하에 따라 그 활성화 여부가 결정될 수 있다.
상기 메모리 컨트롤러(201)는 상기 메모리(202)를 제어할 수 있다. 상기 메모리 컨트롤러(201)는 호스트 인터페이스(Host interface)를 통해 호스트(Host)와 데이터 등을 주고 받고, 메모리 인터페이스(Memory interface)를 통해 상기 메모리(202)와 데이터 등을 주고 받을 수 있다. 상기 메모리 컨트롤러(201)는 제어유닛(Control unit), 주 메모리(Main memory), 에러 정정 코드 유닛(ECC), 호스트 인터페이스, 플래시 변환 계층(FTL) 및 메모리 인터페이스를 포함할 수 있으며 이러한 구성들은 버스(Bus)를 통해 서로 연결될 수 있다. 상기 메모리 컨트롤러(201)는 호스트로부터의 요청에 응답하여 상기 메모리(202)를 액세스할 수 있다. 상기 메모리 컨트롤러(201)는 상기 메모리(202)의 동작들(예를 들면, 읽기, 쓰기, 소거 동작 등)을 제어하며 상기 메모리(202)를 제어하기 위한 펌웨어를 구동할 수 있다.
상기 제어유닛은 메모리 컨트롤러(201)의 제반 동작을 제어하도록 구성될 수 있다. 상기 제어유닛은 펌웨어 또는 소프트웨어에 따라 메모리 컨트롤러(201) 내부의 기능 유닛들의 동작을 제어할 수 있다. 또한 상기 제어 유닛은 호스트의 요청에 응답하여 상기 메모리(202)의 동작을 제어할 수 있다.
상기 주메모리는 제어유닛의 제어에 따라 구동되는 펌웨어 또는 소프트웨어를 저장하거나 펌웨어 또는 소프트웨어의 구동에 필요한 데이터를 저장하도록 구성할 수 있다. 즉 주메모리는 제어유닛의 동작메모리(working memory)로 사용될 수 있다. 또한 상기 주메모리는 호스트로부터 쓰기 요청된 데이터를 저장하거나, 상기 메모리(202)로부터 읽혀진 데이터를 저장할 수 있다. 상기 주메모리는 데이터 버퍼메모리(또는 데이터 캐시 메모리)로 사용될 수 있다. 상기 주메모리의 데이터 버퍼링 동작(또는 데이터 캐싱 동작)에 의해서, 메모리 컨트롤러(201)는 호스트의 요청에 빠르게 응답할 수 있다. 또한 주메모리는 메모리(202)의 동작 조건과 관련하여 파라미터를 저장하도록 구성될 수 있다. 파라미터는 메모리(202)로부터 메모리 컨트롤러(201)로 제공될 수 있으며, 외부로부터 전원이 공급되기 시작할 때 메모리로부터 파라미터가 제공되고 제공된 파라미터는 주메모리에 저장될 수 있다. 메모리 컨트롤러(201)는 주메모리에 저장된 파라미터에 따라 설정된 조건으로 메모리(202)의 동작(예, 프로그램 동작, 리드 동작 및 소거 동작)을 제어할 수 있다. 실시예에서, 상기 주메모리는 SRAM(Static RAM), DRAM(Dynamic RAM) 및 SDRAM(Synchronous DRAM)등과 같은 휘발성 메모리로 구현 될 수 있다. 일 실시예에서, 주메모리는 fram(Ferroelectric RAM), MRAM(Magnetic RAM), PCRAM(Phase Change RAM), ReRAM(Resistive RAM) 등과 같은 불휘발성 랜덤 액세스 메모리로 구현될 수 있다. 도 7에서 상기 주 메모리는 상기 메모리 컨트롤러(201)에 포함되는 것으로 도시되었으나, 상기 주메모리는 상기 메모리 컨트롤러(201) 외부에 구성될 수 있다.
상기 호스트 인터페이스는 상기 호스트와 상기 메모리 컨트롤러(201)를 상호 접속하도록 구성될 수 있다. 예를 들면, 상기 호스트 인터페이스는 MMC(Multi Media Card), UFS(Universal Flash Storage), PATA(Parallel Advanced Technology Attachment), STAT(Serial Advanced Technology Attachment), SCSI(Small Computer system Interface), SAS(Serial-attached SCSI), PCI(Peripheral Component Interconnection), PCI-E(PCI-Express), SD(Secure Digital), USB(Universal Series Bus) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
상기 플래시 변화 계층은 메모리의 특성에 기반을 둔 다양한 제어 수단들을 제공할 수 있다. 예를 들면, 상기 플래시 변화 계층은 상기 호스트로부터 수신되는 논리 어드레스를 상기 메모리 장치의 물리 어드레스로 변환하는 수단을 제공할 수 있다. 상기 플래시 변화 계층은 논리 어드레스 및 물리 어드레스 사이의 사상(mapping) 관계에 대한 정보를 테이블화하여 유지할 수 있다. 상기 플래시 변화 계층은 상기 메모리의 메모리 블록들의 프로그램 및 소거 횟수가 균일화되도록 제어하는 수단을 제공할 수 있다. 예를 들면, 상기 플래시 변환 계층은 마모도 관리(wear leveling) 수단을 제공할 수 있다. 상기 플래시 변화 계층은 상기 메모리(202)의 소거 횟수를 최소화시키기 위한 수단을 제공할 수 있다. 예를 들면, 상기 플래시 변환 계층은 머지(merge) 및 가비지 컬렉션(garbage collection) 등과 같은 제어 수단을 제공할 수 있다.
상기 메모리 인터페이스는 상기 메모리 컨트롤러(201)와 상기 메모리(202)를 상호 접속하도록 구성될 수 있다. 상기 메모리 인터페이스는 제어신호들(예를 들면, 커맨드, 어드레스 등)을 상기 메모리(202)에 제공하도록 구성할 수 있다. 그리고 상기 메모리 인터페이스는 상기 메모리(202)와 데이터를 주고 받을 수 있다.
상기 에러 정정 코드 유닛은 상기 메모리(202)에 쓰여질 데이터에 패리티 데이터를 부가하는 인코딩 동작을 수행하고, 패리티 데이터에 근거하여 상기 메모리(202)로부터 읽혀진 데이터의 에러를 검출하고 정정하는 디코딩 동작을 수행할 수 있다. 상기 에러 정정 코드 유닛은 LDPC(Low Density Parity Check)코드, BCH(Bose-Chaudhuri Hocquenghem)코드, Turbo코드, 리드-솔로몬(Reed-Solomon)코드와 같은 에러 정정 코드 알고리즘을 사용하여 데이터의 에러를 정정할 수 있다. 도 7에서 상기 에러 정정 코드 유닛은 상기 메모리 컨트롤러(201) 내부에 구성되는 것으로 도시되었으나, 상기 메모리 컨트롤러(201) 외부에 포함 될 수 있다.
실시예에서 상기 메모리 컨트롤러(201)와 상기 메모리(202)는 각각 별도의 칩으로 구현될 수 있다. 일 실시예에서 상기 메모리 컨트롤러(201)와 상기 메모리(202)는 하나의 반도체 칩으로 구현될 수 있다. 예를 들면, 상기 메모리 컨트롤러(201)와 상기 메모리(202)는 멀티미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), UFS(Universal Flash Storage) 장치, SSD(Solid state driver), 시큐어 디지털 카드(SD, Mini-SD, Micro SD), CF(Compact Flash) 카드, 스마트 미디어 카드, USB 저장 장치, 메모리 스틱(Memory Stick), 등으로 구성될 수 있다.
또한, 상기 메모리 유닛은 다양한 종류들의 패키지(package)형태들 중 어느 하나로 구현 될 수 있다. 예를 들면, 상기 메모리 컨트롤러(201) 및 메모리(202)는 POP(Package on Package), COB(Chip on Board), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP (Wafer-level Processed Stack Package) 등과 같은 패키지 형태들 중 어느 하나로 구현될 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (23)

  1. 기준 전압에 따라 입력 신호를 감지하도록 구성된 버퍼; 및
    상기 입력 신호의 노이즈에 상응하여 가변되는 상기 기준 전압을 생성하도록 구성된 기준 전압 생성부를 포함하는 등화 회로.
  2. 제 1 항에 있어서,
    상기 기준 전압 생성부는
    필터가 병합된 기준 전압 발생 회로를 포함하는 등화 회로.
  3. 제 1 항에 있어서,
    상기 기준 전압 생성부는
    상기 기준 전압을 생성하도록 구성된 기준 전압 발생 회로, 및
    상기 입력 신호의 노이즈에 상응하는 응답 특성을 가지며, 상기 응답 특성에 따라 상기 기준 전압의 레벨을 가변시키는 필터를 포함하는 등화 회로.
  4. 제 3 항에 있어서,
    상기 필터는 IIR 필터를 포함하는 등화 회로.
  5. 기준 전압에 따라 입력 신호를 감지하도록 구성된 버퍼;
    상기 입력 신호의 노이즈에 상응하여 가변되는 등화 기준 전압을 등화 인에이블 신호에 따라 생성하도록 구성된 기준 전압 생성부; 및
    상기 등화 인에이블 신호에 따라 상기 등화 기준 전압 또는 외부 기준 전압을 상기 기준 전압으로서 출력하도록 구성되는 다중화부를 포함하는 등화 회로.
  6. 제 5 항에 있어서,
    상기 기준 전압 생성부는
    상기 입력 신호의 노이즈에 상응하는 응답 특성을 가지며, 상기 응답 특성에 따라 상기 등화 기준 전압의 레벨이 가변되도록 하는 기준 전압 생성 필터, 및
    상기 등화 인에이블 신호에 따라 상기 기준 전압 생성 필터의 활성화를 제어하도록 구성된 필터 제어기를 포함하는 등화 회로.
  7. 제 5 항에 있어서,
    상기 기준 전압 생성부는
    상기 입력 신호의 노이즈에 상응하는 응답 특성을 가지는 IIR 필터를 이용하여 상기 등화 기준 전압의 레벨이 가변되도록 하는 기준 전압 생성 필터, 및
    상기 등화 인에이블 신호에 따라 상기 기준 전압 생성 필터의 활성화를 제어하도록 구성된 필터 제어기를 포함하는 등화 회로.
  8. 제 5 항에 있어서,
    상기 버퍼의 출력 신호를 증폭하여 출력하도록 구성된 슬라이서, 및
    상기 슬라이서의 출력 신호를 설정 시간만큼 지연시켜 상기 기준 전압 생성부에 제공하도록 구성된 피드백 딜레이 보상부를 더 포함하는 등화 회로.
  9. 셀 어레이 및 상기 셀 어레이에 데이터를 기록하거나, 상기 셀 어레이로부터 데이터를 읽어내기 위한 코어 블록;
    반도체 장치의 적층 수를 정의하는 적층 정보에 따라 등화 인에이블 신호를 생성하도록 구성된 활성화 제어부; 및
    상기 등화 인에이블 신호가 활성화된 경우, 기준 전압에 따라 입력 신호를 감지하여 상기 코어 블록에 제공하도록 구성된 등화 회로를 포함하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 활성화 제어부는
    상기 적층 정보가 상기 반도체 장치의 적층 수가 설정 수 이상인 것을 정의하는 경우, 상기 등화 인에이블 신호를 활성화시키도록 구성되는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 등화 회로는
    상기 입력 신호의 노이즈에 상응하여 가변되는 상기 기준 전압을 내부적으로 생성하고, 상기 기준 전압에 따라 상기 입력 신호를 감지하도록 구성되는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 등화 회로는
    상기 기준 전압에 따라 상기 입력 신호를 감지하도록 구성된 버퍼, 및
    상기 입력 신호의 노이즈에 상응하여 가변되는 상기 기준 전압을 생성하도록 구성된 기준 전압 생성부를 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 기준 전압 생성부는
    상기 기준 전압을 생성하도록 구성된 기준 전압 발생 회로, 및
    상기 입력 신호의 노이즈에 상응하는 응답 특성을 가지며, 상기 응답 특성에 따라 상기 기준 전압의 레벨을 가변시키는 필터를 포함하는 반도체 장치.
  14. 적층된 복수의 반도체 칩; 및
    상기 적층된 복수의 반도체 칩을 억세스하기 위한 프로세서를 포함하며,
    상기 적층된 복수의 반도체 칩 중에서 하나 또는 그 이상은 등화 회로를 포함하고,
    상기 등화 회로는 상기 적층된 복수의 반도체 칩이 몇 개인지를 정의하는 적층 정보에 따라 활성화되는 반도체 시스템.
  15. 제 14 항에 있어서,
    상기 적층 정보가 상기 적층된 복수의 반도체 칩이 설정 수 이상인 것을 정의하는 경우 상기 등화 회로가 활성화되는 반도체 시스템.
  16. 제 14 항에 있어서,
    상기 등화 회로는
    입력 신호의 노이즈에 상응하여 가변되는 기준 전압을 내부적으로 생성하고, 상기 기준 전압에 따라 상기 입력 신호를 감지하도록 구성되는 반도체 시스템.
  17. 제 14 항에 있어서,
    상기 적층된 반도체 칩 중에서 하나 또는 그 이상은
    셀 어레이 및 상기 셀 어레이에 데이터를 기록하거나, 상기 셀 어레이로부터 데이터를 읽어내기 위한 코어 블록,
    상기 적층 정보에 따라 등화 인에이블 신호를 생성하도록 구성된 활성화 제어부, 및
    상기 등화 인에이블 신호가 활성화된 경우, 입력 신호의 노이즈에 상응하여 가변되도록 내부적으로 생성된 기준 전압에 따라 상기 입력 신호를 감지하여 상기 코어 블록에 제공하도록 구성된 상기 등화 회로를 포함하는 반도체 시스템.
  18. 제 17 항에 있어서,
    상기 등화 회로는
    상기 기준 전압에 따라 상기 입력 신호를 감지하도록 구성된 버퍼, 및
    상기 입력 신호의 노이즈에 상응하여 가변되는 상기 기준 전압을 생성하도록 구성된 기준 전압 생성부를 포함하는 반도체 시스템.
  19. 제 18 항에 있어서,
    상기 기준 전압 생성부는
    상기 기준 전압을 생성하도록 구성된 기준 전압 발생 회로, 및
    상기 입력 신호의 노이즈에 상응하는 응답 특성을 가지며, 상기 응답 특성에 따라 상기 기준 전압의 레벨을 가변시키는 필터를 포함하는 반도체 시스템.
  20. 제 14 항에 있어서,
    상기 등화 회로는
    상기 복수의 반도체 칩이 적층됨에 따라 발생되는 입력 신호의 심볼 간 간섭(ISI: Inter-Symbol Interference)에 상응하는 응답 특성을 갖는 필터를 포함하고, 상기 필터를 이용하여 내부적으로 기준 전압을 생성하며, 상기 기준 전압에 따라 상기 입력 신호를 감지하도록 구성되는 반도체 시스템.
  21. 기준 전압에 따라 입력 신호를 감지하도록 구성된 버퍼;
    상기 입력 신호의 노이즈에 상응하여 가변되는 등화 기준 전압을 등화 인에이블 신호에 따라 생성하도록 구성된 기준 전압 생성부;
    상기 등화 인에이블 신호에 따라 상기 등화 기준 전압 또는 외부 기준 전압을 상기 기준 전압으로서 출력하도록 구성되는 다중화부; 및
    상기 기준 전압의 변동이 상기 입력 신호의 입력 시점으로부터 1 유닛 인터벌(UI: Unit Interval) 이후에 적용되도록 상기 버퍼의 출력 신호를 설정 시간만큼 지연시키는 피드백 딜레이 보상부를 포함하는 등화 회로.
  22. 제 21 항에 있어서,
    상기 기준 전압 생성부는
    상기 입력 신호의 노이즈에 상응하는 응답 특성을 가지며, 상기 응답 특성에 따라 상기 등화 기준 전압의 레벨이 가변되도록 하는 기준 전압 생성 필터, 및
    상기 등화 인에이블 신호에 따라 상기 기준 전압 생성 필터의 활성화를 제어하도록 구성된 필터 제어기를 포함하는 등화 회로.
  23. 제 21 항에 있어서,
    상기 기준 전압 생성부는
    상기 입력 신호의 노이즈에 상응하는 응답 특성을 가지는 IIR 필터를 이용하여 상기 등화 기준 전압의 레벨이 가변되도록 하는 기준 전압 생성 필터, 및
    상기 등화 인에이블 신호에 따라 상기 기준 전압 생성 필터의 활성화를 제어하도록 구성된 필터 제어기를 포함하는 등화 회로.
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