KR20170013460A - Display device - Google Patents

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KR20170013460A
KR20170013460A KR1020150105884A KR20150105884A KR20170013460A KR 20170013460 A KR20170013460 A KR 20170013460A KR 1020150105884 A KR1020150105884 A KR 1020150105884A KR 20150105884 A KR20150105884 A KR 20150105884A KR 20170013460 A KR20170013460 A KR 20170013460A
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김지웅
이상민
유재현
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엘지디스플레이 주식회사
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Abstract

The present invention relates to a borderless display device capable of preventing external static electricity from being applied to signal lines in one edge region of a lower substrate to which a chip-on film having a driving circuit mounted thereon is attached. The display device according to an embodiment of the present invention comprises the lower substrate, an upper substrate, the signal lines, and a ground line. The upper substrate is disposed on the lower substrate. The signal lines and the ground line are provided on the lower substrate. The ground line is disposed in the outer portion of the lower substrate than the signal lines. The signal lines, which are not covered with the upper substrate, are covered with an insulating film. The ground line, which is not covered with the upper substrate, is not covered with the insulating film but exposed.

Description

표시장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명의 실시예는 표시장치에 관한 것이다.
An embodiment of the present invention relates to a display device.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러가지 표시장치들이 활용되고 있다.2. Description of the Related Art [0002] As an information-oriented society develops, there have been various demands for a display device for displaying images. Recently, a liquid crystal display (LCD), a plasma display panel (PDP) Various display devices such as an OLED (Organic Light Emitting Diode) are being utilized.

여러가지 표시장치들 중에서 액정표시장치는 표시패널, 백라이트 유닛, 표시패널을 구동하기 위한 구동회로들, 표시패널과 백라이트 유닛을 지지하는 가이드 및 케이스 부재를 구비한다. 액정표시장치는 노트북, 모니터, TV 등으로 완제품화되기 위해 표시패널과 백라이트 유닛을 감싸는 외장 커버를 더 구비할 수 있다.Among various display devices, the liquid crystal display device includes a display panel, a backlight unit, driving circuits for driving the display panel, a guide for supporting the display panel and the backlight unit, and a case member. The liquid crystal display device may further include an external cover for enclosing the display panel and the backlight unit in order to be a finished product such as a notebook computer, a monitor, and a TV.

최근에는 심미감을 높이기 위해 액정표시장치의 두께가 얇아지고 액정표시장치의 베젤 영역이 줄어들고 있다. 액정표시장치의 베젤 영역은 액정표시장치의 테두리로서 화상을 표시하지 않고 외장 커버에 의해 덮이는 비표시영역에 해당한다. 최근에는 액정표시장치의 베젤 영역을 최소화하기 위해 액정표시패널의 상면 테두리 영역을 덮는 상부 케이스(top case)를 제거한 보더리스(borderless) 방식의 액정표시장치가 출시되고 있다.In recent years, the thickness of the liquid crystal display device has been reduced and the bezel area of the liquid crystal display device has been reduced in order to increase the esthetics. A bezel area of a liquid crystal display device corresponds to a non-display area covered by an external cover without displaying an image as a frame of a liquid crystal display device. Recently, a borderless type liquid crystal display device in which a top case covering an upper edge region of a liquid crystal display panel is removed in order to minimize a bezel area of a liquid crystal display device has been introduced.

보더리스(borderless) 방식의 액정표시장치는 상부 케이스(top case)를 제거하기 때문에, 외부의 정전기에 취약한 단점이 있다. 종래에는 외부의 정전기로부터 표시패널을 보호하기 위해 도전 테이프를 이용하여 방전 패스를 형성하였다. 하지만, 이 경우 도전 테이프 추가에 따른 비용 상승이 발생할 수 있다. 따라서, 종래에는 비용 상승 없이 외부의 정전기로부터 표시패널을 보호하기 위해 표시패널의 가장자리를 둘러싸도록 방전 라인을 형성하였다.The borderless type liquid crystal display device is disadvantageous in that it is vulnerable to external static electricity because it removes the top case. Conventionally, a discharge path is formed by using a conductive tape to protect the display panel from external static electricity. However, in this case, a cost increase due to the addition of the conductive tape may occur. Accordingly, in order to protect the display panel from external static electricity without increasing cost, a discharge line is formed so as to surround the edge of the display panel.

한편, 보더리스(borderless) 방식의 액정표시장치는 구동회로가 실장된 칩온필름(chip on film)이 부착되는 하부 기판의 일측 가장자리 영역이 노출된다. 방전 라인은 노출된 하부 기판의 일측 가장자리 영역에도 형성된다. 하지만, 종래에는 노출된 하부 기판의 일측 가장자리 영역에 형성된 방전 라인과 신호 라인들이 모두 절연막에 덮혀있기 때문에, 외부의 정전기가 측면이 아닌 상면으로부터 인가되는 경우, 외부의 정전기가 상기 방전 라인이 아닌 상기 신호 라인들에 인가될 수 있다. 즉, 외부의 정전기가 상면으로부터 인가되는 경우 방전 라인이 방전 패스로 역할을 제대로 하지 못한다. 신호 라인들에 정전기가 인가되는 경우 표시패널이 파손되는 문제가 발생할 수 있다.
On the other hand, in a borderless type liquid crystal display device, one side edge region of a lower substrate on which a chip on film having a driving circuit mounted is exposed. The discharge line is also formed on one side edge region of the exposed lower substrate. However, in the related art, both the discharge lines and the signal lines formed on one side edge region of the exposed lower substrate are covered with the insulating film. Therefore, when the external static electricity is applied from the upper surface rather than the side surface, Signal lines. That is, when external static electricity is applied from the upper surface, the discharge line does not function properly as a discharge path. When the static electricity is applied to the signal lines, the display panel may be damaged.

본 발명의 실시예는 보더리스 방식에서 구동회로가 실장된 칩온필름이 부착되는 하부 기판의 일측 가장자리 영역의 신호 라인들에 외부의 정전기가 인가되는 것을 방지할 수 있는 표시장치를 제공한다.
An embodiment of the present invention provides a display device capable of preventing external static electricity from being applied to signal lines on one side edge region of a lower substrate to which a chip-on-film mounted with a driver circuit is attached in a borderless manner.

본 발명의 일 실시예에 따른 표시장치는 하부 기판, 상부 기판, 신호 라인들, 및 그라운드 라인을 포함한다. 상기 상부 기판은 상기 하부 기판 상에 배치된다. 상기 신호 라인들과 상기 그라운드 라인은 상기 하부 기판 상에 마련된다. 상기 그라운드 라인은 상기 신호 라인들보다 상기 하부 기판의 외곽에 배치된다. 상기 상부 기판에 의해 덮이지 않는 신호 라인들은 절연막에 의해 덮여 있고, 상기 상부 기판에 의해 덮이지 않는 그라운드 라인은 상기 절연막에 의해 덮이지 않고 노출된다.A display device according to an embodiment of the present invention includes a lower substrate, an upper substrate, signal lines, and a ground line. The upper substrate is disposed on the lower substrate. The signal lines and the ground line are provided on the lower substrate. And the ground line is disposed on the outer periphery of the lower substrate than the signal lines. The signal lines not covered by the upper substrate are covered with an insulating film and the ground lines not covered by the upper substrate are exposed without being covered by the insulating film.

본 발명의 또 다른 실시예에 따른 표시장치는 하부 기판, 상부 기판, 신호 라인들, 및 그라운드 라인을 포함한다. 상기 상부 기판은 상기 하부 기판 상에 배치된다. 상기 신호 라인들과 상기 그라운드 라인은 상기 하부 기판 상에 마련된다. 상기 그라운드 라인은 상기 신호 라인들보다 상기 하부 기판의 외곽에 배치된다. 상기 상부 기판에 의해 덮이지 않는 신호 라인들은 절연막에 의해 덮여 있고, 상기 상부 기판에 의해 덮이지 않는 그라운드 라인은 복수의 콘택홀들을 통해 상기 절연막에 의해 덮이지 않고 노출된다.
A display device according to another embodiment of the present invention includes a lower substrate, an upper substrate, signal lines, and a ground line. The upper substrate is disposed on the lower substrate. The signal lines and the ground line are provided on the lower substrate. And the ground line is disposed on the outer periphery of the lower substrate than the signal lines. The signal lines not covered by the upper substrate are covered with an insulating film and the ground line not covered by the upper substrate is exposed without being covered with the insulating film through the plurality of contact holes.

본 발명의 실시예는 신호 라인들이 절연막에 의해 덮여 있고, 그라운드 라인의 전부 또는 일부가 절연막에 의해 덮이지 않는다. 즉, 본 발명의 실시예는 그라운드 라인의 전부 또는 일부를 콘택홀에 의해 노출시킴으로써, 외부의 정전기가 상부 기판에 의해 덮이지 않은 영역에 인가되는 경우 그라운드 라인을 통해 방전시킬 수 있다. 그 결과, 본 발명의 실시예는 외부의 정전기가 신호 라인들에 인가되는 것을 방지할 수 있다. 따라서, 본 발명의 실시예는 표시패널이 파손되는 것을 방지할 수 있다.In the embodiment of the present invention, the signal lines are covered by the insulating film, and all or a part of the ground line is not covered by the insulating film. In other words, the embodiment of the present invention exposes all or a part of the ground line by the contact hole, so that external static electricity can be discharged through the ground line when applied to an area not covered by the upper substrate. As a result, the embodiment of the present invention can prevent external static electricity from being applied to the signal lines. Therefore, the embodiment of the present invention can prevent the display panel from being broken.

또한, 본 발명의 실시예는 콘택홀의 길이를 콘택홀들 사이의 길이보다 길거나 동일하게 형성한다. 이로 인해, 본 발명의 실시예는 외부의 정전기가 콘택홀들 사이에서 유기되지 않고 콘택홀들을 통해 그라운드 라인으로 방전될 수 있도록 할 수 있다. 그 결과, 본 발명의 실시예는 정전기가 신호 라인들에 인가되는 것을 방지할 수 있으므로, 표시패널이 파손되는 것을 방지할 수 있다.Further, the embodiment of the present invention forms the length of the contact hole to be longer or equal to the length between the contact holes. This allows an embodiment of the present invention to allow external static electricity to be discharged to the ground line through the contact holes without being induced between the contact holes. As a result, the embodiment of the present invention can prevent the static electricity from being applied to the signal lines, thereby preventing the display panel from being broken.

또한, 본 발명의 실시예는 제1 그룹의 콘택홀들의 길이와 제2 그룹의 콘택홀들의 길이 각각이 제1 그룹의 콘택홀들과 제2 그룹의 콘택홀들 사이의 길이보다 길거나 동일하게 형성한다. 이로 인해, 본 발명의 실시예는 외부의 정전기가 제1 그룹의 콘택홀들과 제2 그룹의 콘택홀들 사이에서 유기되지 않고 콘택홀들을 통해 그라운드 라인으로 방전될 수 있도록 할 수 있다. 그 결과, 본 발명의 실시예는 정전기가 클럭 라인들에 인가되는 것을 방지할 수 있으므로, 표시패널이 파손되는 것을 방지할 수 있다.
Further, the embodiment of the present invention is characterized in that the length of the first group of contact holes and the length of the second group of contact holes are formed to be longer than or equal to the length between the contact holes of the first group and the contact holes of the second group do. As such, embodiments of the present invention may allow external static electricity to be discharged to the ground line through the contact holes without being induced between the first group of contact holes and the second group of contact holes. As a result, the embodiment of the present invention can prevent the static electricity from being applied to the clock lines, thereby preventing the display panel from being broken.

도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 사시도.
도 2는 도 1의 표시장치의 분해 사시도.
도 3은 도 1의 I-I'를 보여주는 단면도.
도 4는 본 발명의 일 실시예에 따른 표시장치의 하부 기판을 보여주는 평면도.
도 5는 본 발명의 또 다른 실시예에 따른 표시장치의 하부 기판을 보여주는 평면도.
도 6은 도 4 및 도 5의 화소를 상세히 보여주는 일 예시도면.
도 7은 도 4 및 도 5의 상부 기판에 의해 덮이지 않은 영역에서 그라운드 패드와 그에 접속된 그라운드 라인 및 게이트 패드들과 그에 접속된 클럭 라인들의 일 예를 보여주는 평면도.
도 8은 도 7의 I-I'를 보여주는 단면도.
도 9는 도 4 및 도 5의 상부 기판에 의해 덮이지 않은 영역에서 그라운드 패드와 그에 접속된 그라운드 라인 및 게이트 패드들과 그에 접속된 클럭 라인들의 일 예를 보여주는 평면도.
도 10은 도 9의 Ⅱ-Ⅱ'를 보여주는 단면도.
도 11은 도 4 및 도 5의 상부 기판에 의해 덮이지 않은 영역에서 그라운드 패드와 그에 접속된 그라운드 라인 및 게이트 패드들과 그에 접속된 클럭 라인들의 일 예를 보여주는 평면도.
도 12는 도 11의 Ⅲ-Ⅲ'를 보여주는 단면도.1 is a perspective view showing a display device according to an embodiment of the present invention;
Fig. 2 is an exploded perspective view of the display device of Fig. 1; Fig.
3 is a cross-sectional view showing I-I 'of Fig.
4 is a plan view showing a lower substrate of a display device according to an embodiment of the present invention;
5 is a plan view showing a lower substrate of a display device according to another embodiment of the present invention.
FIG. 6 is an exemplary view showing the pixels of FIGS. 4 and 5 in detail; FIG.
FIG. 7 is a plan view showing an example of ground pads and ground lines and gate pads connected thereto and clock lines connected thereto in an area not covered by the upper substrate of FIGS. 4 and 5. FIG.
8 is a sectional view showing I-I 'of Fig. 7;
FIG. 9 is a plan view showing an example of ground pads and ground lines and gate pads connected thereto and clock lines connected thereto in an area not covered by the upper substrate of FIGS. 4 and 5. FIG.
10 is a cross-sectional view showing II-II 'of FIG. 9;
Fig. 11 is a plan view showing an example of ground pads and ground lines and gate pads connected thereto and clock lines connected thereto in an area not covered by the upper substrate of Figs. 4 and 5; Fig.
12 is a cross-sectional view showing III-III 'of FIG.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from and elucidated with reference to the embodiments described hereinafter in conjunction with the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. The shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for describing the embodiments of the present invention are illustrative, and thus the present invention is not limited thereto. Like reference numerals refer to like elements throughout the specification. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail.

본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. Where the terms "comprises," "having," "consisting of," and the like are used in this specification, other portions may be added as long as "only" is not used. Unless the context clearly dictates otherwise, including the plural unless the context clearly dictates otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.In the case of a description of the positional relationship, for example, if the positional relationship between two parts is described as 'on', 'on top', 'under', and 'next to' Or " direct " is not used, one or more other portions may be located between the two portions.

시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.In the case of a description of a temporal relationship, for example, if the temporal relationship is described by 'after', 'after', 'after', 'before', etc., May not be continuous unless they are not used.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.The first, second, etc. are used to describe various components, but these components are not limited by these terms. These terms are used only to distinguish one component from another. Therefore, the first component mentioned below may be the second component within the technical spirit of the present invention.

"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서보다 넓은 방향성을 가지는 것을 의미할 수 있다. The terms "X-axis direction "," Y-axis direction ", and "Z-axis direction" should not be construed solely by the geometric relationship in which the relationship between them is vertical, It may mean having directionality.

"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다. It should be understood that the term "at least one" includes all possible combinations from one or more related items. For example, the meaning of "at least one of the first item, the second item and the third item" means not only the first item, the second item or the third item, but also the second item and the second item among the first item, May refer to any combination of items that may be presented from more than one.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.It is to be understood that each of the features of the various embodiments of the present invention may be combined or combined with each other, partially or wholly, technically various interlocking and driving, and that the embodiments may be practiced independently of each other, It is possible.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 표시장치를 보여주는 사시도이다. 도 2는 도 1의 표시장치의 분해 사시도이다. 도 3은 도 1의 I-I'를 보여주는 단면도이다.1 is a perspective view showing a display device according to an embodiment of the present invention. 2 is an exploded perspective view of the display device of FIG. 3 is a cross-sectional view showing I-I 'in Fig.

본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display), 유기발광 표시장치(Organic Light Emitting Display), 전계 방출 표시장치(Field Emission Display), 전기영동 표시장치(Electrophoresis display) 중에 어느 하나로 구현될 수도 있다. 도 1 내지 도 3에서는 본 발명의 실시예에 따른 표시장치가 액정표시장치인 것을 중심으로 설명하였다.The display device according to the embodiment of the present invention may be applied to any of a liquid crystal display, an organic light emitting display, a field emission display, and an electrophoresis display, It may be implemented as one. 1 to 3, the display device according to the embodiment of the present invention is a liquid crystal display device.

도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 표시패널(100)을 구동하기 위한 구동회로부, 백라이트 유닛(300), 및 케이스 부재(400)를 포함한다. 본 발명의 실시예에 따른 액정표시장치는 상부 케이스(top case)가 제거된 보더리스(borderless) 방식으로 형성될 수 있다.1 to 3, a display device according to an embodiment of the present invention includes a display panel 100, a driving circuit unit for driving the display panel 100, a backlight unit 300, and a case member 400 . The liquid crystal display device according to an embodiment of the present invention may be formed in a borderless manner in which a top case is removed.

표시패널(100)은 하부 기판(110), 상부 기판(120), 및 하부 기판(110)과 상부 기판(120) 사이에 개재된 액정층을 포함한다. 하부 기판(110)과 상부 기판(120)은 유리(glass) 또는 플라스틱(plastic)으로 형성될 수 있다.The display panel 100 includes a lower substrate 110, an upper substrate 120, and a liquid crystal layer interposed between the lower substrate 110 and the upper substrate 120. The lower substrate 110 and the upper substrate 120 may be formed of glass or plastic.

하부 기판(110)의 크기는 상부 기판(120)의 크기보다 크게 형성될 수 있다. 이로 인해, 상부 기판(120)에 의해 덮이지 않는 하부 기판(110)의 상면의 일 측 가장자리에는 소스 연성필름(220)들이 부착될 수 있다. 하부 기판(110)의 상면은 상부 기판(120)과 마주보는 면에 해당한다.The size of the lower substrate 110 may be larger than that of the upper substrate 120. Thus, the source flexible films 220 can be attached to one side edge of the upper surface of the lower substrate 110 which is not covered by the upper substrate 120. The upper surface of the lower substrate 110 corresponds to a surface facing the upper substrate 120.

표시패널(100)의 하부 기판(110)의 상면에는 신호 라인들과 화소들이 마련된다. 신호 라인들은 서로 교차되는 데이터 라인들과 게이트 라인들, 공통전극들에 공통전압을 공급하기 위한 공통라인, 게이트 구동회로에 제어신호로서 공급되는 게이트 제어신호 라인들을 포함할 수 있다. 데이터 라인들과 게이트 라인들의 교차 영역에는 화소들이 배치될 수 있다. 화소들 각각은 박막 트랜지스터(thin film transistor, TFT), 화소전극, 및 공통전극을 포함한다. 박막 트랜지스터는 게이트 라인의 게이트신호에 응답하여 데이터 라인의 데이터전압을 화소전극에 공급한다. 화소전극에 공급된 데이터전압과 공통전극에 공급된 공통전압의 전위차에 의해 발생되는 전계에 의해 액정층의 액정이 구동되며, 이로 인해 백라이트 유닛으로부터 입사되는 빛의 투과량이 조정될 수 있다.On the upper surface of the lower substrate 110 of the display panel 100, signal lines and pixels are provided. The signal lines may include data lines and gate lines intersecting with each other, a common line for supplying a common voltage to the common electrodes, and gate control signal lines supplied as a control signal to the gate driving circuit. Pixels can be arranged in the intersecting region of the data lines and the gate lines. Each of the pixels includes a thin film transistor (TFT), a pixel electrode, and a common electrode. The thin film transistor supplies the data voltage of the data line to the pixel electrode in response to the gate signal of the gate line. The liquid crystal of the liquid crystal layer is driven by the electric field generated by the potential difference between the data voltage supplied to the pixel electrode and the common voltage supplied to the common electrode, and thus the amount of light transmitted from the backlight unit can be adjusted.

표시패널(100)의 상부 기판(120)의 하면에는 블랙매트릭스 및 컬러필터가 마련될 수 있다. 상부 기판(120)의 하면은 하부 기판(110)과 마주보는 면에 해당한다. 하지만, 표시패널(100)이 COT(colorfilter on TFT array) 방식으로 형성되는 경우에는 블랙매트릭스 및 컬러필터는 하부 기판(110)의 상면에 마련될 수 있다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 기판(120)의 하면에 마련되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 하부 기판(110)의 상면에 마련될 수 있다. 또한, 표시패널(100)의 하부 기판(110)의 상면과 상부 기판(120)의 하면에는 액정의 프리틸트각을 설정하기 위한 배향막이 형성될 수 있다.A black matrix and a color filter may be provided on the lower surface of the upper substrate 120 of the display panel 100. The lower surface of the upper substrate 120 corresponds to a surface facing the lower substrate 110. However, when the display panel 100 is formed by a COT (color filter on TFT array) method, a black matrix and a color filter may be provided on the upper surface of the lower substrate 110. The common electrode is provided on a lower surface of the upper substrate 120 in a vertical electric field driving method such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode. The common electrode is divided into an IPS (In Plane Switching) mode, an FFS (Fringe Field Switching) And may be provided on the upper surface of the lower substrate 110 in the same horizontal electric field driving method. An alignment layer may be formed on the upper surface of the lower substrate 110 of the display panel 100 and the lower surface of the upper substrate 120 to set the pretilt angle of the liquid crystal.

표시패널(100)의 하부 기판(110)의 하면에는 하부 편광판(140)이 부착된다. 표시패널(100)의 상부 기판(120)의 상면 전체에는 투명 전극(130)이 형성되고, 투명 전극(130) 상에는 상부 편광판(150)이 부착된다. 투명 전극(130)은 표시패널(100)의 상부 기판(120)에 인가되는 정전기를 방전하기 위해 그라운드(ground)에 연결될 수 있다. 하부 편광판(140)은 하부 기판(110)보다 작은 크기로 형성될 수 있고, 상부 편광판(150)은 상부 기판(120)보다 작은 크기로 형성될 수 있다.A lower polarizer 140 is attached to the lower surface of the lower substrate 110 of the display panel 100. A transparent electrode 130 is formed on the entire upper surface of the upper substrate 120 of the display panel 100 and an upper polarizer 150 is attached on the transparent electrode 130. The transparent electrode 130 may be connected to the ground to discharge the static electricity applied to the upper substrate 120 of the display panel 100. The lower polarizer 140 may be smaller than the lower substrate 110 and the upper polarizer 150 may be smaller than the upper substrate 120.

구동회로부는 게이트 구동회로, 소스 구동회로(210)들, 소스 연성필름(220)들, 회로보드(230), 및 광원 구동부(240)를 포함한다.The driving circuit portion includes a gate driving circuit, source driving circuits 210, source flexible films 220, a circuit board 230, and a light source driving portion 240.

게이트 구동회로는 게이트신호들을 하부 기판(110)의 게이트 라인들에 공급한다. 게이트 구동회로는 구동 칩(chip)으로 구현되는 경우, COF(chip on film) 방식으로 게이트 연성필름 상에 실장될 수 있으며, 게이트 연성필름들은 상부 기판(120)에 의해 덮이지 않는 하부 기판(110)의 상면의 가장자리에 부착될 수 있다. 또는, 게이트 구동회로는 GIP(gate driver in panel) 방식으로 하부 기판(110)의 상면에 직접 형성될 수 있다. 이 경우, 게이트 연성필름들은 생략될 수 있다.The gate driving circuit supplies the gate signals to the gate lines of the lower substrate 110. When the gate driving circuit is implemented as a driving chip, the gate flexible film may be mounted on the gate flexible film in a chip on film (COF) manner, and the gate flexible films may be mounted on the lower substrate 110 As shown in Fig. Alternatively, the gate driving circuit may be formed directly on the upper surface of the lower substrate 110 by a gate driver in panel (GIP) method. In this case, the gate flexible films may be omitted.

소스 구동회로(210)들은 데이터전압들을 하부 기판(110)의 데이터 라인들에 공급한다. 소스 구동회로(210)들 각각이 구동 칩으로 구현되는 경우, COF(chip on film) 방식으로 소스 연성필름(220)상에 실장될 수 있다. 또는, 소스 구동회로(210)들은 COG(chip on glass) 방식 또는 COP(chip on plastic) 방식으로 하부 기판(110)의 상면에 접착될 수 있다. 소스 연성필름(220)들은 상부 기판(120)에 의해 덮이지 않는 하부 기판(110)의 상면의 일 측 가장자리와 회로보드(230)에 부착될 수 있다. 회로보드(230)는 인쇄회로보드(printed circuit board)로 구현될 수 있다.The source driver circuits 210 supply the data voltages to the data lines of the lower substrate 110. When each of the source driving circuits 210 is implemented as a driving chip, it can be mounted on the source flexible film 220 in a chip on film (COF) manner. Alternatively, the source driving circuits 210 may be bonded to the upper surface of the lower substrate 110 using a chip on glass (COG) method or a chip on plastic (COP) method. The source flexible films 220 may be attached to the circuit board 230 and one side edge of the upper surface of the lower substrate 110 that is not covered by the upper substrate 120. The circuit board 230 may be implemented as a printed circuit board.

광원 구동부(240)는 광원 구동회로(241)와 광원 회로보드(242)를 포함한다. 광원 구동회로(240)은 광원(310)들을 발광시키기 위해 구동전류들을 광원(310)들에 공급한다. 광원 구동회로(240)는 광원 회로보드(242)상에 실장될 수 있다. 또는, 광원 구동회로(240)는 회로보드(230)상에 실장될 수도 있으며, 이 경우 광원 회로보드(242)는 생략될 수 있다.The light source driving unit 240 includes a light source driving circuit 241 and a light source circuit board 242. The light source driving circuit 240 supplies driving currents to the light sources 310 in order to emit the light sources 310. The light source driving circuit 240 may be mounted on the light source circuit board 242. Alternatively, the light source driving circuit 240 may be mounted on the circuit board 230, in which case the light source circuit board 242 may be omitted.

구동회로부는 타이밍 제어회로와 타이밍 제어회로가 실장되는 제어 회로보드를 더 포함할 수 있다. 이 경우, 제어 회로보드는 소정의 연성 케이블(flexible cable)을 통해 회로보드(230)에 연결될 수 있다.The driving circuit unit may further include a control circuit board on which the timing control circuit and the timing control circuit are mounted. In this case, the control circuit board may be connected to the circuit board 230 through a predetermined flexible cable.

백라이트 유닛(300)은 광원(310)들, 광원 회로보드(320), 도광판(330), 반사시트(340), 및 광학시트들(350) 등을 구비한다. 백라이트 유닛(300)은 광원(310)들로부터의 빛을 도광판(320)과 광학 시트들(350)을 통해 균일한 면광원으로 변환하여 표시패널(100)에 빛을 조사한다. 도 2 및 도 3에서는 백라이트 유닛이 에지형으로 구현된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, 직하형으로 구현될 수도 있음에 주의하여야 한다.The backlight unit 300 includes a light source 310, a light source circuit board 320, a light guide plate 330, a reflection sheet 340, and optical sheets 350. The backlight unit 300 converts the light from the light sources 310 into a uniform surface light source through the light guide plate 320 and the optical sheets 350 to irradiate the display panel 100 with light. 2 and 3, the backlight unit is implemented as an edge type. However, the present invention is not limited to this, and it should be noted that the backlight unit may be implemented as a direct type.

광원(310)들은 발광 다이오드(light emitting diode)로 구현될 수 있다. 광원(310)들은 도광판(320)의 적어도 하나의 측면에 배치되어 도광판(320)의 측면에 빛을 조사한다. 광원(310)들은 광원 회로보드(320)상에 실장되고, 광원 구동회로(241)로부터 구동전류를 공급받아 점등 및 소등된다. 광원 회로보드(320)는 광원 구동부(240)에 연결된다.The light sources 310 may be implemented as light emitting diodes. The light sources 310 are disposed on at least one side surface of the light guide plate 320 to irradiate light to the side surface of the light guide plate 320. The light sources 310 are mounted on the light source circuit board 320, and are supplied with driving current from the light source driving circuit 241 and are turned on and off. The light source circuit board 320 is connected to the light source driver 240.

도광판(320)은 광원(310)들로부터 빛을 면광원으로 변환하여 표시패널(100)에 조사한다. 반사시트(340)는 도광판(330)의 하면에 배치되어 도광판(330)으로부터 도광판(330)의 아래로 향하는 빛을 도광판(330) 쪽으로 반사시킨다.The light guide plate 320 converts the light from the light sources 310 into a surface light source and irradiates the light onto the display panel 100. The reflective sheet 340 is disposed on the lower surface of the light guide plate 330 and reflects light from the light guide plate 330 toward the lower side of the light guide plate 330 toward the light guide plate 330.

도광판(330)과 표시패널(100) 사이에는 광학 시트들(345)이 배치된다. 광학 시트들(350)은 1 매 이상의 프리즘 시트와 1 매 이상의 확산시트를 포함하여 도광판(330)으로부터 입사되는 빛을 확산하고 표시패널(100)의 광입사면에 실질적으로 수직인 각도로 빛이 입사되도록 빛의 진행경로를 굴절시킨다. 또한, 광학시트들(350)은 휘도강화필름(dual brightness enhancement film)을 포함할 수도 있다.Optical sheets 345 are disposed between the light guide plate 330 and the display panel 100. The optical sheets 350 include one or more prism sheets and one or more diffusion sheets to diffuse the light incident from the light guide plate 330 and reflect light at an angle substantially perpendicular to the light incident surface of the display panel 100 Refract the path of light to be incident. In addition, the optical sheets 350 may include a dual brightness enhancement film.

케이스 부재(400)는 보텀 커버(bottom cover, 410)과 지지 프레임(support frame, 420)을 포함한다.The case member 400 includes a bottom cover 410 and a support frame 420.

보텀 커버(410)는 사각 프레임의 금속으로 제작되어 도 3과 같이 백라이트 유닛(300)의 측면과 하면을 감싼다. 보텀 커버(410)는 고강도 강판으로 제작될 수 있으며, 예를 들어 전기아연도금강판(EGI), 스테인레스(SUS), 갈바륨(SGLC), 알루미늄도금강판(일명 ALCOSTA), 주석도금강판(SPTE) 등으로 제작될 수 있다.The bottom cover 410 is made of metal of a rectangular frame and covers the side surface and the bottom surface of the backlight unit 300 as shown in FIG. The bottom cover 410 may be made of a high strength steel sheet, and may be formed of, for example, an electrogalvanized steel sheet (EGI), stainless steel (SUS), galburized steel sheet (SGLC), aluminum plated steel sheet (aka ALCOSTA), tinned steel sheet .

지지 프레임(420)은 표시패널(100)의 하부 기판(110)의 하면을 지지한다. 지지 프레임(420)은 보텀 커버(410)와 고정 부재에 의해 결합됨으로써 고정될 수 있다. 지지 프레임(420)은 폴리카보네이트(polycabonate) 등의 합성수지 내에 유리섬유가 혼입된 사각 프레임, 플라스틱 등으로 제작되거나, 스테인리스 스틸(Steel Use Stainless, SUS)로 제작될 수 있다. 한편, 표시패널(100)의 하부 기판(110)이 지지 프레임(420)에 의해 충격받는 것으로부터 보호하기 위해 도 3과 같이 하부 기판(110)과 지지 프레임(420) 사이에 완충 부재(421)가 마련될 수 있다.
The support frame 420 supports the lower surface of the lower substrate 110 of the display panel 100. The support frame 420 may be fixed by being coupled to the bottom cover 410 by a fixing member. The support frame 420 may be formed of a square frame, plastic, or the like, or a stainless steel (Steel Use Stainless (SUS)) in which glass fiber is mixed in a synthetic resin such as polycarbonate. 3, a buffer member 421 is interposed between the lower substrate 110 and the support frame 420 to protect the lower substrate 110 of the display panel 100 from being impacted by the support frame 420. [ May be provided.

도 4는 본 발명의 일 실시예에 따른 표시장치의 하부 기판을 보여주는 평면도이다. 도 4에서는 게이트 구동회로들(111, 112)이 화소(P)들이 형성되는 표시 영역(DA)의 양 측 바깥쪽에 마련된 것을 예시하였으나, 이에 한정되지 않는다. 즉, 게이트 구동회로는 표시영역(DA)의 일 측 바깥쪽에만 마련될 수 있다. 또한, 도 4에서는 게이트 구동회로들(111, 112)이 GIP 방식으로 하부 기판(110) 상에 마련된 것을 예시하였으나, 이에 한정되지 않는다. 즉, 게이트 구동회로들(111, 112)은 구동 칩으로 제작되어 게이트 연성필름 상에 실장될 수 있으며, 게이트 연성필름들은 상부 기판(120)에 의해 덮이지 않는 하부 기판(110)의 상면의 가장자리에 부착될 수 있다.4 is a plan view showing a lower substrate of a display device according to an embodiment of the present invention. In FIG. 4, the gate driving circuits 111 and 112 are provided on both sides of the display area DA where the pixels P are formed, but the present invention is not limited thereto. That is, the gate drive circuit may be provided only on one side of the display area DA. In FIG. 4, the gate driving circuits 111 and 112 are provided on the lower substrate 110 in a GIP manner. However, the present invention is not limited thereto. That is, the gate driving circuits 111 and 112 may be fabricated as a driving chip and mounted on the gate flexible film, and the gate flexible films may be formed on the edge of the upper surface of the lower substrate 110 not covered by the upper substrate 120 Lt; / RTI >

도 4를 참조하면, 하부 기판(110)의 상면 상에는 데이터 라인(DL)들과 게이트 라인(GL)들이 교차되게 배치된다. 데이터 라인(DL)들 각각은 데이터 패드(DP)들 각각에 접속된다. 데이터 라인(DL)들 각각은 데이터 패드(DP)들 각각을 통해 데이터 전압을 공급받을 수 있다. 게이트 라인(GL)들은 게이트 구동회로들(111, 112)에 접속된다. 게이트 라인(GL)들은 게이트 구동회로들(111, 112)로부터 게이트 신호들을 공급받을 수 있다.Referring to FIG. 4, data lines DL and gate lines GL are arranged on the upper surface of the lower substrate 110 so as to intersect with each other. Each of the data lines DL is connected to each of the data pads DP. Each of the data lines DL may receive a data voltage through each of the data pads DP. The gate lines GL are connected to the gate drive circuits 111 and 112. The gate lines GL may be supplied with gate signals from the gate driving circuits 111 and 112.

공통라인(CL)은 게이트 라인(GL)들과 나란하게 배치된다. 공통 라인(CL)은 표시영역(DA)의 양측 바깥쪽에서 하나로 묶여 공통 패드(CP)들에 접속된다. 공통 라인(CL)은 공통 패드(CP)들을 통해 공통전압을 공급받을 수 있다.The common line CL is arranged side by side with the gate lines GL. The common lines CL are connected to the common pads CP by being bundled together on both sides of the display area DA. The common line CL may be supplied with a common voltage through the common pads CP.

그라운드 라인(GDP)은 공통 라인(CL)과 게이트 구동부들(111, 112)보다 바깥쪽에 형성된다. 즉, 그라운드 라인(GDP)는 하부 기판(110)의 최외곽에 형성된다. 그라운드 라인(GDP)는 그라운드 패드(GDP)들에 접속되며, 그라운드 패드(GDP)들을 통해 그라운드 전압을 공급받을 수 있다.The ground line GDP is formed outside the common line CL and the gate drivers 111 and 112. That is, the ground line GDP is formed at the outermost portion of the lower substrate 110. The ground line (GDP) is connected to the ground pads (GDP) and can receive the ground voltage through the ground pads (GDP).

그라운드 패드(GDP)들은 그라운드 라인(GNDL)에 접속되고, 공통 패드(CP)들은 공통 라인(CL)에 접속된다. 게이트 패드(GP)들은 게이트 구동회로들(111, 112)에 연결된 게이트 제어신호 라인(GCL)들에 접속된다. 게이트 제어신호 라인(GCL)들은 스타트 신호를 공급하는 스타트 신호 라인과 클럭 신호들을 공급하는 클럭 라인들을 포함할 수 있다. 데이터 패드(DP)들은 데이터 라인(DL)들에 접속된다.The ground pads GDP are connected to the ground line GNDL, and the common pads CP are connected to the common line CL. The gate pads GP are connected to the gate control signal lines (GCL) connected to the gate drive circuits 111 and 112. The gate control signal lines (GCL) may include a start signal line for supplying a start signal and clock lines for supplying clock signals. The data pads DP are connected to the data lines DL.

그라운드 패드(GDP)들, 공통 패드(CP)들, 게이트 패드(GP)들, 및 데이터 패드(DP)들은 상부 기판(120)에 의해 덮이지 않는 영역(NCA)에 형성될 수 있다. 이로 인해, 그라운드 패드(GDP)들, 공통 패드(CP)들, 게이트 패드(GP)들, 및 데이터 패드(DP)들은 상부 기판(120)에 의해 덮이지 않고 노출될 수 있다. 또한, 그라운드 패드(GDP)들에 접속된 그라운드 라인(GNDL)의 일부분, 공통 패드(CP)에 접속된 공통 라인(CL)의 일부분, 게이트 패드(GP)들에 접속된 게이트 제어신호 라인(GCL)들의 일부분, 및 데이터 패드(DP)들에 접속된 데이터 라인(DL)들의 일부분은 상부 기판(120)에 의해 덮이지 않는 영역(NCA)에 형성되므로, 상부 기판(120)에 의해 덮이지 않고 노출될 수 있다.The ground pads CP, the gate pads GP and the data pads DP may be formed in the area NCA not covered by the upper substrate 120. [ Therefore, the ground pads (GDP), the common pads CP, the gate pads GP, and the data pads DP can be exposed without being covered by the upper substrate 120. A part of the ground line GNDL connected to the ground pads GDP, a part of the common line CL connected to the common pad CP, a gate control signal line GCL And a part of the data lines DL connected to the data pads DP are formed in the area NCA not covered by the upper substrate 120 so that they are not covered by the upper substrate 120 Can be exposed.

표시영역(DA)에는 데이터 라인(DL)들과 게이트 라인(GL)들의 교차 영역에 화소(P)들이 마련된다. 화소(P)는 도 4와 같이 그에 인접한 화소(P)와 서로 다른 게이트 라인(GL)과 데이터 라인(DL)에 접속될 수 있다.In the display area DA, pixels P are provided at intersections of the data lines DL and the gate lines GL. The pixel P may be connected to the gate line GL and the data line DL which are different from the pixel P adjacent thereto as shown in FIG.

화소(P)들 각각은 어느 한 데이터 라인(DL), 어느 한 게이트 라인(GL), 및 공통라인(CL)에 접속된다. 화소(P)들 각각은 도 6과 같이 박막 트랜지스터(T), 화소전극(11), 공통전극(12), 및 액정셀(13)을 포함한다. 박막 트랜지스터(T)는 게이트 라인(GL)의 게이트신호에 응답하여 데이터 라인(DL)의 데이터전압을 화소전극(11)에 공급한다. 화소전극(11)에 공급된 데이터전압과 공통전극(12)에 공급된 공통전압의 전위차에 의해 발생되는 전계에 의해 액정셀(13)의 액정이 구동되며, 이로 인해 백라이트 유닛으로부터 입사되는 빛의 투과량이 조정될 수 있다.
Each of the pixels P is connected to a data line DL, a gate line GL, and a common line CL. Each of the pixels P includes a thin film transistor T, a pixel electrode 11, a common electrode 12, and a liquid crystal cell 13 as shown in Fig. The thin film transistor T supplies the data voltage of the data line DL to the pixel electrode 11 in response to the gate signal of the gate line GL. The liquid crystal of the liquid crystal cell 13 is driven by the electric field generated by the potential difference between the data voltage supplied to the pixel electrode 11 and the common voltage supplied to the common electrode 12, The amount of permeation can be adjusted.

도 5는 본 발명의 또 다른 실시예에 따른 표시장치의 하부 기판을 보여주는 평면도이다. 도 5에 도시된 데이터 라인(DL)들, 게이트 라인(GL)들, 공통 라인(CL), 및 그라운드 라인(GNL)은 도 4에 도시된 바와 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다. 또한, 도 5에 도시된 게이트 구동회로들(111, 112), 그라운드 패드(GDP), 게이트 패드(GP)들, 공통 패드(CP), 데이터 패드(DP)들, 게이트 제어신호 라인(GCL)들은 도 4에 도시된 바와 실질적으로 동일하므로, 이들에 대한 자세한 설명은 생략한다.5 is a plan view showing a lower substrate of a display device according to another embodiment of the present invention. The data lines DL, gate lines GL, common line CL, and ground line GNL shown in FIG. 5 are substantially the same as those shown in FIG. 4, do. The gate driving circuits 111 and 112, the ground pad GDP, the gate pad GP, the common pad CP, the data pad DP, the gate control signal line GCL, Are substantially the same as those shown in Fig. 4, so that a detailed description thereof will be omitted.

도 5를 참조하면, 표시영역(DA)에는 데이터 라인(DL)들과 게이트 라인(GL)들의 교차 영역에 화소(P)들이 마련된다. 화소(P)들은 DRD(double ratio driving) 방식으로 구동하기 위해 도 5와 같이 배치될 수 있다. DRD 방식에서 게이트 라인(GL) 방향으로 서로 인접한 화소(P)들은 동일한 데이터 라인(DL)에 접속될 수 있다. 또한, DRD 방식에서 게이트 라인(GL) 방향으로 서로 인접하며 동일한 데이터 라인(DL)에 접속되는 화소(P)들은 서로 다른 게이트 라인(GL)에 접속될 수 있다. 이로 인해, DRD 방식에서 게이트 라인(GL) 방향으로 서로 인접한 두 개의 화소(P)들이 하나의 데이터 라인(DL)을 이용하여 데이터 전압을 공급받을 수 있으므로, 도 4에 도시된 일반 구동(normal driving) 방식의 경우보다 데이터 라인(DL)의 개수를 반으로 줄일 수 있다. 이로 인해, DRD 방식은 일반 구동 방식보다 소스 구동회로의 개수를 절반으로 줄일 수 있다.Referring to FIG. 5, in the display area DA, pixels P are provided at intersections of the data lines DL and the gate lines GL. The pixels P may be arranged as shown in FIG. 5 to drive in a double ratio driving (DRD) scheme. The pixels P adjacent to each other in the direction of the gate line GL in the DRD scheme can be connected to the same data line DL. In addition, the pixels P connected to the same data line DL adjacent to each other in the direction of the gate line GL in the DRD system can be connected to different gate lines GL. Accordingly, since two pixels P adjacent to each other in the direction of the gate line GL in the DRD scheme can receive the data voltage using one data line DL, ) Scheme, the number of data lines DL can be reduced by half. As a result, the number of source driving circuits can be reduced by half in the DRD method than in the general driving method.

한편, DRD 방식에서는 소스 구동회로의 개수가 절반으로 줄어들기 때문에, 상부 기판(120)에 의해 덮이지 않고 노출되는 공통 라인(CL)의 길이와 게이트 제어신호 라인(GCL)들의 길이는 일반 구동 방식보다 늘어날 수 있다. 이 경우, 그라운드 라인(GNDL)으로의 방전 패스를 만들지 않는다면 외부의 정전기가 공통 라인(CL)과 게이트 제어신호 라인(GCL)들에 인가될 확률이 높아진다. 따라서, 본 발명의 실시예는 DRD 방식에서 필수적으로 필요하다. 하지만, 본 발명의 실시예는 DRD 방식뿐만 아니라 일반 구동 방식에서도 적용될 수 있다.Since the number of the source driver circuits is reduced by half in the DRD method, the length of the common line CL exposed and not covered by the upper substrate 120, and the length of the gate control signal lines GCL, Can be increased. In this case, unless a discharge path to the ground line GNDL is made, the probability that external static electricity is applied to the common line CL and the gate control signal lines GCL becomes high. Therefore, the embodiment of the present invention is indispensably required in the DRD scheme. However, the embodiment of the present invention can be applied not only to the DRD method but also to the general driving method.

화소(P)들 각각은 어느 한 데이터 라인(DL), 어느 한 게이트 라인(GL), 및 공통라인(CL)에 접속된다. 화소(P)들 각각은 도 6과 같이 박막 트랜지스터(T), 화소전극(11), 공통전극(12), 및 액정셀(13)을 포함한다. 박막 트랜지스터(T)는 게이트 라인(GL)의 게이트신호에 응답하여 데이터 라인(DL)의 데이터전압을 화소전극(11)에 공급한다. 화소전극(11)에 공급된 데이터전압과 공통전극(12)에 공급된 공통전압의 전위차에 의해 발생되는 전계에 의해 액정셀(13)의 액정이 구동되며, 이로 인해 백라이트 유닛으로부터 입사되는 빛의 투과량이 조정될 수 있다.
Each of the pixels P is connected to a data line DL, a gate line GL, and a common line CL. Each of the pixels P includes a thin film transistor T, a pixel electrode 11, a common electrode 12, and a liquid crystal cell 13 as shown in Fig. The thin film transistor T supplies the data voltage of the data line DL to the pixel electrode 11 in response to the gate signal of the gate line GL. The liquid crystal of the liquid crystal cell 13 is driven by the electric field generated by the potential difference between the data voltage supplied to the pixel electrode 11 and the common voltage supplied to the common electrode 12, The amount of permeation can be adjusted.

도 7은 도 4 및 도 5의 상부 기판에 의해 덮이지 않은 영역에서 그라운드 패드와 그에 접속된 그라운드 라인 및 게이트 패드들과 그에 접속된 클럭 라인들의 일 예를 보여주는 평면도이다. 도 8은 도 7의 I-I'를 보여주는 단면도이다. 이하에서는 도 7 및 도 8을 결부하여 본 발명의 일 실시예에 따른 그라운드 패드와 그에 접속된 그라운드 라인 및 게이트 패드들과 그에 접속된 클럭 라인들을 상세히 설명한다.FIG. 7 is a plan view showing an example of ground pads and ground lines and gate pads connected thereto and clock lines connected thereto in an area not covered by the upper substrate of FIGS. 4 and 5. FIG. 8 is a cross-sectional view showing I-I 'of FIG. 7; Hereinafter, the ground pad, the ground line and gate pads connected thereto, and the clock lines connected thereto according to an embodiment of the present invention will be described in detail with reference to FIGS. 7 and 8. FIG.

도 7 및 도 8에서는 그라운드 패드(GDP)에 접속된 그라운드 라인(GNL)에 인접한 라인들로 게이트 패드(GP)들에 접속된 클럭 라인들(CL1~CL6)을 예시하였으나, 이에 한정되지 않는다. 즉, 그라운드 패드(GDP)에 접속된 그라운드 라인(GNL)에 인접한 라인들은 스타트 신호 라인과 같은 다른 게이트 제어신호 라인, 공통 패드(CP)에 접속된 공통 라인, 및 데이터 패드(DP)들에 접속된 데이터 라인(DL)들과 같은 다른 신호 라인들일 수 있다.In FIGS. 7 and 8, the clock lines CL1 to CL6 connected to the gate pads GP are illustrated as the lines adjacent to the ground line GNL connected to the ground pad GDP. However, the present invention is not limited thereto. That is, the lines adjacent to the ground line GNL connected to the ground pad GDP are connected to another gate control signal line such as a start signal line, a common line connected to the common pad CP, And may be other signal lines such as data lines DL.

도 7 및 도 8을 참조하면, 그라운드 라인(GNDL)은 그라운드 패드(GDP)에 접속되고, 클럭 라인들(CL1~CL6)은 게이트 패드(GP)들에 접속된다. 그라운드 라인(GNDL)은 그라운드 패드(GDP)를 통해 그라운드 전압을 공급받는다. 클럭 라인들(CL1~CL6)은 게이트 패드(GP)들을 통해 순차적으로 위상이 지연되는 클럭 신호들을 공급받을 수 있다.7 and 8, the ground line GNDL is connected to the ground pad GDP, and the clock lines CL1 to CL6 are connected to the gate pads GP. The ground line GNDL is supplied with the ground voltage through the ground pad GDP. The clock lines CL1 to CL6 may be supplied with clock signals whose phases are sequentially delayed through the gate pads GP.

그라운드 라인(GNDL)은 클럭 라인들(CL1~CL6)보다 하부 기판(110)의 가장자리에 배치된다. 그라운드 라인(GNDL)과 클럭 라인들(CL1~CL6) 각각은 그에 인접한 라인(들)과 소정의 간격만큼 떨어져 배치된다. 그라운드 라인(GNLD)에 그라운드 전압을 안정적으로 공급하기 위해 그라운드 라인(GNLD)의 폭은 클럭 라인들(CL1~CL6) 각각의 폭보다 넓게 형성될 수 있다.The ground line GNDL is disposed at the edge of the lower substrate 110 relative to the clock lines CL1 to CL6. The ground line GNDL and the clock lines CL1 to CL6, respectively, are spaced apart from the adjacent line (s) by a predetermined distance. In order to stably supply the ground voltage to the ground line GNLD, the width of the ground line GNLD may be formed wider than the width of each of the clock lines CL1 to CL6.

도 8과 같이 그라운드 라인(GNDL)과 클럭 라인들(CL1~CL6)은 하부 기판(110) 상에 게이트 라인(GL)과 동일한 금속으로 형성될 수 있다. 클럭 라인들(CL1~CL6)은 절연막(GI)과 보호막(PAS)에 의해 덮여 있으나, 그라운드 라인(GNDL)의 전부는 절연막(GI)과 보호막(PAS)에 의해 덮이지 않는다. 클럭 라인들(CL1~CL6)은 절연막(GI)과 보호막(PAS)에 의해 덮여 있으므로 보호될 수 있다. 또한, 그라운드 라인(GNDL)은 절연막(GI)과 보호막(PAS)에 의해 가려지지 않으므로, 외부의 정전기가 상부 기판에 의해 덮이지 않은 영역에 인가되는 경우 그라운드 라인(GNDL)을 통해 방전될 수 있다. 이로 인해, 본 발명의 실시예는 외부의 정전기가 클럭 라인들(CL1~CL6)과 같은 신호 라인들에 인가되는 것을 방지할 수 있다. 따라서, 본 발명의 실시예는 표시패널이 파손되는 것을 방지할 수 있다.
The ground line GNDL and the clock lines CL1 to CL6 may be formed of the same metal as the gate line GL on the lower substrate 110 as shown in FIG. The clock lines CL1 to CL6 are covered by the insulating film GI and the protective film PAS but not all of the ground line GNDL is covered by the insulating film GI and the protective film PAS. The clock lines CL1 to CL6 are covered by the insulating film GI and the protective film PAS and can be protected. Since the ground line GNDL is not covered by the insulating film GI and the protective film PAS, it can be discharged through the ground line GNDL when external static electricity is applied to an area not covered by the upper substrate . As a result, the embodiment of the present invention can prevent external static electricity from being applied to signal lines such as clock lines CL1 to CL6. Therefore, the embodiment of the present invention can prevent the display panel from being broken.

도 9는 도 4 및 도 5의 상부 기판에 의해 덮이지 않은 영역에서 그라운드 패드와 그에 접속된 그라운드 라인 및 게이트 패드들과 그에 접속된 클럭 라인들의 일 예를 보여주는 평면도이다. 도 10은 도 9의 Ⅱ-Ⅱ'를 보여주는 단면도이다. 이하에서는 도 9 및 도 10을 결부하여 본 발명의 또 다른 실시예에 따른 그라운드 패드와 그에 접속된 그라운드 라인 및 게이트 패드들과 그에 접속된 클럭 라인들을 상세히 설명한다.FIG. 9 is a plan view showing an example of ground pads and ground lines and gate pads connected thereto and clock lines connected thereto in an area not covered by the upper substrate of FIGS. 4 and 5. FIG. 10 is a cross-sectional view showing II-II 'of FIG. Hereinafter, a ground pad, a ground line and gate pads connected thereto, and clock lines connected thereto according to another embodiment of the present invention will be described in detail with reference to FIGS. 9 and 10. FIG.

도 9 및 도 10에서는 그라운드 패드(GDP)에 접속된 그라운드 라인(GNL)에 인접한 라인들로 게이트 패드(GP)들에 접속된 클럭 라인들(CL1~CL6)을 예시하였으나, 이에 한정되지 않는다. 즉, 그라운드 패드(GDP)에 접속된 그라운드 라인(GNL)에 인접한 라인들은 스타트 신호 라인과 같은 다른 게이트 제어신호 라인, 공통 패드(CP)에 접속된 공통 라인, 및 데이터 패드(DP)들에 접속된 데이터 라인(DL)들과 같은 다른 신호 라인들일 수 있다.In FIGS. 9 and 10, the clock lines CL1 to CL6 connected to the gate pads GP are illustrated as the lines adjacent to the ground line GNL connected to the ground pad GDP, but the present invention is not limited thereto. That is, the lines adjacent to the ground line GNL connected to the ground pad GDP are connected to another gate control signal line such as a start signal line, a common line connected to the common pad CP, And may be other signal lines such as data lines DL.

도 9 및 도 10을 참조하면, 그라운드 라인(GNDL)은 그라운드 패드(GDP)에 접속되고, 클럭 라인들(CL1~CL6)은 게이트 패드(GP)들에 접속된다. 그라운드 라인(GNDL)은 그라운드 패드(GDP)를 통해 그라운드 전압을 공급받는다. 클럭 라인들(CL1~CL6)은 게이트 패드(GP)들을 통해 순차적으로 위상이 지연되는 클럭 신호들을 공급받을 수 있다.9 and 10, the ground line GNDL is connected to the ground pad GDP, and the clock lines CL1 to CL6 are connected to the gate pads GP. The ground line GNDL is supplied with the ground voltage through the ground pad GDP. The clock lines CL1 to CL6 may be supplied with clock signals whose phases are sequentially delayed through the gate pads GP.

그라운드 라인(GNDL)은 클럭 라인들(CL1~CL6)보다 하부 기판(110)의 가장자리에 배치된다. 그라운드 라인(GNDL)과 클럭 라인들(CL1~CL6) 각각은 그에 인접한 라인(들)과 소정의 간격만큼 떨어져 배치된다. 그라운드 라인(GNLD)에 그라운드 전압을 안정적으로 공급하기 위해 그라운드 라인(GNLD)의 폭은 클럭 라인들(CL1~CL6) 각각의 폭보다 넓게 형성될 수 있다.The ground line GNDL is disposed at the edge of the lower substrate 110 relative to the clock lines CL1 to CL6. The ground line GNDL and the clock lines CL1 to CL6, respectively, are spaced apart from the adjacent line (s) by a predetermined distance. In order to stably supply the ground voltage to the ground line GNLD, the width of the ground line GNLD may be formed wider than the width of each of the clock lines CL1 to CL6.

도 10과 같이 그라운드 라인(GNDL)과 클럭 라인들(CL1~CL6)은 하부 기판(110) 상에 게이트 라인(GL)과 동일한 금속으로 형성될 수 있다. 클럭 라인들(CL1~CL6)은 절연막(GI)과 보호막(PAS)에 의해 덮여 있으나, 그라운드 라인(GNDL)의 일부는 콘택홀(CNT)들에 의해 노출되어 절연막(GI)과 보호막(PAS)에 의해 덮이지 않는다. 클럭 라인들(CL1~CL6)은 절연막(GI)과 보호막(PAS)에 의해 덮여 있으므로 보호될 수 있다. 또한, 그라운드 라인(GNDL)의 일부는 콘택홀(CNT)들에 의해 절연막(GI)과 보호막(PAS)에 의해 가려지지 않으므로, 외부의 정전기가 상부 기판에 의해 덮이지 않은 영역에 인가되는 경우 그라운드 라인(GNDL)을 통해 방전될 수 있다. 이로 인해, 본 발명의 실시예는 외부의 정전기가 클럭 라인들(CL1~CL6)과 같은 신호 라인들에 인가되는 것을 방지할 수 있다. 따라서, 본 발명의 실시예는 표시패널이 파손되는 것을 방지할 수 있다.The ground line GNDL and the clock lines CL1 to CL6 may be formed of the same metal as the gate line GL on the lower substrate 110 as shown in FIG. The clock lines CL1 to CL6 are covered with the insulating film GI and the protective film PAS but a part of the ground line GNDL is exposed by the contact holes CNT to form the insulating film GI and the protective film PAS. As shown in Fig. The clock lines CL1 to CL6 are covered by the insulating film GI and the protective film PAS and can be protected. Since a part of the ground line GNDL is not covered by the insulating film GI and the protective film PAS by the contact holes CNT, when an external static electricity is applied to an area not covered by the upper substrate, And may be discharged through the line GNDL. As a result, the embodiment of the present invention can prevent external static electricity from being applied to signal lines such as clock lines CL1 to CL6. Therefore, the embodiment of the present invention can prevent the display panel from being broken.

한편, 콘택홀(CNT)의 길이(w1)가 콘택홀(CNT)들 사이의 길이(w2)보다 짧으면, 외부의 정전기가 콘택홀(CNT)들 사이에 인가되는 경우 콘택홀(CNT)들을 통해 그라운드 라인(GNDL)으로 방전되지 않고 유기될 가능성이 커진다. 그라운드 라인(GNDL)으로 방전되지 않고 유기된 정전기는 클럭 라인들(CL1~CL6)에 인가되는 문제가 발생할 수 있다. 따라서, 본 발명의 실시예는 콘택홀(CNT)의 길이(w1)를 콘택홀(CNT)들 사이의 길이(w2)보다 길거나 동일하게 형성한다. 이로 인해, 본 발명의 실시예는 외부의 정전기가 콘택홀(CNT)들 사이에서 유기되지 않고 콘택홀(CNT)들을 통해 그라운드 라인(GNDL)으로 방전될 수 있도록 함으로써, 정전기가 클럭 라인들(CL1~CL6)에 인가되는 것을 방지할 수 있다.On the other hand, when the length w1 of the contact hole CNT is shorter than the length w2 between the contact holes CNT, when external static electricity is applied between the contact holes CNT, There is a high possibility of being induced to the ground line GNDL without being discharged. There is a problem that static electricity induced without being discharged to the ground line GNDL is applied to the clock lines CL1 to CL6. Therefore, the embodiment of the present invention forms the length w1 of the contact hole CNT to be longer or equal to the length w2 between the contact holes CNT. As a result, the embodiment of the present invention allows external static electricity to be discharged to the ground line GNDL through the contact holes CNT without being induced between the contact holes CNT, so that static electricity is supplied to the clock lines CL1 To CL6.

또한, 콘택홀(CNT)들로 인해 노출되는 그라운드 라인(GNDL)의 면적이 넓을수록 외부의 정전기가 인가되는 경우 그라운드 라인(GNDL)을 통해 방전될 확률이 높다. 하지만, 하부 기판(110)의 제조 공정 중에 그라운드 라인(GNDL)은 그라운드 전압이 공급되지 않는다. 이로 인해, 하부 기판(110)의 제조 공정 중에 그라운드 라인(GNDL)은 방전 패스로 역할을 하지 못한다. 따라서, 콘택홀(CNT)들로 인해 노출되는 그라운드 라인(GNDL)의 면적이 적을수록 하부 기판(110)의 제조 공정 중에 그라운드 라인(GNDL)에 외부의 정전기가 인가되는 경우 그라운드 라인(GNDL)이 손상될 확률이 낮을 수 있다. 그러므로, 그라운드 라인(GNDL)의 노출 면적은 제조 공정 중에 정전기가 인가되는 경우가 많은지 또는 완성된 제품에 정전기가 인가되는 경우가 많은지를 고려하여 설정될 수 있다.
In addition, as the area of the ground line (GNDL) exposed due to the contact holes (CNT) is wider, the possibility of discharging through the ground line (GNDL) is high when an external static electricity is applied. However, during the manufacturing process of the lower substrate 110, the ground line GNDL is not supplied with the ground voltage. Therefore, during the manufacturing process of the lower substrate 110, the ground line GNDL does not serve as a discharge path. Therefore, when external static electricity is applied to the ground line GNDL during the manufacturing process of the lower substrate 110 as the area of the ground line GNDL exposed by the contact holes CNT becomes smaller, the ground line GNDL The probability of damage may be low. Therefore, the exposed area of the ground line GNDL can be set in consideration of whether the static electricity is often applied during the manufacturing process or the static electricity is often applied to the finished product.

도 11은 도 4 및 도 5의 상부 기판에 의해 덮이지 않은 영역에서 그라운드 패드와 그에 접속된 그라운드 라인 및 게이트 패드들과 그에 접속된 클럭 라인들의 일 예를 보여주는 평면도이다. 도 12는 도 11의 Ⅲ-Ⅲ'를 보여주는 단면도이다. 이하에서는 도 11 및 도 12를 결부하여 본 발명의 또 다른 실시예에 따른 그라운드 패드와 그에 접속된 그라운드 라인 및 게이트 패드들과 그에 접속된 클럭 라인들을 상세히 설명한다.11 is a plan view showing an example of ground pads and ground lines and gate pads connected thereto and clock lines connected thereto in an area not covered by the upper substrate of Figs. 4 and 5. Fig. 12 is a cross-sectional view showing III-III 'of FIG. Hereinafter, a ground pad according to another embodiment of the present invention, ground lines and gate pads connected thereto, and clock lines connected thereto will be described in detail with reference to FIGS. 11 and 12. FIG.

도 11 및 도 12에서는 그라운드 패드(GDP)에 접속된 그라운드 라인(GNL)에 인접한 라인들로 게이트 패드(GP)들에 접속된 클럭 라인들(CL1~CL6)을 예시하였으나, 이에 한정되지 않는다. 즉, 그라운드 패드(GDP)에 접속된 그라운드 라인(GNL)에 인접한 라인들은 스타트 신호 라인과 같은 다른 게이트 제어신호 라인, 공통 패드(CP)에 접속된 공통 라인, 및 데이터 패드(DP)들에 접속된 데이터 라인(DL)들과 같은 다른 신호 라인들일 수 있다.In FIGS. 11 and 12, the clock lines CL1 to CL6 connected to the gate pads GP are illustrated as the lines adjacent to the ground line GNL connected to the ground pad GDP, but the present invention is not limited thereto. That is, the lines adjacent to the ground line GNL connected to the ground pad GDP are connected to another gate control signal line such as a start signal line, a common line connected to the common pad CP, And may be other signal lines such as data lines DL.

도 11 및 도 12를 참조하면, 그라운드 라인(GNDL)은 그라운드 패드(GDP)에 접속되고, 클럭 라인들(CL1~CL6)은 게이트 패드(GP)들에 접속된다. 그라운드 라인(GNDL)은 그라운드 패드(GDP)를 통해 그라운드 전압을 공급받는다. 클럭 라인들(CL1~CL6)은 게이트 패드(GP)들을 통해 순차적으로 위상이 지연되는 클럭 신호들을 공급받을 수 있다.11 and 12, the ground line GNDL is connected to the ground pad GDP, and the clock lines CL1 to CL6 are connected to the gate pads GP. The ground line GNDL is supplied with the ground voltage through the ground pad GDP. The clock lines CL1 to CL6 may be supplied with clock signals whose phases are sequentially delayed through the gate pads GP.

그라운드 라인(GNDL)은 클럭 라인들(CL1~CL6)보다 하부 기판(110)의 가장자리에 배치된다. 그라운드 라인(GNDL)과 클럭 라인들(CL1~CL6) 각각은 그에 인접한 라인(들)과 소정의 간격만큼 떨어져 배치된다. 그라운드 라인(GNLD)에 그라운드 전압을 안정적으로 공급하기 위해 그라운드 라인(GNLD)의 폭은 클럭 라인들(CL1~CL6) 각각의 폭보다 넓게 형성될 수 있다.The ground line GNDL is disposed at the edge of the lower substrate 110 relative to the clock lines CL1 to CL6. The ground line GNDL and the clock lines CL1 to CL6, respectively, are spaced apart from the adjacent line (s) by a predetermined distance. In order to stably supply the ground voltage to the ground line GNLD, the width of the ground line GNLD may be formed wider than the width of each of the clock lines CL1 to CL6.

도 12와 같이 그라운드 라인(GNDL)과 클럭 라인들(CL1~CL6)은 하부 기판(110) 상에 게이트 라인(GL)과 동일한 금속으로 형성될 수 있다. 클럭 라인들(CL1~CL6)은 절연막(GI)과 보호막(PAS)에 의해 덮여 있으나, 그라운드 라인(GNDL)의 일부는 콘택홀(CNT)들에 의해 노출되어 절연막(GI)과 보호막(PAS)에 의해 덮이지 않는다. 클럭 라인들(CL1~CL6)은 절연막(GI)과 보호막(PAS)에 의해 덮여 있으므로 보호될 수 있다. 또한, 그라운드 라인(GNDL)의 일부는 콘택홀(CNT)에 의해 절연막(GI)과 보호막(PAS)에 의해 가려지지 않으므로, 외부의 정전기가 상부 기판에 의해 덮이지 않은 영역에 인가되는 경우 그라운드 라인(GNDL)을 통해 방전될 수 있다. 이로 인해, 본 발명의 실시예는 외부의 정전기가 클럭 라인들(CL1~CL6)과 같은 신호 라인들에 인가되는 것을 방지할 수 있다. 따라서, 본 발명의 실시예는 표시패널이 파손되는 것을 방지할 수 있다.The ground line GNDL and the clock lines CL1 to CL6 may be formed of the same metal as the gate line GL on the lower substrate 110 as shown in FIG. The clock lines CL1 to CL6 are covered with the insulating film GI and the protective film PAS but a part of the ground line GNDL is exposed by the contact holes CNT to form the insulating film GI and the protective film PAS. As shown in Fig. The clock lines CL1 to CL6 are covered by the insulating film GI and the protective film PAS and can be protected. Since part of the ground line GNDL is not covered with the insulating film GI and the protective film PAS by the contact hole CNT, when an external static electricity is applied to an area not covered by the upper substrate, (GNDL). As a result, the embodiment of the present invention can prevent external static electricity from being applied to signal lines such as clock lines CL1 to CL6. Therefore, the embodiment of the present invention can prevent the display panel from being broken.

한편, 콘택홀(CNT)들은 제1 그룹의 콘택홀들(G1_CNT)과 제2 그룹의 콘택홀들(G2~CNT)로 구분될 수 있다. 제1 그룹의 콘택홀들(G1_CNT)의 길이(w3)와 제2 그룹의 콘택홀들(G2_CNT)의 길이 각각은 제1 그룹의 콘택홀들(G1_CNT)과 제2 그룹의 콘택홀들(G2_CNT) 사이의 길이보다 길거나 동일하게 형성되는 것이 바람직하다. 제1 그룹의 콘택홀들(G1_CNT)의 길이(w3)와 제2 그룹의 콘택홀들(G2_CNT)의 길이 각각이 제1 그룹의 콘택홀들(G1_CNT)과 제2 그룹의 콘택홀들(G2_CNT) 사이의 길이보다 짧으면, 외부의 정전기가 제1 그룹의 콘택홀들(G1_CNT)과 제2 그룹의 콘택홀들(G2_CNT) 사이에 인가되는 경우 콘택홀(CNT)들을 통해 그라운드 라인(GNDL)으로 방전되지 않고 유기될 가능성이 커진다. 그라운드 라인(GNDL)으로 방전되지 않고 유기된 정전기는 클럭 라인들(CL1~CL6)에 인가되는 문제가 발생할 수 있다. 따라서, 본 발명의 실시예는 제1 그룹의 콘택홀들(G1_CNT)의 길이(w3)와 제2 그룹의 콘택홀들(G2_CNT)의 길이 각각이 제1 그룹의 콘택홀들(G1_CNT)과 제2 그룹의 콘택홀들(G2_CNT) 사이의 길이보다 길거나 동일하게 형성한다. 이로 인해, 본 발명의 실시예는 외부의 정전기가 제1 그룹의 콘택홀들(G1_CNT)과 제2 그룹의 콘택홀들(G2_CNT) 사이에서 유기되지 않고 콘택홀(CNT)들을 통해 그라운드 라인(GNDL)으로 방전될 수 있도록 함으로써, 정전기가 클럭 라인들(CL1~CL6)에 인가되는 것을 방지할 수 있다. 이때, 제1 그룹의 콘택홀들(G1_CNT)과 제2 그룹의 콘택홀들(G2_CNT) 각각에서 콘택홀(CNT)의 길이는 콘택홀(CNT)들 사이의 길이보다 길거나 동일하게 형성되는 것이 바람직하다.Meanwhile, the contact holes CNT may be divided into a first group of contact holes G1_CNT and a second group of contact holes G2 to CNT. The length w3 of the first group of contact holes G1_CNT and the length of the second group of contact holes G2_CNT are set so that the first group of contact holes G1_CNT and the second group of contact holes G2_CNT The length of each of the first and second electrodes is preferably longer than or equal to the length between the first and second electrodes. The length w3 of the first group of contact holes G1_CNT and the length of the second group of contact holes G2_CNT are the same as the lengths of the first group of contact holes G1_CNT and the second group of contact holes G2_CNT , If external static electricity is applied between the contact holes G1_CNT of the first group and the contact holes G2_CNT of the second group, it is possible to connect the ground line GNDL through the contact holes CNT There is a greater likelihood of being evacuated without being discharged. There is a problem that static electricity induced without being discharged to the ground line GNDL is applied to the clock lines CL1 to CL6. Therefore, in the embodiment of the present invention, the length w3 of the first group of contact holes G1_CNT and the length of the second group of contact holes G2_CNT correspond to the first group of contact holes G1_CNT, Is longer than or equal to the length between the two groups of contact holes (G2_CNT). Therefore, in the embodiment of the present invention, the external static electricity is not induced between the first group of contact holes G1_CNT and the second group of contact holes G2_CNT, but is grounded through the contact holes CNT, ), It is possible to prevent static electricity from being applied to the clock lines CL1 to CL6. At this time, in each of the first group of contact holes G1_CNT and the second group of contact holes G2_CNT, the length of the contact hole CNT is preferably longer than or equal to the length between the contact holes CNT Do.

또한, 콘택홀(CNT)들로 인해 노출되는 그라운드 라인(GNDL)의 면적이 넓을수록 외부의 정전기가 인가되는 경우 그라운드 라인(GNDL)을 통해 방전될 확률이 높다. 하지만, 하부 기판(110)의 제조 공정 중에 그라운드 라인(GNDL)은 그라운드 전압이 공급되지 않는다. 이로 인해, 하부 기판(110)의 제조 공정 중에 그라운드 라인(GNDL)은 방전 패스로 역할을 하지 못한다. 따라서, 콘택홀(CNT)들로 인해 노출되는 그라운드 라인(GNDL)의 면적이 적을수록 하부 기판(110)의 제조 공정 중에 그라운드 라인(GNDL)에 외부의 정전기가 인가되는 경우 그라운드 라인(GNDL)이 손상될 확률이 낮을 수 있다. 그러므로, 그라운드 라인(GNDL)의 노출 면적은 제조 공정 중에 정전기가 인가되는 경우가 많은지 또는 완성된 제품에 정전기가 인가되는 경우가 많은지를 고려하여 설정될 수 있다.In addition, as the area of the ground line (GNDL) exposed due to the contact holes (CNT) is wider, the possibility of discharging through the ground line (GNDL) is high when an external static electricity is applied. However, during the manufacturing process of the lower substrate 110, the ground line GNDL is not supplied with the ground voltage. Therefore, during the manufacturing process of the lower substrate 110, the ground line GNDL does not serve as a discharge path. Therefore, when external static electricity is applied to the ground line GNDL during the manufacturing process of the lower substrate 110 as the area of the ground line GNDL exposed by the contact holes CNT becomes smaller, the ground line GNDL The probability of damage may be low. Therefore, the exposed area of the ground line GNDL can be set in consideration of whether the static electricity is often applied during the manufacturing process or the static electricity is often applied to the finished product.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100: 표시패널 110: 하부 기판
120: 상부 기판 130: 투명 전극
140: 하부 편광판 150: 상부 편광판
210: 소스 구동회로 220: 소스 연성필름
230: 회로보드 240: 광원 구동부
241: 광원 구동회로 242: 광원 회로보드
300: 백라이트 유닛 310: 광원
320: 광원 회로보드 330: 도광판
340: 반사시트 350: 광학시트들
400: 케이스 부재 410: 보텀 커버
420: 지지 프레임100: display panel 110: lower substrate
120: upper substrate 130: transparent electrode
140: lower polarizer 150: upper polarizer
210: source driver circuit 220: source flexible film
230: circuit board 240: light source driver
241: light source driving circuit 242: light source circuit board
300: backlight unit 310: light source
320: light source circuit board 330: light guide plate
340: reflective sheet 350: optical sheets
400: case member 410: bottom cover
420: Support frame

Claims (7)

하부 기판과 상기 하부 기판 상에 배치되는 상부 기판;
상기 하부 기판 상에 마련되는 신호 라인들; 및
상기 하부 기판 상에 마련되고, 상기 신호 라인들보다 상기 하부 기판의 외곽에 배치되는 그라운드 라인을 포함하고,
상기 상부 기판에 의해 덮이지 않는 신호 라인들은 절연막에 의해 덮여 있고, 상기 상부 기판에 의해 덮이지 않는 그라운드 라인은 상기 절연막에 의해 덮이지 않고 노출된 표시장치.An upper substrate disposed on the lower substrate and the lower substrate;
Signal lines provided on the lower substrate; And
And a ground line provided on the lower substrate and disposed on an outer side of the lower substrate than the signal lines,
Wherein the signal lines not covered by the upper substrate are covered by an insulating film and the ground lines not covered by the upper substrate are exposed without being covered by the insulating film. 하부 기판과 상기 하부 기판 상에 배치되는 상부 기판;
상기 하부 기판 상에 마련되는 신호 라인들; 및
상기 하부 기판 상에 마련되고, 상기 신호 라인들보다 상기 하부 기판의 외곽에 배치되는 그라운드 라인을 포함하고,
상기 상부 기판에 의해 덮이지 않는 신호 라인들은 절연막에 의해 덮여 있고, 상기 상부 기판에 의해 덮이지 않는 그라운드 라인은 복수의 콘택홀들을 통해 상기 절연막에 의해 덮이지 않고 노출된 표시장치.An upper substrate disposed on the lower substrate and the lower substrate;
Signal lines provided on the lower substrate; And
And a ground line provided on the lower substrate and disposed on an outer side of the lower substrate than the signal lines,
Wherein the signal lines not covered by the upper substrate are covered by an insulating film and the ground line which is not covered by the upper substrate is exposed without being covered by the insulating film through the plurality of contact holes. 제 2 항에 있어서,
상기 복수의 콘택홀들 중 어느 한 콘택홀의 길이는 상기 어느 한 콘택홀과 그에 인접한 콘택홀 사이의 길이보다 길거나 동일한 표시장치.3. The method of claim 2,
Wherein a length of one of the plurality of contact holes is longer than or equal to a length between the one of the plurality of contact holes and the adjacent contact hole. 제 2 항에 있어서,
상기 복수의 콘택홀들은 제1 그룹의 콘택홀들과 그들에 인접한 제2 그룹의 콘택홀들로 구분되는 표시장치.3. The method of claim 2,
Wherein the plurality of contact holes are divided into a first group of contact holes and a second group of contact holes adjacent to the first group of contact holes. 제 4 항에 있어서,
상기 제1 그룹의 콘택홀들의 길이는 상기 제1 그룹의 콘택홀들과 상기 제2 그룹의 콘택홀들 사이의 길이보다 길거나 동일한 표시장치.5. The method of claim 4,
Wherein a length of the first group of contact holes is longer than or equal to a length between the first group of contact holes and the second group of contact holes. 제 1 항 또는 제 2 항에 있어서,
상기 하부 기판 상에 마련된 게이트 라인들; 및
상기 게이트 라인들에 게이트 신호들을 출력하는 게이트 구동부를 더 포함하고,
상기 신호 라인들은 상기 게이트 구동부에 연결된 표시장치.3. The method according to claim 1 or 2,
Gate lines provided on the lower substrate; And
And a gate driver for outputting gate signals to the gate lines,
And the signal lines are connected to the gate driver. 제 6 항에 있어서,
상기 하부 기판 상에 마련되고, 상기 게이트 라인들과 교차하는 데이터 라인들; 및
상기 데이터 라인들과 상기 게이트 라인들의 교차 영역에 마련된 화소들을 더 포함하고,
게이트 라인 방향으로 서로 인접한 화소들은 상기 데이터 라인들 중 어느 한 데이터 라인에 접속되고, 서로 다른 게이트 라인들에 접속되는 표시장치.
The method according to claim 6,
Data lines provided on the lower substrate and intersecting the gate lines; And
Further comprising pixels arranged in an intersection region of the data lines and the gate lines,
Pixels adjacent to each other in the gate line direction are connected to one of the data lines and connected to different gate lines.
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