KR20170009769A - 복수의 채널들의 세미-네트워크(semi-network) 토폴로지(topology)를 포함하는 메모리 시스템 - Google Patents

복수의 채널들의 세미-네트워크(semi-network) 토폴로지(topology)를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20170009769A
KR20170009769A KR1020160088856A KR20160088856A KR20170009769A KR 20170009769 A KR20170009769 A KR 20170009769A KR 1020160088856 A KR1020160088856 A KR 1020160088856A KR 20160088856 A KR20160088856 A KR 20160088856A KR 20170009769 A KR20170009769 A KR 20170009769A
Authority
KR
South Korea
Prior art keywords
memory
memory device
channel
memory devices
controller
Prior art date
Application number
KR1020160088856A
Other languages
English (en)
Other versions
KR102664765B1 (ko
Inventor
아밋 베르만
유리 베이틀러
공준진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20170009769A publication Critical patent/KR20170009769A/ko
Application granted granted Critical
Publication of KR102664765B1 publication Critical patent/KR102664765B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0613—Improving I/O performance in relation to throughput
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0647—Migration mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0688—Non-volatile semiconductor memory arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Memory System (AREA)

Abstract

본 발명의 실시 예들에 따른 메모리 시스템은 메모리 시스템의 제1 채널의 제1 복수의 비휘발성 메모리 장치들, 상기 메모리 시스템의 제2 채널의 제2 복수의 비휘발성 메모리 장치들, 및 제1 메모리 장치 및 제2 메모리 장치 사이에 제1 인터커넥션을 포함하고, 상기 제1 메모리 장치는 상기 제1 복수의 비휘발성 메모리 장치들 중 하나이고, 상기 제2 메모리 장치는 상기 제2 복수의 비휘발성 메모리 장치들 중 하나이고, 상기 제1 복수의 메모리 장치들 각각은 제1 커뮤니케이션 버스에 연결되고 상기 제2 복수의 메모리 장치들 각각은 제2 커뮤니케이션 버스에 연결된다.

Description

복수의 채널들의 세미-네트워크(semi-network) 토폴로지(topology)를 포함하는 메모리 시스템{MEMORY SYSTEM INCLUDING SEMI-NETWORK TOPOLOGY OF PLURALITY OF CHANNELS}
본 발명의 개념에 따른 실시 예는 메모리 시스템의 구성요소들의 데이터의 전달을 촉진시키는 메모리 시스템에 관한 것이다.
비휘발성 메모리(예컨대, NAND 플래시 메모리)는 대량의 정보를 작은 칩 영역에 저장할 수 있다. 예컨대, NAND 플래시 메모리는 복수의 메모리 셀들이 서로 직렬로 연결된 NAND 메모리 셀 유닛들을 사용하여 작은 칩 영역 내에 대량의 정보를 저장할 수 있다.
SSD(solid state drive) 구조는 NAND 플래시 메모리의 다수의 채널들 및 웨이들에 연결된 컨트롤러를 포함할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 구성요소들의 데이터의 전달을 촉진시키는 메모리 시스템을 제공하는 것이다.
본 발명의 실시 예들에 따른 메모리 시스템은 메모리 시스템의 제1 채널의 제1 복수의 비휘발성 메모리 장치들, 상기 메모리 시스템의 제2 채널의 제2 복수의 비휘발성 메모리 장치들, 및 제1 메모리 장치 및 제2 메모리 장치 사이에 제1 인터커넥션을 포함하고, 상기 제1 메모리 장치는 상기 제1 복수의 비휘발성 메모리 장치들 중 하나이고, 상기 제2 메모리 장치는 상기 제2 복수의 비휘발성 메모리 장치들 중 하나이고, 상기 제1 복수의 메모리 장치들 각각은 제1 커뮤니케이션 버스에 연결되고 상기 제2 복수의 메모리 장치들 각각은 제2 커뮤니케이션 버스에 연결된다.
본 발명의 실시 예들에 따른 메모리 시스템은 복수의 채널들을 포함하고, 컨트롤러, 및 복수의 비휘발성 메모리 장치들, 복수의 커뮤니케이션 버스들에 각각 상응하는 상기 복수의 채널들, 상기 컨트롤러는 제1 메모리 장치로부터 제1 데이터를 요청하는 리드 요청을 생성하고, 상기 리드 요청은 상기 제1 메모리 장치가 상기 제2 메모리 장치로 상기 제1 데이터를 출력하도록 지시하는 경로 정보를 포함하고, 상기 제1 메모리 장치 및 상기 제2 메모리 장치는 상기 복수의 비휘발성 메모리 장치들 중 어느 두개의 메모리 장치이고, 상기 제1 메모리 장치 및 상기 제2 메모리 장치는 상기 복수의 채널들 중 서로 다른 채널들에 각각 할당되고, 상기 복수의 비휘발성 메모리 장치들 각각은 상기 복수의 채널들의 어느 하나에 할당되고, 상기 복수의 채널들 각각의 비휘발성 메모리 장치들은 상기 복수의 비휘발성 메모리 장치들 중에서 상기 채널에 할당되고, 상기 비휘발성 메모리 장치들은 상기 메모리 채널에 상응하는 상기 커뮤니케이션 버스를 통해 상기 컨트롤러에 연결된다.
본 발명의 실시 예들에 따른 메모리 시스템은 더 적은 수의 인터커넥션들 및 더 적은 수의 출력을 갖는 디멀티플렉서들을 포함하기 때문에, 구현하는데 비용이 감소할 수 있다.
또한, 본 발명의 실시 예들에 따른 메모리 시스템의 채널 활용도는 개선될 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시 예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시 예들에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 3A는 본 발명의 실시 예들에 따른, 도 1에 도시된, 세미-네트워크 구조를 갖는 메모리 시스템의 구성을 예시적으로 나타내는 블록도이다.
도 3B는 본 발명의 실시 예들에 따른, 도 3A에 도시된, 메모리 시스템의 메모리 장치의 구성을 나타내는 블록도이다.
도 3C는 본 발명의 실시 예들에 따른, 세미-네트워크 구성을 이용하여 리드 데이터의 출력하는 메모리 시스템의 구성을 나타내는 블록도이다.
도 4A는 본 발명의 다른 실시 예들에 따른, 도 1에 도시된, 세미-네트워크 구조를 갖는 메모리 시스템의 구성을 예시적으로 나타내는 블록도이다.
도 4B는 본 발명의 실시 예들에 따른, 도 4A에 도시된, 메모리 시스템의 메모리 장치의 구성을 나타내는 블록도이다.
도 5는 본 발명의 실시 예들에 따른 메모리 시스템을 포함하는 컴퓨터 시스템을 나타내는 블록도이다.
도 6은 본 발명의 실시 예들에 따른 메모리 카드를 나타내는 블록도이다.
도 7은 본 발명의 실시 예들에 따른 메모리 시스템을 포함하는 네트워크 시스템을 나타내는 블록도이다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예들에 따른 메모리 시스템을 나타내는 블록도이다. 도 1을 참조하면, 메모리 시스템(900)은 메모리 컨트롤러(1000) 및 비휘발성 메모리 장치(2000)를 포함할 수 있다.
비휘발성 메모리 장치(2000)는 플래시 메모리 장치, NAND 플래시 메모리 장치, phase change RAM (PRAM), ferroelectric RAM (FRAM), magnetic RAM (MRAM) 등일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 비휘발성 메모리 장치(2000)는 판상의(planar) 구조 또는 3차원(3D) 메모리 셀의 스택 구조를 가질 수 있다. 그러나 이에 한정되는 것은 아니다.
비휘발성 메모리 장치(2000)는 메모리 칩(예컨대, NAND 칩)으로 구현될 수 있다.
도 1에는 설명을 간명하게 하기 위하여, 오직 하나의 비휘발성 메모리 장치(2000)가 도시되었다.
메모리 시스템(900)은 다수의 웨이들로 정렬되고, 다수의 채널들을 통해 컨트롤러(1000)에 연결된 다수의 비휘발성 메모리 장치들 (예컨대, 메모리 칩들)를 포함할 수 있다. 이와 관련된 상세한 내용은 도 2 내지 도 4B에서 설명될 것이다.
비휘발성 메모리 장치(2000)는 메모리 셀 어레이(2100), X 디코더(121), 전압 생성기(125), 입/출력(I/O) 버퍼(124), 페이지 버퍼(123), 및 제어 로직(126)을 포함할 수 있다. 구성요소 각각은 하나 이상의 회로들로 구현될 수 있다. 비휘발성 메모리 장치(2000)는 입/출력(I/O) 패드(127)를 더 포함할 수 있다.
메모리 셀 어레이(2100)는 복수의 워드라인들(W/L) 및 복수의 비트라인들(B/L)을 포함할 수 있다. 예컨대, 각 메모리 셀은 플로팅 게이트(floating gate) 또는 전하 저장 레이어(charge storage layer)(예컨대, 전하 트랩핑 레이어(charge trapping layer))를 갖는 메모리 셀, 또는 데이터의 하나 이상의 비트를 저장할 수 있는 다른 타입의 메모리 셀로 구현될 수 있다.
메모리 셀 어레이(2100)는 복수의 블록(block)들 및 복수의 페이지(page)들을 포함할 수 있다. 하나의 블록은 복수의 페이지들을 포함할 수 있다. 페이지는 프로그램 및 리드 동작들의 단위일 수 있다. 그리고 블록은 삭제 동작의 단위일 수 있다. 예컨대, 메모리 셀 어레이(2100)는 제1 블록(2120) 및 제2 블록(2130)을 포함할 수 있다. 도 1에 도시된 바와 같이, 본 발명의 실시 예들에 따라, 제1 블록(2120)은 페이지들(page 1~N)을 포함하고, 및 제2 블록(2130)은 페이지들(page 1~N)을 포함할 수 있다. 이때, N은 1보다 큰 양의 정수일 수 있다.
제어 로직(126)은 비휘발성 메모리 장치(2000)의 전체적인 동작을 제어할 수 있다. 메모리 컨트롤러(1000)로부터 명령(CMD)을 수신하는 경우, 제어 로직(126)은 명령(CMD)을 해석하고, 비휘발성 메모리 장치(2000)가 해석된 명령(CMD)에 따라, 동작(예컨대, 프로그램 동작, 리드 동작, 리드 재시도 동작, 또는 삭제 동작)을 수행하도록 제어할 수 있다.
본 발명의 실시 예들에 따라, 제어 로직(126)은 명령(CMD)에 기초하여 명령들을 실행하는 하드웨어로 구현된 프로세서를 포함할 수 있다. 본 발명의 실시 예들에 따라, 프로세서에 이외에, 제어 로직(126)은 프로세서가 실행될 때, 프로세서가 특정한 동작들을 수행하도록 하는 단계들을 저장하는 저장 유닛을 더 포함할 수 있다. 본 발명의 실시 예들에 따라, 메모리 장치(2000)에 의해 수행되는 것으로 기술된 동작들은 제어 로직(126)(예컨대, 제어 로직(126)에 포함된 저장 유닛에 저장된 펌웨어를 구동하는 프로세서)에 의해 수행되거나 제어될 수 있다. 그렇지 않으면(alternatively), 제어 로직(126)은 메모리 장치(2000)에 의해 수행되는 것으로 기술된 동작들을 제어하거나 수행하는 하드웨어에 관한 회로(예컨대, application specific integrated circuit (이하, ASIC) 또는 물리적으로 프로그램된 field programmable gate array (이하, FPGA))일 수 있다.
X 디코더(121)는 제어 로직(126)에 의해 제어될 수 있고, 메모리 셀 어레이(2100)의 워드라인들(W/L) 중 적어도 하나를 로우 어드레스에 따라 구동할 수 있다.
전압 생성기(125)는, 프로그램 동작, 리드 동작 또는 삭제 동작에 요구되는 하나 이상의 전압들 및 X 디코더(121)에 의해 선택된 하나 이상의 로우에 제공되는 생성된 전압들을 생성하도록, 제어 로직(126)에 의해 제어될 수 있다.
레지스터(128)는 제어 로직(126)에 의해 제어될 수 있고, 메모리 컨트롤러(1000)로부터 입력된 정보가 저장된 공간일 수 있고, 복수의 래치들을 포함할 수 있다. 예컨대, 레지스터(128)는 리드 전압(및/또는 기준 전압) 정보 및 저장 정보를 테이블 형태로 그룹화 할 수 있다.
페이지 버퍼(123)는 제어 로직(126)에 의해 제어될 수 있고, 동작 모드(예컨대, 리드 동작 또는 프로그램 동작)에 따라, 센스 앰프(sense amplifier) 또는 라이트 드라이버(write driver)로 동작할 수 있다.
I/O(input/output) 패드(127) 및 입/출력 버퍼(124)는 외부 장치(예컨대, 메모리 컨트롤러(1000) 또는 호스트 및 비휘발성 메모리 장치(2000)) 사이에 교환되는 데이터의 I/O 경로를 제공할 수 있다. I/O 패드(127)는 메모리 시스템 버스(800)를 통해 컨트롤러(1000)에 연결될 수 있다. 데이터 및/또는 명령들은 메모리 장치(2000)로부터 컨트롤러(1000)로 출력되거나, 또는 컨트롤러(1000)로부터 메모리 장치(2000)로 I/O 패드(127) 및 메모리 시스템 버스(800)를 통해 수신될 수 있다.
도 1을 참조하면, 메모리 컨트롤러(1000)는 마이크로프로세서(111), ROM(read-only memory, 113), RAM(random access memory, 112), 인코더(1100), 디코더(1200), 메모리 인터페이스(116), 및 컨트롤러 버스(118)을 포함할 수 있다. 메모리 컨트롤러(1000)의 구성요소들(111~116)은 서로가 컨트롤러 버스(118)를 통해 전기적으로 연결될 수 있다.
마이크로프로세서(111)는 메모리 컨트롤러(1000)를 포함하는 메모리 시스템(900)의 전반적인 동작을 제어할 수 있다. 마이크로프로세서(111)는 i제어 신호들을 생성함으로써 다른 구성요소들을 제어하는 회로일 수 있다. 메모리 시스템(900)에 전원이 공급되면, 마이크로프로세서(111)는 펌웨어(예컨대, ROM(113)에 저장된 펌웨어)를 RAM(112)위에서 메모리 시스템(900)을 작동하기 위해 구동하여, 메모리 시스템(900)의 전반적인 동작을 제어할 수 있다. 본 발명의 실시 예들에 따라, 마이크로프로세서(111)는 메모리 컨트롤러(1000)의 다른 구성요소들(예컨대, ROM(113), RAM(112), 인코더(1100), 디코더(1200), 메모리 인터페이스(116), 및 컨트롤러 버스(118))의 동작들을 제어하기 위해, 단계들(steps)을 발행(issue)할 수 있다. 본 발명의 실시 예들에 따라, 메모리 컨트롤러(100)에 의해 수행된다고 기술된 동작들은 마이크로 프로세서(111)에 의해, 예컨대, 마이크로 프로세서(111)가 상기 펌웨어를 구동함으로써, 수행되거나 제어될 수 있다.
메모리 시스템(900)의 구동 펌웨어 코드가 ROM(113)에 저장될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 펌웨어 코드는 ROM(113)이 아니라, 비휘발성 메모리 시스템(900)의 일부분에 저장될 수 있다. 그러므로, 마이크로프로세서(111)의 제어 또는 개입(intervention)은 직접적인 제어를 포함할 뿐만 아니라, 펌웨어(마이크로프로세서(111)에 의해 구동되는 소프트웨어)의 개입 또한 포함할 수 있다.
그 대신에, 하드웨어 관점에서, 마이크로프로세서(111)은 메모리 컨트롤러(1000)에 의해 수행되는 것으로 기술된 동작들을 수행하거나 제어하는 것으로 물리적으로 프로그램된 회로(예컨대, ASIC 또는 FPGA)일 수 있다.
RAM(112)은 버퍼와 같은 메모리로서, 초기 명령, 데이터 및 다양한 변수들(예컨대, 호스트 또는 마이크로 프로세서(111)로부터 입력되거나, 비휘발성 메모리 장치(2000)로부터 출력된 데이터)을 저장할 수 있다. RAM(112)은 비휘발성 메모리 장치(2000)로부터 입/출력되는 데이터, 다양한 파라미터들 및 변수들을 저장할 수 있다.
본 발명의 실시 예들에 따르면, RAM(112)은 처리중인 메모리 장치 접근 명령들(예컨대, 메모리 장치(2000)의 데이터 리드 요청들 및 데이터 라이트 요청들)의 리스트를 포함하는 명령 큐(instruction queue)를 저장할 수 있다.
메모리 인터페이스(116)는 메모리 컨트롤러(1000) 및 비휘발성 메모리 장치(2000) 사이의 인터페이스를 제공할 수 있다. 메모리 인터페이스(116)는 메모리 시스템 버스(800)를 통해 비휘발성 메모리 장치(2000)의 I/O 패드(127)에 연결될 수 있고, 메모리 시스템 버스(800)를 통해 I/O 패드(127)와 데이터를 교환할 수 있다. 게다가, 메모리 인터페이스(116)는 비휘발성 메모리 장치(2000)에 적합한 명령을 생성하고, 비휘발성 메모리 장치(2000)의 I/O 패드(127)로 생성된 명령을 제공할수 있다. 메모리 인터페이스(116)는 비휘발성 메모리 장치(2000)에 의해 실행되는 명령 및 비휘발성 메모리 장치(2000)의 어드레스(ADD)를 제공할 수 있다.
본 발명의 실시 예들에 따라, 디코더(1200)는 ECC(error correcting cod) 디코더일 수 있고, 인코더(1100)는 ECC 인코더일 수 있다. 본 발명의 실시 예들에 따라, 디코더(1200) 및 인코더(1100)는 에러 비트 보정을 수행할 수 있다. 인코더(1100)는 비휘발성 메모리 장치(2000)에 제공된 데이터 이전 데이터에 ECC를 수행함으로써, 하나 이상의 패리티 및/또는 리던던시 비트들이 추가된 데이터를 생성할 수 있다. 하나 이상의 패리티 및/또는 리던던시 비트들은 비휘발성 메모리 장치(2000)에 저장될 수 있다.
각긱의 인코더(1100) 및 디코더(1200)은 에러 보정 회로, 시스템 또는 장치일 수 있다.
도 2는 본 발명의 실시 예들에 따른 메모리 시스템의 구성을 나타내는 블록도이다. 도 2는 메모리 시스템(200)을 도시할 수 있다. 메모리 시스템(200)은 도 1에 도시된 메모리 시스템(900)의 예시적인 구성일 수 있다. 도 2에 도시된 바와 같이, 컨트롤러(1000)는 8개의 채널들(Channel-1~Channel-8) 중 어느 하나 및 4개의 웨이들(Way-1~Way-4) 중 어느 하나와 각각 연관된 복수의 메모리 장치들(2001-1~2008-4)에 연결될 수 있다. 따라서, 메모리 시스템(200)은 4개의 웨이들 및 8개의 채널들로 정렬된 메모리 시스템의 한 예일 수 있다. .
도 2에 도시된 바와 같이, 채널(Channel-i)(i는 자연수) 에 대하여, 컨트롤러(1000)는 커뮤니케이션 버스(80i)를 통해, 채널(Channel-i)의 메모리 장치들(200i-1~200i-4)에 연결될 수 있다. 예컨대, 도 2에 도시된 바와 같이, 컨트롤러(1000)는 커뮤니케이션 버스(801)을 통해, 채널(channel-1)의 메모리 장치들(2001-1, 2001-2, 2001-3, 및 2001-4)에 연결될 수 있다. 컨트롤러(1000)는 커뮤니케이션 버스(802)을 통해, 채널(channel-2)의 메모리 장치들(2002-1, 2002-2, 2002-3, 및 2002-4)에 연결될 수 있다. 그리고 컨트롤러(1000)는 커뮤니케이션 버스(808)을 통해, 채널(channel-8)의 메모리 장치들(2008-1, 2008-2, 2008-3, 및 2008-4)에 연결될 수 있다.
도 2에는 도시되지 않았으나, 메모리 컨트롤러(1000)는 채널들(channel-3~channel-7)의 메모리 장치들에 상기 내용과 같은 방식으로 연결될 수 있다.
각각의 메모리 장치들(2001-1~2008-4)는 도 1에 도시된 메모리 장치(2000)의 구조를 가질 수 있다. 데이터 및/또는 명령들은 채널(Channel-i)의 메모리 장치들(예컨대, 메모리 장치들(200i-1~200i-4))로부터 컨트롤러(1000)로 출력될 수 있고, 컨트롤러(1000)로부터 커뮤니케이션 버스(80i)를 통해 채널(Channel-i)의 메모리 장치들로 수신될 수 있다.
도 2에 도시된 구조는 다수의 경로들(예컨대, 채널들)이 관리 컨트롤러(예컨대, 컨트롤러(1000))에 연결된 구조를 갖는 버스 토폴로지의 한 예이다. 각각의 경로는 NAND 플래시 구성들(웨이들)에 분배되고, 각각의 다이는 분리된 평면들을 가질 수 있다. 도 2에 도시된 구조는 라이트 요청들의 병행을 허용할 수 있고, 수퍼 페이지의 배열을 사용하여 순차 어드레스들의 리드 동작을 효과적으로 수행할 수 있다. 그러나, 도 2에 도시된 구조는 랜덤 리드 동작에 관한 확장성에 관련된 문제들을 가질 수 있다. 컨트롤러(1000)에 의해 발행된 둘 이상의 리드 명령들은 다른 채널들이 아이들(idle) 상태일 때, 동일한 채널에 어드레스될 수 있다.
예컨대, 일반적으로, 버스 활용(예컨대, 메모리 시스템(200)의 커뮤니케이션 버스들(801~808)의 활용)은 리드 명령들의 수와 채널들 상이의 비율에 의존할 수 있다. 예컨대, 8개의 채널들 및 8개의 웨이들을 포함하는 전형적인 SSD 구조에서, 8개의 리드 명령들을 포함하는 명령 큐에 있어서, 초기 8개의 병렬 리드들은 평균적으로 8개의 채널들 중 5.25 채널들을 사용할 수 있다. 16개의 리드 명령들을 포함하는 명령 큐에 있어서, 초기 8개의 병렬 리드들은 평균적으로 8개의 채널들 중 7.05 채널들을 사용할 수 있다. 그리고, 32개의 리드 명령들을 포함하는 명령 큐에 있어서, 초기 8개의 병렬 리드들은 평균적으로 8개의 채널들 중 7.88 채널들을 사용할 수 있다.
이러한 채널 활용 값들은 리드 큐(read queue)의 크기가 채널들의 크기의 약 2배가 됨에 따라, 채널 활용이 요구되는 수준(level)까지 이르게 되지만, 리드 큐의 크기가 짧아지게 되면(예컨대, 버스트 저장 접근으로 인하여,) 각 리드 동작의 지연시간은, 비지(busy) 채널로의 데이터 전송의 어려움 또는 불가능(inability)로 인하여, 증가하게 된다는 내용을 의미할 수 있다.
예컨대, 도 2에 도시된 바와 같이, 본 발명의 실시 예들에 따르면, 주어진 채널(Channel-i)의 오직 하나의 메모리 장치는 리드 데이터를 컨트롤러(1000)로 커뮤니케이션 버스(80i)를 통하여, 한번에 보낼 수 있다. 따라서, 도 2에 도시된 바와 같이, 컨트롤러(1000)가 메모리 장치(2001-2)로의 제1 리드 명령(r1)을 발행하고, 그와 동시 또는 바로 이어서, 메모리 장치(2001-4)로의 제2 리드 명령(r2)을 발행할 때, 메모리 장치(2001-4)가, 메모리 장치(2001-4)가 제2 리드 명령(r2)에 응답하여 출력을 시작할 수 있기 전에, 메모리 장치(2001-2)가 제1 리드 명령(r1)에 응답하여 데이터 출력을 마칠 때까지, 기다리는 것은 필요할 수 있다. 상기 대기는, 메모리 장치(2001-2) 및 메모리 장치(2001-4)가 컨트롤러(1000)에 동일한 채널(channel-1)을 통해 연결되고, 따라서, 컨트롤러(1000)와 통신하기 위한 동일한 커뮤니케이션 버스(예컨대, 커뮤니케이션 버스(801))를 사용하기 때문에, 필요할 수 있다. 도 2에 도시된 바와 같이, 메모리 장치(2001-4)는, 심지어 하나 이상의 채널들(channel-2~channel-8)이 아이들(idle)일지라도, 기술된 바와 같은 방식으로 대기(wait)해야 할 수 있다. 아이들 채널은, 비지 채널이 현재 데이터 접근 동작(예컨대, 리드 또는 라이트)의 데이터 전송을 위해 사용되는 채널을 의미하는 것에 반하여, 현재 데이터 접근 동작(예컨대, 리드 또는 라이트)의 데이터 전송을 위해 사용되지 않은 채널을 의미할 수 있다.
따라서, 아이들 채널들의 활용을 증가시키는 토폴로지를 채용하는 것은 이득일 수 있다. 본 발명의 실시 예들에 따른, 세미-네트워크 토폴로지는 도 3A 내지 4B에서 상세히 설명될 것이다.
도 3A는 본 발명의 실시 예들에 따른, 도 1에 도시된, 세미-네트워크 구조를 갖는 메모리 시스템의 구성을 예시적으로 나타내는 블록도이다. 도 3A는 메모리 시스템(300)을 도시한다. 메모리 시스템(300)은 도 1에 도시된 메모리 시스템(900)의 일 실시 예일 수 있다.
도 3A에 도시된 바와 같이, 컨트롤러(1000)는 각각이 t 웨이들(Way-1~Way-t) 및 8 채널들(Channel-1~Channel-8)에 관계된 복수의 메모리 장치들(311~38t)에 연결될 수 있다. 여기서, t은 1보다 큰 양의 정수 일 수 있다. 따라서, 메모리 시스템(200)은 8 채널들 및 t 웨이들에 따라 정렬된 메모리 장치들의 메모리 시스템 일 수 있다. 더욱이, 도 3A는 각각의 채널에 연결된 메모리 장치들의 수(예컨대, t)는 동일할 수 있다. 실시 예들에 따라, 하나 이상의 채널들의 메모리 장치들의 수는 서로 다를 수 있다.
도 3A에 도시된 바와 같이, 도 2에 도시된 메모리 장치(200)에 관하여 상기 기술된 방식으로 각 채널(channel-i)에 대하여, 컨트롤러(1000)는 커뮤니케이션 버스(80i)를 통해 채널(Channel-i)의 메모리 장치들(예컨대, 메모리 장치들(3i1 - 3it))에 연결될 수 있다. 예컨대, 도 2에 도시된 바와 같이, 컨트롤러(1000)는 커뮤니케이션 버스(801)를 통해 채널(Channel-1)의 메모리 장치들(예컨대, 메모리 장치들(311 - 31t))에 연결될 수 있다. 컨트롤러(1000)는 커뮤니케이션 버스(802)를 통해 채널(Channel-2)의 메모리 장치들(예컨대, 메모리 장치들(321 - 32t))에 연결될 수 있다. 컨트롤러(1000)는 커뮤니케이션 버스(803)를 통해 채널(Channel-3)의 메모리 장치들(예컨대, 메모리 장치들(331 - 33t))에 연결될 수 있다. 그리고 컨트롤러(1000)는 커뮤니케이션 버스(808)를 통해 채널(Channel-8)의 메모리 장치들(예컨대, 메모리 장치들(381 - 38t))에 연결될 수 있다.
설명의 간명화를 위하여 도 3A에 도시되지 않았지만, 메모리 컨트롤러(1000)은 채널들(channel-4~channel-7)의 메모리 장치들에 채널들(channel-1~channel-3 및 channel-8)의 방식으로 연결될 수 있다.
본 발명의 실시 예들에 따라, 메모리 장치들(311~38t) 각각은 분리된 메모리 칩들로 구현될 수 있다. 본 발명의 실시 예들에 따라, 메모리 시스템(300)은 SSD를 포함하거나, SSD로 구현될 수 있다.
데이터 및/또는 명령들은 채널(Channel-i)의 메모리 장치들(예컨대, 메모리 장치들(3i1-3it))로부터 컨트롤러(1000)로 출력되거나, 또는 컨트롤러(1000)로부터 at of 채널(Channel-i)의 메모리 장치들에 커뮤니케이션 버스(80i)를 통해 수신될 수 있다.
더욱이, 도 3A에 도시된 바와 같이, 각 메모리 장치는 더 높은 채널(higher) 및 더 낮은 채널(lower)의 메모리 장치에 직접 연결될 수 있다. 예컨대, 도 3A에 도시된 바와 같이, 웨이(Way-w) 및 채널(Channel-i)의 메모리 장치는 (a) 웨이(Way-w) 및 채널(channel-(i-1))의 메모리 장치 및 (b) 웨이(Way-w) 및 채널(channel-(i+1))의 메모리 장치에 모두 직접 연결될 수 있다. 여기서, i 및 w는 양의 정수인 인덱스 값일 수 있다.
도 3A에 도시된 바와 같이, 채널(channel-1)의 메모리 장치들은 채널(channel-8)의 메모리 장치들에 직접 연결될 수 있다. 예컨대, 메모리 시스템의 채널에 대해 본 출원에서 사용 된 바와 같이, i=n인 경우, 채널(channel-(i+1))은 채널(channel-1)이고, i=1인 경우, 채널(channel-(i-1))는 채널(channel-n)일 수 있다. 여기서, n은 1보다 큰 양의 정수로, 메모리 시스템의 채널들의 총 수를 나타낼 수 있다. 예컨대, 도 3A에 도시된 바와 같이, 메모리 시스템(300)에서 n은 8일 수 있다.
도 3A에 도시된 바와 같이, 메모리 시스템(300)의 메모리 장치들은 인터커넥션들(c1121-8t1t)을 통해 연결될 수 있다. 도 3A에 도시된 바와 같이, 인터커넥션은 도면 부호 cXxYy로 나타난다. 이때, X, x, Y, y 각각은 인덱스 값으로 양의 정수이다. 인터커넥션은 메모리 장치(3Xx)를 메모리 장치(3Yy)에 연결한다. 예컨대, 인터커넥션 (c1121)은 메모리 장치(311)를 메모리 장치(321)에 연결하고, 인터커넥션(c2232)은 메모리 장치(322)를 메모리 장치(332)애 연결한다.
각각의 인터커넥션들(c1121-8t1t)은, 예컨대, 데이터 전송 와이어들 및/또는 데이터 버스들로 구현될 수 있다. 이와 관련한 내용은 도 3B에서 상세히 설명될 것이다. 인터커넥션(cXxYy)는 connects 메모리 장치(3Xx)의 I/O 패드를 메모리 장치(3Yy)의 I/O 패드에 연결할 수 있고, 따라서, 메모리 장치들(3Xx 및 3Yy)는 서로 데이터를 주고 받을 수 있다.
더욱이, 본 발명의 실시 예들에 따라, 컨트롤러(1000)가 메모리 장치들(311-38t) 중 어느 하나에 관한 데이터 리드 동작을 개시하는, 부가적으로, 리드 동작 동안 리드될 요청된 데이터를 확인하는 어드레스를 포함하는, 리드 요청을 생성할 때, 리드 요청은 요청된 데이터를 출력하는데 사용되는 메모리 장치의 경로를 나타내는 경로 정보를 포함할 수 있다. 경로 정보를 설정함으로써, 컨트롤러(1000)는 요청된 데이터를 출력하는데 사용할 채널을 제어할 수 있다.
예컨대, 상술한 바와 같이, RAM(112)은 처리중인 메모리 장치 접근 명령들(예컨대, 메모리 장치(2000)의 데이터 리드 요청들 및 데이터 라이트 요청들)의 리스트를 포함하는 명령 큐(instruction queue)를 저장할 수 있다.
명령 큐에 저장된 정보를 기초로, 컨트롤러(1000) (예컨대, 마이크로프로세서(111))는 동일한 채널의 다수의 메모리 장치들의 메모리 접근 요청들(예컨대, 리드 요청들)이 언제 명령 큐에 존재하는지를 판단할 수 있다. 예컨대, 도 3B에서 더욱 상세히 설명되겠지만, 컨트롤러(1000)가 단일 채널의 하나 이상의 메모리 장치의 리드 요청들이 존재하는지를 판단할 때, 컨트롤러(1000)는 메모리 접근 요청들의 경로 정보를 생성할 수 있다. 메모리 접근 요청들을 수신하는 메모리 장치들은 다른 채널들을 사용하여, 데이터를 출력할 수 있다.
도 3B는 본 발명의 실시 예들에 따른, 도 3A에 도시된, 메모리 시스템의 메모리 장치의 구성을 나타내는 블록도이다.
본 발명의 실시 예들에 따르면, 컨트롤러(1000) 채널(channel-1)의 메모리 장치(31t) 및 메모리 장치(312)내 위치한 데이터의 제1 및 제2 리드 요청(RRequest1 및 RRequest2)를 각각 발행할 때, 메모리 시스템(300)은 제1 및 제2 리드 데이터(RDATA1 및 RDATA2)를 메모리 장치(312) 및 메모리 장치(31t)로부터 각각 병렬로 출력할 수 있다. 예컨대, 도 3B에 도시된 바와 같이, 메모리 장치(31t)는 컨트롤러(1000)로 커뮤니케이션 버스(801)을 통해 제1 리드 요청(RRequest1)에 의해 요청된 제1 리드 데이터(RDATA1)를 출력할 수 있다. 한편, 이와 병렬로, 메모리 장치(312)는 제2 리드 요청(RRequest2)에 의해 요청된 제2 리드 데이터(RDATA2)를 메모리 장치(322)로 인터커넥션(c1222)을 통해 출력할 수 있다. 더욱이, 제2 리드 데이터(RDATA2)를 수신함에 따라, 메모리 장치(322)는 제2 리드 데이터(RDATA2)를, 커뮤니케이션 버스(801)를 통한 제1 리드 데이터(RDATA1)의 출력과 병렬로, 컨트롤러(1000)로 커뮤니케이션 버스(802)를 통해 출력할 수 있다.
따라서, 본 발명의 실시 예들에 따라 세미-네트워크 구조를 채용하는 메모리 시스템(300)는 동일한 채널의 두개의 메모리 장치들(예컨대, 동일한 커뮤니케이션 버스를 통해 컨트롤러(1000)에 연결된 두개의 메모리 장치들)로부터 병렬로 리드된, 요청된 리드 데이터를 출력할 수 있다. 각 메모리 장치들(311 ~ 38t)의 예시적인 구조는 도 3C에서 상세히 설명될 것이다.
도 3C는 본 발명의 실시 예들에 따른, 세미-네트워크 구성을 이용하여 리드 데이터의 출력하는 메모리 시스템의 구성을 나타내는 블록도이다.
메모리 장치(311A)의 구조는 도 3C를 참조하여 설명될 것이다. 메모리 장치(311A)는 도 3B의 메모리 장치(300)의 채널(channel-1) 및 웨이(Way-1)의 메모리 장치(311)의 예시적인 구조이다.
도 3C를 참조하면, 설명을 간명하게 하기 위하여, 메모리 장치(311A)는 도 1에 도시된 메모리 장치(2000)와 동일한 구조를 포함할 수 있다. 그 밖에도, 커뮤니케이션즈(801)에 연결된 제1 I/O 패드(392)(여기서, 제1 I/O 패드(392)는 상술한 메모리 장치(2000)의 I/O 패드(127)에 관련된 것들에 상응하는 구조 및 연결들을 포함할 수 있다.)를 포함할 수 있고, 메모리 장치(311A)는 로어 I/O 패드(394) 및 어퍼 I/O 패드(396)을 더 포함할 수 있다. 더욱이, 메모리 장치(311A) 디멀티플렉서(이하, DeMux)(305)를 더 포함할 수 있다.
DeMux(305)는, 예컨대, 1-to-3 디멀티플렉서일 수 있다(예컨대, DeMux(305)는 1개의 입력으로 3개의 다른 출력을 한번에 제공할 수 있다.).
본 발명의 실시 예들에 따라, 메모리 장치(311A)는 메모리 칩으로 구현될 수 있다.
도 3C에 도시된 바와 같이, DeMux(305)는 데이터 커뮤니케이션즈 경로들를 통해(예컨대, 와이어들 또는 다른 전기적 연결들), 제1 I/O 패드(392), 어퍼 I/O 패드(396), 및 로어 I/O 패드(394)에 연결될 수 있다. 본 발명의 실시 예들에 따라, DeMux(305)는 도 1에 도시된 제어 로직(126)에 연결되거나, 도 1에 도시된 제어 로직(126)에 의해 제어될 수 있다.
본 발명의 실시 예들에 따라, 컨트롤러(1000)로부터 수신한 리드 요청에 응답하여, 예컨대, 커뮤니케이션 버스(801)를 통해, 메모리 장치(311A)는 요청된 데이터를, 예컨대, 도 1에 도시된 메모리 셀 어레이(2100)로부터, 불러오고, 요청된 데이터를 페이지 버퍼(123)에 저장할 수 있다. 더욱이, 상술한 바와 같이, 컨트롤러(1000)로부터 수신한 리드 요청은 경로 정보를 포함할 수 있다. 예컨대, 경로 정보는 메모리 장치(311A)가 요청된 데이터를 출력하기 위해 3개의 경로들 중 어느 경로를 사용할지에 대한 내용을 나타낼 수 있다. 예컨대, 경로 정보는 메모리 장치(311A)가 요청된 데이터를 (i) 제1 I/O 패드(392)을 통해 커뮤니케이션 버스(801), (ii) 로어 I/O 패드(394)을 통해, 메모리 장치(311) 및 메모리 장치(321)을 사이의 인터커넥션(c1121), 또는 (iii) 어퍼 I/O 패드(396)을 통해, 메모리 장치(311) 및 메모리 장치(381) 사이의 인터커넥션(c8111) 중 어느 경로를 사용지에 대한 내용을 나타낼 수 있다.
한편, 설명의 간명화를 위하여, 도 3C에는 메모리 장치(311)의 오직 하나의 예시적인 구조가 도시되었으나, 메모리 시스템(300)의 모든 메모리 장치들(312~38t)은 도 3C에 도시된 메모리 장치(311)의 구조와, 도 3A에 도시된 제1 I/O 패드(392), 어퍼 I/O 패드(396), 및 로어 I/O 패드(394)를 통해 연결된 메모리 장치들(312~38t)의 특정한 채널들 및 인터커넥션들을 제외하고, 동일할 수 있다.
예컨대, 도 3B에 도시된 예에 따라, 컨트롤러(1000)로부터 메모리 장치(31t)로 전송된 제1 리드 요청(RRequest1)은 제1 리드 데이터(RDATA1)를 커뮤니케이션 버스(801)로 메모리 장치(31t)의 제1 I/O 패드(392)를 통해 출력하도록 메모리 장치(31t)를 제어하는 경로 정보를 포함할 수 있다. 예컨대, 메모리 장치(31t)의 제어 로직(126)은 제1 리드 요청(RRequest1)에 포함된 경로 정보에 기초하여 메모리 장치(31t)의 제1 I/O 패드(392에 연결된 출력을 선택하는 메모리 장치(31t)의 DeMux(305)를 제어할 수 있다.
따라서, 메모리 장치(31t)의 DeMux(305)는 메모리 장치(31t)의 페이지 버퍼(123)로부터 제1 리드 데이터(RDATA1)를 수신하고, 제1 리드 데이터(RDATA1)를 커뮤니케이션 버스(801)로 메모리 장치(31t)의 제1 I/O 패드(392)를 통해 출력할 수 있다.
더욱이, 컨트롤러(1000)로부터 메모리 장치(312)로 전송된 제2 리드 요청(RRequest2)은 메모리 장치(312)가 메모리 장치(312)의 로어 I/O 패드(394) 및 메모리 장치(312)의 로어 I/O 패드(394) 및 메모리 장치(322)의 어퍼 I/O 패드(396) 사이에 연결된 인터커넥션(c1222)을 통해 메모리 장치(322)로 제2 리드 데이터(RDATA2)를 출력하도록 제어하는 경로 정보를 포함할 수 있다.
예컨대, 메모리 장치(312)의 제어 로직(126)는 메모리 장치(312)의 DeMux(305)를, 제2 리드 요청(RRequest2)에 포함된 경로 정보에 기초하여 메모리 장치(312)의 로어 I/O 패드(394)에 연결된 출력을 선택하도록 제어할 수 있다.
따라서, 메모리 장치(312)의 DeMux(305)는 제2 리드 데이터(RDATA2)를 메모리 장치(312)의 페이지 버퍼(123)로부터 수신하고, 메모리 장치(312)의 로어 I/O 패드(394) 및 메모리 장치(312)의 로어 I/O 패드(394) 및 메모리 장치(322)의 어퍼 I/O 패드(396) 사이에 연결된 인터커넥션(c1222)을 통해 제2 리드 데이터(RDATA2)를 메모리 장치(322)로 출력할 수 있다.
더욱이, 본 발명의 실시 예들에 따라, 메모리 장치들(312~38t) 중 어느 하나가 리드 데이터를 어퍼 I/O 패드(396) 또는 로어 I/O 패드(394)로부터 수신할 때, 메모리 장치는 수신된 리드 데이터를 제1 I/O 패드(392)를 통해 출력할 수 있다.
예컨대, 도 3C를 참조하면, 메모리 장치(312)가 제2 리드 데이터(RDATA2)를 인터커넥션(c1222)을 통해 출력할 때, 메모리 장치(322)의 제어 로직(126)은 리드 데이터 (예컨대, 제2 리드 데이터(RDATA2))가 어퍼 I/O 패드(396) 또는 로어 I/O 패드(394) 중 어느 하나를 통해 메모리 장치(322)에 수신되는 것을 검출할 수 있다. 그리고, 검출 결과를 기초로, 메모리 장치(322)의 제어 로직(126)은 DeMux(305)가 메모리 장치(322)의 제1 I/O 패드(392)에 연결된 메모리 장치(322)의 DeMux(305)의 출력을 통해, 수신된 리드 데이터를 출력하도록 제어 할 수 있다.
그 대신에, 본 발명의 실시 예들에 따라, 컨트롤러(1000)는 리드 요청들을 생성하고, 리드 요청에 포함된 경로 정보를 기초로 메모리 시스템(300)의 특정한 채널을 확인 할 수 있다. 더욱이, 메모리 장치들(312~38t)의 각 메모리 장치들의 제어 로직(126)은 메모리 장치가 채널 식별자(identifier)를, 리드 데이터와 함께, 메모리 장치가 어퍼 I/O 패드(396) 또는 로어 I/O 패드(394) 중 어느 하나를 통해 또다른 메모리 장치로 리드 데이터를 출력할 때마다, 생성하고 출력하도록 제어할 수 있다. 식별자는 메모리 장치의 제어 로직(126)에 의해 경로 정보에 기초하여 형성될 수 있다. 더욱이, 메모리 장치들(312~38t)의 각 메모리 장치는 메모리 장치에 속하는 채널을 식별하는 내부 채널 정보를 저장할 수 있다.
상기 기술된 내용에 따라, 메모리 장치들(312~38t) 중 어느 하나는 리드 데이터 및 상응하는 채널 식별자를 메모리 장치의 어퍼 I/O 패드(396) 또는 메모리 장치의 로어 I/O 패드(394)로부터 수신할 수 있다. 메모리 장치는 수신된 채널 식별자를 메모리 장치의 내부 채널 정보와 비교할 수 있다.
만약 수신된 식별자 및 내부 채널 정보가 메모리 장치(300)의 동일한 채널을 나타내는 경우, 메모리 장치는 수신된 리드 데이터를 커뮤니케이션 버스들(801-808) 중 상응하는 어느 하나로, 제1 I/O 패드(392)를 통해, 출력할 수 있다. 만약 수신된 식별자 및 내부 채널 정보가 메모리 장치(300)의 동일한 채널을 나타내지 않는 경우, 메모리 장치는 수신된 리드 데이터 및 수신된 채널 식별자를 어퍼 I/O 패드(396) 또는 로어 I/O 패드(394) 중 어느 하나를 통해, 출력할 수 있다.
본 발명의 실시 예들에 따라, 제어 로직(126)은 수신된 채널 식별자에 기초하여 수신된 리드 데이터를 어퍼 I/O 패드(396) 또는 로어 I/O 패드(394) 중 어느 하나를 통해 출력할 지 판단할 수 있다.
예컨대, 제어 로직(126)은 may choose direction based on which direction includes fewest steps between 메모리 장치 채널 및 채널 식별자에 의해 나타난 채널 사이의 어느 방향(direction)이 가장 적은 단계들을 포함하는지에 기초하여, 방향(예컨대, 어퍼 I/O 패드(396)를 통해 업 또는 로어 I/O 패드(394)를 통해 다운)을 선택할 수 있다.
위에서 언급 된 대안에 따르면, 컨트롤러(1000)는, 심지어 제2 채널이 제1 채널에 인접하지 않을 때(예컨대, 바로 위 또는 아래), 메모리 장치(300)의 제1 채널(예컨대, ith 채널)의 메모리 장치로부터 리드된 리드 데이터를, 메모리 장치(300)의 제2 채널(예컨대, (i+2)th, (i-4)th, 또는 (i+6)th 채널)을 통해, 출력되도록 제어할 수 있다.
도 4A는 본 발명의 다른 실시 예들에 따른, 도 1에 도시된, 세미-네트워크 구조를 갖는 메모리 시스템의 구성을 예시적으로 나타내는 블록도이다.
도 4A는 메모리 시스템(400)을 도시한다. 메모리 시스템(400)는 도 1에 도시된 메모리 시스템(900)의 일 실시 예일 수 있다.
도 4A에 도시된 바와 같이, 메모리 시스템(400)은 상술한 메모리 시스템(300)과, 메모리 시스템(400)에서, 채널(Channel-i)의 메모리 장치가 다른 채널(예컨대, channel-(i-1) 또는 channel-(i+1), 그러나, 둘 다는 제외함)의 메모리 장치들에 연결되는 것을 제외하고, 동일한 구조를 가질 수 있다.
도 4B는 본 발명의 실시 예들에 따른, 도 4A에 도시된, 메모리 시스템의 메모리 장치의 구성을 나타내는 블록도이다.
도 4B 메모리 장치들(311 및 321)의 예시적인 구조들을 메모리 장치들(311B 및 321B)을 도시한다.
메모리 장치들(311B 및 321B)은 둘 다, 메모리 장치(311B)가 어퍼 I/O 패드(396)를 포함하지 않고, 메모리 장치(311B)가 로어 I/O 패드(394)를 포함하지 않고, 메모리 장치들(311A 및 311B) 각각이 2-to-1 DeMux(405)를 메모리 장치(311A)의 1-to-3 DeMux(305) 대신에 포함하는 내용을 제외하고, 도 3C에 도시된 메모리 장치(311A)와 관련하여 상술한 구조를 가질 수 있다.
본 발명의 실시 예들에 따라, 메모리 장치들(311B 및 321B) 각각은 분리된 메모리 칩들로 구현될 수 있다. 본 발명의 실시 예들에 따라, 메모리 시스템(400)은 SSD를 포함할 수 있다.
본 발명의 실시 예들에 따라, 메모리 시스템(400)의 컨트롤러(1000)가 리드 요청들이 단일 채널의 하나 이상의 메모리 장치들에 존재할 때, 컨트롤러(1000)는 다른 채널들을 이용하여 메모리 접근 요청들의 경로 정보를 생성하고, 메모리 접근 요청들을 수신한 메모리 장치들은 데이터를 출력할 수 있다.
예컨대, 경로 정보가 메모리 장치(311B)에 전송된 리드 요청에 포함되면, 컨트롤러(1000)는 초정된 데이터를 출력하기 위하여 메모리 장치(311B)로의 두 경로 어느 경로가 사용될 지를 나타내는 경로 정보를 생성할 수 있다. 예컨대, 경로 정보는 메모리 장치(311B)가 요청된 데이터를 (i) 제1 I/O 패드(392)를 통해 커뮤니케이션 버스(801)로 또는 (ii) 로어 I/O 패드(394)를 통해 메모리 장치(311) 및 메모리 장치(321) 사이의 인터커넥션(c1121)으로 출력할 지를 나타낼 수 있다. 예컨대, 메모리 장치(311B)의 제어 로직(126)은 컨트롤러(1000)로부터 수신한 경로 정보를 분석하고, 분석에 기초하여 DeMux(405)의 출력 경로를 선택하고, 메모리 장치(311B)의 DeMux(405)를 선택된 출력을 통해 요청된 데이터를 출력하도록 제어할 수 있다.
다른 실시 예에 있어서, 경로 정보가 메모리 장치(321B)에 전송된 리드 요청에 포함되면, 컨트롤러(1000)는 초정된 데이터를 출력하기 위하여 메모리 장치(321B)로의 두 경로 어느 경로가 사용될 지를 나타내는 경로 정보를 생성할 수 있다. 예컨대, 경로 정보는 메모리 장치(321B)가 요청된 데이터를 (i) 제1 I/O 패드(392)를 통해 커뮤니케이션 버스(802)로 또는 (ii) 로어 I/O 패드(394)를 통해 메모리 장치(311) 및 메모리 장치(321) 사이의 인터커넥션(c1121)으로 출력할 지를 나타낼 수 있다. 예컨대, 메모리 장치(321B)의 제어 로직(126)은 컨트롤러(1000)로부터 수신한 경로 정보를 분석하고, 분석에 기초하여 DeMux(405)의 출력 경로를 선택하고, 메모리 장치(321B)의 DeMux(405)를 선택된 출력을 통해 요청된 데이터를 출력하도록 제어할 수 있다.
설명의 간명화를 위하여, 도 4B에는 메모리 장치들(311 및 321)의 하나의 예시적인 구조가 도시되었으나, 메모리 시스템(400)의 모든 메모리 장치들(312~38t)은, 도 4A에 도시된, 메모리 장치들(312~38t)이 제1 I/O 패드(392), 어퍼 I/O 패드(396), 및/또는 로어 I/O 패드(394)를 통해 연결된 특정 채널들 및 인터커넥션들을 제외하고, 도 4B에 도시된 메모리 장치(311) 또는 메모리 장치(321)의 구조와 동일할 수 있다.
메모리 시스템(300)와 비교하면, 메모리 시스템(400)는 더 적은 수의 인터커넥션들 및 더 적은 수의 출력을 갖는 디멀티플렉서들을 포함하기 때문에, 구현하는데 비용이 감소할 수 있다.
비록, 메모리 시스템들은 8 채널들 및 t 웨이들을 포함하는 메모리 시스템들(300 및 400)이 실시 예들을 참조하여 위에서 논의되었으나, 메모리 시스템들(300 및 400) 각각은 1보다 큰 수의 채널들 및 1보다 큰 수의 웨이들을 포함할 수 있다.
메모리 시스템들(300 및 400)의 컨트롤러 (1000)에 의해 구현 될 수 있는 예시적인 알고리즘(Algorithm)은 아래에 알고리즘 1을 참조하여 설명한다.
Algorithm 1
Input: {Q - instructions queue, nch - number of channels, qn ? size of Q}
(A1) If exist subset of Q at size nch such that different instructions address different channels:
(A1.1) Allocate read instructions subset to channels
Else
(A1.2) Choose subset of Q at size nch such that maximum Instructions are with idle channel
(A1.3) In remaining instructions of (A1.2) with busy channels, route to idle channels via Y-direction.
(A2) Q ← Q - nch
(A3) Return to (A1) while qn >0
알고리즘 1을 참조하면, 초기에 컨트롤러(1000)는 입력으로서 명령 큐(Q) (예컨대, 컨트롤러(1000)의 RAM(112) 내에 있는)에 저장된 명령들을 수신할 수 있다. 명령 큐(Q)는 총 명령들의 수(qn)를 가질 수 있다. 알고리즘 1은 qn이, 메모리 시스템(300 또는 400)의 채널들의 총 수인 nch와 같거나 더 큰 시나리오에서 적용될 수 있다. 알고리즘 1은 명령 큐(Q)에 포함된 명령들이 각각이, 메모리 시스템(300 또는 400)의 nch 채널들 중 어느 하나의 메모리 장치에 어드레스된 리드 요청들인, 실시 예를 참조하여 설명될 수 있다.
알고리즘 1을 참조하면, A1 단계에서, 컨트롤러는 명령 큐(Q)가 명령들의 제1 서브셋을 포함하는지 여부를 판단할 수 있다. 여기서, 명령의 제1 서브셋은 nch 채널들 중 다른 어느 하나에 어드레스된 서브셋의 각 명령의 nch 크기를 갖는 서브셋으로 정의될 수 있다.
A1 단계에서, 컨트롤러(1000)가 제1 서브셋이 존재한다고 판단하면, 컨트롤러(1000)는 A1.1 단계로 진행할 수 있다. A1.1 단계에서, 메모리 컨트롤러(1000)는 nch 채널들 각각의 메모리 장치들에 제1 서브셋의 nch 리드 요청들을 전송할 수 있다. nch 채널들 각각은 채널의 메모리 장치로부터 리드 데이터를 출력할 수 있다. 따라서, nch 채널들 각각은 리드 데이터를 병렬로 출력할 수 있고, 따라서 채널 활용도는 100%가 될 수 있다. 그러나, 때때로, 제1 서브셋은 명령 큐(Q)에 존재하지 않을 수 있다.
A1 단계에서, 컨트롤러(1000)가 제1 서브셋이 명령 큐(Q)에 존재하지 않는 것으로 판단할 때, 컨트롤러(1000)는 A1.2 단계로 진행할 수 있다. A1.2 단계에서, 컨트롤러(1000)는 명령들의 제2 서브셋을 선택할 수 있다. 제2 서브셋은 동일한 채널에 할당된 적어도 둘 이상의 명령들을 포함할 수 있다.
본 발명의 실시 예들에 따라, 제2 서브셋은 nch 채널들 각각에 어드레스된 명령들을 포함하지 않는 명령 큐(Q)에 포함된, 명령들의 nch 크기의 서브셋으로 정의될 수 있다.
이와 다르게, 제2 서브셋은 서브셋의 적어도 하나의 명령이 어드레스된 nch 채널들 가운데 아이들 채널들의 수를 최대화한(예컨대, minimizes number of idle 채널들 서브셋의 명령들은 어드레스되지 않은 아이들 채널들의 수를 최소화한) 명령 큐(Q)에 포함된, 명령들의 nch 크기의 서브셋으로 정의될 수 있다.
A1.2 단계에서, 컨트롤러(1000)는, 제2 서브셋 내 적어도 하나 이상의 명령들이 어드레스되고, 제2 서브셋의 명령들이 명령들에 따라 리드 데이터를 출력함으로써 비지하게 되는, 제2 서브셋으로부터의 하나의 명령을 nch 채널들 모두에 할당할 수 있다.
왜냐하면, 상술한 바와 같이, A1.2 단계이후에, 제2 서브셋은 동일한 채널에 어드레스된 적어도 둘이상의 명령들을 포함할 수 있고, 하나 이상의 대기 명령들이 있을 수 있다. 여기서, 대기 명령들은 제2 서브셋에 포함된 명령들로 정의되고 얼레디-비지(already-busy) 채널들에 어드레스 될 수 있다. 따라서, A1.3 단계에서, 컨트롤러(1000)는, 도 3A 내지 4B에서 논의된 바와 같이 대기 명령들을 nch 채널들 가운데 아이들 채널들에 예컨대, using 경로 정보를 이용하여 라우팅 할 수 있다. 리드 데이터는, 도 3A 내지 4B에서 논의된 바와 같이 대기 명령들에 응답하여 세미 네트워크 구조의 인터커넥션들을 이용하여 출력될 수 있다. 따라서, 채널 활용은 심지어 제1 서브셋이 존재하지 않을 때라도, 여전히 100%에 도달할 수 있다.
A2 단계에서, 제1 서브셋 또는 제2 서브셋의 명령들이 채널에 할당되기 때문에, 컨트롤러(1000)는 명령 큐(Q)로부터 제1 서브셋 또는 제2 서브셋의 nch 명령들을 삭제할 수 있다.
단계 A3에서, 컨트롤러(1000)는 현재 qn이 0보다 큰경우, A1 단계로 돌아갈 수 있다. 만약 qn이 0이되면, 컨트롤러(1000)는 알고리즘 1을 qn이 0이 아닐 때까지, 종료할 수 있다.
알고리즘 1은 qn이 nch과 동일 또는 초과하는 시나리오를 기준으로 상술되었는바, 여기서 nch는 메모리 시스템(300 또는 400)의 채널들의 총 수 있다.
알고리즘 1의 수정 버전은 nch보다 작은 qn일 때 사용될 수 있다.
알고리즘 1의 수정버전은 다음과 같이 수정된 것이다. : 단계 A1 단계 및 A1.2 단계에서 형성된 제1 및 제2 서브셋들 각각은 qn보다 작은 명령들의 수를 포함할 수 있다.
본 발명의 실시 예들에 따라, 알고리즘 1의 수정 버전에 있어서, 단계 A1 단계 및 A1.2 단계에서 형성된 제1 및 제2 서브셋들 각각은 명령 큐(Q)의 명령들의 총 수와 동일한 수의 명령들을 포함할 수 있다.
도 5는 본 발명의 실시 예들에 따른 메모리 시스템을 포함하는 컴퓨터 시스템을 나타내는 블록도이다.
컴퓨터 시스템(3000), 예컨대, 모바일 장치, 데스크탑 컴퓨터, 및 서버는 본 발명의 실시 예들에 따른 메모리 시스템(3400)을 채용할 수 있다.
컴퓨터 시스템(3000)는 버스들(3500)에 전기적으로 연결된 CPU(central processing unit, 3100), RAM(3200), 사용자 인터페이스(3300), 및 메모리 시스템(3400)을 포함할 수 있다. 상술한 호스트는 컴퓨터 시스템(3000)의 CPU(3100), RAM(3200), 및 사용자 인터페이스(3300)을 포함할 수 있다. CPU(3100)는 전체 컴퓨터 시스템(3000)를 제어하고 및 사용자 인터페이스(3300)을 통해 사용자 명령들 입력에 상응하는 계산을 수행할 수 있다. RAM(3200)은 CPU(3100)의 데이터 메모리로 동작할 수 있다. CPU(3100)는 라이트/리드 데이터 to/from 메모리 시스템(3400)로부터 데이터를 리드하거나, 시스템(3400)로 데이터를 라이트할 수 있다.
상술한 바와 같이, 메모리 시스템(3400)는 메모리 컨트롤러(3410) 및 메모리 장치(3420)를 포함할 수 있다. 메모리 컨트롤러(3410)는 인코더 및 디코더를 포함할 수 있고, 메모리 장치(3420)는 복수의 메모리 셀들을 포함하는 셀 어레이를 포함할 수 있다.
본 발명의 실시 예들에 따라, 메모리 컨트롤러(3410)는 도 1 내지 도 4B에서 설명된 메모리 컨트롤러(1000)로 구현될 수 있다.
메모리 장치(3420)는 도 1 내지 도 4B에서 설명된 메모리 장치들(311~38t)로 구현될 수 있다.
도 6은 본 발명의 실시 예들에 따른 메모리 카드를 나타내는 블록도이다.
도 1 내지 도 4B에 도시된 본 발명의 실시 예들에 따른 메모리 시스템(900, 300 또는 400)은 메모리 카드(4000)일 수 있다. 예컨대, 메모리 카드(4000)는 eMMC(embedded multimedia card) 또는 secure digital (SD) card를 포함할 수 있다. 도 6에 도시된 바와 같이, 메모리 카드(4000)는 메모리 컨트롤러(4100), 비휘발성 메모리(4200), 및 포트 영역(4300)을 포함할 수 있다. 메모리 컨트롤러(4100)는 도 1 내지 도 4B에서 설명된 컨트롤러(1000)에 의해 구현될 수 있다. 도 6에 도시된 비휘발성 메모리(4200)는 도 1 내지 도 4B에서 설명된 메모리 장치들(311~38t)로 구현될 수 있다.
메모리 컨트롤러(4100)는 인코더 및 디코더를 포함할 수 있다. 인코더 및 디코더는 본 발명에 따른 인코딩 방법 및 디코딩 방법을 수행할 수 있다. 메모리 컨트롤러(4100)는 사전 설정된 프로토콜을 준수하여 포트 영역(4300)을 통해 외부 호스트와 통신할 수 있다. 프로토콜은 eMMC 프로토콜, SD 프로토콜, SATA(Serial ATA) 프로토콜, SAS(Serial Attached SCSI) 프로토콜, 또는 USB(Universal Serial Bus) 프로토콜일 수 있다. 비휘발성 메모리(4200)는 리테인(retain) 데이터를 저장하는 메모리 셀들을 포함할 수 있다. 리테인 데이터는 전원이 공급되지 않아도 계속해서 저장되는 데이터일 수 있다. 예컨대, 비휘발성 메모리(4200)는 플래시 메모리, MRAM(magnetic random access) 메모리, R(resistance)RAM, F(ferroelectric)RAM, 또는 상 변화 메모리(Phase Change Memory)를 포함할 수 있다.
본 발명의 실시 예들에 따라, 메모리 컨트롤러(4100) 및 메모리 장치(4200) 각각은 메모리 컨트롤러(1000) 및 메모리 장치(2000)로 구현될 수 있다.
도 7은 본 발명의 실시 예들에 따른 메모리 시스템을 포함하는 네트워크 시스템을 나타내는 블록도이다.
도 7에 도시된 바와 같이, 네트워크 시스템(5000)은 네트워크(5200)를 통해 연결된 서버 시스템(5100) 및 복수의 터미널들(5300, 5400, 및 5500)을 포함할 수 있다. 서버 시스템(5100)은 복수의 터미널들(5300, 5400, 및 5500)로부터 수신한 요청들에 상응하는 데이터를 저장하기 위한 SSD(5120), 및 네트워크(5200)에 연결된 복수의 터미널들(5300, 5400, 및 5500)로부터 수신한 요청을 처리하기 위한 서버(5110)를 포함할 수 있다. 여기서, SSD(5120)는 본 발명의 실시 예들에 따른 메모리 시스템일 수 있다.
본 발명의 실시 예들에 따라, SSD(5120)는 도 1 내지 도 4B에 설명된 메모리 시스템(900, 300 또는 400)로 구현될 수 있다.
한편, 본 발명의 실시 예에 따른 메모리 시스템은 다양한 패키지 중 하나를 통해 장착될 수 있다. 예컨대, 메모리 시스템은 본 발명의 실시 예들에 따라 패키지 온 패키지(package on package, PoP), 볼 그리드 어레이(ball grid arrays, BGAs), 칩 스케일 패키지들(chip scale packages, CSPs), 플라스틱 리디드 칩 캐리어(plastic leaded Chip Carrier, PLCC), 플라스틱 듀얼 인-라인 패키지(plastic dual in-line package, PDIP), 다이 인 와플 팩(die in waffle pack), 다이 인 웨이퍼 폼(die in wafer form), 칩 온 보드(Chip on board, COB), 세라믹 듀얼 인-라인 패키지(ceramic dual in-line package, CERDIP), 플라스틱 메트릭쿼드 플랫 팩(plastic metricquad flat pack, MQFP), 씬 쿼드 플랫팩(thin quad flatpack, TQFP), 스몰 아웃라인(small outline, SOIC), 쉬링크 스몰 아웃라인 패키지(shrink small outline package, SSOP), 씬 스몰 아웃라인(thin small outline, TSOP), 씬 쿼드 플랫(thin quad flatpack, TQFP), 시스템 인 패키지(system in package, SIP), 멀티 칩 패키지(multi chip package, MCP), 웨이퍼-레벨 조성 패키지(wafer-level fabricated package, WFP), 웨이퍼-레벨 처리 스택 패키지(wafer-level processed stack package, WSP), 등을 포함하는 패키지들을 통해 장착될 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
111: 마이크로 프로세서
112: RAM
113: ROM
116: 메모리 인터페이스
900: 메모리 시스템
1000: 컨트롤러
1100: 인코더
1200: 디코더
2000: 메모리 장치

Claims (10)

  1. 메모리 시스템의 제1 채널의 제1 복수의 비휘발성 메모리 장치들;
    상기 메모리 시스템의 제2 채널의 제2 복수의 비휘발성 메모리 장치들; 및
    제1 메모리 장치 및 제2 메모리 장치 사이에 제1 인터커넥션을 포함하고,
    상기 제1 메모리 장치는 상기 제1 복수의 비휘발성 메모리 장치들 중 하나이고,
    상기 제2 메모리 장치는 상기 제2 복수의 비휘발성 메모리 장치들 중 하나이고,
    상기 제1 복수의 메모리 장치들 각각은 제1 커뮤니케이션 버스에 연결되고,
    상기 제2 복수의 메모리 장치들 각각은 제2 커뮤니케이션 버스에 연결된 메모리 시스템.
  2. 제1항에 있어서, 상기 제1 메모리 장치는
    제1 리드 데이터를 요청하는 제1 리드 요청을 컨트롤러로부터 수신하고,
    상기 제1 리드 요청에 포함된 경로 정보에 기초하여, 상기 제1 커뮤니케이션 버스로 상기 제1 리드 데이터를 출력하는 것 및 상기 제1 인터커넥션으로 상기 제1 리드 데이터를 출력하는 것 중 어느 하나를 선택하는 메모리 시스템
  3. 제1항에 있어서, 상기 제1 메모리 장치는
    제어 로직;
    메모리 셀 어레이;
    페이지 버퍼; 및
    디멀티플렉서를 포함하고,
    상기 디멀티플렉서는 상기 페이지 버퍼로부터 데이터를 수신하고, 상기 제1 인터커넥션으로부터 데이터를 수신하고,
    상기 제어 로직으로부터 수신한 제어 신호에 기초하여, 상기 제1 인터커넥션을 통해 상기 제2 메모리 장치로 데이터를 출력하는 것, 및 상기 제1 커뮤니케이션 버스로 데이터를 출력하는 것 중 하나를 선택하는 메모리 시스템.
  4. 제1항에 있어서,
    상기 제1 메모리 장치는 로어 입/출력(I/O) 패드를 포함하고, 이를 통해 상기 제1 메모리 장치는 상기 제1 인터커넥션에 연결되고,
    상기 제2 메모리 장치는 어퍼 I/O 패드를 포함하고, 이를 통해 상기 제2 메모리 장치는 상기 제1 인터커넥션에 연결되는 메모리 시스템.
  5. 제4항에 있어서,
    상기 제1 복수의 비휘발성 메모리 장치들 각각은 제1 복수의 분리된 메모리 셀 어레이들을 포함하고,
    상기 제2 복수의 비휘발성 메모리 장치들 각각은 제2 복수의 분리된 메모리 셀 어레이들을 포함하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 제1 복수의 비휘발성 메모리 장치들 각각은 제1 채널 입/출력(I/O) 패드들을 포함하고, 이를 통해 상기 제1 복수의 메모리 장치들은 상기 제1 커뮤니케이션 버스에 연결되고,
    상기 제2 복수의 비휘발성 메모리 장치들 각각은 제2 채널 입/출력(I/O) 패드들을 포함하고, 이를 통해 상기 제2 복수의 메모리 장치들은 상기 제2 커뮤니케이션 버스에 연결되는 메모리 시스템.
  7. 제6항에 있어서,
    상기 제1 메모리 장치는 로어 I/O 패드를 포함하고, 이를 통해 상기 제1 메모리 장치는 상기 제1 인터커넥션에 연결되고,
    상기 제2 메모리 장치는 어퍼 I/O 패드를 포함하고, 이를 통해 상기 제1 메모리 장치는 상기 제1 인터커넥션에 연결되는 메모리 시스템.
  8. 제6항에 있어서,
    상기 제1 복수의 비휘발성 메모리 장치들 각각은 제1 복수의 분리된 메모리 셀 어레이들을 포함하고,
    상기 제2 복수의 비휘발성 메모리 장치들 각각은 제2 복수의 분리된 메모리 셀 어레이들을 포함하는 메모리 시스템.
  9. 복수의 채널들을 포함하는 메모리 시스템에 있어서,
    컨트롤러; 및
    복수의 비휘발성 메모리 장치들을 포함하고,
    상기 복수의 불휘발성 메모리 장치들은 상기 복수의 채널들 중 하나에 할당되고,
    상기 복수의 채널들은 복수의 커뮤니케이션 버스들에 각각 상응하고,
    상기 복수의 채널들의 각각의 경우, 상기 복수의 불휘발성 메모리 장치들 가운데 상기 채널에 할당된 불휘발성 메모리 장치들은 상기 메모리 채널에 상응하는 상기 커뮤니케이션 버스를 통해 상기 컨트롤러에 연결되고,
    상기 컨트롤러는 제1 메모리 장치로부터 제1 데이터를 요청하는 리드 요청을 생성하고,
    상기 리드 요청은 상기 제1 메모리 장치가 상기 제2 메모리 장치로 상기 제1 데이터를 출력하도록 지시하는 경로 정보를 포함하고,
    상기 제1 메모리 장치 및 상기 제2 메모리 장치는 상기 복수의 비휘발성 메모리 장치들 중 어느 두개의 메모리 장치이고,
    상기 제1 메모리 장치 및 상기 제2 메모리 장치는 상기 복수의 채널들 중 서로 다른 채널들에 각각 할당되고,
    상기 복수의 비휘발성 메모리 장치들 각각은 상기 복수의 채널들의 어느 하나에 할당된 메모리 시스템.
  10. 제9항에 있어서,
    제1 메모리 장치 및 상기 제2 메모리 장치 사이의 제1 인터커넥션을 더 포함하는 메모리 시스템.
KR1020160088856A 2015-07-16 2016-07-13 복수의 채널들의 세미-네트워크(semi-network) 토폴로지(topology)를 포함하는 메모리 시스템 KR102664765B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/801,241 2015-07-16
US14/801,241 US10127165B2 (en) 2015-07-16 2015-07-16 Memory system architecture including semi-network topology with shared output channels

Publications (2)

Publication Number Publication Date
KR20170009769A true KR20170009769A (ko) 2017-01-25
KR102664765B1 KR102664765B1 (ko) 2024-05-10

Family

ID=57775967

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160088856A KR102664765B1 (ko) 2015-07-16 2016-07-13 복수의 채널들의 세미-네트워크(semi-network) 토폴로지(topology)를 포함하는 메모리 시스템

Country Status (2)

Country Link
US (1) US10127165B2 (ko)
KR (1) KR102664765B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102541897B1 (ko) 2018-08-27 2023-06-12 에스케이하이닉스 주식회사 메모리 시스템
KR20200034360A (ko) 2018-09-21 2020-03-31 에스케이하이닉스 주식회사 내부채널을 통해 서로 간에 연결된 다수의 메모리 시스템을 포함하는 데이터 처리 시스템
US11037626B2 (en) * 2018-11-28 2021-06-15 Samsung Electronics Co., Ltd. Nonvolatile memory devices including memory planes and memory systems including the same
US11657858B2 (en) * 2018-11-28 2023-05-23 Samsung Electronics Co., Ltd. Nonvolatile memory devices including memory planes and memory systems including the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110264851A1 (en) * 2006-12-07 2011-10-27 Tae-Keun Jeon Memory system and data transmitting method thereof
US20150261698A1 (en) * 2012-10-12 2015-09-17 Huawei Technologies Co., Ltd. Memory system, memory module, memory module access method, and computer system

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI376603B (en) 2007-09-21 2012-11-11 Phison Electronics Corp Solid state disk storage system with a parallel accessing architecture and a solid state disk controller
JP2010176646A (ja) 2009-02-02 2010-08-12 Toshiba Information Systems (Japan) Corp メモリシステムおよびメモリシステムのインターリーブ制御方法
KR101662824B1 (ko) 2009-07-08 2016-10-06 삼성전자주식회사 고체 상태 드라이브 장치 및 그것의 구동 방법
US8495332B2 (en) 2009-07-24 2013-07-23 Apple Inc. Controller for optimizing throughput of read operations
JP5596143B2 (ja) 2010-06-29 2014-09-24 パナソニック株式会社 不揮発性記憶システム、メモリシステム用の電源回路、フラッシュメモリ、フラッシュメモリコントローラ、および不揮発性半導体記憶装置
US8271723B1 (en) 2011-03-04 2012-09-18 Stec, Inc. Isolation devices for high performance solid state drives
JP2012221038A (ja) 2011-04-05 2012-11-12 Toshiba Corp メモリシステム
US8994133B2 (en) 2011-12-20 2015-03-31 Stec, Inc. Multi-layer input/output pad ring for solid state device controller
JP5597224B2 (ja) 2012-05-11 2014-10-01 株式会社東芝 情報記憶装置およびメモリ異常処理方法
KR101988430B1 (ko) 2012-11-12 2019-06-13 삼성전자주식회사 메모리 컨트롤러 및 그것을 포함하는 사용자 시스템

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110264851A1 (en) * 2006-12-07 2011-10-27 Tae-Keun Jeon Memory system and data transmitting method thereof
US20150261698A1 (en) * 2012-10-12 2015-09-17 Huawei Technologies Co., Ltd. Memory system, memory module, memory module access method, and computer system

Also Published As

Publication number Publication date
US20170017590A1 (en) 2017-01-19
KR102664765B1 (ko) 2024-05-10
US10127165B2 (en) 2018-11-13

Similar Documents

Publication Publication Date Title
US10846017B2 (en) Secure digital (SD) to NVMe buffer manager
TWI809435B (zh) 半導體記憶裝置及半導體記憶裝置動作之方法
KR102147359B1 (ko) 비휘발성 메모리 장치의 관리 방법 및 비휘발성 메모리 장치
CN108572933A (zh) 用于直接存储器存取的数据缓冲器指针找取
KR20180006101A (ko) 메모리 시스템 및 이의 동작 방법
KR20110014919A (ko) 불휘발성 메모리 시스템 및 그것의 인터리브 유닛 구성 방법
CN106980581B (zh) 存储器件及操作其的方法
KR101984789B1 (ko) 반도체 메모리 장치
US8301835B2 (en) Apparatuses and methods providing redundant array of independent disks access to non-volatile memory chips
KR20170009769A (ko) 복수의 채널들의 세미-네트워크(semi-network) 토폴로지(topology)를 포함하는 메모리 시스템
TW201926044A (zh) 記憶體系統及控制方法
KR20130098642A (ko) 저장 장치
KR20160031099A (ko) 저장 장치 및 그것을 포함하는 데이터 저장 시스템의 가비지 컬렉션 방법
US20120284469A1 (en) Memory system and bad block management method
US11360711B2 (en) Storage device temporarily suspending internal operation to provide short read response time for read request from host
US10635350B2 (en) Task tail abort for queued storage tasks
CN104637534A (zh) 半导体存储器件及操作其的方法
KR102069274B1 (ko) 메모리 제어 방법
KR20170001235A (ko) 메모리 시스템 및 그것의 동작 방법
KR102219759B1 (ko) 저장 장치, 그것을 포함하는 데이터 저장 시스템 및 그것의 동작 방법
EP4191588A1 (en) Nonvolatile memory device, controller for controlling the same, storage device having the same, and operating method thereof
US9311257B2 (en) Semiconductor memory device, memory system and method of operating the same
US20210181980A1 (en) Storage System and Method for Improving Utilization of a Communication Channel between a Host and the Storage System
TWI775283B (zh) 記憶系統
US11862262B2 (en) Memory system

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right