KR20170008390A - Delay locked loop based clock recovery device and receive device including the same - Google Patents

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Abstract

According to the present invention, a delay locked loop-based clock recovery device is disclosed. The delay locked loop-based clock recovery device comprises: a clock generating unit for generating a clock signal from an input signal; a bandwidth setting unit for detecting the input signal, setting a bandwidth according to a frequency of the input signal, and providing a bandwidth mode signal; and a delaying unit for delaying the clock signal in response to the bandwidth mode signal, generating a plurality of sampling clock signals through a delay of the clock signal, and providing the sampling clock signal to the clock generating unit.

Description

지연고정루프 기반의 클럭 복원 장치 및 이를 구비한 수신 장치{DELAY LOCKED LOOP BASED CLOCK RECOVERY DEVICE AND RECEIVE DEVICE INCLUDING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a delay locked loop based clock recovery apparatus and a receiving apparatus having the same.

본 발명은 디스플레이 장치에 관한 것으로, 더 상세하게는 자동으로 주파수 대역폭을 설정할 수 있는 지연고정루프 기반의 클럭 복원 장치 및 이를 구비한 수신 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device, and more particularly, to a delay locked loop-based clock recovery device capable of automatically setting a frequency bandwidth and a receiving device having the same.

일반적으로, 디스플레이 장치는 디스플레이 패널, 게이트 드라이버, 소스 드라이버, 및 타이밍 컨트롤러 등을 포함한다.Generally, the display device includes a display panel, a gate driver, a source driver, and a timing controller.

디스플레이 패널은 복수 개의 게이트 라인과 복수 개의 데이터 라인을 구비하고, 게이트 드라이버는 게이트 라인에 게이트 구동 전압을 공급한다. 소스 드라이버는 데이터 라인에 데이터 전압을 공급하고, 타이밍 컨트롤러는 데이터 신호 사이에 클럭 신호가 임베드(Embed)된 입력 신호를 소스 드라이버에 제공한다.The display panel has a plurality of gate lines and a plurality of data lines, and the gate driver supplies a gate driving voltage to the gate lines. The source driver supplies the data voltage to the data line, and the timing controller provides the source driver with an input signal in which a clock signal is embedded between the data signals.

소스 드라이버는 타이밍 컨트롤러로부터 입력 신호를 수신하고, 입력 신호로부터 데이터 신호 및 클럭 신호를 복원하며, 데이터 신호에 상응하는 데이터 전압을 디스플레이 패널에 제공한다.The source driver receives the input signal from the timing controller, restores the data signal and the clock signal from the input signal, and provides the data voltage corresponding to the data signal to the display panel.

이러한 소스 드라이버는 입력 신호로부터 클럭 신호를 복원하는 클럭 복원부 및 입력 신호로부터 데이터 신호를 복원하는 직렬-병렬 변환부를 구비한 수신 장치와, 복원된 데이터 신호를 그에 상응하는 데이터 전압으로 변환하는 디지털-아날로그 변환부, 및 변환된 데이터 전압을 디스플레이 패널에 출력하는 출력 회로 등을 포함할 수 있다.The source driver includes a clock recovery unit for recovering a clock signal from an input signal, a receiving unit having a serial-to-parallel conversion unit for recovering a data signal from the input signal, and a digital-to-analog conversion unit for converting the recovered data signal into a corresponding data voltage. Analog converter, and an output circuit for outputting the converted data voltage to the display panel.

한편, 종래 기술에 의한 수신 장치의 클럭 복원부는 저주파 또는 고주파의 단일 주파수 대역폭에서 동작하는 지연 고정 루프를 포함한다.Meanwhile, the clock recovery unit of the prior art receiver includes a delay locked loop operating in a single frequency bandwidth of a low frequency or a high frequency.

그런데, 이러한 종래 기술은 초기 설정된 단일 주파수 대역폭에서만 동작하므로 넓은 주파수 대역폭이 요구되는 디스플레이 장치에 적용하는데 한계가 있다. 따라서, 넓은 주파수 대역폭에서 동작할 수 있고 주파수 대역폭을 유동적으로 설정할 수 있는 클럭 복원부 및 이를 구비한 수신 장치가 요구되고 있다.However, since the conventional art operates only in a single initial frequency bandwidth, it is limited in application to a display device requiring a wide frequency bandwidth. Accordingly, there is a demand for a clock recovery unit capable of operating in a wide frequency bandwidth and capable of flexibly setting a frequency bandwidth and a receiving apparatus having the same.

대한민국 등록특허 10-1169210(실리콘웍스, 등록일: 2012.07.23)Korean Registered Patent No. 10-1169210 (SiliconeWorks, registered July 23, 2012)

본 발명이 해결하고자 하는 기술적 과제는 입력 신호의 주파수에 따라 자동으로 주파수 대역폭을 설정할 수 있는 지연고정루프 기반의 클럭 복원 장치 및 이를 구비한 수신 장치를 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a delay locked loop based clock recovery apparatus capable of automatically setting a frequency bandwidth according to the frequency of an input signal and a receiving apparatus having the same.

본 발명이 해결하고자 하는 다른 기술적 과제는 설정된 주파수 대역폭에 상응하는 대역폭 모드 신호에 대응하여 지연부의 지연시간을 조절함으로써 주파수 대역폭을 유동적으로 가변할 수 있는 지연고정루프 기반의 클럭 복원 장치 및 이를 구비한 수신 장치를 제공하는데 있다.According to another aspect of the present invention, there is provided a delay locked loop-based clock recovery apparatus capable of flexibly varying a frequency bandwidth by adjusting a delay time of a delay unit corresponding to a bandwidth mode signal corresponding to a set frequency bandwidth, Receiving apparatus.

본 발명의 지연고정루프 기반의 클럭 복원 장치는, 입력 신호로부터 클럭 신호를 생성하는 클럭 생성부; 상기 입력 신호를 감지하고, 상기 입력 신호의 주파수에 따라 대역폭을 설정하며, 대역폭 모드 신호를 제공하는 대역폭 설정부; 및 상기 대역폭 모드 신호에 대응하여 상기 클럭 신호를 지연하고, 상기 클럭 신호의 지연을 통해서 다수의 샘플링 클럭 신호를 생성하며, 상기 샘플링 클럭 신호를 상기 클럭 생성부에 제공하는 지연부;를 포함한다.According to another aspect of the present invention, there is provided a delay locked loop based clock recovery apparatus including: a clock generating unit generating a clock signal from an input signal; A bandwidth setting unit for detecting the input signal, setting a bandwidth according to a frequency of the input signal, and providing a bandwidth mode signal; And a delay unit delaying the clock signal in response to the bandwidth mode signal, generating a plurality of sampling clock signals through the delay of the clock signal, and providing the sampling clock signal to the clock generation unit.

본 발명의 지연고정루프 기반의 클럭 복원 장치를 구비한 수신 장치는, 샘플링 클럭 신호를 이용하여 입력 신호로부터 데이터 신호를 복원하는 직렬-병렬 변환부; 및 상기 입력 신호로부터 클럭 신호를 복원하고, 상기 클럭 신호를 지연하여 다수의 상기 샘플링 클럭 신호를 생성하며, 상기 입력 신호의 주파수에 따라 대역폭을 설정하는 클럭 복원부;를 포함한다.A receiver including a delay locked loop based clock recovery apparatus of the present invention includes a serial-to-parallel converter for recovering a data signal from an input signal using a sampling clock signal; And a clock recovery unit for restoring a clock signal from the input signal, generating a plurality of the sampling clock signals by delaying the clock signal, and setting a bandwidth according to the frequency of the input signal.

상술한 바와 같이, 본 발명은 입력 신호의 주파수를 감지하고, 입력 신호의 주파수에 따라 자동으로 주파수 대역폭을 설정할 수 있다. 따라서, 본 발명의 지연고정루프 기반의 클럭 복원부가 구비된 수신 장치는 입력 신호의 주파수에 따라 대역폭을 유동적으로 가변할 수 있다.As described above, the present invention can detect the frequency of the input signal and automatically set the frequency bandwidth according to the frequency of the input signal. Therefore, the receiving apparatus provided with the delay locked loop based clock recovery unit of the present invention can flexibly vary the bandwidth according to the frequency of the input signal.

또한, 본 발명은 입력 신호의 주파수에 따라 대역폭을 가변할 수 있으므로 넓은 주파수 대역폭을 요구하는 디스플레이 장치에 적용할 수 있고, 설계 과정에서 대역폭 변경을 용이하게 할 수 있다.Further, since the bandwidth can be varied according to the frequency of the input signal, the present invention can be applied to a display device requiring a wide frequency bandwidth, and the bandwidth can be easily changed during the design process.

도 1은 본 발명의 지연고정루프 기반의 클럭 복원부를 구비한 수신 장치의 실시예를 설명하기 위한 블록도이다.
도 2는 도 1의 클럭 복원부가 구동하는 대역폭을 설명하기 위한 도면이다.
도 3은 도 1의 클럭 복원부의 실시예를 설명하기 위한 블록도이다.
도 4는 도 3의 지연셀의 실시예를 설명하기 위한 회로도이다.
도 5는 도 3의 대역폭 설정부의 실시예를 설명하기 위한 블록도이다.
도 6은 입력 신호가 저주파인 경우 도 5의 대역폭 설정부의 동작을 설명하기 위한 타이밍도이다.
도 7은 입력 신호가 고주파인 경우 도 5의 대역폭 설정부의 동작을 설명하기 위한 타이밍도이다.1 is a block diagram for explaining an embodiment of a receiving apparatus having a delay locked loop based clock recovery unit of the present invention.
FIG. 2 is a diagram for explaining a bandwidth driven by the clock recovery unit of FIG. 1;
3 is a block diagram for explaining an embodiment of the clock recovery unit of FIG.
Fig. 4 is a circuit diagram for explaining an embodiment of the delay cell of Fig. 3; Fig.
5 is a block diagram for explaining an embodiment of the bandwidth setting unit of FIG.
6 is a timing chart for explaining the operation of the bandwidth setting unit of FIG. 5 when the input signal is low frequency.
7 is a timing chart for explaining the operation of the bandwidth setting unit of FIG. 5 when the input signal is high frequency.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. It is to be understood that the terminology used herein is for the purpose of description and should not be interpreted as limiting the scope of the present invention.

본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.The embodiments described in the present specification and the configurations shown in the drawings are preferred embodiments of the present invention and are not intended to represent all of the technical ideas of the present invention and thus various equivalents and modifications Can be.

도 1은 본 발명의 지연고정루프 기반의 클럭 복원부(20)를 구비한 수신 장치의 실시예를 설명하기 위한 블록도이다. 본 실시예의 구성 설명에 앞서 입력 신호(CED: Clock Embedded Data)에 대해 간략히 설명하면 다음과 같다.1 is a block diagram for explaining an embodiment of a receiving apparatus having a delay locked loop-based clock recovery unit 20 of the present invention. The input signal (CED: Clock Embedded Data) will be described briefly before the description of the configuration of this embodiment.

입력 신호(CED)는 타이밍 컨트롤러(도시되지 않음)로부터 제공되는 신호로, 데이터 신호(DATA) 사이에 더미 신호(DM)와 클럭 신호(CLK)가 임베드된 CEDS(Clock Embedded Data Signaling) 방식의 프로토콜로 제공되는 신호이다. The input signal CED is a signal provided from a timing controller (not shown). The input signal CED is a clocked data signal (CEDS) protocol in which a dummy signal DM and a clock signal CLK are embedded between data signals DATA. ≪ / RTI >

입력 신호(CED)는 클럭 훈련(Clock Training) 구간과 데이터 전송 구간에서 다른 포맷을 갖고 전송된다. 입력 신호(CED)는 클럭 훈련 구간에 클럭 신호(CLK)만을 포함하는 포맷을 가지며, 데이터 전송 구간에 클럭 신호(CLK)가 데이터 신호(DATA) 사이에 임베드된 포맷을 갖는다. The input signal (CED) is transmitted in a different format in the clock training interval and the data transmission interval. The input signal CED has a format including only the clock signal CLK in the clock training section and has a format in which the clock signal CLK is embedded between the data signals DATA in the data transmission period.

여기서, 클럭 훈련 구간은 클럭 신호(CLK)의 안정화를 위해 클럭 신호(CLK)만 포함하는 포맷의 입력 신호(CED)를 전송하는 구간으로 이해될 수 있으며, 데이터 전송 구간은 클럭 신호(CLK)가 안정화되면 데이터 신호(DATA) 사이에 클럭 신호(CLK)를 임베드한 포맷의 입력 신호(CED)를 전송하는 구간으로 이해될 수 있다.Here, the clock training period may be understood as a period for transmitting the input signal CED having a format including only the clock signal CLK for stabilizing the clock signal CLK, and the data transmission period may be a period during which the clock signal CLK is It can be understood that it is an interval for transmitting the input signal CED in the format in which the clock signal CLK is embedded between the data signals DATA.

그리고, 입력 신호(CED)는 차동 신호(Differential Signaling) 방식 또는 단일 신호(Single-ended Signaling) 방식으로 전송될 수 있으며, 입력 신호(CED)에 포함된 클럭 신호(CLK) 및 데이터 신호(DATA)는 동일한 레벨의 진폭으로 구성될 수 있다.The input signal CED may be transmitted by a differential signaling method or a single-ended signaling method. The clock signal CLK and the data signal DATA included in the input signal CED, May be configured with the same level of amplitude.

도 1을 참고하면, 본 발명의 실시예는 직렬-병렬 변환부(10) 및 클럭 복원부(20)를 포함한다.Referring to FIG. 1, an embodiment of the present invention includes a serial-parallel conversion unit 10 and a clock recovery unit 20.

직렬-병렬 변환부(10)는 클럭 복원부(20)에서 생성된 샘플링 클럭 신호(SCK1, SCK2, ~ SCK2N+1; N은 자연수)를 사용하여 입력 신호(CED)로부터 데이터 신호(DATA)를 복원한다. 데이터 신호(DATA)에는 화상 데이터가 포함될 수 있다. 화상 데이터는 디지털-아날로그 컨버터(DAC)에 의해 데이터 전압(계조 전압)으로 변환되고, 데이터 전압은 출력 회로(도시되지 않은)에 의해 디스플레이 패널에 제공된다.Serial-to-parallel converter 10, a clock recovery unit 20, the sampling clock signal generated in; data signal from an input signal (CED) using (SCK 1, SCK 2, ~ SCK 2N + 1 N : natural number) ( DATA). The data signal DATA may include image data. The image data is converted to a data voltage (gradation voltage) by a digital-analog converter (DAC), and the data voltage is provided to a display panel by an output circuit (not shown).

클럭 복원부(20)는 입력 신호(CED)로부터 클럭 신호(CLK)를 복원하고, 클럭 신호(CLK)를 이용하여 적어도 하나 이상의 샘플링 클럭 신호(SCK1, SCK2, ~ SCK2N+1)를 생성한다. The clock recovery unit 20 restores the clock signal CLK from the input signal CED and outputs at least one or more sampling clock signals SCK 1 , SCK 2 to SCK 2N + 1 using the clock signal CLK .

이러한 클럭 복원부(20)는 직렬 연결된 다수의 지연셀(52, 도 3에 도시)을 구비한 지연부(50, 도 3에 도시)을 포함하며, 지연부(50)의 지연셀(52)들을 통해서 다수의 샘플링 클럭 신호(SCK1, SCK2, ~ SCK2N+1)를 생성한다. 지연부(50)의 지연셀(52)들은 입력 신호(CED)의 주파수에 따라 설정된 대역폭에 상응하는 대역폭 모드 신호(BWMODE)에 대응하여 지연시간이 조절될 수 있도록 구성한다. 이에 대한 설명은 도 3을 참조하여 후술한다.The clock recovery unit 20 includes a delay unit 50 (shown in FIG. 3) having a plurality of serially connected delay cells 52 (shown in FIG. 3), and the delay cell 52 of the delay unit 50, (SCK 1 , SCK 2 , ~ SCK 2N + 1 ) through the clock signal lines (SCK). The delay cells 52 of the delay unit 50 are configured so that the delay time can be adjusted corresponding to the bandwidth mode signal BWMODE corresponding to the bandwidth set according to the frequency of the input signal CED. A description thereof will be given later with reference to Fig.

도 2는 도 1의 클럭 복원부(20)가 구동하는 대역폭을 설명하기 위한 도면이다.FIG. 2 is a diagram for explaining a bandwidth driven by the clock recovery unit 20 of FIG.

도 2의 (a)는 고주파에서 구동하는 지연고정루프(Delay Locked Loop)의 동작 범위를 나타내고, 도 2의 (b)는 저주파에서 구동하는 지연고정루프의 동작 범위를 나타내며, 도 2의 (c)는 저주파 및 고주파에서 구동하는 지연고정루프의 동작 범위를 나타낸다.2 (a) shows an operation range of a delay locked loop driven at a high frequency, FIG. 2 (b) shows an operation range of a delay locked loop driven at a low frequency, ) Represents the operating range of the delay locked loop operating at low and high frequencies.

본 실시예는 도 2의 (c)와 같이, 저주파 및 고주파의 다중 주파수 대역폭에서 구동하는 지연고정루프 기반의 클럭 복원 장치 및 이를 구비한 수신 장치를 제공하고자 한다.As shown in (c) of FIG. 2, the present embodiment provides a delay locked loop based clock recovery apparatus driven in a multi-frequency bandwidth of a low frequency and a high frequency and a reception apparatus having the same.

이를 위해 본 실시예는 입력 신호(CED)의 주파수에 따라 자동으로 주파수 대역폭을 설정하고, 주파수 대역폭에 상응하는 대역폭 모드 신호(BWMODE)에 대응하여 지연부(50)의 지연시간이 조절될 수 있도록 구성한다.To this end, the present embodiment sets the frequency bandwidth automatically according to the frequency of the input signal CED, and adjusts the delay time of the delay unit 50 in accordance with the bandwidth mode signal BWMODE corresponding to the frequency bandwidth .

도 3은 도 1의 클럭 복원부(20)의 실시예를 설명하기 위한 블록도이다.3 is a block diagram for explaining an embodiment of the clock recovery unit 20 of FIG.

도 3을 참고하면, 클럭 복원부(20)는 클럭 생성부(30), 대역폭 설정부(40), 지연부(50), 위상차 검출기(60), 전하펌프(70), 및 루프필터(80)를 포함한다. 3, the clock recovery unit 20 includes a clock generation unit 30, a bandwidth setting unit 40, a delay unit 50, a phase difference detector 60, a charge pump 70, and a loop filter 80 ).

입력 신호(CED)는 클럭 훈련 구간에 클럭 신호(CLK)만을 포함하는 포맷을 가지며, 데이터 전송 구간에 클럭 신호(CLK)가 데이터 신호(DATA) 사이에 임베드된 포맷을 갖는다.  The input signal CED has a format including only the clock signal CLK in the clock training section and has a format in which the clock signal CLK is embedded between the data signals DATA in the data transmission period.

클럭 생성부(30)는 클럭 훈련 구간에 입력 신호(CED)에 포함된 클럭 신호(CLK)를 마스터 클럭 신호(MCLK)로 복원하고, 데이터 전송 구간에 입력 신호(CED)로부터 마스터 클럭 신호(MCLK)의 에지(Edge)를 복원하며, 지연부(50)으로부터 제공되는 복수 개의 샘플링 클럭 신호(SCK1, SCK2, ~ SCK2N + 1 ; N은 자연수) 중 적어도 하나 이상을 이용하여 마스터 클럭 신호(MCLK)의 나머지 부분을 복원한다.The clock generating unit 30 restores the clock signal CLK included in the input signal CED to the master clock signal MCLK during the clock training interval and outputs the master clock signal MCLK And uses the at least one of the plurality of sampling clock signals SCK 1 , SCK 2 , and SCK 2N + 1 (N is a natural number) provided from the delay unit 50 to generate a master clock signal (MCLK).

상기와 같은 입력 신호(CED)에 포함된 클럭 신호(CLK)의 복원에 대한 설명은 본 출원인이 제안한 바 있는 "대한민국 등록특허 10-1169210" 에 개시되어 있다.A description of restoration of the clock signal CLK included in the input signal CED as described above is disclosed in the Korean Registered Patent No. 10-1169210 proposed by the present applicant.

대역폭 설정부(40)는 클럭 훈련 구간에 입력 신호(CED)를 감지하고, 입력 신호(CED)와 내부에서 생성되는 발진 신호(OSC, 도 5에 도시)와의 주파수 관계에 따라 대역폭을 설정하며, 설정한 대역폭에 상응하는 대역폭 모드 신호(BWMODE)를 생성하며, 지연부(50)에 제공한다. 대역폭 모드 신호(BWMODE)는 지연부(50)의 지연시간 조절에 이용된다. The bandwidth setting unit 40 detects the input signal CED in the clock training interval and sets the bandwidth according to the frequency relationship between the input signal CED and the internally generated oscillation signal OSC (shown in FIG. 5) Generates a bandwidth mode signal BWMODE corresponding to the set bandwidth, and provides the bandwidth mode signal BWMODE to the delay unit 50. The bandwidth mode signal BWMODE is used to adjust the delay time of the delay unit 50.

본 실시예는 설명의 간략화를 위해 입력 신호(CED)의 주파수에 따라 두 개의 대역폭에서 구동하는 것으로 설명한다. 물론, 다중 대역폭에서 구동하는 것으로 구성할 수 있다. The present embodiment is described as driving in two bandwidths according to the frequency of the input signal CED for the sake of simplicity of explanation. Of course, it can be configured to operate in multiple bandwidths.

일례로, 대역폭 설정부(40)는 입력 신호(CED)와 발진 신호(OSC)와의 주파수 관계에 따라 두 개의 대역폭에서 구동하는 것으로 설정할 수 있다. 이때, 대역폭 설정부(40)는 한 비트의 대역폭 모드 신호(BWMODE)를 이용하여 두 개의 대역폭을 구분하고, 한 비트의 대역폭 모드 신호(BWMODE)를 지연부(50)에 제공하도록 구성한다.For example, the bandwidth setting unit 40 may be configured to operate in two bandwidths according to the frequency relationship between the input signal CED and the oscillation signal OSC. At this time, the bandwidth setting unit 40 divides the two bandwidths by using the one-bit bandwidth mode signal BWMODE, and provides the one-bit bandwidth mode signal BWMODE to the delay unit 50.

또한, 대역폭 설정부(40)는 입력 신호(CED)와 발진 신호(OSC)와의 주파수 관계에 따라 네 개의 대역폭에서 구동하는 것으로 설정할 수 있다. 이때, 대역폭 설정부(40)는 두 비트의 대역폭 모드 신호(BWMODE)를 이용하여 네 개의 대역폭을 구분하고, 두 비트의 대역폭 모드 신호(BWMODE)를 지연부(50)에 제공하도록 구성한다. 이러한 대역폭 설정부(40)의 내부 구성은 도 5를 참조하여 후술한다.In addition, the bandwidth setting unit 40 can be set to operate in four bandwidths according to the frequency relationship between the input signal CED and the oscillation signal OSC. At this time, the bandwidth setting unit 40 divides the four bandwidths using the two-bit bandwidth mode signal BWMODE and provides the two-bit bandwidth mode signal BWMODE to the delay unit 50. The internal configuration of the bandwidth setting unit 40 will be described later with reference to FIG.

지연부(50)는 클럭 생성부(30)로부터 마스터 클럭 신호(MCLK)를 수신하고, 마스터 클럭 신호(MCLK)를 지연시켜 복수 개의 샘플링 클럭 신호(SCK1, SCK2, ~ SCK2N+1)를 생성한다. 이러한 지연부(50)는 직렬 연결된 다수개의 지연셀(52)을 포함하고, 두 개의 지연셀(52)을 하나의 단위로 하여 복수 개의 샘플링 클럭 신호(SCK1, SCK2, ~ SCK2N + 1)를 생성한다. 여기서, 샘플링 클럭 신호(SCK1, SCK2, ~ SCK2N + 1)는 클럭 생성부(210)에 제공되어 마스터 클럭 신호(MCLK)의 복원에 이용되고, 직렬-병렬 변환부(10)에 제공되어 데이터 신호(DATA)의 복원에 이용된다. 그리고, 샘플링 클럭 신호(SCK1)와 샘플링 클럭 신호(SCK2N+1)는 위상차 검출기(60)에 제공되어 위상차에 상응하는 지연부(50)의 지연시간 조절을 위한 제어 전압(VCTRL) 생성에 이용된다.The delay unit 50 receives the master clock signal MCLK from the clock generation unit 30 and delays the master clock signal MCLK to generate a plurality of sampling clock signals SCK 1 , SCK 2 , ..., SCK 2N + 1 , . The delay unit 50 includes a plurality of delay cells 52 connected in series and outputs a plurality of sampling clock signals SCK 1 , SCK 2 , ..., SCK 2N + 1 ). Here, the sampling clock signals SCK 1 , SCK 2 , and SCK 2N + 1 are provided to the clock generator 210 to be used for restoring the master clock signal MCLK and provided to the serial-to-parallel converter 10 And is used for restoration of the data signal DATA. Then, the generated sampling clock signal (SCK 1) and the sampling clock signal (SCK 2N + 1) is the control voltage (VCTRL) for delay time control of the delay section 50 corresponding to the phase difference is provided to the phase detector 60 .

지연부(50)는 루프필터(80)로부터 제어 전압(VCTRL)을 수신하고, 대역폭 설정부(40)로부터 대역폭 모드 신호(BWMODE)를 수신한다. 지연부(50)은 제어 전압(VCTRL) 및 대역폭 모드 신호(BWMODE)에 대응하여 각 지연셀(52)들의 지연시간을 조절한다. 제어 전압(VCTRL) 및 대역폭 모드 신호(BWMODE)에 의한 지연시간 조절에 대한 설명은 도 4를 참조하여 후술한다.The delay unit 50 receives the control voltage VCTRL from the loop filter 80 and receives the bandwidth mode signal BWMODE from the bandwidth setting unit 40. [ The delay unit 50 adjusts the delay time of each delay cell 52 corresponding to the control voltage VCTRL and the bandwidth mode signal BWMODE. The control of the delay time by the control voltage VCTRL and the bandwidth mode signal BWMODE will be described later with reference to Fig.

위상차 검출기(60)는 지연부(50)로부터 샘플링 클럭 신호(SCK1)와 샘플링 클럭 신호(SCK2N+1)를 수신하고, 두 신호의 위상차에 대응하여 업 신호(UP) 또는 다운 신호(DN)를 선택적으로 활성화하며, 업 신호(UP) 또는 다운 신호(DN)를 전하펌프(70)에 제공한다.The phase difference detector 60 receives the sampling clock signal SCK 1 and the sampling clock signal SCK 2N + 1 from the delay unit 50 and outputs the up signal UP or the down signal DN And provides the up signal UP or the down signal DN to the charge pump 70. [

전하 펌프(70)는 업 신호(UP) 또는 다운 신호(DN)에 대응하여 전하가 충전 또는 방전되는 출력 전압을 루프필터(80)에 제공하고, 루프필터(80)는 전하펌프(240)로부터 제공되는 출력 전압에 대응하여 제어 전압(VCTRL)을 지연부(50)에 제공한다. 제어전압(VCTRL)은 지연셀(52)의 구동 스위치(DP1,DP2, DN1,DN2, 도 4에 도시)를 구동하는 전압으로 이용되고, 샘플링 클럭신호(SCK1, SCK2N+1)의 위상차에 따라 값이 결정된다.The charge pump 70 provides an output voltage to the loop filter 80 that charges or discharges charges corresponding to the up signal UP or the down signal DN and the loop filter 80 receives the output voltage from the charge pump 240 And supplies the control voltage VCTRL to the delay unit 50 corresponding to the provided output voltage. The phase difference between the control voltage (VCTRL) is a driving switch is used as a voltage for driving the (DP1, DP2, DN1, DN2, shown in FIG. 4), a sampling clock signal (SCK 1, SCK 2N + 1 ) of the delay cell 52 The value is determined according to the following equation.

도 4는 도 3의 지연셀(52)의 실시예를 설명하기 위한 회로도이다.4 is a circuit diagram for explaining an embodiment of the delay cell 52 of FIG.

도 3 및 도 4를 참고하면, 지연부(50)는 직렬 연결된 다수개의 지연셀(52)들을 포함하고, 각 지연셀(52)들은 인버터(52a), 구동 스위치(DP1,DP2, DN1,DN2), 모드 스위치(MP1, MN1) 및 지연 캐패시터(CL)를 포함한다. 도 4는 직렬 연결된 다수의 지연셀(52)들 중 마스터 클럭 신호(MCLK)를 수신하여 지연하는 첫 번째 지연셀을 예시한다.3 and 4, the delay unit 50 includes a plurality of delay cells 52 connected in series and each delay cell 52 includes an inverter 52a, drive switches DP1, DP2, DN1, DN2 ), Mode switches (MP1, MN1), and a delay capacitor (CL). FIG. 4 illustrates a first delay cell receiving and delaying a master clock signal MCLK among a plurality of serially connected delay cells 52.

인버터(52a)는 풀업 소자(P1) 및 풀다운 소자(N1)를 포함하고, 마스터 클럭 신호(MCLK)에 대응하여 풀업 또는 풀다운 구동하며, 전류(IDP) 또는 전류(IDN)의 경로를 형성한다.The inverter 52a includes a pull-up element P1 and a pull-down element N1 and is pulled up or pulled down corresponding to the master clock signal MCLK to form a path of a current IDP or a current IDN.

구동 스위치(DP1, DP2)는 제어 전압(VCTRL_P)에 대응하여 전류(IDP1, IDP2)의 경로를 형성하고, 구동 스위치(DN1, DN2)는 제어 전압(VCTRL_N)에 대응하여 전류(IDN1, IDN2)의 경로를 형성한다. 여기서, VCTRL_P는 샘플링 클럭신호(SCK1, SCK2N+1)의 위상차에 대응하여 전하가 방전된 제어전압(VCTRL)을 나타내고, VCTRL_N는 샘플링 클럭신호(SCK1, SCK2N+1)의 위상차에 대응하여 전하가 충전된 제어전압(VCTRL)을 나타낸다. The drive switches DP1 and DP2 form paths of currents IDP1 and IDP2 corresponding to the control voltage VCTRL_P and the drive switches DN1 and DN2 form current paths IDN1 and IDN2 corresponding to the control voltage VCTRL_N, . Here, VCTRL_P is the phase difference between the sampling clock signal (SCK 1, SCK 2N + 1 ) in response to the phase difference represents the electric charge is discharged, the control voltage (VCTRL) of, VCTRL_N the sampling clock signal (SCK 1, SCK 2N + 1 ) Represents the control voltage VCTRL corresponding to the charge.

모드 스위치(MP1, MN1)는 대역폭 설정부(40)로부터 제공되는 대역폭 모드 신호(BWMODE)에 대응하여 구동 스위치(DP2, DN2)에 의해 형성된 전류(IDP2, IDN2)의 경로를 활성화한다.The mode switches MP1 and MN1 activate the path of the currents IDP2 and IDN2 formed by the drive switches DP2 and DN2 in response to the bandwidth mode signal BWMODE provided from the bandwidth setting unit 40. [

지연 캐패시터(CL)는 인버터(52a)의 풀업 구동시 전류(IDP)에 의해 충전되고, 인버터(52a)의 풀다운 구동시 전류(IDN)에 의해 방전된다. 이러한 지연 캐패시터(CL)는 전류(IDP, IDN)가 증가하는 경우 충방전 시간이 짧아지고, 전류(IDP, IDN)가 감소하는 경우 충방전 시간이 길어진다.The delay capacitor CL is charged by the current IDP during the pull-up operation of the inverter 52a and discharged by the current IDN during the pull-down operation of the inverter 52a. The delay capacitor CL has a shorter charge / discharge time when the currents IDP and IDN are increased and a longer charge / discharge time when the currents IDP and IDN are decreased.

상기와 같이 구성된 지연셀(52)의 지연시간을 설명하면 다음과 같다. 입력 신호(CED)가 고주파인 경우 대역폭 설정부(40)는 하이(High)의 로직 신호를 대역폭 모드 신호(BWMODE)로 제공하고, 입력 신호(CED)가 저주파인 경우 대역폭 설정부(40)는 로우(Low)의 로직 신호를 대역폭 모드 신호(BWMODE)로 제공하는 것으로 설명한다.The delay time of the delay cell 52 constructed as described above will now be described. When the input signal CED is high frequency, the bandwidth setting unit 40 provides a high logic signal as the bandwidth mode signal BWMODE. When the input signal CED is low frequency, the bandwidth setting unit 40 And to provide a low logic signal as the bandwidth mode signal BWMODE.

먼저, 대역폭 모드 신호(BWMODE)가 하이(High)인 경우, 전류(IDP)는 전류(IDP1)와 전류(IDP2)의 합이 되고, 전류(IDN)는 전류(IDN1)와 전류(IDN2)의 합이 된다.First, when the bandwidth mode signal BWMODE is high, the current IDP becomes the sum of the current IDP1 and the current IDP2, the current IDN becomes the sum of the current IDN1 and the current IDN2 Sum.

이때, 지연 캐패시터(CL)의 충전시간은 병렬 연결된 구동 스위치(DP1, DP2)의 저항 값과 지연 캐패시터(CL)의 용량 값의 곱으로 연산되고, 방전시간은 병렬 연결된 구동 스위치(DN1, DN2)의 저항 값과 지연 캐패시터(CL)의 용량 값의 곱으로 연산된다. The charging time of the delay capacitor CL is calculated by multiplying the resistance value of the driving switches DP1 and DP2 connected in parallel and the capacitance value of the delay capacitor CL and the discharging time is controlled by the driving switches DN1 and DN2, And the capacitance value of the delay capacitor CL.

구동 스위치(DP1, DP2)의 저항 값은 전류(IDP1, IDP2)와 반비례의 관계가 있으므로 전류(IDP)가 커져 충전시간이 짧아지고, 구동 스위치(DN1, DN2)의 저항 값 역시 전류(IDN1, IDN2)와 반비례의 관계가 있으므로 전류(IDN)가 커켜 방전시간도 짧아진다. Since the resistance value of the drive switches DP1 and DP2 is in inverse proportion to the currents IDP1 and IDP2, the current IDP becomes large to shorten the charging time, and the resistance values of the drive switches DN1 and DN2 also become equal to the currents IDN1, IDN2), the current (IDN) is increased and the discharge time is also shortened.

이와 같이 입력 신호(CED)가 고주파인 경우 대역폭 모드 신호(BWMODE)에 의해 모드 스위치(MP1, MN1)가 턴온되어 전류(IDP, IDN)가 증가되므로 지연셀(52)의 지연시간은 짧아진다.When the input signal CED is high frequency, the mode switches MP1 and MN1 are turned on by the bandwidth mode signal BWMODE to increase the currents IDP and IDN, so that the delay time of the delay cell 52 becomes short.

다음으로, 대역폭 모드 신호(BWMODE)가 로우(Low)인 경우, 인버터(52a)의 풀업 구동시 전류(IDP)는 전류(IDP1)가 되고, 인버터(52a)의 풀다운 구동시 전류(IDN)는 전류(IDN1)가 된다.Next, when the bandwidth mode signal BWMODE is low, the current IDP during pull-up operation of the inverter 52a becomes the current IDP1, and the current IDN during the pull-down operation of the inverter 52a is Current IDN1.

이때, 지연 캐패시터(CL)의 충전시간은 구동 스위치(DP1)의 저항 값과 지연 캐패시터(CL)의 용량 값의 곱으로 연산되고, 방전시간은 구동 스위치(DN1)의 저항 값과 지연 캐패시터(CL)의 용량 값의 곱으로 연산된다. The charging time of the delay capacitor CL is calculated by multiplying the resistance value of the driving switch DP1 by the capacitance value of the delay capacitor CL and the discharging time is calculated by multiplying the resistance value of the driving switch DN1 by the resistance value of the delay capacitor CL ). ≪ / RTI >

구동 스위치(DP1)의 저항 값은 전류(IDP1)와 반비례의 관계가 있으므로 전류(IDP)가 작아져 충전시간이 길어지고, 구동 스위치(DN1)의 저항 값 역시 전류(IDN1)와 반비례의 관계가 있으므로 전류(IDN)가 작아져 방전시간도 길어진다. Since the resistance value of the drive switch DP1 is in inverse proportion to the current IDP1, the current IDP becomes small to increase the charging time, and the resistance value of the drive switch DN1 is inversely proportional to the current IDN1 Therefore, the current IDN becomes smaller and the discharge time becomes longer.

이와 같이 입력 신호(CED)가 저주파인 경우 대역폭 모드 신호(BWMODE)에 의해 모드 스위치(MP1, MN1)가 턴오프되어 전류(IDP, IDN)가 감소하므로 지연셀(52)의 지연시간은 길어진다.When the input signal CED is low frequency, the mode switches MP1 and MN1 are turned off by the bandwidth mode signal BWMODE to reduce the currents IDP and IDN, so that the delay time of the delay cell 52 becomes long .

도 4는 설명의 간략화를 위해 두 개의 대역폭에서 구동하는 것으로 설명하였으나, 다중 대역폭에서 구동하는 지연셀(52)을 구성할 경우 병렬 연결되는 구동 스위치들의 개수도 그 만큼 늘어나고, 대역폭 모드 신호(BWMODE)도 한 비트에서 다수 개의 비트 신호로 제공되는 것으로 구성할 수 있다.However, in the case of configuring the delay cell 52 driving in the multi-bandwidth mode, the number of the driving switches connected in parallel also increases, and the bandwidth mode signal BWMODE is increased, May also be provided as a plurality of bit signals from one bit.

도 5는 도 3의 대역폭 설정부(40)의 실시예를 설명하기 위한 블록도이다.5 is a block diagram for explaining an embodiment of the bandwidth setting unit 40 of FIG.

도 5를 참고하면, 대역폭 설정부(40)는 전달부(42), 발진기(44) 및 주파수 비교부(46)를 포함한다.5, the bandwidth setting unit 40 includes a transmitting unit 42, an oscillator 44, and a frequency comparing unit 46. [

전달부(42)는 락 신호(LOCK)에 대응하여 입력 신호(CED)를 주파수 비교부(46)에 전달한다. 여기서, 락 신호(LOCK)는 클럭 훈련 구간과 데이터 전송 구간을 구분하는 신호로, 본 실시예에서는 클럭 훈련 구간에 로우 상태이고 데이터 전송 구간에 하이 상태를 갖는다. 이러한 락 신호(LOCK)는 클럭 신호(CLK)가 안정화되면 로우 상태에서 하이 상태로 변경된다. The transfer unit 42 transfers the input signal CED to the frequency comparator 46 in response to the lock signal LOCK. Here, the lock signal LOCK is a signal that distinguishes between a clock training interval and a data transmission interval. In the present embodiment, the lock signal LOCK has a low state during a clock training interval and a high state during a data transmission interval. This lock signal LOCK is changed from the low state to the high state when the clock signal CLK is stabilized.

일례로, 전달부(42)는 락 신호(LOCK)의 반전신호를 수신하는 논리곱 연산소자로 구성하고, 락 신호(LOCK)가 로우 상태일 때 입력 신호(CED)를 주파수 비교부(46)에 전달한다. 즉, 전달부(42)는 락 신호(LOCK)가 로우 상태인 클럭 훈련 구간에 입력 신호(CED)를 주파부 비교부(46)에 전달한다. 결국, 대역폭 설정부(40)는 전달부(42)에 의해 클럭 훈련 구간에 클럭 신호만을 포함하는 입력 신호(CED)를 감지한다.발진기(44)는 일정한 주파수를 갖는 발진 신호(OSC)를 생성하여 주파수 비교부(46)에 제공한다. 발진 신호(OSC)는 입력 신호(CED)와의 주파수 관계에 따라 클럭 복원부(20)의 대역폭 설정에 이용되는 신호로, 입력 신호(CED)의 주파수보다 고주파로 설정될 수 있다. For example, when the lock signal LOCK is in a low state, the transfer unit 42 may be configured as a logic multiplication element that receives an inversion signal of the lock signal LOCK, . That is, the transmitting unit 42 transmits the input signal CED to the frequency comparing unit 46 during the clock training period in which the lock signal LOCK is in a low state. The bandwidth setting unit 40 detects the input signal CED including only the clock signal in the clock training interval by the transfer unit 42. The oscillator 44 generates an oscillation signal OSC having a constant frequency And provides it to the frequency comparator 46. The oscillation signal OSC is a signal used for setting the bandwidth of the clock recovery unit 20 according to the frequency relationship with the input signal CED and may be set to a higher frequency than the frequency of the input signal CED.

주파수 비교부(46)는 입력 신호(CED)와 발진 신호(OSC)의 주파수를 비교하고, 그 비교결과에 따라 대역폭 모드 신호(BWMODE)를 생성하며, 대역폭 모드 신호(BWMODE)를 지연부(50)의 각 지연셀(52)들에 제공한다. 일례로, 주파수 대역폭을 두 개로 구분하는 경우 주파수 비교부(46)는 발진 신호(OSC)와 입력 신호(CED)의 주파수 관계에 따라 로우 또는 하이 상태의 로직 신호를 대역폭 모드 신호(BWMODE)로 지연부(50)에 제공할 수 있다.The frequency comparator 46 compares the frequency of the input signal CED with the oscillation signal OSC and generates a bandwidth mode signal BWMODE according to the comparison result and outputs the bandwidth mode signal BWMODE to the delay unit 50 To each of the delay cells 52 of the memory cell array. For example, when the frequency bandwidth is divided into two, the frequency comparator 46 delays the logic signal in the low or high state to the bandwidth mode signal BWMODE according to the frequency relationship between the oscillation signal OSC and the input signal CED. (50). ≪ / RTI >

주파수 비교부(46)는 카운터(46a) 및 대역폭 결정부(46b)를 포함한다.The frequency comparing unit 46 includes a counter 46a and a bandwidth determining unit 46b.

카운터(46a)는 전달부(42)로부터 입력 신호(CED)를 인에이블 신호(EN)로 수신하고, 발진기(44)로부터 발진 신호(OSC)를 수신한다. 카운터(46a)는 입력 신호(CED)의 반주기 동안 수신되는 발진 신호(OSC)의 상승 에지를 카운팅하고, 카운팅 결과에 상응하는 카운팅 신호(CNT[0:3])를 대역폭 결정부(46b)에 제공하며, 입력 신호(CED)의 반주기 동안 수신되는 발진 신호(OSC)를 내부발진 신호(OSC_IN)로 대역폭 결정부(46b)에 제공한다. The counter 46a receives the input signal CED as the enable signal EN from the transfer unit 42 and receives the oscillation signal OSC from the oscillator 44. [ The counter 46a counts the rising edge of the oscillation signal OSC received during the half period of the input signal CED and outputs the counting signal CNT [0: 3] corresponding to the counting result to the bandwidth determining section 46b And provides the oscillation signal OSC received during the half period of the input signal CED to the bandwidth determining unit 46b as the internal oscillation signal OSC_IN.

일례로, 카운터(46a)는 발진 신호(OSC)가 로우에서 하이로 천이될 때마다 카운터 신호(CNT[0:3])를 출력하는 다수 개의 T-플립플롭(T-Flip-Flop)으로 구성할 수 있다.For example, the counter 46a is composed of a plurality of T-flip-flops that output a counter signal CNT [0: 3] every time the oscillation signal OSC transitions from low to high. can do.

대역폭 결정부(46b)는 카운터(46a)로부터 카운터 신호(CNT[0:3]) 및 내부발진 신호(OSC_IN)를 수신하고, 카운터 신호(CNT[0:3])에 따라 입력 신호(CED)의 주파수 대역폭을 결정하며, 주파수 대역폭에 상응하는 대역폭 모드 신호(BWMODE)를 내부발진 신호(OSC_IN)에 동기하여 지연부(50)에 제공한다. The bandwidth determining unit 46b receives the counter signal CNT [0: 3] and the internal oscillation signal OSC_IN from the counter 46a and outputs the input signal CED according to the counter signal CNT [0: 3] And provides a bandwidth mode signal BWMODE corresponding to the frequency bandwidth to the delay unit 50 in synchronization with the internal oscillation signal OSC_IN.

이러한 대역폭 결정부(46b)는 클럭 훈련 구간(LOCK=L)에 대역폭 모드 신호(BWMODE)를 한번 생성하고, 락 신호(LOCK)가 다시 로우 상태가 될 때까지 유지하는 것으로 구성할 수 있다. The bandwidth determining unit 46b may be configured to generate the bandwidth mode signal BWMODE once during the clock training interval LOCK = L and to maintain the bandwidth mode signal BWMODE until the lock signal LOCK becomes low again.

일례로, 대역폭 결정부(46b)는 카운터 신호(CNT[0:3])에 대응하여 논리 연산하는 논리 연산소자와, 논리 연산소자의 출력 신호(NUM, 도 6에 도시)를 내부발진 신호(OSC_IN)에 동기하여 대역폭 모드 신호(BWMODE)로 출력하는 D-플립플롭(D-Flip-Flop)으로 구성할 수 있다.For example, the bandwidth determining unit 46b includes a logic operation element for performing logical operation corresponding to the counter signal CNT [0: 3] and an output signal (NUM (shown in FIG. 6) And a D-flip-flop for outputting a bandwidth mode signal BWMODE in synchronization with the OSC_IN signal.

이와 같이 대역폭 설정부(40)는 전달부(42)를 통해서 클럭 훈련 구간(LOCK=L)에 입력 신호(CED)를 감지하고, 주파수 비교부(46)를 통해서 입력 신호(CED)와 발진 신호(OSC)와의 주파수 관계에 따라 대역폭을 설정하며, 설정한 대역폭에 상응하는 대역폭 모드 신호(BWMODE)를 생성하며, 지연부(50)에 제공한다The bandwidth setting unit 40 detects the input signal CED at the clock training interval LOCK through the transfer unit 42 and outputs the input signal CED and the oscillation signal CEL through the frequency comparator 46. [ (OSC), generates a bandwidth mode signal BWMODE corresponding to the set bandwidth, and provides the bandwidth mode signal BWMODE to the delay unit 50

상기와 같이 구성된 대역폭 설정부(40)의 동작을 타이밍도를 참조하여 설명하면 다음과 같다. 본 실시예는 설명의 간략화를 위해 두 개의 대역폭에서 구동하는 것으로 설명한다.The operation of the bandwidth setting unit 40 configured as described above will be described with reference to timing diagrams. This embodiment is described as driving in two bandwidths for the sake of simplicity of explanation.

도 6은 입력 신호(CED)가 저주파인 경우 도 5의 대역폭 설정부(40)의 동작을 설명하기 위한 타이밍도이다.6 is a timing chart for explaining the operation of the bandwidth setting unit 40 of FIG. 5 when the input signal CED is low frequency.

도 5 및 도 6을 참고하면, 대역폭 설정부(40)는 클럭 훈련 구간(LOCK=L)에 입력 신호(CED)를 수신하고, 입력 신호(CED)의 반주기 동안 수신되는 발진 신호(OSC)의 상승 에지를 카운팅한다.5 and 6, the bandwidth setting unit 40 receives the input signal CED at the clock training interval (LOCK = L), and the bandwidth setting unit 40 sets the bandwidth of the oscillation signal OSC received during the half period of the input signal CED Count the rising edge.

대역폭 설정부(40)는 발진 신호(OSC)의 상승 에지가 미리 설정된 기준치만큼 카운팅되면 NUM 신호를 활성화하고, 내부발진 신호(OSC_IN)의 하강 에지에 동기하여 NUM 신호의 반전 신호를 대역폭 모드 신호(BWMODE)로 생성한다. 여기서, NUM 신호는 대역폭 결정부(46b)의 내부에서 발진 신호(OSC)의 상승 에지가 기준치만큼 카운팅되면 활성화되는 신호이다. The bandwidth setting unit 40 activates the NUM signal when the rising edge of the oscillation signal OSC is counted by a preset reference value and outputs the inverted signal of the NUM signal as the bandwidth mode signal BWMODE). Here, the NUM signal is a signal activated when the rising edge of the oscillation signal OSC is counted by the reference value within the bandwidth determining unit 46b.

대역폭 설정부(40)는 락 신호(LOCK)가 다시 하이에서 로우로 천이 될 때까지 대역폭 모드 신호(BWMODE)의 로직 상태를 로우로 유지한다.The bandwidth setting unit 40 holds the logic state of the bandwidth mode signal BWMODE low until the lock signal LOCK again transitions from high to low.

이와 같이 대역폭 설정부(40)는 입력 신호(CED)가 저주파로 판정되면 로우 상태의 대역폭 모드 신호(BWMODE)를 생성하고, 지연시간 조절에 이용되는 대역폭 모드 신호(BWMODE)를 지연부(50)의 각 지연셀(52)들에 제공한다.The bandwidth setting unit 40 generates a low bandwidth mode signal BWMODE when the input signal CED is determined to be a low frequency and outputs the bandwidth mode signal BWMODE used for adjusting the delay time to the delay unit 50. [ To each of the delay cells 52 of FIG.

도 7은 입력 신호(CED)가 고주파인 경우 도 5의 대역폭 설정부(40)의 동작을 설명하기 위한 타이밍도이다.FIG. 7 is a timing chart for explaining the operation of the bandwidth setting unit 40 of FIG. 5 when the input signal CED is high frequency.

도 5 및 도 7을 참고하면, 대역폭 설정부(40)는 클럭 훈련 구간(LOCK=L)에 입력 신호(CED)를 수신하고, 입력 신호(CED)의 반주기 동안 수신되는 발진 신호(OSC)의 상승 에지를 카운팅한다.5 and 7, the bandwidth setting unit 40 receives the input signal CED at the clock training interval (LOCK = L), and the bandwidth setting unit 40 sets the bandwidth of the oscillation signal OSC received during the half period of the input signal CED Count the rising edge.

대역폭 설정부(40)는 발진 신호(OSC)의 상승 에지가 미리 설정된 기준치 미만으로 카운팅되면 마지막 내부발진 신호(OSC_IN)의 하강 에지에 동기하여 대역폭 모드 신호(BWMODE)를 하이 상태로 생성한다. The bandwidth setting unit 40 generates the bandwidth mode signal BWMODE in a high state in synchronization with the falling edge of the last internal oscillation signal OSC_IN when the rising edge of the oscillation signal OSC is counted below a preset reference value.

대역폭 설정부(40)는 락 신호(LOCK)가 다시 로우로 천이 될 때까지 대역폭 모드 신호(BWMODE)의 로직 상태를 하이로 유지한다.The bandwidth setting unit 40 keeps the logic state of the bandwidth mode signal BWMODE high until the lock signal LOCK transitions low again.

이와 같이 대역폭 설정부(40)는 입력 신호(CED)가 고주파로 판정되면 하이 상태의 대역폭 모드 신호(BWMODE)를 생성하고, 지연시간 조절에 이용되는 대역폭 모드 신호(BWMODE)를 지연부(50)의 각 지연셀(52)들에 제공한다.The bandwidth setting unit 40 generates a bandwidth mode signal BWMODE in a high state when the input signal CED is high frequency and outputs a bandwidth mode signal BWMODE used for delay time adjustment to the delay unit 50. [ To each of the delay cells 52 of FIG.

상술한 바와 같이, 본 발명은 클럭 훈련 구간에 입력 신호(CED)의 주파수를 감지하고, 감지한 입력 신호(CED)의 주파수에 따라 주파수 대역폭을 설정할 수 있으므로, 넓은 주파수 대역폭을 요구하는 디스플레이 장치에 적용할 수 있고 용이하게 주파수 대역폭을 변경할 수 있다.As described above, the present invention can detect the frequency of the input signal (CED) in the clock training interval and set the frequency bandwidth according to the frequency of the sensed input signal (CED), so that the display device Applicable and can easily change the frequency bandwidth.

10 : 직렬-병렬 변환부 20 : 클럭 복원부
30 :클럭 생성부 40 : 대역폭 설정부
42 : 전달부 44 : 발진기
46 : 주파수 비교부 46a : 카운터
46b : 대역폭 결정부 50 : 지연부
52 : 지연셀 60 : 위상차 검출기
70 : 전하펌프 80 : 루프필터10: serial-parallel conversion unit 20: clock recovery unit
30: clock generating unit 40: bandwidth setting unit
42: transmitting portion 44: oscillator
46: Frequency comparator 46a: Counter
46b: bandwidth determining unit 50: delay unit
52: delay cell 60: phase difference detector
70: charge pump 80: loop filter

Claims (15)

입력 신호로부터 클럭 신호를 생성하는 클럭 생성부;
상기 입력 신호를 감지하고, 상기 입력 신호의 주파수에 따라 대역폭을 설정하며, 대역폭 모드 신호를 제공하는 대역폭 설정부; 및
상기 대역폭 모드 신호에 대응하여 상기 클럭 신호를 지연하고, 상기 클럭 신호의 지연을 통해서 다수의 샘플링 클럭 신호를 생성하며, 상기 샘플링 클럭 신호를 상기 클럭 생성부에 제공하는 지연부;
를 포함하는 지연고정루프 기반의 클럭 복원 장치.A clock generator for generating a clock signal from an input signal;
A bandwidth setting unit for detecting the input signal, setting a bandwidth according to a frequency of the input signal, and providing a bandwidth mode signal; And
A delay unit for delaying the clock signal in response to the bandwidth mode signal, generating a plurality of sampling clock signals through the delay of the clock signal, and providing the sampling clock signal to the clock generating unit;
And a delay locked loop based clock recovery unit. 제 1 항에 있어서, 상기 대역폭 설정부는
상기 입력 신호와 내부에서 생성되는 발진 신호 간의 주파수 관계에 따라 상기 대역폭을 설정하는 지연고정루프 기반의 클럭 복원 장치.The apparatus of claim 1, wherein the bandwidth setting unit
Wherein the bandwidth is set according to a frequency relationship between the input signal and an internally generated oscillation signal. 제 1 항에 있어서,
상기 대역폭 설정부는 클럭 훈련 구간에 상기 입력 신호를 감지하도록 설정된 지연고정루프 기반의 클럭 복원 장치.The method according to claim 1,
Wherein the bandwidth setting unit is configured to detect the input signal in a clock training interval. 제 2 항에 있어서, 상기 대역폭 설정부는
상기 발진 신호를 생성하는 발진기; 및
상기 입력 신호 및 상기 발진 신호를 수신하고, 상기 입력 신호의 반주기 동안 수신되는 상기 발진 신호를 카운팅하며, 카운팅 결과에 따라 상기 대역폭을 설정하고, 상기 대역폭에 상응하는 상기 대역폭 모드 신호를 상기 지연부에 제공하는 주파수 비교부;
를 포함하는 지연고정루프 기반의 클럭 복원 장치.3. The apparatus of claim 2, wherein the bandwidth setting unit
An oscillator for generating the oscillation signal; And
Wherein the control unit receives the input signal and the oscillation signal, counts the oscillation signal received during a half-cycle of the input signal, sets the bandwidth according to a counting result, and transmits the bandwidth mode signal corresponding to the bandwidth to the delay unit A frequency comparison unit for providing frequency;
And a delay locked loop based clock recovery unit. 제 4 항에 있어서, 상기 대역폭 설정부는
클럭 훈련 구간에 상기 입력 신호를 상기 주파수 비교부에 전달하는 전달부;
를 더 포함하는 지연고정루프 기반의 클럭 복원 장치.5. The apparatus of claim 4, wherein the bandwidth setting unit
A transmitter for transmitting the input signal to the frequency comparator during a clock training interval;
Further comprising a delay locked loop based clock recovery unit. 제 4 항에 있어서, 상기 주파수 비교부는
상기 입력 신호의 반주기 동안 수신되는 상기 발진 신호를 카운팅하고, 카운팅 결과에 상응하는 카운팅신호를 제공하며, 상기 입력 신호의 반주기 동안 수신되는 상기 발진 신호를 내부발진 신호로 제공하는 카운터; 및
상기 카운팅 신호에 대응하여 상기 대역폭을 결정하며, 상기 내부발진 신호에 대응하여 상기 대역폭에 상응하는 상기 대역폭 모드 신호를 상기 지연부에 제공하는 대역폭 결정부;
를 포함하는 지연고정루프 기반의 클럭 복원 장치.5. The apparatus of claim 4, wherein the frequency comparator
A counter for counting the oscillation signal received during a half-cycle of the input signal, providing a counting signal corresponding to a count result, and providing the oscillation signal received during a half-cycle of the input signal as an internal oscillation signal; And
A bandwidth determining unit for determining the bandwidth corresponding to the counting signal and for providing the bandwidth mode signal corresponding to the bandwidth to the delay unit corresponding to the internal oscillation signal;
And a delay locked loop based clock recovery unit. 제 1 항에 있어서, 상기 지연부는
상기 대역폭 모드 신호에 대응하여 상기 클럭 신호의 지연시간을 가변하도록 설정된 지연고정루프 기반의 클럭 복원 장치.The apparatus of claim 1, wherein the delay unit
And a delay time of the clock signal is varied corresponding to the bandwidth mode signal. 제 7 항에 있어서, 상기 지연부는
직렬 연결된 복수 개의 지연셀들을 포함하고,
상기 대역폭 모드 신호에 대응하여 상기 지연셀들에 공급되는 제어 전류를 증가 또는 감소시켜 상기 지연시간을 가변하는 지연고정루프 기반의 클럭 복원 장치.8. The apparatus of claim 7, wherein the delay unit
A plurality of delay cells connected in series,
Wherein the delay time is varied by increasing or decreasing a control current supplied to the delay cells in response to the bandwidth mode signal. 제 8 항에 있어서, 상기 지연셀들은 각각,
이전 지연셀의 출력 신호에 대응하여 풀업 또는 풀다운 구동하는 인버터;
상기 인버터의 풀업 또는 풀다운 구동에 대응하여 전하를 충전 또는 방전하는 지연 캐패시터;
제1 내지 제2제어 전류가 상기 지연 캐패시터에 제공되도록 제어 전압에 대응하여 제1 및 제2전류 경로들을 형성하는 구동 스위치들; 및
상기 대역폭 모드 신호에 대응하여 상기 제1 및 제2전류 경로들을 선택적으로 활성화하는 모드 스위치들;
을 포함하는 지연고정루프 기반의 클럭 복원 장치.9. The method of claim 8,
Up or pull-down drive corresponding to an output signal of the previous delay cell;
A delay capacitor for charging or discharging the electric charge corresponding to the pull-up or pull-down drive of the inverter;
Drive switches forming first and second current paths corresponding to the control voltage such that first to second control currents are provided to the delay capacitor; And
Mode switches for selectively activating the first and second current paths in response to the bandwidth mode signal;
And a delay locked loop based clock recovery unit. 샘플링 클럭 신호를 이용하여 입력 신호로부터 데이터 신호를 복원하는 직렬-병렬 변환부; 및
상기 입력 신호로부터 클럭 신호를 복원하고, 상기 클럭 신호를 지연하여 다수의 상기 샘플링 클럭 신호를 생성하며, 상기 입력 신호의 주파수에 따라 대역폭을 설정하는 클럭 복원부;
를 포함하는 지연고정루프 기반의 클럭 복원 장치를 구비한 수신 장치.A serial-to-parallel converter for recovering a data signal from an input signal using a sampling clock signal; And
A clock recovery unit for restoring a clock signal from the input signal, generating a plurality of the sampling clock signals by delaying the clock signal, and setting a bandwidth according to a frequency of the input signal;
And a delay locked loop based clock recovery device. 제 10 항에 있어서, 상기 클럭 복원부는
클럭 훈련 구간에 상기 입력 신호의 주파수와 내부에서 생성되는 발진 신호 간의 주파수 관계에 따라 상기 대역폭을 설정하고, 상기 대역폭에 대응하는 대역폭 모드 신호를 생성하며, 상기 대역폭 모드 신호에 대응하여 상기 클럭 신호의 지연시간을 가변하는 지연고정루프 기반의 클럭 복원 장치를 구비한 수신 장치.The apparatus of claim 10, wherein the clock recovery unit
And a controller for setting the bandwidth according to a frequency relationship between a frequency of the input signal and an oscillation signal generated internally in a clock training interval, generating a bandwidth mode signal corresponding to the bandwidth, A receiving apparatus having a clock recovery apparatus based on a delay locked loop for varying a delay time. 제 11 항에 있어서, 상기 클럭 복원부는
상기 입력 신호로부터 상기 클럭 신호를 생성하는 클럭 생성부;
상기 입력 신호를 감지하고, 상기 입력 신호의 주파수에 따라 상기 대역폭을 설정하며, 상기 대역폭 모드 신호를 제공하는 대역폭 설정부; 및
상기 대역폭 모드 신호에 대응하여 상기 클럭 신호를 지연하고, 상기 클럭 신호의 지연을 통해서 다수의 상기 샘플링 클럭 신호를 생성하며, 상기 샘플링 클럭 신호를 상기 클럭 생성부 및 상기 직렬-병렬 변환부에 제공하는 지연부;
를 포함하는 지연고정루프 기반의 클럭 복원 장치를 구비한 수신 장치.12. The apparatus of claim 11, wherein the clock recovery unit
A clock generator for generating the clock signal from the input signal;
A bandwidth setting unit for detecting the input signal, setting the bandwidth according to a frequency of the input signal, and providing the bandwidth mode signal; And
A clock generator for delaying the clock signal in response to the bandwidth mode signal, generating a plurality of the sampling clock signals through a delay of the clock signal, and providing the sampling clock signal to the clock generator and the serial- A delay unit;
And a delay locked loop based clock recovery device. 제 12 항에 있어서, 상기 대역폭 설정부는
클럭 훈련 구간에 상기 입력 신호를 전달하는 전달부;
발진 신호를 생성하는 발진기;
상기 입력 신호 및 상기 발진 신호를 수신하며, 상기 입력 신호의 반주기 동안 수신되는 상기 발진 신호를 카운팅하고, 카운팅 결과에 상응하는 카운팅신호를 제공하며, 상기 입력 신호의 반주기 동안 수신되는 상기 발진 신호를 내부발진 신호로 제공하는 카운터; 및
상기 카운팅 신호에 대응하여 상기 대역폭을 결정하며, 상기 내부발진 신호에 대응하여 상기 대역폭에 상응하는 상기 대역폭 모드 신호를 상기 지연부에 제공하는 대역폭 결정부;
를 포함하는 지연고정루프 기반의 클럭 복원 장치를 구비한 수신 장치.13. The apparatus of claim 12, wherein the bandwidth setting unit
A transfer unit for transferring the input signal to the clock training section;
An oscillator for generating an oscillation signal;
Counting the oscillation signal received during a half-cycle of the input signal, providing a counting signal corresponding to a count result, and outputting the oscillation signal received during a half- A counter providing an oscillation signal; And
A bandwidth determining unit for determining the bandwidth corresponding to the counting signal and for providing the bandwidth mode signal corresponding to the bandwidth to the delay unit corresponding to the internal oscillation signal;
And a delay locked loop based clock recovery device. 제 12 항에 있어서, 상기 지연부는
직렬 연결된 복수 개의 지연셀들을 포함하고,
상기 대역폭 모드 신호에 대응하여 상기 지연셀들에 공급되는 제어 전류를 증가 또는 감소시켜 지연시간을 가변하는 지연고정루프 기반의 클럭 복원 장치를 구비한 수신 장치.13. The apparatus of claim 12, wherein the delay unit
A plurality of delay cells connected in series,
And a delay locked loop based clock recovery device for increasing or decreasing a control current supplied to the delay cells in response to the bandwidth mode signal to vary a delay time. 제 14 항에 있어서, 상기 지연셀들은 각각,
이전 지연셀의 출력 신호에 대응하여 풀업 또는 풀다운 구동하는 인버터;
상기 인버터의 풀업 또는 풀다운 구동에 대응하여 전하를 충전 또는 방전하는 지연 캐패시터;
제1 내지 제2제어 전류가 상기 지연 캐패시터에 제공되도록 제어 전압에 대응하여 제1 및 제2전류 경로들을 형성하는 구동 스위치들; 및
상기 대역폭 모드 신호에 대응하여 상기 제1 및 제2전류 경로들을 선택적으로 활성화하는 모드 스위치들;
을 포함하는 지연고정루프 기반의 클럭 복원 장치를 구비한 수신 장치.
15. The method of claim 14,
Up or pull-down drive corresponding to an output signal of the previous delay cell;
A delay capacitor for charging or discharging the electric charge corresponding to the pull-up or pull-down drive of the inverter;
Drive switches forming first and second current paths corresponding to the control voltage such that first to second control currents are provided to the delay capacitor; And
Mode switches for selectively activating the first and second current paths in response to the bandwidth mode signal;
And a delay locked loop based clock recovery device.
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