KR20170000107A - 이차원 반도체 물질을 포함하는 p-n 다이오드 및 이의 제조방법 - Google Patents
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Abstract
본 발명에 따르면, CYTOP 봉쇄층을 제1 및 제2 이차원 반도체 물질을 포함하는 기판 표면 상에 형성함으로써 전기 쌍극자 모멘트를 이용한 도핑 방법과 외부 환경에 존재하는 분자들로부터 보호하기 때문에 노화 및 수명 안정성이 향상되는 효과를 달성할 수 있다.
Description
본 발명은 이차원 반도체 물질을 포함하는 p-n 다이오드 및 이의 제조방법에 관한 것이다.
나노스케일 전자 및 광학 장치의 소재로, 얇고 우수한 물리적 특성으로 인해 그래핀이 각광받아 왔고, 이를 시작으로 절연성 또는 반도체 특성을 갖는 다양한 이차원 물질에 대한 연구 및 개발이 이루어지고 있다.
상기 이차원 물질은 그래핀처럼 스카치 테이프를 이용한 기계적 박리에 의해 대부분 제작되며, 나노시트 또는 나노플레이크라고도 하며, 기존 소자의 한계를 극복할 수 있는 차세대 소재로 주목받고 있다.
대표적인 이차원 물질로, 이황화몰리브데늄(MoS2)이 있는데, 이는 n-타입 반도체 물질로, 전계효과 트랜지스터(FET)에서 우수한 캐리어 이동도(mobility)와 온/오프 비(on/off ratio) 및 아역치 스윙과 같은 특성들을 갖고 있다.
한편 텅스텐 디셀레나이드(WSe2)는 양극성 또는 p-타입 반도체 물질로, 금속 접촉, 가스 도핑 및 SiO2/p+-Si 기판 상의 역게이트 바이어스 전환 등에 의해 p-타입 반도체 특성을 나타내는 것으로 알려져 있다.
최근에는 전자장치 또는 광학장치의 핵심부품인 트랜지스터 및 다이오드에 상술한 이차원 물질을 적용하고자 하는 시도하였으나, 제작과정이 복잡하고, 계면문제 및 이차원 물질의 전사문제 등의 여러 문제들에 의해 실용화되지 못했다.
상기 기술은 모두 도핑되지 않은 이차원 물질을 사용한 것으로, 정공 캐리어 농도가 기본적으로 낮았다. 이러한 문제점을 해결하기 위하여 외부적으로 도핑을 시도한 예가 있었으나, 충분한 함량의 캐리어 농도를 안정적으로 도핑하지 못해, 여전히 정공 캐리어 농도가 낮다는 문제가 존재한다.
본 발명이 해결하고자 하는 과제는 직접 임프린팅 공정을 통해 적층된 이차원 반도체 물질 및 봉쇄층을 포함하는, 우수한 전기적 성능을 갖는 p-n 다이오드를 제공하고자 하는 것이다.
본 발명의 대표적인 일 측면에 따르면, 기판, 상기 기판 상에 일단이 서로 중첩되도록 형성된 제1, 제2 이차원 반도체 물질, 상기 제1 및 제2 이차원 반도체 물질 타단에 각각 형성된 제1 및 제2 전극; 및 상기 제1 및 2 이차원 반도체 물질을 포함한 기판 표면을 덮도록 형성된 봉쇄층을 포함하는 p-n 다이오드에 관한 것이다.
상기 제1 및 제2 이차원 반도체 물질은 서로 동일하거나 상이한 전이금속 디칼코게나이드인 것을 특징으로 한다.
상기 제1 이차원 반도체 물질은 WSe2이고, 제2 이차원 반도체 물질은 MoS2인 것을 특징으로 한다.
상기 제1 및 제2 이차원 반도체 물질은 각각의 두께가 평균 1 내지 7 ㎚인 것을 특징으로 한다.
상기 기판은 SiO2/p+-Si 또는 유리 기판인 것을 특징으로 한다.
상상기 제1 이차원 반도체 물질은 테이프 박리법 또는 고분자 스템프를 통해 형성되는 것을 특징으로 한다.
상기 제2 이차원 반도체 물질은 고분자 스템프를 이용한 박리법을 통해 형성되는 것을 특징으로 한다.
상기 봉쇄층은 불소계 수지인 것을 특징으로 한다.
상기 봉쇄층은 전기 쌍극자 모멘트를 포함한 것을 특징으로 한다.
상기 봉쇄층의 두께는 평균 100 내지 300 ㎚인 것을 특징으로 한다.
본 발명의 대표적인 다른 측면에 따르면, 아래 단계를 포함하는 p-n 다이오드의 제조방법에 관한 것이다.
Ⅰ) 기판을 준비하는 단계,
Ⅱ) 준비된 기판 상에 제1 이차원 반도체 물질을 형성하는 단계,
Ⅲ) 상기 제1 이차원 반도체 물질과 마주보는 상기 기판 상에, 상기 제1 이차원 반도체 물질과 일단이 서로 중첩되도록 제2 이차원 반도체 물질을 형성하는 단계,
Ⅳ) 상기 제1 및 제2 이차원 반도체 물질 타단에 각각 제1 및 제2 전극을 형성하는 단계 및
Ⅴ) 상기 제1 및 제2 이차원 반도체 물질을 포함한 기판 표면을 덮도록 봉쇄층을 형성하는 단계.
상기 Ⅱ) 단계는 테이프 박리법 또는 고분자 스템프를 통해 형성되는 것을 특징으로 한다.
상기 Ⅲ) 단계는, Ⅲ-1) 제2 이차원 반도체물질을 고분자 스템프의 일면에 박리시키는 단계; 및 Ⅲ-2) 상기 고분자 스템프의 제2 이차원 반도체 물질을 상기 제1 이차원 반도체 물질과 마주보되, 상기 제1 이차원 반도체 물질과 일단이 서로 중첩되는 상기 기판 위치에 정렬시켜 접착시키는 단계;로 이루어진 것을 특징으로 한다.
상기 Ⅲ) 단계에 사용된 고분자 스템프는 폴리디메틸실록산 고분자와 가교제의 혼합물이고, 상기 폴리디메틸실록산 고분자와 가교제의 혼합 중량비가 5-15 : 1인 것을 특징으로 한다.
상기 Ⅲ) 단계에 사용된 고분자 스템프는 Ⅲ-1) 폴리디메틸실록산 고분자와 가교제(cross-linker)의 혼합물을 제조하는 단계; Ⅲ-2) 상기 혼합물에 존재하는 기포를 진공챔버를 이용하여 제거하는 단계; 및 Ⅲ-3) 상기 기포가 제거된 혼합물을 성형틀에 붓고, 경화하여 고분자 스템프를 제조하는 단계;를 통해 제조된 것을 특징으로 한다.
상기 Ⅴ) 단계는 스핀코팅법으로 수행되는 것을 특징으로 한다.
상기 봉쇄층은 불소계 수지인 것을 특징으로 한다.
상기 봉쇄층은 전기 쌍극자 모멘트를 포함한 것을 특징으로 한다.
본 발명의 대표적인 또 다른 측면에 따르면, 상기 p-n 다이오드를 포함한 다양한 용도에 관한 것이다.
일예로 상기 p-n 다이오드를 포함하는 전자기기, 광검출기 등일 수 있다.
본 발명에 따르면, CYTOP 봉쇄층을 제1 및 제2 이차원 반도체 물질을 포함하는 기판 표면 상에 형성함으로써 외부 환경에 존재하는 분자들로부터 보호하기 때문에 기존 알려진 이차원 반도체 물질 기반 p-n 다이오드 대비 노화 및 수명 안정성이 향상되는 효과를 달성할 수 있다.
아울러, 상기 불소계 수지를 포함하는 봉쇄층으로부터 제공되는 전기 쌍극자 모멘트에 의하여 p-n 다이오드의 이차원 반도체 물질들에 정공 캐리어 밀도를 향상시키는 효과를 갖기 때문에 기판의 종류에 상관없이 전기적 성능이 우수한 p-n 다이오드를 제공할 수 있다.
도 1은 본 발명에 따른 이차원 반도체 물질을 포함하는 p-n 다이오드의 개념도이다. 이때 도 1a는 p-n 다이오드를 비스듬히 기울여 바라본 모습이고, 도 1b는 p-n 다이오드를 측면에서 바라본 모습이다.
도 2는 본 발명에 따른 p-n 다이오드의 사시도(a)와 단면도(b)이다.
도 3은 본 발명에 따른 p-n 다이오드의 제작과정을 나타낸 도면이다.
도 4는 실시예 1에서 WeS2와 MoS2 나노플레이크를 기판 상에 형성한, 전극을 증착하기 전의 p-n 다이오드를 광학 현미경으로 촬영한 사진이다. 내삽된 스케일바의 크기는 20 ㎛이다.
도 5는 CYTOP 봉쇄층이 형성된 실시예 1로부터 제조된 p-n 다이오드를 광학 현미경으로 촬영한 사진이다. 내삽된 스케일바의 크기는 20 ㎛이다.
도 6은 기판 상에 테이프 박리법으로 형성된 WSe2 나노플레이크의 표면형상 영상(topographic image)과 원자힘 현미경(atomic force microscope; AFM)으로 측정된 결과 그래프이다.
도 7은 기판 상에 폴리디메틸실록산 스템프를 이용하여 형성된 MoS2 나노플레이크의 표면형상 영상(topographic image)과 원자힘 현미경(atomic force microscope; AFM)으로 측정된 결과 그래프이다.
도 8a 및 8b는 CYTOP 봉쇄층의 유무에 따라 다이오드 성능 변화를 확인하기 위하여, 실시예 1, 비교예 1 및 비교예 2로부터 제작된 p-n 다이오드에 대한 각각의 전류-전압(current-voltage; I-V) 그래프이다. 이때, 도 8a는 로그 스케일(logarithmic scale)로 나타낸 전류-전압(I-V)그래프이고, 도 8b는 리니어 스케일(linear scale)로 나타낸 전류-전압(I-V)그래프이다.
도 9a는 실시예 2로부터 제작된 전계효과 트랜지스터(FET)의 전이곡선(transfer curves)(drain current-gate voltage, ID-VGS)이고, 도 9b는 실시예 3으로부터 제작된 전계효과 트랜지스터의 전이곡선(transfer curves)(drain current-gate voltage, ID-VGS)이다.
도 10a은 비교예 2로부터 제작된 p-n 다이오드의 도식적 밴드 다이어그램(energy band diagram)이고, 도 10b는 실시예 1로부터 제작된 p-n 다이오드의 도식적 밴드 다이어그램(energy band diagram)이며, 도 10c는 비교예 2로부터 제작된 p-n 다이오드의 단면을 나타낸 것이며, 도 10d는 실시예 1로부터 제작된 p-n 다이오드의 단면을 나타낸 것이다.
도 11a는 실시예 1로부터 제작된 p-n 다이오드의 검출기 또는 정류기(photo-dynamics and rectification)로써의 성능을 확인하기 위하여, 외부 레지스터(external resistor)로 동적 정류(dynamic rectification)와 동적 광반응(dynamic photo-responses)을 측정할 수 있는 시스템의 모식도이다.
도 11b는 10 Hz, VIN=+/-5 V의 사각파 형태로 인가하였을 때, 실시예 1로부터 제작된 p-n 다이오드의 출력 전압 반응(output voltage responses; VOUT) 그래프이다.
도 11c는 100 Hz, VIN=+/- 5 V의 사각파 형태로 인가하였을 때, 실시예 1로부터 제작된 p-n 다이오드의 출력 전압 반응(output voltage responses; VOUT) 그래프이다.
도 11d는 실시예 1로부터 제작된 p-n 다이오드의 광 유도된 전류-전압 그래프(photo-induced I-V)이다. 이때, 도 11d는 로그 스케일(logarithmic scale)로 나타낸 것이고, 도 11d에 내삽된 그래프는 이를 리니어 스케일(linear scale)로 나타낸 것이다.
도 11e는 1 Hz, VA=-5 V이고, 광원(R, G 및 B LED)의 온오프 시간을 1 s 주기로 전환하였을 때, 실시예 1로부터 제작된 p-n 다이오드의 시간에 따른 전류를 측정하여 나타낸 그래프이다.
도 11f는 5 Hz, VA=-5 V이고, 광원(R, G 및 B LED)의 온오프 시간을 0.2 s 주기로 전환하였을 때, 실시예 1로부터 제작된 p-n 다이오드의 시간에 따른 전류를 측정하여 나타낸 그래프이다.
도 12a는 비교예 2로부터 제작된 p-n 다이오드의 광 유도된 전류-전압 그래프(photo-induced I-V)이다. 이때, 도 12a는 로그 스케일(logarithmic scale)로 나타낸 것이고, 도 12a에 내삽된 그래프는 이를 리니어 스케일(linear scale)로 나타낸 것이다.
도 12b는 2 Hz, VA=-10 V이고, 광원(R, G 및 B LED)의 온오프 시간을 0.5 s 주기로 전환하였을 때, 비교예 2로부터 제작된 p-n 다이오드의 시간에 따른 전류(time dependent resposes; I-t)를 측정하여 나타낸 그래프이다.
도 13은 SiO2/p+-Si 기판 대신에 유리기판을 사용한 실시예 4의 p-n 다이오드의 정류 및 광역학 특성(rectification and photo-dynamics)을 측정하여 나타낸 결과들이다.
구체적으로 도 13a는 실시예 4(CYTOP encapsulation) 및 비교예 3(pristine)으로부터 제작된 p-n 다이오드에 대한 각각의 전류-전압 그래프(I-V)로, 로그 스케일(logarithmic scale)로 나타낸 것이다. 이때 그래프 내에 삽입된 사진은 실시예 4로부터 제작된 p-n 다이오드를 유리 기판 방향에서 촬영한 광학 현미경 사진이다.
도 13b는 10 Hz, VIN=+/- 5 V의 사각파 형태로 인가하였을 때, 외부 레지스터(1.5 ㏁)에서 얻어진 동적 정류를 나타낸 그래프이고, 도 13c는 10 Hz, VIN=-5~+5 V의 사인파 형태로 인가하였을 때, 외부 레지스터(1.5 ㏁)에서 얻어진 동적 정류(dynamic rectification)를 나타낸 그래프이다.
도 13d는 100 Hz, VIN=+/- 5 V의 사각파 형태로 인가하였을 때, 외부 레지스터(1.5 ㏁)에서 얻은 동적 출력 신호(dynamic VOUT signal)를 나타낸 그래프이다.
도 13e는 10 Hz, VIN=-5~+5 V의 사인파 형태로 인가하였을 때, 외부 레지스터(100 ㏁) 및 10 ㎋ 외부 커패시턴스에서 얻은 DC 출력(DC VOUT)을 나타낸 그래프이다.
도 13f는 광원(dark, R, G, B)에 따라 실시예 4로부터 제작된 p-n 다이오드의 광 유도된 전류-전압 그래프(photo-induced I-V)이다. 이때, 내삽된 사진은 Blue LED 하에서 촬영한 p-n 다이오드의 사진이다.
도 13g는 광원(R, G, B LED) 하에서 1 Hz, VIN=-5 V의 리버스 바이어스로 인가하였을 때, 실시예 4로부터 제작된 p-n 다이오드의 시간에 따른 광전류 그래프(I-t)이다.
도 13h는 실시예 4로부터 제작된 p-n 다이오드에 10 Hz, VIN=+/- 5 V의 사각파 형태로 인가하였을 때, 외부 레지스터(1.5 ㏁)에서 얻어진 동적 정류 전압(dynamic rectification voltage)이 광원(dark, R, G, B LED)에 따라 증가하는 특성을 나타낸 그래프이다.
도 2는 본 발명에 따른 p-n 다이오드의 사시도(a)와 단면도(b)이다.
도 3은 본 발명에 따른 p-n 다이오드의 제작과정을 나타낸 도면이다.
도 4는 실시예 1에서 WeS2와 MoS2 나노플레이크를 기판 상에 형성한, 전극을 증착하기 전의 p-n 다이오드를 광학 현미경으로 촬영한 사진이다. 내삽된 스케일바의 크기는 20 ㎛이다.
도 5는 CYTOP 봉쇄층이 형성된 실시예 1로부터 제조된 p-n 다이오드를 광학 현미경으로 촬영한 사진이다. 내삽된 스케일바의 크기는 20 ㎛이다.
도 6은 기판 상에 테이프 박리법으로 형성된 WSe2 나노플레이크의 표면형상 영상(topographic image)과 원자힘 현미경(atomic force microscope; AFM)으로 측정된 결과 그래프이다.
도 7은 기판 상에 폴리디메틸실록산 스템프를 이용하여 형성된 MoS2 나노플레이크의 표면형상 영상(topographic image)과 원자힘 현미경(atomic force microscope; AFM)으로 측정된 결과 그래프이다.
도 8a 및 8b는 CYTOP 봉쇄층의 유무에 따라 다이오드 성능 변화를 확인하기 위하여, 실시예 1, 비교예 1 및 비교예 2로부터 제작된 p-n 다이오드에 대한 각각의 전류-전압(current-voltage; I-V) 그래프이다. 이때, 도 8a는 로그 스케일(logarithmic scale)로 나타낸 전류-전압(I-V)그래프이고, 도 8b는 리니어 스케일(linear scale)로 나타낸 전류-전압(I-V)그래프이다.
도 9a는 실시예 2로부터 제작된 전계효과 트랜지스터(FET)의 전이곡선(transfer curves)(drain current-gate voltage, ID-VGS)이고, 도 9b는 실시예 3으로부터 제작된 전계효과 트랜지스터의 전이곡선(transfer curves)(drain current-gate voltage, ID-VGS)이다.
도 10a은 비교예 2로부터 제작된 p-n 다이오드의 도식적 밴드 다이어그램(energy band diagram)이고, 도 10b는 실시예 1로부터 제작된 p-n 다이오드의 도식적 밴드 다이어그램(energy band diagram)이며, 도 10c는 비교예 2로부터 제작된 p-n 다이오드의 단면을 나타낸 것이며, 도 10d는 실시예 1로부터 제작된 p-n 다이오드의 단면을 나타낸 것이다.
도 11a는 실시예 1로부터 제작된 p-n 다이오드의 검출기 또는 정류기(photo-dynamics and rectification)로써의 성능을 확인하기 위하여, 외부 레지스터(external resistor)로 동적 정류(dynamic rectification)와 동적 광반응(dynamic photo-responses)을 측정할 수 있는 시스템의 모식도이다.
도 11b는 10 Hz, VIN=+/-5 V의 사각파 형태로 인가하였을 때, 실시예 1로부터 제작된 p-n 다이오드의 출력 전압 반응(output voltage responses; VOUT) 그래프이다.
도 11c는 100 Hz, VIN=+/- 5 V의 사각파 형태로 인가하였을 때, 실시예 1로부터 제작된 p-n 다이오드의 출력 전압 반응(output voltage responses; VOUT) 그래프이다.
도 11d는 실시예 1로부터 제작된 p-n 다이오드의 광 유도된 전류-전압 그래프(photo-induced I-V)이다. 이때, 도 11d는 로그 스케일(logarithmic scale)로 나타낸 것이고, 도 11d에 내삽된 그래프는 이를 리니어 스케일(linear scale)로 나타낸 것이다.
도 11e는 1 Hz, VA=-5 V이고, 광원(R, G 및 B LED)의 온오프 시간을 1 s 주기로 전환하였을 때, 실시예 1로부터 제작된 p-n 다이오드의 시간에 따른 전류를 측정하여 나타낸 그래프이다.
도 11f는 5 Hz, VA=-5 V이고, 광원(R, G 및 B LED)의 온오프 시간을 0.2 s 주기로 전환하였을 때, 실시예 1로부터 제작된 p-n 다이오드의 시간에 따른 전류를 측정하여 나타낸 그래프이다.
도 12a는 비교예 2로부터 제작된 p-n 다이오드의 광 유도된 전류-전압 그래프(photo-induced I-V)이다. 이때, 도 12a는 로그 스케일(logarithmic scale)로 나타낸 것이고, 도 12a에 내삽된 그래프는 이를 리니어 스케일(linear scale)로 나타낸 것이다.
도 12b는 2 Hz, VA=-10 V이고, 광원(R, G 및 B LED)의 온오프 시간을 0.5 s 주기로 전환하였을 때, 비교예 2로부터 제작된 p-n 다이오드의 시간에 따른 전류(time dependent resposes; I-t)를 측정하여 나타낸 그래프이다.
도 13은 SiO2/p+-Si 기판 대신에 유리기판을 사용한 실시예 4의 p-n 다이오드의 정류 및 광역학 특성(rectification and photo-dynamics)을 측정하여 나타낸 결과들이다.
구체적으로 도 13a는 실시예 4(CYTOP encapsulation) 및 비교예 3(pristine)으로부터 제작된 p-n 다이오드에 대한 각각의 전류-전압 그래프(I-V)로, 로그 스케일(logarithmic scale)로 나타낸 것이다. 이때 그래프 내에 삽입된 사진은 실시예 4로부터 제작된 p-n 다이오드를 유리 기판 방향에서 촬영한 광학 현미경 사진이다.
도 13b는 10 Hz, VIN=+/- 5 V의 사각파 형태로 인가하였을 때, 외부 레지스터(1.5 ㏁)에서 얻어진 동적 정류를 나타낸 그래프이고, 도 13c는 10 Hz, VIN=-5~+5 V의 사인파 형태로 인가하였을 때, 외부 레지스터(1.5 ㏁)에서 얻어진 동적 정류(dynamic rectification)를 나타낸 그래프이다.
도 13d는 100 Hz, VIN=+/- 5 V의 사각파 형태로 인가하였을 때, 외부 레지스터(1.5 ㏁)에서 얻은 동적 출력 신호(dynamic VOUT signal)를 나타낸 그래프이다.
도 13e는 10 Hz, VIN=-5~+5 V의 사인파 형태로 인가하였을 때, 외부 레지스터(100 ㏁) 및 10 ㎋ 외부 커패시턴스에서 얻은 DC 출력(DC VOUT)을 나타낸 그래프이다.
도 13f는 광원(dark, R, G, B)에 따라 실시예 4로부터 제작된 p-n 다이오드의 광 유도된 전류-전압 그래프(photo-induced I-V)이다. 이때, 내삽된 사진은 Blue LED 하에서 촬영한 p-n 다이오드의 사진이다.
도 13g는 광원(R, G, B LED) 하에서 1 Hz, VIN=-5 V의 리버스 바이어스로 인가하였을 때, 실시예 4로부터 제작된 p-n 다이오드의 시간에 따른 광전류 그래프(I-t)이다.
도 13h는 실시예 4로부터 제작된 p-n 다이오드에 10 Hz, VIN=+/- 5 V의 사각파 형태로 인가하였을 때, 외부 레지스터(1.5 ㏁)에서 얻어진 동적 정류 전압(dynamic rectification voltage)이 광원(dark, R, G, B LED)에 따라 증가하는 특성을 나타낸 그래프이다.
이하에서, 본 발명의 여러 측면 및 다양한 구현예에 대해 더욱 구체적으로 살펴보도록 한다.
본 발명의 일 측면에 따르면, 기판, 상기 기판 상에 마주보되, 일단이 서로 중첩되도록 형성된 제1, 제2 이차원 반도체 물질, 상기 제1, 제2 이차원 반도체 물질 타단에 각각 형성된 제1, 제2 전극 및 상기 제1 및 제2 이차원 반도체 물질을 포함한 기판 표면을 덮도록 형성된 봉쇄층을 포함하는 p-n 다이오드에 관한 것으로, 기판의 종류에 상관없이 우수한 정전기적, 동적인 성능을 나타내는 p-n 다이오드를 제공한다.
도 1은 본 발명에 따른 이차원 반도체 물질을 포함하는 p-n 다이오드의 개념도이다.
본 발명은 기판 상에 서로 다른(n 타입과 p 타입) 이차원 반도체 물질이 형성되어 있고, 봉쇄층을 포함하고 있어 실리콘 기판 뿐만 아니라 다양한 기판 상에 형성되어도 월등한 정전 및 동적 성능(electrostatic and dynamic performances)을 갖는 p-n 다이오드인 것을 특징으로 한다.
종래 이차원 반도체 물질을 이용한 p-n 다이오드의 경우, 성능상의 문제로 인하여 SiO2/p+-Si 기판에서만 제작이 가능하였으나, 본 발명은 상술한 구조를 가짐으로써 유리 기판과 같은 다양한 기판 상에 제작하여도 이상적 거동을 나타내며, 외부 환경으로부터 안정적이기 때문에 수명이 길며 향상된 동적 정류 결과를 갖는 효과를 야기한다.
또한 본 발명의 p-n 다이오드는 서로 중첩된 부분(p-n 접합부분)을 갖도록 직접 임프린팅 방법을 통해 각각 기판 상에 형성된 제1 및 제2 이차원 반도체 물질과, CYTOP을 포함하는 봉쇄층을 포함하고 있기 때문에, 하기 실시예에 후술된 바와 같이 우수한 전기적 성능을 비롯한 빠른 반응속도와 향상된 동적 정류 등의 특성들을 얻을 수 있다.
도 2는 본 발명에 따른 p-n 다이오드의 사시도(a)와 단면도(b)이다.
본 발명의 p-n 다이오드(100)는 도 2에 도시된 바와 같이, 기판(110), 상기 기판(110) 상에 마주보되, 일단이 서로 중첩되도록 형성된 제1, 제2 이차원 반도체 물질(120, 130), 상기 제1, 제2 이차원 반도체 물질(120, 130) 타단에 각각 형성된 제1, 제2 전극(140, 150) 및 상기 제1 및 제2 이차원 반도체 물질(120, 130)을 포함한 기판(110) 표면을 덮도록 형성된 봉쇄층(160)을 포함한다.
상기 기판(110)은 특별히 이에 제한되지 않으나, 바람직하게는 실리콘 기판, 실리콘산화물 기판, 유리 기판, 플라스틱 기판으로 이루어진 군으로부터 선택되는 어느 하나 이상의 것일 수 있다. 특히 본 발명에 따른 p-n 다이오드는 실리콘 기판, 또는 실리콘산화물 기판 또는 실리콘 산화물이 코팅된 실리콘 기판뿐만 아니라, 유리 기판 상에서도 우수한 반응 속도와 동적 정류 등의 향상된 결과를 나타내기 때문에 성능의 저하없이 다양한 기판을 적용할 수 있다.
다만, 실리콘 산화물이 코팅된 실리콘 기판(SiO2/p+-Si)을 사용한 것보다 이상적 거동을 향해 포워드 전류가 개선되고, 누출 전류가 감소되며, 주위 환경 조건에 대해 안정적이며, 히스테리시스 현상이 거의 발생하지 않고, 동적 정류가 개선되는 등의 다양한 효과를 가지기 때문에 가장 바람직하게는 보다 우수한 효과를 가지기 때문에 유리 기판을 사용하는 것이 가장 바람직하다.
상기 제1, 제2 이차원 반도체 물질(120, 130)은 상기 기판(110) 상에 형성되는데, 구체적으로 상기 제2 이차원 반도체 물질(130)은 상기 제1 이차원 반도체 물질(120)과 마주보고 있는 기판(110) 영역에 위치하되, 상기 제1 이차원 반도체 물질(120)의 일단과 서로 중첩되도록 형성될 수 있다.
구체적으로 상기 제1, 제2 이차원 반도체 물질(120, 130)은 서로 마주보되, 상기 제1 이차원 반도체 물질(120)의 일단 표면 상에 상기 제2 이차원 반도체 물질(130)의 일단이 중첩되도록 설계되었다.
상기 제1 및 제2 이차원 반도체 물질(120, 130)이 서로 중첩된 일단의 넓이는 특별히 이에 제한되지 않는다.
도 2에 도시한 p-n 다이오드(100)는 제2 이차원 반도체 물질(130)이 노출된 형태이나, 이는 이해를 돕기 위한 예시로, 상기 제1 및 제2 이차원 반도체 물질(120, 130)의 위치는 원하는 목적 또는 용도에 따라 바뀔 수 있는데, 구체적으로 제2 이차원 반도체 물질(130)의 일단 표면 상에 상기 제1 이차원 반도체 물질의 일단이 중첩되도록 형성될 수 있다.
상기 제1 및 2 이차원 반도체 물질(120, 130)은 각각 전이금속 디칼코게나이드일 수 있는데, 상기 전이금속 디칼코게나이드 물질은 서로 중첩되어 p-n 접합구조를 형성하는 물질에 따라 p 타입 또는 n 타입으로 사용될 수 있으며, 구체적으로 MoS2, MoSe2, WS2, WSe2, MoTe2, WTe2, TiS2, TiSe2 및 TiTe2 로 이루어진 군으로부터 선택되는 어느 하나일 수 있다.
구체적으로 상기 제1 이차원 반도체 물질(120)이 p 타입 반도체 물질이면, 제2 이차원 반도체 물질(130)은 n 타입 반도체 물질이고, 상기 제1 이차원 반도체 물질(120)이 n 타입 반도체 물질이면 제2 이차원 반도체 물질(130)은 p 타입 반도체 물질인 것이 바람직하다.
가장 바람직하게는 상기 제1 이차원 반도체 물질(120)은 p 타입 반도체 물질인 WSe2이고, 제2 이차원 반도체 물질(130)은 n 타입 반도체 물질인 MoS2 사용할 수 있다.
상기 Mo와 W는 같은 족의 금속으로 원자 사이즈의 차이(공유결합 반경 차이: 0.08 Å)가 금속(Mo)과 S의 간격(1.54 Å)에 비해 매우 작으므로 중심 금속 원소가 변경되더라도 격자 부정합이 거의 발생하지 않으므로, MoS2와 WS2가 결합되었을 때, 이들이 중첩된 부위는 격자 부정합이 거의 없으므로, 제1 및 제2 이차원 반도체 물질(120, 130)로 가장 바람직하다.
또한, 본 발명의 p-n 다이오드(100)는 상기 제1 및 제2 이차원 반도체 물질(120, 130) 각각의 두께가 1 내지 7 ㎚로 매우 얇은 두께를 갖도록 제작이 가능하여 개선된 동적전류를 나타내는 것을 특징으로 한다.
상기 제1 이차원 반도체 물질(120)은 종래 용액 공정에 의할 경우 낮은 이동도를 갖고 화학기상증착법(CVD)에 의할 경우 느린 성장과 두꺼운 두께를 갖게 되는 문제들이 존재하는데 반해, 본 발명에서와 같이 테이프 박리법을 통해 형성될 경우 매우 얇은 7 ㎚ 미만의 두께로 제조가 가능하고 공정도 쉽고 간편하다. 또한 상기 단계는 저온에서 제조되기 때문에, 웨이퍼, 유리, 플라스틱 등 다양한 기판에 p-n 다이오드의 제작이 가능하다는 장점이 있다. 즉, 공정과정에서 기판에 손상을 입히지 않으므로 기판 선택에 있어 자유도가 크다.
상기 제2 이차원 반도체 물질(130) 역시 상술한 바와 같은 문제가 있는 제조공정에 비해, 본 발명에서와 같이 고분자 스템프를 이용한 박리법을 통해 형성할 경우 매우 얇은 7 ㎚ 미만의 두께로 제조가 가능하고, 원하는 형상으로 정렬되도록 제어할 수 있고, 제2 이차원 반도체 물질(130)의 하부에 놓인 제1 이차원 반도체 물질(120)의 표면에 손상을 입히지 않는 장점이 있다.
아울러, 상기 제1 이차원 반도체 물질(120) 표면에 고분자 스템프를 이용한 박리법으로 제2 이차원 반도체 물질(130)을 형성하여 p-n 접합구조(170)를 형성하게 되는데, 이때, 상기 제1 및 제2 이차원 반도체 물질(120, 130) 간에 물리적 결합이 유도되어, 서로 강하게 접촉되므로 부정합 또는 트랩 현상을 최소화할 수 있다.
상기 물리적 결합은 반데르발스 힘에 의한 표면 간의 상호작용에 기인한다.
상기 봉쇄층(160)은 본 발명의 p-n 다이오드가 노출되는 분자에 반응하지 않고 빛에만 반응하도록 할 수 있다.
상기 봉쇄층(160)은 제1 및 제2 이차원 반도체 물질(120, 130)을 포함하는 기판(110)의 일부 또는 전체를 덮고 있는 것으로, 상기 제1 및 제2 이차원 반도체 물질(120, 130) 상에 형성된 제1 및 제2 전극(140, 150)의 일부 또는 전체 표면도 포함될 수 있다.
다만, 상기 봉쇄층(160)은 외부 환경에 제1 및 제2 이차원 반도체 물질(120, 130)이 노출되지 않도록, 반드시 제1 및 제2 이차원 반도체 물질(120, 130)은 전체를 덮고 있어야 한다.
상기 본 발명에 따른 p-n 다이오드(100)는 40% 높은 상대습도 분위기 하에서 8 일 이상, 최대 10 일 까지 성능의 저하 없이 I-V 곡선을 유지할 수 있다.
또한, 상기 봉쇄층(160)은 전기 쌍극자 모멘트에 의해서, 상기 봉쇄층(160) 하부에 위치한 제1 및 제2 이차원 반도체(120,130)를 도핑 할 수 있는 효과를 갖기 때문에, 전기 쌍극자 모멘트(electric dipole moment)를 갖는 물질이면 특별히 이에 제한되지 않고 사용할 수 있다.
상기 봉쇄층(160)은 전기 쌍극자 모멘트를 갖는 물질 중에서 C-F 결합을 갖는 불소계 수지(fluoropolymer)를 포함하는 것이 바람직하다. 왜냐하면, 상기 C-F 결합이 가장 강한 정전기 쌍극자 모멘트를 가지며, 소수성 성질을 가져 외부 환경에 존재하는 수분과 같은 분자들로부터 p-n 다이오드를 안정적으로 보호하는 역할을 수행할 수 있기 때문이다. 반면, 전기 분극이 약한 O-H의 경우 본 발명의 봉쇄층(160)이 갖는 제1 및 제2 이차원 반도체(120, 130)의 정공을 도핑하는 효과를 가지지 못하며, N-H 결합은 반대극성(반대방향)의 쌍극자 모멘트를 가져 정공이 아닌 전자가 강하게 도핑될 뿐 아니라, 대기 중에서 매우 불안정하여 도핑 효과가 장시간 유지되지 못하며, 결과적으로 p-n 다이오드(100)도 외부 환경으로부터 효과적으로 보호하지 못한다.
또한 C-H, O-H 결합 모두 친수성으로, 수분에 취약한 p-n 다이오드(100)를 외부 환경으로부터 보호할 수 없다는 문제가 존재한다.
따라서 상술한 바와 같이, 상기 봉쇄층(160)은 전기 쌍극자 모멘트를 갖는 불소계 수지(fluoropolymer)를 이용하는 것이 바람직하다. 이때, 상기 전기 쌍극자 모멘트는 불소계 수지의 1 개의 분자 내에서 양전하 및 음전하의 분리의 측정이다. 즉, 상기 전기 쌍극자 모멘트를 갖는 불소계 수지로는 무정형 불소계 수지를 사용하는 것이 바람직하고, 가장 바람직하게는 CYTOP(사이토프)일 수 있다.
하기 실시예에서 후술하겠지만, CYTOP를 봉쇄층(160)으로 형성한 경우, Al2O3 또는 아무 층도 형성되지 않은 것보다 현저히 우수한 성능을 나타내고 있는데, 구체적으로 상기 봉쇄층(160)은 상기 CYTOP의 말단기에 위치한 C-F 결합으로부터 야기된 전기 쌍극자 모멘트에 의하여, 상기 제1 및 제2 이차원 반도체 물질(120, 130)들의 정공 캐리어 밀도를 향상시키기 때문에, 이를 이용한 p-n 다이오드(100)는 전기적 성능이 상당히 개선되는 효과를 갖는다.
봉쇄층(160)으로 Al2O3이 사용될 경우, 리버스 바이어스 누출이 크고 비이상적 포워드 전류가 야기되는 문제가 있다.
따라서 상기 봉쇄층(160)은 불소계 수지 중에서도 무정형 불소계 수지를 사용하는 것이 바람직하고 가장 바람직하게는 CYTOP일 수 있는데, 이를 사용할 경우 봉쇄층(160)이 없는 p-n 다이오드(100)에 비해 약 20 배 이상 낮은 이상적 계수를 갖는다.
상기 봉쇄층(160)의 두께는 평균 100 내지 300 ㎚인 것이 바람직한데, 상기 봉쇄층(160)의 두께가 100 ㎚ 미만이면 상기 제1 및 제2 이차원 반도체 물질(120, 130)에 충분한 도핑이 이루어지지 않고, 외부 환경에 존재하는 분자들(수분, 산소 등)로부터 상기 제1 및 제2 이차원 반도체 물질(120, 130)을 보호할 수 없으며, 300 ㎚를 초과하면 외부 분자에 의한 영향을 수월하게 막을 수는 있으나, 봉쇄층(160)을 증착하는 공정 시간 특히 열처리 시간이 길어지게 된다.
상기 제1, 제2 전극(140, 150)은 제1 이차원 반도체 물질(120)과 접촉된 제1 전극(140) 및 제2 이차원 반도체 물질(130)과 접촉된 제2 전극(150)으로 구분된다.
상기 제1 및 제2 전극(140, 150)은 상기 제1 이차원 반도체 물질(120)과 제2 이차원 반도체 물질(130)이 중첩된 영역(p-n 접합구조; 170)을 사이에 두고, 제1 이차원 반도체 물질(120)과 제2 이차원 반도체 물질(130) 상에 각각 형성될 수 있다.
이때, 상기 제1 전극 및 제2 전극(140, 150)은 제1 이차원 반도체 물질(120) 또는 제2 이차원 반도체 물질(130)의 타단과 중첩되도록 형성된 것이면 특별히 이에 제한되지 않으나, 바람직하게는 상기 제1 전극(140)이 상기 제1 이차원 반도체 물질(120)에서 제2 이차원 반도체 물질(130)과 중첩되지 않은 타단과 접촉되도록 형성될 수 있고, 상기 제2 전극(140)은 상기 제2 이차원 반도체 물질(120)의 타단과 접촉되도록 형성될 수 있다.
즉, 상기 제1 전극(140)은 상기 제1 이치원 반도체 물질(120)의 타단 표면에 적층되도록 설계된 것이고, 상기 제2 전극(150)은 상기 제2 이차원 반도체 물질(130)의 타단 표면에 적층되도록 설계된 것일 수 있다.
또한 상기 제1 전극(140)은 상기 접촉된 제1 이차원 반도체 물질(120)의 일부 표면의 면적과 동일하거나 더 작을 수 있고, 나아가 면적이 더 커 상기 제1 이차원 반도체 물질(120)에서 제2 이차원 반도체 물질(130)과 중첩되지 않은 타단 표면을 완전히 덮도록 형성될 수 있다.
상기 제1 및 제2 전극(140, 150)은 반도체 소자에 사용되는 통상의 전극 소재라면 특별히 이에 제한되지 않으나, 제1 전극(140)은 Pt 인 것이 바람직하며, 제2 전극(150)은 Ti/Au 로 형성하는 것이 바람직하다. 다만 상기 제1, 제2 전극(140. 150)의 위치는 제1 및 제2 이차원 반도체 물질(120, 130)에 따라 바뀔 수 있다.
본 발명의 다른 측면은 아래 단계를 포함하는 상기 p-n 다이오드의 제조방법에 관한 것이다.
Ⅰ) 기판을 준비하는 단계;
Ⅱ) 준비된 기판 상에 제1 이차원 반도체 물질을 형성하는 단계;
Ⅲ) 상기 제1 이차원 반도체 물질과 마주보는 상기 기판 상에, 상기 제1 이차원 반도체 물질과 일단이 서로 중첩되도록 제2 이차원 반도체 물질을 형성하는 단계;
Ⅳ) 상기 제1 및 제2 이차원 반도체 물질 타단에 각각 제1 및 제2 전극을 형성하는 단계; 및
Ⅴ) 상기 제1 및 제2 이차원 반도체 물질을 포함한 기판 표면을 덮도록 봉쇄층을 형성하는 단계.
상기 제조과정은 하기 도 3에 구체적으로 나타내었으며, 이를 참고로 하여 아래에서 보다 상세히 설명하기로 한다.
우선, Ⅰ) 기판을 준비한다. 이때 기판은 특별히 이에 제한되지 않으나, 바람직하게는 실리콘 기판, 실리콘산화물 기판, 유리 기판, 플라스틱 기판으로 이루어진 군으로부터 선택되는 어느 하나 이상의 것일 수 있다. 특히 본 발명에 따른 p-n 다이오드는 실리콘 기판, 또는 실리콘산화물 기판 또는 실리콘 산화물이 코팅된 실리콘 기판뿐만 아니라, 유리 기판 상에서도 우수한 반응 속도와 동적 정류 등의 향상된 결과를 나타낼 수 있기 때문에 종래 p-n 다이오드보다 더욱 다양한 응용범위를 갖는다.
다만, 실리콘 산화물이 코팅된 실리콘 기판(SiO2/p+-Si)을 사용한 것보다 이상적 거동을 향해 포워드 전류가 개선되고, 누출 전류가 감소되며, 주위 환경 조건에 대해 안정적이며, 히스테리시스 현상이 거의 발생하지 않고, 동적 정류가 개선되는 등의 다양한 효과를 가지기 때문에 가장 바람직하게는 보다 우수한 효과를 가지기 때문에 유리 기판을 사용하는 것이 가장 바람직하다.
다음 Ⅱ) 준비된 기판 상에 제1 이차원 반도체 물질을 형성한다(도 3a).
이때, 상기 제1 이차원 반도체 물질은 테이프 박리법 또는 고분자 스템프를 이용할 수 있는데 종래 용액 공정에 의할 경우 낮은 이동도를 갖고 화학기상증착법(CVD)에 의할 경우 매우 높은 공정 온도에서 느린 성장과 두꺼운 두께를 갖게 되는 문제들이 존재한다.
따라서 이러한 문제를 해결하면서도 매우 얇은 7 ㎚ 미만의 두께로 제조할 수 있고, 공정도 단순하여 다양한 기판에 자유롭게 제조하기 위하여 테이프 박리법을 이용하여 상기 제1 이차원 반도체 물질을 제조하는 것이 바람직하다.
이후, Ⅲ) 상기 제1 이차원 반도체 물질과 마주보는 상기 기판 상에, 상기 제1 이차원 반도체 물질과 일단이 서로 중첩되도록 제2 이차원 반도체 물질을 형성한다(도 3d).
다만, 상기 Ⅲ) 단계는 제2 이차원 반도체물질을 고분자 스템프의 일면에 박리시키는 단계;와 상기 고분자 스템프의 제2 이차원 반도체 물질을 상기 제1 이차원 반도체 물질과 마주보되, 상기 제1 이차원 반도체 물질과 일단이 서로 중첩되는 상기 기판 위치에 정렬시켜 접착시키는 단계;를 통해 수행될 수 있다.
구체적으로, 우선 상기 고분자 기판 상에 화학기상증착법으로 증착한 다층의 제2 이차원 반도체 물질을 형성하고, 이로부터 나노플레이크 즉 이차원 나노 판상의 제2 이차원 반도체 물질만을 박리하기 위하여, 고분자 스템프를 이용하여 상기 고분자 기판으로부터 상기 고분자 스템프의 일면에 제2 이차원 반도체 물질을 박리시킨다(도 3b).
이후에, 상기 고분자 스템프에 형성된 제2 이차원 반도체 물질을 목표 위치에 정렬시켜 접착시키는데, 상기 목표 위치는 상기 제1 이차원 반도체 물질과 제2 이차원 반도체 물질 일단이 서로 중첩되는 구조를 위한, 상기 제1 이차원 반도체 물질 일단의 표면이다(도 3c).
여기서 상기 제1 이차원 반도체 물질과 일단이 서로 중첩된다 함은, 상기 제1 이차원 반도체 물질 일단의 표면(즉, 제1 이차원 반도체 물질 일부 표면) 상에 상기 제2 이차원 반도체 물질의 일단이 서로 중첩되도록 형성된 것을 의미한다.
상기 제1 이차원 반도체 물질과 제2 이차원 반도체 물질이 서로 중첩된 일단의 넓이는 특별히 이에 제한되지 않는다.
이때, 상기 고분자 스템프에 형성된 제2 이차원 반도체 물질을 상기 목표 위치에 정확히 정렬시키기 위해서, 마이크로 얼라이너(micro-aligner)를 이용하였다.
상기 고분자 스템프는 폴리디메틸실록산(PDMS) 또는 에틸렌비닐아세테이트(Ethylene-vinyl acetate; EVA)일 수 있는데, 가장 바람직하게는 투과도가 우수한 폴리디메틸실록산 스템프를 사용할 수 있다.
상기 제1 및 제2 이차원 반도체 물질의 박리 및 전사에 사용가능한 투명도와 점도를 갖는 고분자 스템프의 제조방법은 아래와 같다. 앞서 설명한 바와 같이 우수한 투명도와 점도를 갖도록 하기 위해 상기 폴리디메틸실록산(PDMS)을 이용하는 것이 바람직하다.
우선 Ⅲ-1) 폴리디메틸실록산(PDMS)은 폴리디메틸실록산 고분자와 가교제(cross-linker) 혼합물을 제조한다.
이때, 상기 폴리디메틸실록산 고분자와 가교제의 혼합 부피비는 5-15 : 1일 수 있는데, 상기 폴리디메틸실록산 고분자와 가교제의 혼합 부피비가 15 : 1을 초과할 경우, 즉 가교제의 부피비가 낮아질 높아질 경우 점도가 낮아 상기 제1 및 제2 이차원 반도체 물질 또는 기판이 오염되는 문제가 발생한다. 또한 상기 폴리디메틸실록산 고분자와 가교제의 혼합 부피비가 5 : 1 미만이면 즉 가교제의 부피비가 높아질 경우 점도가 매우 낮아져, 이를 이용하여 제조된 고분자 스템프를 이용해 상기 제2 이차원 반도체 물질을 박리 및 전사하여 기판 상에 접착시킬 수 없다는 문제가 존재한다.
이후, Ⅲ-2) 상기 혼합물에 존재하는 기포를 진공챔버를 이용하여 제거한다. 이때, 상기 혼합물에서 기포를 제거해주지 않으면 투명도가 저하되기 때문에, 이를 통해 제조된 고분자 스템프를 이용한 제2 이차원 반도체 물질을 마이크로 얼라이어로 전사할 수 없다는 문제가 존재한다.
또한, 상기 Ⅲ-2) 단계는 10-3 내지 10-2 Torr에서 수행되는 것이 바람직한데, 10-2 Torr를 초과한 경우 기포를 제거하는 공정 시간이 증가하거나 기포를 완전히 제거할 수 없어 원하는 투명도를 확보 할 수 없는 문제가 발생하며, 10-3 Torr 미만의 진공도를 만들기 위해서는 그에 해당하는 고진공 펌프가 필요하므로 추가 공정 장비에 대한 비용이 발생하는 문제가 있다.
Ⅲ-3) 상기 기포가 제거된 혼합물을 성형틀에 붓고, 경화하여 고분자 스템프를 제조한다.
이때, 상기 Ⅲ-3) 단계에서 경화단계는 상압하에서 50 내지 150 ℃로 0.5 내지 2 시간동안 수행되는 것이 바람직한데, 경화시간 및 온도가 50 ℃ 및 0.5 시간 미만일 경우, 점도가 높아 상기 제1 및 제2 이차원 반도체 물질 또는 기판이 오염되는 문제가 발생한다.
또한 경화시간 및 온도가 150 ℃ 및 2 시간을 초과할 경우, 점도가 낮아 이를 이용하여 제조된 고분자 스템프를 이용해 상기 제2 이차원 반도체 물질을 박리 및 전사하여 기판 상에 접착시킬 수 없다는 문제가 존재한다.
즉, 상기 제조과정을 통해 고분자 스템프가 제조되어야만 기포 형성을 제거하고, 혼합물들이 균일하게 혼합되어 우수한 투명도와, 박리와 접착이 용이한 점도를 가지기 때문에, 쉽게 제2 이차원 반도체 물질을 고분자 스템프 상에 박리할 수 있다. 또한, 투과도가 우수하여 상기 고분자 스템프 상에 형성된 제2 이차원 반도체 물질을 마이크로 얼라이어를 이용한 제1 이차원 반도체 물질 상에 전사 및 접착하는 과정이 용이하여, 상기 제2 이차원 반도체 물질이 균일한 나노플레이크 형태로 제1 이차원 반도체 물질 상에 정렬되도록 형성시킬 수 있다.
만일, 일반 상용화되고 있는 폴리디메틸실록산 스템프 또는 고분자 스템프를 사용할 경우 민감한 제1 및 제2 이차원 반도체 물질이 손상되거나 마이크로 얼라이어를 이용하여도 스템프로부터 원하는 위치에 제대로 정렬되도록 접착되지 않는 다양한 문제들이 발생한다.
다만, 도 3에서와 같이 p-n 다이오드는 제1 및 제2 이차원 반도체 물질의 위치 및 제조과정의 순서는 원하는 목적 및 용도에 따라 변경이 가능하다.
또한, 상술한 제조순서로 제1 및 제2 이차원 반도체 물질을 순차적으로 적층하여 p-n 접합구조를 형성함으로써, 상기 제1 및 제2 이차원 반도체 물질 간에 물리적 결합이 유도되어 서로 강하게 접촉되므로, 부정합 또는 트랩 현상을 최소화할 수 있다(도 3d).
상기 물리적 결합은 반데르발스 힘에 의한 표면 간의 상호작용에 기인한다.
다음 Ⅳ) 상기 제1 및 제2 이차원 반도체 물질 타단에 각각 제1 및 제2 전극을 형성한다. 이때, 상기 제1 및 2 전극은 포토리소그래피 공정으로 형성된 포토레지스트 패턴과 진공 스퍼터링을 이용하여 제1 및 제2 전극을 증착하고, 리프트 오프 방법을 통한 스트립 공정에 의해 상기 포토레지스트 패턴을 제거하여 완성한다(도 3e).
상기 제1 및 제2 전극은 상기 제1 이차원 반도체 물질과 제2 이차원 반도체 물질이 중첩된 영역(p-n 접합구조; 170)을 사이에 두고, 제1 이차원 반도체 물질과 제2 이차원 반도체 물질 상에 각각 형성될 수 있다.
이때, 상기 제1 전극 및 제2 전극은 제1 이차원 반도체 물질 또는 제2 이차원 반도체 물질의 타단과 중첩되도록 형성된 것이면 특별히 이에 제한되지 않으나, 바람직하게는 상기 제1 전극이 상기 제1 이차원 반도체 물질에서 제2 이차원 반도체 물질과 중첩되지 않은 타단과 접촉되도록 형성될 수 있고, 상기 제2 전극은 상기 제2 이차원 반도체 물질의 타단과 접촉되도록 형성될 수 있다.
즉, 상기 제1 전극은 상기 제1 이치원 반도체 물질의 타단 표면에 적층되도록 설계된 것이고, 상기 제2 전극은 상기 제2 이차원 반도체 물질의 타단 표면에 적층되도록 설계된 것일 수 있다.
또한 상기 제1 전극은 상기 접촉된 제1 이차원 반도체 물질의 일부 표면의 면적과 동일하거나 더 작을 수 있고, 나아가 면적이 더 커 상기 제1 이차원 반도체 물질에서 제2 이차원 반도체 물질과 중첩되지 않은 타단 표면을 완전히 덮도록 형성될 수 있다.
상기 제1 및 제2 전극은 50 내지 100 ㎚인 것이 바람직하고, 상기 제1 및 제2 전극은 다이오드에 사용되는 통상의 전극 소재라면 특별히 이에 제한되지 않으나, 제1 전극은 Pt 인 것이 바람직하며, 제2 전극은 Ti/Au 로 형성하는 것이 바람직하다. 다만 상기 제1, 제2 전극의 위치는 제1 및 제2 이차원 반도체 물질에 따라 변경될 수 있다.
최종적으로 Ⅴ) 상기 제1 및 제2 이차원 반도체 물질을 포함한 기판 표면을 덮도록 봉쇄층을 형성하는데, 봉쇄층을 형성하는 물질을 포함하는 용액을 스핀코팅법으로 증착하는 것이 바람직하다(도 3f).
상기 봉쇄층이 제1 및 제2 이차원 반도체 물질을 포함하는 기판 표면에 덮이도록 형성됨과 동시에, 제1 및 제2 이차원 반도체 물질을 도핑하게 되는데, 이러한 과정은 종래 알려져있는 이차원 반도체 물질 기반 p-n 다이오드의 도핑 공정들과는 달리 복잡하지 않고 단순하고 간편하며, 소모되는 공정 시간이 짧다는 효과를 갖는다.
아울러, 상술한 봉쇄층 형성과정을 통해 상기 제1 및 제2 이차원 반도체 물질에 도핑이 안정적으로 이루어지므로 정공 캐리어 농도가 높을뿐만 아니라 전하 캐리어 밀도도 향상시키기 때문에 전기적 성능이 상당히 개선되므로, 이는 종래 이차원 반도체 물질 기반 p-n 다이오드 양적 및 질적으로 현저히 우수한 효과를 갖는다.
하기 실시예에서 후술하겠지만, 본 발명과 같이 봉쇄층으로 CYTOP을 사용한 경우가 Al2O3이 사용한 경우에 비해 리버스 바이어스 누출이 100 배 더 낮았고, 봉쇄층이 없는 p-n 다이오드에 비해 약 20 배 이상 낮은 이상적 계수를 갖는다는 것을 확인하였다.
아울러, 광검출 측면에서, 본 발명의 구조를 갖는 p-n 다이오드가 Al2O3를 사용한 경우에 비해 광민감도는 600 ㎀에서 1000 pA으로 향상되었고, 반응속도는 60 ㎳에서 20 ㎳로 개선되었으므로, 본 발명의 구조를 갖는 p-n 다이오드는 Al2O3 등의 봉쇄층을 갖는 p-n 다이오드 또는 봉쇄층이 구비되지 않은 p-n 다이오드보다 더 빠르고, 더 민감하게 반응하는 우수한 광검출 특성을 갖는다.
상기 봉쇄층이 원자층 증착(ALD) 등의 방법으로 형성될 경우, 봉쇄층을 형성하기 전에 이차원 반도체 물질 표면에 심각한 결함을 야기하여 전기적 성능을 저하되는 문제가 발생할 수 있으므로 스핀코팅법을 통해 증착하는 것이 가장 바람직하다.
상기 봉쇄층은 전기 쌍극자 모멘트를 갖는 물질 중에서 C-F 결합을 갖는 불소계 수지(fluoropolymer)를 포함하는 것이 바람직하다. 왜냐하면, 상기 C-F 결합이 가장 강한 정전기 쌍극자 모멘트를 가지며, 소수성 성질을 가져 외부 환경에 존재하는 수분과 같은 분자들로부터 p-n 다이오드를 안정적으로 보호하는 역할을 수행할 수 있기 때문이다. 반면, 전기 분극이 약한 -OH의 경우 본 발명의 봉쇄층이 갖는 제1 및 제2 이차원 반도체의 정공을 도핑하는 효과를 가지지 못하며, N-H 결합은 반대극성(반대방향)의 쌍극자 모멘트를 가져 정공이 아닌 전자가 강하게 도핑될 뿐 아니라, 대기 중에서 매우 불안정하여 도핑 효과가 장시간 유지되지 못하며, 결과적으로 p-n 다이오드도 외부 환경으로부터 효과적으로 보호하지 못한다.
또한 C-H, O-H 결합 모두 친수성으로, 수분에 취약한 p-n 다이오드를 외부 환경으로부터 보호할 수 없다는 문제가 존재한다.
따라서 상술한 바와 같이, 상기 봉쇄층은 전기 쌍극자 모멘트를 갖는 불소계 수지(fluoropolymer)를 이용하는 것이 바람직하다. 이때, 상기 전기 쌍극자 모멘트는 불소계 수지의 1 개의 분자 내에서 양전하 및 음전하의 분리의 측정이다. 즉, 상기 전기 쌍극자 모멘트를 갖는 불소계 수지로는 무정형 불소계 수지를 사용하는 것이 바람직하고, 가장 바람직하게는 CYTOP(사이토프)일 수 있다.
상기 봉쇄층은 불소계 수지 중에서도 CYTOP인 것이 바람직한데, 상기 CYTOP은 상기 CYTOP의 말단기에 위치한 C-F 결합으로부터 야기된 전기 쌍극자 모멘트에 의하여, 상기 제1 및 제2 이차원 반도체 물질들의 정공 캐리어, 전하 캐리어 밀도를 향상시키기 때문에, 이를 이용한 p-n 다이오드는 전기적 성능이 상당히 개선되는 효과를 갖는다. 이는 하기 실시예에서 다양한 실험을 통해 증명되고 있다.
상기 봉쇄층의 두께는 100 내지 300 ㎚인 것이 바람직한데, 상기 봉쇄층(160)의 두께가 100 ㎚ 미만이면 상기 제1 및 제2 이차원 반도체 물질에 충분한 도핑이 이루어지지 않고, 외부 환경에 존재하는 분자들(수분, 산소 등)로부터 상기 제1 및 제2 이차원 반도체 물질을 보호할 수 없으며, 300 ㎚를 초과하면 외부 분자에 의한 영향을 수월하게 막을 수는 있으나, 봉쇄층을 증착하는 공정 시간 특히 열처리 시간이 길어지게 된다.
이하에서 실시예 등을 통해 본 발명을 더욱 상세히 설명하고자 하며, 다만 이하에 실시예 등에 의해 본 발명의 범위와 내용이 축소되거나 제한되어 해석될 수 없다. 또한, 이하의 실시예를 포함한 본 발명의 개시 내용에 기초한다면, 구체적으로 실험 결과가 제시되지 않은 본 발명을 통상의 기술자가 용이하게 실시할 수 있음은 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속하는 것도 당연하다.
또한 이하에서 제시되는 실험 결과는 상기 실시예 및 비교예의 대표적인 실험 결과만을 기재한 것이며, 아래에서 명시적으로 제시하지 않은 본 발명의 여러 구현예의 각각의 효과는 해당 부분에서 구체적으로 기재하도록 한다.
실시예
1(
CYTOP
encapsulation).
우선, 알코올과 증류수로 세척한 285 ㎚ 두께의 SiO2가 덮인 p+-Si 기판을 준비하고, 여기에 3 M 스카치 테이프를 이용하여 물리적으로 박리한 WSe2 제1 이차원 반도체 물질(이하 WSe2 나노플레이크라고도 한다.)을 접착시켰다.
이후 폴리디메틸실록산(PDMS) 스템프(폴리디메틸실록산 고분자와 가교제(혼합 부피비 15:1), 10-3 Torr의 진공챔버에서 기포 제거, 100 ℃에서 1 시간동안 경화하여 제조됨; 상세한 설명에 기재된 일련의 고분자 스템프 제조과정과 동일)의 일면에 MoS2 제2 이차원 반도체 물질(이하 MoS2 나노플레이크라고도 한다.)을 물리적으로 박리하여 형성한 후, 석영 판(quartz plate)에 옮겨, 이를 뒤집어 도 3에 도시된 바와 같이 CCD가 구비된 마이크로 얼라이너를 이용하여 상기 WSe2 나노플레이크 상에 정확히 정렬되게 적층시켰다. 상기 두 나노플레이크는 반데르발스 힘에 의해 결합되어 중간층이 형성되지 않고 강하게 밀착한다.
상기 MoS2 나노플레이크는 Ti/Au 전극(제2 전극)이, WeS2 나노플레이크는 Pt 전극(제1 전극)이 채택되었다. 상기 두 전극은 각각 ~2×10-7 Torr의 고진공 챔버에서 DC 마그네트론 스퍼터링을 이용하여 증착하였고, 상기 MoS2와의 옴-형식 접촉을 위해, 25 ㎚ Ti 상에 50 ㎚ Au이 적층된 전극을 포토리소그래피 및 리프트-오프 방법을 통해 패턴화하였다. 이때, 상기 Pt 전극은 75 ㎚ 두께이다.
최종적으로, 상기 MoS2/WeS2 나노플레이크를 포함하는 기판 표면에 스핀코팅법으로 200 nm 두께의 CYTOP(Asahi glass, CTX-809A)의 봉쇄층을 증착하여 p-n 다이오드를 제작하였다. 이때, 상기 봉쇄층을 증착한 후, 오븐에 넣어 100 ℃에서 30 분 동안 경화시켰다.
실시예
2.
WSe
2
를 포함하는
전계효과
트랜지스터
우선, 알코올과 증류수로 세척한 285 ㎚ 두께의 SiO2 가 덮인 p+-Si 기판을 준비한다.
그 후, 테이프 박리법을 이용하여 박리된 5 ㎚ 두께의 WSe2 나노플레이크를 상기 기판상에 접착시켰다.
최종적으로 상기 나노플레이크 상에 75 ㎚ 두께의 Pt 드레인 및 소스 전극을 ~2×10-7 Torr의 고진공 챔버에서 DC 마그네트론 스퍼터링을 이용하여 증착하고, 상기 MoS2 나노플레이크를 포함하는 기판 표면에 스핀코팅법으로 200 nm 두께의 CYTOP(Asahi glass, CTX-809A)의 봉쇄층을 증착하여 전계효과 트랜지스터를 제작하였다. 이때, 상기 봉쇄층을 증착한 전계효과 트랜지스터를 상압조건의 오븐에 넣어 100 ℃에서 30 분 동안 경화시켰다.
실시예
3.
MoS
2
를 포함하는
전계효과
트랜지스터
상기 5 ㎚ 두께의 WSe2 나노플레이크 대신에 6 ㎚ 두께의 MoS2 나노플레이크를 접착시킨 것을 제외하고는 상기 실시예 2와 모두 동일하게 전계효과 트랜지스터를 제작하였다.
실시예
4. 유리 기판을 이용한 p-n 다이오드
상기 SiO2/p+-Si 기판 대신에 유리 기판(코닝사의 Eagle-XG)을 사용한 것을 제외하고는 상기 실시예 1과 모두 동일하게 p-n 다이오드를 제작하였다.
비교예
1(
Al
2
O
3
encapsulation).
상기 CYTOP(Asahi glass, CTX-809A) 대신에 30 ㎚ 두께의 Al2O3의 봉쇄층으로 증착한 것을 제외하고는 상기 실시예 1과 모두 동일하게 p-n 다이오드를 제작하였다.
이때, 상기 봉쇄층은 원자층 증착법(ALD)을 통해 증착하는데, 이 과정은 100 ℃에서 수행된다.
비교예
2(pristine).
상기 CYTOP(Asahi glass, CTX-809A) 봉쇄층이 형성되지 않은 것을 제외하고는 상기 실시예 1과 모두 동일하게 p-n 다이오드를 제작하였다.
비교예
3.
상기 CYTOP(Asahi glass, CTX-809A) 봉쇄층이 형성되지 않은 것을 제외하고는 상기 실시예 4와 모두 동일하게 p-n 다이오드를 제작하였다. 이때, p-n 다이오드는 실시예 4와 마찬가지로 유리 기판을 사용하여 제작하였다.
도 4는 실시예 1에서 WeS2와 MoS2 나노플레이크를 기판상에 형성한, 전극을 증착하기 전의 p-n 다이오드를 광학 현미경으로 촬영한 사진이다. 내삽된 스케일 바의 크기는 20 ㎛이다.
도 4에 나타난 바와 같이, WSe2 나노플레이크와 MoS2 나노플레이크가 중첩된 영역의 넓이가 약 22 ㎛2인 것을 확인하였다.
도 5는 CYTOP 봉쇄층이 형성된 실시예 1로부터 제조된 p-n 다이오드를 광학 현미경으로 촬영한 사진이다. 내삽된 스케일바의 크기는 20 ㎛이다.
도 5에 나타난 바와 같이, 투명한 CYTOP 봉쇄층이 WeS2와 MoS2 나노플레이크를 포함하는 기판 상에 균일하게 형성되어 있음을 확인하였다.
도 6은 기판 상에 테이프 박리법으로 형성된 WSe2 나노플레이크의 표면형상 영상(topographic image)과 원자힘 현미경(atomic force microscope; AFM)으로 측정된 결과 그래프이다.
도 6에 나타난 바와 같이, WSe2 나노플레이크는 두께가 5.8 ㎚이고, 이로부터 ~8 개 층으로 형성된 것임을 알 수 있다.
즉, 실시예 1에서 테이프 박리법을 이용하여 형성된 WSe2 나노플레이크는 1 내지 8 층으로 이루어진 다층 구조이고, 두께는 평균 1 내지 7 ㎚이라는 것을 알 수 있다.
도 7은 기판 상에 폴리디메틸실록산 스템프를 이용하여 형성된 MoS2 나노플레이크의 표면형상 영상(topographic image)과 원자힘 현미경(atomic force microscope; AFM)으로 측정된 결과 그래프이다.
도 7에 나타난 바와 같이, MoS2 나노플레이크는 두께가 6.5 ㎚이고, 이로부터 ~6개 층으로 형성된 것임을 알 수 있다.
즉, 실시예 1에서 폴리디메틸실록산 스템프를 이용하여 형성된 MoS2 나노플레이크는 1 내지 6 층으로 이루어진 다층 구조이고, 두께는 평균 1 내지 7 ㎚이라는 것을 알 수 있다.
도 8a 및 8b는 CYTOP 봉쇄층의 유무에 따라 다이오드 성능 변화를 확인하기 위하여, 실시예 1, 비교예 1 및 비교예 2로부터 제작된 p-n 다이오드에 대한 각각의 전류-전압(current-voltage; I-V) 그래프이다. 이때, 도 8a는 로그 스케일(logarithmic scale)로 나타낸 전류-전압(I-V)그래프이고, 도 8b는 리니어 스케일(linear scale)로 나타낸 전류-전압(I-V)그래프이다.
도 8a, b에 나타난 바와 같이 봉쇄층이 없는 비교예 2의 p-n 다이오드(pristine)는 이차원 반도체 물질이 외부 환경에 노출된 상태로, VA=-30 V에서 항상 η= ~35의 불량한 이상성 계수(ideality factor)와 ~ 1 ㎁의 큰 누출 전류 레벨(leakage current level)을 갖는 것을 확인할 수 있다.
이는 WSe2와 MoS2 나노플레이크의 계면(p-n 접합구조) 또는 각 나노플레이크와 기판과의 계면 등에 다수의 트랩(trap)이 존재하기 때문인 것으로, 리버스 누출(reverse leakage)과 비-이상적 포워드 전류(non-ideal forward current) 둘 다를 야기하고 있다.
비교예 2에서의 바람직하지 않은 정션(junction)은 Al2O3 봉쇄층이 형성된 비교예 1의 p-n 다이오드에서도 전혀 개선되지 못한 것을 확인할 수 있을 뿐만 아니라, 더욱 악화되어 리버스-바이어스 누출(reverse-bias leakage)이 증가하고 η=~41로 더 높아졌음을 확인하였다.
즉, 원자층 증착(ALD) 과정에서 확산된 수소와 물 분자에 의해 WSe2와 MoS2 나노플레이크의 계면 또는 각 나노플레이크와 기판과의 계면 등에 더 많은 트랩(trap)이 존재하는 것으로 예상된다.
반면, 실시예 1로부터 제작된 p-n 다이오드는 I-V 히스테리시스(I-V hysteresis)(~2V)가 관찰되었으나, 전기적 성능은 상당히 개선된 것을 확인하였다. 구체적으로 이상성 계수(ideality factor)가 비교예 2보다 20 배 낮은 η = ~2.5로 현저히 감소하였고, 누출 전류 레벨(leakage current level)은 VA=-10 에서 ~ 3 ㎀까지 감소하였으며, 포워드 전류(forward current)는 + 10 V 에서 ~3 ㎂까지 증가함을 확인할 수 있었다.
상술한 바와 같은 성능의 개선으로 인해 정류 비율(rectification ratio)가 ~ 106로 크게 증가하였다.
이러한 결과는 실시예 1에서 봉쇄층에 존재하는 CYTOP 분자의 말단기의 C-F 결합에 의한 전기 쌍극자 모멘트(electric dipole moment)에 의한 것이라 여겨진다. 즉, 관능기의 쌍극자 전기장(dipole electric field)(r - 3에 비례, 이때, r은 플레이크 표면 대 길이 거리(surface-to-depth distance)이다.)이 반도체 물질과 그래핀 시트 등의 반도체 채널의 전하 캐리어 밀도(charge carrier density) 변화에 영향을 미치는데, 상기 정전기 쌍극자 모멘트(electrostatic dipole moment)는 WSe2에서 정공 캐리어(hole carriers)를 효과적으로 축적할 것이라 예상된다.
도 8a, b에서 언급한 바와 같이, 봉쇄층에 존재하는 CYTOP 분자의 말단기에 의한 전기 쌍극자 모멘트(electric dipole moment)가 이차원 반도체 물질에 어떠한 영향을 확인하기 위하여, 실시예 2 및 실시예 3로부터 제작된 전계효과 트랜지스터을 드레인 전류-역 게이트 전압(drain current-back gate voltage; ID-VG)에 따른 전이곡선(transfer curve)를 확인하였고, 이를 도 9a, b에 나타내었다.
도 9a는 실시예 2로부터 제작된 전계효과 트랜지스터의 전이곡선(transfer curves)(drain current-gate voltage, ID-VGS)이고, 도 9b는 실시예 3으로부터 제작된 전계효과 트랜지스터의 전이곡선(transfer curves)(drain current-gate voltage, ID-VGS)이다.
도 9a에 나타난 바와 같이, 실시예 2의 CYTOP 봉쇄층이 형성된 전계효과 트랜지스터는 WSe2 나노플레이트과 CyTOP 봉쇄층 간의 전기 쌍극자 상호작용에 의하여, SiO2/p+-Si 기판 상의 WSe2 나노플레이크의 드레인 전류(ID)는 분명히 증가함을 확인할 수 있다.
반면, 도 9b에서 실시예 3의 전계효과 트랜지스터의 드레인 전류(ID)는 다소 감소하는 것을 확인하였다. 이때, 상기 드레인 전류(ID)의 감소는 유의한 의미를 가지지는 않는 정도로, 이는 애초에 MoS2 나노플레이크의 전자 캐리어 밀도가 매우 높기 때문이다.
도 10a은 비교예 2로부터 제작된 p-n 다이오드의 도식적 밴드 다이어그램(energy band diagram)이고, 도 10b는 실시예 1로부터 제작된 p-n 다이오드의 도식적 밴드 다이어그램(energy band diagram)이며, 도 10c는 비교예 1로부터 제작된 p-n 다이오드의 단면을 나타낸 것이며, 도 10d는 실시예 1로부터 제작된 p-n 다이오드의 단면을 나타낸 것이다.
도 10에 나타난 바와 같이, 비교예 2의 p-n 다이오드에서 WSe2 나노플레이크의 정공 캐리어 밀도(hole carrier density)가 초반에는 현저히 낮지만 실시예 1의 p-n 다이오드에서 현저히 증가된 것을 확인할 수 있다. 또한 페르미 레벨(fermi level; Ef)은 가전자띠 인접부(valence band edge)에 위치하는 것을 알 수 있다.
즉, 포워드 바이어스 조건(forward bias) 하에서, 정공 캐리어(hole carriers)는 CYTOP 봉쇄층이 존재하는 p-n 다이오드(실시예 1)가 없는 경우보다(비교예 2) 훨씬 더 잘 흐른다는 것을 확인할 수 있다.
이는 CYTOP 봉쇄층의 C-F 결합과의 이차원 반도체 물질과의 접촉에 의해서, MoS2 나노플레이크는 전자 밀도(electron density)가 감소되고 WSe2 나노플레이크는 정공 밀도(hole density)가 증가하므로, 훨씬 향상된 I-V 결과를 나타내게 된 것이다.
리버스 바이어스(reverse bias) 하에서는 상기 계면에 트랩된 전하로 인해 누출 전류(leakage current)가 생성되지만 상기 두 나노플레이크의 모든 표면적이 CYTOP 봉쇄층에 의해 덮이기 때문에 표면-유도된 누출(surface-induced leakage)을 방지한다.
결과적으로, 본 발명의 실시예 1로부터 제작된 p-n 다이오드는 도 10b, d에 나타난 바와 같이, 계면 상에 트랩이 적게 존재??발생하기 때문에 더욱 개선된 리버스-누출 거동(reverse-leakage behavior)을 얻을 수 있다.
아울러 소수성 표면에너지(hydrophobic surface-energy)를 가지는 CYTOP 봉쇄층은 주변 환경에 존재하는 수분 및 산소와 같은 분자들로부터 이차원 반도체 물질(나노플레이크)의 표면을 효과적으로 보호하는데, 이는 CYTOP 봉쇄층의 소수성 표면 에너지에 의해 상기 이차원 반도체 물질 표면을 통한 의도치 않은 누출을 방지하는 효과를 갖는다.
도 11은 실시예 1로부터 제작된 p-n 다이오드가 검출기 또는 정류기로 이용될 시, 성능을 확인하였다.
도 11a는 실시예 1로부터 제작된 p-n 다이오드의 검출기 또는 정류기(photo-dynamics and rectification)로써의 성능을 확인하기 위하여, 외부 레지스터(external resistor)로 동적 정류(dynamic rectification)와 동적 광반응(dynamic photo-responses)을 측정할 수 있는 시스템의 모식도이다.
도 11a에 도시된 바와 같이, AC(및 DC) 입력 전압용(input voltage; VIN) 함수발생기(function generator)(및 정적 전원(static power supply)), 암상자(dark box)안의 p-n 다이오드, 발광다이오드(RGB 광원), 1.5 ㏁의 외부 레지스터(external resistor) 및 반도체 계측기(semiconductor parameter analyzer)(Agilent 4155C)를 포함하는 측정 시스템을 이용하여 시료들의 성능을 확인하였다.
상기 시스템을 이용하여 실시예 1로부터 제작된 p-n 다이오드가 DC 전압 출력(DC voltage output; VOUT) 신호를 발생시키는 정류기(rectifier generatign) 또는 리버스 바이어스 하에서 광전류를 발생시키는 광검출기(photo detector)로서 얼마나 빨리 작동할 수 있는지를 측정하였다.
우선, 도 11b는 10 Hz, VIN=+/-5 V의 사각파 형태로 인가하였을 때, 실시예 1로부터 제작된 p-n 다이오드의 출력 전압 반응(output voltage responses; VOUT) 그래프로, 이에 따르면 실시예 1의 p-n 다이오드에 VIN=+/-5 V의 입력 사각파 형태(input square), 10 Hz 주파수로 인가하였을 때, 실시예 1의 p-n 다이오드는 유의한 정도의 신호 왜곡 현상이 없는 0.3 및 0 V의 정류된 DC 전압 출력(VOUT) 신호를 나타내는 것을 확인할 수 있었다.
한편 도 11c는 100 Hz, VIN=+/-5 V의 사각파 형태로 인가하였을 때, 실시예 1로부터 제작된 p-n 다이오드의 출력 전압 반응(output voltage responses; VOUT) 그래프로, 이에 따르면 실시예 1의 p-n 다이오드에 100 Hz 주파수로 인가하였을 때, DC 전압 출력(VOUT) 신호는 0.45 V 및 -0.1 V 오버슛/언더슛 거동(overshoot/undershoot behavior)을 보이는 것을 확인할 수 있는데(도 11c), 이는 SiO2/p+-Si 기판 상의 큰 면적으로부터 수반된 기생 커패시턴스(parasitic capacitances)로부터 유래한 것으로 예상된다.
CYTOP 봉쇄층을 갖는 실시예 1의 p-n 다이오드는 R, G 및 B LED 하에서 양호한 광-감지 특성을 나타내는 것을 확인하였는 바(도 11d), 이는 수 ㎚ 두께를 갖는 MoS2 나노플레이크와 WSe2 나노플레이크가 ~1.2 eV의 에너지 밴드갭(energy band gap)을 가져, 전하 고갈된 두께(charge-depleted thickness)에서 효과적 흡수(absorption)나 전자-정공 여기(electron-hole excitation)를 위해 광자(photons)가 p-n 접합구조(~12 ㎚)를 효과적으로 흡수 할 수 있기 때문이다.
도 11d는 실시예 1로부터 제작된 p-n 다이오드의 광 유도된 전류-전압 그래프(photo-induced I-V)이고, 이에 따르면 명-암 전류 비율(photo-to-dark current ratio)은 VA=-20 V의 리버스 바이어스 하에서 R, G, B LED 광원에 대해 각각~20, ~90 및 ~110 이였다,
도 11d에 내삽된 그래프는 실시예 1로부터 제작된 p-n 다이오드의 리버스 바이어스 영역에 대한 선형 광유도된 전류-전압 그래프(linear scale photo-induced I-V)이다.
도 11e는 1 Hz, VA=-5 V이고, 광원(R, G 및 B LED)의 온오프 시간을 1 s 주기로 전환하였을 때, 실시예 1로부터 제작된 p-n 다이오드의 시간에 따른 전류를 측정하여 나타낸 그래프이다.
도 11f는 5 Hz, VA=-5 V이고, 광원(R, G 및 B LED)의 온오프 시간을 0.2 s 주기로 전환하였을 때, 실시예 1로부터 제작된 p-n 다이오드의 시간에 따른 전류를 측정하여 나타낸 그래프이다.
이에 따르면 반응시간이 ~20 ms 정도 더 짧은 것을 확인할 수 있는데, 이는 계면에 트랩된 전하의 밀도에 의한 것이라 예상된다. 즉 실시예 1의 p-n 다이오드는 종래 포토 트랜지스터(photo transistor)에 비해 빠른 광 반응 속도(photo-response)를 갖고 있음을 알 수 있다.
실시예 1의 p-n 다이오드의 구조에 있어서, 두 나노플레이크가 중첩된 p-n 정션 계면에 트랩이 존재합에도 불구하고 반응 속도 측면에서는 종래 포토 트랜지스터보다 오히려 우수하다는 것을 확인하였다.
또한 각 광원(R, G 및 B LED에 따른 광자)의 서로 다른 광출력 1 ㎽, 1.45 ㎽ 및 1.5 ㎽을 나타내는 데, 이에 따라 실시예 1의 p-n 다이오드의 광 유도된 전류(photo induced currents) 결과도 일치함을 확인하였다.
즉, 상기 실시예 1의 p-n 다이오드는 광자 에너지에 의존적으로 반응 거동을 가진다는 것을 의미하는데, 가시 범위에서 에너지 광자(energy photom)가 많을수록 커지고, 적을수록 작아진다는 것을 알 수 있다.
도 12a는 비교예 2로부터 제작된 p-n 다이오드의 광 유도된 전류-전압 그래프(photo-induced I-V)이다. 이때, 도 12a는 로그 스케일(logarithmic scale)로 나타낸 것이고, 도 12a에 내삽된 그래프는 이를 리니어 스케일(linear scale)로 나타낸 것이고, 도 12b는 2 Hz, VA=-10 V이고, 광원(R, G 및 B LED)의 온오프 시간을 0.5 s 주기로 전환하였을 때, 비교예 2로부터 제작된 p-n 다이오드의 시간에 따른 전류(time dependent resposes; I-t)를 측정하여 나타낸 그래프이다.
이에 따르면, CYTOP 봉쇄층이 형성되어있지 않은 p-n 다이오드(비교예 2)는 실시예 1의 p-n 다이오드에 비해 반응 속도가 3 배 이상 느릴뿐만 아니라, 광 반응 감도도 현저히 낮다는 것을 확인할 수 있는데, 이는 실시예 1의 p-n 다이오드 표면 또는 계면에 존재하는 트랩 밀도가 비교예 2의 p-n 다이오드보다 더 낮기 때문이다.
도 13은 SiO2/p+-Si 기판 대신에 유리기판을 사용한 실시예 4의 p-n 다이오드의 정류 및 광역학 특성(rectification and photo-dynamics)을 측정하여 나타낸 결과들이다.
구체적으로 도 13a는 실시예 4(CYTOP encapsulation) 및 비교예 3(pristine)으로부터 제작된 p-n 다이오드에 대한 각각의 전류-전압 그래프(I-V)로, 로그 스케일(logarithmic scale)로 나타낸 것이다. 이때 그래프 내에 삽입된 사진은 실시예 4로부터 제작된 p-n 다이오드를 유리 기판 방향에서 촬영한 광학 현미경 사진이다.
이에 따르면 봉쇄층이 구비된 p-n 다이오드의 경우(실시예 4)에는 히스테리시스(hysteresis)가 거의 관찰되지 않는 반면 봉쇄층이 없는 p-n 다이오드(비교예 3)는 그래프에 도시되지 않을 정도로 히스테리시스가 큰 것을 확인할 수 있다.
구체적으로 실시예 4의 p-n 다이오드에서 1.9의 이상적 계수(ideality factor)가 확인되었으며 실시예 1의 p-n 다이오드와 모두 동일한 직접 임프린팅(direct imprinting)에 의해 두 나노플레이크를 형성하였다.
다만 실시예 4의 p-n 다이오드에서 WSe2 나노플레이크는 4 ㎚ 두께이고, MoS2 나노플레이크는 5 ㎚ 두께였다.
또한 유리 기판 상에 형성된 실시예 4의 p-n 다이오드가 실시예 1의 p-n 다이오드보다 포워드 전류 레벨(forward current level)이 ~ 100 ㎁로 낮은 것을 확인되었는데, 이는 실시예 1의 p-n 다이오드는 WSe2 나노플레이크 상에 형성된 전극에 연결된 역 게이트 충전 효과(back gate charging effects)에 의해 MoS2 나노플레이크에서 캐리어가 생성되어 지원되기 때문이다.
이 단자의 음극성(negative polarity)은 MoS2 나노플레이크의 전자 밀도(electron density)는 감소시키고, 양극성(positive polarity)은 전자 밀도를 증가시키기 때문에 실시예 1의 p-n 다이오드는 높은 포워드 전류(forward current)와 약간 낮은 리버스 전류(reverse current)가 출력되는 것이다.
이러한 역 게이트 충전(vack gate charging)은 MoS2 나노플레이크와 SiO2 기판과의 계면 또는 WSe2 나노플레이크와 SiO2 기판과의 계면에 트랩된 전하에 영향을 미쳐, 큰 I-V 히스테리시스(~2 V)을 생성하게 된다. 그러나 본 발명의 p-n 다이오드는 유리 기판에서 역 게이트 충전 현상이 발생하지 않기 때문에 히스테리시스(~0 V)가 전혀 발생하지 않는다는 종래 기술에 비해 개선된 효과를 갖는다.
도 13b는 10 Hz, VIN=+/- 5 V의 사각파 형태로 인가하였을 때, 외부 레지스터(1.5 ㏁)에서 얻어진 동적 정류를 나타낸 그래프이고, 도 13c는 10 Hz, VIN=-5~+5 V의 사인파 형태로 인가하였을 때, 외부 레지스터(1.5 ㏁)에서 얻어진 동적 정류(dynamic rectification)를 나타낸 그래프이다.
도 13d는 100 Hz, VIN=+/- 5 V의 사각파 형태로 인가하였을 때, 외부 레지스터(1.5 ㏁)에서 얻은 동적 출력 신호(dynamic VOUT signal)를 나타낸 그래프이다.
도 13b 내지 d에 나타난 바와 같이 유리 기판을 적용한 실시예 4의 p-n 다이오드의 동적 정류 거동은 실시예 1의 p-n 다이오드와 달리 훨씬 월등한 성능을 나타내었다.
구체적으로, 실시예 4의 p-n 다이오드는 실시예 1의 p-n 다이오드보다 동적 출력 신호(dynamic VOUT signal)가 1 ms 지연된 다소 작은 수치를 가지나, SiO2/p+-Si 기판에서 관찰되던 오버슛/언더슛 현상은 발생하지 않는다는 것을 확인하였다. 이는 유리 기판이 p-n 다이오드의 속도 및 동적 정류 문제를 해결하는데 중요한 역할을 한다는 것을 나타내는 것이다. 즉, 유리 기판을 사용함으로써 SiO2/p+-Si 기판을 사용할 때 생기는 구조적 문제(기생 축전용량)를 해결됨을 확인하였다.
도 13e는 10 Hz, VIN=-5~+5 V의 사인파 형태로 인가하였을 때, 외부 레지스터(100 ㏁) 및 10 ㎋ 외부 커패시턴스(external capacitance)에서 얻은 DC 출력(DC VOUT)을 나타낸 그래프이다.
이에 따르면 실시예 4의 p-n 다이오드는 상기 조건에서 0.35 V의 완전한 DC VOUT을 획득함을 확인하였다. 즉, 실시예 4의 p-n 다이오드는 100 ㏁의 높은 외부 저항에서도 높은 VOUT을 나타내었고, 심지어 10 Hz에서 10 ㎋ 병렬 커패세터에서 DC VOUT을 획득할 수 있음을 확인하였다.
도 13f는 광원(dark, R, G, B)에 따라 실시예 4로부터 제작된 p-n 다이오드의 광 유도된 전류-전압 그래프(photo-induced I-V)이다. 이때, 내삽된 사진은 Blue LED 하에서 촬영한 p-n 다이오드의 사진이다.
도 13g는 광원(R, G, B LED) 하에서 1 Hz, VIN=-5 V의 리버스 바이어스로 인가하였을 때, 실시예 4로부터 제작된 p-n 다이오드의 시간에 따른 광전류 그래프(I-t)이다.
도 13f 및 도 13g에 나타난 바와 같이, 실시예 1로부터 제작된 p-n 다이오드와 달리, 실시예 4로부터 제작된 p-n 다이오드는 광자에 따라 포워드 전류의 유의한 증가를 나타내고 있음을 확인하였다.
실시예 1로부터 제작된 p-n 다이오드와 달리 실시예 4로부터 제작된 p-n 다이오드는 광원에 따라 포워드 전류가 증가하는 것을 확연히 확인할 수 있었는데, 이는 높은 외부 저항하에서도 동적 정류의 VOUT을 증가하는데 영향을 주었을 것이라 예상된다.
즉, 본 발명에 따라 유리 기판 상에 형성된 p-n 다이오드(실시예 4)는 I-V 히스테리시스, 동적 장치-정류 및 광-유도된 DC VOUT 측면에서 SiO2/p+-Si 기판 상에 형성된 p-n 다이오드보다 전체적으로 우수한 성능을 나타내고 있음을 알 수 있다.
도 13h는 실시예 4로부터 제작된 p-n 다이오드에 10 Hz, VIN=+/- 5 V의 사각파 형태로 인가하였을 때, 외부 레지스터(1.5 ㏁)에서 얻어진 동적 정류 전압(dynamic rectification voltage)이 광원(dark, R, G, B LED)에 따라 증가하는 특성을 나타낸 그래프이다.
이에 따르면, 실시예 4로부터 제작된 p-n 다이오드는 각각의 광원에 의해서 VOUT이 증가되었음을 확인할 수 있다.
100 : p-n 다이오드
110 : 기판
120 : 제1 이차원 반도체 물질 130 : 제2 이차원 반도체 물질
140 : 제1 전극 150 : 제2 전극
160 : 봉쇄층 170 : 제1, 제2 이차원 반도체 물질이 중첩된 부분
120 : 제1 이차원 반도체 물질 130 : 제2 이차원 반도체 물질
140 : 제1 전극 150 : 제2 전극
160 : 봉쇄층 170 : 제1, 제2 이차원 반도체 물질이 중첩된 부분
Claims (20)
- 기판;
상기 기판 상에 마주보되, 일단이 서로 중첩되도록 형성된 제1, 제2 이차원 반도체 물질;
상기 제1 및 제2 이차원 반도체 물질 타단에 각각 형성된 제1 및 제2 전극; 및
상기 제1 및 제2 이차원 반도체 물질을 포함한 기판 표면을 덮도록 형성된 봉쇄층;을 포함하는 p-n 다이오드. - 제1항에 있어서,
상기 제1 및 제2 이차원 반도체 물질은 각각 전이금속 디칼코게나이드인 것을 특징으로 하는 p-n 다이오드. - 제1항 또는 제2항에 있어서,
상기 제1 이차원 반도체 물질은 WSe2이고,
상기 제2 이차원 반도체 물질은 MoS2인 것을 특징으로 하는 p-n 다이오드. - 제1항에 있어서,
상기 제1 및 제2 이차원 반도체 물질은 각각의 두께가 평균 1 내지 7 ㎚인 것을 특징으로 하는 p-n 다이오드. - 제1항에 있어서,
상기 기판은 SiO2/p+-Si 또는 유리 기판인 것을 특징으로 하는 p-n 다이오드. - 제1항에 있어서,
상기 제1 이차원 반도체 물질은 테이프 박리법 또는 고분자 스템프를 통해 형성되는 것을 특징으로 하는 p-n 다이오드. - 제1항에 있어서,
상기 제2 이차원 반도체 물질은 고분자 스템프를 이용한 박리법을 통해 형성되는 것을 특징으로 하는 p-n 다이오드. - 제1항에 있어서,
상기 봉쇄층은 불소계 수지인 것을 특징으로 하는 p-n 다이오드. - 제1항에 있어서,
상기 봉쇄층은 전기 쌍극자 모멘트를 갖는 것을 특징으로 하는 p-n 다이오드. - 제1항에 있어서,
상기 봉쇄층의 두께는 평균 100 내지 300 ㎚인 것을 특징으로 하는 p-n 다이오드. - Ⅰ) 기판을 준비하는 단계;
Ⅱ) 준비된 기판 상에 제1 이차원 반도체 물질을 형성하는 단계;
Ⅲ) 상기 제1 이차원 반도체 물질과 마주보는 상기 기판 상에, 상기 제1 이차원 반도체 물질과 일부 표면이 서로 중첩되도록 제2 이차원 반도체 물질을 형성하는 단계;
Ⅳ) 상기 제1 및 제2 이차원 반도체 물질 상에 각각 제1 및 제2 전극을 형성하는 단계; 및
Ⅴ) 상기 제1 및 제2 이차원 반도체 물질을 포함한 기판 표면을 덮도록 봉쇄층을 형성하는 단계;를 포함하는 p-n 다이오드의 제조방법. - 제11항에 있어서,
상기 Ⅱ) 단계는 테이프 박리법 또는 고분자 스템프를 통해 수행되는 것을 특징으로 하는 p-n 다이오드의 제조방법. - 제11항에 있어서,
상기 Ⅲ) 단계는,
Ⅲ-1) 제2 이차원 반도체물질을 고분자 스템프의 일면에 박리시키는 단계; 및
Ⅲ-2) 상기 고분자 스템프의 제2 이차원 반도체 물질을 상기 제1 이차원 반도체 물질과 마주보되, 상기 제1 이차원 반도체 물질과 일부 표면이 서로 중첩되는 상기 기판 위치에 정렬시켜 접착시키는 단계;를 포함하는 것을 특징으로 하는 p-n 다이오드의 제조방법. - 제13항에 있어서,
상기 Ⅲ) 단계에 사용된 고분자 스템프는 폴리디메틸실록산 고분자와 가교제의 혼합물이고, 상기 폴리디메틸실록산 고분자와 가교제의 혼합 중량비가 5-15 : 1인 것을 특징으로 하는 p-n 다이오드의 제조방법. - 제13항에 있어서,
상기 Ⅲ) 단계에 사용된 고분자 스템프는
Ⅲ-1) 폴리디메틸실록산 고분자와 가교제(cross-linker)의 혼합물을 제조하는 단계;
Ⅲ-2) 상기 혼합물에 존재하는 기포를 진공챔버를 이용하여 제거하는 단계; 및
Ⅲ-3) 상기 기포가 제거된 혼합물을 성형틀에 붓고, 경화하여 고분자 스템프를 제조하는 단계;를 통해 제조된 것을 특징으로 하는 p-n 다이오드의 제조방법. - 제10항에 있어서,
상기 Ⅴ) 단계는 스핀코팅법으로 수행되는 것을 특징으로 하는 p-n 다이오드의 제조방법. - 제10항에 있어서,
상기 봉쇄층은 불소계 수지인 것을 특징으로 하는 p-n 다이오드의 제조방법. - 제10항에 있어서,
상기 봉쇄층은 전기 쌍극자 모멘트를 갖는 것을 특징으로 하는 p-n 다이오드의 제조방법. - 제1항 내지 제9항 중 어느 한 항에 따른 p-n 다이오드를 포함하는 전자기기.
- 제1항 내지 제9항 중 어느 한 항에 따른 p-n 다이오드를 포함하는 광검출기.
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| KR (1) | KR20170000107A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110294005A (zh) * | 2019-06-28 | 2019-10-01 | 中船黄埔文冲船舶有限公司 | 一种多功能转运装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080033967A (ko) | 2005-07-04 | 2008-04-17 | 상하이 얼티메이트 파워 커뮤니케이션즈 테크놀로지 코., 엘티디. | 인접 셀로부터 이동 단말기의 채널 임펄스 응답 추출방법및 시스템 |
-
2015
- 2015-06-23 KR KR1020150088861A patent/KR20170000107A/ko not_active Application Discontinuation
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