KR20160149709A - 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기 - Google Patents

Abstract

본 발명에서는 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기 및 이에 구비되는 전치 연산 증폭기에 관한 것이다.
공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기는 전치 연산 증폭기와, 래치로 구성된다. 본 발명에서는 전치 연산 증폭기를 차동차이 증폭기로 구성하는 회로가 제시된다.
본 발명에 따른 비교기는 종래 비교기보다 연산 증폭기의 개수를 줄여 전력 소모, 회로의 복잡성을 줄임과 동시에 안정도와 속도를 보장하는 장점이 있다.

Description

공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기{HIGH-SPEED COMPARATOR TO COMPARE THE DIFFERNCE OF BOTH COMMON MODE SIGNAL AND DIFFERENTIAL SIGNAL}

본 발명은 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기에 관한 것으로서, 보다 상세하게는 반도체 칩이나 디스플레이 소자의 기능 또는 성능을 테스트하기 위한 테스트 장비나 또는 자동시험장비(ATE: automatic test equipment)를 이용하는데 필요한 기술로 서로 다른 채널 간의 공통 모드 신호의 차이와 차동 모드 신호의 차이를 모두 감지한 출력 값과, 내부에 있는 기준 전압과 고속으로 비교하는 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기에 관한 것이다.

AP(application processor) 및 SoC(System on chip)를 테스트하기 위한 자동시험장치(ATE)에는 드라이버(Driver) IC가 필요하게 되고, 드라이버 IC에는 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기가 구비된다. 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기는 측정중인 소자로부터의 측정값(DUT0, DUT1)과 기준전압인 DAC의 출력(DAC_VOH, DAC_VOL)을 비교하게 된다. 이때, 모든 범위의 신호를 받아들이고, 최대 800MHz의 높은 주파수에서 동작하여야 한다.

도 1은 종래 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기의 블록도이다. 자동시험장비에 들어가는 비교기 중에서 공통 모드 전압과 차이 모드 전압을 동시에 기준 전압과 비교하기 위해서는 도 1에 도시된 회로와 같이 여러 개의 연산 증폭기가 사용하여 공통 모드 전압을 기준으로 차동 모드 전압 값의 차가 출력되도록 설계된다. 종래 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기는 세 개의 연산 증폭기(DF, CM DFF)로 구성되는 전치 연산 증폭기와 하나의 래치로 구성된다. 전치 연산 증폭기는 차이 모드 전압을 감지하는 증폭기(DF)와, 공통모드 전압을 감지하는 증폭기(CM) 및 양자의 차이를 그대로 증폭하는 증폭기(DFF)로 구성된다.

그런데 이러한 종래 비교기는 여러 개의 증폭기가 캐스케이드 방식으로 연결되는 구조를 가지므로 전력 소모가 많으며, 안정도가 떨어지고, 회로가 복잡해지는 문제점이 야기된다. 특히, 캐스캐이드 구조로 구성이 되면 다수의 극점과 제로를 형성하게 되어 안정성 문제를 해결하기 위한 보상 회로가 추가되게 되며, 이는 회로 구성의 복잡성과 전력 소모를 야기한다. 또한, 고 전압용으로 사용되는 BCDMOS 공정을 사용할 경우 DEMOS(drain extended MOS)나 LDMOS(laterally diffused MOS) 자체적으로 가지고 있는 기생 커패시터나 온-저항 등 동작 속도를 저하시키는 요소들을 내포하게 되는 문제점을 가지고 있었다.

대한민국 공개특허 제10-2007-0073975호 (2007.07.10. 공개)

본 발명은 상기와 같은 문제점을 해결하고자 하는 것으로서, 여러 개의 증폭기를 사용하지 않고 하나의 차동차이 증폭기를 이용하여 비교기를 구현함으로써, 전력 소모가 적고, 회로 안정도가 뛰어나며, 간단한 회로로 구성되는 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기를 제공하는 것을 목적으로 한다.

본 발명의 상기 목적은 테스트 대상 디바이스로부터 출력되는 공통 모드 전압과 차동 모드 전압으로 구성되는 채널 0 신호와 채널 1 신호를 공통 모드 전압과 차동 모드 전압의 차이를 그대로 전달하는 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기를 구성하는 전치 연산 증폭기에 있어서, 전치 연산 증폭기는 차동차이 증폭기로 형성되는 것을 특징으로 하는 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기를 구성하는 전치 연산 증폭기에 의해 달성가능하다.

여기서, 차동차이 증폭기는 입력단자는 VPP단자, VPN단자, VNP단자 및 VNN단자로 구비하며, VPP단자와 VPN단자는 채널 0 신호와 연결되며, VNP단자는 채널 1 신호와 연결되며, VNN단자에는 채널 0 신호와 채널 1 신호의 공통 신호(VCM)가 연결되며, 차동차이 증폭기는 수학식 1의 출력을 나타내도록 구성하였다.

수학식 1

V_OUT=A₀{(VPP-VPN)-(VNP-VNN)}

여기서, Ao는 차동차이 증폭기의 증폭계수이며, VPP, VPN, VNP, 및 VNN은 각각의 입력단자에 인가되는 전압값이다.

바람직하게는 차동차이 증폭기의 출력단은 상기 VPN 단자와 연결되어, 네가티브 피드백을 형성하는 것을 특징으로 하는 것이 좋다.

더욱 바람직하게는 차동차이 증폭기의 입력단은 레일투레일(rail to rail) 방식으로 구현하고, 차동차이 증폭기의 출력단은 폴디드 캐드코드(folded cadcode) 형태로 구현되는 것이 좋다.

본 발명에 따르면 공통 모드 전압과 차동 모드 전압의 차이를 동시에 처리할 수 있는 비교기가 하나의 차동차이 증폭기를 통해서 처리 가능하며, 종래 비교기보다 연산 증폭기의 개수를 줄여 전력 소모, 회로의 복잡성을 줄임과 동시에 안정도와 속도를 보장하는 장점이 있다.

도 1은 종래 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기의 블록도.
도 2는 본 발명에 따른 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기의 블록도.
도 3은 도 2에 도시된 본 발명의 차동차이 증폭기에 대한 게이트 레벨의 회로도.
도 4는 도 2에 도시된 본 발명의 차동차이 증폭기를 이용한 모의 실험 결과.
도 5는 도 2에 도시된 본 발명의 차동차이 증폭기를 이용한 실제 회로 측정 결과.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.

이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

도 2는 본 발명에 따른 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기의 블록도이다. 본 발명에 따른 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기는 차동차이 증폭기와 래치로 구성됨을 알 수 있다. 차동차이 증폭기에는 네 개의 입력단자와, 하나의 출력 단자가 구비된다. 입력단자는 위에서부터 아래 방향으로 각각 VPP단자, VPN단자, VNP단자 및 VNN단자라 칭하기로 한다. 채널 0과 채널 1은 테스트 대상 디바이스(Device Under Test, DUT)로부터 출력되는 신호로서 각각 공통 모드 전압과 차동 모드 전압을 갖는다. VPP단자와 VPN단자는 채널 0와 연결되며, VNP단자에는 채널 1과 연결되며, VNN단자에는 채널 0과 채널 1의 공통 신호(VCM)가 연결된다. 공통 신호(VCM)는 도 1에서 연산 증폭기 CM의 입력 신호와 동일한 신호로 이해하면 된다. 또한, 차동차이 증폭기의 출력단은 VPN단자와 연결되어 네가티브 피드백을 형성함을 알 수 있다.

도 3은 도 2에 도시된 본 발명의 차동차이 증폭기에 대한 게이트 레벨의 회로도이다. 도 3에서 사용된 차동차이 증폭기는 VPP(+)와 VPN(-)의 차동 입력과, VNP(+)와 VNN(-)의 차동 입력을 갖고, 차동차이 증폭기의 출력은 이득이 A₀라 할 때, 차동차이 증폭기의 출력은 수학식 1로 구해질 수 있다.

도 2 및 도 3에 제시된 본 발명에 따른 실시예를 구성하는 차동차이 증폭기 회로는 공통 모드 전압과 차동 모드 전압의 차이를 그대로 내어주기 위해 사용된다. 특히, 도 3에 도시된 바와 같이 전체 입력 전압 범위를 받아들이도록 rail-to-rail(VSS부터 VDD 전 범위) 구성을 하고, 이득을 키우기 위해서 폴디드 캐드코드(folded cadcode) 형태로 설계함을 특징으로 한다. 차동 입력 단은 NMOS와 PMOS 입력 트랜지스터가 서로 병렬로 연결함으로써 rail-to-rail(VSS부터 VDD 전 범위) 동작이 가능하도록 설계하였다. 또, 실제로 사용되는 출력 값은 두 소자에서 측정되는 DUT0, DUT1간의 차이를 그대로 보내줘야 하기 때문에, 버퍼 형식으로 사용하게 되었다.

또한, 이득을 높이기 위해서 folded cascode 구조를 사용하였고, 이는 고속 동작에서 안정성을 보장하게 되고, 추가적인 보상 커패시터를 사용하지 않아도 되는 장점이 있음을 알 수 있다.

도 4는 도 2에 도시된 본 발명의 차동차이 증폭기를 이용한 모의 실험 결과로서, V_OUT 은 수학식 2로 표현된다.

채널 0 신호는 2.325V(공통 모드 전압)를 기준으로 250mV 진폭으로 변하는 신호(차동 모드 전압)를 입력신호로 하였으며, 채널 1 신호는 2.625V(공통 모드 전압)를 기준으로 250mv 진폭으로 변하는 신호(차동 모드 전압)를 입력신호로 사용하였다. 차동차이 증폭기의 출력 신호는 2.2V를 기준으로 500mV 진폭으로 변화되는 신호로 출력됨을 확인할 수 있다.

도 5는 도 2에 도시된 본 발명의 차동차이 증폭기를 회로로 구현하고 출력값을 측정한 그래프이다. 도 4에 제시된 시뮬레이션 회로와는 달리 입력신호로는 500mV 변화폭을 갖는 신호(차동 모드 전압)를 사용하였다. 도 5에 제시된 바와 같이 차동차이 증폭기는 시뮬레이션 회로와 동일한 결과를 보임을 확인할 수 있다.

실제 회로 측정 결과 각 A, B 차동 입력단은 전 입력 전압 범위를 받아들이기 위해 NMOS와 PMOS 입력 트랜지스터가 서로 병렬로 연결함으로써, rail-to-rail(VSS부터 VDD 전 범위) 동작 가능하도록 설계하였다. 또한 이득을 키우기 위해서 폴디드 캐스코드 형태로 설계하였다. 폴디드 캐스코드 형태로 구성하게 되면, 추가적인 보상 회로가 없이도 안정성을 확보할 수 있고, 이를 통해 속도도 보장받게 되는 이점이 있다.

도 2 및 도 3은 본 발명에 사용한 차동차이 증폭기의 한 예일 뿐 다른 형태의 설계인 출력 구동 단에 큰 트랜지스터를 이용한 CS(Common Source) 증폭기를 설계하여 추가적인 이득과 전류 구동 능력을 향상시킬 수 있다.

본 명세서의 실시예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 명세서의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

또한 본 발명의 실시예에 나타나는 구성부들은 서로 다른 특징적인 기능들을 나타내기 위해 독립적으로 도시되는 것으로, 각 구성부들이 분리된 하드웨어나 하나의 소프트웨어 구성단위로 이루어짐을 의미하지 않는다. 즉, 각 구성부는 설명의 편의상 각각의 구성부로 나열하여 포함한 것으로 각 구성부 중 적어도 두 개의 구성부가 합쳐져 하나의 구성부로 이루어지거나, 하나의 구성부가 복수 개의 구성부로 나뉘어져 기능을 수행할 수 있고 이러한 각 구성부의 통합된 실시예 및 분리된 실시예도 본 발명의 본질에서 벗어나지 않는 한 본 발명의 권리범위에 포함된다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

Claims (6)

1. 테스트 대상 디바이스로부터 출력되는 공통 모드 전압과 차동 모드 전압으로 구성되는 채널 0 신호와 채널 1 신호를 공통 모드 전압과 차동 모드 전압의 차이를 그대로 전달하는 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기를 구성하는 전치 연산 증폭기에 있어서,
   상기 전치 연산 증폭기는 차동차이 증폭기로 형성되는 것을 특징으로 하는 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기를 구성하는 전치 연산 증폭기.
   
2. 제1항에 있어서,
   상기 차동차이 증폭기는 입력단자는 VPP단자, VPN단자, VNP단자 및 VNN단자로 구비하며,
   상기 VPP단자와 VPN단자는 채널 0 신호와 연결되며, 상기 VNP단자는 채널 1 신호와 연결되며, VNN단자에는 채널 0 신호와 채널 1 신호의 공통 신호(VCM)가 연결되며, 상기 차동차이 증폭기는 수학식 1의 출력을 나타내는 것을 특징으로 하는 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기를 구성하는 전치 연산 증폭기.
   수학식 1
   V_OUT=A₀{(VPP-VPN)-(VNP-VNN)}
   여기서, Ao는 차동차이 증폭기의 증폭계수이며, VPP, VPN, VNP, 및 VNN은 각각의 입력단자에 인가되는 전압값임.
   
3. 제2항에 있어서,
   상기 차동차이 증폭기의 출력단은 상기 VPN 단자와 연결되어, 네가티브 피드백을 형성하는 것을 특징으로 하는 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기를 구성하는 전치 연산 증폭기.
   
4. 제1항에 있어서,
   상기 차동차이 증폭기의 입력단은 레일투레일(rail to rail) 방식으로 구현되는 것을 특징으로 하는 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기를 구성하는 전치 연산 증폭기.
   
5. 제1항에 있어서,
   상기 차동차이 증폭기의 출력단은 폴디드 캐드코드(folded cadcode) 형태로 구현되는 것을 특징으로 하는 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기를 구성하는 전치 연산 증폭기.
   
6. 제1항 내지 제5항 중에서 선택된 어느 한 항의 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기를 구성하는 전치 연산 증폭기와,
   상기 전치 연산 증폭기의 출력단과 연결되는 래치를 포함하는 공통 모드 전압 차와 차이 모드 전압 차를 동시에 비교 처리하는 고속 비교기.

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