KR20160142803A - Vertical channel transistors and methods for fabricating vertical channel transistors - Google Patents
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Abstract
Description
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 수직 채널 트랜지스터 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE
반도체 산업에서 트랜지스터, 비트라인 등은 다양한 제조기술에 의해 형성되고 있다. 이러한 제조기술의 하나로서 수평 채널을 갖는 모스 전계효과 트랜지스터를 형성하는 것이다. 반도체 소자의 디자인 룰이 감소함에 따라 반도체 소자의 집적도를 향상시키고, 동작 속도 및 수율을 향상시키는 방향으로 제조기술이 발전되고 있다. 종래 수평 채널을 갖는 트랜지스터가 갖는 집적도, 저항, 전류 구동 능력 등을 확대하기 위해 수직 채널을 갖는 트랜지스터가 제안되었다.In the semiconductor industry, transistors, bit lines, and the like are formed by various manufacturing techniques. One of such fabrication techniques is to form a MOS field effect transistor having a horizontal channel. 2. Description of the Related Art As the design rule of a semiconductor device is reduced, a manufacturing technique is being developed in a direction of improving the degree of integration of a semiconductor device and improving an operation speed and a yield. A transistor having a vertical channel has been proposed in order to enlarge the integration degree, resistance, current driving ability, and the like of a transistor having a conventional horizontal channel.
본 발명의 목적은 전기적 특성이 우수한 수직 채널 트랜지스터 및 그의 제조방법을 제공함에 있다.It is an object of the present invention to provide a vertical channel transistor having excellent electrical characteristics and a method of manufacturing the same.
본 발명의 실시예에 따른 채널 트랜지스터의 제조 방법은 기판을 패터닝하여 액티브를 형성하고, 상기 액티브를 패터닝하여 상기 기판으로부터 수직 방향으로 돌출된 다수의 수직 채널을 형성하고, 상기 다수의 수직 채널 사이에 상기 수직 채널의 상부를 노출시키는 전도체를 형성하고, 상기 다수의 수직 채널의 상부에 게이트 스페이서를 형성하고, 상기 게이트 스페이서를 마스크로 하는 에칭으로 상기 전도체를 패터닝하여 상기 다수의 수직 채널의 측벽을 둘러싸는 다수의 게이트 전극을 자기정렬적으로 형성하고, 상기 다수의 수직 채널 아래에 상기 기판 상에서 제1 수평 방향으로 연장된 매립 비트라인을 형성하고, 그리고 상기 다수의 수직 채널 사이에서 상기 제1 수평 방향과 수직하는 제2 수평 방향으로 연장되어 상기 다수의 게이트 전극을 연결하는 다수의 플러그-인을 형성하는 것을 포함할 수 있다.A method of manufacturing a channel transistor according to an exemplary embodiment of the present invention includes patterning a substrate to form an active region and patterning the active region to form a plurality of vertical channels protruding in a vertical direction from the substrate, Forming a conductor that exposes an upper portion of the vertical channel, forming a gate spacer over the plurality of vertical channels, and patterning the conductor by etching with the gate spacer as a mask to surround the side walls of the plurality of vertical channels Forming a plurality of gate electrodes in a self-aligned manner, forming a buried bit line extending in a first horizontal direction on the substrate under the plurality of vertical channels, and forming a buried bit line in the first horizontal direction And a plurality of gate electrodes extending in a second horizontal direction perpendicular to the plurality of gate electrodes, It may include forming an in-gyeolhaneun multiple plug.
본 발명에 의하면, 수직 채널은 기판의 표면에 대해 수직 방향으로 돌출되어 있어서 보다 확대된 채널 길이가 확보될 수 있어 쇼트 채널 효과를 방지할 수 있고, 지그재그 형태로 배열되어 있으므로 집적도를 향상시킬 수 있다. 게이트 전극은 수직 채널의 외주면을 따라 수직 채널을 감싸는 형태를 가질 수 있어서 전류 구동 능력이 향상될 수 있으며, 그 폭을 정확하게 원하는 치수를 가지도록 형성될 수 있어 채널 길이의 재현성을 확보할 수 있다. 아울러, 아울러 게이트 전극(워드라인) 간의 브릿지 문제를 해결할 수 있고, 게이트 전극은 자기정렬적으로 형성될 수 있어서 포토 공정을 생략할 수 있는 효과가 있다.According to the present invention, since the vertical channel is protruded in a direction perpendicular to the surface of the substrate, an enlarged channel length can be ensured, a short channel effect can be prevented, and the degree of integration can be improved since the vertical channel is arranged in a zigzag form . The gate electrode may have a shape that surrounds the vertical channel along the outer peripheral surface of the vertical channel, so that the current driving capability can be improved. The width of the gate electrode can be formed to have a desired dimension accurately, and the reproducibility of the channel length can be ensured. In addition, it is possible to solve the bridging problem between the gate electrodes (word lines), and the gate electrode can be formed in a self-aligning manner, so that the photo process can be omitted.
도 1은 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.
도 2는 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터를 응용한 반도체 소자를 도시한 사시도이다.
도 3은 본 발명의 제2 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.
도 4는 본 발명의 제3 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.
도 5는 본 발명의 제4 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.
도 6은 본 발명의 제5 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.
도 7은 본 발명의 제6 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.
도 8a 내지 17a는 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 8b 내지 17b는 도 8a 내지 17a의 I-I'선으로 절개한 단면도이다.
도 18a, 19a 및 19b는 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터를 채택한 반도체 소자의 제조방법을 도시한 평면도이고, 도 18b는 도 18a의 I-I'선으로 절개한 단면도이다.
도 20a 내지 24a는 본 발명의 제2 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 20b 내지 24b는 도 20a 내지 24a의 Ⅱ-Ⅱ'선으로 절개한 단면도이다.
도 25a 내지 27a는 본 발명의 제3 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 25b 내지 27b는 도 25a 내지 27a의 Ⅲ-Ⅲ'선으로 절개한 단면도이다.
도 28a 내지 30a는 본 발명의 제4 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 28b 내지 30b는 도 28a 내지 30a의 Ⅳ-Ⅳ'선으로 절개한 단면도이다.
도 31a 내지 36a는 본 발명의 제5 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 31b 내지 36b는 도 31a 내지 36a의 Ⅴ-Ⅴ'선으로 절개한 단면도이다.
도 37a 내지 40a는 본 발명의 제6 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 37b 내지 40b는 도 37a 내지 40a의 Ⅵ-Ⅵ'선으로 절개한 단면도이다.
도 41a 및 41b는 일반적인 기술 및 본 발명의 실시예에 따른 수직 채널 트랜지스터에 있어서 매립 비트라인의 피치 차이를 도시한 평면도이다.
도 42a 및 42b는 본 발명의 실시예에 따른 수직 채널 트랜지스터의 응용예를 도시한 블록도이다.1 is a perspective view illustrating a vertical channel transistor according to a first embodiment of the present invention.
2 is a perspective view illustrating a semiconductor device using a vertical channel transistor according to a first embodiment of the present invention.
3 is a perspective view illustrating a vertical channel transistor according to a second embodiment of the present invention.
4 is a perspective view illustrating a vertical channel transistor according to a third embodiment of the present invention.
5 is a perspective view illustrating a vertical channel transistor according to a fourth embodiment of the present invention.
6 is a perspective view illustrating a vertical channel transistor according to a fifth embodiment of the present invention.
7 is a perspective view illustrating a vertical channel transistor according to a sixth embodiment of the present invention.
FIGS. 8A to 17A are plan views illustrating a method of manufacturing a vertical channel transistor according to a first embodiment of the present invention, and FIGS. 8B to 17B are cross-sectional views taken along lines I-I 'of FIGS.
FIGS. 18A, 19A, and 19B are plan views illustrating a method for fabricating a semiconductor device employing a vertical channel transistor according to a first embodiment of the present invention, and FIG. 18B is a cross-sectional view taken along line I-I 'of FIG.
FIGS. 20A to 24A are plan views illustrating a method of manufacturing a vertical channel transistor according to a second embodiment of the present invention, and FIGS. 20B to 24B are cross-sectional views taken along line II-II 'of FIGS.
FIGS. 25A to 27A are plan views illustrating a method of manufacturing a vertical channel transistor according to a third embodiment of the present invention, and FIGS. 25B to 27B are cross-sectional views taken along line III-III 'of FIGS.
FIGS. 28A to 30A are plan views illustrating a method of manufacturing a vertical channel transistor according to a fourth embodiment of the present invention, and FIGS. 28B to 30B are cross-sectional views taken along lines IV-IV 'of FIGS.
FIGS. 31A to 36A are plan views illustrating a method of manufacturing a vertical channel transistor according to a fifth embodiment of the present invention, and FIGS. 31B to 36B are cross-sectional views taken on line V-V 'of FIGS.
FIGS. 37A to 40A are plan views illustrating a method of manufacturing a vertical channel transistor according to a sixth embodiment of the present invention, and FIGS. 37B to 40B are cross-sectional views taken on lines VI-VI 'of FIGS.
41A and 41B are plan views showing pitch differences of buried bit lines in a vertical channel transistor according to a general technology and an embodiment of the present invention.
42A and 42B are block diagrams illustrating an application of a vertical channel transistor according to an embodiment of the present invention.
이하, 본 발명에 따른 수직 채널 트랜지스터의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, a method of manufacturing a vertical channel transistor according to the present invention will be described in detail with reference to the accompanying drawings.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages of the present invention and its advantages over the prior art will become apparent from the detailed description and claims that follow. In particular, the invention is well pointed out and distinctly claimed in the claims. The invention, however, may best be understood by reference to the following detailed description when taken in conjunction with the accompanying drawings. Like reference numerals in the drawings denote like elements throughout the various views.
(장치 실시예 1)(Apparatus Example 1)
도 1은 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.1 is a perspective view illustrating a vertical channel transistor according to a first embodiment of the present invention.
도 1을 참조하면, 제1 실시예의 수직 채널 트랜지스터(1)는 반도체 기판(100) 상에 형성된 복수개의 액티브(110)와, 액티브(110)로부터 돌출된 복수개의 수직 채널(115)과, 복수개의 수직 채널(115)의 측벽에 형성된 복수개의 게이트 전극(165)을 연결하는 복수개의 워드라인 플러그-인(180)을 포함하는 복수개의 워드라인(190)과, 복수개의 워드라인(190)과 실질적으로 직교하는 방향으로 연장된 복수개의 매립 비트라인(170)을 포함할 수 있다. 수직 채널 트랜지스터(1)는 수직 채널(115)과 게이트 전극(165) 사이에 수직 채널(115)을 감싸는 게이트 절연막(150)과, 수직 채널(115)의 상하부에 상하부 접합영역(부호 미표시)을 더 포함할 수 있다.1, the
액티브(110)는 Y 방향으로 연장되며, 하나의 액티브(110) 상에는 복수개의 수직 채널(115)이 Y 방향으로 늘어서되 지그재그 방식으로 배열될 수 있다. 수직 채널들(115)은 액티브(110)의 에지로부터 Z 방향으로 돌출될 수 있다. X,Y 및 Z 방향은 가령 90도 교차할 수 있다. 매립 비트라인(170)은 수직 채널(115)의 하단부에 인접한 액티브(110)로의 불순물 도핑이나 실리사이드 반응에 의해 형성된 것일 수 있다. 따라서, 매립 비트라인(170)은 액티브(110)와 동일 유사한 형태, 가령 Y 방향으로 연장된 형태를 가질 수 있다. 매립 비트라인(170)은 Y 방향으로 배열된 수직 채널들(115)과 오버랩될 수 있다.The active 110 extends in the Y direction and a plurality of
본 실시예에 의하면, 수직 채널(115)은 기판(100)의 표면에 대해 수직인 Z 방향으로 돌출되어 있어서 보다 확대된 채널 길이가 확보될 수 있어 쇼트 채널 효과를 방지할 수 있다. 게이트 전극(165)은 수직 채널(115)의 외주면을 따라 수직 채널(115)을 감싸는 형태를 가질 수 있어서 전류 구동 능력이 향상될 수 있다. 게이트 전극(165)은 그 폭(Z 방향의 길이)을 정확하게 원하는 치수를 가지도록 형성될 수 있어 채널 길이의 재현성을 확보할 수 있다. 수직 채널(115)이 지그재그 형태로 배열되어 있으므로 집적도를 향상시킬 수 있으며 아울러 게이트 전극들(165) 및/또는 워드라인들(190)간의 브릿지 문제를 해결할 수 있다. 게이트 전극(165)은 자기정렬적으로 형성될 수 있어서 포토 공정을 생략할 수 있다. 상기 특징들은 도 8a/b 내지 17a/b를 참조하여 후술한 본 실시예의 수직 채널 트랜지스터(1)를 제조하는 방법을 참조하면 이해될 것이다. 그러나, 본 실시예의 수직 채널 트랜지스터(1)를 구현하는 방법은 도 8a/b 내지 17a/b에 설명된 제조방법에 한정되지 아니하고 다양한 변형이 가능함은 물론이다.According to this embodiment, the
(반도체 소자의 예)(Example of semiconductor device)
도 2는 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터를 응용한 반도체 소자를 도시한 사시도이다.2 is a perspective view illustrating a semiconductor device using a vertical channel transistor according to a first embodiment of the present invention.
도 2를 참조하면, 수직 채널 트랜지스터(1)에 캐패시터(90)가 연결되므로써 가령 디램(DRAM)과 같은 반도체 소자(1a)가 구현될 수 있다. 캐패시터(90)는 수직 채널(115)에 전기적으로 연결될 수 있다. 콘택 플러그(80)가 캐패시터(90) 및 수직 채널(115) 사이에 더 포함될 수 있다. 수직 채널 트랜지스터(1)는 상기와 같은 메모리는 물론 중앙처리장치(CPU)와 같은 비메모리에도 활용될 수 있다.Referring to FIG. 2, a
(장치 실시예 2)(Apparatus Embodiment 2)
도 3은 본 발명의 제2 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.3 is a perspective view illustrating a vertical channel transistor according to a second embodiment of the present invention.
도 3을 참조하면, 제2 실시예의 수직 채널 트랜지스터(2)는 반도체 기판(400) 상에 액티브(210), 수직 채널(215), 게이트 절연막(250), 및 게이트 전극(265)을 연결하는 워드라인 플러그-인(280)을 포함하는 워드라인(290)이 제1 실시예의 수직 채널 트랜지스터(1)와 동일 유사하게 구성될 수 있다. 전류 구동 능력, 게이트 길이 재현성, 워드라인 브릿지 등과 같은 특성들은 도 20a/b 내지 24a/b를 참조하여 후술한 본 실시예의 수직 채널 트랜지스터(2)를 제조하는 방법을 참조하면 이해될 것이다.3, the
제1 실시예의 수직 채널 트랜지스터(1)와 다르게, 매립 비트라인(270)은 액티브(210)의 상단부 에지를 지그재그 형태로 점유하는 전도체로 형성된 것일 수 있다. 따라서, 매립 비트라인(270)은 액티브(210)와 상이한 형태, 가령 지그재그 형태로 Y 방향을 향해 연장될 수 있다. 매립 비트라인(270)은 Y 방향으로 지그재그 배열된 수직 채널들(215)과 오프셋될 수 있다.Unlike the
(장치 실시예 3)(Apparatus Embodiment 3)
도 4는 본 발명의 제3 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.4 is a perspective view illustrating a vertical channel transistor according to a third embodiment of the present invention.
도 4를 참조하면, 제3 실시예의 수직 채널 트랜지스터(3)는 반도체 기판(300) 상에 액티브(310), 게이트 절연막(350), 게이트 전극(365)을 연결하는 워드라인 플러그-인(380)을 포함하는 워드라인(390) 및 매립 비트라인(370)은 제1 실시예의 수직 채널 트랜지스터(1)와 동일 유사하게 구성될 수 있다. 제1 실시예의 수직 채널 트랜지스터(1)와 다르게, 수직 채널들(315)은 액티브(210)의 에지를 따라 Y 방향으로 일직선 형태로 배열될 수 있다. 본 실시예의 수직 채널 트랜지스터(3)는 도 25a/b 내지 27a/b에서 설명한 제조방법 또는 이와 유사한 방법으로 구현될 수 있다.4, the
(장치 실시예 4)(Apparatus Embodiment 4)
도 5는 본 발명의 제4 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.5 is a perspective view illustrating a vertical channel transistor according to a fourth embodiment of the present invention.
도 5를 참조하면, 제4 실시예의 수직 채널 트랜지스터(4)는 제3 실시예의 수직 채널 트랜지스터(3)와 달리 수직 채널들(415)이 액티브(310)의 센터를 따라 Y 방향으로 일직선 형태로 배열될 수 있다. 이 외는 제3 실시예의 수직 채널 트랜지스터(3)와 동일 유사하게 구성될 수 있다. 본 실시예의 수직 채널 트랜지스터(4)의 구현은 도 28a/b 내지 30a/b에서 설명한 제조방법을 참조하면 이해될 것이다.5, the
(장치 실시예 5)(Apparatus Example 5)
도 6은 본 발명의 제5 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.6 is a perspective view illustrating a vertical channel transistor according to a fifth embodiment of the present invention.
도 6을 참조하면, 제5 실시예의 수직 채널 트랜지스터(5)는 반도체 기판(500) 상에 A 방향으로 연장된 복수개의 제1 액티브(511)와 B 방향으로 연장된 복수개의 제2 액티브(512)가 대체로 90도 교차하여 마름모 혹은 벌집과 동일 유사한 패턴(이하 벌집 패턴)을 갖는 액티브(510)를 포함한다. A 및 B 방향은 90도 미만의 각도로 X 방향과 교차할 수 있다. 일례로 A 방향이 X 방향과 이루는 각(θ1)과 B 방향이 X 방향과 이루는 각(θ1)은 대체로 45도일 수 있다.6, the
액티브(510) 상에는 Z 방향으로 수직 돌출된 복수개의 수직 채널(515)이 배치된다. 수직 채널들(515)은 제1 액티브(511)와 제2 액티브(512)의 교차점을 점유할 수 있다. 따라서, 수직 채널들(515)은 반도체 기판(500) 상에서 지그재그 형태로 배열된 것처럼 보일 수 있다. 액티브(510)의 형태와 수직 채널들(515)의 위치는 도 31a 및 32a를 참조하면 더 명확하게 이해될 것이다.A plurality of
워드라인들(590)이 X 방향으로 연장되고, 매립 비트라인들(570)이 Y 방향으로 연장된다. 워드라인(590)은 수직 채널들(515)을 감싸는 게이트 전극들(565)과, 게이트 전극들(565)을 연결하는 워드라인 플러그-인들(580)을 포함할 수 있다. 매립 비트라인(570)은 액티브(510)의 상단부를 점유하는 전도체로 형성된 것일 수 있다. 하나의 매립 비트라인(570)은 Y 방향으로 일직선 배열된 2조의 수직 채널들(515)과 전기적으로 연결될 수 있다. 본 실시예의 수직 채널 트랜지스터(5)는 도 31a/b 내지 36a/b에서 설명한 제조 방법 또는 이와 유사한 방법에 의해 구현될 수 있다.
본 실시예에 의하면, 수직 채널들(515)을 일반적인 정방형(square) 패턴이 아닌 벌집(honeycomb) 패턴이 이루어지게 배열하므로써 매립 비트라인(570)의 폭을 더 확대시킬 수 있어 매립 비트라인(570)의 저항을 감소시킬 수 있다. 이를 도 41a 및 41b를 참조하여 더 자세히 설명한다.According to the present embodiment, the widths of the buried
도 41a 및 41b는 일반적인 기술 및 본 발명의 실시예에 따른 수직 채널 트랜지스터에 있어서 매립 비트라인의 피치 차이를 도시한 평면도이다.41A and 41B are plan views showing pitch differences of buried bit lines in a vertical channel transistor according to a general technology and an embodiment of the present invention.
도 41a를 참조하면, 정방형 패턴을 이루는 수직 채널들(15) 각각의 크기가 1.0F(예: 50㎚)이고 피치가 2.7F(예: 135nm)인 경우, 워드라인(19)의 폭 및 피치를 각각 1.35F(예: 67.5nm), 매립 비트라인(17)의 폭 및 피치 역시 각각 1.35F로 설계할 수 있다. 액티브는 매립 비트라인(17)과 동일 유사한 패턴, 가령 매립 비트라인(17)의 길이 방향을 따라 연장되고, 매립 비트라인(17)과 오버랩 혹은 오프셋되는 라인 형태일 수 있다. 본 예에 의하면, 매립 비트라인(17)의 폭을 증가시킬 수 있는 한계가 있으므로 집적도 향상에 따라 매립 비트라인(17)의 저항이 증가하는 이슈가 있을 수 있다.41A, when the size of each of the
도 41b를 참조하면, 벌집 패턴을 이루는 액티브(510)의 폭을 1.35F로 설계하고 수직 채널(515)의 크기 및 피치를 각각 1.0F 및 2.7F로 설계한 경우, 워드라인(590)은 그 폭, 피치 및 간격이 각각 1.3F, 1.9F 및 0.6F이 되도록 형성할 수 있고, 매립 비트라인(570)은 그 폭, 피치 및 각격이 각각 2.9F, 3.8F 및 0.9F가 되도록 형성할 수 있다. 이를 도 41a와 대조하면, 벌집 패턴의 수직 채널(515)과 정방형 패턴의 수직 채널(15)이 그 크기 및 피치와 동일하더라도, 액티브(510)를 벌집 패턴으로 형성하게 되면 매립 비트라인(570)의 폭을 1.35F에서 2.9F로 증가시킬 수 있어 더 낮은 저항을 가지게 할 수 있다.41B, if the width of the active 510 forming the honeycomb pattern is designed to be 1.35F and the size and pitch of the
(장치 실시예 6)(Apparatus Example 6)
도 7은 본 발명의 제6 실시예에 따른 수직 채널 트랜지스터를 도시한 사시도이다.7 is a perspective view illustrating a vertical channel transistor according to a sixth embodiment of the present invention.
도 7을 참조하면, 제6 실시예의 수직 채널 트랜지스터(6)는 제5 실시예의 수직 채널 트랜지스터(5)와 달리 액티브(610)의 상단부가 매립 비트라인(670)일 수 있다. 따라서, 매립 비트라인(670)은 액티브(610)의 형태와 동일 유사하게 벌집 패턴일 수 있다. 가령 매립 비트라인(670)은 액티브(610)의 상단부에 불순물 이온주입에 의해 구현될 수 있다. 이외는 제5 실시예의 수직 채널 트랜지스터(5)와 동일 유사하게 구성될 수 있다. 본 실시예의 수직 채널 트랜지스터(6)는 도 37a/b 내지 40a/b에서 설명한 제조 방법 또는 이와 유사한 방법에 의해 구현될 수 있다.Referring to FIG. 7, the
(방법 실시예 1)(Method Example 1)
도 8a 내지 17a는 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 8b 내지 17b는 도 8a 내지 17a의 I-I'선으로 절개한 단면도이다.FIGS. 8A to 17A are plan views illustrating a method of manufacturing a vertical channel transistor according to a first embodiment of the present invention, and FIGS. 8B to 17B are cross-sectional views taken along lines I-I 'of FIGS.
도 8a 및 8b를 참조하면, 반도체 기판(100) 상에 복수개의 액티브(110)를 형성한다. 액티브(110)는 반도체 기판(100)으로부터 수직 방향(도 1a의 Z 방향)으로 돌출된 형태일 수 있다. 액티브(110)는 I-I'선에 실질적으로 수직한 방향(도 1a의 Y 방향)으로 연장되고, I-I'선의 길이 방향(도 1a의 X 방향)으로 늘어선 라인 형태로 형성될 수 있다. 액티브(110)는 반도체 기판(100)에 트렌치(119)를 형성하고, 그 트렌치(119)를 절연막(120)으로 매립하므로써 정의될 수 있다. 일례로, 반도체 기판(100) 상에 I-I'선에 수직한 방향으로 연장된 하드마스크(130)를 형성하고, 하드마스크(130)를 이용한 건식 에칭으로 반도체 기판(100)의 일부를 제거하여 트렌치(119)를 형성할 수 있다. 하드마스크(130)는 실리콘질화막(예: SiN)을 증착하여 형성할 수 있다. 반도체 기판(100)은 단결정 실리콘 웨이퍼 혹은 소이(SOI) 기판일 수 있다. 액티브(110)는 단결정 실리콘으로 구성될 수 있다. 반도체 기판(100)과 액티브(110)는 제1 도전형, 가령 P형 불순물로 도핑되어 있을 수 있다. 절연막(120)은 실리콘산화막(예: SiO2), 실리콘질화막(예: SiN, Si3N4), 실리콘산화질화막(예: SiON) 혹은 이들의 조합을 증착한 후 평탄화하여 형성할 수 있다. 본 명세서에서 절연막(120)은 소자분리막으로 지칭하기로 한다. 소자분리막(120)의 평탄화는 화학기계적 공정(CMP)을 이용할 수 있다.Referring to FIGS. 8A and 8B, a plurality of
다마신 패턴(140)을 정의하기 위해 포토레지스트 마스크(132)를 형성할 수 있다. 포토레지스트 마스크(132)는 어느 하나의 액티브(110) 상에서 지그재그 배열된 아일랜드 형태일 수 있다. A
도 9a 및 9b를 참조하면, 액티브(110)를 패터닝하여 수직 채널(115)을 형성한다. 일례로, 포토레지스트 마스크(132)를 이용한 에칭으로 소자분리막(120)에 비해 얕은 깊이를 가지는 다마신 패턴(140)을 형성할 수 있다. 다마신 패턴(140)은 액티브(110)와 소자분리막(120)을 선택비없이 건식 에칭하여 형성될 수 있다. 다마신 패턴(140)의 형성과 더불어 액티브(110)의 일부로 구성된 수직 채널(115)이 형성될 수 있다. 수직 채널(115)은 액티브(110) 상에서 지그재그 형태로 배열될 수 있다. 수직 채널(115)은 액티브(110)의 에지에 인접하고 수직 방향으로 돌출된 원기둥 형태일 수 있다. 다른 예로, 수직 채널(115)은 타원기둥, 사각기둥 등 그 수평 단면은 임의의 형태를 가질 수 있다. 포토레지스트 마스크(132)는 애싱 공정으로 제거될 수 있다.Referring to FIGS. 9A and 9B, the active 110 is patterned to form the
도 10a 및 10b를 참조하면, 수직 채널(115)의 측벽을 둘러싸는 게이트 절연막(150)을 형성하고, 다마신 패턴(140)을 게이트 도전막(160)으로 매립한다. 게이트 절연막(150)은 실리콘산화막(예: SiO2)의 증착 공정 혹은 다마신 패턴(140)을 통해 노출된 수직 채널(110)의 측벽의 열산화 공정으로 형성될 수 있다. 게이트 절연막(150)은 수직 채널(115)의 측벽 이외에 액티브(110) 상면에도 형성될 수 있다. 게이트 도전막(160)은 도핑된 폴리실리콘이나 금속(예: TiN, W, WSix) 등을 증착하여 형성할 수 있다. 게이트 도전막(160)의 증착 이후 하드마스크(130)가 드러나도록 평탄화 공정(예: CMP)을 더 진행할 수 있다.10A and 10B, a
도 11a 및 11b를 참조하면, 리세스 게이트 도전막(162)을 형성하여 수직 채널(115)의 상부를 드러나도록 하고, 수직 채널(115)의 상단부 측벽에 게이트 스페이서(134)를 형성한다. 일례로 리세스 게이트 도전막(162)은 게이트 도전막(160)의 에치백 공정으로 구현할 수 있다. 게이트 도전막(160)의 에치백 공정으로 리세스 게이트 도전막(162)의 길이(수직 높이)를 정밀하게 제어할 수 있다. 게이트 스페이서(134)는 실리콘산화막이나 실리콘질화막의 증착과 패터닝으로 형성할 수 있다. 게이트 스페이서(134)는 하드마스크(130)의 측벽에도 형성될 수 있다.Referring to FIGS. 11A and 11B, a recessed gate
다마신 패턴(140)에 의해 노출된 리세스 게이트 도전막(162)을 제거하여 게이트 분리 패턴(142)을 형성하는 게이트 분리 에칭을 진행할 수 있다. 게이트 분리 에칭에 있어서 하드마스크(130) 및 게이트 스페이서(134)를 마스크로 활용할 수 있으므로 마스크 형성 공정을 스킵할 수 있다. 게이트 분리 에칭 공정은 건식 에칭을 이용할 수 있다.The recessed gate
도 12a 및 12b를 참조하면, 상기 게이트 분리 에칭에 의하면 게이트 스페이서(134)에 의해 덮혀진 리세스 게이트 도전막(162)은 수직 채널(115)의 측벽을 둘러싸는 게이트 전극(165)으로 형성된다. 게이트 전극들(165)은 게이트 분리 패턴(142)에 의해 서로 분리될 수 있다. 본 실시예에 의하면, 게이트 분리 에칭으로 게이트 전극(165)을 자기정렬적(self-aligned)으로 형성할 수 있다. 또한, 게이트 전극(165)의 길이(수직 높이)를 정밀하게 제어할 수 있어 게이트 전극(165)의 재현성을 확보할 수 있다. 아울러, 게이트 전극(165)은 게이트 분리 패턴(142)에 의해 서로 분리되므로 게이트 전극(165) 간의 브릿지를 피할 수 있다. 게이트 분리 에칭 공정시 게이트 절연막(150) 중에서 게이트 분리 패턴(142)에 의해 노출된 부분(151)이 오버 에칭되어 액티브(110)가 드러날 수 있다.12A and 12B, according to the gate separation etching, the recessed gate
게이트 분리 패턴(142) 아래의 액티브(110)에 불순물을 주입하여 하부 접합영역(102)을 형성할 수 있다. 하부 접합영역(102)은 제2 도전형, 가령 N형 불순물로 도핑될 수 있다. Impurities may be implanted into the
도 13a 및 13b를 참조하면, 게이트 분리 패턴(142)의 아래에 매립 비트라인 패턴(144)을 형성한다. 매립 비트라인 패턴(144)은 게이트 분리 패턴(142)에 의해 노출된 액티브(110)와 소자분리막(120) 중 적어도 액티브(110)를 제거하여 형성할 수 있다. 본 실시예에 의하면, 게이트 분리 패턴(142)에 의해 노출된 액티브(110)와 소자분리막(120)을 선택비없이 건식 에칭하여 매립 비트라인 패턴(144)을 형성할 수 있다. 매립 비트라인 패턴(144)은 하부 접합영역(102)에 비해 더 얕게 혹은 더 깊게 형성할 수 있다. 본 명세서에서 게이트 분리 패턴(142) 및 매립 비트라인 패턴(144)으로 구성된 빈 영역을 편의상 갭(146)이라고 지칭하기로 한다.Referring to FIGS. 13A and 13B, a buried
매립 비트라인 패턴(144)에 의해 드러난 액티브(110)에 N형 불순물을 주입하여 매립 비트라인(170)을 형성할 수 있다. 매립 비트라인(170)은 하부 접합영역(102)과 불순물 농도가 다를 수 있다. 가령 매립 비트라인(170)은 하부 접합영역(102)에 비해 불순물 농도가 더 클 수 있다. 다른 예로, 매립 비트라인 패턴(144)에 의해 드러난 액티브(110)를 실리사이드화시켜 금속(예: CoSiX)으로 구성된 매립 비트라인(170)을 형성할 수 있다. 본 실시예에 의하면, 액티브(110)와 동일 유사한 형태의 복수개의 매립 비트라인(170)이 형성될 수 있다. 매립 비트라인(170)의 폭(도 13b에서 좌우 길이)은 액티브(110)의 폭과 동일하거나 혹은 그보다 작을 수 있다. 매립 비트라인(170)을 형성하기 이전에 실리콘산화막이나 실리콘질화막과 같은 절연체를 증착하여 보호막(136)를 더 형성할 수 있다. 보호막(136)은 매립 비트라인 패턴(144)에 의해 드러난 하부 접합영역(102) 및 게이트 전극(165)에 불순물(예: N형 불순물 또는 금속)이 더 도핑되지 않도록 할 수 있다. 또 다른 예로, 도 21a 및 21b를 참조하여 후술한 바와 같이 매립 비트라인 패턴(144)에 의해 드러난 액티브(110)로부터 도핑된 폴리실리콘을 성장(SEG)시키거나, 혹은 폴리실리콘이나 금속과 같은 전도체를 증착하여 매립 비트라인 패턴(144)을 전도체로 채워 매립 비트라인(미도시)을 형성할 수 있다. 상기 SEG 혹은 전도체 증착 공정에 의하면 매립 비트라인 패턴(144)을 전부 혹은 일부를 채우며 액티브(110)의 형태와 다르게 수직 채널(115)을 우회하는 굴곡진 형태의 매립 비트라인이 형성될 수 있다. The buried
매립 비트라인 패턴(144)을 형성하기 이전에 게이트 전극(146)의 측벽에 절연막(미도시)을 더 형성할 수 있다. 이 절연막은 게이트 전극(165) 및 게이트 스페이서(134)를 덮는 라이너 형태를 가지도록 실리콘산화막이나 실리콘질화막과 같은 절연체를 증착하여 형성할 수 있다. 또 다른 예로, 도 12a 및 12b 단계에서 하부 접합영역(102)을 저농도로 형성한 후, 본 단계에서 고농도 도핑으로 하부 접합영역(102)을 LDD 구조로 구현할 수 있다. An insulating film (not shown) may be further formed on the sidewall of the
도 14a 및 14b를 참조하면, 수직 채널들(115) 사이의 갭(146)을 절연체로 채운다. 일례로, 갭(146) 내에 라이너(137)를 형성한 후 갭(146)을 갭 필 절연막(138)으로 완전히 채울 수 있다. 라이너(137)와 갭 필 절연막(138)은 실리콘산화막, 실리콘질화막, 실리콘산화질화막 혹은 이들의 조합과 같은 절연체 중에서 동일한 물질이나 서로 다른 물질로 형성할 수 있다. 라이너(137)는 갭(146)의 내측벽을 콘포말하게 덮도록 형성할 수 있다. 갭 필 절연막(138)은 갭(146)을 완전히 채워지도록 절연체를 증착한 후 CMP 혹은 에치백으로 평탄화하여 형성할 수 있다. 도 13a 및 13b에서 설명한 바와 같이 갭(144) 내에는 보호막(136)이 더 포함될 수 있으나, 도시의 간결성을 위해 보호막(136)을 생략하였다.14A and 14B, the
도 15a 및 15b를 참조하면, 워드라인 콘택 패턴(148)을 형성한다. 워드라인 콘택 패턴(148)은 라이너(137) 및 갭 필 절연막(138)을 리세스시켜 형성할 수 있다. 일례로, 수직 채널(115) 상에 포토레지스트 마스크(133)를 형성한 후 이 포토레지스트 마스크(133)를 이용한 건식 에칭으로 라이너(137) 및 갭 필 절연막(138)을 일부 제거할 수 있다. 상기 건식 에칭에 의해 라이너(137) 및 갭 필 절연막(138)은 갭(146)의 하부에 일부 잔류할 수 있다. 게이트 스페이서(134)의 측면에도 갭 필 절연막(138)이 일부 잔류될 수 있다. 워드라인 콘택 패턴(146)은 I-I'선을 따라 불연속적으로 연장된 다마신 형태로 형성될 수 있다. 워드라인 콘택 패턴(148)에 의해 게이트 전극(164)의 측벽이 노출될 수 있다. 포토레지스트 마스크(133)는 애싱 공정으로 제거할 수 있다.Referring to FIGS. 15A and 15B, a word
도 16a 및 16b를 참조하면, 워드라인 플러그-인(180)을 형성하고, 워드라인 플러그-인(180)을 덮는 캡핑 절연막(139)을 형성한다. 일례로, 워드라인 콘택 패턴(148)을 전도체로 채운 후 평탄화하고, 그 전도체를 에치백하여 워드라인 플러그-인(180)을 형성할 수 있다. 워드라인 플러그-인(180)은 게이트 전극(165)과 동일하거나 상이한 전도체로 구성될 수 있다. 가령, 워드라인 플러그-인(180)은 도핑된 폴리실리콘이나 금속(예: TiN, W, WSix) 등일 수 있다. 워드라인 플러그-인(180)은 게이트 전극(165)과 동일하거나 상이한 수직 높이를 가질 수 있다. 예컨대, 워드라인 플러그-인(180)은 게이트 전극(165)에 비해 낮은 수직 높이를 가질 수 있다. 게이트 전극(165)과 워드라인 플러그-인(180)은 서로 연결되므로써 I-I'선을 따라 연장된 라인 형태를 갖는 복수개의 워드라인(190)이 구현될 수 있다. 캡핑 절연막(139)은 실리콘산화막, 실리콘질화막, 실리콘산화질화막 혹은 이들의 조합을 증착한 후 평탄화하여 형성할 수 있다.16A and 16B, a word line plug-in 180 is formed and a
도 17a 및 17b를 참조하면, 하드마스크(130)를 제거한다. 예컨대, 에치백 혹은 CMP를 이용한 평탄화 공정으로 수직 채널(115)이 노출될 때까지 하드마스크(130)를 제거할 수 있다. 상기 평탄화 공정에 의해 게이트 스페이서(136)와 캡핑 절연막(139)이 일부 제거될 수 있다. 수직 채널(115)의 상부에 가령 N형 불순물을 주입하여 상부 접합영역(104)을 형성한다. 본 실시예에 의하면, 상기 평탄화 공정에 의해 수직 채널(115)은 캡핑 절연막(139) 및 게이트 스페이서(134)에 의해 둘러싸인 아일랜드 형태로 노출되므로 불순물 이온주입은 자기정렬적으로 진행될 수 있다. 상부 접합영역(104)은 저농도 도핑과 고농도 도핑으로 LDD 구조로 형성할 수 있다. 상기 일련의 공정에 의하면, 지그재그 형태로 배열된 수직 채널(115)과, 수직 채널(115)을 둘러싸며 자기정렬적으로 형성된 게이트 전극(165)이 워드라인 플러그-인(180)에 의해 서로 연결된 라인 형태의 워드라인(190)과, 액티브(110)를 따라 연장된 매립 비트라인(170)을 포함하는 도 1의 수직 채널 트랜지스터(1)가 구현될 수 있다.17A and 17B, the
(수직 채널 트랜지스터의 응용예)(Application example of vertical channel transistor)
도 18a, 19a 및 19b는 본 발명의 제1 실시예에 따른 수직 채널 트랜지스터를 채택한 반도체 소자의 제조방법을 도시한 평면도이고, 도 18b는 도 18a의 I-I'선으로 절개한 단면도이다. 이하의 설명은 다른 실시예들에 적용될 수 있다.FIGS. 18A, 19A, and 19B are plan views illustrating a method for fabricating a semiconductor device employing a vertical channel transistor according to a first embodiment of the present invention, and FIG. 18B is a cross-sectional view taken along line I-I 'of FIG. The following description can be applied to other embodiments.
도 18a 및 18b를 참조하면, 수직 채널 트랜지스터(1)와 전기적으로 연결된 캐패시터(90)를 형성하여 도 2에 도시된 반도체 소자(1a), 가령 디램(Dynamic RAM)을 구현할 수 있다. 일례로, 수직 채널 트랜지스터(1) 상에 층간 절연막(70)을 형성하고, 층간 절연막(70)을 관통하여 상부 접합영역(104)과 전기적으로 연결된 캐패시터(90)를 형성한다. 캐패시터(90)는 하부 전극(92)과 상부 전극(96) 사이에 유전막(94)이 샌드위치된 원통형 혹은 실린더형 구조를 가지도록 형성할 수 있다. 하부 전극(92)과 상부 접합영역(104) 사이에 콘택 플러그(80)를 더 형성할 수 있다. 다른 예로, 게이트 절연막(150)을 캐리어를 트랩할 수 있는 오엔오(Oxide-Nitride-Oxide) 막으로 대체하거나, 혹은 워드라인(190)과 매립 비트라인(170) 사이에 상변화 물질막을 형성하므로써 수직 채널 트랜지스터(1)를 불휘발성 메모리 소자로 활용할 수 있다.Referring to FIGS. 18A and 18B, the
도 19a를 참조하면, 복수개의 워드라인(190) 각각에 워드라인 콘택 플러그(192)를 형성하고, 복수개의 매립 비트라인(170) 각각에 비트라인 콘택 플러그(172)를 형성한다. 워드라인(190)은 워드라인 콘택 플러그(192)를 통해 워드라인 구동회로와 같은 주변회로와 전기적으로 연결될 수 있고, 비트라인 콘택 플러그(172)에 의해 매립 비트라인(170)은 비트라인 구동회로와 같은 주변회로와 전기적으로 연결될 수 있다.19A, a word
워드라인 콘택 플러그들(192)은 좌우 교대로 배열되도록 형성할 수 있다. 예컨대, 홀수번째 열의 워드라인들(190)에는 그 좌측부들에, 짝수번째 열의 워드라인들(190)에는 그 우측단들에 워드라인 콘택 플러그들(192)을 형성할 수 있다. 유사하게, 비트라인 콘택 플러그들(172)은 상하 교대로 배열되도록 형성할 수 있다. 가령 홀수번째 행의 매립 비트라인들(170)에는 그 하단부들에, 짝수번째 행의 매립 비트라인들(170)에는 그 상단부들에 비트라인 콘택 플러그들(172)을 형성할 수 있다.The word line contact plugs 192 may be formed to be arranged alternately in the left and right direction. For example, the odd-numbered
도 19b를 참조하면, 도 19a와 다르게 워드라인 콘택 플러그들(192)과 비트라인 콘택 플러그들(172) 각각은 어느 일측에 형성될 수 있다. 예컨대, 워드라인들(190)의 우측단들에 워드라인 콘택 플러그들(192)이 형성될 수 있고, 매립 비트라인들(170)의 하단부들에 비트라인 콘택 플러그들(172)이 형성될 수 있다. 다른 예로, 워드라인 콘택 플러그들(192)은 도 19a와 같이 좌우 교대로 배열되도록 형성할 수 있고 비트라인 콘택 플러그들(172)은 도 19b와 같이 어느 일측에 배열되도록 형성할 수 있으며, 또는 이의 역도 가능하다.Referring to FIG. 19B, word line contact plugs 192 and bit line contact plugs 172, respectively, may be formed on either side, unlike FIG. 19A. For example, word line contact plugs 192 may be formed at the right ends of the word lines 190 and bit line contact plugs 172 may be formed at the lower ends of the buried
(방법 실시예 2)(Method Example 2)
도 20a 내지 24a는 본 발명의 제2 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 20b 내지 24b는 도 20a 내지 24a의 Ⅱ-Ⅱ'선으로 절개한 단면도이다. 설명의 간결성을 위해 방법 실시예 1과 중복되는 설명은 피하기로 하며, 이하의 다른 실시예에서도 이와 같다.FIGS. 20A to 24A are plan views illustrating a method of manufacturing a vertical channel transistor according to a second embodiment of the present invention, and FIGS. 20B to 24B are cross-sectional views taken along line II-II 'of FIGS. For the sake of brevity of description, the description overlapping with
도 20a 및 20b를 참조하면, 반도체 기판(200)에 소자분리막(220)에 의해 구분되는 액티브(210)를 형성하고, 액티브(210)를 패터닝하여 지그재그 형태로 배열된 수직 채널(215)을 형성한다. 그다음 수직 채널(215)의 측벽을 둘러싸는 게이트 절연막(250)과 게이트 전극(265)을 형성한다. 게이트 전극(265)은 도 11b 및 12b에서 설명한 바와 동일 유사한 공정으로 게이트 도전막의 증착과 리세스, 게이트 스페이서(234)를 이용한 건식 에칭으로 게이트 전극(265)을 자기정렬적으로 형성할 수 있다.20A and 20B, an
이어서, 게이트 분리 패턴(242)의 내측벽에 보호막(236)을 형성한다. 보호막(236)은 실리콘산화막이나 실리콘질화막을 가령 콘포말하게 증착하여 라이너 형태로 형성할 수 있다. 게이트 분리 패턴(242)의 아래에 매립 비트라인 패턴(244)을 형성한다. 매립 비트라인(244)은 게이트 분리 패턴(242)의 바닥면을 이루는 액티브(210)를 선택적으로 건식 에칭하여 형성할 수 있다. 매립 비트라인 패턴(244) 형성을 위한 건식 에칭시 게이트 분리 패턴(242)에 의해 노출된 게이트 절연막(250)이 제거될 수 있다. 이와 다르게, 매립 비트라인 패턴(244)은 액티브(210)와 소자절연막(220)을 선택비없이 건식 에칭하여 도 13b의 매립 비트라인 패턴(144)과 동일 유사한 형태를 가지게끔 형성할 수 있다.Subsequently, a
매립 비트라인 패턴(244)을 형성하기 이전에 불순물 이온주입으로 하부 접합영역(202)을 형성할 수 있다. 하부 접합영역(202)은 저농도 불순물 도핑과 고농도 불순물 도핑으로 LDD 구조로 형성할 수 있다. 이 경우 매립 비트라인 패턴(244)은 하부 접합영역(202)에 비해 더 깊게 형성할 수 있다. 이와 다르게, 하부 접합영역(202)은 다음 단계에서 형성할 수 있다.The
도 21a 및 21b를 참조하면, 매립 비트라인(270)을 형성한다. 매립 비트라인(270)은 선택적 에피 성장 기술을 이용하여 형성할 수 있다. 상기 SEG에 의하면, 매립 비트라인(270)은 매립 비트라인 패턴(244)의 전부 혹은 일부를 채우며 액티브(210)의 형태와 다르게 수직 채널(215)을 우회하는 굴곡진 형태로 형성될 수 있다. 다른 예로, 전도체의 증착과 에치백으로 매립 비트라인(270)을 형성할 수 있다. 가령 매립 비트라인 패턴(244) 내에 불순물이 도핑된 실리콘을 증착하고, 이를 실리사이드 반응시켜(예: CoSiX) 실리사이드화된 매립 비트라인(270)을 형성할 수 있다. 상기 실리사이드 반응시 실리콘에 도핑된 불순물이 액티브(210)로 이동되어 매립 비트라인(270)과 하부 접합영역(202)이 동시에 형성될 수 있다. 또 다른 예로, 매립 비트라인 패턴(244)에 의해 드러난 액티브(210)를 실리사이드화시켜 금속(예: CoSiX)으로 구성된 매립 비트라인(270)을 형성할 수 있다. 본 실시예에 의하면, 보호막(236)은 에치백이나 실리사이드 공정시 게이트 전극(265)의 손상이나 불순물 도핑을 방지할 수 있다.Referring to FIGS. 21A and 21B, an embedded
이어서, 게이트 분리 패턴(242)을 매립하는 갭 필 절연막(238)을 형성한다. 갭 필 절연막(238)은 실리콘산화막이나 실리콘질화막 혹은 이들의 조합을 증착하고 탄화하여 형성할 수 있다. 매립 비트라인(270)이 매립 비트라인 패턴(244)의 전부에 채워지지 않은 경우, 그 나머지 일부는 갭 필 절연막(238)으로 채워질 수 있다. 다른 예로, 갭 필 절연막(238)을 형성하기 이전에 도 14b의 라이너(137)와 동일 유사한 절연막을 더 형성할 수 있다.Then, a gap-filling
도 22a 및 22b를 참조하면, 게이트 전극(265)의 측벽을 노출시키는 워드라인 콘택 패턴(248)을 형성한다. 워드라인 콘택 패턴(248)은 보호막(236) 및 갭 필 절연막(238)을 건식 에칭으로 리세스시켜 형성할 수 있다. 워드라인 콘택 패턴(248)은 Ⅱ-Ⅱ'선을 따라 불연속적으로 연장된 라인 형태로 형성될 수 있다.Referring to Figures 22A and 22B, a word
도 23a 및 23b를 참조하면, 워드라인 콘택 패턴(248)을 전도체로 채워 게이트 전극(265)과 연결된 워드라인 플러그-인(280)과, 워드라인 플러그-인(280)을 덮는 캡핑 절연막(239)을 형성한다. 이로써, 좌우 2개의 게이트 전극들(265)이 그 사이에 형성된 워드라인 플러그-인(280)에 의해 서로 연결되어 워드라인(290)이 구현될 수 있다.23A and 23B, a word line plug-in 280 connected to the
도 24a 및 24b를 참조하면, 하드마스크(230)를 제거하고, 수직 채널(215)의 상단부에 상부 접합영역(204)을 형성한다. 이로써, 지그재그 형태로 배열된 수직 채널(215)과, 수직 채널(215)을 둘러싸며 자기정렬적으로 형성된 게이트 전극(265)이 워드라인 플러그-인(280)으로 서로 연결된 라인 형태의 워드라인(290)과, 액티브(210)의 에지를 따라 굴곡진 형태로 연장된 매립 비트라인(270)을 포함하는 도 3의 수직 채널 트랜지스터(2)가 구현될 수 있다.Referring to FIGS. 24A and 24B, the
(방법 실시예 3)(Method Example 3)
도 25a 내지 27a는 본 발명의 제3 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 25b 내지 27b는 도 25a 내지 27a의 Ⅲ-Ⅲ'선으로 절개한 단면도이다.FIGS. 25A to 27A are plan views illustrating a method of manufacturing a vertical channel transistor according to a third embodiment of the present invention, and FIGS. 25B to 27B are cross-sectional views taken along line III-III 'of FIGS.
도 25a 및 25b를 참조하면, 반도체 기판(300)에 소자분리막(320)에 의해 구분되는 액티브(310)를 형성하고, 액티브(310)를 패터닝하여 액티브(310)의 길이 방향으로 따라 일직선 형태로 배열된 수직 채널(315)을 형성한다. 수직 채널(315)은 액티브(310)의 일측 에지에 인접되도록 형성될 수 있다. 수직 채널(315)의 측벽을 둘러싸는 게이트 절연막(350)을 형성하고, 게이트 도전막의 증착과 리세스 그리고 게이트 스페이서(334)를 이용한 건식 에칭으로 게이트 전극(365)을 자기 정렬적으로 형성한다. 게이트 전극(365)은 게이트 분리 패턴(342)에 의해 서로 분리될 수 있다.25A and 25B, an active 310 separated by a
게이트 분리 패턴(342)의 바닥면을 이루는 액티브(310)를 소자분리막(320)과 선택비없이 건식 에칭하여 매립 비트라인 패턴(344)을 형성한다. 이와 다르게, 매립 비트라인 패턴(344)은 액티브(310)를 선택적으로 건식 에칭하여 도 20b의 매립 비트라인 패턴(244)과 동일 유사한 형태를 가지게끔 형성할 수 있다. 매립 비트라인 패턴(344)을 형성하기 이전에 불순물 이온주입으로 하부 접합영역(302)을 형성할 수 있다.The active 310 forming the bottom surface of the
매립 비트라인 패턴(344)에 의해 드러난 액티브(310)에 불순물 이온주입으로 혹은 액티브(310)를 실리사이드화시킨다. 본 실시예에 의하면, 액티브(310)의 길이 방향으로 연장되고 액티브(310)의 폭과 동일하거나 작은 매립 비트라인(370)이 형성될 수 있다.And causes the active 310 exposed by the buried
도 26a 및 26b를 참조하면, 라이너(337) 및 갭 필 절연막(338)의 증착과 리세스, 그리고 전도체의 증착과 에치백으로 게이트 전극(365)을 연결하는 워드라인 플러그-인(380)을 형성한다. 워드라인 플러그-인(380)은 그 양측에 형성된 게이트 전극들(365)을 연결하므로써 워드라인(390)을 구현한다. 워드라인 플러그-인(380)을 덮는 캡핑 절연막(339)을 형성한다.26A and 26B, a word line plug-in 380 connecting the
도 27a 및 27b를 참조하면, 평탄화 공정으로 하드마스크(330)을 제거하고 수직 채널(315)의 상단부에 불순물 이온주입으로 상부 접합영역(304)을 형성한다. 이로써, 일직선 형태로 배열된 수직 채널(315)과, 수직 채널(315)을 둘러싸며 자기정렬적으로 형성된 게이트 전극(365)이 워드라인 플러그-인(380)으로 서로 연결된 라인 형태의 워드라인(390)과, 액티브(310)를 따라 연장된 매립 비트라인(370)을 포함하는 도 4의 수직 채널 트랜지스터(3)가 구현될 수 있다.Referring to FIGS. 27A and 27B, the
(방법 실시예 4)(Method Example 4)
도 28a 내지 30a는 본 발명의 제4 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 28b 내지 30b는 도 28a 내지 30a의 Ⅳ-Ⅳ'선으로 절개한 단면도이다. 설명의 간결성을 위해 방법 실시예 1과 중복되는 설명은 피하기로 한다.FIGS. 28A to 30A are plan views illustrating a method of manufacturing a vertical channel transistor according to a fourth embodiment of the present invention, and FIGS. 28B to 30B are cross-sectional views taken along lines IV-IV 'of FIGS. For the sake of brevity of the description, the description overlapping with
도 28a 및 28b를 참조하면, 반도체 기판(400) 상에 액티브(410)를 따라 일직선 배열된 수직 채널(315)을 형성한다. 수직 채널(315)의 액티브(410)의 중심을 점유할 수 있다. 수직 채널(315)의 측벽을 둘러싸는 게이트 절연막(450)과 게이트 전극(465)을 형성한다. 게이트 전극(465)은 게이트 스페이서(434)를 이용한 건식 에칭으로 자기 정렬적으로 형성되며, 게이트 분리 패턴(442)에 의해 서로 분리될 수 있다. 게이트 분리 패턴(442)의 바닥면을 이루는 액티브(410)로 불순물을 이온주입하여 하부 접합영역(402)을 형성한다.Referring to FIGS. 28A and 28B, a
게이트 분리 패턴(442)의 아래에 매립 비트라인 패턴(444)을 형성하고, 그 매립 비트라인 패턴(444)에 의해 드러난 액티브(410)에 불순물 이온주입 또는 실리사이드 공정으로 매립 비트라인(470)을 형성한다. 매립 비트라인 패턴(444)은 액티브(410)와 소자분리막(420)을 선택비없이 건식 에칭하거나 혹은 액티브(410)를 선택적으로 건식 에칭하여 형성할 수 있다. 본 실시예에 의하면, 매립 비트라인(470)은 수직 채널(415)의 아래에서 액티브(410)를 따라 연장된 형태로 형성될 수 있다.A buried
도 29a 및 29b를 참조하면, 게이트 분리 패턴(442)의 하부를 라이너(437) 및 갭 필 절연막(438)으로 채우고, 이들 위에 게이트 전극(465)을 연결하는 워드라인 콘택(480)을 배치하여 워드라인(490)을 형성한다. 워드라인 콘택(480)은 캡핑 절연막(439)으로 캡핑된다.29A and 29B, the lower part of the
도 30a 및 30b를 참조하면, 하드마스크(430)의 제거 및 상부 접합영역(404)의 형성으로, 일직선 형태로 배열된 수직 채널(415)과, 수직 채널(415)을 둘러싸며 자기정렬적으로 형성된 게이트 전극(465)이 워드라인 콘택(480)으로 서로 연결된 라인 형태의 워드라인(490)과, 액티브(410)를 따라 연장된 매립 비트라인(470)을 포함하는 도 5의 수직 채널 트랜지스터(4)가 구현될 수 있다.30A and 30B, the removal of the
(방법 실시예 5)(Method Example 5)
도 31a 내지 36a는 본 발명의 제5 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 31b 내지 36b는 도 31a 내지 36a의 Ⅴ-Ⅴ'선으로 절개한 단면도이다.FIGS. 31A to 36A are plan views illustrating a method of manufacturing a vertical channel transistor according to a fifth embodiment of the present invention, and FIGS. 31B to 36B are cross-sectional views taken on line V-V 'of FIGS.
도 31a 및 31b를 참조하면, 반도체 기판(500) 상에 소자분리막(520)에 의해 정의되는 액티브(510)를 형성한다. 액티브(510)는 복수개의 사선이 직교하도록 교차하여 이루어진 벌집 패턴을 가지도록 형성할 수 있다. 일례로, 좌측 하방에서 우측 상방으로 연장된 복수개의 제1 액티브(511)와 우측 하방에서 좌측 상방으로 연장된 복수개의 제2 액티브(512)를 순차 형성하여 벌집 패턴의 액티브(510)를 구현할 수 있다. 다른 예로, 벌집 패턴을 갖는 하드마스크(530)를 이용한 건식 에칭으로 반도체 기판(500)을 일부 제거하여 제1 액티브(511)와 제2 액티브(512)를 동시에 형성하여 벌집 패턴을 갖는 액티브(510)를 구현할 수 있다.Referring to FIGS. 31A and 31B, an active 510 defined by a
다마신 패턴(540)을 정의하기 위해 포토레지스트 마스크(532)를 형성할 수 있다. 다마신 패턴(540)은 액티브(510)의 일부와 소자분리막(520)을 제거하여 형성될 수 있다. 포토레지스트 마스크(532)는 액티브(510) 상에 형성될 수 있다. 일례로, 포토레지스트 마스크(532)는 제1 액티브(511)와 제2 액티브(512)가 교차하는 지점에 형성되어 반도체 기판(500) 상에서 지그재그 형태로 배열될 수 있다.A
도 32a 및 32b를 참조하면, 반도체 기판(500) 상에서 지그재그 형태로 배열된 수직 채널(515)을 형성한다. 예컨대, 포토레지스트 마스크(532)를 이용한 건식 에칭으로 액티브(510) 일부와 소자분리막(520)을 제거하여 다마신 패턴(540)을 형성한다. 다마신 패턴(540)의 형성에 의해 액티브(510)의 일부로 구성되고 반도체 기판(500) 상에서 수직 돌출된 복수개의 수직 채널(515)이 정의될 수 있다. 포토레지스트 마스크(532)는 애싱 공정으로 제거할 수 있다.Referring to FIGS. 32A and 32B,
수직 채널(515)의 측벽을 둘러싸는 게이트 절연막(515)과 게이트 전극(565)을 형성한다. 도 10b 내지 12b에서 설명한 것처럼 게이트 분리 에칭으로 게이트 분리 패턴(542)에 의해 서로 분리된 복수개의 게이트 전극(565)을 자기 정렬적으로 형성할 수 있다.A
수직 채널들(515) 사이의 액티브(510)에 불순물을 도핑하여 하부 접합영역(502)을 형성한다. 그 이전에 게이트 전극(565)의 측벽에 절연체를 증착하여 보호막(536)을 형성할 수 있다. 보호막(536)은 상기 불순물 도핑 공정에서 게이트 전극(565)으로 불순물이 도핑되는 것을 방지할 수 있다.The active 510 between the
도 33a 및 33b를 참조하면, 반도체 기판(500) 상에서 일방향으로 연장된 매립 비트라인 패턴(544)을 형성한다. 매립 비트라인 패턴(544)은 액티브(510)와 소자분리막(520)을 선택비없이 건식 에칭하므로써 액티브(510)와 소자분리막(520)을 리세스시켜 형성할 수 있다. 상기 건식 에칭시 발생될 수 있는 게이트 전극(565)의 식각 손상은 보호막(536)에 의해 방지될 수 있다. 하나의 매립 비트라인 패턴(544) 내에는 그 매립 비트라인 패턴(544)의 길이 방향을 따라 지그재그 형태로 배열된 수직 채널들(515)이 포함될 수 있다.Referring to FIGS. 33A and 33B, a buried
도 34a 및 34b를 참조하면, 매립 비트라인 패턴(444) 내에 매립 비트라인(570)을 형성한다. 일례로, 수직 채널들(515) 사이의 갭(546) 내에 전도체 증착과 에치백으로 매립 비트라인 패턴(544)을 채우는 매립 비트라인(570)을 형성할 수 있다. 다른 예로, 매립 비트라인 패턴(444) 내에 불순물이 도핑된 실리콘을 증착하고, 이를 실리사이드 반응시켜 실리사이드화된 매립 비트라인(570)을 형성할 수 있다. 상기 실리사이드 반응시 실리콘에 도핑된 불순물이 액티브(510)로 이동되어 매립 비트라인(570)과 하부 접합영역(502)이 동시에 형성될 수 있다. 본 실시예에 의하면, 매립 비트라인(570)은 지그재그 배열된 수직 채널들(515)의 하부에서 일직선 형태로 연장되며, 제1 액티브(511) 혹은 제2 액티브(512)와는 사선 방향으로 교차하는 라인 형태로 형성될 수 있다.Referring to FIGS. 34A and 34B, buried
도 35a 및 35b를 참조하면, 갭 필 절연막(538)의 증착과 리세스, 전도체의 증착과 에치백으로 게이트 전극(565)을 연결하는 워드라인 플러그-인(580)을 형성하여 워드라인(590)을 구현한다. 그리고 워드라인 플러그-인(580)을 덮는 캡핑 절연막(539)을 형성한다. 워드라인(590)은 제1 액티브(511) 혹은 제2 액티브(512)와 사선 방향으로 교차하는 라인 형태로 형성될 수 있다.35A and 35B, a word line plug-in 580 is formed by depositing and recessing a gap
도 36a 및 36b를 참조하면, 평탄화 공정으로 하드마스크(530)을 제거하고 수직 채널(515)의 상단부에 불순물 이온주입으로 상부 접합영역(504)을 형성한다. 이로써, 벌집 패턴형의 액티브(510) 상에 지그재그 형태로 배열된 수직 채널(515)과, 수직 채널(515)을 둘러싸며 자기정렬적으로 형성된 게이트 전극(565)이 워드라인 플러그-인(580)으로 서로 연결된 라인 형태의 워드라인(590)과, 액티브(510)와는 사선 방향으로 교차하여 연장된 라인 형태의 매립 비트라인(570)을 포함하는 도 6의 수직 채널 트랜지스터(5)가 구현될 수 있다.Referring to FIGS. 36A and 36B, the
(방법 실시예 6)(Method Example 6)
도 37a 내지 40a는 본 발명의 제6 실시예에 따른 수직 채널 트랜지스터의 제조방법을 도시한 평면도이고, 도 37b 내지 40b는 도 37a 내지 40a의 Ⅵ-Ⅵ'선으로 절개한 단면도이다.FIGS. 37A to 40A are plan views illustrating a method of manufacturing a vertical channel transistor according to a sixth embodiment of the present invention, and FIGS. 37B to 40B are cross-sectional views taken on lines VI-VI 'of FIGS.
도 37a 및 37b를 참조하면, 반도체 기판(600) 상에 소자분리막(620)에 의해 구분되는 액티브(610)를 형성하고, 액티브(610)와 소자분리막(620)을 일부 제거하여 복수개의 수직 채널(615)을 형성하고, 그 수직 채널(615)을 둘러싸는 게이트 절연막(650)과 게이트 전극(665)을 형성한다. 액티브(610)는 하드마스크(630)를 이용한 건식 에칭으로 벌집 패턴을 갖도록 형성할 수 있고, 복수개의 수직 채널(615)은 액티브(610) 상에 지그재그 형태로 배열될 수 있다. 게이트 전극(665)은 게이트 스페이서(634)를 이용한 건식 에칭으로 게이트 분리 패턴(642)을 형성하므로써 자기정렬적으로 형성할 수 있다. 게이트 전극(665)을 감싸는 보호막(636)을 형성한 후 액티브(610)에 불순물을 이온주입하여 하부 접합영역(602)을 형성한다.37A and 37B, an
도 38a 및 38b를 참조하면, 액티브(610)와 소자분리막(620)을 선택비없이 건식 에칭하여 액티브(610)와 소자분리막(620)을 리세스시킨다. 상기 리세스 공정에 의하면, 반도체 기판(600) 상에서 일방향으로 연장되며, 수직 채널들(615)이 지그재그 형태로 배열되는 영역을 제공하는 매립 비트라인 패턴(644)이 형성된다. 매립 비트라인 패턴(644)에 의해 드러난 액티브(610)에 불순물을 도핑하거나 혹은 그 액티브(610)를 실리사이드화시켜 매립 비트라인(670)을 형성한다. 본 실시예에 의하면, 도 34a 및 34b에서와 다르게, 매립 비트라인(670)은 액티브(610)에 한정되어 형성되며, 반도체 기판(600) 상에서 일방향으로 연장되되 수직 채널들(615)의 배열과 동일 유사하게 지그재그 형태를 가지도록 형성될 수 있다.Referring to FIGS. 38A and 38B, the
도 39a 및 39b를 참조하면, 갭 필 절연막(638)의 증착과 리세스, 전도체의 증착과 에치백으로 게이트 전극(665)을 연결하는 워드라인 플러그-인(680)을 형성하여 워드라인(690)을 구현한다. 그리고 워드라인 플러그-인(680)을 덮는 캡핑 절연막(639)을 형성한다. 본 실시예에 따르면, 매립 비트라인(670)은 매립 비트라인 패턴(644)에 의해 드러난 액티브(610)를 도핑하거나 실리사이드 반응으로 형성하는 것이므로, 매립 비트라인 패턴(644)은 매립 비트라인(670)으로 완전히 채워지지 않을 수 있다. 이에 따라, 갭 필 절연막(638)은 매립 비트라인 패턴(644) 중 채워지지 않은 영역은 갭 필 절연막(638)으로 채워질 수 있다.39A and 39B, a word line plug-in 680 is formed by depositing and recessing a gap
도 40a 및 40b를 참조하면, 평탄화 공정으로 하드마스크(630)을 제거하고 수직 채널(615)의 상단부에 불순물 이온주입으로 상부 접합영역(604)을 형성한다. 이로써, 벌집 패턴형의 액티브(610) 상에 지그재그 형태로 배열된 수직 채널(615)과, 수직 채널(615)을 둘러싸며 자기정렬적으로 형성된 게이트 전극(665)이 워드라인 플러그-인(680)으로 서로 연결된 라인 형태의 워드라인(690)과, 액티브(610)에 불순물이 제공되어 지그재그 형태로 연장된 매립 비트라인(670)을 포함하는 도 7의 수직 채널 트랜지스터(6)가 구현될 수 있다.Referring to FIGS. 40A and 40B, the
(응용예)(Application example)
도 42a 및 42b는 본 발명의 실시예에 따른 수직 채널 트랜지스터의 응용예를 도시한 블록도이다. 이하는 본 실시예의 수직 채널 트랜지스터를 메모리에 사용한 예를 설명한 것이나, 이에 한정되지 아니하고 중앙처리장치와 같은 비메모리에도 응용될 수 있다.42A and 42B are block diagrams illustrating an application of a vertical channel transistor according to an embodiment of the present invention. Hereinafter, an example in which the vertical channel transistor of the present embodiment is used in a memory has been described. However, the present invention is not limited thereto and can be applied to a non-memory such as a central processing unit.
도 42a를 참조하면, 본 발명의 실시예들에 따른 수직 채널 트랜지스터를 포함하는 전자 장치(1300)가 설명된다. 전자 장치(1300)는 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 또는 정보를 무선환경에서 송신 그리고/또는 수신할 수 있는 모든 소자에 사용될 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들어 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들어 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있다. 메모리(1330)는 본 발명의 실시예들에 따른 수직 채널 트랜지스터를 포함한다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.Referring to Figure 42A, an
도 42b를 참조하면, 본 발명의 실시예들에 따른 수직 채널 트랜지스터로 구성된 반도체 메모리를 포함하는 메모리 시스템(memory system)이 설명된다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 메모리 제어기(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 제어기(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리(1410)는 본 발명의 실시예에 따른 수직 채널 트랜지스터를 포함할 수 있다.Referring to Figure 42B, a memory system including a semiconductor memory configured with vertical channel transistors in accordance with embodiments of the present invention is described.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.It is not intended to be exhaustive or to limit the invention to the precise form disclosed, and it will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit of the invention. The appended claims should be construed to include other embodiments.
Claims (8)
상기 액티브를 패터닝하여 상기 기판으로부터 수직 방향으로 돌출된 다수의 수직 채널을 형성하고;
상기 다수의 수직 채널 사이에 상기 수직 채널의 상부를 노출시키는 전도체를 형성하고;
상기 다수의 수직 채널의 상부에 게이트 스페이서를 형성하고;
상기 게이트 스페이서를 마스크로 하는 에칭으로 상기 전도체를 패터닝하여 상기 다수의 수직 채널의 측벽을 둘러싸는 다수의 게이트 전극을 자기정렬적으로 형성하고;
상기 다수의 수직 채널 아래에 상기 기판 상에서 제1 수평 방향으로 연장된 매립 비트라인을 형성하고; 그리고
상기 다수의 수직 채널 사이에서 상기 제1 수평 방향과 수직하는 제2 수평 방향으로 연장되어 상기 다수의 게이트 전극을 연결하는 다수의 플러그-인을 형성하는 것을;
포함하는 수직 채널 트랜지스터의 제조방법.Patterning the substrate to form an active;
Patterning the active to form a plurality of vertical channels protruding vertically from the substrate;
Forming a conductor between the plurality of vertical channels to expose an upper portion of the vertical channel;
Forming gate spacers on top of the plurality of vertical channels;
Patterning the conductor by etching with the gate spacer as a mask to form a plurality of gate electrodes self-aligning surrounding the sidewalls of the plurality of vertical channels;
Forming a buried bit line extending in a first horizontal direction on the substrate beneath the plurality of vertical channels; And
Forming a plurality of plug-ins extending between the plurality of vertical channels in a second horizontal direction perpendicular to the first horizontal direction to connect the plurality of gate electrodes;
/ RTI > A method of manufacturing a vertical channel transistor comprising:
상기 액티브를 형성하는 것은:
상기 기판을 패터닝하여 상기 기판 상에서 일방향으로 연장된 라인 형태의 액티브를 형성하는 것을 포함하는 수직 채널 트랜지스터의 제조방법.The method according to claim 1,
The active is formed by:
And patterning the substrate to form a line-shaped active extending in one direction on the substrate.
상기 다수의 수직 채널을 형성하는 것은:
상기 액티브를 패터닝하여 상기 다수의 채널을 상기 일방향으로 일렬로 배열되게 형성하는 것을 포함하고,
상기 다수의 수직 채널은 상기 액티브의 센터 혹은 일측 에지를 따라 일렬로 배열되거나, 혹은 상기 액티브의 양측 에지를 따라 지그재그 형태로 배열되는 수직 채널 트랜지스터의 제조방법.3. The method of claim 2,
Forming the plurality of vertical channels comprises:
And patterning the active to form the plurality of channels in a line in one direction,
Wherein the plurality of vertical channels are arranged in a line along the center or one edge of the active or zigzag along the edges of the active.
상기 매립 비트라인을 형성하는 것은:
상기 다수의 수직 채널 사이의 액티브를 리세스하여 매립 비트라인 패턴을 형성하고; 그리고
상기 매립 비트라인 패턴에 의해 드러난 액티브에 불순물을 주입하거나 혹은 상기 매립 비트라인 패턴을 전도체로 채워 상기 매립 비트라인을 형성하는 것을;
포함하는 수직 채널 트랜지스터의 제조방법.The method according to claim 1,
Forming the buried bit line comprises:
Recessing the active between the plurality of vertical channels to form a buried bit line pattern; And
Implanting impurities into the active exposed by the buried bit line pattern or filling the buried bit line pattern with a conductor to form the buried bit line;
/ RTI > A method of manufacturing a vertical channel transistor comprising:
상기 전도체를 형성하는 것은:
상기 다수의 수직 채널 사이에 게이트 도전막을 증착하고; 그리고
상기 게이트 도전막을 에치백하여 상기 수직 채널의 상부를 노출시키는 리세스 게이트 도전막을 형성하는 것을;
포함하는 수직 채널 트랜지스터의 제조방법.The method according to claim 1,
The conductor is formed by:
Depositing a gate conductive layer between the plurality of vertical channels; And
Etching the gate conductive film to form a recessed gate conductive film exposing an upper portion of the vertical channel;
/ RTI > A method of manufacturing a vertical channel transistor comprising:
상기 게이트 스페이서를 형성하는 것은:
상기 리세스 게이트 도전막 상에 절연물을 증착하고; 그리고
상기 절연물을 패터닝하여 상기 수직 채널의 상부 외주면을 둘러싸는 상기 게이트 스페이서를 형성하는 것을;
포함하는 수직채널 트랜지스터의 제조방법.6. The method of claim 5,
Forming the gate spacer comprises:
Depositing an insulating material on the recessed gate conductive film; And
Patterning the insulator to form the gate spacer surrounding the upper peripheral surface of the vertical channel;
/ RTI > A method of manufacturing a vertical channel transistor comprising:
상기 다수의 게이트 전극을 형성하는 것은:
상기 게이트 스페이서를 마스크로 하는 건식 에칭으로 상기 리세스 게이트 도전막을 일부 제거하여 게이트 분리 패턴을 형성하는 것을 포함하고,
상기 게이트 분리 패턴에 의해 상기 다수의 게이트 전극은 상기 다수의 수직 채널별로 서로 분리되는 수직채널 트랜지스터의 제조방법.The method according to claim 6,
Forming the plurality of gate electrodes comprises:
Forming a gate isolation pattern by partially removing the recessed gate conductive film by dry etching using the gate spacer as a mask,
And the plurality of gate electrodes are separated from each other by the plurality of vertical channels by the gate separation pattern.
상기 게이트 분리 패턴 아래의 상기 액티브에 불순물을 주입하여 하부 접합영역을 형성하는 것을 더 포함하는 수직 채널 트랜지스터의 제조방법.
8. The method of claim 7,
And implanting impurities into the active under the gate isolation pattern to form a lower junction region.
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