KR20160141277A

KR20160141277A - 표시 장치 및 이를 포함하는 전자 시스템

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Publication number: KR20160141277A
Application number: KR1020150076387A
Authority: KR
Inventors: 박문산; 고준철; 배우미; 이경원
Original assignee: 삼성디스플레이 주식회사
Priority date: 2015-05-29
Filing date: 2015-05-29
Publication date: 2016-12-08
Also published as: KR102372026B1; US11335233B2; US20210183298A1; US20190279551A1; US20160351103A1; US10339848B2; US10964250B2

Abstract

표시 장치는 표시 패널 및 타이밍 제어 회로를 포함한다. 타이밍 제어 회로는 제1 동작 모드에서 입력 영상 데이터에 기초하여 제1 출력 영상 데이터를 발생하고 표시 패널의 동작 주파수를 제1 주파수로 설정하며, 제2 동작 모드에서 입력 영상 데이터를 변환하여 제2 출력 영상 데이터를 발생하고 표시 패널의 동작 주파수를 제1 주파수보다 낮은 제2 주파수로 설정한다. 표시 패널은 제1 동작 모드에서 제1 주파수 및 제1 출력 영상 데이터에 기초하여 X개의 계조들을 포함하는 제1 영상을 표시하며, 제2 동작 모드에서 제2 주파수 및 제2 출력 영상 데이터에 기초하여 X보다 작은 Y개의 계조들을 포함하는 제2 영상을 표시한다.

Description

표시 장치 및 이를 포함하는 전자 시스템{DISPLAY APPARATUS AND ELECTRONIC SYSTEM INCLUDING THE SAME}

본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 다양한 전자 시스템에서 입출력 장치의 하나로서 사용되는 표시 장치 및 상기 표시 장치를 포함하는 전자 시스템에 관한 것이다.

대면적이 용이하고 박형 및 경량화가 가능한 평판 디스플레이(flat panel display, FPD)가 표시 장치로서 널리 이용되고 있으며, 이러한 평판 디스플레이로는 액정 표시 장치(liquid crystal display, LCD), 플라스마 디스플레이 패널(plasma display panel, PDP), 유기 발광 표시 장치(organic light emitting display, OLED) 등이 사용되고 있다.

상기와 같은 표시 장치들은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA) 등과 같은 다양한 전자 시스템에 사용될 수 있다. 최근에는 배터리를 사용하는 모바일 기기(mobile device)와 같은 전자 시스템에 다양한 기능이 컨버전스되면서, 전자 시스템의 성능뿐만 아니라, 전자 시스템의 전력 소모량을 최소화하는 방안에 대한 연구가 진행되고 있다.

본 발명의 일 목적은 전력 소모가 감소된 표시 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 표시 장치를 포함하는 전자 시스템을 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치는 표시 패널 및 타이밍 제어 회로를 포함한다. 상기 타이밍 제어 회로는 제1 동작 모드에서 입력 영상 데이터에 기초하여 제1 출력 영상 데이터를 발생하고 상기 표시 패널의 동작 주파수를 제1 주파수로 설정하며, 제2 동작 모드에서 상기 입력 영상 데이터를 변환하여 제2 출력 영상 데이터를 발생하고 상기 표시 패널의 동작 주파수를 상기 제1 주파수보다 낮은 제2 주파수로 설정한다. 상기 표시 패널은 상기 제1 동작 모드에서 상기 제1 주파수 및 상기 제1 출력 영상 데이터에 기초하여 X(X는 2 이상의 자연수)개의 계조들을 포함하는 제1 영상을 표시하며, 상기 제2 동작 모드에서 상기 제2 주파수 및 상기 제2 출력 영상 데이터에 기초하여 Y(Y는 X보다 작은 자연수)개의 계조들을 포함하는 제2 영상을 표시한다.

일 실시예에서, 상기 표시 장치는 상기 제2 동작 모드에서 상기 제2 영상을 표시하기 위한 복수의 영상 프레임들 중 일부를 차단하는 프레임 마스킹 구동(Frame Masking Driving; FMD) 방식에 기초하여 동작할 수 있다.

일 실시예에서, 상기 표시 장치는 상기 제1 출력 영상 데이터 또는 상기 제2 출력 영상 데이터를 기초로 복수의 데이터 전압들을 발생하여 상기 표시 패널에 제공하는 데이터 구동 회로를 더 포함할 수 있다. 상기 제2 동작 모드에서 상기 제2 영상을 표시하기 위한 상기 복수의 영상 프레임들은 연속하는 제1 프레임 및 제2 프레임을 포함할 수 있다. 상기 데이터 구동 회로는 상기 제1 프레임에서 상기 복수의 데이터 전압들을 출력하고, 상기 제2 프레임에서 상기 복수의 데이터 전압들의 출력을 차단할 수 있다.

일 실시예에서, 상기 표시 장치는 복수의 게이트 신호들을 발생하여 상기 표시 패널에 제공하는 게이트 구동 회로를 더 포함할 수 있다. 상기 제2 동작 모드에서 상기 제2 영상을 표시하기 위한 상기 복수의 영상 프레임들은 연속하는 제1 프레임 및 제2 프레임을 포함할 수 있다. 상기 게이트 구동 회로는 상기 제1 프레임에서 상기 복수의 게이트 신호들을 출력하고, 상기 제2 프레임에서 상기 복수의 게이트 신호들의 출력을 차단할 수 있다.

일 실시예에서, 상기 타이밍 제어 회로는 영상 보정부, 영상 분할부, 영상 분석부, 계조 선택부 및 영상 변환부를 포함할 수 있다. 상기 영상 보정부는 상기 제1 동작 모드에서 상기 입력 영상 데이터에 기초하여 상기 제1 출력 영상 데이터를 발생할 수 있다. 상기 영상 분할부는 상기 제2 동작 모드에서 상기 입력 영상 데이터를 분할하여, 상기 제1 영상이 분할된 복수의 부분 영상들에 상응하는 복수의 부분 영상 데이터들을 발생할 수 있다. 상기 영상 분석부는 상기 복수의 부분 영상 데이터들에 대한 복수의 계조 히스토그램들을 발생할 수 있다. 상기 계조 선택부는 상기 복수의 계조 히스토그램들 및 복수의 기준 계조들에 기초하여 상기 복수의 부분 영상 데이터들에 대한 복수의 대표 계조들을 선택할 수 있다. 상기 영상 변환부는 상기 복수의 부분 영상 데이터들 및 상기 복수의 대표 계조들에 기초하여 상기 제2 출력 영상 데이터를 발생할 수 있다.

상기 복수의 기준 계조들을 포함하는 영상이 상기 표시 패널에 표시되는 경우에, 상기 표시 패널의 플리커 수치는 기준 플리커 지수보다 낮을 수 있다. 상기 복수의 대표 계조들은 상기 복수의 기준 계조들에 포함될 수 있다.

상기 복수의 부분 영상들은 제1 부분 영상을 포함하고, 상기 영상 분할부는 상기 제1 부분 영상에 상응하는 제1 부분 영상 데이터를 발생하고, 상기 영상 분석부는 상기 제1 부분 영상 데이터에 대한 제1 계조 히스토그램을 발생하고, 상기 계조 선택부는 상기 제1 계조 히스토그램 및 상기 복수의 기준 계조들에 기초하여 상기 제1 부분 영상 데이터에 대한 제1 대표 계조들을 선택하며, 상기 영상 변환부는 상기 제1 부분 영상 데이터 및 상기 제1 대표 계조들에 기초하여 상기 제2 출력 영상 데이터의 제1 부분을 발생할 수 있다.

일 실시예에서, 상기 계조 선택부는 상기 복수의 기준 계조들 중 상기 제1 계조 히스토그램에 가장 많이 포함된 Z(Z는 Y보다 작거나 같은 자연수)개의 계조들을 상기 제1 대표 계조들로 선택할 수 있다. 상기 영상 변환부는 상기 제1 부분 영상 데이터의 계조들 각각을 상기 제1 대표 계조들 중 하나로 변환할 수 있다.

상기 복수의 부분 영상들은 제2 부분 영상을 포함하고, 상기 영상 분할부는 상기 제2 부분 영상에 상응하는 제2 부분 영상 데이터를 발생하고, 상기 영상 분석부는 상기 제2 부분 영상 데이터에 대한 제2 계조 히스토그램을 발생하고, 상기 계조 선택부는 상기 제2 계조 히스토그램 및 상기 복수의 기준 계조들에 기초하여 상기 제2 부분 영상 데이터에 대한 제2 대표 계조들을 선택하며, 상기 영상 변환부는 상기 제2 부분 영상 데이터 및 상기 제2 대표 계조들에 기초하여 상기 제2 출력 영상 데이터의 제2 부분을 발생할 수 있다. 상기 제2 대표 계조들 중 일부는 상기 제1 대표 계조들에 포함되고, 상기 제2 대표 계조들 중 다른 일부는 상기 제1 대표 계조들에 포함되지 않을 수 있다.

일 실시예에서, 상기 타이밍 제어 회로는 상기 복수의 기준 계조들을 저장하는 저장부를 더 포함할 수 있다.

일 실시예에서, 상기 타이밍 제어 회로는 외부의 플리커 측정 장치로부터 획득된 플리커 측정 값들에 기초하여 상기 복수의 기준 계조들을 설정하는 기준 계조 설정부를 더 포함할 수 있다.

일 실시예에서, 상기 타이밍 제어 회로는 상기 제1 동작 모드에서 상기 표시 패널의 동작 주파수를 상기 제1 주파수로 설정하며, 상기 제2 동작 모드에서 상기 표시 패널의 동작 주파수를 상기 제2 주파수로 설정하는 동작 주파수 설정부를 더 포함할 수 있다.

일 실시예에서, 상기 타이밍 제어 회로는 상기 제1 동작 모드 또는 상기 제2 동작 모드를 선택적으로 활성화시키는 모드 선택 신호를 수신할 수 있다.

상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 전자 시스템은 표시 장치 및 프로세서를 포함한다. 상기 표시 장치는 표시 패널 및 상기 표시 패널의 동작을 제어하는 타이밍 제어 회로를 포함한다. 상기 프로세서는 상기 표시 장치의 동작을 제어한다. 상기 타이밍 제어 회로는 제1 동작 모드에서 입력 영상 데이터에 기초하여 제1 출력 영상 데이터를 발생하고 상기 표시 패널의 동작 주파수를 제1 주파수로 설정하며, 제2 동작 모드에서 상기 입력 영상 데이터를 변환하여 제2 출력 영상 데이터를 발생하고 상기 표시 패널의 동작 주파수를 상기 제1 주파수보다 낮은 제2 주파수로 설정한다. 상기 표시 패널은 상기 제1 동작 모드에서 상기 제1 주파수 및 상기 제1 출력 영상 데이터에 기초하여 X(X는 2 이상의 자연수)개의 계조들을 포함하는 제1 영상을 표시하며, 상기 제2 동작 모드에서 상기 제2 주파수 및 상기 제2 출력 영상 데이터에 기초하여 Y(Y는 X보다 작은 자연수)개의 계조들을 포함하는 제2 영상을 표시한다.

일 실시예에서, 상기 복수의 부분 영상들은 제1 부분 영상을 포함하고, 상기 영상 분할부는 상기 제1 부분 영상에 상응하는 제1 부분 영상 데이터를 발생하고, 상기 영상 분석부는 상기 제1 부분 영상 데이터에 대한 제1 계조 히스토그램을 발생하고, 상기 계조 선택부는 상기 제1 계조 히스토그램 및 상기 복수의 기준 계조들에 기초하여 상기 제1 부분 영상 데이터에 대한 제1 대표 계조들을 선택하고, 상기 영상 변환부는 상기 제1 부분 영상 데이터 및 상기 제1 대표 계조들에 기초하여 상기 제2 출력 영상 데이터의 제1 부분을 발생할 수 있다. 상기 계조 선택부는 상기 복수의 기준 계조들 중 상기 제1 계조 히스토그램에 가장 많이 포함된 Z(Z는 Y보다 작거나 같은 자연수)개의 계조들을 상기 제1 대표 계조들로 선택할 수 있다. 상기 영상 변환부는 상기 제1 부분 영상 데이터의 계조들 각각을 상기 제1 대표 계조들 중 하나로 변환할 수 있다.

일 실시예에서, 상기 프로세서는 상기 제1 동작 모드 또는 상기 제2 동작 모드를 선택적으로 활성화시키는 모드 선택 신호를 발생하여 상기 타이밍 컨트롤러에 제공할 수 있다.

상기와 같은 본 발명의 실시예들에 따른 표시 장치에 따르면, 제1 동작 모드에서 상대적으로 빠른 주파수 및 제1 출력 영상 데이터에 기초하여 고화질 영상을 표시하고 상기 제2 동작 모드에서 상대적으로 느린 주파수 및 제2 출력 영상 데이터에 기초하여 저화질 영상을 표시할 수 있다. 다시 말하면, 저전력 모드에서 저주파 구동하고 저화질 영상을 표시함으로써, 표시 장치 및 이를 포함하는 전자 시스템의 소비 전력이 감소될 수 있다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2a, 2b 및 2c는 본 발명의 실시예들에 따른 표시 장치에서 영상을 표시하는 방식을 설명하기 위한 도면들이다.
도 3은 본 발명의 실시예들에 따른 표시 장치에 포함되는 타이밍 제어 회로를 나타내는 블록도이다.
도 4는 도 3의 타이밍 제어 회로의 동작을 나타내는 순서도이다.
도 5, 6a, 6b, 6c, 6d, 7 및 8은 도 3의 타이밍 제어 회로의 동작을 설명하기 위한 도면들이다.
도 9는 도 4의 단계 S400의 일 예를 나타내는 순서도이다.
도 10은 본 발명의 실시예들에 따른 표시 장치에 포함되는 타이밍 제어 회로를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 표시 장치의 플리커 특성을 측정하는 플리커 측정 장치를 나타내는 블록도이다.
도 12는 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다.
도 13은 도 12의 전자 시스템이 모바일 기기로 구현되는 예를 나타내는 도면이다.

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.

도 1을 참조하면, 표시 장치(10)는 표시 패널(100), 타이밍 제어 회로(200), 게이트 구동 회로(300) 및 데이터 구동 회로(400)를 포함한다.

표시 패널(100)은 복수의 게이트 라인들(GL) 및 복수의 데이터 라인들(DL)과 연결되고, 타이밍 제어 회로(200)로부터 제공되는 출력 영상 데이터(DAT1 또는 DAT2)에 기초하여 영상을 표시한다. 복수의 게이트 라인들(GL)은 제1 방향(D1)으로 연장되고, 복수의 데이터 라인들(DL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.

표시 패널(100)은 매트릭스 형태로 배치된 복수의 픽셀들을 포함한다. 상기 복수의 픽셀들 각각은 게이트 라인들(GL) 중 하나 및 데이터 라인들(DL) 중 하나와 전기적으로 연결될 수 있다.

상기 복수의 픽셀들 각각은 스위칭 소자, 상기 스위칭 소자에 전기적으로 연결된 액정 커패시터 및 스토리지 커패시터를 포함할 수 있다. 상기 스위칭 소자는 박막 트랜지스터일 수 있다. 상기 액정 커패시터는 픽셀 전극과 연결되어 데이터 전압이 인가되는 제1 전극 및 공통 전극과 연결되어 공통 전압이 인가되는 제2 전극을 포함할 수 있다. 상기 스토리지 커패시터는 상기 픽셀 전극과 연결되어 상기 데이터 전압이 인가되는 제1 전극 및 스토리지 전극과 연결되어 스토리지 전압이 인가되는 제2 전극을 포함할 수 있다. 상기 스토리지 전압은 상기 공통 전압과 동일한 레벨을 가질 수 있다.

일 실시예에서, 상기 복수의 픽셀들 각각은 직사각형 형상을 가질 수 있다. 상기 복수의 픽셀들 각각은 제1 방향(D1)의 제1 변 및 제2 방향(D2)의 제2 변을 가질 수 있다. 상기 복수의 픽셀들 각각의 제1 변은 게이트 라인들(GL)과 평행할 수 있고, 상기 복수의 픽셀들 각각의 제2 변은 데이터 라인들(DL)과 평행할 수 있다.

타이밍 제어 회로(200)는 표시 패널(100)의 동작을 제어하며, 게이트 구동 회로(300) 및 데이터 구동 회로(400)의 동작을 제어한다. 타이밍 제어 회로(200)는 외부의 장치(예를 들어, 호스트)로부터 입력 영상 데이터(IDAT), 입력 제어 신호(ICONT) 및 모드 선택 신호(MS)를 수신한다. 입력 영상 데이터(IDAT)는 상기 복수의 픽셀들에 대한 입력 픽셀 데이터들을 포함할 수 있으며, 상기 입력 픽셀 데이터들 각각은 상응하는 픽셀에 대한 적색 계조 데이터(R), 녹색 계조 데이터(G) 및 청색 계조 데이터(B)를 포함할 수 있다. 입력 제어 신호(ICONT)는 마스터 클럭 신호, 데이터 인에이블 신호, 수직 동기 신호 및 수평 동기 신호 등을 포함할 수 있다. 모드 선택 신호(MS)는 제1 동작 모드 또는 제2 동작 모드를 선택적으로 활성화시킬 수 있다.

타이밍 제어 회로(200)는 입력 영상 데이터(IDAT), 입력 제어 신호(ICONT) 및 모드 선택 신호(MS)에 기초하여 출력 영상 데이터(DAT1 또는 DAT2), 제1 제어 신호(CONT1) 및 제2 제어 신호(CONT2)를 발생한다.

구체적으로, 타이밍 제어 회로(200)는 입력 영상 데이터(IDAT) 및 모드 선택 신호(MS)를 기초로 출력 영상 데이터(DAT1 또는 DAT2)를 발생하여 데이터 구동 회로(400)에 제공할 수 있다. 또한, 타이밍 제어 회로(200)는 입력 제어 신호(ICONT) 및 모드 선택 신호(MS)를 기초로 게이트 구동 회로(300)의 동작을 제어하기 위한 제1 제어 신호(CONT1)를 발생하여 게이트 구동 회로(300)에 제공할 수 있다. 제1 제어 신호(CONT1)는 수직 개시 신호 및 게이트 클럭 신호 등을 포함할 수 있다. 타이밍 제어 회로(200)는 입력 제어 신호(ICONT) 및 모드 선택 신호(MS)를 기초로 데이터 구동 회로(400)의 동작을 제어하기 위한 제2 제어 신호(CONT2)를 발생하여 데이터 구동 회로(400)에 제공할 수 있다. 제2 제어 신호(CONT2)는 수평 개시 신호, 데이터 클럭 신호, 데이터 로드 신호, 극성 제어 신호 등을 포함할 수 있다.

게이트 구동 회로(300)는 타이밍 제어 회로(200)로부터 제1 제어 신호(CONT1)를 수신한다. 게이트 구동 회로(300)는 제1 제어 신호(CONT1)에 기초하여 복수의 게이트 라인들(GL)을 구동하기 위한 게이트 신호들을 발생한다. 게이트 구동 회로(300)는 상기 게이트 신호들을 복수의 게이트 라인들(GL)에 순차적으로 인가할 수 있다.

데이터 구동 회로(400)는 타이밍 제어 회로(200)로부터 제2 제어 신호(CONT2) 및 출력 영상 데이터(DAT1 또는 DAT2)를 수신한다. 데이터 구동 회로(400)는 제2 제어 신호(CONT2) 및 디지털 형태의 출력 영상 데이터에 기초하여 아날로그 형태의 데이터 전압들을 발생한다. 데이터 구동 회로(400)는 상기 데이터 전압들을 복수의 데이터 라인들(DL)에 순차적으로 인가할 수 있다.

일 실시예에서, 데이터 구동 회로(400)는 쉬프트 레지스터(미도시), 래치(미도시), 신호 처리부(미도시) 및 버퍼부(미도시)를 포함할 수 있다. 상기 쉬프트 레지스터는 래치 펄스를 상기 래치에 출력할 수 있다. 상기 래치는 상기 출력 영상 데이터를 일시 저장한 후 상기 신호 처리부에 출력할 수 있다. 상기 신호 처리부는 디지털 형태의 상기 출력 영상 데이터에 기초하여 아날로그 형태의 상기 데이터 전압들을 발생하여 상기 버퍼부에 출력할 수 있다. 상기 버퍼부는 상기 데이터 전압들의 레벨이 일정한 레벨을 갖도록 보상하여 상기 데이터 전압들을 데이터 라인들(DL)에 출력할 수 있다.

실시예에 따라서, 게이트 구동 회로(300) 및/또는 데이터 구동 회로(400)는 표시 패널(100) 상에 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태로 표시 패널(100)에 연결될 수 있다. 실시예에 따라서, 게이트 구동 회로(300) 및/또는 데이터 구동 회로(400)는 표시 패널(100)에 집적될 수도 있다.

본 발명의 실시예들에 따른 표시 장치(10)는 모드 선택 신호(MS)에 기초하여 상기 제1 동작 모드 또는 상기 제2 동작 모드로 동작할 수 있다. 타이밍 제어 회로(200)는 상기 제1 동작 모드에서 입력 영상 데이터(IDAT)에 기초하여 제1 출력 영상 데이터(DAT1)를 발생하고 표시 패널(100)의 동작 주파수를 제1 주파수로 설정한다. 표시 패널(100)은 상기 제1 동작 모드에서 상기 제1 주파수 및 제1 출력 영상 데이터(DAT1)에 기초하여 X(X는 2 이상의 자연수)개의 계조들을 포함하는 제1 영상을 표시한다. 타이밍 제어 회로(200)는 상기 제2 동작 모드에서 입력 영상 데이터(IDAT)를 변환하여 제2 출력 영상 데이터(DAT2)를 발생하고 상기 표시 패널(100)의 동작 주파수를 상기 제1 주파수보다 낮은 제2 주파수로 설정한다. 표시 패널(100)은 상기 제2 동작 모드에서 상기 제2 주파수 및 제2 출력 영상 데이터(DAT2)에 기초하여 Y(Y는 X보다 작은 자연수)개의 계조들을 포함하는 제2 영상을 표시한다.

일 실시예에서, 상기 제1 동작 모드는 정상 동작 모드 또는 고주파 구동 모드일 수 있으며, 상기 제2 동작 모드는 저전력 모드 또는 저주파 구동 모드일 수 있다. 또한, 상기 제1 영상은 상대적으로 빠른 주파수에 기초하여 표시되고 상대적으로 많은 수의 계조들을 포함하는 고화질 영상일 수 있으며, 상기 제2 영상은 상대적으로 느린 주파수에 기초하여 표시되고 상대적으로 적은 수의 계조들을 포함하는 저화질 영상일 수 있다. 본 발명의 실시예들에 따른 표시 장치(10)는 저전력 모드에서 저주파 구동하고 저화질 영상을 표시함으로써, 소비 전력이 감소될 수 있다.

도 2a, 2b 및 2c는 본 발명의 실시예들에 따른 표시 장치에서 영상을 표시하는 방식을 설명하기 위한 도면들이다.

도 1 및 2a를 참조하면, 표시 장치(10)는 상기 제1 동작 모드에서 상기 제1 영상을 표시하기 위한 복수의 영상 프레임들(F11, F12, F13, F14, F15, F16)을 모두 출력할 수 있다. 이 때, 상기 표시 패널(100)의 구동 주파수는 하나의 영상 프레임(예를 들어, F11)의 주기(T1)의 역수일 수 있다. 예를 들어, 하나의 영상 프레임의 주기(T1)는 약 16.66 ms일 수 있으며, 상기 제1 동작 모드에서 상기 표시 패널(100)의 구동 주파수(예를 들어, 상기 제1 주파수)는 약 60 Hz일 수 있다.

도 1, 2b 및 2c를 참조하면, 표시 장치(10)는 상기 제2 동작 모드에서 프레임 마스킹 구동(Frame Masking Driving; FMD) 방식에 기초하여 저주파 구동할 수 있다. 상기 FMD 방식은 영상을 표시하기 위한 복수의 영상 프레임들 중 일부만을 출력하고 다른 일부를 차단하는 방식을 나타낼 수 있다.

예를 들어, 도 2b에 도시된 것처럼, 표시 장치(10)는 상기 제2 동작 모드에서 상기 제2 영상을 표시하기 위한 복수의 영상 프레임들 중 일부 영상 프레임들(F21, F23, F25)을 출력하고 다른 일부 영상 프레임들(F22, F24, F26)의 출력을 차단할 수 있다. 다시 말하면, 연속하는 두 개의 영상 프레임들(예를 들어, F21, F22) 중 하나의 영상 프레임(F22)의 출력이 차단될 수 있다. 이 때, 상기 표시 패널(100)의 구동 주파수는 연속하는 두 개의 영상 프레임들(F21, F22)의 주기들의 합(T2)의 역수일 수 있다. 예를 들어, 두 개의 영상 프레임들의 주기들의 합(T2)은 약 33.33 ms일 수 있으며, 상기 제2 동작 모드에서 상기 표시 패널(100)의 구동 주파수(예를 들어, 상기 제2 주파수)는 약 30 Hz일 수 있다.

다른 예에서, 도 2c에 도시된 것처럼, 표시 장치(10)는 상기 제2 동작 모드에서 상기 제2 영상을 표시하기 위한 복수의 영상 프레임들 중 일부 영상 프레임들(F31, F34)을 출력하고 다른 일부 영상 프레임들(F32, F33, F35, F36)의 출력을 차단할 수 있다. 다시 말하면, 연속하는 세 개의 영상 프레임들(예를 들어, F31, F32, F33) 중 두 개의 영상 프레임들(F32, F33)의 출력이 차단될 수 있다. 이 때, 상기 표시 패널(100)의 구동 주파수는 연속하는 세 개의 영상 프레임들(F31, F32, F33)의 주기들의 합(T3)의 역수일 수 있다. 예를 들어, 세 개의 영상 프레임들의 주기들의 합(T3)은 약 50 ms일 수 있으며, 상기 제2 동작 모드에서 상기 표시 패널(100)의 구동 주파수(예를 들어, 상기 제2 주파수)는 약 20 Hz일 수 있다.

일 실시예에서, 상기 FMD 방식에서, 데이터 구동 회로(400)의 출력을 차단하여 상기 복수의 영상 프레임들 중 일부를 차단할 수 있다. 도 2b의 예에서, 데이터 구동 회로(400)는 일부 영상 프레임들(F21, F23, F25)에서 상기 복수의 데이터 전압들을 출력하고 다른 일부 영상 프레임들(F22, F24, F26)에서 상기 복수의 데이터 전압들의 출력을 차단할 수 있다. 도 2c의 예에서, 데이터 구동 회로(400)는 일부 영상 프레임들(F31, F34)에서 상기 복수의 데이터 전압들을 출력하고 다른 일부 영상 프레임들(F32, F33, F35, F36)에서 상기 복수의 데이터 전압들의 출력을 차단할 수 있다.

다른 실시예에서, 상기 FMD 방식에서, 게이트 구동 회로(300)의 출력을 차단하여 상기 복수의 영상 프레임들 중 일부를 차단할 수 있다. 도 2b의 예에서, 게이트 구동 회로(300)는 일부 영상 프레임들(F21, F23, F25)에서 상기 복수의 게이트 신호들을 출력하고 다른 일부 영상 프레임들(F22, F24, F26)에서 상기 복수의 게이트 신호들의 출력을 차단할 수 있다. 도 2c의 예에서, 게이트 구동 회로(300)는 일부 영상 프레임들(F31, F34)에서 상기 복수의 게이트 신호들을 출력하고 다른 일부 영상 프레임들(F32, F33, F35, F36)에서 상기 복수의 게이트 신호들의 출력을 차단할 수 있다.

또 다른 실시예에서, 상기 FMD 방식에서, 데이터 구동 회로(400)의 출력 및 게이트 구동 회로(300)의 출력을 모두 차단하여 상기 복수의 영상 프레임들 중 일부를 차단할 수 있다.

한편, 도시하지는 않았지만, 표시 장치(10)는 상기 제2 동작 모드에서 상기 FMD 방식이 아닌 임의의 방식에 기초하여 저주파 구동할 수 있다. 예를 들어, 도 2b에 도시된 것과 다르게, 표시 장치(10)는 상기 제2 동작 모드의 주기(T2) 동안에 영상 프레임(F21)을 계속적으로 출력할 수 있고, 도 2c에 도시된 것과 다르게, 표시 장치(10)는 상기 제2 동작 모드의 주기(T3) 동안에 영상 프레임(F31)을 계속적으로 출력할 수 있다.

도 3은 본 발명의 실시예들에 따른 표시 장치에 포함되는 타이밍 제어 회로를 나타내는 블록도이다.

도 1 및 3을 참조하면, 타이밍 제어 회로(200)는 영상 보정부(210), 영상 분할부(220), 영상 분석부(230), 저장부(240), 계조 선택부(250), 영상 변환부(260), 동작 주파수 설정부(270) 및 제어 신호 발생부(280)를 포함할 수 있다.

영상 보정부(210)는 모드 선택 신호(MS) 및 입력 영상 데이터(IDAT)를 수신할 수 있다. 영상 보정부(210)는 상기 제1 동작 모드에서 입력 영상 데이터(IDAT)에 기초하여 제1 출력 영상 데이터(DAT1)를 발생할 수 있다. 실시예에 따라서, 제1 출력 영상 데이터(DAT1)는 입력 영상 데이터(IDAT)와 실질적으로 동일한 영상 데이터일 수도 있고 입력 영상 데이터(IDAT)를 보정하여 발생된 보정 영상 데이터일 수도 있다. 예를 들어, 영상 보정부(210)는 입력 영상 데이터(IDAT)에 대한 화질 보정, 얼룩 보정, 색 특성 보상(Adaptive Color Correction, 이하, ACC라 칭함) 및/또는 능동 커패시턴스 보상(Dynamic Capacitance Compensation, 이하, DCC라 칭함) 등을 선택적으로 수행하여 제1 출력 영상 데이터(DAT1)를 발생할 수 있다.

영상 분할부(220)는 모드 선택 신호(MS) 및 입력 영상 데이터(IDAT)를 수신할 수 있다. 영상 분할부(220)는 상기 제2 동작 모드에서 입력 영상 데이터(IDAT)를 분할하여, 상기 제1 영상이 분할된 복수의 부분 영상들에 상응하는 복수의 부분 영상 데이터들(PDAT)을 발생할 수 있다. 상기 복수의 부분 영상들의 개수 및 복수의 부분 영상 데이터들(PDAT)의 개수는 실시예에 따라서 다양하게 변경될 수 있다.

영상 분석부(230)는 복수의 부분 영상 데이터들(PDAT)에 대한 복수의 계조 히스토그램들(HIS)을 발생할 수 있다. 계조 히스토그램은 복수의 계조들과 상기 복수의 계조들 각각에 상응하는 픽셀들의 개수의 관계를 나타내는 그래프일 수 있다.

저장부(240)는 복수의 기준 계조들(GREF)을 저장할 수 있다. 예를 들어, 저장부(240)는 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM), 플래시 메모리(flash memory), 상변화 랜덤 액세스 메모리(Phase change Random Access Memory; PRAM), 강유전체 랜덤 액세스 메모리(Ferroelectric Random Access Memory; FRAM), 저항 랜덤 액세스 메모리(Resistive Random Access Memory; RRAM), 강자성 랜덤 액세스 메모리(Magnetic Random Access Memory; MRAM) 등과 같은 임의의 비휘발성 메모리 장치를 포함할 수 있다.

복수의 기준 계조들(GREF)은 저주파 구동이 가능한 플리커 프리(flicker free) 계조들을 나타낼 수 있다. 복수의 기준 계조들(GREF)에 대해서는 도 7을 참조하여 후술하도록 한다.

계조 선택부(250)는 복수의 계조 히스토그램들(HIS) 및 복수의 기준 계조들(GREF)에 기초하여 복수의 부분 영상 데이터들(PDAT)에 대한 복수의 대표 계조들(GREP)을 선택할 수 있다. 도 8을 참조하여 후술하는 것처럼, 복수의 대표 계조들(GREP)은 복수의 기준 계조들(GREF) 중 일부일 수 있다.

영상 변환부(260)는 복수의 부분 영상 데이터들(PDAT) 및 복수의 대표 계조들(GREP)에 기초하여 제2 출력 영상 데이터(DAT2)를 발생할 수 있다. 영상 변환부(260)는 복수의 부분 영상 데이터들(PDAT) 각각을 변환하고 변환된 부분 영상 데이터들을 조합하여 제2 출력 영상 데이터(DAT2)를 발생할 수 있다.

동작 주파수 설정부(270)는 모드 선택 신호(MS)에 기초하여 상기 표시 패널(100)의 동작 주파수를 나타내는 주파수 설정 신호(FS)를 발생할 수 있다. 동작 주파수 설정부(270)는 상기 제1 동작 모드에서 상기 표시 패널(100)의 동작 주파수를 상기 제1 주파수로 설정하며, 상기 제1 동작 모드에서 상기 표시 패널(100)의 동작 주파수를 상기 제1 주파수보다 낮은 상기 제2 주파수로 설정할 수 있다. 예를 들어, 도 2a, 2b 및 2c를 참조하여 상술한 것처럼, 상기 제1 주파수는 약 60 Hz일 수 있고, 상기 제2 주파수는 약 30 Hz, 약 20 Hz 등일 수 있다.

제어 신호 발생부(280)는 입력 제어 신호(ICONT)를 수신할 수 있으며, 입력 제어 신호(ICONT) 및 동작 주파수 설정부(270)에서 설정된 상기 표시 패널(100)의 동작 주파수에 기초하여(즉, 주파수 설정 신호(FS)에 기초하여), 게이트 구동 회로(300)의 구동 타이밍을 조절하기 위한 제1 제어 신호(CONT1) 및 데이터 구동 회로(400)의 구동 타이밍을 조절하기 위한 제2 제어 신호(CONT2)를 발생할 수 있다. 제어 신호 발생부(280)는 제1 제어 신호(CONT1)를 게이트 구동 회로(300)에 출력하고, 제2 제어 신호(CONT2)를 데이터 구동 회로(400)에 출력할 수 있다.

상술한 것처럼, 상기 제2 동작 모드에서는 영상 분할부(220)가 활성화되며, 이에 따라 영상 분석부(230), 저장부(240), 계조 선택부(250) 및 영상 변환부(260)가 활성화될 수 있다. 또한, 상기 제1 동작 모드에서는 영상 분할부(220)가 비활성화되며, 이에 따라 영상 분석부(230), 저장부(240), 계조 선택부(250) 및 영상 변환부(260)가 비활성화될 수 있다. 영상 보정부(210)는 상기 제1 동작 모드에서 활성화되고 상기 제2 동작 모드에서 비활성화될 수 있다.

한편, 도시하지는 않았지만, 상기 제2 동작 모드에서도 입력 영상 데이터(IDAT) 또는 제2 출력 영상 데이터(DAT2)에 대한 화질 보정, 얼룩 보정, ACC 및/또는 DCC 등이 선택적으로 수행될 수 있다. 다시 말하면, 영상 보정부(210)는 상기 제1 동작 모드 및 상기 제2 동작 모드에서 모두 활성화될 수도 있다.

도 4는 도 3의 타이밍 제어 회로의 동작을 나타내는 순서도이다. 도 5, 6a, 6b, 6c, 6d, 7 및 8은 도 3의 타이밍 제어 회로의 동작을 설명하기 위한 도면들이다. 도 5는 영상 분할의 일 예를 나타내는 평면도이고, 도 6a, 6b, 6c 및 6d는 계조 히스토그램의 예들을 나타내는 그래프이고, 도 7은 기준 계조들(GREF)의 일 예를 나타내는 그래프이며, 도 8은 대표 계조들(GREP)의 일 예를 나타내는 표이다. 도 9는 도 4의 단계 S400의 일 예를 나타내는 순서도이다.

이하에서는, 본 발명의 실시예들에 따른 표시 장치에 포함되는 타이밍 컨트롤러가 상기 제2 동작 모드에서 제2 출력 영상 데이터(DAT2)를 발생하는 과정을 보다 상세하게 설명하도록 한다.

도 3 및 4를 참조하면, 영상 분할부(220)는 상기 제2 동작 모드에서 입력 영상 데이터(IDAT)를 분할하여 복수의 부분 영상 데이터들(PDAT)을 발생할 수 있다(단계 S100). 예를 들어, 도 5에 도시된 것처럼, 입력 영상 데이터(IDAT)에 상응하는 제1 영상(IMG1)은 제1 내지 제4 부분 영상들(PI1, PI2, PI3, PI4)로 분할될 수 있다. 다시 말하면, 제1 영상(IMG1)은 제1 내지 제4 부분 영상들(PI1, PI2, PI3, PI4)을 포함하며, 영상 분할부(220)는 입력 영상 데이터(IDAT)를 분할하여 제1 내지 제4 부분 영상들(PI1, PI2, PI3, PI4)에 상응하는 제1 내지 제4 부분 영상 데이터들을 발생할 수 있다.

도 5에서는 제1 영상(IMG1)이 2*2개의 부분 영상들로 분할되는 예를 도시하였으나, 실시예에 따라서 제1 영상(IMG1)은 임의의 I*J(I, J는 자연수)개의 부분 영상들로 분할될 수 있다.

영상 분석부(230)는 상기 제2 동작 모드에서 복수의 부분 영상 데이터들(PDAT)에 대한 복수의 계조 히스토그램들(HIS)을 발생할 수 있다(단계 S200). 예를 들어, 도 6a에 도시된 것처럼, 영상 분석부(230)는 상기 제1 부분 영상 데이터에 대한 제1 계조 히스토그램을 발생할 수 있다. 도 6b에 도시된 것처럼, 영상 분석부(230)는 상기 제2 부분 영상 데이터에 대한 제2 계조 히스토그램을 발생할 수 있다. 도 6c에 도시된 것처럼, 영상 분석부(230)는 상기 제3 부분 영상 데이터에 대한 제3 계조 히스토그램을 발생할 수 있다. 도 6d에 도시된 것처럼, 영상 분석부(230)는 상기 제4 부분 영상 데이터에 대한 제4 계조 히스토그램을 발생할 수 있다.

도 6a, 6b, 6c 및 6d에서는 도 5의 제1 영상(IMG1)에 포함되는 제1 내지 제4 부분 영상들(PI1, PI2, PI3, PI4)이 0 계조에서 255 계조까지 256개의 계조들에 의해 표시되는 예를 도시하였으나, 실시예에 따라서 제1 영상(IMG1) 및 제1 영상(IMG1)에 포함되는 제1 내지 제4 부분 영상들(PI1, PI2, PI3, PI4)은 임의의 개수의 계조들에 의해 표시될 수 있다.

복수의 기준 계조들(GREF)은 표시 패널(도 1의 100)의 특성에 기초하여 결정될 수 있다. 예를 들어, 표시 패널(100)의 제조 시에 표시 패널(100)에 테스트 영상을 표시하고 계조들 각각에 대한 플리커 특성을 측정하여, 도 7에 도시된 것과 같은 계조별 플리커 수치를 획득할 수 있다. 이 때, 표시 패널(100)의 플리커 수치가 기준 플리커 지수(RFLK)보다 낮은 계조들(즉, 플리커 프리 계조들)인 GREFA와 GREFB 사이의 계조들(예를 들어, 32 계조 내지 162 계조) 및 최소 계조인 0 계조가 복수의 기준 계조들(GREF)로 결정될 수 있다. 다시 말하면, 복수의 기준 계조들(GREF)을 포함하는 영상이 표시 패널(100)에 표시되는 경우에, 상기 표시 패널(100)의 플리커 수치는 기준 플리커 지수(RFLK)보다 낮을 수 있다.

도 7에서는 기준 플리커 지수(RFLK)가 약 1.0이고 저주파 구동이 가능한 복수의 기준 계조들(GREF)(즉, 플리커 프리 계조들)이 0 계조 및 32 계조 내지 162 계조로 설정되는 예를 도시하였으나, 실시예에 따라서 기준 플리커 지수(RFLK) 및 복수의 기준 계조들(GREF)은 임의의 값을 가질 수 있다.

계조 선택부(250)는 상기 제2 동작 모드에서 복수의 계조 히스토그램들(HIS) 및 복수의 기준 계조들(GREF)에 기초하여 복수의 부분 영상 데이터들(PDAT)에 대한 복수의 대표 계조들(GREP)을 선택할 수 있다(단계 S300). 예를 들어, 계조 선택부(250)는 도 6a에 도시된 상기 제1 계조 히스토그램 및 도 7을 참조하여 획득된 복수의 기준 계조들(GREF)에 기초하여 상기 제1 부분 영상 데이터에 대한 제1 대표 계조들을 선택할 수 있다. 계조 선택부(250)는 도 6b에 도시된 상기 제2 계조 히스토그램 및 복수의 기준 계조들(GREF)에 기초하여 상기 제2 부분 영상 데이터에 대한 제2 대표 계조들을 선택할 수 있다. 계조 선택부(250)는 도 6c에 도시된 상기 제3 계조 히스토그램 및 복수의 기준 계조들(GREF)에 기초하여 상기 제3 부분 영상 데이터에 대한 제3 대표 계조들을 선택할 수 있다. 계조 선택부(250)는 도 6d에 도시된 상기 제4 계조 히스토그램 및 복수의 기준 계조들(GREF)에 기초하여 상기 제4 부분 영상 데이터에 대한 제4 대표 계조들을 선택할 수 있다.

일 실시예에서, 계조 선택부(250)는 복수의 기준 계조들(GREF) 중 상기 제1 계조 히스토그램에 가장 많이 포함된 Z(Z는 Y보다 작거나 같은 자연수)개의 계조들을 상기 제1 대표 계조들로 선택할 수 있다. 예를 들어, 도 8에 도시된 것처럼, 0 계조 및 32 계조 내지 162 계조의 복수의 기준 계조들(GREF) 중에서, 상기 제1 계조 히스토그램에 가장 많이 포함된 0 계조, 32 계조, 43 계조, 81 계조, 89 계조, 130 계조, 139 계조 및 162 계조가 상기 제1 대표 계조들로 선택될 수 있다. 이 경우, 상기 제1 대표 계조들은 복수의 기준 계조들(GREF)에 포함될 수 있다. 다시 말하면, 상기 제1 대표 계조들은 복수의 기준 계조들(GREF)의 부분 집합일 수 있다.

이와 유사하게, 0 계조 및 32 계조 내지 162 계조의 복수의 기준 계조들(GREF) 중에서, 상기 제2 계조 히스토그램에 가장 많이 포함된 0 계조, 32 계조, 43 계조, 77 계조, 81 계조, 89 계조, 130 계조 및 162 계조가 상기 제2 대표 계조들로 선택될 수 있고, 상기 제3 계조 히스토그램에 가장 많이 포함된 0 계조, 32 계조, 43 계조, 83 계조, 112 계조, 128 계조, 151 계조 및 162 계조가 상기 제3 대표 계조들로 선택될 수 있으며, 상기 제4 계조 히스토그램에 가장 많이 포함된 0 계조, 32 계조, 43 계조, 83 계조, 90 계조, 112 계조, 141 계조 및 162 계조가 상기 제4 대표 계조들로 선택될 수 있다. 상기 제2 내지 제4 대표 계조들 각각은 복수의 기준 계조들(GREF)에 포함될 수 있다.

실시예에 따라서, 부분 영상들(PI1, PI2, PI3, PI4)의 계조 특성에 따라서 대표 계조들(GREP)은 서로 동일할 수도 있고 서로 상이할 수도 있다. 예를 들어, 상기 제2 대표 계조들 중 일부(예를 들어, 0 계조, 32 계조, 43 계조, 81 계조, 89 계조, 130 계조 및 162 계조)는 상기 제1 대표 계조들에 포함될 수 있고, 상기 제2 대표 계조들 중 다른 일부(예를 들어, 77 계조)는 상기 제1 대표 계조들에 포함되지 않을 수 있다.

도 8에서는 하나의 부분 영상 데이터에 대하여 8개의 대표 계조들이 선택되는 예를 도시하였으나, 실시예에 따라서 하나의 부분 영상 데이터에 대하여 임의의 개수의 대표 계조들이 선택될 수 있다.

영상 변환부(260)는 상기 제2 동작 모드에서 복수의 부분 영상 데이터들(PDAT) 및 복수의 대표 계조들(GREP)에 기초하여 제2 출력 영상 데이터(DAT2)를 발생할 수 있다(단계 S400). 예를 들어, 영상 변환부(260)는 상기 제1 부분 영상 데이터 및 도 8에 도시된 상기 제1 대표 계조들에 기초하여 상기 제1 부분 영상 데이터에 상응하는 제2 출력 영상 데이터(DAT2)의 제1 부분을 발생할 수 있다. 영상 변환부(260)는 상기 제2 부분 영상 데이터 및 도 8에 도시된 상기 제2 대표 계조들에 기초하여 상기 제2 부분 영상 데이터에 상응하는 제2 출력 영상 데이터(DAT2)의 제2 부분을 발생할 수 있다. 영상 변환부(260)는 상기 제3 부분 영상 데이터 및 도 8에 도시된 상기 제3 대표 계조들에 기초하여 상기 제3 부분 영상 데이터에 상응하는 제2 출력 영상 데이터(DAT2)의 제3 부분을 발생할 수 있다. 영상 변환부(260)는 상기 제4 부분 영상 데이터 및 도 8에 도시된 상기 제4 대표 계조들에 기초하여 상기 제4 부분 영상 데이터에 상응하는 제2 출력 영상 데이터(DAT2)의 제4 부분을 발생할 수 있다. 영상 변환부(260)는 상기 제1 내지 제4 부분들을 조합하여 제2 출력 영상 데이터(DAT2)를 발생할 수 있다.

일 실시예에서, 영상 변환부(260)는 상기 제1 부분 영상 데이터의 계조들 각각을 상기 제1 대표 계조들 중 하나로 변환할 수 있다. 예를 들어, 영상 변환부(260)는 상기 제1 부분 영상 데이터에 대한 계조 변환을 수행하며, 상기 계조 변환 시에 발생되는 입력 계조와 출력 계조 사이의 양자화 오차(quantization error)를 최소화하도록 디더링(dithering)을 수행할 수 있다.

구체적으로, 도 9를 참조하면, 영상 변환부(260)는 상기 제1 부분 영상 데이터에 포함된 복수의 픽셀 데이터들 중 제1 픽셀 데이터의 변환 전 계조(GN)와 상기 제1 대표 계조들을 비교할 수 있다(단계 S410).

변환 전 계조(GN)가 상기 제1 대표 계조들 중 하나와 동일한 경우에(단계 S410: 예), 영상 변환부(260)는 상기 제1 픽셀 데이터의 변환 후 계조(GN')를 변환 전 계조(GN)로 유지할 수 있다(단계 S420).

변환 전 계조(GN)가 상기 제1 대표 계조들 모두와 상이한 경우에(단계 S410: 아니오), 영상 변환부(260)는 문턱 계조들(THL)에 기초하여 상기 제1 픽셀 데이터의 변환 후 계조(GN')를 상기 제1 대표 계조들 중 변환 전 계조(GN)와 가장 근사한 계조로 설정할 수 있다(단계 S430). 단계 S430 이후에,

일 실시예에서, 문턱 계조들(THL)은 상기 제1 대표 계조들 중 두 개의 중간 값들일 수 있다. 예를 들어, 도 8에 도시된 것처럼, 0 계조, 32 계조, 43 계조, 81 계조, 89 계조, 130 계조, 139 계조 및 162 계조가 상기 제1 대표 계조들인 경우에, 상기 제1 대표 계조들에 대한 문턱 계조들(THL)은 16 계조, 37.5 계조, 62 계조, 85 계조, 109.5 계조, 134.5 계조 및 150.5 계조일 수 있다. 예를 들어, 변환 전 계조(GN)가 16 계조보다 크고 32 계조보다 작은 20 계조인 경우에, 상기 제1 픽셀 데이터의 변환 후 계조(GN')를 상기 제1 대표 계조들 중 32 계조로 설정할 수 있다.

영상 변환부(260)는 상기 제1 픽셀 데이터의 변환 후 계조(GN')에서 변환 전 계조(GN)를 감산하여 오차 값(Err)을 발생할 수 있다(단계 S440). 예를 들어, 상기 제1 픽셀 데이터의 변환 후 계조(GN')가 32 계조이고 변환 전 계조(GN)가 20 계조인 경우에 오차 값(Err)은 약 10 계조일 수 있다.

영상 변환부(260)는 오차 값(Err)에 기초하여 오차 확산(error diffusion)을 수행할 수 있다(단계 S450). 예를 들어, 상기 제1 픽셀 데이터를 제공받는 제1 픽셀과 인접하는 이웃 픽셀들로 오차 값(Err)의 일부를 확산시킬 수 있다.

일 실시예에서, 단계 S440 및 S450은 플로이드-스타인버그 디더링(Floyd-Steinberg dithering) 알고리즘에 기초하여 수행될 수 있다. 상기 플로이드-스타인버그 디더링 알고리즘은 통상의 기술자에게 널리 알려져 있으므로 구체적인 설명은 생략하도록 한다.

상기 제1 부분 영상 데이터에 포함된 상기 복수의 픽셀 데이터들 모두에 대한 오차 계산 및 디더링이 완료되지 않은 경우에(단계 S460: 아니오), 영상 변환부(260)는 N을 증가시키고(단계 S470) 다른 픽셀 데이터에 대하여 단계 S410, S420, S430, S440, S450 및 S460을 반복할 수 있다. 상기의 단계들은 상기 복수의 픽셀 데이터들 모두에 대한 오차 계산 및 디더링이 완료될 때까지 반복될 수 있다.

상기 제1 부분 영상 데이터에 포함된 상기 복수의 픽셀 데이터들 모두에 대한 오차 계산 및 디더링이 완료된 경우에(단계 S460: 예), 영상 변환부(260)는 상기 제1 부분 영상 데이터의 변환을 종료하고 상기 제1 부분 영상 데이터에 상응하는 상기 제2 출력 영상 데이터(DAT2)의 제1 부분을 발생할 수 있다.

이와 유사하게, 영상 변환부(260)는 상기 제2 부분 영상 데이터의 계조들 각각을 상기 제2 대표 계조들 중 하나로 변환할 수 있고, 상기 제3 부분 영상 데이터의 계조들 각각을 상기 제3 대표 계조들 중 하나로 변환할 수 있으며, 상기 제4 부분 영상 데이터의 계조들 각각을 상기 제4 대표 계조들 중 하나로 변환할 수 있다.

본 발명의 실시예들에 따른 표시 장치는, 상기 제2 동작 모드에서 상대적으로 느린 주파수 및 제2 출력 영상 데이터(DAT2)에 기초하여 저화질 영상을 표시함으로써, 소비 전력이 감소될 수 있다.

도 10은 본 발명의 실시예들에 따른 표시 장치에 포함되는 타이밍 제어 회로를 나타내는 블록도이다. 도 11은 본 발명의 실시예들에 따른 표시 장치의 플리커 특성을 측정하는 플리커 측정 장치를 나타내는 블록도이다.

도 10 및 11을 참조하면, 타이밍 제어 회로(200a)는 영상 보정부(210), 영상 분할부(220), 영상 분석부(230), 기준 계조 설정부(245), 계조 선택부(250), 영상 변환부(260), 동작 주파수 설정부(270) 및 제어 신호 발생부(280)를 포함할 수 있다.

저장부(240)를 대신하여 기준 계조 설정부(245)를 포함하는 것을 제외하면, 도 10의 타이밍 제어 회로(200a)는 도 3의 타이밍 제어 회로(200)와 실질적으로 동일할 수 있다. 도 10의 영상 보정부(210), 영상 분할부(220), 영상 분석부(230), 계조 선택부(250), 영상 변환부(260), 동작 주파수 설정부(270) 및 제어 신호 발생부(280)는 도 3의 영상 보정부(210), 영상 분할부(220), 영상 분석부(230), 계조 선택부(250), 영상 변환부(260), 동작 주파수 설정부(270) 및 제어 신호 발생부(280)와 각각 실질적으로 동일할 수 있다.

기준 계조 설정부(245)는 외부의 플리커 측정 장치(30)로부터 획득된 플리커 측정 값들(FV)에 기초하여 복수의 기준 계조들(GREF)을 설정할 수 있다. 예를 들어, 표시 패널(100)에 테스트 영상을 표시하고 계조들 각각에 대한 플리커 특성을 실시간으로 측정하여, 도 7에 도시된 것과 같은 계조별 플리커 수치를 획득할 수 있으며, 계조별 플리커 수치 및 기준 플리커 지수(RFLK)에 기초하여 복수의 기준 계조들(GREF)을 설정할 수 있다.

일 실시예에서, 표시 장치(10)는 플리커 측정 장치(30)와 일시적으로 연결되어 플리커 측정 값들(FV)을 수신할 수 있다. 예를 들어, 표시 장치(10)는 플리커 측정 장치(30)와 I2C 인터페이스 방식으로 연결될 수 있다. 복수의 기준 계조들(GREF)의 설정이 완료된 경우에, 표시 장치(10)는 플리커 측정 장치(30)와 분리될 수 있다.

한편, 도시하지는 않았지만, 복수의 기준 계조들(GREF)은 입력 영상 데이터(IDAT)와 함께 제공될 수 있다. 예를 들어, 복수의 기준 계조들(GREF)은 입력 영상 데이터(IDAT)의 헤더(header) 부분에 삽입될 수 있다.

도 12는 본 발명의 실시예들에 따른 전자 시스템을 나타내는 블록도이다. 도 13은 도 12의 전자 시스템이 모바일 기기로 구현되는 예를 나타내는 도면이다.

도 12 및 13을 참조하면, 전자 시스템(1000)은 프로세서(1010), 통신(Connectivity)부(1020), 메모리 장치(1030), 표시 장치(1040), 사용자 인터페이스(1050) 및 파워 서플라이(1060)를 포함한다. 실시예에 따라서, 전자 시스템(1000)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

프로세서(1010)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 소프트웨어, 프로그램 또는 어플리케이션들을 실행할 수 있다. 예를 들어, 프로세서(1010)는 중앙 처리 장치(Central Processing Unit; CPU) 또는 어플리케이션 프로세서(Application Processor; AP)일 수 있다.

실시예에 따라서, 프로세서(1010)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1010)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라서, 프로세서(1010)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(1020)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1020)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1020)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

메모리 장치(1030)는 프로세서(1010)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동하거나, 전자 시스템(1000)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 메모리 장치(1030)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 적어도 하나의 휘발성 메모리 장치를 포함하거나, EEPROM, 플래시 메모리, PRAM, RRAM, MRAM, FRAM, NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory) 등과 같은 적어도 하나의 비휘발성 메모리 장치를 포함할 수 있다.

표시 장치(1040)는 도 1의 표시 장치일 수 있다. 예를 들어, 표시 장치(1040)는 프로세서(1010)에 의해 동작이 제어되고, 표시 패널(도 1의 100) 및 상기 표시 패널의 동작을 제어하는 타이밍 제어 회로(도 1의 200)를 포함하며, 도 2 내지 도 11을 참조하여 상술한 실시예들에 기초하여 구현되고 동작할 수 있다. 표시 장치(1040)는 제1 동작 모드에서 상대적으로 빠른 주파수 및 제1 출력 영상 데이터(DAT1)에 기초하여 고화질 영상을 표시하고 상기 제2 동작 모드에서 상대적으로 느린 주파수 및 제2 출력 영상 데이터(DAT2)에 기초하여 저화질 영상을 표시함으로써, 즉 저전력 모드에서 저주파 구동하고 저화질 영상을 표시함으로써, 표시 장치(1040) 및 전자 시스템(100)의 소비 전력이 감소될 수 있다.

일 실시예에서, 프로세서(1010)는 상기 제1 동작 모드 또는 상기 제2 동작 모드를 선택적으로 활성화시키는 모드 선택 신호(MS)를 발생하여 타이밍 컨트롤러(200)에 제공할 수 있다. 상기 제2 동작 모드가 활성화된 경우에, 소비 전력을 추가적으로 감소시키기 위하여, 프로세서(1010)에 포함되는 복수의 프로세서 코어들 중 일부만이 동작할 수도 있고, 표시 장치(1040)의 밝기가 감소될 수도 있으며, 프로세서(1010)가 실행할 수 있는 소프트웨어, 프로그램 또는 어플리케이션들의 개수가 감소될 수도 있다.

사용자 인터페이스(1050)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1060)는 전자 시스템(1000)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라서, 전자 시스템(1000)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

전자 시스템(1000) 또는 전자 시스템(1000)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

이상, 특정 주파수들, 특정 계조 값들 및 특정 개수로 분할된 영상에 기초하여 본 발명의 실시예들을 설명하였으나, 본 발명의 실시예들은 임의의 주파수들, 임의의 계조 값들 및 임의의 개수로 분할된 영상에 대해서도 적용될 수 있다.

본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

표시 패널; 및
제1 동작 모드에서 입력 영상 데이터에 기초하여 제1 출력 영상 데이터를 발생하고 상기 표시 패널의 동작 주파수를 제1 주파수로 설정하며, 제2 동작 모드에서 상기 입력 영상 데이터를 변환하여 제2 출력 영상 데이터를 발생하고 상기 표시 패널의 동작 주파수를 상기 제1 주파수보다 낮은 제2 주파수로 설정하는 타이밍 제어 회로를 포함하며,
상기 표시 패널은 상기 제1 동작 모드에서 상기 제1 주파수 및 상기 제1 출력 영상 데이터에 기초하여 X(X는 2 이상의 자연수)개의 계조들을 포함하는 제1 영상을 표시하며, 상기 제2 동작 모드에서 상기 제2 주파수 및 상기 제2 출력 영상 데이터에 기초하여 Y(Y는 X보다 작은 자연수)개의 계조들을 포함하는 제2 영상을 표시하는 표시 장치.
제 1 항에 있어서,
상기 제2 동작 모드에서 상기 제2 영상을 표시하기 위한 복수의 영상 프레임들 중 일부를 차단하는 프레임 마스킹 구동(Frame Masking Driving; FMD) 방식에 기초하여 동작하는 것을 특징으로 하는 표시 장치.
제 2 항에 있어서,
상기 제1 출력 영상 데이터 또는 상기 제2 출력 영상 데이터를 기초로 복수의 데이터 전압들을 발생하여 상기 표시 패널에 제공하는 데이터 구동 회로를 더 포함하고,
상기 제2 동작 모드에서 상기 제2 영상을 표시하기 위한 상기 복수의 영상 프레임들은 연속하는 제1 프레임 및 제2 프레임을 포함하며,
상기 데이터 구동 회로는 상기 제1 프레임에서 상기 복수의 데이터 전압들을 출력하고, 상기 제2 프레임에서 상기 복수의 데이터 전압들의 출력을 차단하는 것을 특징으로 하는 표시 장치.
제 2 항에 있어서,
복수의 게이트 신호들을 발생하여 상기 표시 패널에 제공하는 게이트 구동 회로를 더 포함하고,
상기 제2 동작 모드에서 상기 제2 영상을 표시하기 위한 상기 복수의 영상 프레임들은 연속하는 제1 프레임 및 제2 프레임을 포함하며,
상기 게이트 구동 회로는 상기 제1 프레임에서 상기 복수의 게이트 신호들을 출력하고, 상기 제2 프레임에서 상기 복수의 게이트 신호들의 출력을 차단하는 것을 특징으로 하는 표시 장치.
제 1 항에 있어서, 상기 타이밍 제어 회로는,
상기 제1 동작 모드에서 상기 입력 영상 데이터에 기초하여 상기 제1 출력 영상 데이터를 발생하는 영상 보정부;
상기 제2 동작 모드에서 상기 입력 영상 데이터를 분할하여, 상기 제1 영상이 분할된 복수의 부분 영상들에 상응하는 복수의 부분 영상 데이터들을 발생하는 영상 분할부;
상기 복수의 부분 영상 데이터들에 대한 복수의 계조 히스토그램들을 발생하는 영상 분석부;
상기 복수의 계조 히스토그램들 및 복수의 기준 계조들에 기초하여 상기 복수의 부분 영상 데이터들에 대한 복수의 대표 계조들을 선택하는 계조 선택부; 및
상기 복수의 부분 영상 데이터들 및 상기 복수의 대표 계조들에 기초하여 상기 제2 출력 영상 데이터를 발생하는 영상 변환부를 포함하는 것을 특징으로 하는 표시 장치.
제 5 항에 있어서,
상기 복수의 기준 계조들을 포함하는 영상이 상기 표시 패널에 표시되는 경우에, 상기 표시 패널의 플리커 수치는 기준 플리커 지수보다 낮으며,
상기 복수의 대표 계조들은 상기 복수의 기준 계조들에 포함되는 것을 특징으로 하는 표시 장치.
제 5 항에 있어서,
상기 복수의 부분 영상들은 제1 부분 영상을 포함하고, 상기 영상 분할부는 상기 제1 부분 영상에 상응하는 제1 부분 영상 데이터를 발생하고, 상기 영상 분석부는 상기 제1 부분 영상 데이터에 대한 제1 계조 히스토그램을 발생하고, 상기 계조 선택부는 상기 제1 계조 히스토그램 및 상기 복수의 기준 계조들에 기초하여 상기 제1 부분 영상 데이터에 대한 제1 대표 계조들을 선택하며, 상기 영상 변환부는 상기 제1 부분 영상 데이터 및 상기 제1 대표 계조들에 기초하여 상기 제2 출력 영상 데이터의 제1 부분을 발생하는 것을 특징으로 하는 표시 장치.
제 7 항에 있어서,
상기 계조 선택부는 상기 복수의 기준 계조들 중 상기 제1 계조 히스토그램에 가장 많이 포함된 Z(Z는 Y보다 작거나 같은 자연수)개의 계조들을 상기 제1 대표 계조들로 선택하며,
상기 영상 변환부는 상기 제1 부분 영상 데이터의 계조들 각각을 상기 제1 대표 계조들 중 하나로 변환하는 것을 특징으로 하는 표시 장치.
제 7 항에 있어서,
상기 복수의 부분 영상들은 제2 부분 영상을 포함하고, 상기 영상 분할부는 상기 제2 부분 영상에 상응하는 제2 부분 영상 데이터를 발생하고, 상기 영상 분석부는 상기 제2 부분 영상 데이터에 대한 제2 계조 히스토그램을 발생하고, 상기 계조 선택부는 상기 제2 계조 히스토그램 및 상기 복수의 기준 계조들에 기초하여 상기 제2 부분 영상 데이터에 대한 제2 대표 계조들을 선택하며, 상기 영상 변환부는 상기 제2 부분 영상 데이터 및 상기 제2 대표 계조들에 기초하여 상기 제2 출력 영상 데이터의 제2 부분을 발생하며,
상기 제2 대표 계조들 중 일부는 상기 제1 대표 계조들에 포함되고, 상기 제2 대표 계조들 중 다른 일부는 상기 제1 대표 계조들에 포함되지 않는 것을 특징으로 하는 표시 장치.
제 5 항에 있어서, 상기 타이밍 제어 회로는,
상기 복수의 기준 계조들을 저장하는 저장부를 더 포함하는 것을 특징으로 하는 표시 장치.
제 5 항에 있어서, 상기 타이밍 제어 회로는,
외부의 플리커 측정 장치로부터 획득된 플리커 측정 값들에 기초하여 상기 복수의 기준 계조들을 설정하는 기준 계조 설정부를 더 포함하는 것을 특징으로 하는 표시 장치.
제 5 항에 있어서, 상기 타이밍 제어 회로는,
상기 제1 동작 모드에서 상기 표시 패널의 동작 주파수를 상기 제1 주파수로 설정하며, 상기 제2 동작 모드에서 상기 표시 패널의 동작 주파수를 상기 제2 주파수로 설정하는 동작 주파수 설정부를 더 포함하는 것을 특징으로 하는 표시 장치.
제 1 항에 있어서,
상기 타이밍 제어 회로는 상기 제1 동작 모드 또는 상기 제2 동작 모드를 선택적으로 활성화시키는 모드 선택 신호를 수신하는 것을 특징으로 하는 표시 장치.
표시 패널 및 상기 표시 패널의 동작을 제어하는 타이밍 제어 회로를 포함하는 표시 장치; 및
상기 표시 장치의 동작을 제어하는 프로세서를 포함하고,
상기 타이밍 제어 회로는 제1 동작 모드에서 입력 영상 데이터에 기초하여 제1 출력 영상 데이터를 발생하고 상기 표시 패널의 동작 주파수를 제1 주파수로 설정하며, 제2 동작 모드에서 상기 입력 영상 데이터를 변환하여 제2 출력 영상 데이터를 발생하고 상기 표시 패널의 동작 주파수를 상기 제1 주파수보다 낮은 제2 주파수로 설정하며,
상기 표시 패널은 상기 제1 동작 모드에서 상기 제1 주파수 및 상기 제1 출력 영상 데이터에 기초하여 X(X는 2 이상의 자연수)개의 계조들을 포함하는 제1 영상을 표시하며, 상기 제2 동작 모드에서 상기 제2 주파수 및 상기 제2 출력 영상 데이터에 기초하여 Y(Y는 X보다 작은 자연수)개의 계조들을 포함하는 제2 영상을 표시하는 전자 시스템.
제 14 항에 있어서,
상기 표시 장치는 상기 제2 동작 모드에서 상기 제2 영상을 표시하기 위한 복수의 영상 프레임들 중 일부를 차단하는 프레임 마스킹 구동(Frame Masking Driving; FMD) 방식에 기초하여 동작하는 것을 특징으로 하는 전자 시스템.
제 15 항에 있어서,
상기 표시 장치는 상기 제1 출력 영상 데이터 또는 상기 제2 출력 영상 데이터를 기초로 복수의 데이터 전압들을 발생하여 상기 표시 패널에 제공하는 데이터 구동 회로를 더 포함하고,
상기 제2 동작 모드에서 상기 제2 영상을 표시하기 위한 상기 복수의 영상 프레임들은 연속하는 제1 프레임 및 제2 프레임을 포함하며,
상기 데이터 구동 회로는 상기 제1 프레임에서 상기 복수의 데이터 전압들을 출력하고, 상기 제2 프레임에서 상기 복수의 데이터 전압들의 출력을 차단하는 것을 특징으로 하는 전자 시스템.
제 15 항에 있어서,
상기 표시 장치는 복수의 게이트 신호들을 발생하여 상기 표시 패널에 제공하는 게이트 구동 회로를 더 포함하고,
상기 제2 동작 모드에서 상기 제2 영상을 표시하기 위한 상기 복수의 영상 프레임들은 연속하는 제1 프레임 및 제2 프레임을 포함하며,
상기 게이트 구동 회로는 상기 제1 프레임에서 상기 복수의 게이트 신호들을 출력하고, 상기 제2 프레임에서 상기 복수의 게이트 신호들의 출력을 차단하는 것을 특징으로 하는 전자 시스템.
제 14 항에 있어서, 상기 타이밍 제어 회로는,
상기 제1 동작 모드에서 상기 입력 영상 데이터에 기초하여 상기 제1 출력 영상 데이터를 발생하는 영상 보정부;
상기 제2 동작 모드에서 상기 입력 영상 데이터를 분할하여, 상기 제1 영상이 분할된 복수의 부분 영상들에 상응하는 복수의 부분 영상 데이터들을 발생하는 영상 분할부;
상기 복수의 부분 영상 데이터들에 대한 복수의 계조 히스토그램들을 발생하는 영상 분석부;
상기 복수의 계조 히스토그램들 및 복수의 기준 계조들에 기초하여 상기 복수의 부분 영상 데이터들에 대한 복수의 대표 계조들을 선택하는 계조 선택부; 및
상기 복수의 부분 영상 데이터들 및 상기 복수의 대표 계조들에 기초하여 상기 제2 출력 영상 데이터를 발생하는 영상 변환부를 포함하는 것을 특징으로 하는 전자 시스템.
제 18 항에 있어서,
상기 복수의 부분 영상들은 제1 부분 영상을 포함하고, 상기 영상 분할부는 상기 제1 부분 영상에 상응하는 제1 부분 영상 데이터를 발생하고, 상기 영상 분석부는 상기 제1 부분 영상 데이터에 대한 제1 계조 히스토그램을 발생하고, 상기 계조 선택부는 상기 제1 계조 히스토그램 및 상기 복수의 기준 계조들에 기초하여 상기 제1 부분 영상 데이터에 대한 제1 대표 계조들을 선택하고, 상기 영상 변환부는 상기 제1 부분 영상 데이터 및 상기 제1 대표 계조들에 기초하여 상기 제2 출력 영상 데이터의 제1 부분을 발생하며,
상기 계조 선택부는 상기 복수의 기준 계조들 중 상기 제1 계조 히스토그램에 가장 많이 포함된 Z(Z는 Y보다 작거나 같은 자연수)개의 계조들을 상기 제1 대표 계조들로 선택하며,
상기 영상 변환부는 상기 제1 부분 영상 데이터의 계조들 각각을 상기 제1 대표 계조들 중 하나로 변환하는 것을 특징으로 하는 전자 시스템.
제 14 항에 있어서,
상기 프로세서는 상기 제1 동작 모드 또는 상기 제2 동작 모드를 선택적으로 활성화시키는 모드 선택 신호를 발생하여 상기 타이밍 컨트롤러에 제공하는 것을 특징으로 하는 전자 시스템.