KR20160120772A - 에지 배치 오차를 결정하는 방법, 검사 장치, 패터닝 디바이스, 기판 및 디바이스 제조 방법 - Google Patents

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Abstract

리소그래피 공정을 이용하여 생성된 구조체 내에서 에지 배치 오차를 결정하는 방법이 개시되고, 상기 방법은: (a) 리소그래피 공정을 이용하여 생성된 제 1 구조체를 포함한 기판을 수용하는 단계 -상기 제 1 구조체는 제 1 및 제 2 층들을 포함하고, 상기 층들 각각은 전기 전도성 재료의 제 1 영역들 및 비-전기 전도성 재료의 제 2 영역들을 가짐- ; (b) 상기 리소그래피 공정 동안 제 1 구조체 내의 제 2 층의 제 1 영역들과 제 2 영역들 사이의 에지들에 대한 제 1 층의 제 1 영역들과 제 2 영역들 사이의 에지들의 타겟 위치를 나타내는 제 1 타겟 상대 위치를 나타내는 타겟 신호를 수용하는 단계; (c) 광학 방사선으로 제 1 구조체를 조명하는 동안에 산란된 방사선을 검출하여, 제 1 신호를 얻는 단계; 및 (d) 제 1 신호 및 제 1 타겟 상대 위치에 기초하여 에지 배치 오차 파라미터를 알아내는 단계를 포함한다.

Description

에지 배치 오차를 결정하는 방법, 검사 장치, 패터닝 디바이스, 기판 및 디바이스 제조 방법{METHOD OF DETERMINING EDGE PLACEMENT ERROR, INSPECTION APPARATUS, PATTERNING DEVICE, SUBSTRATE AND DEVICE MANUFACTURING METHOD}
본 출원은 2014년 2월 17일에 출원된 EP 특허 출원 제 14155377호 및 2014년 4월 2일에 출원된 EP 특허 출원 제 14163183호에 관한 것이며, 이들은 본 명세서에서 그 전문이 인용참조된다.
본 발명은 리소그래피 기술들을 이용한 디바이스들의 제조 시 공정의 에지 배치 오차(edge placement error)를 결정하는 장치 및 방법들, 및 리소그래피 기술들을 이용하여 디바이스들을 제조하는 방법들에 관한 것이다. 에지 배치 오차는 디바이스의 제조를 위한 공정에서의 개별적인 단계들 중 어느 하나에서 발생할 수 있다. 예를 들어, 에지 배치 오차는 수 개의 단계들을 포함하는 (듀얼) 다마신 공정(damascene process)의 여하한 단계의 결과로서 일어날 수 있다.
리소그래피 장치는 기판 상에 및/또는 기판 상의 1 이상의 층들에, 통상적으로는 기판의 타겟부 상에 원하는 패턴을 적용시키는 공정에서의 기계이다. 리소그래피 장치는, 예를 들어 집적 회로(IC)의 제조 시에 사용될 수 있다. 그 경우, 대안적으로 마스크 또는 레티클이라 칭하는 패터닝 디바이스가 IC의 개별층 상에 형성될 회로 패턴을 생성하기 위해 사용될 수 있다. 이 패턴은 기판(예컨대, 실리콘 웨이퍼) 상의 (예를 들어, 다이의 부분, 한 개 또는 수 개의 다이를 포함하는) 타겟부 상으로 전사(transfer)될 수 있다. 패턴의 전사는 통상적으로 기판 상에 제공된 방사선-감응재(레지스트)층 상으로의 이미징(imaging)을 통해 수행된다. 일반적으로, 단일 기판은 연속하여 패터닝되는 인접한 타겟부들의 네트워크를 포함할 것이다. 알려진 리소그래피 장치는, 한 번에 타겟부 상으로 전체 패턴을 노광함으로써 각각의 타겟부가 조사(irradiate)되는 소위 스테퍼, 및 방사선 빔을 통해 주어진 방향("스캐닝"-방향)으로 패턴을 스캐닝하는 한편, 이 방향과 평행한 방향(같은 방향으로 평행한 방향) 또는 역-평행 방향(반대 방향으로 평행한 방향)으로 기판을 동기적으로 스캐닝함으로써 각각의 타겟부가 조사되는 소위 스캐너를 포함한다. 또한, 기판 상에 패턴을 임프린트(imprint)함으로써 패터닝 디바이스로부터 기판으로 패턴을 전사할 수도 있다.
리소그래피 공정들에서는, 예를 들어 공정 제어 및 검증(verification)을 위해, 흔히 생성된 구조체들의 측정들을 수행하는 것이 바람직하다. 이러한 측정들을 수행하는 다양한 툴들이 알려져 있으며, 임계 치수(CD)를 측정하는 데 흔히 사용되는 스캐닝 전자 현미경, 및 리소그래피 장치의 디포커스(defocus) 및 오버레이(디바이스 내의 2 이상의 층들의 정렬 정확성)를 측정하는 특수 툴들을 포함한다. 최근, 리소그래피 분야에서의 사용을 위한 것들을 포함한 다양한 형태들의 스케터로미터(scatterometer)들이 개발되었다. 이 디바이스들은 타겟 상으로 방사선 빔을 지향하고, 산란(scatter)된 방사선의 1 이상의 특성 - 예를 들어, 파장의 함수로서 단일 반사 각도에서의 세기; 반사된 각도의 함수로서 1 이상의 파장에서의 세기; 또는 반사된 각도의 함수로서 편광(polarization) - 을 측정하여, 타겟의 관심 특성이 결정될 수 있는 데이터의 세트를 얻는다. 관심 특성의 결정은 다양한 기술들: 예를 들어, 라이브러리 탐색; 주성분 분석; 및 RCWA(rigorous coupled wave analysis) 또는 유한 요소 방법들과 같은 반복 접근법들에 의한 타겟 구조체의 재구성에 의해 수행될 수 있다.
측정에 유용한 파라미터는 소위 에지 배치 오차(EPE)이다. 이는 원하는 배치와 비교하여 제품 구조체(product structure) 내의 피처의 에지의 실제 배치의 차이를 칭한다. 에지 배치 오차가 잘 제어되지 않는 경우, 상이한 층들에서의 피처들 간의 접촉이 불리한 영향을 받는다. 예를 들어, 상이한 층들의 피처들이 완성된 제품에서 접촉 상태인 것이 바람직한 경우에 더 이상 접촉하지 않을 수 있다. 예를 들어, 피처의 크기가 원하는 크기와 상이한 경우에는, 피처가 위치되는 층에 대한 인접한 층의 배치가 원하는 대로 이루어지더라도, 그것은 인접한 층 내의 피처가 이와 접촉하지 않는 에러가 발생함을(erroneously) 의미할 수 있다. 역으로, 피처의 치수가 정확하더라도, 2 개의 인접한 층들의 위치설정이 부정확한 경우, 이는 다시 존재하는 것이 바람직한 접촉이 결여될 수 있음을 의미할 수 있다. 따라서, 에지 배치 오차는 오버레이 오차 및 임계 치수에 의해 영향을 받는다.
에지 배치 오차에 대한 종래 기술의 직접 측정 기술들은, 기판의 단면이 취해지고, 예를 들어 스캐닝 전자 현미경을 이용하여 에지 배치 오차가 측정되는 파괴 기술(destructive technique)들이다. 에지 배치 오차는 오버레이 및 임계 치수를 측정함으로써 간접적으로 측정될 수 있다. 이 기술은 에지 배치 오차에 대한 기여자(contributor)들의 별도 측정들에 의존한다. 오버레이 및 임계 치수들은 이미 기판을 파괴하지 않고 측정될 수 있는 특정 테스트 패턴들을 이용하여 개별적으로 측정된다. 하지만, 이러한 특정 테스트 패턴들은 흔히 실제 제품 내의 관련 피처들의 치수들 및 피치(pitch)와 상이한 치수 및 피치를 갖는다. 이미징 및 다른 처리 효과들이 피처들의 치수 및 피치에 의존하는 오버레이 성능에 대한 기여를 갖는다. 그러므로, 오버레이 및 임계 치수 측정을 위한 특정 테스트 패턴들과 제품의 패턴들 간의 치수 및 피치의 차이는 제품 구조체 내에서의 실제 오버레이 오차와 특정 테스트 패턴에 대해 수행된 측정 간의 여하한의 상관관계를 제한한다.
구조체가 생성된 후에, 피처들에 연결되는 접촉 프로브(contact probe)들을 이용하여 테스트 구조체 또는 디바이스의 피처들 간의 접촉을 검증하고, 기판의 구조체를 분석하는 분석기를 얻는 것이 가능하다. 하지만, 이러한 공정은 시간 소모적이고, 이에 따라 측정된 에지 배치 오차를 설명하기 위해 후속한 기판들의 처리 조건들을 변화시키는 능력을 제한한다.
종래의 스케터로미터들에 의해 사용되는 타겟들은 비교적 큰 격자들, 예를 들어 40 ㎛ × 40 ㎛이고, 측정 빔은 격자보다 작은 스폿을 발생시킨다[즉, 격자가 언더필링(underfill)됨]. 이는 무한한 것으로 여겨질 수 있는 타겟의 수학적 재구성을 간소화한다. 하지만, 타겟들의 크기를, 예를 들어 10 ㎛ × 10 ㎛ 이하까지 감소시켜, 예를 들어 이들이 스크라이브 레인(scribe lane)보다는 제품 피처들 사이에 위치될 수 있기 위해, 격자가 측정 스폿보다 작게 만들어지는 메트롤로지가 제안되었다[즉, 격자가 오버필링(overfill)됨]. 통상적으로, 이러한 타겟들은 (정반사에 대응하는) 회절의 0차가 차단되고 고차들만이 처리되는 다크-필드 스케터로메트리(dark-field scatterometry)를 이용하여 측정된다. 다크-필드 메트롤로지의 예시들은 국제 특허 출원들 WO 2009/078708 및 WO 2009/106279에서 찾아볼 수 있으며, 이들은 본 명세서에서 그 전문이 인용참조된다. 더 개발된 기술들이 특허 공개공보들 US20110027704A, US20110043791A 및 US20120123581A에서 설명되었다. 이 모든 출원들의 내용들도 본 명세서에서 인용참조된다.
회절 차수들의 다크-필드 검출을 이용한 회절-기반 오버레이가 더 작은 타겟들에 대한 오버레이 측정들을 가능하게 한다. 이 타겟들은 조명 스폿보다 작을 수 있으며, 웨이퍼 상의 제품 구조체들에 의해 둘러싸일 수 있다. 한 이미지에서 다수 타겟들이 측정될 수 있다.
에지 배치 오차를 측정하는 것이 바람직하다. 특히, 직접적으로 또는 비-침습적으로(non-intrusively) 에지 배치 오차를 측정하는 것이 바람직하다.
제 1 실시형태에 따르면, 리소그래피 공정을 이용하여 생성된 구조체 내에서 에지 배치 오차를 결정하는 방법이 제공되고, 상기 방법은: (a) 리소그래피 공정을 이용하여 생성된 제 1 구조체를 포함한 기판을 수용하는 단계 -제 1 구조체는 제 1 및 제 2 층들을 포함하고, 층들 각각은 전기 전도성 재료의 제 1 영역들 및 비-전기 전도성 재료의 제 2 영역들을 가짐- ; (b) 상기 리소그래피 공정 동안 제 1 구조체 내의 제 2 층의 제 1 영역들과 제 2 영역들 사이의 에지들에 대한 제 1 층의 제 1 영역들과 제 2 영역들 사이의 에지들의 타겟 위치를 나타내는 제 1 타겟 상대 위치(target relative position)를 나타내는 타겟 신호를 수용하는 단계; (c) 제 1 신호를 얻도록 광학 방사선(optical radiation)으로 제 1 구조체를 조명하면서 산란된 방사선을 검출하는 단계; 및 (d) 제 1 신호 및 제 1 타겟 상대 위치에 기초하여 에지 배치 오차 파라미터를 알아내는 단계를 포함한다.
일 실시형태에 따르면, 리소그래피 공정을 이용하여 생성된 기판의 에지 배치 오차를 결정하는 검사 장치가 제공되고, 검사 장치는: 리소그래피 공정을 이용하여 생성된 제 1 구조체를 방사선으로 조명하도록 구성되는 조명 시스템 -제 1 구조체는 제 1 및 제 2 층들을 포함하고, 층들 각각은 전기 전도성 재료의 제 1 영역들 및 비-전기 전도성 재료의 제 2 영역들을 가짐- ; 제 1 신호를 얻도록 제 1 구조체의 광학 조명으로부터 발생하는 산란된 방사선을 검출하도록 구성되는 검출 시스템; 및 상기 리소그래피 공정 동안 제 1 구조체 내의 제 2 층의 제 1 영역들과 제 2 영역들 사이의 에지들에 대한 제 1 층의 제 1 영역들과 제 2 영역들 사이의 에지들의 타겟 위치인 제 1 타겟 상대 위치를 나타내는 신호 및 제 1 신호에 기초하여 에지 배치 오차 파라미터를 알아내도록 구성되는 프로세서를 포함한다.
일 실시형태에 따르면, 리소그래피 공정을 이용하여 생성된 기판의 에지 배치 오차를 결정하는 1 이상의 패터닝 디바이스가 제공되고, 제 1 타겟 패턴을 포함한 패터닝 디바이스들 중 하나는: 제 1 및 제 2 영역들을 포함한 제 1 층 패턴을 갖는 제 1 구조체의 제 1 층을 생성하도록 구성되는 제 1 서브-패턴을 포함하고; 제 2 타겟 패턴을 포함한 패터닝 디바이스들 중 하나는: 제 1 및 제 2 영역들을 포함한 제 2 층 패턴을 갖는 제 1 구조체의 제 2 층을 생성하도록 구성되는 제 2 서브-패턴을 포함하며, 제 2 서브-패턴은 제 1 및 제 2 서브-패턴들의 제 1 영역들만이 접촉하는 상기 제 1 서브-패턴에 대한 위치로부터 제 1 사전설정된 위치 오프셋을 갖도록 위치된다.
일 실시형태에 따르면, 기판을 생성하는 데 사용되는 리소그래피 공정의 에지 배치 오차를 결정하는 기판이 제공되고, 기판은 제 1 구조체를 포함한 타겟을 포함하며, 제 1 구조체는 적어도 2 개의 층들을 포함하고, 층들 각각은 전기 전도성 재료의 제 1 영역들 및 비-전기 전도성 재료의 제 2 영역들을 갖는다.
일 실시형태에 따르면, 리소그래피 공정을 이용하여 일련의 기판들에 디바이스 패턴이 적용되는 디바이스들을 제조하는 방법이 제공되고, 상기 방법은 제 1 실시형태에 따른 방법을 이용하여 리소그래피 공정의 에지 배치 오차를 결정하는 단계를 포함한다.
이제 첨부된 도면들을 참조하여, 단지 예시의 방식으로만 실시예들을 설명할 것이다:
도 1은 본 발명의 일 실시예에 따른 리소그래피 장치를 도시하는 도면;
도 2는 본 발명의 일 실시예에 따른 리소그래피 셀(lithographic cell) 또는 클러스터(cluster)를 도시하는 도면;
도 3은 제 1 스케터로미터를 도시하는 도면;
도 4는 제 2 스케터로미터를 도시하는 도면;
도 5는 본 발명의 원리들을 예시하는 3 개의 구조체들의 사시도;
도 6은 구리의 상대 층 시프트의 함수로서 반사율 퓨필 플롯(reflectivity pupil plot);
도 7은 실리콘의 상대 시프트의 함수로서 반사율 퓨필 플롯;
도 8 및 도 9는 구리 및 실리콘 각각의 시프트의 함수로서 세기들의 바아 플롯(bar plot)들;
도 10 및 도 11은 금 및 은 각각의 상대 층 시프트의 함수로서 세기들의 반사율 바아 플롯들;
도 12는 에지 배치 오차 파라미터의 결정에 사용되는 예시적인 구조체의 단면도; 및
도 13은 에지 배치 오차 파라미터의 측정에 사용되는 구조체들의 열(row)의 평면도이다.
본 발명의 실시예들을 더 상세히 설명하기 전에, 본 발명의 실시예들이 구현될 수 있는 예시적인 환경을 제시하는 것이 유익하다.
도 1은 리소그래피 장치(LA)를 개략적으로 도시한다. 상기 장치는 방사선 빔(B)(예를 들어, UV 방사선 또는 DUV 방사선)을 컨디셔닝(condition)하도록 구성되는 조명 시스템(일루미네이터)(IL), 패터닝 디바이스(예를 들어, 마스크)(MA)를 지지하도록 구성되고 소정 파라미터들에 따라 패터닝 디바이스를 정확히 위치시키도록 구성된 제 1 위치설정기(PM)에 연결되는 패터닝 디바이스 지지체 또는 지지 구조체(예를 들어, 마스크 테이블)(MT), 기판(예를 들어, 레지스트-코팅된 웨이퍼)(W)을 유지하도록 구성되고 소정 파라미터들에 따라 기판을 정확히 위치시키도록 구성된 제 2 위치설정기(PW)에 연결되는 기판 테이블(예를 들어, 웨이퍼 테이블)(WT), 및 기판(W)의 (예를 들어, 1 이상의 다이를 포함하는) 타겟부(C) 상으로 패터닝 디바이스(MA)에 의해 방사선 빔(B)에 부여된 패턴을 투영하도록 구성되는 투영 시스템(예를 들어, 굴절 투영 렌즈 시스템)(PS)을 포함한다.
조명 시스템은 방사선을 지향, 성형, 또는 제어하기 위하여, 굴절, 반사, 자기, 전자기, 정전기 또는 다른 타입의 광학 구성요소들, 또는 여하한의 그 조합과 같은 다양한 타입들의 광학 구성요소들을 포함할 수 있다.
패터닝 디바이스 지지체는 패터닝 디바이스의 방위, 리소그래피 장치의 디자인, 및 예를 들어 패터닝 디바이스가 진공 환경에서 유지되는지의 여부와 같은 다른 조건들에 의존하는 방식으로 패터닝 디바이스를 유지한다. 패터닝 디바이스 지지체는 패터닝 디바이스를 유지하기 위해 기계적, 진공, 정전기, 또는 다른 클램핑 기술들을 이용할 수 있다. 패터닝 디바이스 지지체는, 예를 들어 필요에 따라 고정되거나 이동가능할 수 있는 프레임 또는 테이블일 수 있다. 패터닝 디바이스 지지체는, 패터닝 디바이스가 예를 들어 투영 시스템에 대해 원하는 위치에 있을 것을 보장할 수 있다. 본 명세서의 "레티클" 또는 "마스크"라는 용어의 어떠한 사용도 "패터닝 디바이스"라는 좀 더 일반적인 용어와 동의어로 간주될 수 있다.
본 명세서에서 사용되는 "패터닝 디바이스"라는 용어는, 기판의 타겟부에 패턴을 생성하기 위해서 방사선 빔의 단면에 패턴을 부여하는 데 사용될 수 있는 여하한의 디바이스를 언급하는 것으로 폭넓게 해석되어야 한다. 방사선 빔에 부여된 패턴은, 예를 들어 상기 패턴이 위상-시프팅 피처(phase-shifting feature)들 또는 소위 어시스트 피처(assist feature)들을 포함하는 경우, 기판의 타겟부 내의 원하는 패턴과 정확히 일치하지 않을 수도 있다는 것을 유의하여야 한다. 일반적으로, 방사선 빔에 부여된 패턴은 집적 회로와 같이 타겟부에 생성될 디바이스 내의 특정 기능 층에 해당할 것이다.
패터닝 디바이스는 투과형 또는 반사형일 수 있다. 패터닝 디바이스의 예로는 마스크, 프로그램가능한 거울 어레이, 및 프로그램가능한 LCD 패널들을 포함한다. 마스크는 리소그래피 분야에서 잘 알려져 있으며, 바이너리(binary)형, 교번 위상-시프트형 및 감쇠 위상-시프트형과 같은 마스크 타입, 및 다양한 하이브리드(hybrid) 마스크 타입들을 포함한다. 프로그램가능한 거울 어레이의 일 예시는 작은 거울들의 매트릭스 구성을 채택하며, 그 각각은 입사하는 방사선 빔을 상이한 방향들로 반사시키도록 개별적으로 기울어질 수 있다. 기울어진 거울들은 거울 매트릭스에 의해 반사되는 방사선 빔에 패턴을 부여한다.
본 명세서에서 사용되는 "투영 시스템"이라는 용어는, 사용되는 노광 방사선에 대하여, 또는 침지 액체의 사용 또는 진공의 사용과 같은 다른 인자들에 대하여 적절하다면, 굴절, 반사, 카타디옵트릭(catadioptric), 자기, 전자기 및 정전기 광학 시스템, 또는 여하한의 그 조합을 포함하는 여하한 타입의 투영 시스템을 내포하는 것으로서 폭넓게 해석되어야 한다. 본 명세서의 "투영 렌즈"라는 용어의 어떠한 사용도 "투영 시스템"이라는 좀 더 일반적인 용어와 동의어로 간주될 수 있다.
본 명세서에 도시된 바와 같이, 상기 장치는 (예를 들어, 투과 마스크를 채택하는) 투과형으로 구성된다. 대안적으로, 상기 장치는 (예를 들어, 앞서 언급된 바와 같은 타입의 프로그램가능한 거울 어레이를 채택하거나, 반사 마스크를 채택하는) 반사형으로 구성될 수 있다.
리소그래피 장치는 2 개(듀얼 스테이지) 이상의 기판 테이블(및/또는 2 이상의 마스크 테이블)을 갖는 형태로 구성될 수 있다. 이러한 "다수 스테이지" 기계에서는 추가 테이블이 병행하여 사용될 수 있으며, 또는 1 이상의 테이블이 노광에 사용되고 있는 동안 1 이상의 다른 테이블에서는 준비작업 단계들이 수행될 수 있다.
또한, 리소그래피 장치는 투영 시스템과 기판 사이의 공간을 채우기 위해서, 기판의 전체 또는 일부분이 비교적 높은 굴절률을 갖는 액체, 예컨대 물로 덮일 수 있는 형태로도 구성될 수 있다. 또한, 침지 액체는 리소그래피 장치 내의 다른 공간들, 예를 들어 마스크와 투영 시스템 사이에도 적용될 수 있다. 침지 기술은 투영 시스템의 개구수(numerical aperture)를 증가시키는 기술로 당업계에 잘 알려져 있다. 본 명세서에서 사용되는 "침지"라는 용어는 기판과 같은 구조체가 액체 내에 담겨야 함을 의미하는 것이라기보다는, 노광 시 액체가 투영 시스템과 기판 사이에 놓이기만 하면 된다는 것을 의미한다.
도 1을 참조하면, 일루미네이터(IL)는 방사선 소스(SO)로부터 방사선 빔을 수용한다. 예를 들어, 소스가 엑시머 레이저(excimer laser)인 경우, 상기 소스 및 리소그래피 장치는 별도의 개체일 수 있다. 이러한 경우, 소스는 리소그래피 장치의 일부분을 형성하는 것으로 간주되지 않으며, 방사선 빔은 예를 들어 적절한 지향 거울 및/또는 빔 익스팬더(beam expander)를 포함하는 빔 전달 시스템(BD)의 도움으로, 소스(SO)로부터 일루미네이터(IL)로 통과된다. 다른 경우, 예를 들어 소스가 수은 램프인 경우, 상기 소스는 리소그래피 장치의 통합부일 수 있다. 상기 소스(SO) 및 일루미네이터(IL)는, 필요에 따라 빔 전달 시스템(BD)과 함께 방사선 시스템이라고도 칭해질 수 있다.
일루미네이터(IL)는 방사선 빔의 각도 세기 분포를 조정하는 조정기(AD)를 포함할 수 있다. 일반적으로, 일루미네이터의 퓨필 평면 내의 세기 분포의 적어도 외반경 및/또는 내반경 크기(통상적으로, 각각 외측-σ 및 내측-σ라 함)가 조정될 수 있다. 또한, 일루미네이터(IL)는 인티그레이터(IN) 및 콘덴서(CO)와 같이, 다양한 다른 구성요소들을 포함할 수도 있다. 일루미네이터는 방사선 빔의 단면에 원하는 균일성(uniformity) 및 세기 분포를 갖기 위해, 방사선 빔을 컨디셔닝하는 데 사용될 수 있다.
방사선 빔(B)은 패터닝 디바이스 지지체(예를 들어, 마스크 테이블)(MT) 상에 유지되어 있는 패터닝 디바이스(예를 들어, 마스크)(MA) 상에 입사되며, 패터닝 디바이스에 의해 패터닝된다. 상기 패터닝 디바이스(예를 들어, 마스크)(MA)를 가로질렀으면, 상기 방사선 빔(B)은 투영 시스템(PS)을 통과하며, 이는 기판(W)의 타겟부(C) 상에 상기 빔을 포커스한다. 제 2 위치설정기(PW) 및 위치 센서(IF)(예를 들어, 간섭계 디바이스, 리니어 인코더, 2-D 인코더 또는 용량성 센서)의 도움으로, 기판 테이블(WT)은 예를 들어 방사선 빔(B)의 경로 내에 상이한 타겟부(C)들을 위치시키도록 정확하게 이동될 수 있다. 이와 유사하게, 제 1 위치설정기(PM) 및 (도 1에 명확히 도시되지 않은) 또 다른 위치 센서는, 예를 들어 마스크 라이브러리(mask library)로부터의 기계적인 회수 후에, 또는 스캔하는 동안, 방사선 빔(B)의 경로에 대해 패터닝 디바이스(예를 들어, 마스크)(MA)를 정확히 위치시키는 데 사용될 수 있다. 일반적으로, 패터닝 디바이스 지지체(예를 들어, 마스크 테이블)(MT)의 이동은 장-행정 모듈(long-stroke module: 개략 위치설정) 및 단-행정 모듈(short-stroke module: 미세 위치설정)의 도움으로 실현될 수 있으며, 이는 제 1 위치설정기(PM)의 일부분을 형성한다. 이와 유사하게, 기판 테이블(WT)의 이동은 장-행정 모듈 및 단-행정 모듈을 이용하여 실현될 수 있으며, 이는 제 2 위치설정기(PW)의 일부분을 형성한다. (스캐너와는 대조적으로) 스테퍼의 경우, 패터닝 디바이스 지지체(예를 들어, 마스크 테이블)(MT)는 단-행정 액추에이터에만 연결되거나 고정될 수 있다.
패터닝 디바이스(예를 들어, 마스크)(MA) 및 기판(W)은 마스크 정렬 마크들(M1, M2) 및 기판 정렬 마크들(P1, P2)을 이용하여 정렬될 수 있다. 비록, 예시된 기판 정렬 마크들은 지정된(dedicated) 타겟부들을 차지하고 있지만, 그들은 타겟부들 사이의 공간들 내에 위치될 수도 있다[이들은 스크라이브-레인 정렬 마크(scribe-lane alignment mark)들로 알려져 있음]. 이와 유사하게, 패터닝 디바이스(예를 들어, 마스크)(MA) 상에 1 이상의 다이가 제공되는 상황들에서, 마스크 정렬 마크들은 다이들 사이에 위치될 수 있다. 또한, 디바이스 피처들 사이에서 다이들 내에 작은 정렬 마커들이 포함될 수도 있으며, 이 경우 마커들은 인접한 피처들과 상이한 여하한의 이미징 또는 공정 조건들을 필요로 하지 않고, 가능한 한 작은 것이 바람직하다. 정렬 마커들을 검출하는 정렬 시스템은 아래에서 더 설명된다.
도시된 장치는 다음 모드들 중 적어도 1 이상에서 사용될 수 있다:
1. 스텝 모드에서, 패터닝 디바이스 지지체(예를 들어, 마스크 테이블)(MT) 및 기판 테이블(WT)은 기본적으로 정지 상태로 유지되는 한편, 방사선 빔에 부여된 전체 패턴은 한 번에 타겟부(C) 상에 투영된다[즉, 단일 정적 노광(single static exposure)]. 그 후, 기판 테이블(WT)은 상이한 타겟부(C)가 노광될 수 있도록 X 및/또는 Y 방향으로 시프트된다. 스텝 모드에서, 노광 필드의 최대 크기는 단일 정적 노광 시에 이미징되는 타겟부(C)의 크기를 제한한다.
2. 스캔 모드에서, 패터닝 디바이스 지지체(예를 들어, 마스크 테이블)(MT) 및 기판 테이블(WT)은 방사선 빔에 부여된 패턴이 타겟부(C) 상에 투영되는 동안에 동기적으로 스캐닝된다[즉, 단일 동적 노광(single dynamic exposure)]. 패터닝 디바이스 지지체(예를 들어, 마스크 테이블)(MT)에 대한 기판 테이블(WT)의 속도 및 방향은 투영 시스템(PS)의 확대(축소) 및 이미지 반전 특성에 의하여 결정될 수 있다. 스캔 모드에서, 노광 필드의 최대 크기는 단일 동적 노광 시 타겟부의 (스캐닝 되지 않는 방향으로의) 폭을 제한하는 반면, 스캐닝 동작의 길이는 타겟부의 (스캐닝 방향으로의) 높이를 결정한다.
3. 또 다른 모드에서, 패터닝 디바이스 지지체(예를 들어, 마스크 테이블)(MT)는 프로그램가능한 패터닝 디바이스를 유지하여 기본적으로 정지된 상태로 유지되며, 방사선 빔에 부여된 패턴이 타겟부(C) 상에 투영되는 동안 기판 테이블(WT)이 이동되거나 스캐닝된다. 이 모드에서는, 일반적으로 펄스화된 방사선 소스(pulsed radiation source)가 채택되며, 프로그램가능한 패터닝 디바이스는 기판 테이블(WT)의 매 이동 후, 또는 스캔 중에 계속되는 방사선 펄스 사이사이에 필요에 따라 업데이트된다. 이 작동 모드는 앞서 언급된 바와 같은 타입의 프로그램가능한 거울 어레이와 같은 프로그램가능한 패터닝 디바이스를 이용하는 마스크없는 리소그래피(maskless lithography)에 용이하게 적용될 수 있다.
또한, 상술된 사용 모드들의 조합 및/또는 변형, 또는 완전히 다른 사용 모드들이 채택될 수도 있다.
리소그래피 장치(LA)는 2 개의 기판 테이블들(WTa 및 WTb), 및 기판 테이블들이 교환될 수 있는 2 개의 스테이션들 - 노광 스테이션 및 측정 스테이션 - 을 갖는 소위 듀얼 스테이지 타입으로 이루어진다. 예를 들어, 하나의 기판 테이블 상의 하나의 기판이 노광 스테이션에서 노광되고 있는 동안, 또 다른 기판이 측정 스테이션에서 다른 기판 테이블 상으로 로딩(load)되고 다양한 준비작업 단계들이 수행될 수 있다. 준비작업 단계들은 레벨 센서(LS)를 이용하여 기판의 표면 제어를 매핑(map)하는 단계, 및 정렬 센서(AS)를 이용하여 기판 상의 정렬 마커들의 위치를 측정하는 단계를 포함할 수 있다. 이는 장치의 스루풋을 상당히 증가시킬 수 있다. 위치 센서(IF)가 노광 스테이션뿐 아니라 측정 스테이션에 있는 동안 기판 테이블의 위치를 측정할 수 없는 경우, 두 스테이션들에서 기판 테이블의 위치들이 추적될 수 있도록 제 2 위치 센서가 제공될 수 있다.
도 2에 나타낸 바와 같이, 리소그래피 장치(LA)는 때때로 리소셀(lithocell) 또는 리소클러스터라고도 칭하는 리소그래피 셀(LC)의 일부분을 형성하며, 이는 기판 상에서 전-노광(pre-exposure) 및 후-노광(post-exposure) 공정들을 수행하는 장치를 포함한다. 통상적으로, 이들은 레지스트 층들을 증착시키는 스핀 코터(spin coater: SC), 노광된 레지스트를 현상하는 디벨로퍼(developer: DE), 칠 플레이트(chill plate: CH) 및 베이크 플레이트(bake plate: BK)를 포함한다. 기판 핸들러 또는 로봇(RO)이 입력/출력 포트들(I/O1, I/O2)로부터 기판들을 집어올리고, 이들을 상이한 공정 장치들 사이에서 이동시킨 후, 리소그래피 장치의 로딩 베이(loading bay: LB)로 전달한다. 흔히 집합적으로 트랙이라고도 하는 이러한 디바이스들은, 리소그래피 제어 유닛(LACU)을 통해 리소그래피 장치를 제어하는 감독 제어 시스템(supervisory control system: SCS)에 의해 자체 제어되는 트랙 제어 유닛(TCU)의 제어를 받는다. 따라서, 스루풋과 처리 효율성을 최대화하기 위해 상이한 장치가 작동될 수 있다.
리소그래피 장치에 의해 노광되는 기판들이 올바르고 일관성있게(consistently) 노광되기 위해서는, 후속한 층들 간의 오버레이 오차, 라인 두께, 임계 치수(CD), 에지 배치 오차 등과 같은 특성들을 측정하도록 노광된 기판들을 검사하는 것이 바람직하다. 오차가 검출되는 경우, 특히 검사가 동일한 뱃치(batch)의 다른 기판들이 여전히 노광되도록 충분히 빠르게 행해질 수 있다면, 후속한 기판들의 노광에 대해 조정이 수행될 수 있다. 또한, 이미 노광된 기판들은 - 수율을 개선하도록 - 벗겨져서(strip) 재가공(rework)되거나, 버려져서 결점이 있다고 알려진 기판들에 노광을 수행하는 것을 회피할 수 있다. 기판의 몇몇 타겟부들에만 결점이 있는 경우, 양호한 타겟부들 상에만 또 다른 노광들이 수행될 수 있다.
검사 장치는 기판의 특성들을 결정하는 데 사용되며, 특히 상이한 기판들 또는 동일한 기판의 상이한 층들의 특성들이 층마다 어떻게 변하는지를 결정하는 데 사용된다. 검사 장치는 리소그래피 장치(LA) 또는 리소셀(LC)에 통합될 수 있으며, 또는 독립형 디바이스(stand-alone device)일 수 있다. 가장 신속한 측정들을 가능하게 하기 위해, 검사 장치는 노광 직후에 노광된 레지스트 층에서 특성들을 측정하는 것이 바람직하다. 하지만, 레지스트 내의 잠상(latent image)은 매우 낮은 콘트라스트(contrast)를 갖고 - 방사선에 노광된 레지스트의 부분들과 노광되지 않은 레지스트의 부분들 사이에 굴절률에 있어서 매우 작은 차이만 존재하고 - 모든 검사 장치가 잠상의 유용한 측정들을 수행하기에 충분한 감도를 갖는 것은 아니다. 그러므로, 측정들은 통상적으로 노광된 기판들 상에서 수행되는 제 1 단계이고 레지스트의 노광된 부분과 노광되지 않은 부분 간의 콘트라스트를 증가시키는 노광후 베이크 단계(PEB) 이후에 수행될 수 있다. 이 단계에서, 레지스트 내의 이미지는 반-잠상(semi-latent)이라고 칭해질 수 있다. 또한, 현상된 레지스트 이미지 - 이때, 레지스트의 노광된 부분 또는 노광되지 않은 부분 중 하나는 제거되었음 - 의 측정들을 수행하는 것이 가능하고, 또는 에칭과 같은 패턴 전사 단계 이후에 수행하는 것이 가능하다. 후자의 가능성은 결점이 있는 기판들의 재가공에 대한 가능성을 제한하지만, 여전히 유용한 정보를 제공할 수 있다. 본 발명에서, 측정은 이후, 각각 전기 전도성 재료의 제 1 영역들 및 비-전기 전도성 재료의 제 2 영역들이 증착된 적어도 2 개의 층들에서 수행된다.
도 3은 본 발명에서 사용될 수 있는 스케터로미터를 개략적으로 도시한다. 이는 기판(W) 상으로 방사선을 투영하는 광학 방사선 투영기(2)를 포함한다.
반사된 방사선은 반사된 방사선의 세기를 측정하는 검출기(4)로 통과될 수 있다. 검출기(4)는 여하한의 각도에서, 또는 여하한 범위의 각도들에 걸쳐 반사된 방사선의 세기를 측정할 수 있다. 예를 들어, 검출기(4)는 반사된 방사선의 총 세기를 측정할 수 있다.
본 발명과 사용될 수 있는 또 다른 스케터로미터가 도 4에 도시된다. 이 디바이스에서, 방사선 소스(2)에 의해 방출된 방사선은 렌즈 시스템(12)을 이용하여 시준(collimate)되고, 간섭 필터(interference filter: 13) 및 편광기(polarizer: 17)를 통해 투과되며, 부분 반사면(partially reflective surface: 16)에 의해 반사되고, 바람직하게는 적어도 0.9 및 더 바람직하게는 적어도 0.95인 높은 개구수(NA)를 갖는 현미경 대물 렌즈(15)를 통해 기판(W) 상으로 포커스된다. 침지 스케터로미터는, 심지어 개구수가 1이 넘는 렌즈를 구비할 수도 있다. 그 후, 반사된 방사선은 산란 스펙트럼(scatter spectrum)이 검출되게 하기 위해서, 부분 반사면(16)을 통해 검출기(18)로 전달된다. 검출기는 렌즈 시스템(15)의 초점 길이에 존재하는 배면-영사(back-projected)된 퓨필 평면(11) 내에 위치될 수 있지만, 그 대신에 퓨필 평면이 보조 광학기(도시되지 않음)를 이용하여 검출기 상에 재-이미징(re-image)될 수도 있다. 퓨필 평면은, 방사선의 반경방향 위치(radial position)가 입사각을 정의하고 각도 위치가 방사선의 방위각(azimuth angle)을 정의하는 평면이다. 검출기는, 바람직하게는 기판 타겟(30)의 2-차원 각도 산란 스펙트럼이 측정될 수 있도록 2-차원 검출기이다. 검출기(18)는, 예를 들어 CCD 또는 CMOS 센서들의 어레이일 수 있으며, 예를 들어 프레임당 40 밀리초의 통합 시간(integration time)을 이용할 수 있다.
예를 들어, 입사 방사선의 세기를 측정하기 위해 기준 빔이 흔히 사용된다. 이를 위해, 방사선 빔이 부분 반사면(16)에 입사하는 경우, 그 일부분이 부분 반사면(16)을 통해 기준 빔으로서 기준 거울(14)을 향하여 전달된다. 그 후, 기준 빔은 동일한 검출기(18)의 상이한 부분 상으로 투영된다.
검출기(18)는 단파장(또는 협파장 또는 광파장 범위)에서의 산란 방사선의 세기, 다수 파장들에서의 별도 세기, 또는 파장 범위에 걸쳐 통합된 세기를 측정할 수 있다. 또한, 검출기(18)는 횡자기(transverse magnetic)- 및 횡전기(transverse electric)-편광된 광의 세기, 및/또는 횡자기- 및 횡전기-편광된 광 간의 위상차를 별도로 측정할 수 있다.
광대역 광 소스(즉, 광범위한 광 주파수들 또는 파장들 - 및 이에 따른 컬러들을 갖는 소스)를 이용하는 것이 가능하며, 이는 큰 에텐듀(etendue)를 제공하여 다수 파장들의 혼합(mixing)을 허용한다. 광대역에서의 복수의 파장들은, 바람직하게는 각각 Δλ의 대역폭 및 적어도 2Δλ(즉, 대역폭의 두 배)의 간격을 갖는다. 예를 들어, 섬유 다발(fiber bundle)들을 이용하여 분할(split)되었던 연장된 방사선 소스의 수 개의 상이한 부분들이 개별적인 소스들로서 간주될 수 있다. 이러한 방식으로, 각도 분해된 산란 스펙트럼들이 다수 파장들에서 병렬로(in parallel) 측정될 수 있다. 2-D 스펙트럼보다 더 많은 정보를 포함하는 3-D 스펙트럼(파장 및 2 개의 상이한 각도들)이 측정될 수 있다. 이는 메트롤로지 공정 견고성(metrology process robustness)을 증가시키는 더 많은 정보가 측정되게 한다. 이는 EP 1,628,164 A에서 더 상세히 설명된다.
본 발명의 원리는 도 5를 참조하여 설명될 것이다. 입사하는 방사선의 파장보다 훨씬 작은 피치를 갖는 그리드의 반사율은 그리드가 전도성인지의 여부에 의존하여 크게 변화한다. 그리드가 전도성인 경우, 그리드는 입사하는 방사선을 높은 세기로 반사할 것이다. 반면에, 그리드가 전도성이 아닌 경우, 그리드의 반사율은 훨씬 더 낮다.
이 원리의 잘 알려진 예시는 "패러데이 그리드(Faraday Grid)"이다. 패러데이 그리드에서, 전도성 재료의 메시(mesh) 또는 라인들은 전자기파들의 파장이 그리드 피치보다 충분히 큰 경우에 그리드 상에 지향되는 전자기파들을 반사한다. 이 원리는, 예를 들어 전자레인지를 차폐하는 데 사용된다.
에지 배치 오차의 측정은 인접한 층에서의 피처의 에지와 비교되는 제 1 층에서의 피처의 하나의 에지의 병치(juxtaposition)에 대한 측정이다. 그러므로, 소정 에지 배치 오차들 하에서 전도성이지만 상이한 에지 배치 오차들과는 전도성이 아닌 타겟이 디자인될 수 있다. 이러한 타겟의 반사율을 검출함으로써, 존재하는 에지 배치 오차에 대해 추론하는 것이 가능하다.
추가적으로, 동일한 기판 상의 디바이스 구조체의 피처들과 동일하거나 유사한 치수들로 이루어지는 피처들로 이러한 타겟을 구성하는 것이 가능하다. 이는 에지 배치 오차의 측정이 제품 디바이스 구조체와 유사한 치수들 및 피치를 갖는 피처들로 수행될 것이라는 장점을 갖는다. 그러므로, 디바이스의 제품 구조체에서의 실제 에지 배치 오차와 타겟들을 이용한 측정된 에지 배치 오차 사이에 높은 상관관계가 존재할 것이다.
도 5는 본 발명의 이론을 예시하는 3 개의 구조체들의 사시도이다. 구조체들은 제 1 층(210) 및 제 2 층(220)을 포함한다. 제 1 및 제 2 층들(210, 220)은 둘 다 전기 전도성 재료의 제 1 영역들(212, 222) 및 비-전기 전도성 재료의 제 2 영역들(214, 224)을 갖는다.
가장 왼쪽의 구조체에서, 비-전기 전도성 재료의 제 2 영역들(214, 224)의 상대 위치설정은 상이한 층들(210, 220)에서의 그 두 영역들이 접촉하지 않는다는 것을 의미한다. 결과로서, 전도 경로(230)를 따라 층들(210, 220)의 평면들에 평행인 방향(x 방향)으로의 전기 전도가 가능하다. 결과로서, 전기 전도성 재료의 제 1 영역들(212)이 연장되는 방향으로만이 아닌, 층들(210, 220)의 평면에서의 모든 방향들로의 전기 전도가 가능하다. 전도 경로(230)는 제 1 층(210)의 전기 전도성 재료의 제 1 영역(212)을 통과한 후, 제 2 영역(220)의 전기 전도성 재료의 제 1 영역(222)을 통과하며, 뒤이어 제 1 층(210)의 제 1 영역(212)을 통과하는 등으로 이루어진다.
결과로서, 도 5의 가장 왼쪽 구조체가 광학 방사선으로 조사되는 경우, 및 제 1 및 제 2 영역들이 적절한 치수들(방사선의 파장보다 훨씬 더 낮은 피치)을 갖는 경우, 구조체는 전기 전도성이고 이에 따라 매우 반사성이기 때문에, 입사 방사선을 크게 반사할 것이다.
하지만, 도 5의 중간 및 가장 오른쪽 구조체들은 서로 닿도록 정렬되는 제 1 및 제 2 층들(210, 220)의 제 2 영역들(214, 224)을 갖는다. 결과로서, 전도 경로가 존재하지 않고, 층들(210, 220)의 평면들에 평행인 모든 방향들(특히, x 방향)로 구조체를 통하는 전기 전도가 방지된다. 결과로서, 구조체들 상에서의 여하한의 입사 광학 방사선이 도 5의 가장 왼쪽의 구조체 상에서보다 낮은 세기로 반사될 것이다. 비-전기 전도성 재료의 작은 양만이 상이한 층들(210, 220)의 전기 전도성인 제 1 영역들(212, 222) 사이에 있는 경우, 전기 전도성인 제 1 영역들(212, 222) 간의 용량성 커플링(capacitive coupling)이 존재할 것이고, 구조체는 2 개의 방향들로 전기를 전도하는 구조체와 유사한 방식으로 거동할 것임을 유의하여야 한다. 결과로서, 반사된 방사선은 높은 세기를 가질 것이다.
도 5의 왼쪽 및 오른쪽 구조체들은 둘 다, 구조체들의 전도성 및 비-전도성 성질이 각각 비-전도성 또는 전도성으로 변화하기 위해, 더 큰 오버레이 오차 또는 임계 치수 변동을 필요로 함을 이해할 것이다. 역으로, 도 5의 중간 구조체는 제 1 영역들(212, 214)이 연장되는 방향에 수직이고 층들의 평면들에 평행인 방향으로의 전도 경로가 설정되기 위해, 제 2 층(220)에 대해 예시된 바와 같이 오른쪽으로의 제 1 층(210)의 작은 변위만을 필요로 할 것이다. 추가적으로, x 방향으로의 전도 경로가 설정되기 위해, 제 1 또는 제 2 층들(210, 220)의 제 2 영역들(214, 224)의 치수의 작은 변화만이 필요하다. 예를 들어, 제 2 층(220)의 제 2 영역들(224)의 크기가 감소된 경우, 제 2 층(220)의 제 2 영역들(224)과 제 1 층(210)의 제 2 영역들(214) 간의 접촉이 사라지고, x 방향으로의 전도 경로가 확립될 것이다.
그러므로, 도 5로부터, 도 5에 예시된 구조체들이 타겟 구조체들로서 사용되는 경우, 리소그래피 공정에 의해 도입되는 여하한의 에지 배치 오차가 타겟 구조체의 기대 반사율에 비해, 생성되는 실제 구조체의 반사율의 변동들에 의해 검출가능할 수 있음이 분명하다. 특히, 도 5의 중간 구조체의 경우를 이용하면, 실제 생성된 구조체에서의 타겟 구조체로부터의 작은 편차조차 반사율의 큰 변화를 유도할 수 있다.
도 3 또는 도 4의 장치와 같은 장치가 구조체를 조명하는 데 사용될 수 있다. 반사된 방사선의 세기를 나타내는 검출기(4/18)에 의해 얻어지는 신호가 얻어질 수 있다. 검출기(4)에 의해 검출되는 방사선은 0차 반사 방사선일 수 있고, 및/또는 1차 또는 고차 회절 차수의 반사된 방사선일 수 있다(도 12를 참조하여 아래에서 더 상세히 설명됨). 검출기(4/18)는 주어진 반사 각도에서, 반사 각도들의 범위에 걸쳐, 또는 모든 반사 각도들에 걸쳐 방사선을 검출할 수 있다. 검출기(4/18)에 의해 수용되는 광학 방사선의 세기는 조명되는 구조체의 반사율에 의존하여 변화할 것이다.
도 5의 구조체들의 지오메트리는 제 1 방향(예시된 바와 같은 y 방향)으로 연장되는 실질적으로 평행인 직선들을 포함하는 패턴을 갖는 두 층들 중 하나이다. 전도 경로(230)는 제 1 및 제 2 영역들을 구성하는 라인들이 연장되는 방향에 수직인 방향으로 있다. 이 지오메트리는 1차원 지오메트리로서 여겨질 수 있다. 하지만, 평면도에서의 2차원 패턴들 및 3 이상의 층들을 포함하는 다른 지오메트리들이 가능하다. 일 실시예에서, 제 1 및 제 2 층들(210, 220)은 서로 상이한 제 1 및 제 2 영역들(212, 222, 214, 224)의 패턴들을 갖는다.
제 1 및 제 2 층(210, 220) 패턴들은 반복적인 패턴이다. 일 실시예에서, 각각의 구조체의 제 1 및 제 2 층 패턴들은 동일한 패턴 및/또는 치수들을 갖는다. 일 실시예에서, 반복적인 패턴은 실질적으로 동일한 폭 및 실질적으로 일정한 피치의 평행한 라인들을 포함할 수 있다. 일 실시예에서, 상이한 층들에서의 동일한 패턴은 두 경우에 실질적으로 평행인 방향들로 연장되는 라인들을 포함할 수 있지만, 라인들의 피치 및/또는 폭은 두 층들 사이에서 변할 수 있다. 라인들의 폭 및 피치, 및 확실히 층들(210, 220)의 두께는 원하는 대로 변화될 수 있다. 일 실시예에서, 라인들의 폭 및/또는 피치는 기판 상의 디바이스 구조체의 폭 및 피치와 동일한 급의 규모(the same order of magnitude)로 이루어진다. 일 실시예에서, 적어도 하나의 층에 대해, 전기 전도성 재료의 제 1 영역들(212, 222)은 비-전기 전도성 재료의 제 2 영역들(214, 224)보다 더 넓다.
앞서 설명된 구조체들을 이용한 에지 배치 오차의 측정은 기판 상에 형성된 디바이스에서의 실제 에지 배치 오차와 밀접하게 매칭할 가능성이 있다. 일 실시예에서, 제 1 및 제 2 영역들(예를 들어, 라인들)은 적어도 한 방향에서(예시된 바와 같은 y 방향에서) 2 내지 50 nm, 바람직하게는 2 내지 20 nm의 평면도 치수(plan dimension)(예를 들어, 폭)를 갖는다. 일 실시예에서, 제 1 및 제 2 영역들 간의 피치는 약 5 내지 100 nm, 바람직하게는 10 내지 50 nm로 이루어진다.
전체 구조체는 구조체의 층들(210, 220)의 평면에서 5㎛ x 5㎛ 내지 50㎛ x 50㎛, 바람직하게는 10㎛ x 10㎛ 내지 20㎛ x 20㎛의 평면도 치수를 가질 수 있다. 방사선 소스(2)의 빔은 구조체 상에 입사하는 경우에 방사선 소스(2)로부터의 빔의 여하한의 반사가 구조체에 의한 반사의 결과이도록 균등한 치수를 가질 수 있다.
도 5의 실시예에서, 구조체는 기판의 최상부 두 층들(210, 220)에 의해 형성되는 것으로 도시된다. 하지만, 이는 반드시 그러한 경우인 것은 아니며, 구조체의 두 층들(210, 220)은 추가 층들, 특히 사용되는 조명 방사선의 파장에 투명한 층들로 덮일 수 있다.
입사하는 방사선의 파장은 광학 파장, 예를 들어 400 내지 700 nm이어야 한다. 바람직하게는, 파장은 500 nm 이상이다. 전기 전도성 재료가 구리, 금 또는 은인 경우에 대해, 600 내지 700 nm의 파장이 바람직하다. 도 5와 관련하여 설명되는 효과가 달성될 수 있는 파장은 재료 의존적이다. 전기 전도성 재료로서 사용될 수 있는 다른 재료들은 알루미늄 및 백금을 포함한다. 전기 전도성 재료에 대해 디바이스 구조체에 사용되는 것과 동일한 금속들을 사용하는 것이 바람직한데, 이는 이것이 디바이스 및 구조체에서의 에지 배치 오차의 상관관계를 개선할 것이고, 또한 구조체의 제조를 용이하게 할 것이기 때문이다.
구조체를 만들기 위해, 제 1 및 제 2 패터닝 디바이스들(MA)이 제공된다. 제 1 및 제 2 패터닝 디바이스들(MA)은 기판의 층에 피처들을 생성하기 위한 패턴들을 포함한다. 제 1 및 제 2 패터닝 디바이스들(MA)은 선택적으로 기판의 디바이스들을 생성하기 위한 피처들, 및 제 1 및 제 2 층들(210, 220)의 패턴들을 생성하기 위한 제 1 및 제 2 서브-패턴들을 포함한다.
제 1 패터닝 디바이스(MA)의 제 1 서브-패턴은 도 5의 제 1 및 제 2 영역들(212, 214)을 포함하는 제 1 층 패턴을 갖는 구조체의 제 1 층(210)을 생성하도록 구성된다. 제 2 패터닝 디바이스(MA)의 제 2 서브-패턴은 제 1 및 제 2 영역들(222, 224)을 포함하는 제 2 층 패턴을 갖는 동일한 구조체의 제 2 층(220)을 생성하도록 구성된다. 제 2 서브-패턴은 제 1 패터닝 디바이스 상의 제 1 서브-패턴에 대한 위치로부터 제 1 사전설정된 위치 오프셋을 갖도록 제 2 패터닝 디바이스 상에 위치된다. 제 1 사전설정된 위치 오프셋은 바람직하게는 제 1 및 제 2 서브-패턴들의 제 1 영역들(212, 222)만이 접촉하는 위치(즉, 오버레이 및 임계 치수 오차들 및 이에 따른 에지 배치 오차에 대해 가장 큰 민감도의 위치)로부터의 오프셋이다.
제 1 및 제 2 패터닝 디바이스들(MA)은 앞서 언급된 치수들로 에지 배치 오차의 측정을 위한 구조체의 피처들을 생성하도록 구성된다.
도 6은 모든 반사된 방사선의 세기가 입사하는 방사선의 상이한 방위각 및 입사각에 대해 구성되는 일련의 퓨필 플롯들이다. 입사하는 방사선은 700 nm의 파장을 갖고, 피치는 100 nm이며, 제 1 및 제 2 층들(210, 220)의 두께는 각각 75 및 50 nm이다.
사용되는 전기 전도성 재료는 구리이고, 사용되는 비-전기 전도성 재료는 초저 k 유전체(k=2.4)이다. 수 개의 상이한 구조체들이, 제 1 층의 제 2 영역 라인이 평면도에서 제 2 층의 제 2 영역들 사이에서 등거리에 위치되는 도 5의 왼쪽 도면(및 도 6의 최상부 왼쪽)에 예시된 위치로부터 상이한 양들의 시프트(nm 단위)로 생성된다. 시프트는 왼쪽 방향으로의 하부 층에 대한 상부 층의 이동의 양을 나타낸다. 12.5 nm의 시프트에서, 제 1 및 제 2 층들(210, 220)의 제 2 영역들(214, 224)의 비-전기 전도성 재료는 단지 닿아 있고, 이로 인해 구리의 라인들에 평행이고 층들의 평면들에 평행인 방향으로 구조체를 통한 전기 전도를 방지한다.
도 6으로부터 알 수 있는 바와 같이, 구조체가 전기 전도성인 시프트들(12.5 nm 이하의 시프트)과 구조체가 비-전도성인 경우(12.5 nm 시프트 이상) 사이에 반사율의 큰 변화가 존재한다. 반사율의 큰 변화는 전기 전도성인(또는 전기 전도성 라인들이 용량성 커플링을 허용하도록 충분히 가까운) 구조체로부터 전기 전도성이 아닌(및 전기 전도성 라인들이 용량성 커플링을 허용하기에 충분히 가깝지 않은) 구조체로의 변화를 나타낸다. 도 6의 이 결과들은, 구조체가 비-전기 전도성인 경우에 반사율이 더 높다는 것을 나타낸다. 반대로 다른 곳에서 설명되는 바와 같은 다른 구조체들에 대해서는, 전기 전도성 구조체들의 반사율이 비-전기 전도성 구조체들의 반사율보다 높다. 본 발명은 어느 한 타입의 반사율의 변화와 사용될 수 있다.
도 6에 예시된 효과가 구조체의 전도도 변화의 결과인 것을 확인하기 위해, 도 6 실험의 구리 라인들이 실리콘으로 대체되고 나머지 파라미터들은 동일하게 유지된 제 2 실험이 수행되었다. 결과들은 도 7에 예시된다. 알 수 있는 바와 같이, 시프트의 양에 의존하여 반사율의 점진적인 변화가 존재하며, 제 1 및 제 2 영역들이 단지 닿아 있는 위치(12.5 nm의 시프트)에서의 반사율의 큰 변화(step change)는 없다.
도 8 및 도 9는 각각 도 6 및 도 7에서와 동일한 결과들을 예시하지만, 반사율의 변화를 훨씬 더 분명하게 예시하는 상이한 포맷으로 구성된다. 시프트는 x-축을 따라 구성되고, 반사된 광의 세기는 z-축을 따라 구성된다. y-축을 따라서는, 검출기의 픽셀들 각각의 세기가 구성된다. 도 8로부터, 12.5 nm를 넘는 시프트들에 대해 반사율은 12.5 nm 이하의 시프트들에 대해서보다 훨씬 더 크다는 것을 바로 알 수 있다. 역으로, 구리 비아(via)들 대신에 실리콘을 포함하는 구조체에 대해서는, 시프트와의 반사율의 변화가 완전히 매끄럽다.
동일한 실험들이 구리 대신에 금 및 은 라인들을 이용하여 수행되었다. 이 결과들은 각각 도 10 및 도 11에서 도 8에 대응하는 포맷으로 구성되고, 동일한 거동을 나타낸다. 적절한 다른 재료들은 텅스텐, 알루미늄, 금속 질화물, TiN, TaN, TiSiN, NbN, MoN, WNX를 포함한다.
본 발명은 도 5에 예시된 구조체를 참조하여 설명될 것이다. 하지만, 반복적이지 않은 패턴을 갖는 것들, 하나 또는 두 개의 층들에 2차원 패턴을 갖는 것들, 및 2보다 많은 층을 갖는 것들을 포함한 다른 타입들의 구조체가 사용될 수 있다. 오버레이 및 임계 치수의 일부 변동들(즉, 에지 배치 오차)이 층들의 평면에서의 모든 방향들에서 전도도의 변화를 유도하지 않는 한, 본 발명은 본 명세서에 설명된 기술들에 기초하여 에지 배치 오차를 나타내는 에지 배치 오차 파라미터를 생성하는 데 사용될 수 있다.
본 발명은 에지 배치 오차 파라미터를 계산하기 위해, 전기 전도성 및 비-전기 전도성 구조체 간의 반사율의 큰 변화의 현상을 이용한다. 에지 배치 오차 파라미터는 타겟 상대 위치와 실제 상대 위치 간의 차이의 측정이다.
구조체는 기판 상에 리소그래피 공정을 이용하여 생성된다. 전기 전도성 재료의 제 1 영역들 및 비-전기 전도성 재료의 제 2 영역들을 각각 갖는 제 1 및 제 2 층들은 (패터닝 디바이스들의 제조 동안 설정되는) 알려진 제 1 타겟 상대 위치로 기판 상에 생성된다. 일 실시예에서, 타겟 상대 위치는 제 2 층의 제 2 영역들의 에지들에 대한 제 1 층의 제 2 영역들의 에지들의 타겟 위치의 측정(예를 들어, 도 6 내지 도 11의 시프트의 측정)이다. 일 실시예에서, 타겟 상대 위치는 제 1 및 제 2 영역들의 치수, 및 층들 간의 이들의 상대 위치에 관한 정보를 통합한다. 실제 상대 위치는 에지 배치 오차로 인해 타겟 상대 위치에서 벗어날 것이다. 그러므로, 실제 상대 위치와 타겟 상대 위치 간의 차이의 측정이 에지 배치 오차의 측정일 것이다.
구조체가 생성된 후, 이는 도 3 및 도 4에 예시된 바와 같은 검사 장치에 배치되고, 광학 방사선 투영기(2)에 의해 조명된다. 산란된 방사선이 검출기(4)에 의해 검출되어, 제 1 신호를 얻는다. 프로세서(PU)가 제 1 타겟 상대 위치를 나타내는 신호 및 제 1 신호에 기초하여 에지 배치 오차 파라미터를 알아낸다. 제 1 타겟 상대 위치로부터, 에지 배치 오차가 전혀 없는 완벽한 구조체가 층들의 평면들에 평행이고 전기 전도성 재료의 라인들에 평행인 방향으로 전도성이어야 하는지가 알려진다. 그 정보로부터, 반사율이 에지 배치 오차 없이 높아야 하는지 낮아야 하는지가 알려진다. 반사율은, 예를 들어 반사된 방사선의 측정된 세기를 값, 예를 들어 사전설정된 값에 비교함으로써 높거나 낮은 것으로 결정될 수 있다. 제 1 신호에 의해 측정된 바와 같은 반사율이 타겟 상대 위치에 대해 예상대로인(높거나 낮은) 경우, 에지 배치 오차 파라미터는 에지 배치 오차가 그렇게 크지 않다는 것을 나타낼 것이다. 반면에, 반사율이 타겟 상대 위치로부터 예상된 것과 상이한 경우, 에지 배치 오차 파라미터는 에지 배치 오차가 구조체의 전기 전도성 특성을 변화시키도록 충분히 크다는 것을 나타낼 것이다.
일 실시예에서, 제 1 및 제 2 층들(210, 220)의 제 1 및 제 2 영역들(212, 214, 222, 224)의 패턴 및 치수들의 정보로부터, 매우 반사성인 구조체로부터 덜 반사성인 구조체로, 또는 그 역으로의 변화에 필요한 에지 배치 오차의 양이 확립될 수 있다. 그 정보, 및 반사율이 실제로 변화되었는지의 정보로부터, 에지 배치 오차 파라미터가 에지 배치 오차의 양을 나타낼 수 있다.
일 예시로서, 일 실시예에서, 비-전기 전도성 재료의 비교적 좁은 제 2 영역들(214, 224)이 사용될 수 있고, 제 2 영역들(214, 224)은 도 12에 예시된 바와 같이 겹쳐 있는 타겟 상대 위치를 가질 수 있다. 이러한 타겟 상대 위치에 대해, 전기가 x 방향으로 전도될 수 없기 때문에, 반사율은 비교적 낮을 것으로 예상될 것이다. 하지만, 단지 작은 오버레이 오차[왼쪽 또는 오른쪽으로의 제 1 층(210)의 제 2 영역들(214)의 위치의 시프팅] 또는 임계 치수의 작은 변화[예를 들어, 제 1 및 제 2 층들(210, 220)의 제 2 영역들(214, 224) 둘 다의 폭의 감소]가 더 이상 접촉하지 않는 제 1 및 제 2 층들(210, 220)의 제 2 영역들(214, 224)을 초래할 것이다. 이는 x 방향으로 제 1 구조체를 통하는 전기 전도를 허용하고, 이로 인해 알려진 타겟 상대 위치로부터 예상되는 것과 반대로 높은 반사율을 허용할 것이다.
그러므로, 일 실시예에서, 제 1 신호는 산란된 방사선의 세기를 나타낸다(이는 소정 방위각 및 입사각에서의, 및/또는 방위각 및 입사각의 소정 범위에 걸친, 및/또는 모든 방위각 및 입사각에 걸친 세기일 수 있음). 그 후, 프로세서(PU)는 제 1 신호가 값(예를 들어, 사전설정된 값 또는 알려진 반사율의 타겟으로부터 생성된 값 또는 기판 내의 상이한 구조체를 조명함으로써 얻어진 값)보다 큰 경우에 상이한 층들(210, 220)에서의 비-전기 전도성 재료의 제 2 영역들(214, 224)이 서로 접촉하지 않고, 신호가 값보다 작은 경우에는 상이한 층들(210, 220)에서의 비-전기 전도성 재료의 제 2 영역들(214, 224)이 서로 접촉한다는 것을 알아낸다. 그 후, 프로세서(PU)는 그 결과를 타겟 상대 위치를 나타내는 신호(및 이에 따른 에지 배치 오차가 존재하지 않는 경우에 예상되는 타겟 상대 위치의 높거나 낮은 반사율)와 비교하여, 에지 배치 오차 파라미터를 알아낸다.
도 12의 예시적인 구조체는 단지 일 예시이며, 제 1 및 제 2 층들(210, 220)의 다른 지오메트리들 및 상대 위치설정이 사용될 수 있고, 여하한의 에지 배치 오차의 상이한 양상들을 결정할 것이다. 추가적으로, 상이한 방위들로 기판 상에 구조체들을 배치하는 것이 가능하다(예를 들어, 전기 전도성 재료의 라인들이 x 방향 또는 xy 평면에서의 여하한의 다른 방향으로 연장되도록 기판 상에 구조체를 배치함).
앞서 설명된 바와 같은 1보다 많은 구조체가 기판 상에 생성되는 경우, 더 많은 정보가 에지 배치 오차에 대해 얻을 수 있을 것이다. 일 실시예에서, 기판은 리소그래피 공정을 이용하여 그 위에 생성되는 2 개의(제 1 및 제 2) 구조체들을 갖는다. 제 1 및 제 2 구조체들은 둘 다, 전기 전도성 재료의 제 1 영역들(212, 222) 및 비-전기 전도성 재료의 제 2 영역들(214, 224)을 각각 갖는 제 1 및 제 2 층들(210, 220)을 포함한다.
일 실시예에서, 제 1 및 제 2 구조체들은 따로따로 조명되고, 검출되는 산란된 방사선으로부터 별도의 제 1 및 제 2 신호들이 얻어진다. 그 후, 프로세서(PU)는 제 1 및 제 2 신호들, 및 제 1 구조체의 타겟 상대 위치 및 제 2 구조체의 타겟 상대 위치에 기초하여 에지 배치 오차 파라미터를 알아낸다. 2 개의 구조체들은 동일하거나 상이할 수 있다. 일 실시예에서, 구조체들은 2 개의 구조체들이 상이한 방위들을 갖는다는 것을 제외하고 동일하다. 또 다른 실시예에서, 구조체들은 제 1 및 제 2 층들이 상이한 층들의 제 2 영역들이 서로 단지 닿아 있는 위치로부터 상이한 오프셋들(예를 들어, 도 6에 관하여 앞서 설명된 바와 같은 상이한 시프트들)을 갖는다는 것을 제외하고 (이들이 층들 각각에서 동일한 라인 폭 및 피치를 갖는다는 점에서) 동일하다.
일 실시예에서, 제 1 및 제 2 신호들은 단 하나의 구조체가 존재하는 것을 참조하여 앞서 설명된 바와 같이 처리된다. 에지 배치 오차 파라미터는 두 결과들을 설명한다.
또 다른 실시예에서, 제 1 및 제 2 신호들은 서로 비교된다. 신호들이 값, 예를 들어 사전설정된 값보다 많이 서로 상이한 경우, 구조체들 중 하나(더 큰 크기의 신호를 갖는 구조체)는 x 및 y 방향들로 전기를 전도하는 반면, 다른 구조체(더 적은 크기의 신호를 갖는 구조체)는 그렇지 않다는 것을 이해할 것이다. 이 정보, 및 제 1 및 제 2 층들의 타겟 상대 위치들 및 그 타겟 상대 위치들에서 x 및 y 방향들로의 전도가 예상되는지의 정보를 이용하면, 프로세서(PU)는 에지 배치 오차 파라미터를 생성할 수 있다.
일 실시예에서, 기판은 앞서 설명된 바와 같은 구조체들을 2보다 많이 포함한다.
일 실시예에서, 구조체들 각각은 상이한 타겟 상대 위치를 갖고, 예를 들어 제 1 및 제 2 층들(210, 220) 간의 시프트가 구조체들 각각에 대해 상이하다. 그 구조체들 각각의 반사율을 나타내는 신호를 얻음으로써, 타겟 위치로부터의 에지 배치의 편차의 양을 나타내는 에지 배치 오차 파라미터를 결정할 수 있을 것이다. 이는 도 6을 참조하여 설명될 것이다.
도 6은 여하한의 에지 배치 오차의 부재 시 다양한 타겟 상대 위치들의 반사율을 예시한다. 반사율이 12.5 시프트와 15.625 시프트 사이에서 크게 변화하는 경우로부터의 편차는 에지 배치 오차가 존재함을 나타낼 것이다. 반사율의 변화가 변화하는 위치는 에지 배치 오차의 레벨을 나타낸다. 예를 들어, 9.375 시프트와 12.5 시프트 사이에 대한 반사율의 변화의 위치의 시프트는 작은 에지 배치 오차를 나타낼 것이다. 하지만, 28.125 시프트와 31.25 시프트 사이에 대한 반사율의 변화의 위치의 시프트는 훨씬 더 큰 에지 배치 오차를 나타낼 것이다. 또한, 반사율의 변화의 위치의 이동 방향은 에지 배치 오차의 특징(예를 들어, +x 또는 -x 방향으로의 오버레이 오차)을 나타낼 것이다. 또한, 일련의 구조체들에 x 방향으로 연장되는 라인들이 제공되고, 구조체들의 별도 세트에 y 방향으로 연장되는 라인들이 제공되는 경우, 예를 들어 에지 배치 오차의 여하한의 비대칭이 검출가능할 것이다.
일 실시예에서, 구조체들 각각이 제 1 및 제 2 층들의 제 2 영역들 사이에 일정한 위치 관계를 갖는 대신에, 시프트의 연속적인 변화를 갖는 타겟 상대 위치가 사용될 수 있다. 그 후, 광학 방사선 투영기(2)는 한 단부로부터 다른 단부까지 구조체(이는, 예를 들어 제 1 층에 단일 라인을 각각 갖는 복수의 구조체들인 것으로 간주될 수 있음)를 조명하고, 구조체의 길이를 따라 반사율의 변화를 나타내는 신호를 수집할 수 있다. 그 후, 반사율의 큰 변화가 존재하는 위치가 에지 배치 오차를 나타낼 것이다. 일 실시예에서, 프로세서(PU)는 제 1 및 제 2 층들의 타겟 상대 위치가 반사율의 큰 변화를 유도하는 위치를, 반사율의 큰 변화가 일어나는 실제 위치와 비교한다. 그 두 위치들의 차이는 에지 배치 오차를 나타내고, 에지 배치 오차 파라미터를 생성하는 데 사용될 수 있다.
앞서 설명된 바와 같이, 다크 필드 스케터로메트리가 여하한의 측정된 파라미터의 더 높은 정확성을 유도할 수 있다. 그러므로, 일 실시예에서, 제 1 신호가 1차 및/또는 고차 반사를 나타내도록 측정된 신호로부터 0차 반사가 배제된다. 이 시스템이 유용하기 위해서는, 기판 상에 회절 패턴이 존재하여야 한다. 회절 패턴은 도 13에 예시된 바와 같이 열(300)로 앞서 설명된 바와 같은 다수 구조체들을 세움(line up)으로써 생성된다. 구조체들은 동일한 타겟 상대 위치를 갖는 제 1 세트(310)와 제 2 타겟 상대 위치를 갖는 제 2 세트(320) 사이에서 교번한다.
제 1 및 제 2 타겟 상대 위치들은 상이하다. 제 1 및 제 2 타겟 상대 위치들은 다음 방식들: 즉, 제 1 및/또는 제 2 층의 제 1 및/또는 제 2 영역들의 시프트(특히, 패턴들 및 지오메트리는 동일한 경우), 폭 및/또는 피치 중 1 이상에서 서로 상이할 수 있다. 구조체들의 열(300)이 동시에 조명되는 경우, 실제 에지 배치 오차를 통합한 제 1 및 제 2 타겟 상대 위치들이 동일하거나 유사한 반사율을 갖는다면, 1차 회절 신호가 존재하지 않을 것이다. 하지만, 실제 에지 배치 오차를 통합한 후 제 1 및 제 2 타겟 상대 위치들이 매우 상이한 반사율을 갖는다면(즉, 제 1 및 제 2 세트들 중 하나의 구조체들은 전도성이고, 제 1 및 제 2 세트들 중 다른 구조체들은 전도성이 아님), 1차 및 고차 반사가 존재할 것이다.
구조체들의 제 1 및 제 2 타겟 상대 위치들의 정보로부터, 1차 및/또는 고차 회절의 존재 또는 부재의 매우 강한 지표(indicator)로 인해 높은 확신도로 에지 배치 오차 파라미터를 알아내는 것이 가능하다.
모든 다른 실시예들을 이용하는 바와 같이, 상이한 방위들 및/또는 상이한 패턴들 및/또는 패턴들의 지오메트리 및/또는 상이한 제 1 및 제 2 타겟 상대 위치들을 갖는 1 이상의 열이 제공될 수 있고, 프로세서(PU)는 타겟 상대 위치들 및 방위들의 정보를 이용하여 실제 에지 배치 오차의 피처들을 나타내는 에지 배치 오차 파라미터를 계산할 수 있다.
본 발명의 일 실시형태에서, 컴퓨터에서 실행되는 경우, 본 명세서에서 앞서 설명된 바와 같은 에지 배치 오차 파라미터를 알아내는 단계를 수행하는 컴퓨터 프로그램 또는 컴퓨터 프로그램 제품이 제공된다.
이상, 광학 리소그래피와 관련하여 실시예들의 특정 사용예를 언급하였지만, 본 발명의 일 실시예는 다른 적용예들, 예를 들어 임프린트 리소그래피에 사용될 수 있으며, 본 명세서가 허용한다면 광학 리소그래피로 제한되지 않는다는 것을 이해할 것이다. 임프린트 리소그래피에서, 패터닝 디바이스 내의 토포그래피는 기판 상에 생성된 패턴을 정의한다. 패터닝 디바이스의 토포그래피는 전자기 방사선, 열, 압력 또는 그 조합을 인가함으로써 레지스트가 경화되는 기판에 공급된 레지스트 층으로 가압될 수 있다. 패터닝 디바이스는 레지스트가 경화된 후에 그 안에 패턴을 남기는 레지스트로부터 이동된다.
본 명세서에서 사용된 "방사선" 및 "빔"이라는 용어는 이온 빔 또는 전자 빔과 같은 입자 빔뿐만 아니라, (예를 들어, 365, 355, 248, 193, 157 또는 126 nm, 또는 그 정도의 파장을 갖는) 자외(UV) 방사선 및 (예를 들어, 5 내지 20 nm 범위 내의 파장을 갖는) 극자외(EUV) 방사선을 포함하는 모든 형태의 전자기 방사선을 포괄한다.
본 명세서가 허용하는 "렌즈"라는 용어는, 굴절, 반사, 자기, 전자기 및 정전기 광학 구성요소들을 포함하는 다양한 형태의 광학 구성요소들 중 어느 하나 또는 그 조합으로 언급될 수 있다.
특정 실시예들의 앞선 설명은, 당업계의 지식을 적용함으로써, 다양한 적용들에 대해 본 발명의 일반적인 개념을 벗어나지 않고 지나친 실험 없이 이러한 특정 실시예들을 쉽게 변형하고, 및/또는 응용할 수 있도록 본 발명의 일반적인 성질을 전부 드러낼 것이다. 그러므로, 이러한 응용예 및 변형예들은 본 명세서에 나타낸 교시 및 안내에 기초하여, 기재된 실시예들의 균등물의 의미 및 범위 내에 있도록 의도된다. 본 명세서에서, 어구 또는 전문 용어는 예시에 의한 설명을 위한 것이며 제한하려는 것이 아니므로, 당업자라면 본 명세서의 전문 용어 또는 어구가 교시 및 안내를 고려하여 해석되어야 한다는 것을 이해하여야 한다.
본 발명의 범위와 폭은 상술된 예시적인 실시예들 중 어느 것에 의해서도 제한되지 않아야 하며, 다음의 청구항 및 그 균등물에 따라서만 정의되어야 한다.

Claims (51)

  1. 리소그래피 공정을 이용하여 생성된 구조체 내에서 에지 배치 오차를 결정하는 방법에 있어서,
    상기 방법은:
    (a) 리소그래피 공정을 이용하여 생성된 제 1 구조체를 포함한 기판을 수용하는 단계 -상기 제 1 구조체는 제 1 및 제 2 층들을 포함하고, 상기 층들 각각은 전기 전도성 재료의 제 1 영역들 및 비-전기 전도성 재료의 제 2 영역들을 가짐- ;
    (b) 상기 리소그래피 공정 동안 상기 제 1 구조체 내의 상기 제 2 층의 제 1 영역들과 제 2 영역들 사이의 에지들에 대한 상기 제 1 층의 제 1 영역들과 제 2 영역들 사이의 에지들의 타겟 위치를 나타내는 제 1 타겟 상대 위치(target relative position)를 나타내는 타겟 신호를 수용하는 단계;
    (c) 광학 방사선(optical radiation)으로 상기 제 1 구조체를 조명하는 동안에 산란된 방사선을 검출하여, 제 1 신호를 얻는 단계; 및
    (d) 상기 제 1 신호 및 상기 제 1 타겟 상대 위치에 기초하여 에지 배치 오차 파라미터(edge placement error parameter)를 알아내는 단계
    를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 신호는 상기 산란된 방사선의 세기 또는 위상을 나타내고, 상기 알아내는 단계는 (ⅰ) 상기 제 1 신호가 값보다 큰지 작은지에 의존하여, 상이한 층들에서의 상기 비-전기 전도성 재료의 제 2 영역들이 서로 접촉한다는 것이나 상이한 층들에서의 상기 전기 전도성 재료의 제 1 영역들이 서로 접촉한다는 것을 발견하고, (ⅱ) 그 결과(finding)를 상기 제 1 타겟 상대 위치와 비교하여, 상기 에지 배치 오차 파라미터를 알아내는 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 기판은 상기 리소그래피 공정을 이용하여 생성된 제 2 구조체를 더 포함하고, 상기 제 2 구조체는 전기 전도성 재료의 제 1 영역들 및 비-전기 전도성 재료의 제 2 영역들을 각각 갖는 제 1 및 제 2 층들을 포함하며,
    상기 방법은 광학 방사선으로 상기 제 2 구조체를 조명하는 동안에 산란된 방사선을 검출하여, 제 2 신호를 얻는 단계를 더 포함하고,
    상기 에지 배치 오차 파라미터는 추가적으로 상기 제 2 신호, 및 상기 리소그래피 공정 동안 상기 제 2 구조체 내의 상기 제 2 층의 제 2 영역들의 에지들에 대한 상기 제 1 층의 제 2 영역들의 에지들의 타겟 위치를 나타내는 제 2 타겟 상대 위치에 기초하는 방법.
  4. 제 3 항에 있어서,
    상기 알아내는 단계는 적어도 부분적으로 상기 제 1 및 제 2 신호들의 비교에 기초하는 방법.
  5. 제 4 항에 있어서,
    상기 알아내는 단계는, 상기 제 1 및 제 2 신호들 간의 크기(magnitude)의 차이가 사전설정된 값보다 큰 경우, 상기 제 1 및 제 2 구조체 중 한 구조체가 서로 접촉하지 않는 상이한 층들에서의 비-전기 전도성 재료의 제 2 영역들을 갖고, 상기 제 1 및 제 2 구조체 중 다른 구조체는 서로 접촉하는 상이한 층들에서의 비-전기 전도성 재료의 제 2 영역들을 갖는다는 것을 발견하고, 그 결과를 상기 제 1 타겟 상대 위치 및 제 2 타겟 상대 위치와 비교하여, 상기 에지 배치 오차 파라미터를 알아내는 방법.
  6. 제 3 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 타겟 상대 위치 및 제 2 타겟 상대 위치는 상이한 층들의 제 1 영역들만이 접촉하는 위치로부터 상이한 위치 오프셋들을 갖는 방법.
  7. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 구조체에서 상이한 층들에서의 상기 전기 전도성 재료의 제 1 영역들은 서로 접촉하거나 용량성 커플링(capacitive coupling)을 허용하도록 충분히 가까우며, 상기 제 2 구조체에서 상이한 층들에서의 상기 전기 전도성 재료의 제 1 영역들은 서로 접촉하지 않거나 용량성 커플링을 허용하기에 충분히 가깝지 않은 방법.
  8. 제 3 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 기판은 상기 리소그래피 공정을 이용하여 생성된 적어도 하나의 추가 구조체를 더 포함하고, 상기 적어도 하나의 추가 구조체들 각각은 제 1 및 제 2 층들을 포함하며, 상기 층들 각각은 전기 전도성 재료의 제 1 영역들 및 비-전기 전도성 재료의 제 2 영역들을 갖고,
    상기 방법은 광학 방사선으로 상기 적어도 하나의 추가 구조체를 조명하는 동안에 산란된 방사선을 검출하여, 적어도 하나의 추가 신호를 얻는 단계를 더 포함하며,
    상기 에지 배치 오차 파라미터는 추가적으로 상기 적어도 하나의 추가 신호, 및 상기 리소그래피 공정 동안 상기 적어도 하나의 추가 구조체 내의 상기 제 2 층의 제 1 영역들의 에지들에 대한 상기 제 1 층의 제 1 영역들의 에지들의 타겟 위치를 나타내는 적어도 하나의 추가 타겟 상대 위치에 기초하는 방법.
  9. 제 8 항에 있어서,
    상기 제 1, 제 2 및 추가 구조체들은 열(row)을 지어 서로 인접하여 위치되고, 상기 구조체들은 상기 제 1 타겟 상대 위치와 동일한 타겟 상대 위치를 갖는 제 1 세트와 상기 제 2 타겟 상대 위치와 동일한 타겟 상대 위치를 갖는 제 2 세트 사이에서 교번하는 방법.
  10. 제 9 항에 있어서,
    상기 검출하는 단계들은 광학 방사선으로 상기 열의 상기 제 1, 제 2 및 추가 구조체들을 조명하는 동안에 산란된 방사선을 검출하고, 조합된 산란 방사선을 검출하여 검출 신호를 구성하는 방법.
  11. 제 10 항에 있어서,
    상기 검출하는 단계들은 산란된 방사선의 1차 및/또는 고차를 검출하는 방법.
  12. 제 11 항에 있어서,
    상기 알아내는 단계는 1차 검출 신호를 값에 비교하는 단계, 및 이에 기초하여 제 1 및 제 2 세트들 중 하나 또는 둘 모두가 서로 접촉하지 않는 상이한 층들에서의 비-전기 전도성 재료의 제 2 영역들을 갖는 구조체들을 갖는지의 여부를 결정하는 단계를 포함하고, 그 결정을 사용하여 에지 배치 오차 파라미터를 알아내는 방법.
  13. 제 12 항에 있어서,
    상기 구조체는 동일한 열의 제 2 세트를 구성하는 다른 추가 구조체들의 타겟 상대 위치와 상이한 타겟 상대 위치를 갖는 제 1 세트 사이에서 교번하는 상기 추가 구조체들의 적어도 하나의 추가 열을 포함하는 방법.
  14. 제 13 항에 있어서,
    상기 열들은 각각 상이한 타겟 상대 위치들을 갖는 구조체들을 갖고,
    상기 검출하는 단계들은 각각의 열에 대해 광학 방사선으로 대응하는 열을 조명하는 동안에 1차 및/또는 고차 산란 방사선을 검출하여 대응하는 1차 및/또는 고차 검출 신호를 얻으며,
    상기 알아내는 단계는 상기 열들의 상기 1차 및/또는 고차 검출 신호들을 포함하고, 이에 기초하여 상기 열들 중 어느 것이 서로 접촉하지 않는 상이한 층들에서의 비-전기 전도성 재료의 제 2 영역들을 갖는 구조체들을 갖는 각각의 열의 제 1 및 제 2 세트들 중 하나 또는 둘 모두를 갖는지 또는 갖지 않는지를 결정하고, 그 결정을 사용하여 에지 배치 오차 파라미터를 알아내는 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 영역들은 반복적인 패턴을 갖는 방법.
  16. 제 15 항에 있어서,
    상기 반복은 약 5 내지 100 nm, 바람직하게는 10 내지 50 nm의 피치를 갖는 방법.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    각각의 구조체의 상기 제 1 및 제 2 영역들은 동일한 패턴 및/또는 임계 치수들을 갖는 방법.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    구조체의 상기 제 1 및 제 2 영역들은 실질적으로 평행인 라인들을 포함하는 방법.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 영역들은 상기 기판 상의 디바이스 구조체의 피처들과 동일한 급의 크기의 임계 치수를 갖는 방법.
  20. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 영역들 중 적어도 하나는 적어도 한 방향에서 2 내지 50 nm, 바람직하게는 2 내지 20 nm의 임계 치수를 갖는 방법.
  21. 제 1 항 내지 제 20 항 중 어느 한 항에 있어서,
    상기 구조체(들)는 5㎛ x 5㎛ 내지 50㎛ x 50㎛, 바람직하게는 10㎛ x 10㎛ 내지 20㎛ x 20㎛의 평면도 치수(plan dimension)를 갖는 방법.
  22. 제 1 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 전기 전도성 재료는 구리, 은, 금, 텅스텐, 알루미늄, 금속 질화물, TiN, TaN, TiSiN, NbN, MoN, WNX 중 1 이상인 방법.
  23. 제 1 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 검출하는 단계는 조명된 구조체로부터 반사되는 방사선의 세기를 측정하는 단계를 포함하는 방법.
  24. 제 1 항 내지 제 23 항 중 어느 한 항에 있어서,
    상기 검출하는 단계를 조명된 구조체로부터 반사되는 방사선의 위상을 측정하는 단계를 포함하는 방법.
  25. 리소그래피 공정을 이용하여 생성된 기판의 에지 배치 오차를 결정하는 검사 장치에 있어서,
    상기 검사 장치는:
    상기 리소그래피 공정을 이용하여 생성된 제 1 구조체를 방사선으로 조명하도록 구성되는 조명 시스템 -상기 제 1 구조체는 제 1 및 제 2 층들을 포함하고, 상기 층들 각각은 전기 전도성 재료의 제 1 영역들 및 비-전기 전도성 재료의 제 2 영역들을 가짐- ;
    제 1 신호를 얻기 위해 상기 제 1 구조체의 광학 조명으로부터 발생하는 산란된 방사선을 검출하도록 구성되는 검출 시스템; 및
    상기 리소그래피 공정 동안 상기 제 1 구조체 내의 상기 제 2 층의 제 1 영역들과 제 2 영역들 사이의 에지들에 대한 상기 제 1 층의 제 1 영역들과 제 2 영역들 사이의 에지들의 타겟 위치인 제 1 타겟 상대 위치를 나타내는 신호, 및 상기 제 1 신호에 기초하여 에지 배치 오차 파라미터를 알아내도록 구성되는 프로세서
    를 포함하는 검사 장치.
  26. 제 25 항에 있어서,
    상기 검출 시스템은 상기 제 1 신호가 상기 산란된 방사선의 세기 또는 위상을 나타내도록 구성되고, 상기 프로세서는 (ⅰ) 상기 제 1 신호가 값보다 큰지 작은지에 의존하여, 상이한 층들에서의 상기 전기 전도성 재료의 제 1 영역들이 접촉하지 않거나 상이한 층들에서의 상기 전기 전도성 재료의 제 1 영역들이 서로 접촉한다는 것을 발견하고, (ⅱ) 그 결과를 상기 제 1 타겟 상대 위치와 비교하여, 상기 에지 배치 오차 파라미터를 알아내도록 구성되는 검사 장치.
  27. 제 25 항 또는 제 26 항에 있어서,
    상기 검출 시스템은 제 2 신호를 얻기 위해, 상기 리소그래피 공정을 이용하여 생성되고 전기 전도성 재료의 제 1 영역들 및 비-전기 전도성 재료의 제 2 영역들을 각각 갖는 제 1 및 제 2 층들을 포함하는 제 2 구조체의 광학 조명으로부터 발생하는 산란된 방사선을 검출하도록 더 구성되고,
    상기 프로세서는 추가적으로 상기 리소그래피 공정 동안 상기 제 2 구조체 내의 상기 제 2 층의 제 1 영역들의 에지들에 대한 상기 제 1 층의 제 1 영역들의 에지들의 타겟 위치인 제 2 타겟 상대 위치를 나타내는 신호, 및 상기 제 2 신호에 기초하여 상기 에지 배치 오차 파라미터를 알아내도록 더 구성되는 검사 장치.
  28. 제 27 항에 있어서,
    상기 프로세서는 상기 에지 배치 오차 파라미터를 적어도 부분적으로 상기 제 1 및 제 2 신호들의 비교에 기초하도록 구성되는 검사 장치.
  29. 제 28 항에 있어서,
    상기 프로세서는 상기 제 1 및 제 2 신호들 간의 크기의 차이가 사전설정된 값보다 큰 경우, 상기 제 1 및 제 2 구조체들 중 한 구조체는 서로 접촉하지 않는 상이한 층들에서의 전기 전도성 재료의 제 1 영역들을 갖고, 상기 제 1 및 제 2 구조체들 중 다른 구조체는 서로 접촉하는 상이한 층들에서의 전기 전도성 재료의 제 1 영역들을 갖는다는 것을 발견하고, 그 결과를 상기 제 1 타겟 상대 위치 및 제 2 타겟 상대 위치와 비교하여, 상기 에지 배치 오차 파라미터를 알아내도록 구성되는 검사 장치.
  30. 제 27 항 또는 제 28 항에 있어서,
    상기 검출 시스템은 적어도 하나의 추가 신호를 얻기 위해, 상기 리소그래피 공정을 이용하여 생성되고 전기 전도성 재료의 제 1 영역들 및 비-전기 전도성 재료의 제 2 영역들을 각각 갖는 제 1 및 제 2 층들을 포함하는 적어도 하나의 추가 구조체의 광학 조명으로부터 발생하는 산란된 방사선을 검출하도록 더 구성되고,
    상기 프로세서는 추가적으로 상기 리소그래피 공정 동안 상기 적어도 하나의 추가 구조체 내의 상기 제 2 층의 제 1 영역들의 에지들에 대한 상기 제 1 층의 제 1 영역들의 에지들의 타겟 위치인 적어도 하나의 추가 타겟 상대 위치를 나타내는 신호, 및 상기 적어도 하나의 추가 신호에 상기 에지 배치 오차 파라미터를 기초하도록 구성되는 검사 장치.
  31. 제 30 항에 있어서,
    상기 검출 시스템은 검출 신호를 구성하도록 조합되는 산란된 방사선을 생성하기 위해, 열을 지어 있는 경우 동시에 상기 제 1, 제 2 및 추가 구조체들의 광학 조명으로부터 발생하는 산란된 방사선을 검출하도록 구성되는 검사 장치.
  32. 제 31 항에 있어서,
    상기 검출 시스템은 산란된 방사선의 1차 및/또는 고차를 검출하도록 구성되는 검사 장치.
  33. 제 32 항에 있어서,
    상기 프로세서는 상기 1차 및/또는 고차 검출 신호를 값에 비교하고, 이에 기초하여 상기 제 1 및 제 2 세트들 중 하나 또는 둘 모두가 서로 접촉하는 상이한 층들에서의 전기 전도성 재료의 제 1 영역들을 갖는 구조체들을 갖는지의 여부를 결정하며, 그 결정을 사용하여 상기 에지 배치 오차 파라미터를 알아내도록 구성되는 검사 장치.
  34. 제 33 항에 있어서,
    상기 검출 시스템은 400 내지 700 nm, 바람직하게는 500 내지 700 nm의 파장으로 상기 구조체를 조명하도록 구성되는 검사 장치.
  35. 제 25 항 내지 제 34 항 중 어느 한 항에 있어서,
    상기 검출 시스템은 5㎛ x 5㎛ 내지 50㎛ x 50㎛, 바람직하게는 10㎛ x 10㎛ 내지 20㎛ x 20㎛의 평면도 치수를 조명하도록 구성되는 검사 장치.
  36. 리소그래피 공정을 이용하여 생성된 기판의 에지 배치 오차를 결정하는 1 이상의 패터닝 디바이스에 있어서,
    상기 패터닝 디바이스들 중 하나는 제 1 타겟 패턴을 포함하고, 상기 제 1 타겟 패턴은:
    제 1 및 제 2 영역들을 포함한 제 1 층 패턴을 갖는 제 1 구조체의 제 1 층을 생성하도록 구성되는 제 1 서브-패턴을 포함하며;
    상기 패터닝 디바이스들 중 하나는 제 2 타겟 패턴을 포함하고, 상기 제 2 타겟 패턴은:
    제 1 및 제 2 영역들을 포함한 제 2 층 패턴을 갖는 상기 제 1 구조체의 제 2 층을 생성하도록 구성되는 제 2 서브-패턴을 포함하며, 상기 제 2 서브-패턴은 상기 제 1 및 제 2 서브-패턴들의 제 1 영역들만이 접촉하는 상기 제 1 서브-패턴에 대한 위치로부터 제 1 사전설정된 위치 오프셋을 갖도록 위치되는 1 이상의 패터닝 디바이스.
  37. 제 36 항에 있어서,
    상기 제 1 타겟 패턴은 제 1 및 제 2 영역들을 포함한 제 1 층 패턴을 갖는 제 2 구조체의 제 1 층을 생성하도록 구성되는 제 3 서브-패턴을 더 포함하고;
    상기 제 2 타겟 패턴은 제 1 및 제 2 영역들을 포함한 제 2 층 패턴을 갖는 상기 제 2 구조체의 제 2 층을 생성하도록 구성되는 제 4 서브-패턴을 포함하며, 상기 제 4 서브-패턴은 상기 제 3 및 제 4 서브-패턴들의 제 2 영역들이 서로 단지 닿아 있는 상기 제 3 서브-패턴에 대한 위치로부터 제 2 사전설정된 위치 오프셋을 갖도록 위치되고, 상기 제 1 사전설정된 위치 오프셋은 상기 제 2 사전설정된 위치 오프셋과 상이한 1 이상의 패터닝 디바이스.
  38. 제 37 항에 있어서,
    상기 제 1 사전설정된 위치 오프셋은 상기 제 1 구조체의 상이한 층들에서의 상기 전기 전도성 재료의 제 1 영역들이 서로 접촉하도록 구성되고, 상기 제 2 사전설정된 위치 오프셋은 상기 제 2 구조체의 상이한 층들에서의 상기 전기 전도성 재료의 제 1 영역들이 서로 접촉하지 않도록 구성되는 1 이상의 패터닝 디바이스.
  39. 제 36 항 내지 제 38 항 중 어느 한 항에 있어서,
    상기 제 1 타겟 패턴은 제 1 및 제 2 영역들을 포함한 제 1 층 패턴을 갖는 각각의 추가 구조체의 제 1 층을 생성하도록 구성되는 적어도 하나의 제 1 추가 서브-패턴을 더 포함하고;
    상기 제 2 타겟 패턴은 제 1 및 제 2 영역들을 포함한 제 2 층 패턴을 갖는 각각의 추가 구조체의 제 2 층을 생성하도록 구성되는 적어도 하나의 제 2 추가 서브-패턴을 포함하며, 상기 적어도 하나의 제 2 추가 서브-패턴은 상기 제 1 및 제 2 추가 서브-패턴들의 제 1 영역들이 서로 단지 닿아 있는 상기 적어도 하나의 제 1 추가 서브-패턴에 대한 위치로부터 추가 사전설정된 위치 오프셋을 갖도록 위치되는 1 이상의 패터닝 디바이스.
  40. 제 39 항에 있어서,
    상기 제 1, 제 3 및 제 1 추가 서브-패턴들은 열을 지어 서로 인접하여 위치되고, 상기 제 2, 제 4 및 제 2 추가 서브-패턴들은 상기 열에서 서로 인접하여 위치되는 1 이상의 패터닝 디바이스.
  41. 제 40 항에 있어서,
    상기 열의 구조체들은 모두 동일한 사전설정된 위치 오프셋을 갖는 제 1 세트와 상기 제 1 사전설정된 위치 오프셋과 상이한 동등한 사전설정된 위치 오프셋을 갖는 제 2 세트 사이에서 교번하는 1 이상의 패터닝 디바이스.
  42. 제 36 항 내지 제 41 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 층 패턴들은 반복적인 패턴을 갖는 1 이상의 패터닝 디바이스.
  43. 제 36 항 내지 제 42 항 중 어느 한 항에 있어서,
    상기 반복적인 패턴의 피처들은 약 5 내지 100 nm, 바람직하게는 10 내지 50 nm의 피치로 기판 상의 피처들을 생성하는 피치를 갖는 1 이상의 패터닝 디바이스.
  44. 제 36 항 내지 제 43 항 중 어느 한 항에 있어서,
    각각의 구조체의 상기 제 1 및 제 2 층 패턴들은 동일한 패턴 및/또는 치수들을 갖는 1 이상의 패터닝 디바이스.
  45. 제 36 항 내지 제 44 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 층 패턴들은 실질적으로 평행인 라인들을 포함하는 1 이상의 패터닝 디바이스.
  46. 제 36 항 내지 제 45 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 층 패턴들은 각각의 패터닝 디바이스 상의 디바이스 구조체 패턴의 피처들과 동일한 급의 크기의 임계 치수를 갖는 피처들을 갖는 1 이상의 패터닝 디바이스.
  47. 제 36 항 내지 제 46 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 층 패턴들의 피처들은 적어도 한 방향으로 2 내지 50 nm, 바람직하게는 2 내지 20 nm의 상기 기판 상의 피처들을 생성하는 임계 치수를 갖는 1 이상의 패터닝 디바이스.
  48. 제 36 항 내지 제 47 항 중 어느 한 항에 있어서,
    상기 구조체(들)는 5㎛ x 5㎛ 내지 50㎛ x 50㎛, 바람직하게는 10㎛ x 10㎛ 내지 20㎛ x 20㎛의 상기 기판 상의 구조체들을 생성하는 평면도 치수를 갖는 1 이상의 패터닝 디바이스.
  49. 기판을 생성하는 데 사용되는 리소그래피 공정의 에지 배치 오차를 결정하는 상기 기판에 있어서,
    상기 기판은 제 1 구조체를 포함한 타겟을 포함하며, 상기 제 1 구조체는 적어도 2 개의 층들을 포함하고, 상기 층들 각각은 전기 전도성 재료의 제 1 영역들 및 비-전기 전도성 재료의 제 2 영역들을 갖는 기판.
  50. 디바이스들을 제조하는 방법에 있어서,
    리소그래피 공정을 이용하여 기판에 디바이스 패턴이 적용되고, 상기 방법은 제 1 항 내지 제 24 항 중 어느 한 항에 따른 방법을 이용하여 상기 기판의 에지 배치 오차를 결정하는 단계를 포함하는 방법.
  51. 제 50 항에 있어서,
    상기 에지 배치 오차를 결정하는 방법의 결과에 따라 추후 기판들에 대해 상기 리소그래피 공정을 제어하는 단계를 더 포함하는 방법.
KR1020167025526A 2014-02-17 2015-01-22 에지 배치 오차를 결정하는 방법, 검사 장치, 패터닝 디바이스, 기판 및 디바이스 제조 방법 KR102006316B1 (ko)

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