KR100815958B1 - 반도체 소자의 바이어스 보정 방법 - Google Patents

Abstract

본 발명은 바이어스를 보정함과 아울러 패턴 왜곡을 방지할 수 있는 반도체 소자의 바이어스 보정 방법에 관한 것이다.

본 발명에 따른 반도체 소자의 바이어스 보정 방법은 실리콘 기판의 액티브 영역 상에서 제1 임계치수(CD)를 측정하는 단계와, 상기 실리콘 기판의 액티브층과 비액티브층으로 분리하는 소자 분리막 영역 상에서 제2 임계치수를 측정하는 단계와, 제1 및 제2 임계치수 차이를 이용하여 패턴 형상에 대한 데이터로 규칙 테이블을 만드는 단계와, 상기 규칙 테이블의 데이터를 이용하여 제2 임계치수를 제1 임계치수 값으로 보정하는 단계를 포함하며, 상기 제 1 및 제 2 임계치수 차는 30nm 바이어스 차 이내로 모두 보정해야 하는 것을 특징으로 한다.

바이어스, 보정, 패턴 왜곡

Description

반도체 소자의 바이어스 보정 방법{Bias Correction Method of Semiconductor Device}

도 1은 종래 반도체 소자의 MUV를 이용한 패턴 왜곡 현상을 나타내는 SEM 사진들이다.

도 2는 종래의 MUV를 이용한 패턴별 CD와 형상 변화를 나타내는 도면이다.

도 3은 종래의 DUV를 이용한 패턴별 CD와 형상 변화를 나타내는 도면이다.

도 4는 본 발명에 따른 반도체 소자의 OPC 모델 피팅한 결과를 나타내는 도면이다.

도 5는 테스트 패턴과 MUV 및 DUV CD 측정 결과를 나타내는 도면이다.

도 6은 MUV 및 DUV의 CD 선형도를 나타내는 도면이다.

도 7은 MUV 및 DUV 파장의 스페이스 피치 선형도를 나타내는 도면이다.

도 8은 액티브 영역에서 측정한 CD 데이터를 모델 피팅한 결과를 나타내는 도면이다.

본 발명은 반도체 소자에 관한 것으로, 특히 바이어스를 보정함과 아울러 패 턴 왜곡을 방지할 수 있는 반도체 소자의 바이어스 보정 방법에 관한 것이다.

최근 들어, 반도체 소자는 반도체 칩에 집적된 소자 및 디자인 규칙이 작은 사이즈로 가는 추세에 있다. 이러한 추세에 따라, 반도체 소자는 현재의 포토리쏘그래피 방법으로는 원하는 회로의 형태를 웨이퍼에 그대로 구현하기 어렵게 되었다. 예를 들어, 해상 한계에서 패턴 왜곡 현상이 발생한다. 이 패턴 왜곡 현상은 200nm 이상의 반도체 제조기술에서는 공정 장비 등으로 해결되지만, 180nm 이하의 반도체 제조기술에서는 공정 장비로 개선하는데 한계가 있다. 이에 따라, 반도체 소자의 제조 공정 중 포토리쏘그래피에서의 해상도를 높이기 위한 RET(Resolution Enhanced Technology) 중에서 광 근접 현상(Optical Proximity Effect, 이하 "OPE"라 함)를 보정하는 OPC(Optical Proximity Correction) 기술이 개발되었다. 이 OPC는 노광 장비의 광원 파장에 비하여 패턴의 상대적인 크기가 작아짐에 따른 패턴 왜곡 현상과 서브 레이어(sub layer)의 물질 특성에 따른 패턴 왜곡 현상을 방지할 수 있다.

이러한 OPC를 상세히 설명하면, OPC는 마스크 패턴 충실도(fidelity)와 빛의 회절 현상으로 인한 OPE 보정과 레지스트 및 식각 공정에서 발생하는 바이어스 등을 미리 예측하여 마스크에 반영하는 것이다. 이 OPC를 수행하는 방법으로는 실험과 경험으로 얻어진 다양한 패턴의 규칙을 마스크 설계에 반영하는 규칙을 기초로 한 OPC(이하 "Rule-based OPC"라 함)와, 리쏘그래피 시스템을 수학적 모델로 변환하여 전체 패턴의 형태와 크기를 보상하는 모델을 기초로 한 OPC(이하 "Model-based OPC"라 함)로 크게 나누어진다. 여기서, Rule-based OPC는 반복 계산을 하 지 않으므로 대형 설계를 빠른 시간 내에 처리할 수 있는 반면에, 최적의 설계를 기대하기 어렵다는 단점이 있다. 또한, Model-based OPC는 만들어진 모델의 정확도가 높으면 웨이퍼에 구현하고자 하는 패턴의 형태와 크기에 대한 시뮬레이션(simulation) 값과 실제 측정값 간의 오차를 줄일 수가 있다. 그러나 모델을 만들기 위해 프로세스가 안정화되어 있어야 하고, 진행되는 프로세스가 변경될 때는 OPC 모델의 확인 작업과 새로운 모델의 생성이 요구된다. 또한 로직 소자(Logic device)는 반복되는 패턴보다 비 반복적인 패턴이 많아 모든 패턴을 하나의 모델로 맞추기가 어렵다. 따라서, Rule-based OPC와 Model-based OPC를 함께 적용하는 하이브리드(hybrid) OPC가 이용되는 추세에 있다.

도 1을 참조하면, 종래의 반도체 소자는 365nm(i-line)의 파장으로 임플란트 레이어(implant layer)를 노광할 때 작은 선폭으로 디자인된 경우와 아닌 경우 모두 패턴 왜곡 현상이 발생하고 있음을 알 수 있다. 도 1a는 도트(DOT) 패턴에서 패턴 왜곡 현상이 나타나는 것을 보여주고 있으며, 도 1b는 실리콘 기판의 물질에 의한 단차와 반사율(reflectivity)에서 기인한 패턴 넥킹(pattern necking) 현상을 보여준다. 특히, 패턴 넥킹 현상은 활성 영역과 STI(Shallow Trench Isolation) 공정으로 공정으로 형성된 소자 분리막 영역의 실리콘과 산화막 사이의 단차와 반사율 차이에서 나타난다. 여기서, 소자 분리막은 실리콘 기판의 활성 영역과 비활성 영역으로 구분하는 역할을 한다.

도 2는 MUV를 이용하여 채널부의 액티브 영역 위에서 측정한 CD(Critical Dimension)이다. 특히, MUV 중 하나인 365nm(i-line)의 파장을 이용하여 Isolate 라인과 Isolate 스페이스를 310mn 타겟(target)으로 진행하고, DOT 라인과 DOT 스페이스를 360mn 타겟으로 진행한다. 그런데, 도 2에 도시된 바와 같이 포(POR)로 진행된 경우에도 라인과 스페이스 간에 30nm 바이어스(bias)가 존재하고, DOT 패턴의 경우 타겟에 50nm 정도 벗어나 있으며, 형상에 대한 공정 마진이 부족한 것을 알 수 있다.

반면에, 도 3은 DUV를 이용하여 채널부의 액티브층 위에서 측정한 CD(Critical Dimension)이다. 도 3에 도시된 바와 같이 노광량 변화에 따른 형상의 변화가 안정적이고, Isolate 스페이스 310nm 타겟인 34mj의 결과에서 다른 패턴들도 단지 타겟에서 30nm 내에서만 벗어나는 것을 알 수 있다.

이와 같이, 같은 액티브층 상에서 MUV와 DUV를 이용한 두 가지의 결과를 비교해 보면, MUV를 사용하는 경우 DUV의 결과와 유사하거나 더 뛰어난 포토 공정 마진을 확보해야만 하는 것을 알 수 있다. 그러나, DUV는 마스크 비용이 비싼 것을 감안할 때 MUV를 이용한 공정을 그대로 이용해야만 공정 비용을 절감시킬 수 있다.

MUV 파장의 광원을 사용한 경우는 DUV 파장의 광원을 사용한 경우와 비교하여 공정 마진이 현저히 떨어지고, 패턴 간 바이어스가 큼을 알 수 있었고, 특히 바크(BARC) 공정을 사용하지 않는 임플런프 포토(Implant photo) 공정에서는 패턴 간의 바이어스 차가 더 크고, 이러한 바이어스가 동일한 물질층이 아닌 다른 물질층에서 더 심각함을 알 수 있다.

정리하면, 종래의 반도체 소자는 365nm(i-line)의 파장을 이용한 장비의 한계 해상 문제와 포토레지스트의 해상 능력 부족으로 인해 패턴 왜곡 현상이 발생된 다. 이와 아울러, 종래의 반도체 소자는 액티브 영역과 소자 분리막 영역 위에서의 물질의 차이로 인한 패턴 사이에 ID 바이어스(bias)가 발생되며, 라인 네로(Line narrow)와 같은 현상이 발생되는 문제점을 가지고 있다.

따라서, 본 발명의 목적은 바이어스를 보정함과 아울러 패턴 왜곡을 방지할 수 있는 반도체 소자의 바이어스 보정 방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자의 바이어스 보정 방법은 실리콘 기판의 액티브 영역 상에서 제1 임계치수(CD)를 측정하는 단계와, 상기 실리콘 기판의 액티브층과 비액티브층으로 분리하는 소자 분리막 영역 상에서 제2 임계치수를 측정하는 단계와, 제1 및 제2 임계치수 차이를 이용하여 패턴 형상에 대한 데이터로 규칙 테이블을 만드는 단계와, 상기 규칙 테이블의 데이터를 이용하여 제2 임계치수를 제1 임계치수 값으로 보정하는 단계를 포함하며, 상기 제 1 및 제 2 임계치수 차는 30nm 바이어스 차 이내로 모두 보정해야 하는 것을 특징으로 한다.

삭제

상기 규칙 테이블의 패턴 형상은 라인, 스페이스, 피치, 도트 패턴, 홀 패턴인 것을 특징으로 한다.

상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.

도 4 내지 도 8을 참조하여 본 발명의 바람직한 실시 예들에 대하여 설명하기로 한다.

본 발명의 실시 예에 따른 반도체 소자의 패턴 보정 방법은 실리콘 기판 상의 물질에서 기인하는 단차와 반사율을 Rule-based OPC 방법으로 보정한 후, 다양한 패턴의 광학적 특성 및 레지스트 특성에서 기인한 바이어스 차이를 Model-based OPC 방법으로 보정하는 것을 특징으로 한다.

본 발명에 따른 반도체 소장의 패턴 보정 방법은 MUV를 이용한 공정을 그대로 사용하면서 패턴 왜곡 및 바이어스 보정하기 위해서는 하이브리드 OPC를 적용해야만 한다.

상기 표 1 및 도 4와 결부하여 이를 상세히 하면, OPC를 적용할 때 고려해야 요소 중 정확도와 TAT(Time around Time)가 가장 중요하다.

먼저, 모델 기반(Model-based)의 OPC만을 적용할 경우에는 도 4에 나타난 바와 같이 모델링의 피팅(fitting)이 되지 않는 것을 확인할 수 있다. 모델 기반의 OPC는 액티브층 위의 CD와 소자 분리막 영역의 CD 차를 인식하지 못하고, 동시에 두 조건에서 얻은 CD를 모델에 적용할 경우 정확도는 현저히 떨어진다. 웨이퍼에서 측정된 CD 와 모델의 예측치 간에 60nm 정도의 바이어스가 존재하게 된다. 즉, 하나의 모델로 서로 다른 물질층을 고려한 OPC 적용은 불가능한 것이다. 또한, Rule-based OPC 만을 적용할 경우에는 패턴의 복잡성과 다양성을 충분히 고려하지 않고서는 모든 패턴에 룰 기반(Rule-based)의 OPC가 적용되지 않을 수 있기 때문에 OPC 후에 에러 포인트(error point)가 존재할 수 있다. 따라서, 정확도와 TAT를 모두 고려하여 MUV에 적용하기 위한 가장 좋은 OPC 방법은 실리콘 기판의 물질에 따른 차이를 룰 기반의 OPC로 처리하고 그 후 패턴 간의 바이어스는 액티브층 위에서 수집한 CD 데이터를 바탕으로 모델을 만들어 사용하는 하이브리드 OPC를 적용한다.

먼저, 액티브 영역과 소자 분리막 영역 상에서 CD 바이어스를 Rule-based OPC 방법으로 적용하기 위해 테스트 패턴의 CD를 측정한다. 또한, 어느 수준까지 바이어스 갭을 줄여야 하는지를 정하기 위해 DUV를 이용하여 동일한 테스트를 진행한다.

도 5에 도시된 바와 같이 사이즈별로 슬릿된 라인과 스페이스(space), 점(DOT), 홀(Hole) 패턴을 액티브 영역과 소자 분리막 영역 상에서 동시 측정하여 CD를 비교한 결과는 다음과 같다. MUV를 이용한 경우에는 IL, DS, DOT, Hole 패턴의 해상도가 현저히 떨어졌고, 액티브 영역 위에서 고립(Isolate) 라인(IL)과 고립(Iso) 스페이스(IS)의 바이어스는 약 150nm가 존재하고, 고립 라인의 액티브 영역과 소자 분리막 영역 상에서의 CD 차는 100nm가 존재하는 것을 알 수 있다. 고립 스페이스의 경우 액티브 영역과 소자 분리막 영역 위에서의 CD 차는 60nm 정도 액티브 영역 위에서 더 작았다.

이와 대비하여, DUV를 이용한 경우에는 고립 라인과 고립 스페이스의 바이어스 차가 50nm 이내이고, 실리콘 기판의 다른 물질에 따른 바이어스 차이도 크지 않다.

따라서, MUV를 이용하는 경우에 룰 기반의 OPC를 적용할 때 최소한 30nm 바이어스 차 이내로 모두 보정해야 한다는 것을 얻을 수 있다.

도 6에 도시된 CD 선형도를 살펴 보면 DUV의 경우 전술된 4가지 조건에서의 바이어스가 30nm 내에서 동일하게 움직이는 것을 알 수 있고, MUV의 그래프를 보면 고립 스페이서와 고립 라인일 때 바이어스 동작이 다름을 알 수 있다. 라인의 경우 타겟 CD가 작을수록 서브 물질에 따른 CD 차가 큼을 알 수 있고, 스페이스의 경우 타겟 CD가 클수록 서브 물질에 따른 CD 차가 큼을 알 수 있다.

도 8은 MUV와 DUV의 피치 선형도(Pitch linearity)에 대한 비교 그래프이다. MUV와 DUV의 피치에 대한 CD 변화는 MUV의 경우 액티브 영역과 소자 분리막 영역 위에서 다른 반면에, DUV의 경우 액티브 영역과 소자 분리막 영역 위에서 35nm 만큼의 갭을 유지하면서 피치에 따른 CD 값은 일정한 것을 알 수 있다. MUV는 310nm 스페이스 피치(Space pitch) CD 간에 100nm 의 갭이 존재한다. 이러한 CD 값의 차를 이용하여 고립 라인과 스페이스, 피치에 따른 규칙 테이블을 만들 수 있고, DOT 패턴과 hole 패턴에 대한 규칙 테이블을 만들 수 있다. 테이블은 모두 STI에서 측정된 CD를 액티브 위에서 측정한 값만큼 보상하는 것으로 모델 기반의 OPC를 적용하기 전에 룰 기반의 OPC를 먼저 적용하여 서브 물질에 의한 CD 값을 보정한다.

이와 같이 룰 기반의 OPC를 적용한 후 적용할 모델은 도 9에 나타난 바와 같다. EPE 값이 모두 ±10nm 내로 특히 1D 패턴에서는 스펙 아웃(spec. out)된 포인트가 5 포인트 밖에 없고, 라인 엔드(line end)와 인버스 라인 엔드(inverse line end)와 같은 2D 패턴 역시 모두 스펙 인(spec. in)으로 생성된 모델의 정확도가 우수할 것으로 판단된다. 따라서, 기존에 문제가 있었던 i-라인 포토 공정의 해상도 문제를 하이브리드 OPC로 해결 가능하다는 것을 알 수 있다. 이러한 방법은 310nm 이하의 디자인을 DUV로 진행하는 것과 대비하여 공정 단가 면에서 경쟁력을 가지게 되고, 기존의 공정마진을 크게 향상시킬 수 있다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.

또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.

상술한 바와 같이, 본 발명에 따른 반도체 소자의 바이어스 보정 방법은 하이브리드 OPC를 이용함으로써 액티브 영역과 STI 영역 위에서의 서브 물질의 차이로 인한 패턴 사이에 ID 바이어스를 보정할 수 있다. 이러한 바이어스 보정에 따 라, 본 발명에 따른 반도체 소자의 바이어스 보정 방법은 패턴 왜곡 현상을 방지할 수 있다. 또한, 본 발명에 따른 반도체 소자의 바이어스 보정 방법은 하이브리드 OPC 방법으로 보정한 CD 에러가 DUV 파장의 광원을 이용한 바이어스 수준과 유사하거나 우수할 수 있다. 나아가, 본 발명에 따른 반도체 소자의 바이어스 보정 방법은 MUV 파장의 광원을 사용하여 DUV 파장의 광원을 사용하지 않아도 되므로 마스크 비용을 절감시킬 수 있고, 현재의 MUV를 이용한 공정을 그대로 사용할 수 있다.

Claims (3)

1. 실리콘 기판의 액티브 영역 상에서 제1 임계치수(CD)를 측정하는 단계와,

   상기 실리콘 기판의 액티브층과 비액티브층으로 분리하는 소자 분리막 영역 상에서 제2 임계치수를 측정하는 단계와,

   제1 및 제2 임계치수 차이를 이용하여 패턴 형상에 대한 데이터로 규칙 테이블을 만드는 단계와,

   상기 규칙 테이블의 데이터를 이용하여 제2 임계치수를 제1 임계치수 값으로 보정하는 단계를 포함하며, 상기 제 1 및 제 2 임계치수 차는 30nm 바이어스 차 이내로 모두 보정해야 하는 것을 특징으로 하는 반도체 소자의 바이어스 보정 방법.
2. 삭제
3. 제 1 항에 있어서,

   상기 규칙 테이블의 패턴 형상은 라인, 스페이스, 피치, 도트 패턴, 홀 패턴중 적어도 어느 하나인 것을 특징으로 하는 반도체 소자의 바이어스 보정 방법.

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