KR20160120402A - 표시 장치 - Google Patents

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Abstract

본 발명의 표시 장치는, 복수의 화소를 포함하고, 상기 복수의 화소 각각은 제1 게이트 전극 및 제2 게이트 전극을 포함하는 적어도 두 개의 더블 게이트 트랜지스터를 포함하고, 상기 적어도 두 개의 트랜지스터는 상기 제1 게이트 전극에 인가되는 전압에 의해 소스 전극과 드레인 전극 간의 도통이 제어되고, 상기 적어도 두 개의 트랜지스터 각각의 상기 제2 게이트 전극과 상기 제1 게이트 전극의 전기적 연결은 상기 적어도 두 개의 트랜지스터 각각에 평균적으로 인가되는 전압의 극성에 따라 결정된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치에는 액정 표시 장치(Liquid Crystal Display), 유기 발광 표시 장치(Organic Light Emitting Display) 등이 포함된다. 이러한 표시 장치의 구동을 전기적으로 제어하기 위해서는 복수의 박막 트랜지스터(thin film transistor, TFT)가 화소 회로마다 필요하다.
하지만 박막 트랜지스터는 지속적으로 인가되는 바이어스 전압, 온도, 광원 등에 의한 스트레스(stress)로 인해서 열화되는 문제점이 있다.
열화된 박막 트랜지스터는 문턱전압이 이동하게 되어 소자의 특성의 예측이 힘들게 되고, 전체 표시 장치의 구동 불량, 표시 불량 등을 야기한다.
본 발명이 해결하고자 하는 기술적 과제는 스트레스 환경에 따라 선택된 박막 트랜지스터를 포함하는 표시 장치를 제공하는 데 있다.
본 발명의 한 실시예에 따른 표시 장치는, 복수의 화소를 포함하고, 상기 복수의 화소 각각은 제1 게이트 전극 및 제2 게이트 전극을 포함하는 적어도 두 개의 더블 게이트 트랜지스터를 포함하고, 상기 적어도 두 개의 트랜지스터는 상기 제1 게이트 전극에 인가되는 전압에 의해 소스 전극과 드레인 전극 간의 도통이 제어되고, 상기 적어도 두 개의 트랜지스터 각각의 상기 제2 게이트 전극과 상기 제1 게이트 전극의 전기적 연결은 상기 적어도 두 개의 트랜지스터 각각에 평균적으로 인가되는 전압의 극성에 따라 결정된다.
상기 적어도 두 개의 트랜지스터 각각에 평균적으로 인가되는 전압의 극성은 상기 복수의 화소 각각의 발광부가 발광하는 발광 기간에 인가되는 전압의 극성일 수 있다.
상기 적어도 두 개의 트랜지스터 각각에 평균적으로 인가되는 전압의 극성은 상기 적어도 두 개의 트랜지스터 각각의 상기 제1 게이트 전극에 평균적으로 인가되는 전압의 극성일 수 있다.
상기 적어도 두 개의 트랜지스터 각각에 평균적으로 인가되는 전압의 극성은 상기 적어도 두 개의 트랜지스터가 N-채널형 트랜지스터일 때, 상기 적어도 두 개의 트랜지스터 각각의 상기 제1 게이트 전극에 평균적으로 인가되는 전압과 상기 소스 전극에 평균적으로 인가되는 전압의 차에 의해 결정될 수 있다.
상기 제2 게이트 전극의 전기적 연결 구성은 플로팅된 제1 구성 또는 상기 제1 게이트 전극과 동일한 전압을 갖도록 연결된 제2 구성일 수 있다.
상기 제2 게이트 전극의 전기적 연결 구성은 상기 적어도 두 개의 트랜지스터 각각에 평균적으로 인가되는 전압의 극성이 정극성이면 상기 제1 구성이고, 상기 적어도 두 개의 트랜지스터 각각에 평균적으로 인가되는 전압의 극성이 부극성이면 상기 제2 구성일 수 있다.
상기 제1 게이트 전극은 탑 게이트 전극이고, 상기 제2 게이트 전극은 바텀 게이트 전극일 수 있다.
상기 복수의 화소 각각에 대응하는 데이터 전압을 공급하는 데이터 구동부; 및 상기 복수의 화소 각각에 대응하는 스캔 전압을 공급하는 스캔 구동부를 더 포함하고, 상기 스캔 전압이 제1 게이트 전극에 인가되고, 상기 데이터 전압이 드레인 전극에 인가되는 스위칭 트랜지스터는 상기 제2 구성이고, 상기 데이터 전압에 대응되는 전압이 제1 게이트 전극에 인가되는 구동 트랜지스터는 상기 제1 구성일 수 있다.
상기 복수의 화소 각각에 대응하는 발광 제어 신호를 공급하는 발광 제어부를 더 포함하고, 상기 발광 제어 신호가 제1 게이트 전극에 인가되고, 제1 전원이 일단에 연결되는 발광 제어 트랜지스터는 제1 구성일 수 있다.
본 발명의 실시예에 따르면 스트레스 환경에 따라 선택된 박막 트랜지스터를 포함하는 표시 장치를 제공할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 도시한 도면이다.
도 2는 종래 기술에 따른 화소 회로의 구성을 도시한 도면이다.
도 3은 본 발명의 한 실시예에 따른 화소 회로의 구성을 도시한 도면이다.
도 4는 예시적인 더블 게이트 트랜지스터의 구조를 도시한 도면이다.
도 5는 복수 종류의 박막 트랜지스터에 NBITS 테스트를 진행한 결과를 설명하기 위한 도면이다.
도 6은 복수 종류의 박막 트랜지스터에 NBTS 테스트를 진행한 결과를 설명하기 위한 도면이다.
도 7은 복수 종류의 박막 트랜지스터에 PBTS 테스트를 진행한 결과를 설명하기 위한 도면이다.
도 8은 복수 종류의 박막 트랜지스터에 PBITS 테스트를 진행한 결과를 설명하기 위한 도면이다.
이하에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 도시한 도면이다.
도 1을 참조하면 본 발명의 한 실시예에 따른 표시 장치는 타이밍 제어부(100), 스캔 구동부(200), 데이터 구동부(300), 발광 제어부(400) 및 복수의 화소(PX)를 포함한다.
다만, 본 실시예는 3개의 박막 트랜지스터로 구성된 화소 회로를 포함하도록 가정한 표시 장치를 도시한 것으로서, 화소 회로의 구성에 따라 표시 장치의 구성은 달라질 수 있다.
각각의 구성은 기능적으로 분류된 것이며, 개별적인 IC(integrated circuit)로 제작될 수 있지만, 통합적인 단일 IC로 구성될 수도 있다. 이는 제조사의 디스플레이 패널 디자인에 따라 달라질 수 있다.
타이밍 제어부(timing controller)(100)는 외부의 호스트 시스템으로부터 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭 신호(CLK) 등의 타이밍 신호 및 제1 화상 데이터를 입력받을 수 있다.
타이밍 제어부(100)는 이러한 타이밍 신호 및 제1 화상 데이터에 따라, 제1 제어 신호 및 제2 화상 데이터를 생성하여 데이터 구동부(300)에 공급하고, 제2 제어 신호를 스캔 구동부(200)에 공급하고, 제3 제어 신호를 발광 제어부(400)에 공급할 수 있다.
제1 제어 신호는 1 수평기간(1H)의 시작 시점을 알리는 소스 스타트 퍼스(source start pulse, SSP), 라이징(rising) 엣지 또는 폴링(falling) 엣지를 기준삼아 데이터의 래치동작을 제어하는 소스 샘플링 클럭(source sampling clock, SSC), 데이터 구동부(300)의 출력을 제어하는 소스 출력 인에이블 신호(SOE) 등을 포함할 수 있다.
제2 제어 신호는 하나의 디스플레이 프레임이 표시되는 1 수직기간을 구성하는 각 수평기간의 시작을 알리는 게이트 스타트 펄스(gate start pulse, GSP), 스캔 구동부(200) 내의 쉬프트 레지스터에 입력되어 게이트 스타트 펄스를 순차적으로 쉬프트시키기 위한 게이트 쉬프트 클럭 신호(gate shift clock, GSC), 스캔 구동부(200)의 출력을 제어하는 게이트 출력 인에이블 신호(gate output enable, GOE) 등을 포함할 수 있다.
제3 제어 신호는 발광 제어부(400)에서 공급하는 발광 제어 신호의 공급 타이밍을 제어하는 동기 신호 등을 포함할 수 있다. 이러한 동기 신호는 수직 동기 신호(Vsync), 수평 동기 신호(Hsync)와 동기되어 공급될 수도 있다.
데이터 구동부(data driver)(300)는 제1 제어 신호 및 제2 화상 데이터에 따라, 감마 보상하여 데이터 전압을 생성하고, 복수의 데이터선(DATA)을 통해서 데이터 전압을 표시판 상의 각 화소(PX)에 공급한다.
스캔 구동부(scan drivier)(200)는 제2 제어 신호에 따라, 데이터 전압에 동기되는 스캔 펄스를 복수의 스캔선(SCAN)을 통해 표시판 상의 화소행에 순차적으로 공급한다.
발광 제어부(emission controller)(400)는 제3 제어 신호에 따라, 화소행 마다 순차적으로 발광을 인에이블(enable)한다.
도 2는 종래 기술에 따른 화소 회로의 구성을 도시한 도면이다.
도 2를 참조하면, 3개의 트랜지스터(M1, M2, M3)와 1개의 커패시터(C)를 포함하여 구성되는 종래의 화소 회로도가 도시되어 있다.
트랜지스터(M1)는 제어 단자가 스캔선(SCAN)에 연결되고, 일단이 데이터선(DATA)에 연결되고, 타단이 노드(A)에 연결된다.
트랜지스터(M2)는 제어 단자가 노드(A)에 연결되고, 일단이 트랜지스터(M3)의 일단과 연결되고, 타단이 노드(B)와 연결된다.
트랜지스터(M3)는 제어 단자가 발광 제어 신호선(EM)에 연결되고, 일단이 트랜지스터(M2)의 일단과 연결되고, 타단이 제1 전원(ELVDD)에 연결된다.
커패시터(C)는 일단이 노드(A)에 연결되고, 타단이 노드(B)에 연결된다.
유기 발광 소자(OLED)는 애노드가 노드(B)에 연결되고, 캐소드가 제2 전원(ELVSS)에 연결된다.
도 2의 화소 회로도에 따른 구동 방법을 설명하면 다음과 같다.
우선 데이터선(DATA)에 데이터 전압이 인가되고, 스캔선(SCAN)에 온-레벨(ON-level)의 전압이 인가된다. 이때 발광 제어 신호선(EM)에는 오프-레벨(OFF-level)의 전압이 인가된다.
따라서 트랜지스터(M1)은 도통되고, 노드(A)에는 데이터 전압(Vdata)이 인가된다. 노드(B)에는 유기 발광 소자(OLED)의 문턱 전압 값이 반영된 전압이 인가되고, 커패시터는 노드(A)의 전압과 노드(B)의 전압 차이만큼 충전된다(데이터 쓰기 기간).
다음으로, 스캔선(SCAN)에는 오프-레벨의 전압이 인가되고, 발광 제어 신호선(EM)에는 온-레벨의 전압이 인가된다.
이때 커패시터(C)에 충전된 전압에 의해 트랜지스터(M2)는 온-상태(ON-state)가 되어 도통되고, 유기 발광 소자(OLED)는 발광하게 된다(발광 기간).
이러한 데이터 쓰기 기간 및 발광 기간을 반복하면서 각각의 트랜지스터(M1, M2, M3)는 특정한 바이어스 스트레스(bias stress)를 받게 된다. 이러한 바이어스 스트레스는 포지티브 바이어스 스트레스(positive bias stress) 및 네거티브 바이어스 스트레스(negative bias stress)로 구분될 수 있다.
이러한 바이어스 스트레스는 각각의 트랜지스터(M1, M2, M3)에 평균적으로 인가되는 전압의 극성에 따라 결정된다.
일반적으로, 데이터 쓰기 기간 보다 발광 기간이 더 길게 설정된다. 따라서 각각의 트랜지스터(M1, M2, M3)에 평균적으로 인가되는 전압의 극성은, 발광 기간에 인가되는 전압의 극성이 될 수 있다.
또한, 포지티브 또는 네거티브 바이어스 스트레스 여부를 결정하기 위해서는 드레인 전압(drain voltage)과 소스 전압(source voltage)의 차이(Vds), 게이트 전압(gate voltage)과 소스 전압(source voltage)의 차이(Vgs) 등을 고려한다. 하지만 게이트 전극에 평균적으로 인가되는 전압의 극성을 고려함으로써 결정할 수도 있다.
이하 본 발명에서는 N-채널형 트랜지스터(NMOS)를 예로 들어 설명하지만, P-채널형 트랜지스터(PMOS)의 경우에도 동일한 과정을 거쳐 본 발명의 특징이 적용될 수 있다.
아래에서는 트랜지스터(M1, M2, M3) 각각의 바이어스 스트레스의 유형을 판단한다.
트랜지스터(M1)는 드레인 전극에서 데이터선(DATA)으로부터 평균적으로 정극성의 전압을 인가받는다. 즉, 해당 화소 행 및 다른 화소 행에 인가되는 데이터 전압이 지속적으로 드레인 전극에 인가된다.
트랜지스터(M1)는 게이트 전극에서 스캔선(SCAN)으로부터 평균적으로 부극성의 전압을 인가받는다. 즉, 해당 화소 행의 데이터 쓰기 기간에서만 온-레벨인 정극성의 전압을 인가받고, 다른 화소 행의 데이터 쓰기 기간 및 발광 기간에서는 오프-레벨인 부극성의 전압을 인가받는다.
따라서, 트랜지스터(M1)는 네거티브 바이어스 스트레스 유형으로 판단할 수 있다.
트랜지스터(M2)의 드레인 전극에는 제1 전원(ELVDD)에서 트랜지스터(M3)의 강하 전압(drop voltage)을 제외한 전압이 인가되고, 소스 전극에는 제2 전원(ELVSS)에서 유기 발광 소자(OLED)에 인가되는 전압을 제외한 전압이 인가된다. 즉, 트랜지스터(M2)의 Vds는 평균적으로 정극성 전압이다.
트랜지스터(M2)의 게이트 전극과 소스 전극 사이의 전압은 대체적으로 데이터 전압과 제2 전원(ELVSS)의 차이일 수 있다. 즉, 트랜지스터(M2)의 Vgs는 평균적으로 정극성 전압이다.
따라서, 트랜지스터(M2)는 포지티브 바이어스 스트레스 유형으로 판단할 수 있다.
트랜지스터(M3)의 드레인 전극과 소스 전극 사이에 인가되는 전압은 대체적으로 제1 전원(ELVDD)과 제2 전원(ELVSS)의 차이일 수 있다. 즉, 트랜지스터(M3)의 Vds는 평균적으로 정극성 전압이다.
트랜지스터(M3)의 게이트 전극과 소스 전극 사이에 인가되는 전압은 대체적으로 발광 제어 신호의 온-레벨 전압과 제2 전원(ELVSS)의 차이일 수 있다. 즉, 트랜지스터(M3)의 Vgs는 평균적으로 정극성 전압이다.
따라서, 트랜지스터(M3)는 포지티브 바이어스 스트레스 유형으로 판단할 수 있다.
도 2의 화소 회로도에서 3개의 트랜지스터(M1, M2, M3)를 채용했기 때문에 3개의 트랜지스터(M1, M2, M3)의 바이어스 스트레스 유형만을 판단했지만, 6개, 7개, 8개 등의 트랜지스터를 포함하는 화소 회로의 경우에도 각각의 트랜지스터의 바이어스 스트레스 유형을 판단할 수 있다. 또한 보상 회로부가 추가되면, 이러한 보상 회로부를 구성하는 트랜지스터 또한 유형 판단이 가능하다.
또한 상술한 바이어스 스트레스 유형 판단 방법 이외에 다른 판단 방법이 사용될 수도 있다.
도 3은 본 발명의 한 실시예에 따른 화소 회로의 구성을 도시한 도면이다. 또한 도 4는 예시적인 더블 게이트 트랜지스터를 도시한 도면이다.
도 3의 화소 회로에서는, 도 2의 화소 회로를 구성하는 트랜지스터(M1, M2, M3)를, 바이어스 스트레스 유형에 따라 각각 트랜지스터(N1, N2, N3)로 대체하였다. 도 3의 화소 회로의 구동 방법은 도 2의 경우와 동일하므로 설명은 생략한다.
본 발명에서는 포지티브 바이어스 스트레스 유형의 트랜지스터(M2, M3)는 각각 더블 게이트(Double gate) 형태의 트랜지스터(N2, N3)로 대체되었다. 트랜지스터(N2, N3)는 탑 게이트(Top gate) 및 바텀 게이트(Bottom gate)를 각각 포함하나, 바텀 게이트는 플로팅(floating) 시키고, 제어 단자로서 탑 게이트를 사용한다.
또한 네거티브 바이어스 스트레스 유형의 트랜지스터(M1)는 더블 게이트 형태의 트랜지스터(N1)로 대체되었다. 트랜지스터(N1)는 탑 게이트 및 바텀 게이트를 포함하고, 탑 게이트와 바텀 게이트를 같은 노드로 전기적으로 연결하여 제어단자로 사용한다.
도 4에서는 예시적인 더블 게이트 트랜지스터의 구조를 도시한다.
도 4를 참조하면, 더블 게이트 트랜지스터는 기판(1000) 위에 적층되며, 바텀 게이트 전극(1100), 액티브 층(1300), 탑 게이트 전극(1500), 소스 전극(1700a), 드레인 전극(1700b) 및 기타 절연층(1200, 1400, 1600)으로 구성된다.
본 발명에서 포지티브 바이어스 스트레스 유형으로 판단되는 트랜지스터와 네거티브 바이어스 스트레스 유형으로 판단되는 트랜지스터는, 도 4에서와 같은 동일한 구조의 트랜지스터가 사용될 수 있다. 다만, 위에서 설명한 바와 같이, 버텀 게이트를 플로팅 시키는지, 탑 게이트와 같은 노드로 연결하는 지는 차이가 있다.
도 4는 예시적인 더블 게이트 구조의 트랜지스터이며, 다양한 형태의 더블 게이트 구조의 트랜지스터가 사용되어 본 발명의 특징을 구현할 수도 있다.
도 3 및 4와 같이, 바이어스 스트레스 유형이 포지티브인지 네거티브인지에 따라 트랜지스터의 종류를 결정함으로써, 표시 장치의 제조 후 사용에 있어서 트랜지스터의 열화가 경감된다.
즉, 열화가 일어나더라도 트랜지스터의 문턱전압 값의 변동 범위가 최소화되므로, 표시 장치의 구동에 문제가 없게 된다.
본 실시예에서는 유기 발광 표시 장치의 화소 회로를 근거로 들었지만, 액정 표시 장치의 화소 회로에도 하나 이상의 트랜지스터가 형성되므로, 액정 표시 장치에도 본 발명의 특징이 적용될 수 있다.
이하 도 5 내지 8에서는 상술한 바이어스 스트레스 유형에 따라 상술한 구성의 트랜지스터를 채용했을 때, 문턱전압 값의 변동 범위가 줄어든다는 효과를 뒷받침하기 위한 실험 결과를 도시한다.
도 5는 복수 종류의 박막 트랜지스터에 NBITS(Negative Bias Illumination Temperature Stress) 테스트를 3시간 동안 진행한 결과를 설명하기 위한 도면이다.
가로축은 실험에 사용된 트랜지스터의 종류, 세로축은 1nA의 전류가 통과할 때 문턱 전압(Vth)의 변동 정도를 의미한다.
가로축에서 Async라고 표기된 트랜지스터는 더블 게이트 트랜지스터이면서, 탑 게이트와 바텀 게이트에 각각 다른 전압이 인가되는 구성의 트랜지스터이다. 본 실험에서는 바텀 게이트를 제어 전극으로 하여 제어신호를 인가하고, 탑 게이트에는 고정 전압을 인가하였다. 고정 전압의 범위는 -8V 내지 +8V로서 가로축에 도시되어 있다.
Ref라고 표기된 트랜지스터는 바텀 싱글 게이트(bottom single gate) 구조의 트랜지스터이다.
Sync라고 표기된 트랜지스터는 더블 게이트 구조의 트랜지스터로서, 탑 게이트와 바텀 게이트가 같은 노드로 연결되어 동일한 제어신호가 인가되는 구조의 트랜지스터이다.
T-gate라고 표기된 트랜지스터는 더블 게이트 구조의 트랜지스터로서, 탑 게이트에 제어 신호가 인가되고, 바텀 게이트는 플로팅되는 구조의 트랜지스터이다.
B-gate라고 표기된 트랜지스터는 더블 게이트 구조의 트랜지스터로서, 바텀 게이트에 제어 신호가 인가되고, 탑 게이트는 플로팅되는 구조의 트랜지스터이다.
각 트랜지스터 별로 복수회 실험이 반복되었으며, 따라서 각 종류별 트랜지스터는 문턱 전압 변동의 표준 편차(시그마)값을 갖는다. 이러한 표준 편차값은 바(bar)의 길이로 도시되었다.
도 5를 참조하면 NBITS 실험 결과에서, B-gate 구조의 트랜지스터의 문턱전압 변동이 가장 작으므로, B-gate 구조가 바람직한 것을 알 수 있다.
도 6은 복수 종류의 박막 트랜지스터에 NBTS(Negative Bias Temperature Stress) 테스트를 3시간동안 진행한 결과를 설명하기 위한 도면이다.
가로축과 세로축에 대해서는 도 5에서 설명한 바와 같으므로, 설명을 생략한다.
도 6에서는 Sync 구조의 트랜지스터의 문턱전압 변동이 가장 작다. 따라서 Sync 구조의 트랜지스터가 바람직하다.
도 5와 6을 참조하면, 네거티브 바이어스 스트레스가 평균적으로 인가되는 트랜지스터는 B-gate 구조 또는 Sync 구조로 형성되면, 문턱전압 변동이 최소화됨을 알 수 있다. 트랜지스터가 사용되는 환경에 따라 B-gate 구조 또는 Sync 구조를 선택할 수 있다.
본 발명의 도 3에서는 Sync 구조의 트랜지스터(N1)를 사용하였다. Sync 구조의 문턱 전압은 B-gate 구조의 문턱전압 보다 높다. 따라서 Sync 구조의 트랜지스터를 턴 오프하는 것이 B-gate 구조의 트랜지스터를 턴 오프하는 것보다 용이하고, 오프 기간에서 Sync 구조의 누설 전류가 B-gate 구조의 누설 전류보다 작다. 또한 Sync 구조는 비록 문턱전압이 B-gate 구조보다 높지만, 탑 게이트와 바텀 게이트를 동시에 게이트로서 사용하므로, 실제로 구동에 필요한 에너지는 더 적은 장점이 있다.
도 7은 복수 종류의 박막 트랜지스터에 PBTS(Positive Bias Temperature Stress) 테스트를 3시간 동안 진행한 결과를 도시한다. 또한 도 8은 복수 종류의 박막 트랜지스터에 PBITS(Positive Bias Temperature Stress) 테스트를 3시간 동안 진행한 결과를 설명하기 위한 도면이다.
도 7 및 8의 세로축 및 가로축에 대해서는 도 5에서 설명한 바와 동일하므로 설명은 생략한다.
도 7 및 8을 참조하면, 포지티브 바이어스 스트레스가 평균적으로 인가되는 트랜지스터는 T-gate 구조로 형성되면, 문턱전압 변동이 최소화 됨을 알 수 있다. 따라서, 본 발명의 도 3에서는 T-gate 구조의 트랜지스터(N2, N3)를 사용하였다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 타이밍 제어부
200: 스캔 구동부
300: 데이터 구동부
400: 발광 제어부

Claims (9)

  1. 복수의 화소를 포함하고,
    상기 복수의 화소 각각은 제1 게이트 전극 및 제2 게이트 전극을 포함하는 적어도 두 개의 더블 게이트 트랜지스터를 포함하고,
    상기 적어도 두 개의 트랜지스터는 상기 제1 게이트 전극에 인가되는 전압에 의해 소스 전극과 드레인 전극 간의 도통이 제어되고,
    상기 적어도 두 개의 트랜지스터 각각의 상기 제2 게이트 전극과 상기 제1 게이트 전극의 전기적 연결은 상기 적어도 두 개의 트랜지스터 각각에 평균적으로 인가되는 전압의 극성에 따라 결정된
    표시 장치.
  2. 제1 항에 있어서,
    상기 적어도 두 개의 트랜지스터 각각에 평균적으로 인가되는 전압의 극성은
    상기 복수의 화소 각각의 발광부가 발광하는 발광 기간에 인가되는 전압의 극성인
    표시 장치.
  3. 제1 항에 있어서,
    상기 적어도 두 개의 트랜지스터 각각에 평균적으로 인가되는 전압의 극성은
    상기 적어도 두 개의 트랜지스터 각각의 상기 제1 게이트 전극에 평균적으로 인가되는 전압의 극성인
    표시 장치.
  4. 제1 항에 있어서,
    상기 적어도 두 개의 트랜지스터 각각에 평균적으로 인가되는 전압의 극성은
    상기 적어도 두 개의 트랜지스터가 N-채널형 트랜지스터일 때, 상기 적어도 두 개의 트랜지스터 각각의 상기 제1 게이트 전극에 평균적으로 인가되는 전압과 상기 소스 전극에 평균적으로 인가되는 전압의 차에 의해 결정되는
    표시 장치.
  5. 제4 항에 있어서,
    상기 제2 게이트 전극의 전기적 연결 구성은
    플로팅된 제1 구성 또는 상기 제1 게이트 전극과 동일한 전압을 갖도록 연결된 제2 구성인
    표시 장치.
  6. 제5 항에 있어서,
    상기 제2 게이트 전극의 전기적 연결 구성은
    상기 적어도 두 개의 트랜지스터 각각에 평균적으로 인가되는 전압의 극성이 정극성이면 상기 제1 구성이고,
    상기 적어도 두 개의 트랜지스터 각각에 평균적으로 인가되는 전압의 극성이 부극성이면 상기 제2 구성인
    표시 장치.
  7. 제6 항에 있어서,
    상기 제1 게이트 전극은 탑 게이트 전극이고, 상기 제2 게이트 전극은 바텀 게이트 전극인
    표시 장치.
  8. 제7 항에 있어서,
    상기 복수의 화소 각각에 대응하는 데이터 전압을 공급하는 데이터 구동부; 및
    상기 복수의 화소 각각에 대응하는 스캔 전압을 공급하는 스캔 구동부를 더 포함하고,
    상기 스캔 전압이 제1 게이트 전극에 인가되고, 상기 데이터 전압이 드레인 전극에 인가되는 스위칭 트랜지스터는 상기 제2 구성이고,
    상기 데이터 전압에 대응되는 전압이 제1 게이트 전극에 인가되는 구동 트랜지스터는 상기 제1 구성인
    표시 장치.
  9. 제8 항에 있어서,
    상기 복수의 화소 각각에 대응하는 발광 제어 신호를 공급하는 발광 제어부를 더 포함하고,
    상기 발광 제어 신호가 제1 게이트 전극에 인가되고, 제1 전원이 일단에 연결되는 발광 제어 트랜지스터는 제1 구성인
    표시 장치.
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