KR20160110794A - 산화물 반도체 소자 - Google Patents
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Abstract
본 발명은 기판, 상기 기판 상의 제 1 게이트 전극, 상기 제 1 게이트 전극 상의 제 1 절연층, 상기 제 1 절연층 상의 채널층, 상기 제 1 절연층 상에 배치되되, 상기 채널층을 사이에 두고 상호 이격되는 소스 전극 및 드레인 전극, 상기 소스 전극과 상기 드레인 전극과 상기 채널층을 덮는 제 2 절연층, 상기 제 2 절연층 상의 제 2 게이트 전극, 및 상기 제 1 절연층과 상기 채널층 사이의 터널링 절연층을 포함할 수 있다.
상기 제 1 및 제 2 게이트 전극들 각각은 평면적 관점에서 상기 채널층과 오버랩될 수 있다.
상기 터널링 절연층은 그의 하부에 상기 제 1 절연층과 접하는 나노 파티클들을 포함할 수 있다.
상기 제 1 및 제 2 게이트 전극들 각각은 평면적 관점에서 상기 채널층과 오버랩될 수 있다.
상기 터널링 절연층은 그의 하부에 상기 제 1 절연층과 접하는 나노 파티클들을 포함할 수 있다.
Description
본 발명은 산화물 반도체 소자에 관한 것으로, 더욱 상세하게는 나노 파티클들을 포함하는 산화물 반도체 트랜지스터에 관한 것이다.
최근 투명 소자 및 웨어러블 기기를 위한 플랙서블 소자 등이 주목을 받으면서, 관련 분야에 대한 연구가 활발히 진행되고 있다. 따라서, 투명소자 또는 플랙서블 소자를 위한 메모리 소자의 개발이 요구되고 있다. 현재 주로 사용되고 있는 비휘발성 메모리 소자는 플래시 메모리 소자이다. 플래시 메모리 소자는 신뢰성의 문제 때문에 고집적에 한계가 있으며, 실리콘 기판 상에 제작되기 때문에 다양한 소자로의 응용이 어렵다.
실리콘 반도체의 경우, 비정질 실리콘(amorphous silicon)은 전하 모빌리티가 낮아 고성능에 한계가 있다. 다결정 실리콘(polysilicon)은 전하 모빌리티는 높으나 균일도가 낮고 가격이 비싸 대형화에 한계가 있다. 이에 최근에는 원가가 저렴하고 균일도 및 전하 모빌리티가 높은 산화물 반도체에 대한 연구가 진행되고 있다. 산화물 반도체를 이용한 비휘발성 메모리 소자의 경우 유리 기판 또는 플렉서블 기판 상에서 공정이 가능하다. 또한, 산화물 반도체는 전하 모빌리티와 가시광 투과성이 높아 다양한 응용분야로 적용이 기대되고 있다.
본 발명이 해결하고자 하는 과제는 저온공정이 가능하고, 플렉서블 기판 상에 공정이 가능한 투명 산화물 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 나노 파티클들을 이용한 메모리 박막 트랜지스터 및, 이를 활용한 메모리 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 일 실시예에 따른 산화물 반도체 소자는 기판, 상기 기판 상의 제 1 게이트 전극, 상기 제 1 게이트 전극 상의 제 1 절연층, 상기 제 1 절연층 상의 채널층, 상기 제 1 절연층 상에 배치되되, 상기 채널층을 사이에 두고 상호 이격되는 소스 전극 및 드레인 전극, 상기 소스 전극과 상기 드레인 전극과 상기 채널층을 덮는 제 2 절연층, 상기 제 2 절연층 상의 제 2 게이트 전극, 및 상기 제 1 절연층과 상기 채널층 사이의 터널링 절연층을 포함할 수 있다.
상기 제 1 및 제 2 게이트 전극들 각각은 평면적 관점에서 상기 채널층과 오버랩될 수 있다.
상기 터널링 절연층은 그의 하부에 상기 제 1 절연층과 접하는 나노 파티들을 포함할 수 있다.
본 발명의 일 실시예에 따른 산화물 반도체 소자는 스위칭 트랜지스터 및 메모리 트랜지스터가 공통의 채널층 갖고 적층되어 고집적화에 유리하다. 본 발명의 일 실시예에 따른 산화물 반도체 소자는 전하 트랩을 위하여 나노 파티클들을 사용하며, 이는 전하 트랩 특성 향상에 기여한다. 또한, 본 발명의 일 실시예에 따른 산화물 반도체 소자는 균일성 및 기억(retention) 특성이 향상 되고, 스케일링 다운에 유리하다.
도 1은 본 발명의 일 실시예에 따른 산화물 반도체 소자를 설명하기 위한 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 산화물 반도체 소자의 제조 과정을 설명하기 위한 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 산화물 반도체 소자를 포함하는 반도체 메모리 장치의 일 예를 나타내는 개략적인 블록도이다.
도 8은 도 7의 메모리 셀 어레이의 단위 셀을 설명하기 위한 회로도이다.
도 9는 본 발명의 일 실시예에 따른 산화물 반도체 소자를 포함하는 반도체 메모리 장치의 다른 예를 나타내는 개략적인 블록도이다.
도 10은 본 발명의 일 실시예에 따른 산화물 반도체 소자를 포함하는 복합 소자를 설명하기 위한 단면도이다.
도 11은 도 9의 표시 영역의 단위 셀을 설명하기 위한 회로도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 산화물 반도체 소자의 제조 과정을 설명하기 위한 단면도들이다.
도 7은 본 발명의 일 실시예에 따른 산화물 반도체 소자를 포함하는 반도체 메모리 장치의 일 예를 나타내는 개략적인 블록도이다.
도 8은 도 7의 메모리 셀 어레이의 단위 셀을 설명하기 위한 회로도이다.
도 9는 본 발명의 일 실시예에 따른 산화물 반도체 소자를 포함하는 반도체 메모리 장치의 다른 예를 나타내는 개략적인 블록도이다.
도 10은 본 발명의 일 실시예에 따른 산화물 반도체 소자를 포함하는 복합 소자를 설명하기 위한 단면도이다.
도 11은 도 9의 표시 영역의 단위 셀을 설명하기 위한 회로도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 면(또는 층)이 다른 면(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 면(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 면(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 면들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 면들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 면(또는 층)을 다른 영역 또는 면(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서의 제 1 면으로 언급된 면이 다른 실시예에서는 제 2 면으로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예들은 그것의 상보적인 실시예들도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
본 발명의 실시예들에 따른 산화물 반도체 소자는 탑 게이트 구조를 갖는 스위칭 트랜지스터와 버텀 게이트 구조를 갖는 메모리 트랜지스터가 공통의 채널층, 소스 전극 및 드레인 전극을 갖도록 수직 적층된 듀얼 게이트 트랜지스터에 관한 것이다. 이하 도면들을 참조하여 자세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 산화물 반도체 소자(10)을 설명하기 위한 단면도이다. 도 1을 참조하여, 기판(110)이 제공된다. 기판(110)은 투명 기판일 수 있다. 예를 들어, 기판(110)은 유리, 또는 플라스틱 기판을 포함할 수 있다. 이와 달리, 기판(110)은 그의 상면에 절연막이 배치된 실리콘 기판을 포함할 수 있다.
기판(110) 상에 제 1 게이트 전극(121)이 배치될 수 있다. 일 실시예에서, 제 1 게이트 전극(121)은 금속 박막을 포함할 수 있다. 예를 들어, 제 1 게이트 전극(121)은 Al, Mo, Cr, Cu, Ti, Au, Pt 및 W 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 제 1 게이트 전극(121)은 투명 전도성 산화물(TCO, transparent conductive oxide)을 포함할 수 있다. 예를 들어, 제 1 게이트 전극(121)은 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 AZO(aluminum-doped zinc oxide)를 포함할 수 있다.
기판(110) 상에 제 1 절연층(131)이 배치될 수 있다. 제 1 절연층(131)은 제 1 게이트 전극(121)의 측벽 및 상면을 덮을 수 있다. 제 1 절연층(131)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전체 물질 중에서 적어도 하나를 포함할 수 있다. 고유전체 물질은 알루미늄 산화물(Al2O3), 하프늄산화물(HfO2), 하프늄알루미늄산화물(HfAlO), 하프늄실리콘산화물(HfSiO), 하프늄실리콘질산화물(HfSiON), 지르코늄산화물(ZrO2) 또는 탄탈륨 산화물(Ta2O5) 중에서 적어도 하나를 포함할 수 있다.
제 1 절연층(131) 상에 터널링 절연층(151)이 배치될 수 있다. 터널링 절연층(151)은 수직적으로 제 1 게이트 전극(121)과 오버랩될 수 있다. 터널링 절연층(151)의 두께는 산화물 반도체 소자(10)의 특성(예를 들어, 제 1 게이트 전극(121)에 인가되는 프로그램 전압의 구동범위)에 따라 조절될 수 있다. 일 예로, 터널링 절연층(151)은 0.5 내지 100nm의 두께를 가질 수 있다. 바람직하게, 터널링 절연층(151)은 1 내지 10nm의 두께를 가질 수 있다. 터널링 절연층(151)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전체 물질 중에서 적어도 하나를 포함할 수 있다. 고유전체 물질은 알루미늄 산화물(Al2O3), 하프늄산화물(HfO2), 하프늄알루미늄산화물(HfAlO), 하프늄실리콘산화물(HfSiO), 하프늄실리콘질산화물(HfSiON) 또는 지르코늄산화물(ZrO2) 중에서 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 터널링 절연층(151)은 실리콘산화막/실리콘질화막/실리콘산화막으로 적층된 ONO (Oxide-Nitride-Oxide) 구조를 가질 수 있다.
터널링 절연층(151) 내에 나노 파티클들(140)이 배치될 수 있다. 나노 파티클들(140)은 제 1 절연층(131)과 터널링 절연층(151) 사이의 계면에 접하여, 불연속적으로 배치될 수 있다. 즉, 나노 파티클들(140)은 서로 연결되지 않은 고립된 아일랜드 형태로 배치될 수 있다. 나노 파티클들(140) 각각은 구형 또는 반구형 형상을 가질 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 나노 파티클들(140)은 전하를 축적할 수 있다. 예를 들어, 제 1 게이트 전극(121)에 전압이 인가되면, 나노 파티클들(140)에 전하가 트랩될 수 있다. 나노 파티클들(140)의 크기가 작고 균일할수록, 나노 파티클들(140) 각각에 축적되는 전하는 균일할 수 있다. 나노 파티클들(140)은 1 내지 200nm의 직경을 가질 수 있다. 보다 바람직하게, 나노 파티클들(140)은 1 내지 10nm의 직경을 가질 수 있다. 나노 파티클들(140)은 금속일 수 있다. 예를 들어, 나노 파티클들(140)은 Au, Ag 또는 Pt을 포함할 수 있다.
터널링 절연층(151) 상에 채널층(161)이 배치될 수 있다. 채널층(161)은 수직적으로 제 1 게이트 전극(121)과 오버랩될 수 있다. 일 실시예에 따르면, 채널층(161)은 터널링 절연층(151)의 측벽들과 정렬되는 측벽들을 가질 수 있다. 채널층(161)은 도핑되거나 비도핑된 산화물 반도체를 포함할 수 있다. 산화물 반도체는 In, Zn, Sn 및 Ga 중에서 선택된 적어도 하나의 금속을 포함하는 산화물일 수 있다. 일 예로, 채널층(161)은 인듐 산화물, 아연 산화물, 주석 산화물, 갈륨 산화물, 아연 주석 산화물, 인듐 아연 산화물, 갈륨 아연 산화물, 인듐 아연 주석 산화물 또는 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide) 중 적어도 하나를 포함할 수 있다. 채널층(161)이 도핑된 산화물 반도체인 경우, 채널층(161)은 Al, Li 또는 Na과 같은 원소를 더 포함할 수 있다.
제 1 절연층(131) 상에 소스 전극(171) 및 드레인 전극(172)이 배치될 수 있다. 소스 전극(171) 및 드레인 전극(172)은 채널층(161)의 양측에 배치될 수 있다. 즉, 소스 전극(171) 및 드레인 전극(172)은 채널층(161)을 사이에 두고 서로 이격될 수 있다. 소스 전극(171) 및 드레인 전극(172) 각각은 터널링 절연층(151)의 측벽 및 채널층(161)의 측벽을 덮으며, 채널층(161)의 상면 상으로 연장될 수 있다. 평면적 관점에서, 소스 전극(171) 및 드레인 전극(172) 각각은 제 1 게이트 전극(121)과 부분적으로 오버랩될 수 있다. 일 실시예에 있어서, 소스 전극(171) 및 드레인 전극(172)은 금속 박막을 포함할 수 있다. 예를 들어, 소스 전극(171) 및 드레인 전극(172)은 Al, Mo, Cr, Cu, Ti, Au, Pt 및 W 중 적어도 하나를 포함할 수 있다. 다른 실시예에 있어서, 소스 전극(171) 및 드레인 전극(172)은 투명 전도성 산화물을 포함할 수 있다. 예를 들어, 소스 전극(171) 및 드레인 전극(172)은 ITO, IZO 또는 AZO를 포함할 수 있다.
제 1 절연층(131) 상에 채널층(161), 소스 전극(171) 및 드레인 전극(172)을 덮는 제 2 절연층(132)이 배치될 수 있다. 제 2 절연층(132)은 제 1 절연층(131)과 동일한 물질을 포함할 수 있다. 즉, 제 2 절연층(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전체 물질 중에서 적어도 하나를 포함할 수 있다. 고유전체 물질은 알루미늄 산화물(Al2O3), 하프늄산화물(HfO2), 하프늄알루미늄산화물(HfAlO), 하프늄실리콘산화물(HfSiO), 하프늄실리콘질산화물(HfSiON), 지르코늄산화물(ZrO2) 또는 탄탈륨 산화물(Ta2O5) 중에서 적어도 하나를 포함할 수 있다.
제 2 절연층(132) 상에 제 2 게이트 전극(122)이 배치될 수 있다. 제 2 게이트 전극(122)은 수직적으로 채널층(161)과 오버랩될 수 있다. 제 2 게이트 전극(122)은 제 1 게이트 전극(121)과 동일한 물질을 포함할 수 있다. 일 실시예에서, 제 2 게이트 전극(122)은 금속 박막을 포함할 수 있다. 예를 들어, 제 2 게이트 전극(122)은 Al, Mo, Cr, Cu, Ti, Au, Pt 및 W 중 적어도 하나를 포함할 수 있다. 다른 실시예에서, 제 2 게이트 전극(122)은 투명 전도성 산화물(TCO, transparent conductive oxide)을 포함할 수 있다. 예를 들어, 제 2 게이트 전극(122)은 ITO(indium tin oxide), IZO(indium zinc oxide) 또는 AZO(aluminum-doped zinc oxide)를 포함할 수 있다.
도시하지는 않았지만, 채널층(161)과 제 2 절연층(132) 사이에 식각 정지층(etch stop layer, 미도시)이 게재될 수 있다. 소스 전극(171) 및 드레인 전극(172)의 패터닝 시, 식각 정지층(미도시)은 식각 에천트로 인한 채널층(161)의 손상을 막을 수 있다. 식각 정지층(미도시)은 일 예로, 실리콘 산화물을 포함할 수 있다. 이에 더해, 제 2 절연층(132) 상에 전극 패드들(미도시)이 배치될 수 있다. 전극 패드들(미도시)은 콘택 플러그들(미도시)을 통해 소스 전극(171), 드레인 전극(172), 제 1 게이트 전극(121) 및 제 2 게이트 전극(122)에 각각 연결될 수 있다. 콘택 플러그들(미도시) 및 전극 패드들(미도시)은 도전 물질을 포함할 수 있다.
이하에서 본 발명의 일 실시예에 따른 산화물 반도체 소자(10)의 제조 방법을 설명한다. 도 2 내지 도 6은 본 발명의 일 실시예에 따른 산화물 반도체 소자(10)의 제조 과정을 설명하기 위한 단면도들이다.
도 2를 참조하여, 기판(110) 상에 제 1 게이트 전극(121)이 형성될 수 있다. 일 실시예에 따르면, 제 1 게이트 전극(121)은 기판(110) 상에 제 1 도전층을 형성한 후 이를 패터닝 하여 형성될 수 있다. 제 1 도전층은 일 예로, 금속 박막 또는 투명 전도성 산화물을 포함할 수 있다. 예를 들어, 제 1 도전층은 스퍼터링과 같은 증착 공정을 통해 형성될 수 있다.
도 3을 참조하여, 기판(110) 상에 제 1 절연층(131)이 형성될 수 있다. 제 1 절연층(131)은 제 1 게이트 전극(121)의 측벽 및 상면을 덮도록 형성될 수 있다. 제 1 절연층(131)은 실리콘 산화물, 실리콘 산화질화물, 및 고유전체 물질 중에서 적어도 하나를 포함할 수 있다. 고유전체 물질은 알루미늄 산화물(Al2O3), 하프늄산화물(HfO2), 하프늄알루미늄산화물(HfAlO), 하프늄실리콘질산화물(HfSiON), 하프늄실리콘산화물(HfSiO), 지르코늄산화물(ZrO2) 또는 탄탈륨 산화물(Ta2O5) 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 제 1 절연층(131)은 원자층 증착법(ALD) 또는 CVD와 같은 증착공정에 의해 형성될 수 있다.
이 후, 나노 파티클들(140)이 제 1 절연층(131) 상에 형성될 수 있다. 나노 파티클들(140)은 제 1 절연층(131)과 접하여, 불연속적으로 배치되도록 형성될 수 있다. 즉, 나노 파티클들(140)은 서로 연결되지 않은 고립된 아일랜드 형태로 형성될 수 있다.
도 4를 참조하여, 제 1 절연층(131) 상에 예비 터널링 절연층(152), 및 예비 채널층(162)이 순차적으로 형성될 수 있다. 예를 들어, 예비 터널링 절연층(152)은 원자층 증착법(ALD) 또는 CVD 공정을 통해 형성될 수 있다. 예를 들어, 예비 채널층(162)은 원자층 증착법(ALD), CVD 또는 스퍼터링 공정을 통해 형성될 수 있다. 예비 터널링 절연층(152)은 나노 파티클들(140)을 덮을 수 있다.
도 5를 참조하여, 예비 터널링 절연층(152) 및 예비 채널층(162)으로부터 각각 터널링 절연층(151) 및 채널층(161)이 형성될 수 있다. 일 실시예에 따르면, 터널링 절연층(151) 및 채널층(161)은 예비 채널층(162) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 예비 터널링 절연층(152) 및 예비 채널층(162)을 순차적으로 식각하여 형성될 수 있다. 평면적 관점에서, 터널링 절연층(151) 및 채널층(161)은 제 1 게이트 전극(121)과 오버랩되도록 패터닝될 수 있다. 식각 공정 동안, 마스크 패턴(미도시)에 의해 노출되는 나노 파티클들(140)이 함께 제거될 수 있다. 이후, 도시하지는 않았지만, 채널층(161) 상에 식각 정지층(미도시)을 형성될 수 있다. 식각 정지층(미도시)은 일 예로, 실리콘 산화물을 포함할 수 있다.
도 6을 참조하여, 제 1 절연층(131) 상에 소스 전극(171) 및 드레인 전극(172)을 형성될 수 있다. 일 실시예에 따르면, 소스 전극(171) 및 드레인 전극(172)은, 제 1 절연층(131) 상에 채널층(161)을 덮는 제 2 도전층을 형성한 후 이를 패터닝 하여 형성될 수 있다. 제 2 도전층은 제 1 도전층과 동일한 물질 및 동일한 방법으로 형성될 수 있다. 즉, 제 2 도전층은 일 예로, 금속 박막 또는 투명 전도성 산화물을 포함할 수 있다. 또한, 제 2 도전층은 일 예로, 스퍼터링과 같은 증착 공정을 통해 형성될 수 있다. 이와 같이 형성된 소스 전극(171) 및 드레인 전극(172)은 채널층(161)을 사이에 두고 서로 이격될 수 있다.
다시 도 1을 참조하여, 채널층(161), 소스 전극(171) 및 드레인 전극(172) 상에 제 2 절연층(132)이 형성될 수 있다. 제 2 절연층(132)은 채널층(161)의 상면과, 소스 전극(171) 및 드레인 전극(172)의 상면 및 측벽을 덮도록 형성될 수 있다. 제 2 절연층(132)은 제 1 절연층(131) 동일 물질 및 동일 방법으로 형성될 수 있다. 즉, 제 2 절연층(132)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전체 물질 중에서 적어도 하나를 포함할 수 있으며, 원자층 증착법(ALD) 및 CVD와 같은 증착공정에 의해 형성될 수 있다.
제 2 절연층(132) 상에 제 2 게이트 전극(122)이 형성될 수 있다. 일 실시예에 따르면, 제 2 게이트 전극(122)은 제 2 절연층(132) 상에 제 3 도전층을 형성한 후 이를 패터닝 하여 형성될 수 있다. 제 3 도전층은 제 1 도전층과 동일 물질 및 동일 방법으로 형성될 수 있다. 즉, 제 3 도전층은 일 예로, 금속 박막 또는 투명 전도성 산화물을 포함할 수 있다. 또한, 제 3 도전층은 일 예로, 스퍼터링과 같은 증착 공정을 통해 형성될 수 있다. 평면적 관점에서, 제 2 게이트 전극(122)은 채널층(161)과 오버랩 되도록 형성될 수 있다.
도시하지는 않았지만, 제 2 절연층(132) 상에 전극 패드들(미도시)이 형성될 수 있다. 전극 패드들(미도시)은 콘택 플러그들(미도시)을 통해 소스 전극(171), 드레인 전극(172), 제 1 게이트 전극(121) 및 제 2 게이트 전극(122)과 각각 연결될 수 있다.
이하에서 본 발명의 일 실시예에 따른 산화물 반도체 소자(10)의 구동을 설명한다.
먼저, 본 발명의 일 실시예에 따른 산화물 반도체 소자(10)가 메모리 트랜지스터로 구동될 때의 프로그램/소거 동작이 설명된다. 도 1을 참조하여, 제 1 게이트 전극(121)에 양의 프로그램 전압 Vp가 인가되는 경우, 제 1 게이트 전극(121)에 인가된 양의 전압에 의해, 채널층(161) 하부에 전자가 모일 수 있다. 전자는 게이트 필드에 의해 터널링 절연층(151)을 터널링하여 이동할 수 있다. 터널링 된 전자는 나노 파티클들(140)에 트랩될 수 있다. 이때, 제 1 절연층(131)은 나노 파티클들(140)에 트랩된 전자들이 제 1 게이트 전극(121)으로 터널링되지 않도록 차단할 수 있다. 전자들은 Vp가 제거된 후에도 나노 파티클들(140)에 트랩된 상태를 유지할 수 있다. 나노 파티클들(140)에 트랩된 전자에 의해, 산화물 반도체 소자(10)의 문턱 전압 Vth(threshold voltage)는 양의 값으로 변할 수 있다. 제 1 게이트 전극(121)에 인가되는 Vp의 크기에 따라 나노 파티클들(140)에 축적되는 전하의 양을 정량적으로 조절할 수 있다. 따라서, 본 발명의 일 실시예에 따른 산화물 반도체 소자(10)는 저장되는 전자의 양을 조절함으로써 정보를 저장할 수 있다. 제 1 게이트 전극(121)에 음의 소거 전압 Ve(erase voltage)이 인가되는 경우, 나노 파티클들(140)에 트랩된 전자는 제 1 게이트 전극(121)에 인가된 음의 전압에 의해 채널층(161)으로 터널링 절연층(151)을 터널링하여 이동할 수 있다. 전자들의 이동으로 인해, 산화물 반도체 소자(10)의 Vth는 음의 값으로 변할 수 있다.
산화물 반도체 소자(10)의 프로그램/소거 동작이 수행될 때, 제 2 게이트 전극(122)에 전압을 추가로 인가하여 산화물 반도체 소자(10)의 Vth 변화를 제어할 수 있다. 일 실시예에 따르면, 제 1 게이트 전극(121)에 양의 프로그램 전압 Vp가 인가되는 동안, 제 2 게이트 전극(122)에 음의 전압을 인가될 수 있다. 이때, 제 2 게이트 전극(122)에 인가된 음의 전압에 의해 더 큰 전계가 형성될 수 있다. 이로 인해, 나노 파티클들(140)에 트랩되는 전하의 양이 증가하여, Vth의 변화량이 증가할 수 있다.
다른 실시예에 따르면, 제 1 게이트 전극(121)에 양의 프로그램 전압 Vp가 인가되는 동안, 제 2 게이트 전극(122)에 양의 전압이 인가될 수 있다. 이때, 제 2 게이트 전극(122)에 인가된 양의 전압에 의해 더 작은 전계가 형성될 수 있다. 이로 인해, 나노 파티클들(140)에 트랩되는 전하의 양이 감소하여, Vth의 변화량이 감소할 수 있다. 따라서, 산화물 반도체 소자(10)는 multi-Vth 프로그램이 가능할 수 있다. 즉, 산화물 반도체 소자(10)는 저전력소자(LP: Low power) 및 고성능소자(HP: High performance)로서 동시에 사용이 가능하다.
다음으로, 산화물 반도체 소자(10)가 스위칭 트랜지스터로 작동되는 경우에 대해 설명한다. 도 1을 다시 참조하여, 제 2 게이트 전극(122)에 양 또는 음의 전압이 인가되는 경우, 제 2 게이트 전극(122)에 인가된 전압에 의해, 전하들(즉, 전자 또는 정공)이 채널층(161)의 상부로 이동할 수 있다. 채널층(161)의 상부에 집중된 전하에 의해, 채널층(161) 상부에 채널 영역이 형성될 수 있다. 채널 영역이 채널층(161)의 상부에 형성되기 때문에, 채널 영역은 나노 파티클들(140)에 트랩된 전하의 영향이 적을 수 있다. 이 때, 채널층(161)의 두께에 따라 트랩된 전하의 영향을 달라질 수 있다. 예를 들어, 채널층(161)의 두께가 두꺼울 경우, 채널층(161)의 상부에 형성되는 채널 영역, 및 전하들이 트랩된 나노 파티클들(140) 사이의 거리가 멀어질 수 있다. 이로 인해, 트랩된 전하의 영향이 줄어들 수 있다.
도 7은 본 발명의 일 실시예에 따른 산화물 반도체 소자(10)를 포함하는 반도체 메모리 장치의 일 예를 나타내는 개략적인 블록도이다. 도 8은 도 7의 메모리 셀 어레이의 단위 셀을 설명하기 위한 회로도이다.
도 7 및 8을 참조하여, 반도체 메모리 장치는 메모리 셀 어레이 영역(cell region, CR) 및 주변 회로 영역(peripheral region, PR)을 포함할 수 있다. 메모리 셀 어레이 영역(CR)에는 복수의 메모리 셀들 및 상기 메모리 셀들로의 전기적 연결을 위한 비트라인들(BL) 및 워드라인들(WL)이 배치될 수 있다. 복수의 메모리 셀들은 메모리 셀 트랜지스터들을 포함할 수 있다. 주변 회로 영역(PR)에는 상기 메모리 셀들의 구동을 위한 회로들이 배치될 수 있다. 일 예로, 주변 회로 영역(PR)은 디코딩 회로 영역 및 센스 앰프 영역 등을 포함할 수 있다. 즉, 주변 회로 영역(PR)에는 메모리 셀 어레이 영역(CR)의 메모리 셀 트랜지스터들과 전기적으로 연결되는 주변 회로 트랜지스터들이 배치될 수 있다. 본 발명의 일 실시예에 따른 산화물 반도체 소자(10)는 메모리 셀 어레이 영역(PR)의 메모리 셀 트랜지스터 및, 주변 회로 영역(PR)의 주변 회로 트랜지스터를 구성할 수 있다. 산화물 반도체 소자(10)가 메모리 셀 트랜지스터를 구성하는 경우, 산화물 반도체 소자(10)는 메모리 트랜지스터로 구동될 수 있다. 산화물 반도체 소자(10)가 주변 회로 트랜지스터를 구성하는 경우, 산화물 반도체 소자(10)는 스위칭 트랜지스터로 구동될 수 있다.
도 9는 본 발명의 일 실시예에 따른 산화물 반도체 소자를 포함하는 반도체 메모리 장치의 다른 예를 나타내는 개략적인 블록도이다. 도 10은 본 발명의 일 실시예에 따른 산화물 반도체 소자를 포함하는 복합 소자를 설명하기 위한 단면도이다. 도 11은 도 9의 표시영역의 단위 셀을 설명하기 위한 회로도이다. 도 10 및 도 11은 본 발명의 일 실시예에 따른 산화물 반도체 소자가 하이브리드 회로를 구성하여 AMOLED 디스플레이에 적용되는 활용예이다.
도 9 내지 도 11을 참조하여, 본 발명의 일 실시예에 따른 산화물 반도체 소자를 포함하는 반도체 메모리 장치는 표시 영역(display region, DR) 및 주변 회로 영역들(peripheral region, PR)을 포함할 수 있다. 표시 영역(DR)에는 유기 발광 다이오드(OLED) 및 복합 소자가 배치될 수 있다. 복합 소자는 스위칭 트랜지스터(M1), 및 메모리 트랜지스터(M2)를 포함할 수 있다. 주변 회로 영역(PR)에는 표시 영역(DR)의 트랜지스터들과 전기적으로 연결되는 주변 회로 트랜지스터들이 배치될 수 있다. 스위칭 트랜지스터(M1), 및 메모리 트랜지스터(M2)는 두 개의 산화물 반도체 소자가 결합되어 구성된 것일 수 있다. 즉, 스위칭 트랜지스터로 구동되도록 구성된 하나의 산화물 반도체 소자와, 메모리 트랜지스터로 구동되도록 구성된 다른 하나의 산화물 반도체 소자가 각각 스위칭 트랜지스터(M1) 및 메모리 트랜지스터(M2)를 구성할 수 있다. 이 때, 스위칭 트랜지스터(M1)의 드레인 전극(172a)은 메모리 트랜지스터(M2)의 제 1 게이트 전극(121b)에 연결될 수 있다. 그 외, 스위칭 트랜지스터(M1)의 다른 구성들 및 메모리 트랜지스터(M2)의 다른 구성들은 도 1을 참조하여 설명한 바와 동일/유사할 수 있다.
스위칭 트랜지스터(M1)는 신호들(예를 들어, 데이터 신호 또는 스캔 신호)을 이용하여 메모리 트랜지스터(M2)에 정보를 저장할 수 있다. 예를 들어, 스위칭 트랜지스터(M1)의 제 2 게이트 전극(122a)에 스캔 신호(VSCAN)이 인가되는 경우, 채널층(161a)에 채널 영역이 형성될 수 있다. 소스 전극(171a) 및 드레인 전극(172a) 사이에 형성된 채널을 통해 데이터 신호(VDATA)가 메모리 트랜지스터(M2)의 제 1 게이트 전극(121b)에 인가될 수 있다. 이때, 메모리 트랜지스터(M2)의 제 1 게이트 전극(121b)에 인가되는 데이터 신호(VDATA)가 메모리 트렌지스터(M2)에 저장될 수 있다. 즉, 메모리 트랜지스터(M2)의 제 1 게이트 전극(121b)에 인가되는 데이터 신호(VDATA)에 의해 메모리 트랜지스터(M2)의 나노 파티클들(140b)에 정보가 저장되고, Vth가 설정될 수 있다. 이로 인해, 외부에서 주기적으로 refresh 데이터를 인가해주지 않아도, 비휘발성 메모리 특성에 의해 데이터정보가 메모리 트랜지스터(M2)에 저장될 수 있다. 따라서, 메모리 트랜지스터(M2)는 연속적인 신호의 refresh가 없어도 스캔 신호(VSCAN)가 한 프레임을 도는 동안 OLED 소자가 동작하도록 전압을 유지할 수 있다. 이로 인해, 메모리 트랜지스터(M2)는 신호의 refresh가 없는 동안, 소비 전력을 감소하는 효과를 가질 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판
121: 제 1 게이트 전극
122: 제 2 게이트 전극 131: 제 1 절연층
132: 제 2 절연층 140: 나노 파티클들
151: 터널링 절연층 161: 채널층
171: 소스 전극 172: 드레인 전극
122: 제 2 게이트 전극 131: 제 1 절연층
132: 제 2 절연층 140: 나노 파티클들
151: 터널링 절연층 161: 채널층
171: 소스 전극 172: 드레인 전극
Claims (1)
- 기판;
상기 기판 상의 제 1 게이트 전극;
상기 제 1 게이트 전극 상의 제 1 절연층;
상기 제 1 절연층 상의 채널층;
상기 제 1 절연층 상에 배치되되, 상기 채널층을 사이에 두고 상호 이격되는 소스 전극 및 드레인 전극;
상기 소스 전극, 상기 드레인 전극 및 상기 채널층을 덮는 제 2 절연층;
상기 제 2 절연층 상의 제 2 게이트 전극; 및
상기 제 1 절연층과 상기 채널층 사이의 터널링 절연층을 포함하되,
평면적 관점에서, 상기 제 1 및 제 2 게이트 전극들 각각은 상기 채널층과 오버랩되고,
상기 터널링 절연층은 그의 하부에 상기 제 1 절연층과 접하는 나노 파티클들을 포함하는 산화물 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150034586A KR20160110794A (ko) | 2015-03-12 | 2015-03-12 | 산화물 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150034586A KR20160110794A (ko) | 2015-03-12 | 2015-03-12 | 산화물 반도체 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160110794A true KR20160110794A (ko) | 2016-09-22 |
Family
ID=57102425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150034586A KR20160110794A (ko) | 2015-03-12 | 2015-03-12 | 산화물 반도체 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20160110794A (ko) |
-
2015
- 2015-03-12 KR KR1020150034586A patent/KR20160110794A/ko unknown
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