KR20160110595A - 저장 장치, 그것을 포함하는 호스트 시스템, 및 그것의 맵 테이블 업데이트 방법 - Google Patents

저장 장치, 그것을 포함하는 호스트 시스템, 및 그것의 맵 테이블 업데이트 방법 Download PDF

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Abstract

본 발명에 따른 호스트 시스템은, 복수의 코어들을 포함하는 호스트 장치, 상기 복수의 코어들에 대응하는 가상 코어들 각각의 커맨드 큐 및 대응하는 맵 테이블을 저장하는 호스트 버퍼 메모리, 및 상기 커맨드 큐 및 상기 맵 테이블을 이용하여 상기 복수의 코어들 각각에 대한 입출력 가상화 동작을 수행하는 저장 장치를 포함한다.

Description

저장 장치, 그것을 포함하는 호스트 시스템, 및 그것의 맵 테이블 업데이트 방법{STORAGE DEVICE, HOST SYSTEM HAVING THE SAME AND MAP TABLE UPDATING METHOD THEREOF}
본 발명은 저장 장치, 그것을 포함하는 호스트 시스템, 및 그것의 맵 테이블 업데이트 방법에 관한 것이다.
오늘날, 다양한 종류의 전자 장치들이 이용되고 있다. 전자 장치는 단독으로 고유의 기능을 수행할 수 있다. 나아가, 전자 장치는 다른 전자 장치와 데이터를 교환하면서 고유의 기능을 수행할 수 있다. 두 전자 장치들 사이에서 데이터를 교환하기 위해 인터페이스 기술이 이용된다. 전자 장치의 종류가 다양해짐에 따라, 인터페이스 규약(Protocol)의 종류도 다양해졌다. 근래, MIPI(Mobile Industry Processor Interface) 연합(Alliance)은 모바일(Mobile) 장치의 인터페이싱 과정을 통일하기 위해 링크 계층(Link Layer)으로써 "UniPro"를 이용하는 인터페이스 규약을 제안하였다. UniPro는 "PHY"라고 불리는 물리 계층(Physical Layer)을 지원한다. UniPro 및 PHY를 이용하여 인터페이싱을 수행하는 전자 장치는 다른 전자 장치와 데이터를 교환하기 위한 송신기(Transmitter) 및 수신기(Receiver)를 포함한다. 한 전자 장치에 포함되는 송신기와 거기에 연결된 다른 전자 장치에 포함되는 수신기는 하나의 레인(Lane)을 형성한다.
본 발명의 목적은 성능 향상을 꾀하는 저장 장치, 호스트 시스템 및 그것의 맵 테이블 업데이트 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 호스트 시스템은, 복수의 코어들을 포함하는 호스트 장치; 상기 복수의 코어들에 대응하는 가상 코어들 각각의 커맨드 큐 및 대응하는 맵 테이블을 저장하는 호스트 버퍼 메모리; 및 상기 커맨드 큐 및 상기 맵 테이블을 이용하여 상기 복수의 코어들 각각에 대한 입출력 가상화 동작을 수행하는 저장 장치를 포함한다.
실시 예에 있어서, 상기 호스트 장치 및 상기 저장 장치는 상기 입출력 가상화 동작을 지원하는 가상화 인터페이스에 따라 통신한다.
실시 예에 있어서, 상기 가상화 인터페이스는 NVMe, PQI, SATAe, 및 LLI 중 어느 하나이다.
실시 예에 있어서, 상기 커맨드 큐는, 커맨드 요청을 위한 서브미션 큐와 상기 커맨드 요청에 대한 결과의 응답을 위한 컴플리션 큐로 구성된 큐 페어이다.
실시 예에 있어서, 상기 호스트 장치는 그래픽 프로세싱 유닛을 더 포함하고, 상기 호스트 버퍼 메모리는, 상기 그래픽 프로세싱 유닛에 대한 가상화 동작을 위한 커맨드 큐 및 맵 테이블을 더 저장한다.
실시 예에 있어서, 상기 호스트 장치는 유,무선 통신을 수행하기 위한 모뎀 프로세싱 유닛을 더 포함하고, 상기 호스트 버퍼 메모리는, 상기 모뎀 프로세싱 유닛에 대한 가상화 동작을 위한 커맨드 큐 및 맵 테이블을 더 저장한다.
실시 예에 있어서, 유, 무선 통신을 수행하기 위한 모뎀 프로세싱 유닛을 갖는 모뎀 칩을 더 포함하고, 상기 호스트 버퍼 메모리는, 상기 모뎀 프로세싱 유닛에 대한 가상화 동작을 위한 커맨드 큐 및 맵 테이블을 더 저장한다.
실시 예에 있어서, 상기 저장 장치는, 상기 호스트 장치와 연결되고, 가상화 입출력을 지원하는 가상화 인터페이스 회로; 상기 저장 장치에서 상기 호스트 버퍼 메모리의 접근을 지원하고, 상기 저장 장치에서 바라보는 상기 호스트 버퍼 메모리의 영역에 대한 어드레스를 설정하는 어드레스 변환 유닛; 상기 어드레스 변환 유닛에 의해 변환된 어드레스를 근거로 하여 상기 호스트 버퍼 메모리에 데이터를 쓰거나 읽는 직접 메모리 접근 회로; 및 상기 저장 장치의 전반적인 동작을 제어하는 적어도 하나의 프로세서를 포함한다.
실시 예에 있어서, 상기 가상화 인터페이스 회로는, 상기 저장 장치의 적어도 하나의 프로세서를 이용한 입출력 동작을 제어하는 물리 기능 제어기; 및 상기 호스트 장치의 상기 복수의 코어들 각각을 가상 코어들로 이용하는 입출력 가상화 동작을 제어하는 복수의 가상 기능 제어기를 포함한다.
실시 예에 있어서, 상기 직접 메모리 접근 회로는, 상기 호스트 버퍼 메모리에 데이터 쓰기 동작을 지원하는 쓰기 직접 메모리 접근 회로; 및 상기 호스트 버퍼 메모리로부터 읽기 동작을 지원하는 읽기 직접 메모리 접근 회로를 포함한다.
실시 예에 있어서, 상기 저장 장치는, 상기 호스트 버퍼 메모리에 저장된 상기 커맨드 큐 및 상기 맵 테이블 중 일부를 저장하거나, 상기 입출력 가상화 동작에서 입출력되는 데이터를 저장하는 버퍼 메모리를 더 포함한다.
실시 예에 있어서, 상기 저장 장치는 UFS(universal flash storage)이다.
실시 예에 있어서, 상기 저장 장치 및 상기 호스트 버퍼 메모리는 eMCP(embedded multi chip package) 형태로 패키징된다.
실시 예에 있어서, 상기 저장 장치는 낸드 플래시 메모리 장치이고, 상기 낸드 플래시 메모리 장치와 상기 호스트 버퍼 메모리는 NAND MCP 형태로 패키징된다.
실시 예에 있어서, 상기 호스트 장치는 어플리케이션 프로세서, 모뎀통합 어플리케이션 프로세서 중 어느 하나이다.
본 발명의 실시 예에 따른 저장 장치는, 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고, 상기 메모리 제어기는, 프로세서; 상기 적어도 하나의 비휘발성 메모리에 관련된 입출력 데이터의 에러를 정정하는 에러 정정 회로; 외부의 호스트 버퍼 메모리에 데이터를 쓰기 위하여 상기 프로세서를 경유하지 않고 직접 접근하는 쓰기 직접 메모리 접근 회로; 상기 호스트 버퍼 메모리로부터 데이터를 읽기 위하여 상기 프로세서를 경유하지 않고 직접 접근하는 읽기 직접 메모리 접근 회로; 상기 쓰기 직접 메모리 접근 회로 및 상기 읽기 직접 메모리 접근 회로의 요청에 따라 상기 호스트 버퍼 메모리의 영역에 대응하는 어드레스를 설정하는 어드레스 변환 회로; 외부의 호스트 장치와 커맨드 큐 방식으로 통신을 수행하고, 상기 프로세서에 대한 입출력 동작을 제어하는 물리 기능 제어기, 상기 호스트 장치의 복수의 코어들에 대응하는 가상 코어들 각각에 대한 입출력 가상화 동작을 제어하는 복수의 가상 기능 제어기들을 갖는 호스트 인터페이스 회로; 및 상기 적어도 하나의 비휘발성 메모리 장치와 인터페이싱을 수행하는 비휘발성 메모리 인터페이스 회로를 포함하고,상기 입출력 가상화 동작은 상기 호스트 버퍼 메모리로부터 읽혀진 맵 테이블을 이용하여 논리 어드레스를 물리 어드레스로 변환한다.
실시 예에 있어서, 상기 호스트 버퍼 메모리의 커맨드 큐 및 상기 맵 테이블 중 일부를 저장하거나 상기 입출력 데이터를 저장하는 버퍼 메모리를 더 포함하고, 상기 버퍼 메모리는 SRAM(static random access memory)이다.
실시 예에 있어서, 상기 적어도 하나의 비휘발성 메모리 장치는 VNAND(vertical nand flash memory device)이다.
본 발명의 실시 예에 따른 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 저장 장치의 맵 테이블 업데이트 방법은: 쓰기 커맨드를 입력 받는 단계; 상기 쓰기 커맨드에 따라 쓰기 동작을 수행할 때, 맵 테이블 업데이트가 필요한 지를 판별하는 단계; 상기 맵 테이블 업데이트가 필요할 때, 직접 메모리 접근 회로를 이용하여 외부의 호스트 버퍼 메모리로부터 관련된 맵 테이블을 읽어 오는 단계; 및 상기 읽혀진 맵 테이블을 상기 적어도 하나의 비휘발성 메모리 장치에 업데이트하는 단계를 포함한다.
실시 예에 있어서, 상기 맵 테이블을 읽어오는 단계는, 상기 어드레스 변환 유닛을 통하여 상기 맵 테이블이 저장된 상기 호스트 버퍼 메모리의 영역에 대응하는 어드레스를 설정하는 단계를 더 포함한다.
본 발명의 호스트 시스템은 복수의 코어들을 입출력 가상화 동작에 이용하고, 입출력 가상화 동작에 필요한 맵 테이블을 호스트 버퍼 메모리에 저장함으로써, 시스템 전체적인 성능 향상을 꾀할 수 있다.
또한, 가상화 동작에서 저장 장치가 호스트 버퍼 메모리를 이용함으로써, 저장 장치가 용량이 큰 버퍼 메모리를 별도로 구비할 필요가 없다. 이에, 저장 장치의 제작에 따른 비용 절감 및 칩 사이즈 문제가 상당하게 개선된다.
도 1은 본 발명의 개념을 설명하기 위한 호스트 시스템을 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 커맨드 처리를 위한 큐 인터페이스 방법을 예시적으로 보여주는 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 호스트 시스템을 예시적으로 보여주는 도면이다.
도 4는 본 발명의 또 다른 실시 예에 따른 호스트 시스템을 예시적으로 보여주는 도면이다.
도 5는 본 발명의 또 다른 실시 예에 따른 호스트 시스템을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 실시 예에 따른 저장 장치에 대한 제 1 실시 예를 보여주는 도면이다.
도 7은 본 발명의 실시 예에 따른 저장 장치에 대한 제 2 실시 예를 보여주는 도면이다.
도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치의 블록을 예시적으로 보여주는 도면이다.
도 9는 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 eMCP을 채용한 호스트 시스템을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 NAND MCP를 갖는 호스트 시스템을 예시적으로 보여주는 도면이다.
도 12는 본 발명의 실시 예에 따른 저장 장치의 맵 테이블 업데이트 방법을 예시적으로 보여주는 흐름도이다.
도 13은 본 발명의 실시 예에 따른 모바일 장치를 보여주는 블록도이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
도 1은 본 발명의 개념을 설명하기 위한 호스트 시스템(1000)을 예시적으로 보여주는 도면이다. 도 1을 참조하면, 호스트 시스템(1000)은 호스트 장치(1100), 호스트 버퍼 메모리(1200), 및 저장 장치(1300)를 포함한다. 본 발명의 호스트 시스템(1000)은 가상화(virtualization) 기능을 지원할 수 있다. 특히, 호스트 시스템(1000)은 입출력 가상화(IO virtualization) 기능을 지원할 수 있다. 즉, 입출력 동작에서 저장 장치(1300)는 호스트 장치(1100)의 코어들(1101 ~ 110n, n은 2 이상의 정수) 중 적어도 하나를 가상 코어로 사용할 수 있다. 실시 예에 있어서, 입출력 가상화 기능은 싱글 루트(single root; SR) 입출력 가상화 혹은 멀티 루트(multi root; MR) 입출력 가상화 기능일 수 있다.
호스트 장치(1100)는 호스트 시스템(1000)의 전반적인 동작을 제어하도록 구현될 수 있다. 예를 들어, 호스트 장치(1100)는 어플리케이션 프로세서, 모뎀 통합 어플리케이션 프로세서, SoC, 집적 회로 등 일 수 있다. 호스트 장치(1100)는 적어도 하나의 버스에 연결된 복수의 코어들(1101 ~ 110n), 호스트 버퍼 메모리 제어기(HBM CNTL, 1150), 및 가상화 인터페이스 회로(1160)를 포함할 수 있다.
복수의 코어들(1101 ~ 110n) 각각은 입출력 가상화 동작에서 가상 코어로 사용될 수 있다.
호스트 버퍼 메모리(1200)는 호스트 시스템(1000)의 동작에 필요한 데이터를 임시로 저장하도록 구현될 수 있다. 호스트 버퍼 메모리(1200)는 호스트 버퍼 메모리 제어기(1150)에 의해 제어될 수 있다. 호스트 버퍼 메모리(1200)는 입출력 기능을 수행하는데 필요한 커맨드 큐들(1210) 및 맵 테이블들(1220)을 저장할 수 있다.
실시 예에 있어서, 커맨드 큐들(1210) 중 일부(PF CMD Queue)는 저장 장치(1300)의 적어도 하나의 프로세서(1324)에서 이용될 수 있다. 실시 예에 있어서, 커맨드 큐들(1210) 중 일부(VF1 CMD Queue ~ VFn CMD Queue)는 입출력 가상화에 필요한 호스트 장치(1100)의 코어들(1101~110n)에서 이용될 수 있다.
실시 예에 있어서, 맵 테이블(1220)의 일부(PF MAP Table)는 저장 장치(1300)의 입출력 동작에서 어드레스 변환(예, 논리 어드레스와 물리 어드레스 사이의 변환)을 위하여 이용될 수 있다. 실시 예에 있어서, 맵 테이블(1220)의 일부(VF1 MAP Table ~ VFn MAP Table)는 입출력 가상화 동작에서 어드레스 변환을 위하여 이용될 수 있다.
실시 예에 있어서, 맵 테이블(1220)은 주기적으로 혹은 비주기적으로, 혹은 사용자의 요청에 의해, 호스트 장치(1000)의 정책에 따라, 혹은 저장 장치(1300)의 정책에 따라 저장 장치(1300) 내부의 비휘발성 메모리 장치(1310)로 업데이트 될 수 있다.
실시 예에 있어서, 가상화 인터페이스 회로(1160)는 입출력 가상화 기능을 지원하는 가상화 인터페이스에 규약에 따라 구현될 수 있다. 예를 들어, 가상화 인터페이스 회로(1160)는, SATAe, PCIe (Peripheral Component Interconnect Express), PQI (PCIe Queuing interface), SOP(SCSI Over PCIe), NVMe (NVM Express), SCSIe, LLI (Low Latency Interface), UFS HCI 등 중에서 적어도 하나로 구현될 수 있다.
저장 장치(1300)는 적어도 하나의 비휘발성 메모리 장치(NVM(s), 1310) 및 그것을 제어하는 메모리 제어기(NVM CNTL,1320)를 포함한다. 저장 장치(1300)는 호스트 버퍼 메모리(1200)를 직접 접근하거나, 입출력 가상화 기능을 지원하도록 구현될 수 있다. 실시 예에 있어서, 저장 장치(1300)는 비휘발성 메모리 장치로 구성된 SSD(solid state driver), eMMC(embedded multimedia card), MMC, SD(secure digital) card, micro SD, mini SD, UFS(universal flash storage) 등 어느 하나로 구현될 수 있다.
비휘발성 메모리 장치(1310)는 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM) 등이 될 수 있다.
또한, 비휘발성 메모리 장치(1310)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수 있다. 본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다. 3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 참고문헌으로 포함된다. 비휘발성 메모리 장치(131)는 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 모두 적용 가능하다.
도 1을 다시 참조하면, 메모리 제어기(1320)는 가상화 인터페이스 회로(1321), 어드레스 변환 유닛(1322), 적어도 하나의 직접 메모리 접근 회로(DMA; direct memory access, 1323), 및 적어도 하나의 프로세서(1324)를 포함할 수 있다.
가상화 인터페이스 회로(1321)는 호스트 장치(1110)의 가상화 인터페이스 회로(1160)와 통신하도록 구현될 수 있다. 가상화 인터페이스 회로(1321)는 입출력 가상화 기능을 지원하는 가상화 인터페이스에 따라 구현될 수 있다. 가상화 인터페이스 회로(1321)는 물리 기능 제어기(PF), 복수의 가상 기능 제어기들(VF1 ~ VFn, n은 2 이상의 정수) 포함할 수 있다. 물리 기능 제어기(PF)는 커맨드 큐 방식으로 저장 장치(1300)의 프로세서(1324)를 이용한 입출력 동작을 제어하도록 구현될 수 있다. 가상 기능 제어기들(VF1 ~ VFn) 각각은 커맨드 큐 방식으로 호스트 장치(1100)의 코어들(1101 ~ 110n) 중 대응하는 코어를 가상 코어로 이용한 입출력 가상화 동작을 제어하도록 구현될 수 있다.
어드레스 변환 유닛(3222)은 저장 장치(1300)에서 호스트 버퍼 메모리(1200)의 접근을 지원할 수 있다. 예를 들어, 어드레스 변환 유닛(3222)는 저장 장치(1300)에서 바라보는 호스트 버퍼 메모리(1200)의 영역에 대한 어드레스를 설정할 수 있다.
직접 메모리 접근 회로(1323)는 저장 장치(1300)의 호스트 버퍼 메모리(1200)의 직접 접근을 지원하도록 구현될 수 있다. 예를 들어, 직접 메모리 접근 회로(1323)는 어드레스 변환 유닛(3222)에 의해 변환된 호스트 버퍼 메모리(1200)의 물리 어드레스를 근거로 하여 호스트 버퍼 메모리(1200)에 데이터를 쓰거나 읽을 수 있다. 실시 예에 있어서, 직접 메모리 접근 회로(1323)는 호스트 버퍼 메모리(1200)에 데이터 쓰기 동작을 지원하는 쓰기 직접 메모리 접근 회로를 포함하거나, 호스트 버퍼 메모리(1200)로부터 읽기 동작을 지원하는 읽기 직접 메모리 접근 회로를 포함할 수 있다.
적어도 하나의 프로세서(1324)는 저장 장치(1300)의 전반적인 동작을 제어하도록 구현될 수 있다.
본 발명의 실시 예에 따른 호스트 시스템(1000)은 호스트 장치(1100)의 복수의 코어들(1101, 1102, ..., 110n)을 입출력 가상화 동작에 이용하고, 입출력 가상화 동작에 필요한 맵 테이블(1220)을 호스트 버퍼 메모리(1200)에 저장함으로써, 시스템 전체적인 성능 향상을 꾀할 수 있다. 특히, 가상화 동작에서 저장 장치(1300)가 호스트 버퍼 메모리(1200)를 이용함으로써, 저장 장치(1300)가 용량이 큰 버퍼 메모리를 별도로 구비할 필요가 없어진다. 이에, 저장 장치(1300)의 제작에 따른 비용 절감이 기대되고 칩 사이즈 문제가 상당하게 개선될 수 있다.
도 2는 본 발명의 실시 예에 따른 커맨드 처리를 위한 큐 인터페이스 방법을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 커맨드 큐 인터페이스는 다음과 같이 수행된다.
커맨드 큐 인터페이스는 커맨드 요청을 위한 서브미션 큐(submission queue)와 대응하는 커맨드의 처리 완료를 위한 컴플리션 큐(completion queue)로 구성된 큐 페어(queue pair)에 근거로 하여 수행된다. 호스트 장치(1100, 도 1 참조)는 서브미션 큐에 큐 커맨드를 쓴다(S1). 호스트는 업데이트된 서브미션 큐 테일 포인터를 메모리 제어기(1320, 도 1 참조)의 테일 도어 벨(tail doorbell)에 쓴다(S2). 실시 예에 있어서, 도 2에 도시된 메모리 제어기(1320)는, 도 1에 도시된 물리 기능 제어기(PF), 및 복수의 가상 기능 제어기들(VF1 ~ VFn) 중 어느 하나일 수 있다. 메모리 제어기(1320)는 서브미션 큐로부터 커맨드를 페치한다(S3). 메모리 제어기(1320)는 페치된 커맨드를 처리한다(S4). 메모리 제어기(1320)는 처리 후에 컴플리션 큐에 완료를 쓴다(S5). 메모리 제어기(1320)는 MSI-X 인터럽트를 발생한다(S6). 호스트 장치(1000)는 커맨드 완료를 처리한다(S7). 호스트 장치(1000)는 업데이트된 컴플리션 큐 헤더 포인터를 저장 장치(1320)의 헤드 도어 벨(head doorbell)에 쓴다(S8).
한편, 본 발명의 호스트 장치는 그래픽 프로세싱 유닛(graphic processing unit, GPU)을 내장할 수 있다. 본 발명의 호스트 시스템은 그래픽 프로세싱 유닛(GPU)을 가상화 코어로 이용할 수 있다.
도 3은 본 발명의 다른 실시 예에 따른 호스트 시스템(2000)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 도 1에 도시된 호스트 장치(2100)와 비교하여, 호스트 장치(2100)는 그래픽 프로세싱 유닛(GPU, 2120)을 더 포함한다. 추가적으로, 저장 장치(2300)의 가상화 인터페이스 회로(2331)는 그래픽 프로세싱 유닛(2120)의 가상화 기능을 지원하기 위한 가상 기능 제어기(VFn+1)을 더 포함한다. 또한, 호스트 버퍼 메모리(2320)는 그래픽 프로세싱 유닛(2120)의 가상화 기능을 위한 커맨드 큐(VFn+1 CMD Queue)와 맵 테이블(VFn+1 MAP Table)을 더 포함한다.
한편, 본 발명의 호스트 시스템은 모뎀 프로세서를 가상화 코어로 이용할 수도 있다.
도 4는 본 발명의 또 다른 실시 예에 따른 호스트 시스템(3000)을 예시적으로 보여주는 도면이다. 도 4를 참조하면, 호스트 장치(3100)는, 도 3에 도시된 호스트 장치(2100)와 비교하여, 모뎀 프로세서(3130)를 더 포함하는. 추가적으로, 저장 장치(3330)의 가상화 인터페이스 회로(3331)는 모뎀 프로세서(3130)의 가상화 기능을 지원하기 위한 가상 기능 제어기(VFn+2)를 더 포함한다. 또한, 호스트 버퍼 메모리(3320)는 모뎀 프로세서(3130)의 가상화 기능을 위한 커맨드 큐(VFn+2 CMD Queue)와 맵 테이블(VFn+2 MAP Table)을 더 포함한다.
한편, 도 4에 도시된 호스트 시스템(3000)은 모뎀 프로세서(3130)가 호스트 장치(3100)에 내장된 구조이다. 그러나 본 발명의 호스트 시스템(3000)의 구조가 여기에 제한되지 않을 것이다. 본 발명의 호스트 시스템은 호스트 장치에 분리된 별도의 모뎀 칩을 구비할 수도 있다.
도 5는 본 발명의 또 다른 실시 예에 따른 호스트 시스템(4000)을 예시적으로 보여주는 도면이다. 도 5를 참조하면, 호스트 시스템(4000)은, 도 4에 도시된 호스트 시스템(3000)과 비교하여, 모뎀 프로세서(4430)를 구비한 모뎀 칩(4400)을 더 포함한다. 추가적으로, 저장 장치(4330)의 가상화 인터페이스 회로(4331)는 모뎀 프로세서(4430)의 가상화 기능을 지원하기 위한 가상 기능 제어기(VFn+2)를 더 포함한다. 또한, 호스트 버퍼 메모리(4320)는 모뎀 프로세서(4430)의 가상화 기능을 위한 커맨드 큐(VFn+2 CMD Queue)와 맵 테이블(VFn+2 MAP Table)을 더 포함한다.
도 6은 본 발명의 실시 예에 따른 저장 장치에 대한 제 1 실시 예를 보여주는 도면이다. 도 6을 참조하면, 저장 장치(10)는 적어도 하나의 비휘발성 메모리 장치들(100) 및 메모리 제어기(200)를 포함한다.
적어도 하나의 비휘발성 메모리 장치(100)는, 도 1에 도시된 비휘발성 메모리 장치(1310)으로 구현될 수 있다. 실시 예에 있어서, 비휘발성 메모리 장치(100)는 옵션적으로 외부로부터 고전압을 제공받도록 구현될 수 있다.
메모리 제어기(200)는 적어도 하나의 채널을 통하여 비휘발성 메모리 장치(100)에 연결될 수 있다. 메모리 제어기(200)는 적어도 하나의 프로세서(210), 에러 정정 회로(220), 쓰기 DMA 회로(230), 읽기 DMA 회로(235), 어드레스 변환 유닛(240), 호스트 인터페이스(250), 및 NVM 인터페이스(260)를 포함한다.
에러 정정 회로(220)는 쓰기 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 읽기 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(100)로부터 복구된 데이터의 에러를 정정할 수 있다. 에러 정정 회로(220)는 비휘발성 메모리 장치(100)로부터 입력된 데이터의 페일 비트(fail bit) 혹은 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC; error correction code)를 생성할 수 있다. 에러 정정 회로(220)는 비휘발성 메모리 장치(100)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 비휘발성 메모리 장치(100)에 저장될 수 있다.
또한, 에러 정정 회로(220)는 비휘발성 메모리 장치(100)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. 에러 정정 회로(220)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 실시 예에 있어서, 에러 정정 회로(220)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
도시되지 않았지만, 메모리 제어기(200)를 동작하는 데 필요한 코드 데이터를 저장하는 코드 메모리가 더 포함될 수 있다. 코드 메모리는 비휘발성 메모리 장치로 구현될 수 있다.
쓰기 DMA 회로(230)는 외부의 호스트 버퍼 메모리(도 1 참조, 1200)에 데이터(예를 들어, MAP Table)를 직접 쓰기 위한 회로이다. 읽기 DMA 회로(235)는 외부의 호스트 버퍼 메모리(1200)로부터 데이터(예를 들어, MAP Table)를 직접 읽기 위한 회로이다. 어드레스 변환 유닛(240)은 저장 장치(10)가 바라보는 호스트 버퍼 메모리(1200)의 어드레스를 설정할 수 있다.
호스트 인터페이스(250)는 외부의 장치와 인터페이스 기능을 제공할 수 있다. 호스트 인터페이스(1250)는 NVMe, PQI 등과 같이 가상화 기능을 지원하는 인터페이스로 등을 통해 구현될 수 있다. 호스트 인터페이스(250)는, 도 1, 도 3, 도 4, 도 5에 도시된 인터페이스 회로로 구현될 수 있다.
NVM 인터페이스(260)는 비휘발성 메모리 장치(100)와 인터페이스 기능을 제공할 수 있다.
한편, 메모리 제어기(200)는, 도시되지 않았지만, 무선 통신 기능(예를 들어, WiFi)을 탑재할 수 있다.
한편, 메모리 제어기(200)는, 메모리 제어기(200)의 동작에 필요한 데이터를 임시로 저장하는 버퍼 메모리를 구비할 수 있다.
도 7은 본 발명의 실시 예에 따른 저장 장치에 대한 제 2 실시 예를 보여주는 도면이다. 도 7을 참조하면, 저장 장치(20)는 적어도 하나의 비휘발성 메모리 장치(100)과 메모리 제어기(200a)를 포함한다. 메모리 제어기(200a)는, 도 6에 도시된 그것과 비교하여 버퍼 메모리(215)를 더 포함한다. 버퍼 메모리(215)는 비휘발성 메모리 장치(100)에 데이터를 읽기/쓰기 동작에서 데이터를 임시로 저장할 수 있다. 버퍼 메모리(215)는 데이터 혹은 명령을 저장하는 복수의 메모리 라인들을 포함할 수 있다. 여기서 복수의 메모리 라인들은 캐시 라인들에 다양한 방법으로 맵핑 될 수 있다. 실시 예에 있어서, 버퍼 메모리(215)는 SRAM(static random access memory)으로 구현될 수 있다. 실시 예에 있어서, 버퍼 메모리(215)는, 호스트 버퍼 메모리(도 1 참조, 1200)에 저장된 데이터 중 일부 혹은 비휘발성 메모리 장치(100)를 관리하기 위한 맵 테이블 전체 혹은 일부를 저장할 수도 있다.
도 8은 본 발명의 실시 예에 따른 비휘발성 메모리 장치(100)의 블록을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 기판 위에 4개의 서브 블록들이 형성된다. 각각의 서브 블록들은 기판 위에 워드라인 컷들 사이에 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 판 형태로 적층됨으로써 형성된다. 여기서 적어도 하나의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷으로 분리된다. 한편, 도 4에서는 스트링 선택 라인 컷이 존재하지만, 본 발명의 메모리 블록이 여기에 제한되지 않을 것이다. 본 발명의 메모리 블록은 스트링 선택 라인 컷이 존재하지 않도록 구현될 수도 있다.
실시 예에 있어서, 접지 선택 라인(GSL)과 워드라인들(WLs) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층되거나, 워드라인들(WLs)과 스트링 선택 라인(SSL) 사이에 적어도 하나의 더미 워드라인이 판 형태로 적층 될 수 있다.
각각의 워드라인 컷들은, 도시되지 않았지만 공통 소스 라인(common source line: CSL)을 포함한다. 실시 예에 있어서, 각각의 워드라인 컷에 포함된 공통 소스 라인(CSL)은 공통으로 연결된다. 비트라인에 연결된 필라(pillar)가 적어도 하나의 접지 선택 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통함으로써, 스트링이 형성된다.
도 8에서는 워드라인 컷들 사이의 대상을 서브 블록으로 도시하였는데, 본 발명이 반드시 여기에 제한되지 않는다. 본 발명의 서브 블록은 워드라인 컷과 스트링 선택 라인 컷 사이의 대상을 서브 블록으로 명명할 수 있다.
본 발명의 실시 예에 따른 블록(BLKa)은 두 개의 워드라인들이 하나로 병합된 구조, 다른 말로 워드라인 병합 구조(merged wordline structure)로 구현될 수 있다.
한편, 본 발명은 UFS(uiversal flash storage)에도 적용 가능하다.
도 9는 본 발명의 실시 예에 따른 UFS 시스템을 예시적으로 보여주는 블록도이다. 도 9를 참조하면, UFS 시스템(5000)은 호스트(5100), 적어도 하나의 임베디드 UFS 장치(5200), 및, 착탈형 UFS 카드(5300)를 포함할 수 있다. 호스트(5100) 및 임베디드 UFS 장치(5200) 사이의 통신과, 호스트(5100) 및 착탈형 UFS 카드(5300) 사이의 통신은 가상화 기능을 지원하는 가상 인터페이스(예를 들어, PQI) 통하여 수행될 수 있다.
호스트(5110)는, 도 1 내지 도 6에서 설명한 호스트 장치들 혹은 호스트 장치 및 호스트 버퍼 메모리의 결합으로 구현될 수 있다. 예를 들어, 호스트(5110)는 버퍼 메모리(5120)를 포함할 수 있다. 버퍼 메모리(5120)는 입출력 가상화 동작에 필요한 큐 및 맵 테이블을 저장할 수 있다. 또한, 호스트(5100)는 착탈형 UFS 카드(5400)는 UFS 프로토콜이 아닌 다른 프로토콜에 의해 통신하도록 브릿지(bridge)를 구비할 수 있다. 호스트(5100)와 착탈형 UFS 카드(5400)는 다양한 카드 프로토콜(예를 들어, UFDs, MMC, eMMC SD(secure digital), mini SD, Micro SD 등)에 의해 통신할 수 있다.
임베디드 UFS 장치(5200), 및 착탈형 UFS 카드(5300) 중 적어도 하나는 도 8 및 도 9에 도시된 저장 장치(100/200)로 구현될 수 있다.
한편, 도 9에서는 버퍼 메모리(5120)는 호스트(5100)의 내부에 존재하였다. 하지만, 본 발명이 반드시 여기에 제한되지 않을 것이다. 본 발명의 버퍼 메모리(5120)는 eMCP(embedded multi chip package) 형태로 호스트의 외부에 존재할 수 있다.
도 10은 본 발명의 실시 예에 따른 eMCP을 채용한 호스트 시스템(6000)을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 호스트 시스템(6000)은 칩셋(6100)과 eMCP(6200)를 포함한다.
eMCP(6200)는 eMMC(6210) 및 mDDR(mobile double data rate) 메모리 장치(6120)를 하나의 패키지로 구성한다. eMMC(6210)는 도 7 및 도 9에 도시된 저장 장치(10/20)로 구현될 수 있다. mDDR 메모리 장치(6220)는 모바일 전용 SDRAM(synchronous dynamic random access memory)로 구현되고, 도 1 내지 도 6에서 상술 된 호스트 버퍼 메모리 기능을 수행할 수 있다.
한편, 도 1 내지 도 10에서는 프로세서를 포함하는 저장 장치의 가상화 기능을 설명하였다. 하지만 본 발명이 여기에만 제한되지 않을 것이다. 별도의 프로세서를 구비하지 않는 낸드 단품을 직접 제어하는 칩셋의 경우에도 본 발명은 적용될 수 있다.
도 11은 본 발명의 실시 예에 따른 NAND MCP(multi chip package)를 갖는 호스트 시스템(7000)을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 호스트 시스템(7000)은 칩셋(7100)과 NAND MCP(7200)를 포함한다. 칩셋(7100)은, 칩셋 내의 복수의 코어들에 대하여 가상화 기능을 지원할 수 있다. 칩셋(7100)은 낸드 플래시 메모리 장치(7210) 및 mDDR 메모리 장치(7220) 각각을 관리할 수 있다. NAND MCP(7100)는 낸드 플래시 메모리 장치(7210) 및 mDDR(mobile double data rate) 메모리 장치(7220)를 하나의 패키지로 구성한다. 낸드 플래시 메모리 장치(7210)는 낸드 플래시/V-NAND로 구현될 수 있다. mDDR 메모리 장치(7220)는 모바일 전용 SDRAM(synchronous dynamic random access memory)이다.
도 12는 본 발명의 실시 예에 따른 저장 장치의 맵 테이블 업데이트 방법을 예시적으로 보여주는 흐름도이다. 도 12를 참조하면, 저장 장치의 맵 테이블 업데이트 방법은 다음과 같다. 호스트로부터 랜덤 쓰기 커맨드가 입력된다(S110). 랜덤 쓰기 커맨드에 따라 쓰기 동작을 진행하면서, 맵 테이블 업데이트가 필요한 지가 판별된다(S120). 만일, 맵 테이블의 업데이트가 필요하다면, DMA 회로를 이용하여 호스트 버퍼 메모리(도 1 참조, 1200)로 맵 테이블이 읽혀진다(S130). 읽혀진 맵 테이블은 비휘발성 메모리 장치(도 1 참조, 1310)에 업데이트 된다. 한편, 맵 테이블 업데이트가 필요하지 않다면, 업데이트 동작은 종료된다.
도 13은 본 발명의 실시 예에 따른 모바일 장치를 보여주는 블록도이다. 모바일 장치(8000)는 MIPI 연합에 의해 제안된 인터페이스를 이용하거나 지원할 수 있는 데이터 처리 장치로 구현될 수 있다. 예로서, 모바일 장치(8000)는 휴대용 통신 단말기, PDA(Personal Digital Assistant), PMP(Portable Media Player), 스마트폰, 또는 웨어러블(Wearable) 장치 형태로 구현될 수 있다.
모바일 장치(8000)는 어플리케이션 프로세서(8100), 디스플레이(8220), 및 이미지 센서(8230)를 포함할 수 있다. 어플리케이션 프로세서(8100)는 DigRF 마스터(8110), DSI(Display Serial Interface) 호스트(8120), CSI(Camera Serial Interface) 호스트(8130), 및 피지컬 레이어(8140)을 포함할 수 있다.
DSI 호스트(8120)는 DSI에 따라 디스플레이(8220)의 DSI 장치(8225)와 통신할 수 있다. 예로서, DSI 호스트(8120)에는 광 시리얼라이저(SER)가 구현될 수 있다. 예로서, DSI 장치(8225)에는 광 디시리얼라이저(DES)가 구현될 수 있다.
CSI 호스트(8130)는 CSI에 따라 이미지 센서(8230)의 CSI 장치(8235)와 통신할 수 있다. 예로서, CSI 호스트(8130)에는 광 디시리얼라이저(DES)가 구현될 수 있다. 예로서, CSI 장치(3235)에는 광 시리얼라이저(SER)가 구현될 수 있다. DSI 및 CSI는 피지컬 레이어 및 링크 레이어를 이용할 수 있다.
모바일 장치(8000)는 어플리케이션 프로세서(8100)와 통신하는 RF(Radio Frequency) 칩(8240)을 더 포함할 수 있다. RF 칩(8240)은 피지컬 레이어(8242), DigRF 슬레이브(8244), 및 안테나(8246)를 포함할 수 있다. 예로서, RF 칩(8240)의 피지컬 레이어(8242)과 어플리케이션 프로세서(8100)의 피지컬 레이어(8140)은 MIPI 연합에 의해 제안된 DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다.
모바일 장치(8000)는, 워킹 메모리(Working Memory; 8250), 임베디드 저장 장치(eUFS, 8255), 및 메모리 카드(UFS card, 8256)를 더 포함할 수 있다. 워킹 메모리(8250), 임베디드 저장 장치(8255), 및 메모리 카드(8256)는 어플리케이션 프로세서(8100)로부터 제공받은 데이터를 저장할 수 있다. 나아가, 워킹 메모리(8250), 임베디드 저장 장치(8255), 및 메모리 카드(8256)는 저장된 데이터를 어플리케이션 프로세서(8100)로 제공할 수 있다.
워킹 메모리(8250)는 어플리케이션 프로세서(8100)에 의해 처리된 또는 처리될 데이터를 일시적으로 저장할 수 있다. 워킹 메모리(8250)는 SRAM, DRAM, SDRAM 등과 같은 휘발성 메모리, 또는 플래시 메모리, PRAM, MRAM, ReRAM, FRAM 등과 같은 비휘발성 메모리를 포함할 수 있다. 워킹 메모리(8250)는 도 1 내지 도 12에 설명된 바와 같이 커맨드 큐 및 맵 테이블을 저장할 수 있다.
임베디드 저장 장치(8255) 및 메모리 카드(8256) 각각은 전원 공급 여부와 관계없이 데이터를 저장할 수 있다. 실시 예로서, 임베디드 저장 장치(8255) 및 메모리 카드(8256)은 UFS 인터페이스 규약에 따라 작동할 수 있다. 특히, 임베디드 저장 장치(8255) 및 메모리 카드(8256) 각각은, 도 1 내지 도 12에서 설명된 바와 같이 가상화 기능을 지원하고, 가상화 기능에 필요한 맵 테이블을 저장하는 버퍼 메모리를 별도로 구비하지 않으며, 링크 레이어 구성에 따라 어플리케이션 프로세서(8100)과 통신할 수 있다. 어플리케이션 프로세서(8100)는 하나의 UFS 인터페이스를 통하여 임베디드 저장 장치(8255) 및 메모리 카드(8256)를 동시에 제어할 수 있다.
모바일 장치(8000)는 Wimax(World Interoperability for Microwave Access; 3260), WLAN(Wireless Local Area Network; 3262), UWB(Ultra Wideband; 3264) 등을 통해 외부 시스템과 통신할 수 있다.
모바일 장치(8000)는 음성 정보를 처리하기 위한 스피커(8270) 및 마이크(8275)를 더 포함할 수 있다. 나아가, 모바일 장치(8000)는 위치 정보를 처리하기 위한 GPS(Global Positioning System) 장치(8280)를 더 포함할 수 있다.
모바일 장치(8000)는 주변 장치들과의 연결을 관리하기 위한 브릿지(Bridge) 칩(8290)을 더 포함할 수 있다. 실시 예로서, 브릿지 칩(8290)이 UniPro 및 M-PHY 인터페이스 규약에 따라 작동할 수 있다.
한편, 상술 된 본 발명의 호스트 인터페이스는 동종 혹은 서로 다른 저장 장치들을 동시에 처리하기 위하여 사용되었다. 그러나, 본 발명이 반드시 여기에 제한되지 않을 것이다. 호스트 인터페이스는, 동일한 통신 프로토콜을 이용하는 저장 장치와 저장 장치 이외의 장치(디스플레이 장치), 혹은 동일한 통신 프로토콜을 이용하는 저장 장치 이외의 장치들을 동시에 처리하는데도 사용될 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 다양한 형태들의 패키지를 이용하여 실장 될 수 있다. 실시 예에 있어서, 본 발명의 실시 예에 따른 메모리 시스템 혹은 저장 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
한편, 상술 된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함할 것이다.
1000, 2000, 3000, 4000: 호스트 시스템
1100, 2100, 3100, 4100: 호스트 장치
1200, 2200, 3200, 4200: 호스트 버퍼 메모리
1300, 2300, 3300, 4300: 저장 장치
1101, 1102, 110n: 코어
1160: 가상화 인터페이스
1220: 맵 테이블

Claims (10)

  1. 복수의 코어들을 포함하는 호스트 장치;
    상기 복수의 코어들에 대응하는 가상 코어들 각각의 커맨드 큐 및 대응하는 맵 테이블을 저장하는 호스트 버퍼 메모리; 및
    상기 커맨드 큐 및 상기 맵 테이블을 이용하여 상기 복수의 코어들 각각에 대한 입출력 가상화 동작을 수행하는 저장 장치를 포함하는 호스트 시스템.
  2. 제 1 항에 있어서,
    상기 커맨드 큐는, 커맨드 요청을 위한 서브미션 큐와 상기 커맨드 요청에 대한 결과의 응답을 위한 컴플리션 큐로 구성된 큐 페어인 호스트 시스템.
  3. 제 1 항에 있어서,
    상기 호스트 장치는 그래픽 프로세싱 유닛을 더 포함하고,
    상기 호스트 버퍼 메모리는, 상기 그래픽 프로세싱 유닛에 대한 가상화 동작을 위한 커맨드 큐 및 맵 테이블을 더 저장하는 호스트 시스템.
  4. 제 1 항에 있어서,
    상기 호스트 장치는 유,무선 통신을 수행하기 위한 모뎀 프로세싱 유닛을 더 포함하고,
    상기 호스트 버퍼 메모리는, 상기 모뎀 프로세싱 유닛에 대한 가상화 동작을 위한 커맨드 큐 및 맵 테이블을 더 저장하는 호스트 시스템.
  5. 제 1 항에 있어서,
    상기 저장 장치는,
    상기 호스트 장치와 연결되고, 가상화 입출력을 지원하는 가상화 인터페이스 회로;
    상기 저장 장치에서 상기 호스트 버퍼 메모리의 접근을 지원하고, 상기 저장 장치에서 바라보는 상기 호스트 버퍼 메모리의 영역에 대한 어드레스를 설정하는 어드레스 변환 유닛;
    상기 어드레스 변환 유닛에 의해 변환된 어드레스를 근거로 하여 상기 호스트 버퍼 메모리에 데이터를 쓰거나 읽는 직접 메모리 접근 회로; 및
    상기 저장 장치의 전반적인 동작을 제어하는 적어도 하나의 프로세서를 포함하는 호스트 시스템.
  6. 제 5 항에 있어서,
    상기 가상화 인터페이스 회로는,
    커맨드 큐 방식으로 상기 저장 장치의 적어도 하나의 프로세서를 이용한 입출력 동작을 제어하는 물리 기능 제어기; 및
    커맨드 큐 방식으로 상기 호스트 장치의 상기 복수의 코어들 각각을 가상 코어들로 이용하는 입출력 가상화 동작을 제어하는 복수의 가상 기능 제어기를 포함하는 호스트 시스템.
  7. 제 5 항에 있어서,
    상기 저장 장치는,
    상기 호스트 버퍼 메모리에 저장된 상기 커맨드 큐 및 상기 맵 테이블 중 일부를 저장하거나, 상기 입출력 가상화 동작에서 입출력되는 데이터를 저장하는 버퍼 메모리를 더 포함하는 호스트 시스템.
  8. 적어도 하나의 비휘발성 메모리 장치; 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하고,
    상기 메모리 제어기는,
    프로세서;
    상기 적어도 하나의 비휘발성 메모리에 관련된 입출력 데이터의 에러를 정정하는 에러 정정 회로;
    외부의 호스트 버퍼 메모리에 데이터를 쓰기 위하여 상기 프로세서를 경유하지 않고 직접 접근하는 쓰기 직접 메모리 접근 회로;
    상기 호스트 버퍼 메모리로부터 데이터를 읽기 위하여 상기 프로세서를 경유하지 않고 직접 접근하는 읽기 직접 메모리 접근 회로;
    상기 쓰기 직접 메모리 접근 회로 및 상기 읽기 직접 메모리 접근 회로의 요청에 따라 상기 호스트 버퍼 메모리의 영역에 대응하는 어드레스를 설정하는 어드레스 변환 회로;
    외부의 호스트 장치와 커맨드 큐 방식으로 통신을 수행하고, 상기 프로세서에 대한 입출력 동작을 제어하는 물리 기능 제어기, 상기 호스트 장치의 복수의 코어들에 대응하는 가상 코어들 각각에 대한 입출력 가상화 동작을 제어하는 복수의 가상 기능 제어기들을 갖는 호스트 인터페이스 회로; 및
    상기 적어도 하나의 비휘발성 메모리 장치와 인터페이싱을 수행하는 비휘발성 메모리 인터페이스 회로를 포함하고,
    상기 입출력 가상화 동작은 상기 호스트 버퍼 메모리로부터 읽혀진 맵 테이블을 이용하여 논리 어드레스를 물리 어드레스로 변환하는 저장 장치.
  9. 제 8 항에 있어서,
    상기 호스트 버퍼 메모리의 커맨드 큐 및 상기 맵 테이블 중 일부를 저장하거나 상기 입출력 데이터를 저장하는 버퍼 메모리를 더 포함하고,
    상기 버퍼 메모리는 SRAM(static random access memory)인 저장 장치.
  10. 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 메모리 제어기를 포함하는 저장 장치의 맵 테이블 업데이트 방법에 있어서:
    쓰기 커맨드를 입력 받는 단계;
    상기 쓰기 커맨드에 따라 쓰기 동작을 수행할 때, 맵 테이블 업데이트가 필요한 지를 판별하는 단계;
    상기 맵 테이블 업데이트가 필요할 때, 직접 메모리 접근 회로를 이용하여 외부의 호스트 버퍼 메모리로부터 관련된 맵 테이블을 읽어 오는 단계; 및
    상기 읽혀진 맵 테이블을 상기 적어도 하나의 비휘발성 메모리 장치에 업데이트하는 단계를 포함하는 맵 테이블 업데이트 방법.
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