KR20160107401A - 광 결합 장치 - Google Patents

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Abstract

본 발명의 실시예들에 따른 광 결합 장치는 제1 블록부 및 상기 제1 블록부의 일 측면에 접하는 제2 블록부를 포함하는 광 섬유 블록; 상기 광 섬유 블록을 관통하며, 상기 광 섬유 블록의 하면에서 일 끝 면(an end surface thereof)이 노출되는 광 섬유; 상기 광 섬유 블록 하에 배치되며, 상면에 상기 광 섬유의 상기 일 끝 면과 대응되도록 배치된 광 입출력 소자를 갖는 반도체 칩; 및 상기 반도체 칩 상에 배치되며, 리세스 영역을 갖는 평탄화 층을 포함하되, 상기 반도체 칩의 하면을 기준으로 상기 제1 블록부의 하면은 상기 제2 블록부의 하면보다 높은 레벨을 가지며, 상기 제2 블록부의 상기 하면은 상기 리세스 영역의 바닥면과 접하며, 상기 광 섬유는 상기 광 입출력 소자와 광 결합될 수 있다.

Description

광 결합 장치{Optical coupling device}
본 발명은 광 결합 장치에 관한 것으로, 보다 상세하게는 광 섬유 블록과 평탄화 층의 물리적 구조를 이용하여 수동적 광 결합을 구현하는 광 결합 장치에 관한 것이다.
최근 대용량의 데이터를 고속으로 처리할 수 있는 방법으로 광 결합 기술이 각광받고 있다. 일반적으로 광 결합 장치는 광 섬유와 광 입출력 소자를 기본 구성으로 하며, 이들 사이에 고효율/저손실의 광 결합이 이루어지는 것이 중요하다. 데이터의 전송량을 증가시키기 위해 광 섬유 및 광 입출력 소자의 다채널 어레이화가 적용되는 경우, 복수의 광 섬유들 및 광 입출력 소자들은 일괄적으로 광축 정렬되어야 한다. 이러한 경우, 능동 정렬 방식을 이용하면 작업 시간 및 비용이 증가될 수 있기 때문에 수동 정렬 방식을 이용하는 것이 바람직하다.
본 발명이 해결하고자 하는 과제는 소형화된 광 결합 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 광 결합 공정이 단순화되고, 생산 비용이 절감된 광 결합 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 광 결합 장치는 제1 블록부 및 상기 제1 블록부의 일 측면에 접하는 제2 블록부를 포함하는 광 섬유 블록; 상기 광 섬유 블록을 관통하며, 상기 광 섬유 블록의 하면에서 일 끝 면(an end surface thereof)이 노출되는 광 섬유; 상기 광 섬유 블록 하에 배치되며, 상면에 상기 광 섬유의 상기 일 끝 면과 대응되도록 배치된 광 입출력 소자를 갖는 반도체 칩; 및 상기 반도체 칩의 상기 상면에 배치되며, 리세스 영역을 갖는 평탄화 층을 포함하되, 상기 반도체 칩의 하면을 기준으로 상기 제1 블록부의 하면은 상기 제2 블록부의 하면보다 높은 레벨을 가지며, 상기 제2 블록부의 상기 하면은 상기 리세스 영역의 바닥면과 접하며, 상기 광 섬유는 상기 광 입출력 소자와 광 결합될 수 있다.
일 실시예에 따르면, 상기 광 섬유는 상기 제1 블록부를 관통하며, 상기 광 섬유의 상기 일 끝 면은 상기 제1 블록부의 상기 하면과 동일한 레벨을 가질 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 광 입출력 소자는 상기 리세스 영역에 인접하되 상기 리세스 영역과 중첩되지 않을 수 있다.
일 실시예에 따르면, 상기 제2 블록부는 상기 제1 블록부의 상기 하면보다 높은 레벨에 위치하는 상부 부분; 및 상기 제1 블록부의 상기 하면보다 낮은 레벨에 위치하는 하부 부분을 포함하며, 상기 리세스 영역은 상기 제2 블록부의 상기 하부 부분과 맞물리는 구조를 갖는 정렬 영역을 포함할 수 있다.
일 실시예에 따르면, 상기 정렬 영역의 내측벽은 상기 제2 블록부의 상기 하부 부분의 측벽과 접할 수 있다.
일 실시예에 따르면, 상기 리세스 영역은 상기 정렬 영역으로부터 연장되는 추가 영역을 더 포함하되, 평면적 관점에서, 상기 추가 영역은 상기 정렬 영역으로부터 멀수록 폭이 넓어지는 사다리꼴 모양을 가질 수 있다.
일 실시예에 따르면, 상기 광 섬유의 상기 일 끝 면은 상기 제2 블록부의 상기 하면과 동일한 레벨을 가질 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 광 입출력 소자는 상기 리세스 영역과 중첩될 수 있다.
일 실시예에 따르면, 상기 제2 블록부는 상기 제1 블록부의 상기 하면보다 높은 레벨에 위치하는 상부 부분; 및 상기 제1 블록부의 상기 하면보다 낮은 레벨에 위치하는 하부 부분을 포함하며, 상기 리세스 영역은 상기 제2 블록부의 상기 하부 부분 및 상기 제1 블록부의 상기 하면으로부터 돌출된 상기 광 섬유 부분과 맞물리는 구조를 갖는 정렬
영역을 포함할 수 있다.
일 실시예에 따르면, 상기 정렬 영역의 내측벽은 상기 제2 블록부의 상기 하부 부분의 측벽 및 상기 광 섬유의 측벽과 접할 수 있다.
일 실시예에 따르면, 상기 리세스 영역은 상기 정렬 영역으로부터 연장되는 추가 영역을 더 포함하되, 평면적 관점에서, 상기 추가 영역은 상기 정렬 영역으로부터 멀수록 폭이 넓어지는 사다리꼴 모양을 가질 수 있다.
일 실시예에 따르면, 상기 제1 블록부의 상기 하면은 상기 평탄화 층의 상면과 접할 수 있다.
일 실시예에 따르면, 상기 광 섬유의 상기 일 끝 면은 상기 광 입출력 소자와 접할 수 있다.
일 실시예에 따르면, 상기 광 섬유의 상기 일 끝 면과 상기 광 입출력 소자 사이에 개재되는 광학 비아 패턴을 더 포함하되,
상기 광학 비아 패턴은 상기 평탄화 층보다 굴절률이 높은 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 블록부는 상기 제1 블록부의 상기 하면보다 높은 레벨에 위치하는 상부 부분; 및 상기 제1 블록부의 상기 하면보다 낮은 레벨에 위치하는 하부 부분을 포함하며, 상기 하부 부분은 상기 리세스 영역 내에 삽입될 수 있다.
일 실시예에 따르면, 상기 하부 부분의 측벽의 적어도 일부는 상기 리세스 영역의 내측벽과 접할 수 있다.
일 실시예에 따르면, 상기 평탄화 층의 상면 및 상기 광섬유 블록의 측벽을 덮는 고정부를 더 포함할 수 있다.
일 실시예에 따르면, 상기 광 섬유는 일렬로 정렬된 광 섬유 어레이를 포함하며, 상기 광 입출력 소자는 상기 광 섬유 어레이에 대응하는 광 입출력 소자 어레이를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 광 결합 장치에 의하면, 가이드 핀 및 홀 없이 광 섬유와 광 입출력 소자 간의 광 결합이 이루어질 수 있다. 이에 따라, 광 결합 장치의 소형화가 구현될 수 있다. 또한, 광 결합 공정이 단순화될 수 있으며, 광 결합 장치의 생산 비용이 절감될 수 있다.
도 1은 본 발명의 일 실시예들에 따른 광 결합 장치를 나타내는 분해 사시도이다.
도 2a 내지 도 2c는 각각 본 발명의 일 실시예들에 따른 광 결합 장치에 포함된 광 섬유 블록 및 광 섬유들을 나타낸 정면도, 측면도, 및 저면도이다.
도 3a는 본 발명의 일 실시예들에 따른 광 결합 장치에 포함된 반도체 칩 및 평탄화 층을 나타내는 평면도다.
도 3b는 도 3a의 I-I'선에 따른 단면도이다.
도 4는 본 발명의 일 실시예들에 따른 광 결합 장치를 나타내는 결합 사시도이다.
도 5a는 도 4의 I-I'선에 따른 단면도이다.
도 5b는 도 4의 II-II'선에 따른 단면도이다.
도 6은 본 발명의 다른 실시예들에 따른 광 결합 장치를 나타내는 분해 사시도이다.
도 7a 내지 도 7c는 각각 본 발명의 다른 실시예들에 따른 광 결합 장치에 포함된 광 섬유 블록 및 광 섬유들을 나타낸 정면도, 측면도, 및 저면도이다.
도 8a는 본 발명의 다른 실시예들에 따른 광 결합 장치에 포함된 반도체 칩 및 평탄화 층을 나타내는 평면도다.
도 8b는 도 8a의 I-I'선에 따른 단면도이다.
도 9는 본 발명의 다른 실시예들에 따른 광 결합 장치를 나타내는 결합 사시도이다.
도 10a는 도 9의 I-I'선에 따른 단면도이다.
도 10b는 도 9의 II-II'선에 따른 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예들에 따른 광 결합 장치를 나타내는 분해 사시도이다. 도 2a는 본 발명의 일 실시예들에 따른 광 결합 장치에 포함된 광 섬유 블록 및 광 섬유들을 나타낸 정면도이다. 도 2b는 본 발명의 일 실시예들에 따른 광 결합 장치에 포함된 광 섬유 블록 및 광 섬유들을 나타낸 측면도이다. 도 2c는 본 발명의 일 실시예들에 따른 광 결합 장치에 포함된 광 섬유 블록 및 광 섬유들을 나타낸 저면도이다. 도 3a는 본 발명의 일 실시예들에 따른 광 결합 장치에 포함된 반도체 칩 및 평탄화 층을 나타내는 평면도다. 도 3b는 도 3a의 I-I'선에 따른 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예들에 따른 광 결합 장치(100)는 광 섬유 블록(110), 광 섬유들(120), 반도체 칩(130), 및 평탄화 층(140)을 포함할 수 있다.
도 1, 도 2a, 도 2b, 및 도 2c를 참조하면, 광 섬유 블록(110)은 제1 블록부(112) 및 제2 블록부(114)를 포함할 수 있다. 제1 및 제2 블록부들(112, 114)은 제1 방향(d1)을 따라 정렬될 수 있으며, 제2 블록부(114)는 제1 블록부(112)의 일 측면에 접할 수 있다. 광 섬유 블록(110)은 스테인리스강, 폴리머, 또는 세라믹 중 적어도 하나를 포함할 수 있다.
제1 블록부(112)는 그 하면(112a)에서 상면(112b)으로 연장되는 관통 홀들(PH)을 가질 수 있다. 관통 홀들(PH)은 제1 방향(d1)과 교차하는(예를 들어, 수직한) 제2 방향(d2)을 따라 정렬될 수 있으며, 제2 블록부(114)에 인접할 수 있다. 평면적 관점에서, 관통 홀들(PH)은 팔각형, 삼각형, 사각형, 또는 원형과 같은 모양을 가질 수 있으나, 이에 한정되는 것은 아니다. 몇몇 실시예들에서, 도 1 및 도 2c에 도시된 바와 같이, 각각의 관통 홀들(PH)은 그에 인접한 다른 관통 홀들(PH)과 접할 수 있다. 이와 달리, 다른 실시예들에서, 각각의 관통 홀들(PH)은 서로 이격될 수 있다.
제2 블록부(114)는 제1 블록부(112)의 일 측면에 접할 수 있다. 제2 블록부(114)의 하면(114a)은 제1 블록부(112)의 하면(112a)보다 낮은 레벨을 가질 수 있다. 이에 따라, 제2 블록부(114)는 제1 블록부(112)의 하면(112a)보다 높은 레벨에 위치한 상부 부분(114U) 및 제2 블록부(112)의 하면 (112a)보다 낮은 레벨에 위치한 하부 부분(114L)을 포함할 수 있다. 예를 들어, 평면적 관점에서, 제2 블록부(114)의 하부 부분(114L)은 직사각형 모양을 가질 수 있으나, 이에 한정되는 것은 아니다.
광 섬유들(120)은 관통 홀들(PH)에 수용되어 고정될 수 있다. 이에 따라, 광 섬유들(120)은 광 섬유 블록(110)을 제1 및 제2 방향들(d1, d2)과 교차하는(예를 들어, 수직한) 제3 방향(d3)으로 관통할 수 있다. 광 섬유들(120)의 일 끝 면들(120a)은 제1 블록부(112)의 하면(112a)과 동일한 레벨을 가질 수 있으며, 이에 따라, 광 섬유들(120)의 일 끝 면들(120a)은 제1 블록부(112)의 하면(112a)에서 노출될 수 있다. 각각의 광 섬유들(120)은 제3 방향(d3)을 따라 연장될 수 있다. 관통 홀들(PH)에 수용됨에 따라, 광 섬유들(120)은 제2 방향(d2)을 따라 정렬될 수 있다. 즉, 광 섬유들(120)은 제2 방향(d2)을 따라 정렬된 광 섬유 어레이를 이룰 수 있다. 몇몇 실시예들에서, 도 1 및 도 2c에 도시된 바와 같이, 각각의 광 섬유들(120)은 그에 인접한 다른 광 섬유들(120)과 접할 수 있다. 이와 달리, 다른 실시예들에서, 각각의 광 섬유들(120)은 서로 이격될 수 있다.
도 1, 도 3a, 및 도 3b를 참조하면, 반도체 칩(130)은 광 섬유 블록(110)의 아래에 배치될 수 있다. 이에 따라, 반도체 칩(130)의 상면과 광 섬유 블록(110)의 하면(112a, 114a)은 서로 마주볼 수 있다. 반도체 칩(130)은 기판을 포함할 수 있으며, 상기 기판은 벌크(bulk) 실리콘, SOI(Silicon On Insulator), 또는 III-V 화합물 반도체를 포함할 수 있다. 반도체 칩(130)은 그 상면에 배치된 광 입출력 소자들(132)을 가질 수 있다. 광 입출력 소자들(132)은 광 섬유들(120)의 일 끝 면들(120a)에 대응되도록 제2 방향(d2)을 따라 정렬될 수 있다. 즉, 광 입출력 소자들(132)은 제2 방향(d2)을 따라 정렬된 광 입출력 소자 어레이를 이룰 수 있다.
광 입출력 소자들(132)은 서로 다른 소자들을 포함할 수 있다. 예를 들어, 광 입출력 소자들(132)은 제1 소자들(133) 및 제2 소자들(134)을 포함할 수 있다. 제1 소자들(133)은 PIN PD(PIN Photodiode) 또는 APD(Avalanche Photodiode)와 같은 광 입력 소자들일 수 있고, 제2 소자들(134)은 VCSEL(Vertical Cavity Surface Emitting Laser) 또는 LED(Light Emitting Diode)와 같은 광 출력 소자들일 수 있다. 이와 달리, 광 입출력 소자들(132)은 그레이팅 커플러일 수 있다. 예를 들어, 반도체 칩(130)에 포함된 기판이 벌크 실리콘(bulk Si) 기판이고, 제1 소자들(133)은 Ge-on-Si PD, 제2 소자들(134)은 VCSEL인 경우, 제1 소자들(133)은 기판 상에 저마늄(Ge)을 에피택시얼 성장시킴으로써 제공될 수 있고, 제2 소자들(134)은 VCSEL을 기판 상에 웨이퍼 본딩함으로써 제공될 수 있다. 몇몇 실시예들에 따르면, 제1 소자들(133)의 상면의 레벨 및 제2 소자들(134)의 상면의 레벨은 서로 다를 수 있다. 예를 들어, 제1 소자들(133)은 제2 소자들(134)보다 낮은 레벨의 상면을 가질 수 있다.
평탄화 층(140)은 반도체 칩(130)의 상면에 배치되어 광 입출력 소자들(132)의 측벽을 덮을 수 있다. 몇몇 실시예들에 따르면, 평탄화 층(140)은 광 입출력 소자들(132)의 상면을 노출할 수 있다. 이와 달리, 다른 실시예들에 따르면, 평탄화 층(140)은 광 입출력 소자들(132)의 상면을 덮을 수 있다. 광 입출력 소자들(132)이 서로 다른 레벨의 상면을 갖는 소자들을 포함하는 경우, 평탄화 층(140)은 가장 높은 레벨의 상면은 노출하되, 다른 상면들은 덮을 수 있다. 예를 들어, 제1 소자들(133)이 제2 소자들(134)보다 낮은 레벨의 상면을 갖는 경우, 평탄화 층(140)은 제1 소자들(133)의 상면들은 덮되, 제2 소자들(134)의 상면들은 노출할 수 있다. 몇몇 실시예에 따르면, 평탄화 층(140)이 광 입출력 소자들(132)의 상면을 덮는 경우, 광 입출력 소자들(132) 상의 평탄화 층(140)은 광학 비아 패턴(OV)으로 대체될 수 있다. 예를 들어, 제1 소자들(133)이 제2 소자들(134)보다 낮은 레벨의 상면을 갖는 경우, 제1 소자들(133) 상에 광학 비아 패턴(OV)이 제공될 수 있다. 광학 비아 패턴(OV)은 평탄화 층(140)보다 높은 굴절률을 갖는 물질을 포함할 수 있다.
평탄화 층(140)은 그 상면으로부터 움푹 파인 리세스 영역(RR)을 가질 수 있다. 평면적 관점에서, 리세스 영역(RR)은 광 입출력 소자들(132)에 인접하되, 광 입출력 소자들(132)과 중첩되지 않을 수 있다. 리세스 영역(RR)은 정렬 영역(RRa) 및 추가 영역(RRb)을 포함할 수 있다. 정렬 영역(RRa)은 리세스 영역(RR) 중에서 광 입출력 소자들(132)에 인접하는 부분일 수 있다. 정렬 영역(RRa)은 제2 블록부(114)의 하부 부분(114L)과 맞물리는 구조를 가질 수 있다. 예를 들어, 평면적 관점에서, 정렬 영역(RRa)은 직사각형 모양을 가질 수 있으나, 이에 한정되는 것은 아니다. 추가 영역(RRb)은 정렬 영역(RRa)으로부터 제1 방향(d1)으로 연장된 부분일 수 있다. 평면적 관점에서, 추가 영역(RRb)은 정렬 영역(RRa)으로부터 멀어질수록(즉, 제1 방향(d1)으로 갈수록) 폭이 넓어지는 사다리꼴 모양일 수 있다. 리세스 영역(RR)의 깊이(t1)는 제2 블록부(114)의 하부 부분(114L)의 두께(t2)와 동일할 수 있다. 리세스 영역(RR)의 깊이(t1)은, 예를 들어, 수μm 내지 수mm일 수 있다.
평탄화 층(140)은 절연성 및 광통신 파장대에서의 광 투과성이 높은 물질을 포함할 수 있다. 예를 들어, 평탄화 층(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 감광성을 갖는 고분자 화합물(예를 들어, 감광성 에폭시 수지)중에서 적어도 하나를 포함할 수 있다. 리세스 영역(RR)은 반도체 칩(130) 상에 평평하게 증착된 예비 평탄화 층(미도시)의 일부를 식각함으로써 형성될 수 있다. 상기 예비 평탄화 층(미도시)이 감광성인 경우, 리세스 영역(RR)은 포토 리소그래피 공정을 통해 형성될 수 있다.
도 4는 본 발명의 일 실시예들에 따른 광 결합 장치를 나타내는 결합 사시도이다. 도 5a는 도 4의 I-I'선에 따른 단면도이다. 도 5b는 도 4의 II-II'선에 따른 단면도이다.
도 1, 도 2a, 내지 도 2c, 도 3a, 도 3b, 도 4, 도 5a, 및 도 5b를 참조하면, 광 섬유 블록(110)이 평탄화 층(140) 상에 실장될 수 있다. 제2 블록부(114)의 하부 부분(114L)은 리세스 영역(RR) 내로 삽입될 수 있으며, 정렬 영역(RRa)과 결합될 수 있다. 제2 블록부(114)의 하부 부분(114L)을 정렬 영역(RRa)과 결합시키는 것은 제2 블록부(114)의 하부 부분(114L)을 추가 영역(RRb)에 삽입하는 것 및 삽입된 하부 부분(114L)을 정렬 영역(RRa)으로 미는 것을 포함할 수 있다. 평면적 관점에서, 추가 영역(RRb)은 정렬 영역(RRa)에 가까울수록 폭이 좁아지는 사다리꼴 모양을 가질 수 있기 때문에, 추가 영역(RRb)으로 삽입된 제2 블록부(114)의 하부 부분(114L)은 정렬 영역(RRa)과 쉽게 결합될 수 있다. 제2 블록부(114)의 하부 부분(114L)의 하면(114a)은 리세스 영역(RR)의 바닥면과 접할 수 있다. 또한, 정렬 영역(RRa)의 내측벽은 제2 블록부(114)의 하부 부분(114L)의 측벽과 접할 수 있다. 제1 블록부(112)의 하면(112a)은 평탄화 층(140)의 상면과 접할 수 있다.
광 섬유들(120)과 광 입출력 소자들(132)은 광 결합될 수 있다. 즉, 평면적 관점에서, 광 섬유들(120)의 각각은 그에 대응하는 광 입출력 소자(132)와 중첩될 수 있다. 광 입출력 소자들(132)의 상면들이 노출된 경우, 광 섬유들(120)의 일 끝 면들(120a)은 광 입출력 소자들(132)의 상면들과 접할 수 있다. 이와 달리, 광 입출력 소자들(132)의 상면들이 평탄화 층(140)으로 덮인 경우, 광 섬유들(120)의 일 끝 면들(120a)은 광 입출력 소자들(132)의 상면들과 이격될 수 있다. 몇몇 실시예에 따르면, 도 5a 및 도 5b에 도시된 바와 같이, 광 입출력 소자들(132) 상의 평탄화 층(140)은 광학 비아 패턴(OV)으로 대체될 수 있다. 이에 따라, 광 섬유들(120)의 일 끝 면들(120a)과 광 입출력 소자들(132)의 상면들은 광학 비아 패턴들(OV)에 의해 연결될 수 있다. 광학 비아 패턴(OV)은 평탄화 층(140)보다 높은 굴절률을 갖는 물질을 포함할 수 있다.
광 섬유 블록(110)의 측벽 및 평탄화 층(140)의 상면을 덮는 고정부(150)이 더 제공될 수 있다. 고정부(150)는 평탄화 층(140) 상에 실장된 광 섬유 블록(110)을 고정하는 역할을 할 수 있다. 몇몇 실시예에 따르면, 고정부(150)는 추가 영역(RRb)을 채울 수 있다. 고정부(150)는, 예를 들어, 자외선 경화형 에폭시 수지(UV-cured epoxy resin)와 같은 접착 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 광 결합 장치(100)에 의하면, 광 섬유 블록(110)과 평탄화 층(140)의 물리적 구조에 의해 광 섬유들(120)와 광 입출력 소자들(132) 간의 수동적 광 결합이 이루어질 수 있다. 상기 광 결합을 위한 별도의 가이드 핀 및 홀은 요구되지 않는다. 이에 따라, 광 결합 장치(100)의 소형화가 구현될 수 있다. 또한, 광 결합 공정이 단순화될 수 있으며, 광 결합 장치(100)의 생산 비용이 절감될 수 있다.
도 6은 본 발명의 다른 실시예들에 따른 광 결합 장치를 나타내는 분해 사시도이다. 도 7a는 본 발명의 다른 실시예들에 따른 광 결합 장치에 포함된 광 섬유 블록 및 광 섬유들을 나타낸 정면도이다. 도 7b는 본 발명의 다른 실시예들에 따른 광 결합 장치에 포함된 광 섬유 블록 및 광 섬유들을 나타낸 측면도이다. 도 7c는 본 발명의 다른 실시예들에 따른 광 결합 장치에 포함된 광 섬유 블록 및 광 섬유들을 나타낸 저면도이다. 도 8a는 본 발명의 다른 실시예들에 따른 광 결합 장치에 포함된 반도체 칩 및 평탄화 층을 나타내는 평면도다. 도 8b는 도 8a의 I-I'선에 따른 단면도이다.
도 6을 참조하면, 본 발명의 다른 실시예들에 따른 광 결합 장치(101)는 광 섬유 블록(110), 광 섬유들(120), 반도체 칩(130), 및 평탄화 층(140)을 포함할 수 있다.
도 6, 도 7a, 도 7b, 및 도 7c를 참조하면, 광 섬유 블록(110)은 제1 블록부(112) 및 제2 블록부(114)를 포함할 수 있다. 제1 및 제2 블록부들(112, 114)은 제1 방향(d1)을 따라 정렬될 수 있으며, 제2 블록부(114)는 제1 블록부(112)의 일 측면에 접할 수 있다. 광 섬유 블록(110)은 스테인리스강, 폴리머, 또는 세라믹 중 적어도 하나를 포함할 수 있다.
광 섬유 블록(110)은 그 하면(112a, 114a)에서 상면(112b, 114b)으로 연장되는 관통 홀들(PH)을 가질 수 있다. 관통 홀들(PH)은, 예를 들어, 제1 블록부(112)의 하면(112a)에서 상면(112b)으로 연장될 수 있으나, 이에 한정되는 것은 아니다. 관통 홀들(PH)은 제1 방향(d1)과 교차하는(예를 들어, 수직한) 제2 방향(d2)을 따라 정렬될 수 있다. 평면적 관점에서, 관통 홀들(PH)은 팔각형, 삼각형, 사각형, 또는 원형과 같은 모양을 가질 수 있으나, 이에 한정되는 것은 아니다. 몇몇 실시예들에서, 도 6 및 도 7c에 도시된 바와 같이, 각각의 관통 홀들(PH)은 그에 인접한 다른 관통 홀들(PH)과 접할 수 있다. 이와 달리, 다른 실시예들에서, 각각의 관통 홀들(PH)은 서로 이격될 수 있다.
제2 블록부(114)는 제1 블록부(112)의 일 측면에 접할 수 있다. 제2 블록부(114)의 하면(114a)은 제1 블록부(112)의 하면(112a)보다 낮은 레벨을 가질 수 있다. 이에 따라, 제2 블록부(114)는 제1 블록부(112)의 하면(112a)보다 높은 레벨에 위치한 상부 부분(114U) 및 제2 블록부(112)의 하면 (112a)보다 낮은 레벨에 위치한 하부 부분(114L)을 포함할 수 있다. 예를 들어, 평면적 관점에서, 제2 블록부(114)의 하부 부분(114L)은 직사각형 모양을 가질 수 있으나, 이에 한정되는 것은 아니다.
광 섬유들(120)은 관통 홀들(PH)에 수용되어 고정될 수 있다. 이에 따라, 광 섬유들(120)은 광 섬유 블록(110)을 제1 및 제2 방향들(d1, d2)과 교차하는(예를 들어, 수직한) 제3 방향(d3)으로 관통할 수 있다. 광 섬유들(120)의 일 끝 면들(120a)은 제2 블록부(114)의 하면(114a)과 동일한 레벨을 가질 수 있으며, 이에 따라, 광 섬유들(120)의 일 끝 면들(120a)은 광 섬유 블록(110)의 하면(112a, 114a)에서 노출될 수 있다. 관통 홀들(PH)이 제1 블록부(112)를 관통하는 경우, 광 섬유들(120)의 일부가 제1 블록부(112)의 하면(112a)으로부터 돌출될 수 있다. 광 섬유들(120)은 제3 방향(d3)을 따라 연장될 수 있다. 관통 홀들(PH)에 수용됨에 따라, 광 섬유들(120)은 제2 방향(d2)을 따라 정렬될 수 있다. 즉, 광 섬유들(120)은 제2 방향(d2)을 따라 정렬된 광 섬유 어레이를 이룰 수 있다. 몇몇 실시예들에서, 도 6 및 도 7c에 도시된 바와 같이, 각각의 광 섬유들(120)은 그에 인접한 다른 광 섬유들(120)과 접할 수 있다. 이와 달리, 다른 실시예들에서, 각각의 광 섬유들(120)은 서로 이격될 수 있다.
도 6, 도 8a, 및 도 8b를 참조하면, 반도체 칩(130)은 광 섬유 블록(110)의 아래에 배치될 수 있다. 이에 따라, 반도체 칩(130)의 상면과 광 섬유 블록(110)의 하면(112a, 114a)은 서로 마주볼 수 있다. 반도체 칩(130)은 기판을 포함할 수 있으며, 상기 기판은 벌크(bulk) 실리콘, SOI(Silicon On Insulator), 또는 III-V 화합물 반도체를 포함할 수 있다. 반도체 칩(130)은 그 상면에 배치된 광 입출력 소자들(132)을 가질 수 있다. 광 입출력 소자들(132)은 광 섬유들(120)의 일 끝 면들(120a)에 대응되도록 제2 방향(d2)을 따라 정렬될 수 있다. 즉, 광 입출력 소자들(132)은 제2 방향(d2)을 따라 정렬된 광 입출력 소자 어레이를 이룰 수 있다.
광 입출력 소자들(132)은 서로 다른 소자들을 포함할 수 있다. 예를 들어, 광 입출력 소자들(132)은 제1 소자들(133) 및 제2 소자들(134)을 포함할 수 있다. 제1 소자들(133)은 PIN PD(PIN Photodiode) 또는 APD(Avalanche Photodiode)와 같은 광 입력 소자들일 수 있고, 제2 소자들(134)은 VCSEL(Vertical Cavity Surface Emitting Laser) 또는 LED(Light Emitting Diode)와 같은 광 출력 소자들일 수 있다. 이와 달리, 광 입출력 소자들(132)은 그레이팅 커플러일 수 있다. 예를 들어, 반도체 칩(130)에 포함된 기판이 벌크 실리콘 기판이고, 제1 소자들(133)은 Ge-on-Si PD, 제2 소자들(134)은 VCSEL인 경우, 제1 소자들(133)은 기판 상에 저마늄(Ge)을 에피택시얼 성장시킴으로써 제공될 수 있고, 제2 소자들(134)은 VCSEL을 기판 상에 웨이퍼 본딩함으로써 제공될 수 있다. 몇몇 실시예들에 따르면, 제1 소자들(133)의 상면의 레벨 및 제2 소자들(134)의 상면의 레벨은 서로 다를 수 있다. 예를 들어, 제1 소자들(133)은 제2 소자들(134)보다 낮은 레벨의 상면을 가질 수 있다.
평탄화 층(140)은 반도체 칩(130)의 상면에 배치되어 광 입출력 소자들(132)의 측벽을 덮을 수 있다. 몇몇 실시예들에 따르면, 평탄화 층(140)은 광 입출력 소자들(132)의 상면을 노출할 수 있다. 이와 달리, 다른 실시예들에 따르면, 평탄화 층(140)은 광 입출력 소자들(132)의 상면을 덮을 수 있다. 광 입출력 소자들(132)이 서로 다른 레벨의 상면을 갖는 소자들을 포함하는 경우, 평탄화 층(140)은 가장 높은 레벨의 상면은 노출하되, 다른 상면들은 덮을 수 있다. 예를 들어, 제1 소자들(133)이 제2 소자들(134)보다 낮은 레벨의 상면을 갖는 경우, 평탄화 층(140)은 제1 소자들(133)의 상면들은 덮되, 제2 소자들(134)의 상면들은 노출할 수 있다. 몇몇 실시예에 따르면, 평탄화 층(140)이 광 입출력 소자들(132)의 상면을 덮는 경우, 광 입출력 소자들(132) 상의 평탄화 층(140)은 광학 비아 패턴(OV)으로 대체될 수 있다. 예를 들어, 제1 소자들(133)이 제2 소자들(134)보다 낮은 레벨의 상면을 갖는 경우, 제1 소자들(133) 상에 광학 비아 패턴(OV)이 제공될 수 있다. 광학 비아 패턴(OV)은 평탄화 층(140)보다 높은 굴절률을 갖는 물질을 포함할 수 있다.
평탄화 층(140)은 그 상면으로부터 움푹 파인 리세스 영역(RR)을 가질 수 있다. 평면적 관점에서, 리세스 영역(RR)은 광 입출력 소자들(132)과 중첩될 수 있다. 리세스 영역(RR)은 정렬 영역(RRa) 및 추가 영역(RRb)을 포함할 수 있다. 정렬 영역(RRa)은 리세스 영역(RR) 중에서 광 입출력 소자들(132)과 수직적으로 중첩되는 부분을 포함할 수 있다. 정렬 영역(RRa)은 제2 블록부(114)의 하부 부분(114L) 및 제1 블록부(112)의 하면(112a)으로부터 돌출된 광 섬유들(120) 부분과 맞물리는 구조를 가질 수 있다. 추가 영역(RRb)은 정렬 영역(RRa)으로부터 제1 방향(d1)으로 연장된 부분일 수 있다. 평면적 관점에서, 추가 영역(RRb)은 정렬 영역(RRa)으로부터 멀어질수록(즉, 제1 방향(d1)으로 갈수록) 폭이 넓어지는 사다리꼴 모양일 수 있다. 리세스 영역(RR)의 깊이(t1)는 제2 블록부(114)의 하부 부분(114L)의 두께(t2)와 동일할 수 있다. 리세스 영역(RR)의 깊이(t1)은, 예를 들어, 수μm 내지 수mm일 수 있다.
평탄화 층(140)은 절연성 및 광통신 파장대에서의 광 투과성이 높은 물질을 포함할 수 있다. 예를 들어, 평탄화 층(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 감광성을 갖는 고분자 화합물(예를 들어, 감광성 에폭시 수지)중에서 적어도 하나를 포함할 수 있다. 리세스 영역(RR)은 반도체 칩(130) 상에 평평하게 증착된 예비 평탄화 층(미도시)의 일부를 식각함으로써 형성될 수 있다. 상기 예비 평탄화 층(미도시)이 감광성인 경우, 리세스 영역(RR)은 포토 리소그래피 공정을 통해 형성될 수 있다.
도 9는 본 발명의 다른 실시예들에 따른 광 결합 장치를 나타내는 결합 사시도이다. 도 10a는 도 9의 I-I'선에 따른 단면도이다. 도 10b는 도 9의 II-II'선에 따른 단면도이다.
도 6, 도 7a, 내지 도 7c, 도 8a, 도 8b, 도 9, 도 10a, 및 도 10b를 참조하면, 광 섬유 블록(110)이 평탄화 층(140) 상에 실장될 수 있다. 제2 블록부(114)의 하부 부분(114L) 및 제1 블록부(112)의 하면(112a)으로부터 돌출된 광 섬유들(120) 부분은 리세스 영역(RR) 내로 삽입될 수 있으며, 정렬 영역(RRa)과 결합될 수 있다. 제2 블록부(114)의 하부 부분(114L) 및 제1 블록부(112)의 하면(112a)으로부터 돌출된 광 섬유들(120) 부분을 정렬 영역(RRa)과 결합시키는 것은 제2 블록부(114)의 하부 부분(114L) 및 제1 블록부(112)의 하면(112a)으로부터 돌출된 광 섬유들(120) 부분을 추가 영역(RRb)에 삽입하는 것, 및 삽입된 하부 부분(114L)을 정렬 영역(RRa)으로 미는 것을 포함할 수 있다. 평면적 관점에서, 추가 영역(RRb)은 정렬 영역(RRa)에 가까울수록 폭이 좁아지는 사다리꼴 모양을 가질 수 있기 때문에, 추가 영역(RRb)으로 삽입된 제2 블록부(114)의 하부 부분(114L) 및 제1 블록부(112)의 하면(112a)으로부터 돌출된 광 섬유들(120) 부분은 정렬 영역(RRa)과 쉽게 결합될 수 있다. 제2 블록부(114)의 하부 부분(114L)의 하면(114a)은 리세스 영역(RR)의 바닥면과 접할 수 있다. 또한, 정렬 영역(RRa)의 내측벽은 제2 블록부(114)의 하부 부분(114L)의 측벽 및 제1 블록부(112)의 하면(112a)으로부터 돌출된 광 섬유들(120)의 측벽과 접할 수 있다. 제1 블록부(112)의 하면(112a)은 평탄화 층(140)의 상면과 접할 수 있다.
광 섬유들(120)과 광 입출력 소자들(132)은 광 결합될 수 있다. 즉, 평면적 관점에서, 광 섬유들(120)의 각각은 그에 대응하는 광 입출력 소자(132)와 중첩될 수 있다. 광 입출력 소자들(132)의 상면들이 노출된 경우, 광 섬유들(120)의 일 끝 면들(120a)은 광 입출력 소자들(132)의 상면들과 접할 수 있다. 이와 달리, 광 입출력 소자들(132)의 상면들이 평탄화 층(140)으로 덮인 경우, 광 섬유들(120)의 일 끝 면들(120a)은 광 입출력 소자들(132)의 상면들과 이격될 수 있다. 몇몇 실시예에 따르면, 도 10a 및 도 10b에 도시된 바와 같이, 광 입출력 소자들(132) 상의 평탄화 층(140)은 광학 비아 패턴(OV)으로 대체될 수 있다. 이에 따라, 광 섬유들(120)의 일 끝 면들(120a)과 광 입출력 소자들(132)의 상면들은 광학 비아 패턴들(OV)에 의해 연결될 수 있다. 광학 비아 패턴(OV)은 평탄화 층(140)보다 높은 굴절률을 갖는 물질을 포함할 수 있다.
평탄화 층(140) 상에 실장된 광 섬유 블록(110)을 고정하는 고정부(150)가 더 제공될 수 있다. 고정부(150)는 광 섬유 블록(110)의 측벽 및 평탄화 층(140)의 상면을 덮을 수 있다. 몇몇 실시예에 따르면, 고정부(150)는 추가 영역(RRb)을 채울 수 있다. 고정부(150)는, 예를 들어, 자외선 경화형 에폭시 수지(UV-cured epoxy resin)와 같은 접착 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 광 결합 장치(101)에 의하면, 광 섬유 블록(110)과 평탄화 층(140)의 물리적 구조에 의해 광 섬유들(120)와 광 입출력 소자들(132) 간의 광 결합이 이루어질 수 있다. 상기 광 결합을 위한 별도의 가이드 핀 및 홀은 요구되지 않는다. 이에 따라, 광 결합 장치(100)의 소형화가 구현될 수 있다. 또한, 광 결합 공정이 단순화될 수 있으며, 광 결합 장치(100)의 생산 비용이 절감될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (18)

  1. 제1 블록부 및 상기 제1 블록부의 일 측면에 접하는 제2 블록부를 포함하는 광 섬유 블록;
    상기 광 섬유 블록을 관통하며, 상기 광 섬유 블록의 하면에서 일 끝 면(an end surface thereof)이 노출되는 광 섬유;
    상기 광 섬유 블록 하에 배치되며, 상면에 상기 광 섬유의 상기 일 끝 면과 대응되도록 배치된 광 입출력 소자를 갖는 반도체 칩; 및
    상기 반도체 칩의 상기 상면에 배치되며, 리세스 영역을 갖는 평탄화 층을 포함하되,
    상기 반도체 칩의 하면을 기준으로 상기 제1 블록부의 하면은 상기 제2 블록부의 하면보다 높은 레벨을 가지며, 상기 제2 블록부의 상기 하면은 상기 리세스 영역의 바닥면과 접하며, 상기 광 섬유는 상기 광 입출력 소자와 광 결합되는 광 결합 장치.
  2. 제1 항에 있어서,
    상기 광 섬유는 상기 제1 블록부를 관통하며, 상기 광 섬유의 상기 일 끝 면은 상기 제1 블록부의 상기 하면과 동일한 레벨을 갖는 광 결합 장치.
  3. 제2 항에 있어서,
    평면적 관점에서, 상기 광 입출력 소자는 상기 리세스 영역에 인접하되 상기 리세스 영역과 중첩되지 않는 광 결합 장치.
  4. 제2 항에 있어서,
    상기 제2 블록부는:
    상기 제1 블록부의 상기 하면보다 높은 레벨에 위치하는 상부 부분; 및
    상기 제1 블록부의 상기 하면보다 낮은 레벨에 위치하는 하부 부분을 포함하며,
    상기 리세스 영역은 상기 제2 블록부의 상기 하부 부분과 맞물리는 구조를 갖는 정렬 영역을 포함하는 광 결합 장치.
  5. 제4 항에 있어서,
    상기 정렬 영역의 내측벽은 상기 제2 블록부의 상기 하부 부분의 측벽과 접하는 광 결합 장치.
  6. 제4 항에 있어서,
    상기 리세스 영역은 상기 정렬 영역으로부터 연장되는 추가 영역을 더 포함하되,
    평면적 관점에서, 상기 추가 영역은 상기 정렬 영역으로부터 멀수록 폭이 넓어지는 사다리꼴 모양을 갖는 광 결합 장치.
  7. 제1 항에 있어서,
    상기 광 섬유의 상기 일 끝 면은 상기 제2 블록부의 상기 하면과 동일한 레벨을 갖는 광 결합 장치.
  8. 제7 항에 있어서,
    평면적 관점에서, 상기 광 입출력 소자는 상기 리세스 영역과 중첩되는 광 결합 장치.
  9. 제7 항에 있어서,
    상기 제2 블록부는:
    상기 제1 블록부의 상기 하면보다 높은 레벨에 위치하는 상부 부분; 및
    상기 제1 블록부의 상기 하면보다 낮은 레벨에 위치하는 하부 부분을 포함하며,
    상기 리세스 영역은 상기 제2 블록부의 상기 하부 부분 및 상기 제1 블록부의 상기 하면으로부터 돌출된 상기 광 섬유 부분과 맞물리는 구조를 갖는 정렬 영역을 포함하는 광 결합 장치.
  10. 제9 항에 있어서,
    상기 정렬 영역의 내측벽은 상기 제2 블록부의 상기 하부 부분의 측벽 및 상기 광 섬유의 측벽과 접하는 광 결합 장치.
  11. 제9 항에 있어서,
    상기 리세스 영역은 상기 정렬 영역으로부터 연장되는 추가 영역을 더 포함하되,
    평면적 관점에서, 상기 추가 영역은 상기 정렬 영역으로부터 멀수록 폭이 넓어지는 사다리꼴 모양을 갖는 광 결합 장치.
  12. 제1 항에 있어서,
    상기 제1 블록부의 상기 하면은 상기 평탄화 층의 상면과 접하는 광 결합 장치.
  13. 제1 항에 있어서,
    상기 광 섬유의 상기 일 끝 면은 상기 광 입출력 소자와 접하는 광 결합 장치.
  14. 제1 항에 있어서,
    상기 광 섬유의 상기 일 끝 면과 상기 광 입출력 소자 사이에 개재되는 광학 비아 패턴을 더 포함하되,
    상기 광학 비아 패턴은 상기 평탄화 층보다 굴절률이 높은 물질을 포함하는 광 결합 장치.
  15. 제1 항에 있어서,
    상기 제2 블록부는:
    상기 제1 블록부의 상기 하면보다 높은 레벨에 위치하는 상부 부분; 및
    상기 제1 블록부의 상기 하면보다 낮은 레벨에 위치하는 하부 부분을 포함하며,
    상기 하부 부분은 상기 리세스 영역 내에 삽입되는 광 결합 장치.
  16. 제15 항에 있어서,
    상기 하부 부분의 측벽의 적어도 일부는 상기 리세스 영역의 내측벽과 접하는 광 결합 장치.
  17. 제1 항에 있어서,
    상기 평탄화 층의 상면 및 상기 광섬유 블록의 측벽을 덮는 고정부를 더 포함하는 광 결합 장치.
  18. 제1 항에 있어서,
    상기 광 섬유는 일렬로 정렬된 광 섬유 어레이를 포함하며,
    상기 광 입출력 소자는 상기 광 섬유 어레이에 대응하는 광 입출력 소자 어레이를 포함하는 광 결합 장치.
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