KR20160100170A - 반도체 장치에 대한 상태 읽기를 수행하는 반도체 시스템 및 그것의 동작 방법 - Google Patents

반도체 장치에 대한 상태 읽기를 수행하는 반도체 시스템 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 반도체 시스템은 복수의 커맨드들을 수행하도록 구성되는 반도체 장치, 반도체 장치에 복수의 커맨드들 각각을 발행할 때마다 반도체 장치에 대해 적어도 한번의 상태 읽기를 수행함으로써 해당 커맨드의 수행이 완료되었는지 여부를 판별하도록 구성되는 컨트롤러를 포함한다. 컨트롤러는 제 1 커맨드를 반도체 장치에 발행한 후 반도체 장치에 대해 적어도 한번의 상태 읽기를 수행하여 제 1 커맨드의 수행에 소요된 시간을 동작 시간 정보로서 저장하며, 제 2 커맨드를 반도체 장치에 발행한 후 동작 시간 정보에 따라 결정되는 대기 시간 동안 대기하고 반도체 장치에 대해 적어도 한번의 상태 읽기를 수행한다.

Description

반도체 장치에 대한 상태 읽기를 수행하는 반도체 시스템 및 그것의 동작 방법{SEMICONDUCTOR SYSTEM PERFORMING STATUS READ FOR SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 반도체 장치에 대한 상태 읽기를 수행하는 반도체 시스템 및 그것의 동작 방법에 관한 것이다.
메모리(memory) 장치 및 시스템 LSI(Large Scale Integration) 장치와 같이, 많은 기능들을 포함하고 있는 반도체 장치는 그것을 구동하기 위한 컨트롤러와 연결된다. 컨트롤러는 반도체 장치에 커맨드를 발행하고, 반도체 장치가 커맨드를 수행하는 동안 상태 읽기(status read)를 수행할 수 있다. 상태 읽기에 따라, 컨트롤러는 반도체 장치가 커맨드의 수행을 완료하여 레디(ready) 상태를 갖는지, 아니만 커맨드의 수행을 완료하지 못하여 비지(busy) 상태를 갖는지 판별할 수 있다.
이러한 상태 읽기들을 반복적으로 수행하는 것은 반도체 시스템의 전력 소모를 증가시키는 요인이 된다.
본 발명의 실시 예는 감소된 소모 전력 및 향상된 동작 성능을 갖는 반도체 시스템 및 그것의 동작 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 시스템은 복수의 커맨드들을 수신 및 수행하도록 구성되는 반도체 장치; 및 상기 반도체 장치에 상기 복수의 커맨드들 각각을 발행할 때마다 상기 반도체 장치에 대해 적어도 한번의 상태 읽기를 수행함으로써 해당 커맨드의 수행이 완료되었는지 여부를 판별하도록 구성되는 컨트롤러를 포함하되, 상기 컨트롤러는 제 1 커맨드를 상기 반도체 장치에 발행한 후 상기 반도체 장치에 대해 상기 적어도 한번의 상태 읽기를 수행하여 상기 제 1 커맨드의 수행에 소요된 시간을 동작 시간 정보로서 저장하며, 상기 컨트롤러는 제 2 커맨드를 상기 반도체 장치에 발행한 후 상기 동작 시간 정보에 따라 결정되는 제 1 대기 시간 동안 대기하고 상기 반도체 장치에 대해 상기 적어도 한번의 상태 읽기를 수행한다.
실시 예로서, 상기 제 1 대기 시간은 상기 제 1 커맨드의 수행에 소요된 시간과 같거나 정해진 시간만큼 짧을 수 있다.
실시 예로서, 상기 대기 시간은 상기 제 1 커맨드의 수행에 소요된 시간일 수 있다.
실시 예로서, 상기 복수의 커맨드들 각각은 프로그램 커맨드, 읽기 커맨드 및 소거 커맨드 중 어느 하나의 타입이고, 상기 제 1 커맨드 및 상기 제 2 커맨드는 동일한 타입일 수 있다.
실시 예로서, 상기 컨트롤러는 상기 제 2 커맨드에 대응하는 상기 적어도 한번의 상태 읽기에 따라 상기 제 2 커맨드의 수행에 소요된 시간을 판별하고, 상기 제 2 커맨드의 수행에 소요된 시간에 따라 상기 동작 시간 정보를 업데이트할 수 있다.
실시 예로서, 상기 컨트롤러는 제 3 커맨드를 상기 반도체 장치에 발행한 후 상기 업데이트된 동작 시간 정보에 따라 결정되는 제 2 대기 시간 동안 대기하고 상기 반도체 장치에 대해 상기 적어도 한번의 상태 읽기를 수행할 수 있다.
실시 예로서, 상기 제 2 커맨드에 대응하는 상기 적어도 한번의 상태 읽기는 설정된 횟수의 제 1 상태 읽기들, 그리고 제 2 상태 읽기들을 포함하고, 상기 컨트롤러는 상기 제 1 상태 읽기들을 수행한 후 제 2 상태 읽기들을 수행하되, 상기 제 1 상태 읽기들 각각을 제 1 주기마다 수행하고, 상기 제 2 상태 읽기들 각각을 제 2 주기마다 수행할 수 있다.
실시 예로서, 상기 제 1 주기는 상기 제 2 주기보다 길 수 있다.
실시 예로서, 상기 제 2 커맨드에 대응하는 상기 적어도 한번의 상태 읽기는 설정된 횟수의 제 1 상태 읽기들, 그리고 제 2 상태 읽기들을 포함하고, 상기 컨트롤러는 상기 제 1 상태 읽기들을 수행한 후 제 2 상태 읽기들을 수행하되, 상기 제 1 상태 읽기들 사이의 시간들은 상기 제 1 상태 읽기들 각각이 수행될 때마다 증가하고, 상기 제 2 상태 읽기들 사이의 시간들은 상기 제 2 상태 읽기들 각각이 수행될 때마다 감소할 수 있다.
실시 예로서, 상기 컨트롤러는 다이나믹 버퍼 메모리를 포함하되, 상기 컨트롤러는 상기 동작 시간 정보를 상기 다이나믹 버퍼 메모리에 저장할 수 있다.
실시 예로서, 상기 반도체 장치는 불휘발성 메모리 셀들을 포함하되, 상기 컨트롤러는 상기 동작 시간 정보를 상기 불휘발성 메모리 셀들에 저장할 수 있다.
본 발명의 다른 일면은 반도체 장치에 대한 제어 방법에 관한 것이다. 본 발명의 실시 예에 따른 제어 방법은 상기 반도체 장치에 제 1 커맨드를 발행하는 단계; 내부에 저장된 동작 시간 정보에 따라 결정되는 제 1 대기 시간 동안 대기하는 단계; 상기 제 1 대기 시간 이후, 상기 반도체 장치에 대해 적어도 한번의 상태 읽기를 수행하여 상기 반도체 장치가 상기 제 1 커맨드의 수행을 완료하였는지 여부를 판별하는 단계; 상기 제 1 커맨드의 수행이 완료될 때, 상기 제 1 커맨드의 수행에 소요된 시간에 따라 상기 동작 시간 정보를 업데이트하는 단계를 포함할 수 있다.
실시 예로서, 상기 제어 방법은 상기 반도체 장치에 제 2 커맨드를 발행하는 단계; 상기 업데이트된 동작 시간 정보에 따라 결정되는 제 2 대기 시간 동안 대기하는 단계; 및 상기 제 2 대기 시간 이후, 상기 반도체 장치에 대해 상기 적어도 한번의 상태 읽기를 수행하여 상기 반도체 장치가 상기 제 2 커맨드의 수행을 완료하였는지 여부를 판별하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 제어 방법은 상기 제 2 커맨드의 수행이 완료될 때, 상기 제 2 커맨드의 수행에 소요된 시간에 따라 상기 동작 시간 정보를 재 업데이트하는 단계를 더 포함할 수 있다.
실시 예로서, 상기 판별하는 단계에서, 상기 적어도 한번의 상태 읽기는 설정된 횟수의 제 1 상태 읽기들과 제 2 상태 읽기들을 포함하며, 상기 제 1 상태 읽기들 각각은 제 1 주기마다 수행되고, 상기 제 2 상태 읽기들 각각은 제 2 주기마다 수행될 수 있다.
실시 예로서, 상기 판별하는 단계는 설정된 횟수의 제 1 상태 읽기들을 수행하는 단계; 및 상기 제 1 상태 읽기들 후 제 2 상태 읽기들을 수행하는 단계를 포함하되, 상기 제 1 상태 읽기들 사이의 제 1 주기들은 상기 제 1 상태 읽기들 각각이 수행될 때마다 증가하고, 상기 제 2 상태 읽기들 사이의 제 2 주기들은 상기 제 2 상태 읽기들 각각이 수행될 때마다 감소할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 시스템은 반도체 장치; 및 커맨드를 발행하여 상기 반도체 장치를 구동하며, 상기 커맨드의 발행 후 상기 반도체 장치에 대해 복수의 상태 읽기들을 수행하여 상기 커맨드의 수행이 완료되었는지 여부를 판별하도록 구성되는 컨트롤러를 포함하되, 상기 컨트롤러는 상기 복수의 상태 읽기들 중 설정된 개수의 제 1 상태 읽기들이 수행된 후 상기 복수의 상태 읽기들 중 제 2 상태 읽기들을 수행하고, 상기 제 2 상태 읽기들 사이의 주기들은 상기 제 2 상태 읽기들 각각이 수행될 때마다 감소한다.
실시 예로서, 상기 제 1 상태 읽기들 사이의 주기들은 상기 제 1 상태 읽기들 각각이 수행될 때마다 증가할 수 있다.
실시 예로서, 상기 제 1 상태 읽기들 사이의 주기들은 서로 동일하되, 상기 제 2 상태 읽기들 사이의 주기들보다 길 수 있다.
실시 예로서, 상기 설정된 개수는 상기 반도체 장치의 프로그램 동작들의 횟수 및 소거 동작들의 횟수 중 적어도 하나에 따라 가변할 수 있다.
실시 예로서, 상기 커맨드는 프로그램 커맨드, 읽기 커맨드 및 소거 커맨드 중 어느 하나의 타입이고, 상기 설정된 개수는 상기 커맨드의 타입에 따라 가변할 수 있다.
실시 예로서, 상기 컨트롤러는 상기 커맨드의 발행 후 소정의 시간이 경과될 때 상기 반도체 장치에 대해 복수의 상태 읽기들을 수행할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 시스템은, 제 1 커맨드에 응답하여 동작을 수행하도록 구성되는 메모리 장치; 및 상기 제 1 커맨드를 출력하고, 상기 제 1 커맨드의 출력 후 특정 대기 시간 이후에 상기 반도체 장치에 상기 동작의 상태를 요청하도록 구성되는 컨트롤러를 포함하되, 상기 컨트롤러는 상기 컨트롤러가 이전에 출력한 제 2 커맨드에 따른 상기 반도체 장치의 동작 시간에 기반하여 상기 대기 시간을 결정한다.
본 발명의 실시 예에 따르면 감소된 소모 전력 및 향상된 동작 성능을 갖는 반도체 시스템 및 그것의 동작 방법이 제공된다.
도 1을 참조하면, 반도체 시스템은 반도체 장치 및 컨트롤러를 포함한다.
도 2는 컨트롤러와 반도체 장치 사이에서 통신되는 신호들을 보여주는 타이밍도이다.
도 3은 프로그램 동작들 및 소거 동작들의 횟수와 동작 시간 사이의 관계를 보여주는 그래프이다.
도 4는 본 발명의 실시 예에 따른 컨트롤러를 보여주는 블록도이다.
도 5는 도 4의 컨트롤러를 구현하기 위한 일 실시 예를 보여주는 블록도이다.
도 6은 도 1의 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 7a 내지 도 7c는 도 6의 동작 방법에 따라 컨트롤러와 반도체 장치 사이에서 통신되는 신호들을 보여주는 타이밍도들이다.
도 8은 도 1의 컨트롤러의 다른 실시 예를 보여주는 블록도이다.
도 9는 도 8의 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 10은 도 9의 동작 방법에 따라 컨트롤러와 반도체 장치 사이에서 통신되는 신호들을 보여주는 타이밍도이다.
도 11은 도 1의 컨트롤러의 또 다른 실시 예를 보여주는 블록도이다.
도 12는 도 11의 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 13은 도 12의 동작 방법에 따라 컨트롤러와 반도체 장치 사이에서 통신되는 신호들을 보여주는 타이밍도이다.
도 14는 도 8의 컨트롤러의 동작 방법의 또 다른 실시 예를 보여주는 타이밍도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 모호하지 않도록 하기 위해 생략될 것이라는 것을 유의하여야 한다. 또한 본 발명은 여기에서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기에서 설명되는 실시 예는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1을 참조하면, 반도체 시스템(10)은 반도체 장치(100) 및 컨트롤러(200)를 포함한다.
반도체 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작하는 소자이다. 반도체 장치(100)는 집적 회로(integrated circuit)로 적어도 하나의 칩(chip)에 제공되고, 컨트롤러(200)의 제어에 따라 특정 동작을 수행하도록 구성될 것이다. 실시 예로서, 반도체 장치(100)는 메모리 장치일 수 있다. 예를 들면, 반도체 장치(100)는 불휘발성 메모리 장치 혹은 휘발성 메모리 장치로서 제공될 수 있다. 다른 실시 예로서, 반도체 장치(100)는 비메모리 장치일 수 있다.
반도체 장치(100)가 메모리 장치로서 제공되는 경우, 반도체 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(120)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 주변 회로(120)는 컨트롤러(200)로부터의 커맨드에 응답하여 메모리 셀 어레이(110)에 대한 프로그램 동작, 읽기 동작 및 소거 동작 등을 수행하도록 구성된다. 프로그램 동작 시에, 주변 회로(120)는 컨트롤러(200)로부터 데이터를 수신하고 수신된 데이터를 메모리 셀 어레이(110) 중 선택된 메모리 셀들에 저장할 것이다. 읽기 동작 시에, 주변 회로(120)는 메모리 셀 어레이(110) 중 선택된 메모리 셀들에 저장된 데이터를 읽고, 읽어진 데이터를 컨트롤러(200)로 출력할 것이다. 소거 동작 시에, 주변 회로(120)는 메모리 셀 어레이(110) 중 선택된 메모리 셀들에 저장된 데이터를 삭제할 것이다.
컨트롤러(200)는 호스트(Host) 및 반도체 장치(100) 사이에 연결된다. 컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여 반도체 장치(100)에 커맨드를 전송할 것이다. 반도체 장치(100)는 수신된 커맨드를 수행할 것이다.
실시 예로서, 컨트롤러(200)는 호스트(Host)로부터의 요청에 응답하여 프로그램 동작, 읽기 동작 또는 소거 동작 등을 수행하도록 반도체 장치(100)를 제어할 것이다. 프로그램 동작 시, 컨트롤러(200)는 프로그램 동작에 대응하는 커맨드(이하 프로그램 커맨드), 그리고 어드레스 및 데이터를 반도체 장치(100)에 제공할 것이다. 반도체 장치(100)는 어드레스가 가리키는 메모리 셀들에 데이터를 저장할 것이다. 읽기 동작 시 컨트롤러(200)는 읽기 동작에 대응하는 커맨드(이하 읽기 커맨드), 그리고 어드레스를 반도체 장치(100)에 제공할 것이다. 반도체 장치(100)는 어드레스가 가리키는 메모리 셀들로부터 데이터를 읽고 읽어진 데이터를 컨트롤러(200)로 출력할 것이다. 소거 동작 시, 컨트롤러(200)는 소거 동작을 나타내는 커맨드(이하 소거 커맨드), 그리고 어드레스를 반도체 장치(100)에 제공할 것이다. 반도체 장치(100)는 어드레스가 가리키는 메모리 셀들에 저장된 데이터를 소거할 것이다.
컨트롤러(200)는 반도체 장치(100)에 커맨드를 전송한 후 해당 커맨드의 수행이 완료되었는지 여부를 확인한다. 컨트롤러(200)는 커맨드를 전송한 후 반도체 장치(100)에 대해 상태 읽기를 수행할 것이다. 컨트롤러(200)가 반도체 장치(100)에 상태 읽기 신호를 전송하면, 반도체 장치(100)는 컨트롤러(200)에 상태 읽기 응답 신호를 제공할 것이다. 예를 들면 상태 읽기 응답 신호가 제 1 상태값인 것은 반도체 장치(100)가 해당 커맨드를 아직 수행하고 있음을 나타낼 것이다. 예를 들면 상태 읽기 응답 신호가 제 2 상태값인 것은 반도체 장치(100)가 해당 커맨드의 수행을 완료하였음을 나타낼 것이다.
해당 커맨드의 수행이 완료된 경우 컨트롤러(200)는 다음 커맨드를 반도체 장치(100)에 전송할 수 있다.
도 2는 컨트롤러(200)와 반도체 장치(100) 사이에서 통신되는 신호들을 보여주는 타이밍도이다.
도 1 및 도 2를 참조하면, 컨트롤러(200)는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 반도체 장치(100)에 전송한다. 도 2를 참조한 설명에서, 설명의 편의를 위해 프로그램 동작 시 컨트롤러(200)와 반도체 장치(100) 사이에서 통신되는 신호들이 예시된다. 프로그램 동작 시, 도 2의 커맨드(CMD)는 프로그램 커맨드일 것이다. 읽기 동작 시, 컨트롤러(200)는 읽기 커맨드 및 어드레스를 반도체 장치(100)에 전송할 것이다. 소거 동작 시, 컨트롤러(200)는 소거 커맨드 및 어드레스를 반도체 장치(100)에 전송할 것이다.
반도체 장치(100)는 커맨드(CMD)에 응답하여 어드레스(ADDR)가 가리키는 메모리 셀들에 데이터(DATA)를 프로그램한다. 반도체 장치(100)는 프로그램 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 수신한 후 동작 시간(OT) 동안 프로그램 동작을 수행할 것이다.
컨트롤러(200)는 복수의 상태 읽기들을 수행할 것이다. 각 상태 읽기에서, 컨트롤러(200)는 상태 읽기 신호(SR)를 반도체 장치(100)에 전송하고, 반도체 장치(100)로부터 상태 읽기 응답 신호(SRR)를 수신할 것이다. 상태 읽기 응답 신호(SRR)가 커맨드(CMD)의 수행이 완료되지 않았음을 나타낼 때, 컨트롤러(200)는 상태 읽기 신호(SR)를 반도체 장치(100)에 다시 전송할 것이다. 상태 읽기 응답 신호(SRR)가 커맨드(CMD)의 수행이 완료되었음을 나타낼 때, 컨트롤러(200)는 더 이상 상태 읽기를 수행하지 않을 것이다. 프로그램 동작의 경우, 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)의 전송이 완료된 시점으로부터 커맨드(CMD)의 수행이 완료되었음을 나타내는 상태 읽기 응답 신호(SRR)가 수신된 시점까지의 시간 구간은 프로그램 동작을 수행하기 위한 동작 시간(OT)으로서 정의될 수 있다. 읽기 동작의 경우, 커맨드(CMD) 및 어드레스(ADDR)의 전송이 완료된 시점으로부터 커맨드(CMD)의 수행이 완료되었음을 나타내는 상태 읽기 응답 신호(SRR)가 수신된 시점까지의 시간 구간이 읽기 동작을 수행하기 위한 동작 시간으로서 정의될 수 있다. 소거 동작의 경우, 커맨드(CMD) 및 어드레스(ADDR)의 전송이 완료된 시점으로부터 커맨드(CMD)의 수행이 완료되었음을 나타내는 상태 읽기 응답 신호(SRR)가 수신된 시점까지의 시간 구간이 소거 동작을 수행하기 위한 동작 시간으로서 정의될 수 있다.
도 2에서, 컨트롤러(200)는 동작 시간(OT) 동안 계속적으로 상태 읽기들을 수행한다. 많은 횟수의 상태 읽기들이 수행되는 것은 반도체 시스템(10)의 소모 전력이 증가시킨다. 많은 횟수의 상태 읽기들이 수행되는 것은 상태 읽기들을 수행하기 위한 자원(resource)의 할당으로 인해 반도체 시스템(10)의 성능(performance)이 저하됨을 의미한다.
도 3은 프로그램 동작들 및 소거 동작들의 횟수와 동작 시간 사이의 관계를 보여주는 그래프이다.
도 3을 참조하면, 반도체 장치(100)가 프로그램 동작들 및 소거 동작들을 수행한 횟수(이하 프로그램/소거 사이클)가 증가할수록, 반도체 장치(100)의 동작 시간이 증가한다. 예를 들면, 프로그램/소거 사이클이 증가할수록, 프로그램 동작, 읽기 동작 및 소거 동작 각각이 수행되는 데에 소요되는 시간은 증가한다.
동작 시간이 증가함에도 불구하고 컨트롤러(200)가 커맨드(CMD)를 전송한 후 계속적으로 상태 읽기들을 수행한다고 가정한다. 이러한 상태 읽기들은 반도체 시스템(10)의 소모 전력을 더욱 증가시키고, 반도체 시스템(10)의 성능을 저하시킨다.
도 4는 본 발명의 실시 예에 따른 컨트롤러(200)를 보여주는 블록도이다.
도 1 및 도 4를 참조하면, 컨트롤러(200)는 호스트 인터페이스(210), 제어부(220), 메모리 인터페이스(230), 동작 메모리(240), 다이나믹 버퍼 메모리(250) 및 비교부(260)를 포함한다.
호스트 인터페이스(210)는 호스트(Host)와 인터페이싱한다. 호스트 인터페이스(210)는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예를 들면, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, IDE (Integrated Drive Electronics) 프로토콜, 그리고 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
제어부(220)는 컨트롤러(200)의 제반 동작을 제어하도록 구성된다. 제어부(220)는 호스트 인터페이스(210) 및 메모리 인터페이스(230)에 연결된다.
제어부(220)는 커맨드 버퍼(225)를 포함한다. 제어부(220)는 호스트 인터페이스(210)를 통해 호스트(Host)로부터의 요청(request)을 수신한다. 수신된 호스트(Host)로부터의 요청은 커맨드 버퍼(225)에 커맨드(CMD, 도 2 참조)로서 저장될 것이다. 실시 예로서, 제어부(220)는 커맨드 버퍼(225)를 선입 선출(First-In First-Out) 방식으로서 이용할 수 있다.
실시 예로서, 반도체 장치(100)에 전송될 어드레스(ADDR, 도 2 참조) 및 데이터(DATA, 도 2 참조)는 동작 메모리(240)에 저장될 수 있다.
실시 예로서, 제어부(220)는 호스트(Host)로부터의 요청에 의하지 않고 자체적으로 커맨드(CMD)를 생성하고, 생성된 커맨드(CMD)를 커맨드 버퍼(225)에 저장할 수 있다. 예를 들면, 제어부(220)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작 및 읽기 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작 및 읽기 동작과 같은 배경(background) 동작들을 위해 커맨드들을 생성하고 생성된 커맨드들을 커맨드 버퍼(225)에 저장할 수 있다.
제어부(220)는 커맨드 버퍼(225)에 저장된 커맨드(CMD)를 메모리 인터페이스(230)에 전달할 것이다. 커맨드(CMD)가 메모리 인터페이스(230)에 전달될 때, 제어부(220)는 동작 메모리(240)에 저장된 해당 어드레스(ADDR) 및 해당 데이터(DATA)를 메모리 인터페이스(230)에 전달할 것이다.
메모리 인터페이스(230)는 반도체 장치(100)와 인터페이싱한다. 예를 들면, 반도체 장치(100)가 플래시 메모리인 경우, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 인터페이스(230)는 제어부(220)로부터 수신되는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 입출력 핀들(미도시)을 통해 반도체 장치(100)에 발행한다.
본 발명의 실시 예에 따르면, 다이나믹 버퍼 메모리(250)가 제공된다. 다이나믹 버퍼 메모리(250)는 각 커맨드 타입에 대응하는 동작 시간 정보를 저장한다. 도 4에서, 다이나믹 버퍼 메모리(250)에는 프로그램 동작, 읽기 동작 및 소거 동작에 각각 해당하는 동작 시간 정보들(OTp, OTr, OTe)이 저장되어 있다. 각 동작 시간 정보는 해당 동작에 소요되는 시간, 즉 동작 시간(도 2의 OT 참조)을 나타낼 것이다. 제어부(220)는 커맨드(CMD)가 발행된 후 다이나믹 버퍼 메모리(250)에 저장된 동작 시간 정보에 따라 결정되는 대기 시간 동안 대기한다. 예를 들면, 제어부(220)는 프로그램 커맨드가 발행된 후 프로그램 동작 시간 정보(OTp)에 따라 결정되는 대기 시간 동안 대기한다. 예를 들면, 제어부(220)는 읽기 커맨드가 발행된 후 읽기 동작 시간 정보(OTr)에 따라 결정되는 대기 시간 동안 대기한다. 예를 들면, 제어부(220)는 소거 커맨드가 발행된 후 소거 동작 시간 정보(OTe)에 따라 결정되는 대기 시간 동안 대기한다.
실시 예로서, 제어부(220)는 동작 시간 정보가 나타내는 동작 시간보다 정해진 시간만큼 적은 시간 동안 대기할 수 있다. 다른 실시 예로서, 제어부(220)는 동작 시간 정보가 나타내는 동작 시간 동안 대기할 수 있다.
대기 시간이 경과한 후, 제어부(220)는 적어도 한번의 상태 읽기를 수행한다. 제어부(220)는 메모리 인터페이스(230)를 통해 상태 읽기 신호를 전송할 것이다. 이에 따라, 반도체 장치(100)로부터 상태 읽기 응답 신호(SRR)가 수신된다.
상태 읽기 응답 신호(SRR)는 비교부(260)로 수신된다. 비교부(260)는 비교값(CV)과 상태 읽기 응답 신호(SRR)를 비교하고, 비교 결과를 제어부(220)에 전송한다. 예를 들면, 도 8에 도시된 바와 같이 비교 결과는 레디 비지 신호(RB)로서 제어부(320)에 제공될 수 있다.
비교값(CV)은 커맨드(CMD)의 수행이 완료되었음을 나타내는 상태 읽기 응답 신호(SRR)와 동일한 값일 수 있다.
비교부(260)는 비교값(CV)과 상태 읽기 응답 신호(SRR)가 일치할 때 레디 비지 신호(RB)를 인에이블할 것이다. 비교부(260)는 비교값(CV)과 상태 읽기 응답 신호(SRR)가 일치하지 않을 때 레디 비지 신호(RB)를 디스에이블할 것이다. 레디 비지 신호(RB)에 따라, 제어부(220)는 상태 읽기 신호를 재전송한다.
다른 실시 예로서, 비교부(260)는 비교값(CV)과 상태 읽기 응답 신호(SRR) 사이의 비교 결과를 레디 비지 신호(RB) 대신 복수의 데이터 비트들로서 제어부(320)에 제공할 수 있다. 예를 들면, 비교값(CV)과 상태 읽기 응답 신호(SRR)가 일치할 때 비교부(260)는 미리 정해진 값의 데이터 비트들을 제어부(320)로 전송할 것이다. 이때 미리 정해진 값의 데이터 비트들은 커맨드(CMD)의 수행이 완료되었음을 나타낼 것이다.
이러한 방식으로, 상태 읽기 응답 신호(SRR)가 커맨드(CMD)의 수행이 완료되었음을 나타낼 때까지 상태 읽기들이 수행될 것이다.
본 발명의 실시 예에 따르면, 상태 읽기 응답 신호(SRR)가 커맨드(CMD)의 수행이 완료되었음을 나타낼 때, 제어부(220)는 커맨드(CMD)의 수행에 소요된 시간을 동작 시간 정보로서 업데이트한다. 프로그램 동작 시, 프로그램 동작 시간 정보(OTp)가 업데이트될 것이다. 읽기 동작 시, 읽기 동작 시간 정보(OTr)가 업데이트될 것이다. 소거 동작 시, 소거 동작 시간 정보(OTe)가 업데이트될 것이다.
커맨드(CMD)의 수행에 소요되는 시간이 길어질수록, 해당 동작 시간 정보가 나타내는 동작 시간은 길어질 것이다. 이는, 커맨드(CMD)의 수행에 소요되는 시간이 길어질수록, 제어부(220)는 다음 커맨드(CMD)의 수행 시 더 긴 시간동안 대기한 후에 상태 읽기를 수행함을 의미할 것이다. 결과적으로, 적응적으로 대기 시간이 변경될 수 있다. 이에 따라, 상태 읽기들이 수행하는 횟수는 최소화될 수 있다.
도 3을 참조한 설명과 같이 프로그램/소거 사이클이 증가하여 반도체 장치(100)의 동작 시간이 증가할 때, 제어부(225)는 증가된 대기 시간을 가질 것이다. 따라서, 반도체 시스템(10)의 전력 소모는 감소하고, 반도체 시스템(10)의 성능은 향상될 수 있다.
도 5는 도 4의 컨트롤러(200)를 구현하기 위한 일 실시 예(1200)를 보여주는 블록도이다.
도 5를 참조하면, 컨트롤러(1200)는 램(1210, Random Access Memory), 프로세싱 유닛(1220, processing unit), 호스트 인터페이스(1230, host interface), 메모리 인터페이스(1240, memory interface) 및 에러 정정 블록(1250)을 포함한다.
프로세싱 유닛(1220)은 컨트롤러(1200)의 제반 동작을 제어한다. 램(1210)은 프로세싱 유닛(1220)의 동작 메모리, 반도체 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용될 수 있다. 프로세싱 유닛(1220) 및 램(1210)은 도 4의 제어부(220) 및 비교부(260)의 기능을 수행할 것이다.
추가적으로, 램(1210)은 도 4의 동작 메모리(240)로 이용될 수 있다. 추가적으로, 램(1210)은 도 4의 다이나믹 버퍼 메모리(250)로서 이용될 수 있다.
도 5에는 하나의 램(1210)이 제공되는 것이 도시되나, 2 이상의 램들이 제공될 수 있음이 이해될 것이다.
호스트 인터페이스(1230) 및 메모리 인터페이스(1240)는 각각 도 4의 호스트 인터페이스(210) 및 메모리 인터페이스(230)의 기능을 수행할 것이다.
실시 예로서, 에러 정정 블록(1250)이 제공될 수 있다. 에러 정정 블록(1250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성될 것이다.
도 6은 도 1의 컨트롤러(200)의 동작 방법을 보여주는 순서도이다.
도 1 및 도 6을 참조하면, S110단계에서, 컨트롤러(200)는 반도체 장치(100)로 커맨드를 발행한다. S120단계에서, 발행된 커맨드에 대응하는 동작 시간 정보가 로드된다. 동작 시간 정보는 다이나믹 버퍼 메모리(250, 도 4 참조)로부터 제어부(220)로 로드될 것이다. S120단계는 S110단계보다 먼저 수행될 수 있다.
S130단계에서, 컨트롤러(200)는 로드된 동작 시간 정보에 따라 결정되는 대기 시간 동안 대기할 것이다. 대기 시간 동안, 컨트롤러(200)는 상태 읽기를 수행하지 않을 것이다. 컨트롤러(200)는 대기 시간 동안 상태 읽기를 수행하는 데에 소요되는 전력을 세이브할 수 있다.
S140단계에서, 대기 시간이 경과한 후, 컨트롤러(200)는 상태 읽기를 수행한다. S150단계에서, 상태 읽기의 결과 커맨드의 수행이 완료되지 않은 경우 S140단계가 재수행된다. 상태 읽기의 결과 커맨드의 수행이 완료된 경우 S160단계가 수행된다. 커맨드의 수행이 완료될 때까지 상태 읽기는 반복적으로 수행될 것이다.
S160단계에서, 컨트롤러(200)는 커맨드의 수행에 소요된 시간에 따라 동작 시간 정보를 업데이트할 것이다. 제어부(220)는 다이나믹 버퍼 메모리(250)의 해당 동작 시간 정보를 업데이트할 것이다. 프로그램 동작 시에, 프로그램 동작 시간 정보(OTp)가 업데이트될 것이다. 읽기 동작 시에, 읽기 동작 시간 정보(OTr)가 업데이트되는 한편, 메모리 셀 어레이(110)로부터 읽어진 데이터가 반도체 장치(100)로부터 컨트롤러(200)로 출력될 것이다. 소거 동작 시에, 소거 동작 시간 정보(OTe)가 업데이트될 것이다.
실시 예로서, S160단계는 선택적으로 수행될 수 있다. 예를 들면, 동작 시간 정보는 커맨드에 해당하는 동작들이 정해진 횟수만큼 수행될 때마다 업데이트될 수 있다. 다른 예로서, 동작 시간 정보는 커맨드에 해당하는 동작이 수행될 때마다 업데이트될 수 있다.
커맨드의 수행이 완료된 것은 반도체 장치(100)가 레디 상태에 해당함을 의미한다. S170단계에서, 컨트롤러(200)는 다음 커맨드를 발행할 것이다. S170단계는 S160단계와 병렬적으로 수행될 수 있다. S170단계는 S160단계보다 먼저 수행될 수 있다.
도 7a 내지 도 7c는 도 6의 동작 방법에 따라 컨트롤러(200)와 반도체 장치(100) 사이에서 통신되는 신호들을 보여주는 타이밍도들이다. 도 7을 참조한 설명에서, 설명의 편의를 위해 프로그램 동작 시 통신되는 신호들이 예시된다.
도 7a를 참조하면, 컨트롤러(200, 도 1 참조)는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 반도체 장치(100, 도 1 참조)에 전송한다. 반도체 장치(100)는 어드레스(ADDR)가 가리키는 메모리 셀들에 데이터(DATA)를 프로그램할 것이다. 프로그램/소거 사이클이 100번 정도 진행된 경우, 반도체 장치(100)의 프로그램 동작은 제 1 동작 시간(OT1)만큼 소요된다.
컨트롤러(200)는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 전송한 후 제 1 대기 시간(WT1) 동안 대기한다. 컨트롤러(200)는 프로그램 동작 시간 정보(OTp, 도 4 참조)를 참조하여 제 1 대기 시간(WT1)을 결정할 것이다. 예를 들면, 제 1 대기 시간(WT1)은 프로그램 동작 시간 정보(OTp)가 나타내는 동작 시간에서 특정 시간을 뺀 값으로 결정될 것이다. 다른 예로서, 제 1 대기 시간(WT)은 프로그램 동작 시간 정보(OTp)가 나타내는 동작 시간으로 결정될 것이다.
제 1 대기 시간(WT1)이 경과한 후, 컨트롤러(200)는 제 1 상태 읽기 구간(SRT1)에서 적어도 한번의 상태 읽기를 수행한다. 컨트롤러(200)는 반도체 장치(100)에 상태 읽기 신호(SR)를 전송할 것이다. 반도체 장치(100)는 상태 읽기 신호(SR)에 응답하여 컨트롤러(200)에 상태 읽기 응답 신호(SRR)를 전송할 것이다. 실시 예로서, 커맨드(CMD), 어드레스(ADDR), 데이터(DATA), 상태 읽기 신호(SR) 및 상태 읽기 응답 신호(SRR)는 동일한 입출력 라인들을 통해 통신될 수 있다. 상태 읽기 응답 신호(SRR)가 프로그램 동작이 완료되지 않았음을 나타낼 때, 컨트롤러(200)는 상태 읽기를 재수행할 것이다. 상태 읽기 응답 신호(SRR)가 프로그램 동작이 완료되었음을 나타낼 때, 컨트롤러(200)는 더 이상 상태 읽기를 수행하지 않을 것이다. 도 7a에서 3번의 상태 읽기들이 수행되는 것이 도시된다.
커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)가 반도체 장치(100)에 제공된 시점 즉 컨트롤러(200)가 반도체 장치(100)에 커맨드(CMD)의 수행을 요청한 시점으로부터, 프로그램 동작이 완료되었음을 나타내는 상태 읽기 응답 신호(SRR)가 수신된 시점까지의 시간 구간은 제 1 동작 시간(OT1)으로서 정의될 수 있다.
컨트롤러(200)는 제 1 동작 시간(OT1)에 따라 프로그램 동작 시간 정보(OTp)를 업데이트할 것이다. 이후 프로그램 동작 시, 컨트롤러(200)는 업데이트된 프로그램 동작 시간 정보(OTp)를 참조하여 대기 시간(WT)을 결정할 것이다.
도 7b를 참조하면, 프로그램/소거 사이클이 1000번 정도 수행된 경우, 반도체 장치(100)의 프로그램 동작은 제 1 동작 시간(OT1)보다 긴 제 2 동작 시간(OT2)만큼 소요될 수 있다.
컨트롤러(200)는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)가 반도체 장치(100)에 제공된 후 제 2 대기 시간(WT2) 동안 대기한다. 제 2 대기 시간(WT2)은 프로그램 동작 시간 정보(OTp)에 따라 결정된다. 프로그램 동작 시간 정보(OTp)에는 이전 프로그램 동작을 위해 소요된 동작 시간이 반영되어 있다.
프로그램/소거 사이클이 증가함에 따라 각 프로그램 동작에 소요되는 시간은 증가할 수 있다. 프로그램 동작에 소요되는 시간이 증가함에 따라, 대기 시간(WT)도 증가할 것이다. 제 2 대기 시간(WT2)은 제 1 대기 시간(WT1)보다 길 것이다.
제 2 대기 시간(WT2) 후에, 컨트롤러(200)는 제 2 상태 읽기 구간(SRT2)에서 적어도 한번의 상태 읽기를 수행할 것이다. 프로그램 동작이 완료되었음을 나타내는 상태 읽기 응답 신호(SRR)가 수신될 때까지, 상태 읽기는 반복적으로 수행될 것이다. 프로그램 동작이 완료되었음을 나타내는 상태 읽기 응답 신호(SRR)가 수신될 때, 컨트롤러(200)는 프로그램 동작이 제 2 동작 시간(OT2)만큼 소요되었음을 감지하고, 제 2 동작 시간(OT2)에 따라 프로그램 동작 시간 정보(OTp)를 업데이트할 것이다.
도 7c를 참조하면, 프로그램/소거 사이클이 10000번 정도 수행된 경우, 반도체 장치(100)의 프로그램 동작은 제 2 동작 시간(OT2)보다 긴 제 3 동작 시간(OT3)만큼 소요될 수 있다.
커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)가 반도체 장치(100)에 제공된 후, 컨트롤러(200)는 프로그램 동작 시간 정보(OTp)를 참조하여 제 3 대기 시간(WT3) 동안 대기한다. 프로그램/소거 사이클이 증가함에 따라 프로그램 동작에 소요되는 시간은 증가하고, 프로그램 동작에 소요되는 시간은 프로그램 동작 시간 정보(OTp)에 반영되므로, 제 3 대기 시간(WT3)은 제 2 대기 시간(WT2)보다 길 것이다.
제 3 대기 시간(WT3) 후, 컨트롤러(200)는 제 3 상태 읽기 구간(SRT3)에서 적어도 한번의 상태 읽기를 수행한다. 프로그램 동작이 완료되었음을 나타내는 상태 읽기 응답 신호(SRR)가 수신될 때 상태 읽기는 더 이상 수행되지 않을 것이다.
컨트롤러(200)가 반도체 장치(100)에 커맨드(CMD)의 수행을 요청한 시점으로부터 커맨드(CMD)의 수행이 완료되었음을 나타내는 상태 읽기 응답 신호(SRR)가 수신된 시점까지의 시간 구간은 제 3 동작 시간(OT3)으로서 정의될 것이다. 컨트롤러(200)는 제 3 동작 시간(OT3)에 따라, 프로그램 동작 시간 정보(OTp)를 업데이트할 것이다.
도 7a 내지 도 7c에 도시된 바와 같이 프로그램/소거 사이클이 증가함에 따라, 프로그램 동작에 소요되는 동작 시간은 증가할 것이다(OT1~OT3 참조). 프로그램 동작에 소요되는 동작 시간은 프로그램 동작 시간 정보(OTp)에 반영될 것이다. 프로그램 동작에 소요되는 동작 시간이 증가할수록 프로그램 동작 시간 정보(OTp)에 따라 결정되는 대기 시간(WT1~WT3 참조)은 증가할 것이다. 결과적으로, 적응적으로 대기 시간이 변경됨으로써 상태 읽기들이 수행되는 횟수가 감소할 수 있다. 따라서, 반도체 시스템(10)의 전력 소모는 감소하고, 반도체 시스템(10)의 성능은 향상될 수 있다.
도 8은 도 1의 컨트롤러(200)의 다른 실시 예(300)를 보여주는 블록도이다.
도 8을 참조하면, 컨트롤러(300)는 호스트 인터페이스(310), 제어부(320), 메모리 인터페이스(330), 동작 메모리(340), 다이나믹 버퍼 메모리(350) 및 비교부(360)를 포함한다.
호스트 인터페이스(310), 메모리 인터페이스(330), 동작 메모리(340), 다이나믹 버퍼 메모리(350) 및 비교부(360)는 각각 도 4를 참조하여 설명된 호스트 인터페이스(210), 메모리 인터페이스(230), 동작 메모리(240), 다이나믹 버퍼 메모리(250) 및 비교부(260)와 마찬가지로 구성된다. 이하 중복되는 설명은 생략된다.
제어부(320)는 커맨드 버퍼(325), 상태 읽기 카운터(326) 및 타이머(327)를 포함한다. 커맨드 버퍼(325)는 도 4를 참조하여 설명된 커맨드 버퍼(225)와 마찬가지로 구성되고, 동작한다.
상태 읽기 카운터(326)는 상태 읽기가 수행될 때마다 카운트를 수행한다. 즉 상태 읽기들이 수행된 횟수는 상태 읽기 카운터(326)에 의해 카운트된다.
타이머(327)는 경과 시간 값을 측정한다. 현재 상태 읽기와 다음 상태 읽기 사이의 주기는 타이머(327)에 의해 제공되는 경과 시간 값에 의해 결정될 수 있다.
실시 예로서, 제어부(320)는 설정된 횟수의 상태 읽기들 각각을 제 1 주기마다 수행하고, 그 후 수행되는 상태 읽기들 각각을 제 2 주기마다 수행할 수 있다. 제어부(320)는 상태 읽기 카운터(236)로부터의 카운트 값에 따라 설정된 횟수의 상태 읽기들이 수행됨을 감지할 것이다. 제어부(320)는 설정된 횟수의 상태 읽기들 각각을 제 1 주기마다 수행할 것이다. 제어부(320)는 다음 상태 읽기들 각각을 제 2 주기마다 수행할 것이다.
도 9는 도 8의 컨트롤러(300)의 동작 방법을 보여주는 순서도이다.
도 1 및 도 9를 참조하면, S210단계에서, 컨트롤러(200)는 반도체 장치(100)로 커맨드를 발행한다. 그리고 S220단계에서, 컨트롤러(200)는 발행된 커맨드에 대응하는 동작 시간 정보를 다이나믹 버퍼 메모리(250)로부터 로드한다. S230단계에서, 컨트롤러(200)는 로드된 동작 시간 정보에 따라 결정되는 대기 시간 동안 대기한다.
S240단계에서, 컨트롤러(200)는 상태 읽기를 수행한다. S250단계에서, 상태 읽기의 결과 커맨드의 수행이 완료되지 않은 경우 S255단계가 재수행된다. 상태 읽기의 결과 커맨드의 수행이 완료된 경우 S260단계가 수행된다.
S255단계에서, 컨트롤러(200)는 다음 상태 읽기가 수행될 주기를 결정한다. 제어부(320)는 수행된 상태 읽기들의 횟수를 상태 읽기 카운터(326)에 문의하고, 수행된 상태 읽기들의 횟수를 설정된 횟수와 비교할 것이다. 수행된 상태 읽기들의 횟수가 설정된 횟수보다 작은 경우, 제 1 주기 후에 다음 상태 읽기가 수행될 수 있다. 수행된 상태 읽기들의 횟수가 설정된 횟수보다 크거나 같은 경우, 제 2 주기 후에 다음 상태 읽기가 수행될 수 있다. 제 1 주기는 제 2 주기보다 길 수 있다.
수행된 상태 읽기들의 횟수가 설정된 횟수에 도달하기 전까지 제 1 주기로 상태 읽기들을 수행함으로써 상태 읽기들이 수행되는 횟수는 감소할 수 있다. 이에 따라 반도체 시스템(10)의 소모 전력은 감소된다.
수행된 상태 읽기들의 횟수가 설정된 횟수에 도달하면 커맨드의 수행이 완료될 가능성이 높다. 이때 제 2 주기로 상태 읽기들을 수행함으로써 컨트롤러(200)는 커맨드의 수행이 완료되는 시점을 빠르게 인지할 수 있다.
S260단계에서, 컨트롤러(200)는 다이나믹 버퍼 메모리(250) 내 커맨드의 수행에 소요된 시간에 따라 동작 시간 정보를 업데이트할 것이다. S270단계에서, 컨트롤러(200)는 다음 커맨드를 발행할 것이다.
도 10은 도 9의 동작 방법에 따라 컨트롤러(300)와 반도체 장치(100) 사이에서 통신되는 신호들을 보여주는 타이밍도이다.
도 10을 참조하면, 컨트롤러(200)는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 반도체 장치(100)에 전송하고, 프로그램 동작 시간 정보(OTp, 도 4 참조)를 참조하여 대기 시간(WT) 동안 대기한다.
대기 시간(WT)이 경과된 후, 컨트롤러(200)는 상태 읽기 구간(SRT) 동안 상태 읽기들을 수행한다. 컨트롤러(200)는 상태 읽기 신호(SR)를 반도체 장치(100)에 전송하고, 반도체 장치(100)로부터 상태 읽기 응답 신호(SRR)를 수신할 것이다. 컨트롤러(200)는 설정된 횟수의 상태 읽기들이 수행되기 전까지 상태 읽기들 각각을 제 1 주기(P1)마다 수행할 것이다. 도 10에서, 제 1 시간 구간(T1) 동안 상태 읽기들 각각이 제 1 주기(P1)마다 수행되는 것으로 도시되어 있다.
수행된 상태 읽기들의 횟수가 설정된 횟수, 예를 들면 도 10에 도시된 바와 같이 3보다 크거나 같을 때 제 2 주기(P2)마다 상태 읽기가 수행된다. 컨트롤러(200)는 상태 읽기들 각각을 제 2 주기(P2)마다 수행할 것이다. 커맨드(CMD)의 수행이 완료되었음을 나타내는 상태 읽기 응답 신호(SRR)가 수신될 때까지 상태 읽기들이 수행될 것이다. 커맨드(CMD)의 수행이 완료되었음을 나타내는 상태 읽기 응답 신호(SRR)가 수신될 때 더 이상의 상태 읽기는 수행되지 않을 것이다. 컨트롤러(200)는 커맨드(CMD)의 수행이 요청된 시점으로부터 커맨드(CMD)의 수행이 완료되었음을 나타내는 상태 읽기 응답 신호(SRR)가 수신된 시점까지의 시간 구간을 프로그램 동작에 해당하는 동작 시간(OT)으로서 감지하고 동작 시간(OT)에 따라 프로그램 동작 시간 정보(OTp, 도 8 참조)를 업데이트할 것이다.
본 발명의 실시 예에 따르면, 컨트롤러(200)는 대기 시간(WT) 후에 상태 읽기들을 수행한다. 나아가 컨트롤러(200)는 대기 시간(WT) 후 수행되는 상태 읽기들 사이의 주기들을 조절한다. 이에 따라, 상태 읽기들이 수행되는 횟수는 최소화될 수 있다.
도 11은 도 1의 컨트롤러(200)의 또 다른 실시 예(400)를 보여주는 블록도이다.
도 1 및 도 11을 참조하면, 컨트롤러(400)는 호스트 인터페이스(410), 제어부(420), 메모리 인터페이스(430), 동작 메모리(440) 및 비교부(460)를 포함한다.
호스트 인터페이스(410), 메모리 인터페이스(430), 동작 메모리(440) 및 비교부(460)는 각각 도 4를 참조하여 설명된 호스트 인터페이스(210), 메모리 인터페이스(230), 동작 메모리(240) 및 비교부(260)와 마찬가지로 구성된다. 이하 중복되는 설명은 생략된다.
각 커맨드 타입에 대응하는 동작 시간 정보를 저장하기 위한 다이나믹 버퍼 메모리(도 4의 250 참조)는 컨트롤러(400)에 제공되지 않는다.
제어부(420)는 커맨드 버퍼(425), 상태 읽기 카운터(426) 및 타이머(427)를 포함한다. 커맨드 버퍼(425)는 호스트 인터페이스(410)를 통해 수신된 커맨드, 그리고 제어부(420)에 의해 자체적으로 생성된 커맨드를 저장한다. 커맨드 버퍼(225)는 선입 선출(First-In First-Out) 방식으로서 이용될 수 있다.
상태 읽기 카운터(426)는 상태 읽기가 수행될 때마다 카운트를 수행한다. 즉 상태 읽기들이 수행된 횟수는 상태 읽기 카운터(426)에 의해 카운트된다.
타이머(427)는 경과 시간 값을 제공한다. 현재 상태 읽기와 다음 상태 읽기 사이의 주기는 타이머(427)에 의해 제공되는 경과 시간 값에 의해 결정될 수 있다.
제어부(420)는 커맨드 버퍼(425)의 커맨드가 메모리 인터페이스(430)를 거쳐 반도체 장치(100)로 전송된 후 상태 읽기들을 수행할 것이다. 이 실시 예에 따르면, 설정된 횟수의 제 1 상태 읽기들이 수행된 후 제 2 상태 읽기들이 수행될 수 있다. 제어부(420)는 상태 읽기 카운터(426)의 카운트 값에 따라 설정된 횟수의 제 1 상태 읽기들이 수행되었는지 여부를 감지할 것이다. 이후 수행되는 제 2 상태 읽기들 사이의 주기들은 점진적으로 감소한다.
실시 예로서, 제 1 상태 읽기들 사이의 주기들은 길게 설정될 수 있다. 예를 들면, 제 1 상태 읽기들 사이의 주기들은 제 1 상태 읽기들 각각이 수행될 때마다 증가할 수 있다. 예를 들면, 제 1 상태 읽기들 사이의 주기들 각각은 제 2 상태 읽기들 사이의 주기들보다 긴 소정의 시간일 수 있다. 이러한 실시 예들에 따라, 제 1 상태 읽기들이 수행되는 횟수는 감소할 수 있다.
제 1 상태 읽기들 후에 수행되는 제 2 상태 읽기들 사이의 주기들은 제 2 상태 읽기들 각각이 수행될 때마다 감소한다. 설정된 횟수의 제 1 상태 읽기들이 수행된 후에는, 커맨드의 수행이 완료될 가능성이 높아진다. 제 2 상태 읽기들 사이의 주기들을 점진적으로 감소시킴으로써 컨트롤러(400)는 커맨드의 수행이 완료되는 시점을 빠르게 인지할 수 있다.
도 12는 도 11의 컨트롤러(400)의 동작 방법을 보여주는 순서도이다.
도 12를 참조하면, S310단계에서, 컨트롤러(400)는 반도체 장치(100)로 커맨드를 발행한다. S320단계에서, 컨트롤러(400)는 상태 읽기를 수행한다.
S330단계에서, 컨트롤러(400)는 상태 읽기의 결과 커맨드의 수행이 완료된 경우 S370단계를 수행한다. 컨트롤러(400)는 상태 읽기의 결과 커맨드의 수행이 완료되지 않은 경우 S340단계를 수행한다.
S340단계에서, 수행된 상태 읽기들의 횟수가 설정된 횟수보다 작을 때 S350단계가 수행된다. 수행된 상태 읽기들의 횟수가 설정된 횟수보다 크거나 같을 때 S360단계가 수행된다.
S350단계에서, 컨트롤러(400)는 다음 상태 읽기까지의 주기를 증가시킨다. 즉, 수행된 상태 읽기들의 횟수가 설정된 횟수에 도달하기 전까지 상태 읽기들 사이의 주기들은 점진적으로 증가할 것이다.
S360단계에서, 컨트롤러(400)는 다음 상태 읽기까지의 주기를 감소시킨다. 즉, 수행된 상태 읽기들의 횟수가 설정된 횟수보다 크거나 같을 때부터 상태 읽기들 사이의 주기들은 점진적으로 감소할 것이다.
설정된 횟수를 조절함으로써 상태 읽기들의 횟수가 감소할 수 있다. 실시 예로서, 설정된 횟수는 반도체 장치(100)의 프로그램/소거 사이클이 증가할수록 증가할 수 있다. 제어부(420)는 프로그램/소거 사이클을 저장하고, 저장된 프로그램/소거 사이클에 기반하여 설정된 횟수를 조절할 것이다. 예를 들면, 프로그램/소거 사이클이 증가할수록 설정된 횟수가 증가할 수 있다. 실시 예로서, 설정된 횟수는 커맨드 타입 별로 제공될 수 있다. 예를 들면, 프로그램 동작에 대응하는 제 1 설정 횟수, 읽기 동작에 대응하는 제 2 설정 횟수, 그리고 소거 동작에 대응하는 제 3 설정 횟수가 제공될 수 있다.
S370단계에서, 컨트롤러(400)는 다음 커맨드를 발행할 것이다.
도 13은 도 12의 동작 방법에 따라 컨트롤러(400)와 반도체 장치(100) 사이에서 통신되는 신호들을 보여주는 타이밍도이다.
도 13을 참조하면, 컨트롤러(400)는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 반도체 장치(100)에 전송한다.
이후, 컨트롤러(400)는 제 1 상태 읽기들을 수행한다. 실시 예로서, 컨트롤러(400)는 커맨드(CMD)의 발행 후 소정의 시간이 경과될 때부터 제 1 상태 읽기들을 수행할 수 있다. 컨트롤러(400)는 제 1 상태 읽기 신호(SR1)를 반도체 장치(100)에 전송하고 제 1 상태 읽기 응답 신호(SRR1)를 반도체 장치(100)로부터 수신함으로써 각 제 1 상태 읽기를 수행할 것이다. 도 13에서, 3회의 제 1 상태 읽기들이 수행되는 것으로 도시되어 있다.
도 13에서, 제 1 상태 읽기들 사이의 주기들(P3~P5)은 점진적으로 증가한다. 제 1 상태 읽기들 사이의 주기들(P3~P5)은 제 1 상태 읽기들 각각이 수행될 때마다 증가할 수 있다. 예를 들면, 제 1 상태 읽기 신호들(SR1)은 주기적으로 토글되는 기준 클럭들에 응답하여 전송되되, 주기(P3)는 q(q는 자연수)번의 기준 클럭들에 해당하고, 주기(P4)는 2q번의 기준 클럭들에 해당하고, 주기(P5)는 3q번의 기준 클럭들에 해당할 것이다.
다른 실시 예로서, 제 1 상태 읽기들 사이의 주기들은 동일할 수 있다. 예를 들면, 주기들(P3~P5) 각각은 3q번의 기준 클럭들에 해당할 수 있다.
이후 컨트롤러(400)는 제 2 상태 읽기들을 수행한다. 컨트롤러(400)는 제 2 상태 읽기 신호(SR2)를 반도체 장치(100)에 전송하고 제 2 상태 읽기 응답 산호(SRR2)를 반도체 장치(100)로부터 수신함으로써 각 제 2 상태 읽기를 수행할 것이다. 제 2 상태 읽기들 사이의 주기들(P6, P7)은 제 2 상태 읽기들 각각이 수행될 때마다 감소한다. 예를 들면, 제 2 상태 읽기 신호들(SR2)은 제 1 상태 읽기 신호들(SR1)과 마찬가지로 주기적으로 토글되는 기준 클럭들에 응답하여 전송되되, 주기(P6)는 2q번의 기준 클럭들에 해당하고 주기(P7)는 q번의 기준 클럭들에 해당할 것이다.
커맨드의 수행이 완료되었음을 나타내는 제 2 상태 읽기 응답 신호(SRR2)가 수신될 때, 더 이상의 상태 읽기는 수행되지 않을 것이다.
도 14는 도 8의 컨트롤러(400)의 동작 방법의 또 다른 실시 예를 보여주는 타이밍도이다.
도 14를 참조하면, 컨트롤러(200)는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 반도체 장치(100)에 전송하고, 프로그램 동작 시간 정보(OTp, 도 8 참조)를 참조하여 대기 시간(WT) 동안 대기한다.
대기 시간(WT)이 경과된 후, 컨트롤러(200)는 상태 읽기 구간(SRT) 동안 상태 읽기들을 수행한다. 컨트롤러(200)는 상태 읽기 구간(SRT) 동안 설정된 횟수의 제 1 상태 읽기들, 그리고 제 2 상태 읽기들을 수행할 수 있다.
제 1 상태 읽기들 사이의 주기들(P3~P5)은 점진적으로 증가할 수 있다. 제 2 상태 읽기들 사이의 주기들(P6, P7)은 점진적으로 감소한다.
본 발명의 실시 예에 따르면, 설정된 횟수의 상태 읽기들 후에 수행되는 상태 읽기들의 주기들을 점진적으로 감소시킴으로써 컨트롤러(200)는 반도체 장치(100)가 커맨드의 수행을 완료하는 시점을 빠르게 인지할 수 있다. 설정된 횟수의 상태 읽기들의 주기들은 길게 설정됨으로써 상태 읽기들의 수행 횟수는 감소할 수 있다. 이에 따라 감소된 소모 전력을 갖는 반도체 시스템(10)이 제공된다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 반도체 장치
200: 컨트롤러
210, 310, 410: 호스트 인터페이스
220, 320, 420: 제어부
230, 330, 430: 메모리 인터페이스
240, 340, 440: 동작 메모리
250, 350: 다이나믹 버퍼 메모리
260, 360, 460: 비교부

Claims (20)

  1. 복수의 커맨드들을 수신 및 수행하도록 구성되는 반도체 장치; 및
    상기 반도체 장치에 상기 복수의 커맨드들 각각을 발행할 때마다 상기 반도체 장치에 대해 적어도 한번의 상태 읽기를 수행함으로써 해당 커맨드의 수행이 완료되었는지 여부를 판별하도록 구성되는 컨트롤러를 포함하되,
    상기 컨트롤러는 제 1 커맨드를 상기 반도체 장치에 발행한 후 상기 반도체 장치에 대해 상기 적어도 한번의 상태 읽기를 수행하여 상기 제 1 커맨드의 수행에 소요된 시간을 동작 시간 정보로서 저장하며,
    상기 컨트롤러는 제 2 커맨드를 상기 반도체 장치에 발행한 후 상기 동작 시간 정보에 따라 결정되는 제 1 대기 시간 동안 대기하고 상기 반도체 장치에 대해 상기 적어도 한번의 상태 읽기를 수행하는 반도체 시스템.
  2. 제 1 항에 있어서,
    상기 제 1 대기 시간은 상기 제 1 커맨드의 수행에 소요된 시간과 같거나 정해진 시간만큼 짧은 반도체 시스템.
  3. 제 1 항에 있어서,
    상기 복수의 커맨드들 각각은 프로그램 커맨드, 읽기 커맨드 및 소거 커맨드 중 어느 하나의 타입이고,
    상기 제 1 커맨드 및 상기 제 2 커맨드는 동일한 타입인 반도체 시스템.
  4. 제 1 항에 있어서,
    상기 컨트롤러는 상기 제 2 커맨드에 대응하는 상기 적어도 한번의 상태 읽기에 따라 상기 제 2 커맨드의 수행에 소요된 시간을 판별하고, 상기 제 2 커맨드의 수행에 소요된 시간에 따라 상기 동작 시간 정보를 업데이트하는 반도체 시스템.
  5. 제 4 항에 있어서,
    상기 컨트롤러는 제 3 커맨드를 상기 반도체 장치에 발행한 후 상기 업데이트된 동작 시간 정보에 따라 결정되는 제 2 대기 시간 동안 대기하고 상기 반도체 장치에 대해 상기 적어도 한번의 상태 읽기를 수행하는 반도체 시스템.
  6. 제 1 항에 있어서.
    상기 제 2 커맨드에 대응하는 상기 적어도 한번의 상태 읽기는 설정된 횟수의 제 1 상태 읽기들, 그리고 제 2 상태 읽기들을 포함하고,
    상기 컨트롤러는 상기 제 1 상태 읽기들을 수행한 후 제 2 상태 읽기들을 수행하되, 상기 제 1 상태 읽기들 각각을 제 1 주기마다 수행하고, 상기 제 2 상태 읽기들 각각을 제 2 주기마다 수행하는 반도체 시스템.
  7. 제 6 항에 있어서,
    상기 제 1 주기는 상기 제 2 주기보다 긴 반도체 시스템.
  8. 제 1 항에 있어서,
    상기 제 2 커맨드에 대응하는 상기 적어도 한번의 상태 읽기는 설정된 횟수의 제 1 상태 읽기들, 그리고 제 2 상태 읽기들을 포함하고,
    상기 컨트롤러는 상기 제 1 상태 읽기들을 수행한 후 제 2 상태 읽기들을 수행하되,
    상기 제 1 상태 읽기들 사이의 시간들은 상기 제 1 상태 읽기들 각각이 수행될 때마다 증가하고,
    상기 제 2 상태 읽기들 사이의 시간들은 상기 제 2 상태 읽기들 각각이 수행될 때마다 감소하는 반도체 시스템.
  9. 제 1 항에 있어서,
    상기 컨트롤러는 다이나믹 버퍼 메모리를 포함하되,
    상기 컨트롤러는 상기 동작 시간 정보를 상기 다이나믹 버퍼 메모리에 저장하는 반도체 시스템.
  10. 제 1 항에 있어서,
    상기 반도체 장치는 불휘발성 메모리 셀들을 포함하되,
    상기 컨트롤러는 상기 동작 시간 정보를 상기 불휘발성 메모리 셀들에 저장하는 반도체 시스템.
  11. 반도체 장치에 대한 제어 방법에 있어서:
    상기 반도체 장치에 제 1 커맨드를 발행하는 단계;
    내부에 저장된 동작 시간 정보에 따라 결정되는 제 1 대기 시간 동안 대기하는 단계;
    상기 제 1 대기 시간 이후, 상기 반도체 장치에 대해 적어도 한번의 상태 읽기를 수행하여 상기 반도체 장치가 상기 제 1 커맨드의 수행을 완료하였는지 여부를 판별하는 단계; 및
    상기 제 1 커맨드의 수행이 완료될 때, 상기 제 1 커맨드의 수행에 소요된 시간에 따라 상기 동작 시간 정보를 업데이트하는 단계를 포함하는 제어 방법.
  12. 제 11 항에 있어서,
    상기 반도체 장치에 제 2 커맨드를 발행하는 단계;
    상기 업데이트된 동작 시간 정보에 따라 결정되는 제 2 대기 시간 동안 대기하는 단계; 및
    상기 제 2 대기 시간 이후, 상기 반도체 장치에 대해 상기 적어도 한번의 상태 읽기를 수행하여 상기 반도체 장치가 상기 제 2 커맨드의 수행을 완료하였는지 여부를 판별하는 단계를 더 포함하는 제어 방법.
  13. 제 12 항에 있어서,
    상기 제 2 커맨드의 수행이 완료될 때, 상기 제 2 커맨드의 수행에 소요된 시간에 따라 상기 동작 시간 정보를 재 업데이트하는 단계를 더 포함하는 제어 방법.
  14. 제 11 항에 있어서,
    상기 판별하는 단계에서,
    상기 적어도 한번의 상태 읽기는 설정된 횟수의 제 1 상태 읽기들과 제 2 상태 읽기들을 포함하며,
    상기 제 1 상태 읽기들 각각은 제 1 주기마다 수행되고, 상기 제 2 상태 읽기들 각각은 제 2 주기마다 수행되는 제어 방법.
  15. 제 11 항에 있어서,
    상기 판별하는 단계는 설정된 횟수의 제 1 상태 읽기들을 수행하는 단계; 및
    상기 제 1 상태 읽기들 후 제 2 상태 읽기들을 수행하는 단계를 포함하되,
    상기 제 1 상태 읽기들 사이의 제 1 주기들은 상기 제 1 상태 읽기들 각각이 수행될 때마다 증가하고,
    상기 제 2 상태 읽기들 사이의 제 2 주기들은 상기 제 2 상태 읽기들 각각이 수행될 때마다 감소하는 제어 방법.
  16. 반도체 장치; 및
    커맨드를 발행하여 상기 반도체 장치를 구동하며, 상기 커맨드의 발행 후 상기 반도체 장치에 대해 복수의 상태 읽기들을 수행하여 상기 커맨드의 수행이 완료되었는지 여부를 판별하도록 구성되는 컨트롤러를 포함하되,
    상기 컨트롤러는 상기 복수의 상태 읽기들 중 설정된 개수의 제 1 상태 읽기들이 수행된 후 상기 복수의 상태 읽기들 중 제 2 상태 읽기들을 수행하고,
    상기 제 2 상태 읽기들 사이의 주기들은 상기 제 2 상태 읽기들 각각이 수행될 때마다 감소하는 반도체 시스템.
  17. 제 16 항에 있어서,
    상기 제 1 상태 읽기들 사이의 주기들은 상기 제 1 상태 읽기들 각각이 수행될 때마다 증가하는 반도체 시스템.
  18. 제 16 항에 있어서,
    상기 제 1 상태 읽기들 사이의 주기들은 서로 동일하되, 상기 제 2 상태 읽기들 사이의 주기들보다 긴 반도체 시스템.
  19. 제 17 항에 있어서,
    상기 설정된 개수는 상기 반도체 장치의 프로그램 동작들의 횟수 및 소거 동작들의 횟수 중 적어도 하나에 따라 가변하는 반도체 시스템.
  20. 제 17 항에 있어서,
    상기 컨트롤러는 상기 커맨드의 발행 후 소정의 시간이 경과될 때 상기 반도체 장치에 대해 복수의 상태 읽기들을 수행하는 반도체 시스템.
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