KR20160094538A - 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
박막 트랜지스터가 제공된다. 박막 트랜지스터는 기판; 상기 기판 상에 배치되며, 제1 측벽 및 상기 제1 측벽에 대향하는 제2 측벽을 갖는 하부 게이트 전극; 상기 기판 및 상기 하부 게이트 전극을 덮는 하부 절연층; 상기 하부 절연층 상의 반도체층; 상기 반도체층 상에 직접(directly on) 배치되며 서로 이격되는 소스 및 드레인 전극들을 포함하되, 상기 소스 전극은 상기 하부 게이트 전극의 상기 제1 측벽에 인접하여 배치되고, 상기 드레인 전극은 상기 게이트 전극의 제2 측벽에 인접하여 배치되며, 상기 소스 및 드레인 전극들은 서로 마주보는 제3 측벽 및 제4 측벽을 각각 가지되, 상기 제1 측벽 및 상기 제3 측벽은 상기 기판의 상면에 수직한 일 방향으로 서로 정렬되고, 상기 제2 측벽 및 상기 제4 측벽은 상기 일 방향으로 서로 정렬될 수 있다.
Description
본 발명은 박막 트랜지스터에 관한 것으로서, 보다 상세하게는 자기 정렬된(self-aligned) 박막 트랜지스터에 관한 것이다.
정보화 사회의 발달로 인해, 정보를 표시할 수 있는 표시장치들이 활발히 개발되고 있다. 표시장치들은 액정표시장치(liquid crystal display device), 유기전계발광 표시장치(organic electro-luminescence display device), 플라즈마 표시장치(plasma display panel) 및 전계 방출 표시장치(field emission display device)를 포함한다.
이러한 표시장치들은 모바일 폰, 네비게이션, 모니터, 텔레비전에 널리 적용되고 있다. 표시장치들은 매트릭스로 배열된 화소들과, 각 화소를 온/오프시키는 박막 트랜지스터를 포함한다. 박막 트랜지스터의 스위칭 온/오프에 의해 각 화소가 제어된다.
박막 트랜지스터는 게이트 신호를 수신하는 게이트 전극과 데이터 전압을 수신하는 소스 전극, 및 상기 데이터 전압을 출력하는 드레인 전극을 포함한다. 또한, 박막 트랜지스터는 채널을 형성하는 반도체층을 포함한다. 최근 박막 트랜지스터의 기능 및 성능과 관련한 연구가 활발히 진행되고 있다.
본 발명이 해결하고자 하는 과제는 기생 용량 특성이 향상된 박막 트랜지스터를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 제조 공정이 단순화된 박막 트랜지스터의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 박막 트랜지스터는 기판; 상기 기판 상에 배치되며, 제1 측벽 및 상기 제1 측벽에 대향하는 제2 측벽을 갖는 하부 게이트 전극; 상기 기판 및 상기 하부 게이트 전극을 덮는 하부 절연층; 상기 하부 절연층 상의 반도체층; 상기 반도체층 상에 직접(directly on) 배치되며 서로 이격되는 소스 및 드레인 전극들을 포함하되, 상기 소스 전극은 상기 하부 게이트 전극의 상기 제1 측벽에 인접하여 배치되고, 상기 드레인 전극은 상기 게이트 전극의 제2 측벽에 인접하여 배치되며, 상기 소스 및 드레인 전극들은 서로 마주보는 제3 측벽 및 제4 측벽을 각각 가지되, 상기 제1 측벽 및 상기 제3 측벽은 상기 기판의 상면에 수직한 일 방향으로 서로 정렬되고, 상기 제2 측벽 및 상기 제4 측벽은 상기 일 방향으로 서로 정렬될 수 있다.
일 실시예에 따르면, 상기 반도체층은 아연 산화물(Zinc Oxide), 아연 주석 산화물(Zinc Tin Oxide), 인듐 아연 산화물(Indium Zinc Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide), 인듐 아연 주석 산화물(Indium Zin Tin Oxide), 및 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide) 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 기판, 상기 하부 절연층, 상기 반도체층, 상기 소스 전극, 및 상기 드레인 전극은 투명할(transparent) 수 있다.
일 실시예에 따르면, 상기 하부 게이트 전극은 텅스텐, 알루미늄, 구리, 백금, 금, 은, 티타늄, 몰리브덴 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 소스 및 드레인 전극들은 상기 하부 게이트 전극과 수직적으로 중첩되지 않을 수 있다.
일 실시예에 따르면, 상기 반도체층, 상기 소스 전극, 및 상기 드레인 전극을 덮는 상부 절연층;
상기 상부 절연층을 관통하여 상기 소스 전극과 전기적으로 연결되는 제1 배선 패턴; 및
상기 상부 절연층을 관통하여 상기 드레인 전극과 전기적으로 연결되는 제2 배선 패턴을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 배선 패턴 및 상기 제2 배선 패턴은 상기 하부 게이트 전극과 수직적으로 중첩되지 않을 수 있다.
일 실시예에 따르면, 상기 제1 배선 패턴 및 상기 제2 배선 패턴 사이의 상기 상부 절연층 상에 배치되는 상부 게이트 전극을 더 포함할 수 있다.
일 실시예에 따르면, 상기 상부 게이트 전극은 상기 소스 및 드레인 전극들과 수직적으로 중첩되지 않을 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위하여 본 발명의 실시예들에 따른 박막 트랜지스터의 제조 방법은 기판 상에 하부 게이트 전극을 형성하는 것; 상기 하부 게이트 전극 및 상기 기판 상에 하부 절연층, 반도체층, 투명 도전층, 및 포토 레지스트층을 차례로 형성하는 것; 상기 하부 게이트 전극을 마스크로 이용하여 상기 기판의 하면으로부터 상기 포토 레지스트층의 일부를 노광하는 것; 상기 포토 레지스트층 중에서 노광되지 않은 부분을 제거하여 포토 레지스트 패턴을 형성하는 것; 상기 포토 레지스트 패턴을 마스크로 이용하여 상기 투명 전도층을 식각함으로써 서로 이격되는 소스 및 드레인 전극들을 형성하는 것을 포함하되, 상기 투명 전도층은 상기 반도체층 상에 직접(directly on) 형성될 수 있다.
일 실시예에 따르면, 상기 반도체층은 아연 산화물(Zinc Oxide), 아연 주석 산화물(Zinc Tin Oxide), 인듐 아연 산화물(Indium Zinc Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide), 인듐 아연 주석 산화물(Indium Zin Tin Oxide), 및 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide) 중에서 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 기판, 상기 하부 절연층, 상기 반도체층, 및 상기 투명 전도층은 투명할(transparent) 수 있다.
일 실시예에 따르면, 상기 하부 게이트 전극은 텅스텐, 알루미늄, 구리, 백금, 금, 은, 티타늄, 몰리브덴 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 상기 반도체층, 상기 소스 전극, 및 상기 드레인 전극을 덮되, 상기 소스 전극 및 상기 드레인 전극의 일부를 노출하는 콘택 홀들을 갖는 상부 절연층을 형성하는 것; 상기 콘택홀을 채우며 상기 상부 절연층을 덮는 상부 도전층을 형성하는 것; 및 상기 상부 도전층을 패터닝하여 상기 소스 전극과 전기적으로 연결되는 제1 배선 패턴 및 상기 드레인 전극과 전기적으로 연결되는 제2 배선 패턴을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 배선 패턴 및 상기 제2 배선 패턴은 상기 하부 게이트 전극을 사이에 두고 서로 이격될 수 있다.
일 실시예에 따르면, 상기 제1 배선 패턴 및 상기 제2 배선 패턴은 상기 하부 게이트 전극과 수직적으로 중첩되지 않을 수 있다.
일 실시예에 따르면, 상기 상부 도전층을 패터닝하는 것은 상기 제1 배선 패턴 및 상기 제2 배선 패턴 사이에 상부 게이트 전극을 형성하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 상부 게이트 전극은 상기 소스 및 드레인 전극들과 수직적으로 중첩되지 않을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 박막 트랜지스터에 의하면, 하부 게이트 전극과 소스 및 드레인 전극들이 수직적으로 중첩되지 않을 수 있다. 이에 따라, 박막 트랜지스터의 기생 용량이 작아질 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터의 제조 방법에 의하면, 배선 패턴들 및 상부 게이트 전극이 동시에 형성될 수 있다. 이에 따라, 박막 트랜지스터의 제조 공정이 단순화될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 3 내지 15는 본 발명의 실시예들에 따른 박막 트랜지스터의 제조 방법을 도시한 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터를 도시한 단면도이다.
도 3 내지 15는 본 발명의 실시예들에 따른 박막 트랜지스터의 제조 방법을 도시한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 1을 참조하면, 박막 트랜지스터(100)는 기판(110), 하부 게이트 전극(120), 하부 절연층(130), 반도체층(140), 소스 전극(150), 드레인 전극(152), 상부 절연층(160), 제1 배선 패턴(170), 및 제2 배선 패턴(172)을 포함할 수 있다.
기판(110)은 투명할(transparent) 수 있다. 예를 들어, 기판(110)은 유리 기판 또는 투명한 플라스틱 기판일 수 있다. 기판(110)은 그의 상부에 배치된 기판 절연층(미도시)을 포함할 수 있다.
하부 게이트 전극(120)은 기판(110) 상에 배치될 수 있다. 하부 게이트 전극(120)은 기판(110)의 상면의 일부를 덮을 수 있다. 하부 게이트 전극(120)은 제1 측벽(120a) 및 제1 측벽(120a)에 대향하는 제2 측벽(120b)를 가질 수 있다. 하부 게이트 전극(120)은 외부로부터 제공되는 빛을 통과시키지 않을 수 있다. 하부 게이트 전극(120)은 금속으로 이루어질 수 있다. 예를 들어, 하부 전극(120)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 백금(Pt), 금(Au), 은(Ag), 티타늄(Ti), 및 몰리브덴(Mo) 중에서 적어도 하나를 포함할 수 있다.
하부 절연층(130)은 기판(110) 및 하부 게이트 전극(120)을 덮을 수 있다. 하부 절연층(130)은 투명할 수 있다. 예를 들어, 하부 절연층(130)은 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다.
반도체층(140)은 하부 절연층(130) 상에 배치될 수 있다. 반도체층(140)의 일부는 하부 게이트 전극(120)과 수직적으로 중첩될 수 있으며, 반도체층(140)의 나머지 부분은 하부 게이트 전극(120)의 제1 측벽(120a) 및 제2 측벽(120b)을 가로질러 하부 절연층(130) 상으로 연장될 수 있다. 반도체층(140)과 하부 게이트 전극(120)은 하부 절연층(120)에 의해 전기적으로 절연될 수 있다. 반도체층(140)은 박막 트랜지스터(100)의 채널 역할을 할 수 있다. 박막 트랜지스터(100)이 턴-온(turn-on)된 경우, 소스 및 드레인 전극들(150, 152)은 반도체층(140)을 통해 전기적으로 연결될 수 있다. 반도체층(140)은 투명할 수 있다. 예를 들어, 반도체층(140)은 아연 산화물(Zinc Oxide), 아연 주석 산화물(Zinc Tin Oxide), 인듐 아연 산화물(Indium Zinc Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide), 인듐 아연 주석 산화물(Indium Zin Tin Oxide) 및 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide) 중에서 적어도 하나를 포함할 수 있다.
소스 전극(150) 및 드레인 전극(152)은 반도체층(140) 상에 배치될 수 있다. 소스 및 드레인 전극들(150, 152)은 반도체층(140)의 상면과 접할 수 있다. 즉, 소스 및 드레인 전극들(150, 152)은 반도체층(140) 상에 직접(directly on) 배치될 수 있다. 소스 및 드레인 전극(150, 152)과 반도체층(140)이 접하는 면은 옴 접촉(ohmic contact)을 이룰 수 있다. 평면적 관점에서, 소스 및 드레인 전극들(150, 152)은 하부 게이트 전극(120)을 사이에 두고 서로 이격될 수 있다. 몇몇 실시예들에 따르면, 소스 전극(150)은 하부 게이트 전극(120)의 제1 측벽(120a)에 인접하되, 하부 게이트 전극(120)과 수직적으로 중첩되지 않도록 배치될 수 있다. 즉, 평면적 관점에서, 소스 전극(150)은 하부 게이트 전극(120)과 중첩되지 않도록 배치될 수 있다. 이와 달리, 다른 실시예들에 따르면, 소스 전극(150)의 일부는 하부 게이트 전극(120)과 수직적으로 중첩될 수 있다. 다만, 이 실시예들에서도 소스 전극(150)과 하부 게이트 전극(120)이 수직적으로 중첩되는 영역은 최소화될 수 있다. 몇몇 실시예들에 따르면, 드레인 전극(152)은 하부 게이트 전극(120)의 제2 측벽(120b)에 인접하되, 하부 게이트 전극(120)과 수직적으로 중첩되지 않도록 배치될 수 있다. 즉, 평면적 관점에서, 드레인 전극(152)은 하부 게이트 전극(120)과 중첩되지 않도록 배치될 수 있다. 이와 달리, 다른 실시예들에 따르면, 드레인 전극(152)의 일부는 하부 게이트 전극(120)과 수직적으로 중첩될 수 있다. 다만, 이 실시예들에서도 드레인 전극(152)과 하부 게이트 전극(120)이 수직적으로 중첩되는 영역은 최소화될 수 있다. 소스 전극(150)은 하부 게이트 전극(120)에 인접하는 제3 측벽(150a)을 가질 수 있고, 드레인 전극(152)은 하부 게이트 전극(120)에 인접하는 제4 측벽(152a)을 가질 수 있다. 제3 측벽(150a) 및 제4 측벽(152a)은 서로 마주볼 수 있다. 제3 측벽(150a)은 제1 측벽(120a)과 기판의 상면에 수직한 일 방향을 따라 서로 정렬될 수 있고, 제4 측벽(152a)은 제2 측벽(120b)과 상기 일 방향을 따라 정렬될 있다. 소스 및 드레인 전극들(150, 152)은 투명할 수 있다. 예를 들어, 소스 및 드레인 전극들(150, 152)은 인듐 주석 산화물(Indium Tin Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide), 알루미늄 아연 산화물(Aluminum Zinc Oxide), 알루미늄 갈륨 아연 산화물(Aluminum Gallium Zinc Oxide), 알루미늄 인듐 아연 산화물(Aluminum Indium Zinc Oxide), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide), 알루미늄 아연 산화물(Aluminum Zinc Oxide), 알루미늄 갈륨 아연 산화물(Aluminum Gallium Zinc Oxide), 알루미늄 인듐 아연 산화물(Aluminum Indium Zinc Oxide), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide), 인듐 갈륨 산화물(Indium Gallium Oxide), 인듐 아연 산화물(Indium Zinc Oxide) 및 인듐 산화물(Indium Oxide) 중에서 적어도 하나를 포함할 수 있다.
상부 절연층(160)은 반도체층(140), 소스 전극(150), 및 드레인 전극(152)을 덮을 수 있다. 상부 절연층(160)은 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다.
제1 및 제2 배선 패턴들(170, 172)은 상부 절연층(160) 상에 배치될 수 있다. 제1 배선 패턴(170)은 상부 절연층(160)을 관통하여 소스 전극(150)과 전기적으로 연결될 수 있다. 제2 배선 패턴(172)은 상부 절연층(160)을 관통하여 드레인 전극(152)과 전기적으로 연결될 수 있다. 제1 및 제2 배선 패턴들(170, 172)은 하부 게이트 전극(120)을 사이에 두고 서로 이격될 수 있다. 제1 및 제2 배선 패턴들(170, 172)은 하부 게이트 전극(120)과 수직적으로 중첩되지 않을 수 있다. 즉, 평면적 관점에서, 제1 및 제2 배선 패턴들(170, 172)은 하부 게이트 전극(120)과 중첩되지 않을 수 있다. 제1 및 제2 배선 패턴들(170, 172)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 백금(Pt), 금(Au), 은(Ag), 티타늄(Ti), 및 몰리브덴(Mo)과 같은 도전성 금속 및 인듐 주석 산화물(Indium Tin Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide), 알루미늄 아연 산화물(Aluminum Zinc Oxide), 알루미늄 갈륨 아연 산화물(Aluminum Gallium Zinc Oxide), 알루미늄 인듐 아연 산화물(Aluminum Indium Zinc Oxide), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide), 인듐 갈륨 산화물(Indium Gallium Oxide), 인듐 아연 산화물(Indium Zinc Oxide) 및 인듐 산화물(Indium Oxide)과 같은 투명 전도성 물질 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)에 따르면, 하부 게이트 전극(120)과 소스 및 드레인 전극들(150, 152)은 수직적으로 중첩되지 않거나, 하부 게이트 전극(120)과 소스 및 드레인 전극들(150, 152)이 수직적으로 중첩되는 영역은 최소화 될 수 있다. 이에 따라, 박막 트랜지스터(100)의 기생 용량(parasitic capacitance)이 작아질 수 있다.
도 2는 본 발명의 다른 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2를 참조하면, 박막 트랜지스터(101)는 기판(110), 하부 게이트 전극(120), 하부 절연층(130), 반도체층(140), 소스 전극(150), 드레인 전극(152), 상부 절연층(160), 제1 배선 패턴(170), 제2 배선 패턴(172), 및 상부 게이트 전극(180)을 포함할 수 있다. 기판(110), 하부 게이트 전극(120), 하부 절연층(130), 반도체층(140), 소스 전극(150), 드레인 전극(152), 상부 절연층(160), 제1 배선 패턴(170), 및 제2 배선 패턴(172)은 도 1을 참조하여 위에서 설명한 본 발명의 일 실시예에 따른 박막 트랜지스터(도 1의 100)의 구성들과 실질적으로 동일하므로 이에 대한 설명은 생략한다.
상부 게이트 전극(180)은 제1 배선 패턴(170) 및 제2 배선 패턴(172) 사이의 상부 절연막(160) 상에 배치될 수 있다. 상부 게이트 전극(180)은 하부 게이트 전극(120)과 수직적으로 중첩되되, 소스 및 드레인 전극들(150, 152)과 수직적으로 중첩되지 않을 수 있다. 즉, 평면적 관점에서, 상부 게이트 전극(180)은 하부 게이트 전극(120)과 중첩되되, 소스 및 드레인 전극들(150, 152)과 중첩되지 않을 수 있다. 상부 게이트 전극(180)과 반도체층(140)은 상부 절연층(160)에 의해 전기적으로 절연될 수 있다. 상부 게이트 전극(180)은 제1 및 제2 배선 패턴들(170, 172)과 동일한 물질로 이루어질 수 있다. 예를 들어, 상부 게이트 전극(180)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 백금(Pt), 금(Au), 은(Ag), 티타늄(Ti), 및 몰리브덴(Mo)과 같은 도전성 금속 및 인듐 주석 산화물(Indium Tin Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide), 알루미늄 아연 산화물(Aluminum Zinc Oxide), 알루미늄 갈륨 아연 산화물(Aluminum Gallium Zinc Oxide), 알루미늄 인듐 아연 산화물(Aluminum Indium Zinc Oxide), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide), 인듐 갈륨 산화물(Indium Gallium Oxide), 인듐 아연 산화물(Indium Zinc Oxide) 및 인듐 산화물(Indium Oxide)과 같은 투명 전도성 물질 중에서 적어도 하나를 포함할 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터(101)에 따르면, 하부 게이트 전극(120)과 소스 및 드레인 전극들(150, 152)은 수직적으로 중첩되지 않거나, 하부 게이트 전극(120)과 소스 및 드레인 전극들(150, 152)이 수직적으로 중첩되는 영역은 최소화될 수 있다. 또한, 상부 게이트 전극(180)과 소스 및 드레인 전극(150, 152)이 수직적으로 중첩되지 않을 수 있다. 이에 따라, 박막 트랜지스터(101)의 기생 용량(parasitic capacitance)이 작아질 수 있다.
도 3 내지 도 15는 본 발명의 실시예들에 따른 박막 트랜지스터의 제조 방법을 나타내는 단면도들이다.
도 3을 참조하면, 기판(110)의 상면 상에 하부 게이트 전극(120)이 형성될 수 있다. 기판(110)은 투명할 수 있다. 예를 들어, 기판(110)은 유리 기판 또는 투명한 플라스틱 기판일 수 있다. 기판(110) 상에 도전층(미도시)을 형성하고 이를 패터닝함으로써 하부 게이트 전극(120)이 형성될 수 있다. 도전층(미도시)은 외부로부터 제공되는 빛을 통과시키지 않는 물질을 포함할 수 있다. 예를 들어, 도전층(미도시)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 백금(Pt), 금(Au), 은(Ag), 티타늄(Ti), 및 몰리브덴(Mo) 중에서 적어도 하나를 포함할 수 있다. 도전층(미도시)을 형성하는 것은 원자층 증착법(Atomic Layer Deposition: ALD), 화학적 기상 증착법(Chemical Vapor Deposition: CVD), 또는 스퍼터링(sputtering)을 이용하여 수행될 수 있다. 도전층(미도시)을 패터닝하는 것은 포토 리소그래피 공정에 의해 수행될 수 있다.
도 4를 참조하면, 기판(110) 및 하부 게이트 전극(120) 상에 하부 절연층(130), 반도체층(140), 투명 도전층(155), 및 제1 포토 레지스트층(PRL1)이 차례로 적층될 수 있다. 특히, 투명 도전층(155)은 반도체층(140) 상에 직접(directly on) 형성될 수 있다. 하부 절연층(130), 반도체층(140), 및 투명 도전층(155)은 투명할 수 있다. 예를 들어, 하부 절연층(130)은 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 반도체층(140)은 아연 산화물(Zinc Oxide), 아연 주석 산화물(Zinc Tin Oxide), 인듐 아연 산화물(Indium Zinc Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide), 인듐 아연 주석 산화물(Indium Zin Tin Oxide), 및 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide) 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 투명 도전층(155)은 인듐 주석 산화물(Indium Tin Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide), 알루미늄 아연 산화물(Aluminum Zinc Oxide), 알루미늄 갈륨 아연 산화물(Aluminum Gallium Zinc Oxide), 알루미늄 인듐 아연 산화물(Aluminum Indium Zinc Oxide), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide), 인듐 갈륨 산화물(Indium Gallium Oxide), 인듐 아연 산화물(Indium Zinc Oxide) 및 인듐 산화물(Indium Oxide) 중에서 적어도 하나를 포함할 수 있다. 하부 절연층(130), 반도체층(140), 및 투명 도전층(155)을 형성하는 것은 원자층 증착법(Atomic Layer Deposition: ALD), 화학적 기상 증착법(Chemical Vapor Deposition: CVD), 또는 스퍼터링(sputtering)을 이용하여 수행될 수 있다. 제1 포토 레지스트층(PRL1)을 형성하는 것은 투명 도전층(155) 상에 포토 레지스트 물질을 코팅함으로써 수행될 수 있다. 상기 포토 레지스트 물질의 성질은 후술할 소스 및 드레인 전극들(도 8 및 12의 150, 152)을 형성하는 방법에 따라 달라질 수 있다.
도 5 내지 도 12는 투명 도전층(155)을 식각하여 소스 및 드레인 전극들(150, 152)을 형성하는 방법을 나타내는 단면도들이다. 도 5 내지 도 8은 소스 및 드레인 전극들(150, 152)을 형성하는 제1 방법을 나타내고, 도 9 내지 도 12는 소스 및 드레인 전극들(150, 152)을 형성하는 제2 방법을 나타낸다.
먼저, 도 5 내지 도 8을 참조하여, 소스 및 드레인 전극들(150, 152)을 형성하는 제1 방법을 설명한다. 이 경우, 제1 포토 레지스트층(PRL1)은 음성 포토 레지스트(negative photo resist) 물질을 포함할 수 있다. 음성 포토 레지스트 물질은 노광될 시 현상액에 대한 용해도가 낮아질 수 있다.
도 5를 참조하면, 제1 포토 레지스트층(PRL1)의 일부가 노광될 수 있다. 상기 노광 공정은 하부 게이트 전극(120)을 마스크로 이용하여, 기판(110)의 하면으로부터 빛을 조사함으로써 수행될 수 있다. 빛은 기판(110), 하부 절연막(130), 반도체층(140), 및 투명 도전층(155)을 통과할 수 있는 반면, 하부 게이트 전극(120)을 통과하지 못할 수 있다. 이에 따라, 제1 포토 레지스트층(PRL1) 중 하부 게이트 전극(120)과 수직적으로 중첩되는 일부(PRL1a)는 노광되지 않고, 제1 포토 레지스트층(PRL1) 중 하부 게이트 전극(120)과 수직적으로 중첩되지 않는 일부(PRL1b)는 노광될 수 있다. 제1 포토 레지스트층(PRL1) 중 노광된 일부(PRL1b)의 현상액에 대한 용해도는 낮아질 수 있다.
도 6을 참조하면, 제1 포토 레지스트층(도 5의 PRL1) 중 노광되지 않은 일부(도 5의 PRL1a)를 제거함으로써 제1 포토 레지스트 패턴(PRP1)이 형성될 수 있다. 또한, 제1 포토 레지스트 패턴(PRP1)을 마스크로 이용하여 투명 도전층(도 5의 155)을 식각함으로써 소스 전극(150) 및 드레인 전극(152)이 형성될 수 있다. 소스 및 드레인 전극들(150, 152)은 서로 이격될 수 있다. 몇몇 실시예들에 따르면, 소스 및 드레인 전극들(150, 152)은 하부 게이트 전극(120)과 수직적으로 중첩되지 않을 수 있다. 이와 달리, 다른 실시예들에 따르면, 소스 및 드레인 전극들(150, 152)의 일부는 하부 게이트 전극(120)과 수직적으로 중첩될 수 있다. 다만, 이 실시예들에서도 소스 및 드레인 전극들(150, 152)과 하부 게이트 전극(120)이 수직적으로 중첩되는 영역은 최소화될 수 있다. 소스 및 드레인 전극들(150, 152)이 형성된 후, 제1 포토 레지스트 패턴(PRP1)은 제거될 수 있다.
도 7을 참조하면, 반도체층(140), 소스 전극(150), 및 드레인 전극(152)을 덮는 제2 포토 레지스트층(PRL2)이 형성될 수 있다. 또한, 제2 포토 레지스트층(PRL2)의 중앙 부분을 가리는 레티클(RTC)을 마스크로 이용하여 제2 포토 레지스트층(PRL2)의 양 끝단 부분이 노광될 수 있다. 제2 포토 레지스트층(PRL2)은 양성 포토 레지스트(positive photo resist) 물질을 포함할 수 있다. 양성 포토 레지스트 물질은 노광될 시 현상액에 대한 용해도가 높아질 수 있다. 이에 따라, 제2 포토 레지스트층(PRL2) 중 노광된 일부(PRL2b)의 현상액에 대한 용해도는 높아질 수 있다.
도 8을 참조하면, 제2 포토 레지스트층(도 7의 PRL2) 중 노광된 일부(도 7의 PRL2b)를 제거함으로써 제2 포토 레지스트 패턴(PRP2)이 형성될 수 있다. 또한, 제2 포토 레지스트 패턴(PRP2)을 마스크로 이용하여 반도체층(140), 소스 전극(150), 및 드레인 전극(152)의 일부가 식각될 수 있다. 이를 통하여, 반도체층(140), 소스 전극(150), 및 드레인 전극(152)이 한정될 수 있다. 반도체층(140), 소스 전극(150), 및 드레인 전극(152)의 일부를 식각한 후, 제2 포토 레지스트 패턴(PRP2)은 제거될 수 있다.
다음으로, 도 9 내지 도 12를 참조하여, 소스 및 드레인 전극들(150, 152)을 형성하는 제2 방법을 설명한다. 이 경우, 제1 포토 레지스트층(PRL1)은 양성 포토 레지스트(positive photo resist) 물질을 포함할 수 있다.
도 9를 참조하면, 제1 포토 레지스트층(PRL1)의 중앙 부분을 가리는 레티클(RTC)을 마스크로 이용하여 제1 포토 레지스트층(PRL1)의 양 끝단 부분이 노광될 수 있다. 이에 따라, 제1 포토 레지스트층(PRL1) 중 노광된 일부(PRL1b)의 현상액에 대한 용해도는 높아질 수 있다.
도 10을 참조하면, 제1 포토 레지스트층(도 9의 PRL1) 중 노광된 일부(도 9의 PRL1b)를 제거함으로써 제3 포토 레지스트 패턴(PRP3)이 형성될 수 있다. 또한, 제3 포토 레지스트 패턴(PRP3)을 마스크로 이용하여 반도체층(140), 및 투명 도전층(155)의 일부가 식각될 수 있다. 이를 통하여, 반도체층(140), 및 투명 도전층(155)이 한정될 수 있다. 반도체층(140), 및 투명 도전층(155)의 일부를 식각한 후, 제3 포토 레지스트 패턴(PRP3)은 제거될 수 있다.
도 11을 참조하면, 반도체층(140), 및 투명 도전층(155)을 덮는 제3 포토 레지스트층(PRL3)이 형성될 수 있다. 또한, 제3 포토 레지스트층(PRL3)의 일부가 노광될 수 있다. 상기 노광은 하부 게이트 전극(120)을 마스크로 이용하여, 기판(110)의 하면으로부터 빛을 조사함으로써 수행될 수 있다. 빛은 기판(110), 하부 절연막(130), 반도체층(140), 및 투명 도전층(155)을 통과할 수 있는 반면, 하부 게이트 전극(120)을 통과하지 못할 수 있다. 이에 따라, 제3 포토 레지스트층(PRL3) 중 하부 게이트 전극(120)과 수직적으로 중첩되는 일부(PRL3a)는 노광되지 않고, 제3 포토 레지스트층(PRL3) 중 하부 게이트 전극(120)과 수직적으로 중첩되지 않는 일부(PRL3b)는 노광될 수 있다. 제3 포토 레지스트층(PRL3)은 음성 포토 레지스트(negative photo resist) 물질을 포함할 수 있다. 이에 따라, 제3 포토 레지스트층(PRL3) 중 노광된 일부(PRL3b)의 현상액에 대한 용해도는 낮아질 수 있다.
도 12를 참조하면, 제3 포토 레지스트층(도 11의 PRL3) 중 노광되지 않은 일부(도 11의 PRL3a)를 제거함으로써 제4 포토 레지스트 패턴(PRP4)이 형성될 수 있다. 또한, 제4 포토 레지스트 패턴(PRP4)을 마스크로 이용하여 투명 도전층(도 11의 155)을 식각함으로써 소스 전극(150) 및 드레인 전극(152)이 형성될 수 있다. 소스 및 드레인 전극들(150, 152)은 서로 이격될 수 있다. 몇몇 실시예들에 따르면, 소스 및 드레인 전극들(150, 152)은 하부 게이트 전극(120)과 수직적으로 중첩되지 않을 수 있다. 즉, 평면적 관점에서, 소스 및 드레인 전극들(150, 152)은 하부 게이트 전극(152)과 중첩되지 않을 수 있다. 이와 달리, 다른 실시예들에 따르면, 소스 및 드레인 전극들(150, 152)의 일부는 하부 게이트 전극(120)과 수직적으로 중첩될 수 있다. 다만, 이 실시예들에서도 소스 및 드레인 전극들(150, 152)과 하부 게이트 전극(120)이 수직적으로 중첩되는 영역은 최소화될 수 있다. 소스 및 드레인 전극들(150, 152)이 형성된 후, 제4 포토 레지스트 패턴(PRP4)은 제거될 수 있다.
도 13을 참조하면, 반도체층(140), 소스 전극(150), 및 드레인 전극(152)을 덮는 상부 절연층(160)이 형성될 수 있다. 예를 들어, 상부 절연층(160)은 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다. 상부 절연층(160)을 형성하는 것은 원자층 증착법(Atomic Layer Deposition: ALD), 화학적 기상 증착법(Chemical Vapor Deposition: CVD), 또는 스퍼터링(sputtering)을 이용하여 수행될 수 있다.
도 14를 참조하면, 상부 절연층(160)을 관통하여 소스 및 드레인 전극들(150, 152)의 상면을 노출하는 관통 홀들(PH)이 형성될 수 있다. 관통 홀들(PH)을 형성하는 것은 포토 리소그래피 공정에 의해 수행될 수 있다.
도 15를 참조하면, 상부 절연층(160) 상에 도전층(175)이 형성될 수 있다. 도전층(175)은 관통 홀들(PH)을 채울 수 있으며, 따라서, 도전층(175)은 소스 및 드레인 전극들(150, 152)과 전기적으로 연결될 수 있다. 예를 들어, 도전층(175)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 백금(Pt), 금(Au), 은(Ag), 티타늄(Ti), 및 몰리브덴(Mo)과 같은 도전성 금속 및 인듐 주석 산화물(Indium Tin Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide), 알루미늄 아연 산화물(Aluminum Zinc Oxide), 알루미늄 갈륨 아연 산화물(Aluminum Gallium Zinc Oxide), 알루미늄 인듐 아연 산화물(Aluminum Indium Zinc Oxide), 인듐 아연 주석 산화물(Indium Zinc Tin Oxide), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide), 인듐 갈륨 산화물(Indium Gallium Oxide), 인듐 아연 산화물(Indium Zinc Oxide) 및 인듐 산화물(Indium Oxide)과 같은 투명 전도성 물질 중에서 적어도 하나를 포함할 수 있다. 도전층(175)을 형성하는 것은 원자층 증착법(Atomic Layer Deposition: ALD), 화학적 기상 증착법(Chemical Vapor Deposition: CVD), 또는 스퍼터링(sputtering)을 이용하여 수행될 수 있다.
도전층(도 15의 175)을 패터닝하는 방법에 따라, 본 발명의 일 실시예에 따른 박막 트랜지스터 또는 본 발명의 다른 실시예에 따른 박막 트랜지스터가 형성될 수 있다.
먼저, 도 1을 참조하면, 도전층(도 15의 175)을 패터닝함으로써 제1 및 제2 배선 패턴들(170, 172)이 형성될 수 있다. 제1 배선 패턴(170) 및 제2 배선 패턴(172)은 하부 게이트 전극(120)을 사이에 두고 서로 이격될 수 있다. 이에 따라, 제1 및 제2 배선 패턴들(170, 172)은 하부 게이트 전극(120)과 수직적으로 중첩되지 않을 수 있다. 즉, 평면적 관점에서, 제1 및 제2 배선 패턴들(170, 172)은 하부 게이트 전극(120)과 중첩되지 않을 수 있다. 제1 배선 패턴(170)은 소스 전극(150)과 전기적으로 연결될 수 있으며, 제2 배선 패턴(172)은 드레인 전극(152)과 전기적으로 연결될 수 있다. 제1 및 제2 배선 패턴들(170, 172)을 형성함으로써 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 제조가 완료될 수 있다.
다음으로, 도 2를 참조하면, 도전층(도 15의 175)을 패터닝함으로써 제1 배선 패턴(170), 제2 배선 패턴(172), 및 상부 게이트 전극(180)이 형성될 수 있다. 제1 배선 패턴(170) 및 제2 배선 패턴(172)은 하부 게이트 전극(120)을 사이에 두고 서로 이격될 수 있다. 이에 따라, 제1 및 제2 배선 패턴들(170, 172)은 하부 게이트 전극(120)과 수직적으로 중첩되지 않을 수 있다. 즉, 평면적 관점에서, 제1 및 제2 배선 패턴들(170, 172)은 하부 게이트 전극(120)과 중첩되지 않을 수 있다. 제1 배선 패턴(170)은 소스 전극(150)과 전기적으로 연결될 수 있으며, 제2 배선 패턴(172)은 드레인 전극(152)과 전기적으로 연결될 수 있다. 상부 게이트 전극(180)은 제1 배선 패턴(170) 및 제2 배선 패턴(172) 사이에 형성될 수 있다. 이에 따라, 상부 게이트 전극(180)은 하부 게이트 전극(120)과 수직적으로 중첩되되, 소스 및 드레인 전극들(150, 152)과 수직적으로 중첩되지 않을 수 있다. 즉, 평면적 관점에서, 상부 게이트 전극(180)은 하부 게이트 전극(120)과 중첩되되, 소스 및 드레인 전극들(150, 152)과 중첩되지 않을 수 있다. 제1 배선 패턴(170), 제2 배선 패턴(172), 및 상부 게이트 전극(180)은 도전층(도 15의 175)으로부터 형성되는 것이므로 동일한 물질을 포함할 수 있다. 제1 배선 패턴(170), 제2 배선 패턴(172), 및 상부 게이트 전극(180)을 형성함으로써 본 발명의 다른 실시예에 따른 박막 트랜지스터(101)의 제조가 완료될 수 있다.
본 발명의 실시예들에 따른 박막 트랜지스터에 의하면, 하부 게이트 전극과 수직적으로 중첩되지 않거나, 하부 게이트 전극과 수직적으로 중첩되는 영역이 최소화 되도록 자기 정렬된(self-aligned) 소스 및 드레인 전극들이 형성될 수 있다. 이에 따라, 박막 트랜지스터의 기생 용량(parasitic capacitance)이 작아질 수 있다
나아가, 본 발명의 다른 실시예에 따른 박막 트랜지스터에 의하면, 상부 게이트 전극과 제1 및 제2 배선 패턴들이 동시에 형성될 수 있다. 이에 따라, 이중 게이트 구조의 박막 트랜지스터를 제조하는 공정이 단순화될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (18)
- 기판;
상기 기판 상에 배치되며, 제1 측벽 및 상기 제1 측벽에 대향하는 제2 측벽을 갖는 하부 게이트 전극;
상기 기판 및 상기 하부 게이트 전극을 덮는 하부 절연층;
상기 하부 절연층 상의 반도체층;
상기 반도체층 상에 직접(directly on) 배치되며 서로 이격되는 소스 및 드레인 전극들을 포함하되,
상기 소스 전극은 상기 하부 게이트 전극의 상기 제1 측벽에 인접하여 배치되고, 상기 드레인 전극은 상기 게이트 전극의 제2 측벽에 인접하여 배치되며,
상기 소스 및 드레인 전극들은 서로 마주보는 제3 측벽 및 제4 측벽을 각각 가지되, 상기 제1 측벽 및 상기 제3 측벽은 상기 기판의 상면에 수직한 일 방향으로 서로 정렬되고, 상기 제2 측벽 및 상기 제4 측벽은 상기 일 방향으로 서로 정렬되는 박막 트랜지스터.
- 제1 항에 있어서,
상기 반도체층은 아연 산화물(Zinc Oxide), 아연 주석 산화물(Zinc Tin Oxide), 인듐 아연 산화물(Indium Zinc Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide), 인듐 아연 주석 산화물(Indium Zin Tin Oxide), 및 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide) 중에서 적어도 하나를 포함하는 박막 트랜지스터.
- 제1 항에 있어서,
상기 기판, 상기 하부 절연층, 상기 반도체층, 상기 소스 전극, 및 상기 드레인 전극은 투명한(transparent) 박막 트랜지스터.
- 제3 항에 있어서,
상기 하부 게이트 전극은 텅스텐, 알루미늄, 구리, 백금, 금, 은, 티타늄, 및 몰리브덴 중 적어도 하나를 포함하는 박막 트랜지스터의 제조 방법.
- 제1 항에 있어서,
상기 소스 및 드레인 전극들은 상기 하부 게이트 전극과 수직적으로 중첩되지 않는 박막 트랜지스터.
- 제1 항에 있어서,
상기 반도체층, 상기 소스 전극, 및 상기 드레인 전극을 덮는 상부 절연층;
상기 상부 절연층을 관통하여 상기 소스 전극과 전기적으로 연결되는 제1 배선 패턴; 및
상기 상부 절연층을 관통하여 상기 드레인 전극과 전기적으로 연결되는 제2 배선 패턴을 더 포함하는 박막 트랜지스터.
- 제6 항에 있어서,
상기 제1 배선 패턴 및 상기 제2 배선 패턴은 상기 하부 게이트 전극과 수직적으로 중첩되지 않는 박막 트랜지스터.
- 제6 항에 있어서,
상기 제1 배선 패턴 및 상기 제2 배선 패턴 사이의 상기 상부 절연층 상에 배치되는 상부 게이트 전극을 더 포함하는 박막 트랜지스터.
- 제8 항에 있어서,
상기 상부 게이트 전극은 상기 소스 및 드레인 전극들과 수직적으로 중첩되지 않는 박막 트랜지스터.
- 기판의 상면 상에 하부 게이트 전극을 형성하는 것;
상기 하부 게이트 전극 상에 하부 절연층, 반도체층, 투명 도전층, 및 포토 레지스트층을 차례로 형성하는 것;
상기 하부 게이트 전극을 마스크로 이용하여 상기 기판의 하면으로부터 상기 포토 레지스트층의 일부를 노광하는 것;
상기 포토 레지스트층 중에서 노광되지 않은 부분을 제거하여 포토 레지스트 패턴을 형성하는 것;
상기 포토 레지스트 패턴을 마스크로 이용하여 상기 투명 전도층을 식각함으로써 서로 이격되는 소스 및 드레인 전극들을 형성하는 것을 포함하되,
상기 투명 전도층은 상기 반도체층 상에 직접(directly on) 형성되는 박막 트랜지스터의 제조 방법.
- 제10 항에 있어서,
상기 반도체층은 아연 산화물(Zinc Oxide), 아연 주석 산화물(Zinc Tin Oxide), 인듐 아연 산화물(Indium Zinc Oxide), 갈륨 아연 산화물(Gallium Zinc Oxide), 인듐 아연 주석 산화물(Indium Zin Tin Oxide), 및 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide) 중에서 적어도 하나를 포함하는 박막 트랜지스터의 제조 방법.
- 제10 항에 있어서,
상기 기판, 상기 하부 절연층, 상기 반도체층, 및 상기 투명 전도층은 투명한(transparent) 박막 트랜지스터의 제조 방법.
- 제12 항에 있어서,
상기 하부 게이트 전극은 텅스텐, 알루미늄, 구리, 백금, 금, 은, 티타늄, 및 몰리브덴 중 적어도 하나를 포함하는 박막 트랜지스터의 제조 방법.
- 제10 항에 있어서,
상기 반도체층, 상기 소스 전극, 및 상기 드레인 전극을 덮되, 상기 소스 전극 및 상기 드레인 전극의 일부를 노출하는 콘택 홀들을 갖는 상부 절연층을 형성하는 것;
상기 콘택홀을 채우며 상기 상부 절연층을 덮는 상부 도전층을 형성하는 것; 및
상기 상부 도전층을 패터닝하여 상기 소스 전극과 전기적으로 연결되는 제1 배선 패턴 및 상기 드레인 전극과 전기적으로 연결되는 제2 배선 패턴을 형성하는 것을 더 포함하는 박막 트랜지스터의 제조 방법.
- 제14 항에 있어서,
상기 제1 배선 패턴 및 상기 제2 배선 패턴은 상기 하부 게이트 전극을 사이에 두고 서로 이격되는 박막 트랜지스터의 제조 방법.
- 제15 항에 있어서,
상기 제1 배선 패턴 및 상기 제2 배선 패턴은 상기 하부 게이트 전극과 수직적으로 중첩되지 않는 박막 트랜지스터의 제조 방법.
- 제15 항에 있어서,
상기 상부 도전층을 패터닝하는 것은 상기 제1 배선 패턴 및 상기 제2 배선 패턴 사이에 상부 게이트 전극을 형성하는 것을 포함하는 박막 트랜지스터의 제조 방법.
- 제16 항에 있어서,
상기 상부 게이트 전극은 상기 소스 및 드레인 전극들과 수직적으로 중첩되지 않는 박막 트랜지스터의 제조 방법.
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