KR20160086016A - Thin film transistor array panel and manufacturing method therfor - Google Patents

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조정연
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Abstract

Disclosed are a thin film transistor display panel and a manufacturing method thereof, in which resistance of an oxide semiconductor channel is reduced. The thin film transistor display panel according to the present invention includes a substrate, a first gate electrode positioned on the substrate, a gate insulating film positioned on the first gate, an oxide semiconductor positioned on the gate insulating film and including a channel region, at least one etch stopper positioned on the oxide semiconductor, a second gate electrode, a source electrode and a drain electrode which are positioned on the at least one of the etch stopper, a passivation film formed on the second gate electrode, the source electrode and the drain electrode; and a pixel electrode positioned on the passivation film and connected to the drain electrode, in which the oxide semiconductor includes an N+ region formed in a portion exposed by the at least one of the etch stopper. In addition, the manufacturing method of the thin film transistor display panel according to an embodiment of the present invention includes the steps of: forming a first gate electrode on a substrate; forming a gate insulating film on the first gate electrode; forming an oxide semiconductor including a channel region on the gate insulating film; forming at least one etch stopper on the oxide semiconductor; forming an N+ region at the oxide semiconductor; forming a second gate electrode, a source electrode, and a drain electrode on at least one of the etch stopper; and forming a passivation film on the second gate electrode, the source electrode, and the drain electrode.

Description

박막 트랜지스터 표시판 및 이의 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND MANUFACTURING METHOD THERFOR}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a thin film transistor (TFT)

본 발명은 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것이다. The present invention relates to a thin film transistor panel and a method of manufacturing the same.

표시 장치는 평판 표시 장치가 사용될 수 있으며, 평판 표시 장치로는 액정 표시 장치, 유기 발광 표시 장치, 플라즈마 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치 등 다양한 장치가 사용될 수 있다. A flat panel display may be used as the display device, and various devices such as a liquid crystal display, an organic light emitting display, a plasma display, an electrophoretic display, and an electrowetting display may be used as the flat panel display.

그 중 대표적인 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생선 전극(Field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함하고, 이들 액정층을 협지한 표시판에 빛을 제공하는 백라이트 유닛을 포함한다. A typical liquid crystal display device is one of the most widely used flat panel display devices, and includes two display panels having a field generating electrode such as a pixel electrode and a common electrode, and a liquid crystal layer interposed therebetween And a backlight unit for providing light to a display panel sandwiching these liquid crystal layers.

액정 표시 장치는 전기장 생선 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 백라이트 유닛이 제공하는 빛의 출사량을 제어함으로써 영상을 표시한다. A liquid crystal display displays an image by applying a voltage to an electric field fish electrode to generate an electric field in the liquid crystal layer, thereby determining the direction of liquid crystal molecules in the liquid crystal layer and controlling the amount of light emitted by the backlight unit.

일반적으로 액정 표시 장치를 포함하는 표시 장치는 박막 트랜지스터 표시판을 포함한다. In general, a display device including a liquid crystal display device includes a thin film transistor display panel.

박막 트랜지스터 표시판은 게이트 배선의 일부인 게이트 전극, 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극 및 드레인 전극으로 이루어 진다. The thin film transistor display panel comprises a gate electrode which is a part of a gate wiring, a semiconductor layer which forms a channel, and a source electrode and a drain electrode which are part of the data wiring.

이러한 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다. The thin film transistor is a switching element for transmitting or blocking an image signal transmitted through a data line to a pixel electrode in accordance with a scanning signal transmitted through a gate line.

이 배경기술 부분에 기재된 사항은 발명의 배경에 대한 이해를 증진하기 위하여 작성된 것으로서, 이 기술이 속하는 분야에서 통상의 지식을 가진 자에게 이미 알려진 종래기술이 아닌 사항을 포함할 수 있다.The matters described in the background section are intended to enhance the understanding of the background of the invention and may include matters not previously known to those skilled in the art.

본 발명이 해결하고자 하는 과제는 에치 스토퍼에 의해 노출되어 있는 산화물 반도체의 전체 영역에 N+ 영역을 형성함으로써, 산화물 반도체 채널의 저항을 낮추어 우수한 성능의 박막 트랜지스터 표시판 및 이의 제조 방법을 제공하고자 한다. An object of the present invention is to provide a thin film transistor panel having excellent performance by reducing the resistance of an oxide semiconductor channel by forming N + regions in the entire region of the oxide semiconductor exposed by the etch stopper and a method of manufacturing the same.

본 발명의 일 실시 예에 따른 박막 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 제1 게이트 전극, 상기 제1 게이트 위에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하고, 채널 영역을 포함하는 산화물 반도체, 상기 산화물 반도체 위에 위치하는 적어도 하나의 에치 스토퍼, 상기 적어도 하나의 에치 스토퍼 위에 위치하는 제2 게이트 전극, 소스 전극, 및 드레인 전극, 상기 제2 게이트 전극, 소스 전극, 및 드레인 전극 위에 형성된 보호막, 그리고 상기 보호막 위에 위치하며, 상기 드레인 전극과 연결된 화소 전극을 포함하고, 상기 산화물 반도체는 상기 적어도 하나의 에치 스토퍼에 의해 노출된 부분에 형성되는 N+ 영역을 포함한다. A thin film transistor panel according to an exemplary embodiment of the present invention includes a substrate, a first gate electrode positioned on the substrate, a gate insulating film disposed on the first gate, an oxide semiconductor disposed on the gate insulating film and including a channel region, A protective film formed on the second gate electrode, the source electrode, and the drain electrode, the second gate electrode, the source electrode, and the drain electrode on the at least one etch stopper; And a pixel electrode connected to the drain electrode, wherein the oxide semiconductor includes an N + region formed in a portion exposed by the at least one etch stopper.

상기 N+ 영역의 일측은 상기 게이트 절연막과 접촉하고, 상기 N+ 영역의 타측은 상기 소스 전극 또는 드레인 전극과 접촉할 수 있다. One side of the N + region is in contact with the gate insulating film, and the other side of the N + region is in contact with the source electrode or the drain electrode.

상기 N+ 영역은 상기 적어도 하나의 에치 스토퍼 사이에 위치하며, 상기 제1 게이트 전극을 기준으로 양측에 위치하는 제1 및 제2 N+ 영역을 포함할 수 있다. The N + region may include first and second N + regions located between the at least one etch stopper and located on both sides of the first gate electrode.

상기 적어도 하나의 에치 스토퍼는 제1 내지 제3 에치 스토퍼를 포함하는 박막 트랜지스터 표시판. Wherein the at least one etch stopper includes first to third etch stoppers.

상기 제1 에치 스토퍼는 상기 제1 게이트 전극 위에 위치하고, 상기 제2 및 제3 에치 스토퍼는 상기 제1 에치 스토퍼를 기준으로 양 측에 각각 형성되며, 상기 산화물 반도체와 일정 부분 접촉할 수 있다. The first etch stopper is located on the first gate electrode, the second and third etch stoppers are formed on both sides with respect to the first etch stopper, and can make a certain contact with the oxide semiconductor.

상기 제2 및 제3 에치 스토퍼는 상기 산화물 반도체의 양 단부 및 상기 게이트 절연막과 접촉할 수 있다. The second and third etch stoppers may contact both ends of the oxide semiconductor and the gate insulating film.

상기 소스 전극 및 드레인 전극은 상기 제2 에치 스토퍼 및 제3 에치 스토퍼 각각을 덮을 수 있다. The source electrode and the drain electrode may cover the second etch stopper and the third etch stopper, respectively.

상기 제2 게이트 전극은 상기 제1 게이트 전극에 비해 좁은 폭으로 형성되는 박막 트랜지스터 표시판. Wherein the second gate electrode is formed to have a narrower width than the first gate electrode.

상기 산화물 반도체는 티타늄(Ti), 인듐(In), 아연(Zn)의 조합으로 이루어진 TIZO 산화물을 포함할 수 있다. The oxide semiconductor may include a TIZO oxide composed of a combination of titanium (Ti), indium (In), and zinc (Zn).

상기 산화물 반도체의 적어도 하나의 채널 영역은 제1 채널 영역 및 제2 채널 영역을 포함하고, 제1 채널 영역은 상기 게이트 절연막의 상부에 위치하며, 제2 채널 영역은 상기 제1 에치 스토퍼의 하부에 위치할 수 있다. Wherein at least one channel region of the oxide semiconductor includes a first channel region and a second channel region, a first channel region is located at an upper portion of the gate insulating film, and a second channel region is located at a lower portion of the first etch stopper Can be located.

상기 보호막은 불소가 함유된 산화 규소(SiOF)를 포함할 수 있다. The protective layer may include fluorine-containing silicon oxide (SiOF).

그리고 본 발명의 일 실시 예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 채널 영역을 포함하는 산화물 반도체를 형성하는 단계, 상기 산화물 반도체 위에 적어도 하나의 에치 스토퍼를 형성하는 단계, 상기 노출된 산화물 반도체에 N+ 영역을 형성하는 단계, 상기 적어도 하나의 에치 스토퍼 위에 제2 게이트 전극, 소스 전극, 및 드레인 전극을 형성하는 단계, 그리고 상기 제2 게이트 전극, 소스 전극, 및 드레인 전극 위에 보호막을 형성하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor panel, including: forming a first gate electrode on a substrate; forming a gate insulating film on the first gate electrode; Forming at least one etch stopper over the oxide semiconductor, forming an N + region in the exposed oxide semiconductor, depositing a second gate electrode, a source electrode, and a drain on the at least one etch stopper, Forming an electrode, and forming a protective film on the second gate electrode, the source electrode, and the drain electrode.

상기 N+ 영역을 형성하는 단계는 상기 적어도 하나의 에치 스토퍼 위에 PR을 형성한 후, PR을 마스크로 하여 N+ 영역을 형성하되, 상기 상기 N+ 영역은 상기 산화물 반도체에서 상기 적어도 하나의 에치 스토퍼에 의해 노출된 부분에 형성될 수 있다. The forming of the N + region may include forming a PR on the at least one etch stopper, forming an N + region using PR as a mask, the N + region being exposed by the at least one etch stopper As shown in Fig.

상기 N+ 영역을 형성하는 단계는 이온 주입 방법, 유도결합플라즈마(ICP) 방법 중, 어느 하나의 방법으로 이루어질 수 있다. The step of forming the N + region may be performed by any one of an ion implantation method and an inductively coupled plasma (ICP) method.

상기 유도결합플라즈마 방법은 플로린(fluorine)을 주입하여 N+ 영역을 형성할 수 있다. The inductively coupled plasma method may form an N + region by implanting fluorine.

상기 N+ 영역의 일측은 상기 게이트 절연막과 접촉하고, 상기 N+ 영역의 타측은 상기 소스 전극 또는 드레인 전극과 접촉할 수 있다. One side of the N + region is in contact with the gate insulating film, and the other side of the N + region is in contact with the source electrode or the drain electrode.

상기 N+ 영역은 상기 적어도 하나의 에치 스토퍼 사이에 위치하며, 상기 제1 게이트 전극을 기준으로 양측에 위치하는 제1 및 제2 N+ 영역을 포함할 수 있다. The N + region may include first and second N + regions located between the at least one etch stopper and located on both sides of the first gate electrode.

상기 소스 전극, 및 드레인 전극을 형성하는 단계는 산화물 반도체와 일정 구간 접촉되도록 상기 소스 전극 및 드레인 전극을 형성할 수 있다. The forming of the source electrode and the drain electrode may include forming the source electrode and the drain electrode such that the source electrode and the drain electrode are in constant contact with the oxide semiconductor.

상기 적어도 하나의 에치 스토퍼를 형성하는 단계는 상기 산화물 반도체 위에 제1 에치 스토퍼를 형성하는 단계, 그리고 상기 제1 에치 스토퍼를 기준으로 양 측에 각각 제2 및 제3 에치 스토퍼를 형성하는 단계를 더 포함할 수 있다. The step of forming the at least one etch stopper may include forming a first etch stopper on the oxide semiconductor and forming second and third etch stoppers on both sides of the first etch stopper .

상기 제2 및 제3 에치 스토퍼를 형성하는 단계는 상기 산화물 반도체의 양 단부 및 상기 게이트 절연막과 접촉하도록 형성될 수 있다. And the step of forming the second and third etch stoppers may be formed so as to contact both ends of the oxide semiconductor and the gate insulating film.

본 발명의 실시 예에 따른 박막 트랜지스터 표시판에 따르면, 에치 스토퍼에 의해 노출되어 있는 산화물 반도체의 전체 영역에 N+ 영역을 형성함으로써, 산화물 반도체 채널의 저항을 낮추어 우수한 성능의 표시판을 제공하는 것이 가능하다. According to the thin film transistor panel according to the embodiment of the present invention, by forming the N + region in the entire region of the oxide semiconductor exposed by the etch stopper, it is possible to reduce the resistance of the oxide semiconductor channel and to provide the display panel with excellent performance.

그 외에 본 발명의 실시 예로 인해 얻을 수 있거나 예측되는 효과에 대해서는 본 발명의 실시 예에 대한 상세한 설명에서 직접적 또는 암시적으로 개시하도록 한다. 즉 본 발명의 실시 예에 따라 예측되는 다양한 효과에 대해서는 후술될 상세한 설명 내에서 개시될 것이다.In addition, effects obtainable or predicted by the embodiments of the present invention will be directly or implicitly disclosed in the detailed description of the embodiments of the present invention. That is, various effects to be predicted according to the embodiment of the present invention will be disclosed in the detailed description to be described later.

도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 표시판의 구조를 나타낸 단면도이다.
도 2 내지 도 4는 본 발명의 일 실시 예에 따른 박막 트랜지스터 표시판의 제조 공정을 나타낸 도면이다.
도 5는 도 1의 박막 트랜지스터 표시판을 갖는 일 실시 예에 따른 표시 장치의 구조를 개략적으로 나타낸 평면도이다.
도 6은 도 5의 표시 장치가 갖는 화소 회로를 나타낸 회로도이다.
도 7은 도 5의 표시 장치가 가지는 하나의 화소를 나타낸 배치도이다.
도 8은 도 7의 IV-IV선을 따라 자른 단면도이다.
도 9는 도 7의 V-V선을 따라 자른 단면도이다.
도 10은 도 1의 박막 트랜지스터 표시판을 갖는 다른 실시 예에 따른 표시 장치의 구조를 개략적으로 나타낸 평면도이다.
도 11은 도 10의 Ⅵ-Ⅵ선을 따라 자른 단면도이다. 1 is a cross-sectional view illustrating a structure of a thin film transistor panel according to an exemplary embodiment of the present invention.
FIGS. 2 to 4 are views showing a manufacturing process of a thin film transistor panel according to an embodiment of the present invention.
5 is a plan view schematically showing a structure of a display device according to an embodiment having the thin film transistor panel of FIG.
6 is a circuit diagram showing a pixel circuit included in the display device of FIG.
7 is a layout diagram showing one pixel of the display device of FIG.
8 is a cross-sectional view taken along the line IV-IV in Fig.
9 is a cross-sectional view taken along the line VV in Fig.
10 is a plan view schematically showing the structure of a display device according to another embodiment having the thin film transistor panel of FIG.
11 is a cross-sectional view taken along the line VI-VI in Fig.

첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that the disclosure can be thorough and complete, and will fully convey the scope of the invention to those skilled in the art.

도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "위"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Also, where a layer is referred to as being "on" another layer or substrate, it may be formed directly on another layer or substrate, or a third layer may be interposed therebetween. Like numbers refer to like elements throughout the specification.

이하, 도 1을 참조하여 본 발명의 일 실시 예에 따른 박막 트랜지스터 표시판을 설명한다. Hereinafter, a thin film transistor display panel according to an embodiment of the present invention will be described with reference to FIG.

도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터 표시판의 구조를 나타낸 단면도이다. 1 is a cross-sectional view illustrating a structure of a thin film transistor panel according to an exemplary embodiment of the present invention.

도 1에 도시된 바와 같이, 박막 트랜지스터 표시판(100)은 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 제1 게이트 전극(124a)이 형성되어 있다. As shown in FIG. 1, the thin film transistor display panel 100 has a first gate electrode 124a formed on an insulating substrate 110 made of transparent glass or plastic.

제1 게이트 전극(124a) 위에 산화 규소(SiOx), 질화 규소(SiNx), 또는 산화 실리콘(SiO) 등의 절연 물질로 이루어진 게이트 절연막(Gate insulating layer, 140)이 형성되어 있다. 게이트 절연막(140)은 스퍼터링 방법 등을 사용하여 형성할 수 있으며, 이중막 구조일 수 있다. A gate insulating layer 140 made of an insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxide (SiO) is formed on the first gate electrode 124a. The gate insulating layer 140 may be formed using a sputtering method or the like, and may have a double-layer structure.

게이트 절연막(140) 위에는 채널 영역을 포함하는 제1 산화물 반도체(154a)가 형성되어 있다. 제1 산화물 반도체(154a)는 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. A first oxide semiconductor 154a including a channel region is formed on the gate insulating layer 140. [ The first oxide semiconductor 154a is a metal oxide semiconductor and may be an oxide of a metal such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), or titanium (Ti) In, gallium (Ga), tin (Sn), titanium (Ti) and oxides thereof.

예를 들어, 제1 산화물 반도체(154a)는 산화 아연(ZnO), 인듐 산화물(InO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(IGZO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 티타늄-인듐-아연 산화물(TIZO) 중 적어도 하나를 포함할 수 있다. For example, the first oxide semiconductor 154a may be at least one selected from the group consisting of zinc oxide (ZnO), indium oxide (InO), zinc tin oxide (ZTO), zinc-indium oxide (IGZO), titanium oxide (TiO) Zinc oxide (IGZO), and titanium-indium-zinc oxide (TIZO).

이러한 제1 산화물 반도체(154a)는 채널 영역을 포함한다. 채널 영역은 제1 채널 영역 및 제2 채널 영역을 포함한다. 제1 채널 영역은 게이트 절연막(140)의 상부에 위치하며, 제2 채널 영역은 제1 에치 스토퍼(160a)의 하부에 위치한다. The first oxide semiconductor 154a includes a channel region. The channel region includes a first channel region and a second channel region. The first channel region is located above the gate insulating layer 140 and the second channel region is located below the first etch stopper 160a.

제1 산화물 반도체(154a)는 후술할 에치 스토퍼(etch stopper, 160)에 의해 보호된 영역을 제외한 부분에 N+ 도핑되어 N+ 영역(157)이 형성되어 있다. N+ 영역(157)은 이하에서 좀더 자세하게 설명하기로 한다. The first oxide semiconductor 154a is N + doped to a portion except for the area protected by an etch stopper 160 to be described later to form an N + region 157. [ The N + region 157 will be described in more detail below.

제1 산화물 반도체(154a) 위에 적어도 하나의 에치 스토퍼(160)가 형성되어 있다. 에치 스토퍼(160)는 제1 내지 제3 에치 스토퍼(160a, 160b, 160c)로 이루어지며, 제1 에치 스토퍼(160a)는 제1 게이트 전극(124a) 위에 형성되어 있다. 즉, 제1 에치 스토퍼(160a)는 제1 산화물 반도체(154a)의 채널 영역 위에 형성되어 있으며, 후속 공정에서 박막 트랜지스터의 채널이 되는 채널 영역이 식각 액 등에 의해 손상되는 것을 방지할 수 있다. At least one etch stopper 160 is formed on the first oxide semiconductor 154a. The etch stopper 160 is composed of first to third etch stoppers 160a, 160b and 160c, and the first etch stopper 160a is formed on the first gate electrode 124a. That is, the first etch stopper 160a is formed on the channel region of the first oxide semiconductor 154a, and it is possible to prevent the channel region, which becomes a channel of the thin film transistor, from being damaged by an etchant or the like in a subsequent process.

또한, 제1 에치 스토퍼(160a)는 후술할 보호막(180) 등의 절연층 또는 외부로부터 채널 영역으로 수소와 같은 불순물이 확산되는 것을 차단하여 채널 영역의 성질이 바뀌는 것을 막을 수 있다. In addition, the first etch stopper 160a can prevent diffusion of impurities such as hydrogen from an insulating layer such as a protective film 180 or a channel region from the outside, which will be described later, and prevent the channel region from changing its properties.

그리고 제2 및 제3 에치 스토퍼(160b, 160c)는 제1 에치 스토퍼(160a)를 기준으로 양 측에 각각 형성되어 있다. 이러한 제2 및 제3 에치 스토퍼(160b, 160c)는 제1 산화물 반도체(154a) 양 단부의 일부분 및 게이트 절연막(140)의 일부와 접촉되어 있다. The second and third etch stoppers 160b and 160c are formed on both sides with respect to the first etch stopper 160a. The second and third etch stoppers 160b and 160c are in contact with a part of both ends of the first oxide semiconductor 154a and a part of the gate insulating film 140. [

적어도 하나의 에치 스토퍼(160)는 SiOx, SiNx, SiOCx, 또는 SiONx 중 적어도 어느 한 물질을 포함하는 무기막이거나, 유기물 또는 고분자 유기물을 포함하는 유기막으로 형성될 수 있다. At least one of the etch stopper 160, or the inorganic film containing at least one material selected from the group consisting of SiO x, SiN x, SiOC x , x or SiON, can be formed in the organic film comprising an organic material or a polymer organic material.

적어도 하나의 에치 스토퍼(160)는 제1 산화물 반도체(154a)에 N+ 영역(157)을 형성할 시, 제1 산화물 반도체(154a)를 보호하는 역할을 하며, N+ 영역(157)은 적어도 하나의 에치 스토퍼(160)에 의해 노출된 제1 산화물 반도체(154a)의 영역에 형성될 수 있다. The at least one etch stopper 160 protects the first oxide semiconductor 154a when the N + region 157 is formed in the first oxide semiconductor 154a and the N + region 157 has at least one And may be formed in the region of the first oxide semiconductor 154a exposed by the etch stopper 160. [

즉, 제1 산화물 반도체(154a)의 N+ 영역(157)을 좀더 자세하게 설명하면, N+ 영역(157)의 일측은 게이트 절연막(140)과 접촉하고, N+ 영역(157)의 타측은 후술할 제1 소스 전극(173a) 또는 제1 드레인 전극(175b)과 접촉하도록 형성되어 있다. 이러한 N+ 영역(157)은 제1 및 제2 N+ 영역(157a, 157b)으로 이루어지는데, 제1 N+ 영역(157a)은 제1 에치 스토퍼(160a)와 제1 에치 스토퍼(160b) 사이에 형성되고, 제2 N+ 영역(157b)은 제1 에치 스토퍼(160a)와 제3 에치 스토퍼(160c) 사이에 형성될 수 있다. 이때, 제1 내지 제3 에치 스토퍼(160)와 제1 및 제2 N+ 영역(157)의 위치는 변경될 수 있다. More specifically, one side of the N + region 157 is in contact with the gate insulating film 140, and the other side of the N + region 157 is in contact with the first side of the first oxide semiconductor 154a, And is in contact with the source electrode 173a or the first drain electrode 175b. The N + region 157 includes first and second N + regions 157a and 157b. The first N + region 157a is formed between the first etch stopper 160a and the first etch stopper 160b And the second N + region 157b may be formed between the first etch stopper 160a and the third etch stopper 160c. At this time, the positions of the first to third etch stoppers 160 and the first and second N + regions 157 may be changed.

적어도 하나의 에치 스토퍼(160) 상부에는 제2 게이트 전극(124b), 제1 소스 전극(173a), 및 제1 드레인 전극(175a)이 각각 형성되어 있다. A second gate electrode 124b, a first source electrode 173a, and a first drain electrode 175a are formed on the at least one etch stopper 160, respectively.

제2 게이트 전극(124b)은 제1 에치 스토퍼(160a) 위에 형성되어 있으며, 제1 소스 전극(173a)은 제2 에치 스토퍼(160b) 위에, 제1 드레인 전극(175b)은 제3 에치 스토퍼(160c) 위에 각각 형성되어 있다. The second gate electrode 124b is formed on the first etch stopper 160a and the first source electrode 173a is formed on the second etch stopper 160b and the first drain electrode 175b is formed on the third etch stopper And 160c, respectively.

그리고 제1 소스 전극(173a)과 제1 드레인 전극(175a)은 제2 에치 스토퍼(160b)와 제3 에치 스토퍼(160c)를 각각 덮고 있다. 이때, 제2 게이트 전극(124b)은 제1 게이트 전극(124a)에 비해 좁은 폭으로 형성될 수 있다. 즉, 제1 소스 전극(173a) 및 제1 드레인 전극(173b)은 채널 영역을 중심으로 양 쪽에 각각 위치하며, 서로 분리되어 있다. 제1 소스 전극(173a) 및 제1 드레인 전극(175b)은 제2 게이트 전극(124b)과 중첩할 수도 있고, 실질적으로 중첩하지 않을 수도 있다. 제1 소스 전극(173a) 및 제1 드레인 전극(175b)은 채널 영역과 물리적으로, 전기적으로 연결되어 있으며, 도전성을 가질 수 있다. 구체적으로, 제1 소스 전극(173a) 및 제1 드레인 전극(175b)은 채널 영역을 이루는 제1 산화물 반도체(154a)와 중첩되어 있으나, 제1 소스 전극(173a) 및 제1 드레인 전극(175a)의 캐리어(Carrier) 농도는 채널 영역의 캐리어 농도와 다르다. The first source electrode 173a and the first drain electrode 175a cover the second etch stopper 160b and the third etch stopper 160c, respectively. At this time, the second gate electrode 124b may be narrower than the first gate electrode 124a. That is, the first source electrode 173a and the first drain electrode 173b are located on both sides of the channel region, and are separated from each other. The first source electrode 173a and the first drain electrode 175b may overlap the second gate electrode 124b or may not substantially overlap each other. The first source electrode 173a and the first drain electrode 175b are physically and electrically connected to the channel region and may have conductivity. The first source electrode 173a and the first drain electrode 175b overlap the first oxide semiconductor 154a forming the channel region. The first source electrode 173a and the first drain electrode 175a overlap the first oxide semiconductor 154a, The carrier concentration of the channel region is different from the carrier concentration of the channel region.

이러한 제2 게이트 전극(124b), 제1 소스 전극(173a), 및 제1 드레인 전극(175a) 위에는 보호막(Passivation layer, 180)이 형성되어 있다. 보호막(180)은 질화 규소나 산화 규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다. 유기 절연물과 저유전율 절연물의 유전 상수는 4.0 이하인 것이 바람직하며, 저유전율 절연물의 예로는 플라즈마 화학 기상 증착(Plasma chemical vaper deposition: PECVD)으로 형성되는 불소화가 함유된 산화물(a-SiOF) 등을 들 수 있다. 따라서, 보호막(180)은 예를 들어, 산화 규연(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등의 절연 물질로 이루어질 수 있다. A passivation layer 180 is formed on the second gate electrode 124b, the first source electrode 173a, and the first drain electrode 175a. The protective film 180 is made of an inorganic insulating material such as silicon nitride or silicon oxide, an organic insulating material, or a low dielectric constant insulating material. The dielectric constant of the organic insulating material and the low dielectric constant insulating material is preferably 4.0 or less. Examples of the low dielectric insulating material include fluorinated oxides (a-SiOF) formed by plasma chemical vapor deposition (PECVD) . Thus, the passivation layer 180 may be formed of an insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiON), silicon oxide (SiOF), or the like.

그리고 상기 보호막(180)위에 화소 전극(191)이 위치하며, 상기 제1 드레인 전극(175a)와 연결된다.
A pixel electrode 191 is disposed on the passivation layer 180 and is connected to the first drain electrode 175a.

이하, 상기한 바와 같은 구조를 가지는 박막 트랜지스터 표시판(100)을 제조하는 공정을 도 2 내지 도 4를 참조하여 설명하기로 한다. Hereinafter, a process for manufacturing the thin film transistor display panel 100 having the above-described structure will be described with reference to FIGS. 2 to 4. FIG.

도 2 내지 도 4는 본 발명의 실시 예에 따른 박막 트랜지스터 표시판(100)의 제조 공정을 나타낸 도면이며, 일반적인 제조 공정에 대한 구체적인 설명은 생략한다. FIGS. 2 to 4 are views showing a manufacturing process of the thin film transistor panel 100 according to the embodiment of the present invention, and a detailed description of the general manufacturing process will be omitted.

우선, 도 2를 참조하면, 투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 제1 게이트 전극(124a)을 형성한다. First, referring to FIG. 2, a first gate electrode 124a is formed on an insulating substrate 110 made of transparent glass or plastic.

다음, 제1 게이트 전극(124a) 위에 질화 규소(SiNx), 산화 규소(SiOx) 또는 산화 실리콘(SiO) 따위로 만들어진 게이트 절연막(140)을 형성한다. Next, a gate insulating film 140 made of silicon nitride (SiNx), silicon oxide (SiOx), or silicon oxide (SiO) is formed on the first gate electrode 124a.

그 다음, 게이트 절연막(140) 상부에 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 만들어진 제1 산화물 반도체(154a)를 형성한다. 이때, 제1 산화물 반도체(154a)의 돌출된 상부에는 제1 에치 스토퍼(160a)를 형성하고, 제1 산화물 반도체(154a)의 양 단부에는 제2 및 제3 에치 스토퍼(160b, 160c)를 각각 형성한다. 제2 및 제3 에치 스토퍼(160b, 160c)는 제1 산화물 반도체(154a) 양 단부의 일부분 및 게이트 절연막(140)의 일부와 접촉되어 있다. Next, an oxide of a metal such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), titanium (Ti) A first oxide semiconductor 154a made of a combination of a metal such as gallium (Ga), tin (Sn), and titanium (Ti) and an oxide thereof is formed. At this time, a first etch stopper 160a is formed on the protruding upper portion of the first oxide semiconductor 154a, and second and third etch stoppers 160b and 160c are formed on both ends of the first oxide semiconductor 154a . The second and third etch stoppers 160b and 160c are in contact with a part of both ends of the first oxide semiconductor 154a and a part of the gate insulating film 140. [

다음, 도 3을 참조하면, 제1 내지 제3 에치 스토퍼(160) 위에 포토 레지스트(PR, Photo Resist)를 형성한다. 여기서, 포토 레지스트는 감광성, 접착성, 내부식성을 겸비한 고분자 화합물로 이루어져 있다. Next, referring to FIG. 3, a photoresist (PR) is formed on the first to third etch stoppers 160. Here, the photoresist is made of a polymer compound having photosensitivity, adhesiveness and corrosion resistance.

본 발명의 일 실시 예에서는 네거티브 레지스트(Negative resist)를 예로 하여 설명하기로 한다. 이러한 네거티브 레지스트는 포토 레지스트의 한 종류로, 빛을 받으면 현상액에 녹지 않는 레지스트이다. In an embodiment of the present invention, a negative resist will be described as an example. Such a negative resist is a type of photoresist that is not soluble in a developer upon receiving light.

제1 산화물 반도체(154a), 제1 내지 제3 에치 스토퍼(160) 위에 포토 레지스트 막을 형성한 후, 포토 레지스트 막 위에 배치된 마스크를 이용하여 포토 공정을 실시한다. 이러한 포토 공정 후, 제1 산화물 반도체(154a) 위에 있는 포토 레지스트는 식각되고, 제1 내지 제3 에치 스토퍼(160) 위에 있는 포토 레지스트는 식각되지 않아 남게된다. A photoresist film is formed on the first oxide semiconductor 154a and the first to third etch stoppers 160, and then a photolithography process is performed using a mask disposed on the photoresist film. After the photolithography process, the photoresist on the first oxide semiconductor 154a is etched, and the photoresist on the first to third etch stoppers 160 is not etched.

도 4를 참조하면, 제1 내지 제3 에치 스토퍼(160) 위에 남아 있는 포토 레지스트를 마스크로 하여 N+를 도핑하여 제1 산화물 반도체(154a)에 N+ 영역(157)을 형성한다. 이때, N+ 영역(157)을 형성하는 방법은 이온 주입(Ion implantation) 방법 및 유도결합 플라즈마(ICP, Inductively coupled plama) 등을 이용하여 수행할 수 있다. Referring to FIG. 4, the N + region 157 is formed in the first oxide semiconductor 154a by doping N + using the photoresist remaining on the first to third etch stoppers 160 as a mask. At this time, the N + region 157 may be formed by using an ion implantation method and an inductively coupled plasma (ICP) method.

이온 주입 방법은 진공 또는 실온 상태에서 이루어질 수 있으며, N+를 이온으로 하고, 수십~수백 keV로 가속한 이온빔을 만들어 제1 산화물 반도체(154a)에 주입하여, 제1 산화물 반도체(154a)에 N+ 영역(157)을 형성한다. The ion implantation method may be performed under vacuum or at room temperature. An ion beam accelerated from several tens to several hundreds of keV is formed by ion implantation of N + ions into the first oxide semiconductor 154a, (157).

또한, 유도결합 플라즈마를 이용하는 방법은 고주파 코일의 축을 따라 아르곤 등의 불활성 기체와 분무 시료의 혼합물을 흘림으로써, 전기적으로 플라즈마 상태를 생성시켜, 이에 의한 발광을 광원으로 사용하는 것이다. 이러한 광원을 이용하여 제1 산화물 반도체(154a)에 N+을 도핑하여 N+ 영역(157)을 형성한다. In addition, in the method using an inductively coupled plasma, a plasma state is generated electrically by flowing a mixture of an inert gas such as argon and a spraying sample along the axis of the high-frequency coil, thereby using the emitted light as a light source. The N + region 157 is formed by doping N + into the first oxide semiconductor 154a using such a light source.

이때, 유도결합 플라즈마 방법은 플로린(fluorine)을 주입하여 N+ 영역(157)을 형성한다. At this time, the inductively coupled plasma method injects fluorine to form the N + region 157.

상기한 바와 같은 방법으로 제1 산화물 반도체(154a)에 N+ 영역(157)을 형성할 경우, 제1 산화물 반도체(154a)는 제1 내지 제3 에치 스토퍼(160)가 위치한 영역을 제외하고는 모두 N+가 도핑된다. N+ 영역(157)을 가지는 제1 산화물 반도체(154a)는 도체와 같이 전도도가 우수하게 된다. When the N + region 157 is formed in the first oxide semiconductor 154a in the above-described manner, the first oxide semiconductor 154a is removed from the first oxide semiconductor 154a except for the region where the first to third etch stoppers 160 are located N + is doped. The first oxide semiconductor 154a having the N + region 157 has excellent conductivity as a conductor.

그 다음, 포토 레지스트를 제거 하고, 제1 내지 제3 에치 스토퍼(160) 위에 제2 게이트 전극(124b), 제1 소스 전극(173a), 및 제1 드레인 전극(175a)을 각각 형성한다. 제2 게이트 전극(124b)은 제1 에치 스토퍼(160a) 위에 형성되며, 제1 게이트 전극(124a)에 비해 좁은 폭으로 형성될 수 있다. Then, the photoresist is removed, and a second gate electrode 124b, a first source electrode 173a, and a first drain electrode 175a are formed on the first to third etch stoppers 160, respectively. The second gate electrode 124b is formed on the first etch stopper 160a and may have a narrower width than the first gate electrode 124a.

그리고 제1 소스 전극(173a) 및 제1 드레인 전극(175a)은 제2 및 제3 에치 스토퍼(160b, 160c) 위에 각각 형성되며, 제2 및 제3 에치 스토퍼(160b, 160c)를 덮고 있다. The first source electrode 173a and the first drain electrode 175a are formed on the second and third etch stoppers 160b and 160c and cover the second and third etch stoppers 160b and 160c.

마지막으로, 박막 트랜지스터 표시판(100)의 가장 상부에 보호막(180)을 형성한다. 보호막(180)은 산화 규연(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등의 절연 물질로 이루어질 수 있다. 이어서, 상기 제1 드레인 전극(175a)과 연결되는 화소 전극(191)이 형성된다.
Finally, a protective film 180 is formed on the top of the thin film transistor display panel 100. The passivation layer 180 may be formed of an insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiON), silicon oxide (SiOF) Then, a pixel electrode 191 connected to the first drain electrode 175a is formed.

이하, 상기한 바와 같이 제조되는 박막 트랜지스터 표시판(100)을 스위칭 트랜지스터로 하여 형성된 표시 장치를 설명하기로 한다. Hereinafter, a display device formed by using the thin film transistor display panel 100 manufactured as described above as a switching transistor will be described.

도 5는 도 1의 박막 트랜지스터 표시판을 갖는 일 실시 예에 따른 표시 장치의 구조를 개략적으로 나타낸 평면도이고, 도 6은 도 5의 표시 장치가 갖는 화소 회로를 나타낸 회로도이고, 도 7은 도 5의 표시 장치가 가지는 하나의 화소를 나타낸 배치도이며, 도 8은 도 7의 IV-IV선을 따라 자른 단면도이고, 도 9는 도 7의 V-V선을 따라 자른 단면도이다. FIG. 5 is a plan view schematically showing the structure of a display device according to an embodiment having the thin film transistor panel of FIG. 1, FIG. 6 is a circuit diagram showing a pixel circuit of the display device of FIG. 5, 8 is a cross-sectional view taken along line IV-IV in Fig. 7, and Fig. 9 is a cross-sectional view taken along line VV in Fig.

도 5에 도시한 바와 같이, 표시 장치는 표시 영역(DA)과 비표시 영역(NA)으로 구분된 기판 본체(111)를 포함한다. 기판 본체(111)의 표시 영역(DA)에는 다수의 화소 영역들(PE)이 형성되어 화상을 표시하고, 비표시 영역(NA)에는 하나 이상의 구동 회로(910, 920)가 형성된다. 여기서, 화소 영역(PE)은 화상을 표시하는 최소 단위인 화소가 형성된 영역을 말한다. 하지만, 본 발명의 일 실시 예에서, 반드시 비표시 영역(NA)에 모든 구동 회로(910, 920)가 형성되어야 하는 것은 아니며, 구동 회로(910, 920)의 일부 또는 전부 생략될 수도 있다. As shown in Fig. 5, the display device includes a substrate main body 111 divided into a display area DA and a non-display area NA. A plurality of pixel regions PE are formed in the display region DA of the substrate main body 111 to display an image and one or more driving circuits 910 and 920 are formed in the non-display region NA. Here, the pixel region PE refers to an area where a pixel, which is the minimum unit for displaying an image, is formed. However, in one embodiment of the present invention, not all the driving circuits 910 and 920 are necessarily formed in the non-display area NA, and some or all of the driving circuits 910 and 920 may be omitted.

도 6에 도시한 바와 같이, 본 발명의 일 실시 예에 따른 표시 장치는 하나의 화소 영역(PE)마다 유기 발광 소자(OLED: Organic Light Emitting Diode, 70), 두 개의 박막 트랜지스터(10, 20)들, 그리고 하나의 캐패시터(Capacitor, 80)가 배치된 2Tr-1Cap 구조를 갖는 유기 발광 표시 장치이다. 하지만, 본 발명의 일 실시 예에 이에 한정되는 것은 아니다. 따라서, 표시 장치는 하나의 화소 영역(PE)마다 셋 이상의 박막 트랜지스터와 둘 이상의 캐패시터가 배치된 구조를 갖는 유기 발광 표시 장치일 수도 있다. 더불어, 본 발명의 실시 예에 따른 박막 트랜지스터 표시판(100)을 스위칭 트랜지스터로 하여 이루어진 표시 장치는 유기 발광 표시 장치에만 한정되는 것은 아니며, 발광 소자 (LED: Light Emitting diode)에도 적용이 가능하다. 6, a display device according to an exemplary embodiment of the present invention includes an OLED (Organic Light Emitting Diode) 70, two thin film transistors 10 and 20 for each pixel region PE, And a capacitor (capacitor) 80 are disposed in the organic light emitting display device. However, the present invention is not limited to this embodiment. Accordingly, the display device may be an organic light emitting display device having a structure in which three or more thin film transistors and two or more capacitors are arranged in each pixel region (PE). In addition, the display device formed by using the thin film transistor panel 100 according to the exemplary embodiment of the present invention as a switching transistor is not limited to the organic light emitting display, and may be applied to a light emitting diode (LED).

또한, 표시 장치는 별도의 배선이 더 형성되어 다양한 구조를 갖도록 형성될 수도 있다. 이와 같이, 추가로 형성된 박막 트랜지스터 및 캐패시터 중 하나 이상의 보상 회로의 구성이 될 수 있다. Further, the display device may be formed to have various structures by further forming additional wiring. As such, the compensation circuit of one or more of the thin film transistors and capacitors formed additionally can be constituted.

보상 회로는 각 화소 영역(PE)마다 형성된 유기 발광 소자(70)의 균일성을 향상시켜 화질(畵質)에 편차가 생기는 것을 억제한다. 일반적으로 보상 회로는 2개 내지 8개의 박막 트랜지스터를 포함할 수 있다. The compensation circuit improves the uniformity of the organic light emitting element 70 formed for each pixel region PE and suppresses deviation in image quality. In general, the compensation circuit may comprise two to eight thin film transistors.

또한, 기판 본체(111)의 비표시 영역(NA) 상에 형성된 구동 회로(910, 920)도 추가의 박막 트랜지스터들을 포함할 수 있다. Further, the driving circuits 910 and 920 formed on the non-display area NA of the substrate main body 111 may also include additional thin film transistors.

유기 발광 소자(70)는 정공 주입 전극인 애노드(anode) 전극과, 전자 주입 전극인 캐소드(cathode) 전극, 그리고 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함한다. The organic light emitting device 70 includes an anode electrode as a hole injection electrode, a cathode electrode as an electron injection electrode, and an organic light emitting layer disposed between the anode electrode and the cathode electrode.

구체적으로, 본 발명의 일 실시 예에서, 표시 장치는 하나의 화소 영역(PE)마다 제1 박막 트랜지스터(10)와 제2 박막 트랜지스터(20)를 포함한다. 제1 박막 트랜지스터(10) 및 제2 박막 트랜지스터(20)는 각각 게이트 전극, 반도체, 소스 전극 및 드레인 전극을 포함한다. Specifically, in one embodiment of the present invention, the display apparatus includes a first thin film transistor 10 and a second thin film transistor 20 for each pixel region (PE). The first thin film transistor 10 and the second thin film transistor 20 each include a gate electrode, a semiconductor, a source electrode, and a drain electrode.

도 6에는 게이트 라인(GL), 데이터 라인(DL), 및 공통 전원 라인(VDD)과 함께 캐패시터 라인(CL)이 나타나 있으나, 본 발명의 일 실시 예가 도 6에 도시된 구조에 한정되는 것은 아니다. 따라서 캐패시터 라인(CL)은 경우에 따라 생략될 수도 있다. 6 shows a capacitor line CL together with a gate line GL, a data line DL and a common power line VDD. However, an embodiment of the present invention is not limited to the structure shown in FIG. 6 . Therefore, the capacitor line CL may be omitted in some cases.

데이터 라인(DL)에는 제2 박막 트랜지스터(20)의 소스 전극이 연결되고, 게이트 라인(GL)에는 제2 박막 트랜지스터(20)의 게이트 전극이 연결된다. 그리고 제2 박막 트랜지스터(20)의 드레인 전극은 캐패시터(80)을 통하여 캐패시터 라인(CL)에 연결된다. 그리고 제2 박막 트랜지스터(20)의 드레인 전극과 캐패시터(80) 사이에 노드가 형성되어 제1 박막 트랜지스터(10)의 게이트 전극이 연결된다. 그리고 제1 박막 트랜지스터(10)의 드레인 전극에는 공통 전원 라인(VDD)이 연결되며, 소스 전극에는 유기 발광 소자(70)의 애노드 전극이 연결된다. A source electrode of the second thin film transistor 20 is connected to the data line DL and a gate electrode of the second thin film transistor 20 is connected to the gate line GL. The drain electrode of the second thin film transistor 20 is connected to the capacitor line CL through the capacitor 80. A node is formed between the drain electrode of the second thin film transistor 20 and the capacitor 80, and the gate electrode of the first thin film transistor 10 is connected. A common power supply line (VDD) is connected to the drain electrode of the first thin film transistor 10, and an anode electrode of the organic light emitting diode 70 is connected to the source electrode.

제2 박막 트랜지스터(20)는 발광시키고자 하는 화소 영역(PE)을 선택하는 스위칭 소자로 사용된다. 제2 박막 트랜지스터(20)가 순간적으로 턴온되면, 캐패시터(80)는 축적되고, 이때 축적되는 전하량은 데이터 라인(DL)으로부터 인가되는 전압의 전위에 비례한다. 그리고 제2 박막 트랜지스터(20)가 턴오프된 상태에서 캐패시터 라인(CL)에 한 프레인 주기로 전압이 증가하는 신호가 입력되면, 제1 박막 트랜지스터(10)의 게이트 전위는 캐패시터(80)에 축적된 전위를 기준으로 인가되는 전압의 레벨이 캐패시터 라인(CL)을 통하여 인가되는 전압을 따라서 상승한다. 그리고 제1 박막 트랜지스터(10)는 게이트 전위가 문턱 전압을 넘으면 턴온된다. 그러면 공통 전원 라인(VDD)에 인가되던 전압이 제1 박막 트랜지스터(10)를 통하여 유기 발광 소자(70)에 인가되고, 유기 발광 소자(70)는 발광된다. The second thin film transistor 20 is used as a switching element for selecting a pixel region PE to emit light. When the second thin film transistor 20 is momentarily turned on, the capacitor 80 is accumulated, and the amount of charge accumulated at this time is proportional to the potential of the voltage applied from the data line DL. When the second thin-film transistor 20 is turned off and a voltage-rising signal is applied to the capacitor line CL at one frame period, the gate potential of the first thin- The level of the voltage applied based on the potential rises along the voltage applied through the capacitor line CL. The first thin film transistor 10 is turned on when the gate potential exceeds the threshold voltage. Then, a voltage applied to the common power supply line VDD is applied to the organic light emitting element 70 through the first thin film transistor 10, and the organic light emitting element 70 emits light.

이와 같은 화소 영역(PE)의 구성은 전술한 바에 한정되지 않고, 해당 기술 분야의 종사자가 용이하게 변형 실시할 수 있는 범위 내에서 다양하게 변형이 가능하다. The configuration of the pixel region PE is not limited to the above-described structure, and various modifications can be made within a range that can easily be modified by those skilled in the art.

그러면 도 5와 도 6을 이어서, 도 1의 박막 트랜지스터 표시판(100)을 스위칭 트랜지스터로 가지는 표시 장치에 대하여 도 7 내지 도 9를 참고하여 상세하게 설명한다. 5 and 6, a display device having the thin film transistor display panel 100 of FIG. 1 as a switching transistor will be described in detail with reference to FIGS. 7 to 9. FIG.

투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 제1 게이트 전극(124a)을 포함하는 복수의 게이트선(121) 및 제3 게이트 전극(124c)을 포함하는 복수의 게이트 도전체(gate conductor)가 위치한다. A plurality of gate conductors including a plurality of gate lines 121 and a plurality of third gate electrodes 124c including a first gate electrode 124a are formed on an insulating substrate 110 made of transparent glass or plastic, .

게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 다른 층 또는 외부 구동 회로화의 접속을 위하여 면적이 넓은 끝부분(129)을 포함하며, 제1 게이트 전극(124a)은 게이트선(121)으로부터 위로 뻗어 있다. 게이트 신호를 생성하는 게이트 구동 회로(미도시)가 절연 기판(110) 위에 집적되어 있는 경우, 게이트선(121)이 연장되어 게이트 구동 회로와 직접 연결될 수 있다. The gate line 121 transmits the gate signal and extends mainly in the horizontal direction. Each gate line 121 includes a wide end portion 129 for connection to another layer or external drive circuitization and the first gate electrode 124a extends from the gate line 121 upward. In the case where a gate driving circuit (not shown) for generating a gate signal is integrated on the insulating substrate 110, the gate line 121 may extend and be directly connected to the gate driving circuit.

제3 게이트 전극(124c)은 게이트 선(121)과 분리되어 있으며, 아래 방향으로 뻗다가 오른 쪽으로 잠시 바꾸었다가 위로 길게 뻗은 유지 전극(storage electrode, 127)을 포함한다. The third gate electrode 124c is separated from the gate line 121 and includes a storage electrode 127 extending downward and extending to the right for a while.

게이트 도전체(121, 124c)는 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조를 가질 수도 있다. 이중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어 진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 만들어진다. 이러한 조합의 좋은 예로는 크롬 하부막 알루미늄 (합금) 상부막 및 알루미늄 (합금) 하부막 몰리브덴 (합금) 상부막을 들 수 있다. 그러나 게이트 도전체(121, 124c)는 이외의 여러 다양한 금속 또는 도전체로 만들어질 수 있다. The gate conductors 121 and 124c may be formed of a metal such as aluminum (Al) or an aluminum alloy, a silver-based alloy such as silver or silver alloy, a copper-based metal such as copper (Cu) or a copper alloy, molybdenum Molybdenum alloy, molybdenum alloy, chromium (Cr), tantalum (Ta) and titanium (Ti). However, they may have a multi-film structure including two conductive films (not shown) having different physical properties. One of the two conductive films is made of a metal having low resistivity, for example, an aluminum-based metal, a silver-based metal, or a copper-based metal to reduce signal delay or voltage drop. Alternatively, the other conductive film is made of a material having excellent physical, chemical and electrical contact properties with other materials, especially ITO (Indium Tin Oxide) and IZO (Indium Zinc Oxide), such as molybdenum series metals, chromium, titanium, tantalum and the like. A good example of such a combination is a chromium lower film aluminum (alloy) upper film and an aluminum (alloy) lower film molybdenum (alloy) upper film. However, the gate conductors 121 and 124c may be made of a variety of other metals or conductors.

게이트 도전체(121, 124c)의 측면은 절연 기판(110) 면에 대하여 경사져 있으며, 그 경사각은 약 30°내지 80°인 것이 바람직하다. The side surfaces of the gate conductors 121 and 124c are inclined with respect to the surface of the insulating substrate 110, and the inclination angle thereof is preferably about 30 to 80 degrees.

게이트 도전체(121, 124c) 위에는 질화 규소(SiNx) 또는 산화 규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer, 140)이 위치한다. A gate insulating layer 140 made of silicon nitride (SiNx) or silicon oxide (SiOx) is disposed on the gate conductors 121 and 124c.

게이트 절연막(140)의 상부에는 티타늄-인듐-아연(TIZO)의 제1 산화물 반도체(154a)가 게이트 전극(124)과 중첩하도록 게이트선(121)과 평행하게 뻗어있다. A first oxide semiconductor 154a of titanium-indium-zinc (TIZO) is extended in parallel with the gate line 121 so as to overlap with the gate electrode 124 on the gate insulating film 140.

본 발명의 실시 예에 따른 산화물 반도체는 티타늄- 인듐-아연(TIZO) 산화물 반도체로 이루어진 반도체 층을 예로 들어 설명하였으나, 반드시 이에 한정되는 것은 아니며, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어져, 스위칭 특성을 나타내는 산화물이면 적용이 가능하다. Although the oxide semiconductor according to the embodiment of the present invention has been described by taking a semiconductor layer made of a titanium-indium-zinc (TIZO) oxide semiconductor as an example, it is not necessarily limited thereto. ), Tin (Sn) and titanium (Ti), or a combination of a metal such as zinc (Zn), indium (In), gallium (Ga), tin (Sn), titanium (Ti) And it is possible to apply any oxide as long as it exhibits switching characteristics.

제1 산화물 반도체(154a)의 위에는 적어도 하나의 에치 스토퍼(160)가 위치한다. 적어도 하나의 에치 스토퍼(160)는 제1 내지 제3 에치 스토퍼(160a, 160b, 160c)로 이루어지며, 제1 에치 스토퍼(160a)는 제1 산화물 반도체(154a)의 돌출된 상부에 위치한다. 제2 및 제3 에치 스토퍼(160b, 160c)는 제1 에치 스토퍼(160a)를 기준으로 제1 산화물 반도체(154a) 양 단부의 일부분에 중첩되게 위치한다. 이러한 제1 내지 제3 에치 스토퍼(160)는 제1 산화물 반도체(154a)의 일부가 N+ 영역(157)을 형성하도록 나머지 일부를 보호한다. At least one etch stopper 160 is disposed on the first oxide semiconductor 154a. The at least one etch stopper 160 is composed of first to third etch stoppers 160a, 160b and 160c and the first etch stopper 160a is located at a protruding upper portion of the first oxide semiconductor 154a. The second and third etch stoppers 160b and 160c are overlapped with a portion of both ends of the first oxide semiconductor 154a with respect to the first etch stopper 160a. The first to third etch stoppers 160 protect the remaining part of the first oxide semiconductor 154a to form the N + region 157. [

제2 및 제3 에치 스토퍼(160b, 160c)는 제1 소스 전극(173a) 및 제1 드레인 전극(175a)이 제1 산화물 반도체(154a)와 중첩하는 영역에 위치한다. 이러한 제2 및 제3 에치 스토퍼(160b, 160c)는 제1 게이트 전극(124a) 및 제2 게이트 전극(124b) 사이의 연결을 용이하게 한다. 제1 산화물 반도체(154a)의 측면 역시 경사져 있으며, 경사각은 30°내지 80°이다. The second and third etch stoppers 160b and 160c are located in a region where the first source electrode 173a and the first drain electrode 175a overlap with the first oxide semiconductor 154a. These second and third etch stoppers 160b and 160c facilitate the connection between the first gate electrode 124a and the second gate electrode 124b. The side surface of the first oxide semiconductor 154a is also inclined, and the inclination angle is 30 DEG to 80 DEG.

제1 산화물 반도체(154a) 및 적어도 하나의 에치 스토퍼(160) 위에는 복수의 데이터선(171), 복수의 구동 전압선(172), 제1 및 제2 드레인 전극(175a, 175b)을 포함하는 복수의 데이터 도전체(Data conductor)가 위치한다. A plurality of data lines 171, a plurality of driving voltage lines 172, and a plurality of first and second drain electrodes 175a and 175b are formed on the first oxide semiconductor 154a and the at least one etch stopper 160, Data conductor is located.

데이터선(171)은 데이터 신호를 전달하며, 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 제1 게이트 전극(124a)을 향하여 뻗은 제1 소스 전극(173a)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(미도시)가 절연 기판(110) 위에 있는 경우, 데이터선(171)이 연장되어 데이터 구동 회로와 직접 연결될 수 있다. The data line 171 carries a data signal and extends mainly in the vertical direction and crosses the gate line 121. Each data line 171 includes a first source electrode 173a extending toward the first gate electrode 124a and a wide end portion 179 for connection to another layer or an external driving circuit. When a data driving circuit (not shown) for generating a data signal is provided on the insulating substrate 110, the data line 171 may extend and be directly connected to the data driving circuit.

구동 전압선(172)은 구동 전압을 전달하며, 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 구동 전압선(172)은 제3 게이트 전극(124c)을 향하여 뻗은 복수의 제2 소스 전극(173b)을 포함한다. 구동 전압선(172)은 유지 전극(127)과 중첩하며, 서로 연결될 수 있다. The driving voltage line 172 carries the driving voltage and mainly extends in the longitudinal direction and crosses the gate line 121. Each of the driving voltage lines 172 includes a plurality of second source electrodes 173b extending toward the third gate electrode 124c. The driving voltage line 172 overlaps with the sustain electrode 127 and can be connected to each other.

제1 및 제2 드레인 전극(175a, 175b)은 서로 분리되어 있고, 데이터선(171) 및 구동 전압선(172)과도 분리되어 있다. 제1 소스 전극(173a)과 제1 드레인 전극(175a)은 제1 게이트 전극(124a) 및 제1 에치 스토퍼(160a)를 중심으로 서로 마주하고, 제2 소스 전극(173b)과 제2 드레인 전극(175b)은 제3 게이트 전극(124c)을 중심으로 서로 마주한다. The first and second drain electrodes 175a and 175b are separated from each other and separated from the data line 171 and the driving voltage line 172. [ The first source electrode 173a and the first drain electrode 175a face each other with respect to the first gate electrode 124a and the first etch stopper 160a and the second source electrode 173b and the second drain electrode 175a face each other, The first gate electrode 175b faces the third gate electrode 124c.

제1 에치스토퍼(160a) 위에 제2 게이트 전극(124b)이 위치한다. 제2 게이트 전극(124b)과 제1 에치 스토퍼(160a)는 평면 상으로 볼 때, 유사한 평면 형태를 가진다. 특히 제2 게이트 전극(124b)의 폭은 제1 에치 스토퍼(160a)의 폭보다 작다. A second gate electrode 124b is located on the first etch stopper 160a. The second gate electrode 124b and the first etch stopper 160a have a similar planar shape when viewed in a plan view. In particular, the width of the second gate electrode 124b is smaller than the width of the first etch stopper 160a.

제2 게이트 전극(124b)은 도 8에 도시된 바와 같이, 제1 게이트 전극(124a)의 평면 형상과도 상호 유사하나, 제1 게이트 전극(124a) 보다는 작은 폭은 가진다. The second gate electrode 124b is similar to the planar shape of the first gate electrode 124a as shown in FIG. 8, but has a smaller width than the first gate electrode 124a.

제2 게이트 전극(124b)은 제1 소스 전극(173a) 및 제1 드레인 전극(175a)와 동시에 형성되어 중첩하지 않음은 물론, 제1 에치 스토퍼(160a)보다 작은 형상으로 제1 게이트 전극(124a)과도 중첩하지 않는다. 따라서 제2 게이트 전극(124b)은 별도의 유지 축전 용량(storage capacitor, Cst)을 형성하지 않는다. The second gate electrode 124b is formed at the same time as the first source electrode 173a and the first drain electrode 175a and does not overlap with the first gate electrode 124a in a smaller shape than the first etch stopper 160a, ). Therefore, the second gate electrode 124b does not form a separate storage capacitor Cst.

제1 게이트 전극(124a)과 제2 게이트 전극(124b)은 접촉구멍(21)을 통해서 연결되며, 동일한 전압을 인가 받을 수 있다. 그러나 이에 제한되지 않고, 제1 게이트 전극(124a) 및 제2 게이트 전극(124c)이 독립적으로 전압을 인가 받을 수 있음은 물론이다. The first gate electrode 124a and the second gate electrode 124b are connected through the contact hole 21 and can receive the same voltage. However, it is needless to say that the first gate electrode 124a and the second gate electrode 124c can receive a voltage independently.

데이터 도전체(171, 172, 175a, 175b)는 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속 또는 이들의 합금으로 만들어지는 것이 바람직하며, 내화성 금속막(미도시)과 저저항 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. The data conductors 171, 172, 175a, and 175b are preferably made of a refractory metal such as molybdenum, chromium, tantalum, and titanium, or an alloy thereof. The refractory metal film (not shown) ≪ / RTI >

다중막 구조의 예로 크롬 또는 몰리브뎀 (합금) 하부막과 알루미늄 (합금) 상부막의 이중막, 몰리브덴 (합금) 하부막과 알루미늄 (합금) 중간막과 몰리브덴 (합금) 상부막의 삼중막을 들 수 있다. 그러나 데이터 도전체(171, 172, 175a, 175b) 및 제2 게이트 전극(124b)은 이외에도 여러가지 다양한 금속 또는 도전체로 만들어질 수도 있다. Examples of the multilayer structure include a double film of a chromium or molybdenum (alloy) lower film and an aluminum (alloy) upper film, a molybdenum (alloy) lower film, an aluminum (alloy) intermediate film and a molybdenum (alloy) upper film. However, the data conductors 171, 172, 175a, 175b and the second gate electrode 124b may be made of various other metals or conductors.

게이트 도전체(121, 124c)와 마찬가지로 데이터 도전체(171, 172, 175a, 175b) 및 제2 게이트 전극(124b) 또한 그 측면이 기판(110) 면에 대하여 30°~80°정도의 경사각으로 기울어진 것이 바람직하다. Similarly to the gate conductors 121 and 124c, the data conductors 171, 172, 175a, and 175b and the second gate electrode 124b are formed such that the sides thereof are inclined at an angle of about 30 ° to 80 ° with respect to the substrate 110 It is preferable to be inclined.

저항성 접촉 부재(미도시)는 그 아래의 산화물 반도체(154a, 154b)와 그 위의 데이터 도전체(171, 172, 175a, 175b) 사이에만 존재하며, 접촉 저항을 낮추어 준다. A resistive contact member (not shown) is only present between the underlying oxide semiconductors 154a, 154b and the data conductors 171, 172, 175a, 175b thereon, and lowers the contact resistance.

제1 산화물 반도체(154a)에는 제1 에치 스토퍼(160a)와 제2 에치 스토퍼(160b) 사이 및 제1 에치 스토퍼(160a)와 제3 에치 스토퍼(160c) 사이에 데이터 도전체(171, 172, 175a, 175b)로 가리지 않고 노출된 부분이 있다. The first oxide semiconductor 154a is provided with data conductors 171 and 172 between the first etch stopper 160a and the second etch stopper 160b and between the first etch stopper 160a and the third etch stopper 160c. 175a, and 175b.

제 제1 에치 스토퍼(160a)와 제2 에치 스토퍼(160b) 사이 및 제1 에치 스토퍼(160a)와 제3 에치 스토퍼(160c) 사이는 N+ 영역(157)이 형성될 수 있다. An N + region 157 may be formed between the first etch stopper 160a and the second etch stopper 160b and between the first etch stopper 160a and the third etch stopper 160c.

데이터 도전체(171, 172, 175a, 175b) 및 노출된 제1 산화물 반도체 (154a) 부분 위에는 보호막(180)이 형성되어 있다. 보호막(180)은 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어지며, 예를 들어, 산화 규연(SiOx), 질화 규소(SiNx), 질산화 규소(SiON), 불산화 규소(SiOF) 등일 수 있다. 이러한 보호막(180)의 표면은 평탄할 수 있다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 산화물 반도체(154a, 154b) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다. A protective film 180 is formed on the portions of the data conductors 171, 172, 175a, and 175b and the exposed first oxide semiconductor 154a. The protective film 180 may be made of an inorganic insulating material, an organic insulating material, a low dielectric constant insulating material, and may be, for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiON) . The surface of the protective film 180 may be flat. However, the protective layer 180 may have a bilayer structure of the lower inorganic layer and the upper organic layer so that the oxide semiconductor 154a and 154b are not damaged at the same time while taking advantage of the excellent insulating property of the organic layer.

보호막(180)은 데이터선(171)의 끝 부분(179)과 제1 및 제2 드레인 전극(175a, 175b)을 각각 드러내는 복수의 접촉 구멍(182, 185a, 185b)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)과 제3 게이트 전극(124c)을 각각 드러내는 복수의 접촉 구멍(181, 184)이 형성되어 있다. The protective film 180 is formed with a plurality of contact holes 182, 185a and 185b for exposing the end portion 179 of the data line 171 and the first and second drain electrodes 175a and 175b, 180 and the gate insulating film 140 are formed with a plurality of contact holes 181 and 184 that respectively expose the end portion 129 of the gate line 121 and the third gate electrode 124c.

보호막(180) 위에는 복수의 화소 전극(Pixel electrode, 191), 복수의 연결 부재(Connecting member, 85) 및 복수의 접촉 보조 부재(Contact assistant, 81, 82)가 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다. A plurality of pixel electrodes 191, a plurality of connecting members 85 and a plurality of contact assistants 81 and 82 are formed on the passivation layer 180. These may be made of a transparent conductive material such as ITO or IZO, or a reflective metal such as aluminum, silver or an alloy thereof.

화소 전극(191)은 접촉 구멍(185b)을 통하여 제2 드레인 전극(175b)과 물리적, 전기적으로 연결되어 있으며, 연결 부재(85)는 접촉 구멍(184, 185a)을 통하여 제3 게이트 전극(124c) 및 제1 드레인 전극(175a)과 연결되어 있다. The pixel electrode 191 is physically and electrically connected to the second drain electrode 175b through the contact hole 185b and the connecting member 85 is electrically connected to the third gate electrode 124c And the first drain electrode 175a.

접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호한다. The contact assistants 81 and 82 are connected to the end portion 129 of the gate line 121 and the end portion 179 of the data line 171 through the contact holes 181 and 182, respectively. The contact assistants 81 and 82 complement and protect the adhesion between the end portion 129 of the gate line 121 and the end portion 179 of the data line 171 and the external device.

보호막(180) 위에는 격벽(Partition, 361)이 형성되어 있다. 격벽(361)은 화소 전극(191) 가장자리 주변을 둑(Bank)처럼 둘러싸서 개구부(Opening, 365)를 정의하며, 유기 절연물 또는 무기 절연물로 만들어진다. 또한, 격벽(361)은 검정색 안료를 포함하는 감광제로 만들어질 수 있는데, 이 경우 격벽(361)은 차광 부재의 역할을 하며, 그 형성 공정이 간단하다. A partition (partition) 361 is formed on the protective film 180. The barrier rib 361 surrounds the edge of the pixel electrode 191 as a bank and defines an opening 365 and is made of an organic insulating material or an inorganic insulating material. Further, the barrier ribs 361 may be made of a photosensitive material containing a black pigment. In this case, the barrier ribs 361 serve as a light shielding member, and the forming process is simple.

격벽(361)이 정의하는 화소 전극(191) 위의 개구부(365) 내에는 유기 발광 부재(Organic light emitting member, 370)가 형성되어 있다. 유기 발광 부재(370)는 적색, 녹색, 청색의 삼원색 등 기본색 중 어느 하나의 빛을 고유하게 내는 유기 물질로 만들어진다. 유기 발관 표시 장치는 유기 발광 부재(370)들이 내는 기본색 색광의 공간적인 합으로 원하는 영상을 표시한다. An organic light emitting member 370 is formed in the opening 365 on the pixel electrode 191 defined by the barrier rib 361. The organic light emitting member 370 is made of an organic material that uniquely emits light of any one of basic colors such as red, green, and blue. The organic electroluminescence display device displays a desired image with a spatial sum of basic color light emitted by the organic light emitting members 370. [

유기 발광 부재(370)는 빛을 내는 발광층(Emitting layer, 미도시) 외에 발광층의 발광 효율을 향상시키기 위한 부대층(Auxiliary layer, 미도시)을 포함하는 다층 구조를 가질 수 있다. 부대층에는 전자와 정공의 균형을 맞추기 위한 전자 수송층(Electron transport layer, 미도시) 및 정공 수송층(Hole transport layer, 미도시)과 정자와 정공의 주입을 강화하기 위한 전자 주입층(Electron injecting layer, 미도시) 및 정공 주입층(Hole injecting layer, 미도시) 등이 있다. The organic light emitting member 370 may have a multi-layer structure including an emission layer (not shown) for emitting light and an auxiliary layer (not shown) for improving the light emitting efficiency of the light emitting layer. An electron transport layer (not shown) and a hole transport layer (not shown) for balancing electrons and holes, an electron injecting layer for enhancing the injection of sperm and holes, (Not shown) and a hole injecting layer (not shown).

유기 발광 부재(370) 위에는 공통 전극(Common electrode, 270)이 형성되어 있다. 공통 전극(270)은 공통 전압(Vss)을 인가 받으며, 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag) 등을 포함하는 반사성 금속 또는 ITO 또는 IZO 등의 투명한 도전 물질로 만들어 진다. A common electrode 270 is formed on the organic light emitting member 370. The common electrode 270 receives a common voltage Vss and is formed of a reflective metal such as Ca, Ba, Mg, Al, Ag or ITO or ITO or IZO Of transparent conductive material.

이러한 유기 발광 표시 장치에서, 게이트선(121)에 연결되어 있는 제1 게이트 전극(124a) 및 제2 게이트 전극(124b), 데이터선(171)에 연결되어 있는 제1 소스 전극(173a) 및 제1 드레인 전극(175a)은 제1 산화물 반도체(154a)와 함께 스위칭 박막 트랜지스터(Switching TFT, Qs)를 이루며, 스위칭 박막 트랜지스터(Qs)의 채널(Channel)은 제1 소스 전극(173a)과 제1 드레인 전극(175a) 사이의 제1 산화물 반도체(154a)에 형성된다. 제1 드레인 전극(175a)에 연결되어 있는 제3 게이트 전극(124c), 구동 전압선(172)에 연결되어 있는 제2 소스 전극(173b) 및 화소 전극(191)에 연결되어 있는 제2 드레인 전극(175b)은 제2 산화물 반도체(154b)와 함께 구동 박막 트랜지스터(Driving TFT, Qd)를 이루며, 구동 박막 트랜지스터(Qd)의 채널은 제2 소스 전극(173b)과 제2 드레인 전극(175b) 사이의 제2 산화물 반도체(154b)에 형성된다. 화소 전극(191), 유기 발광 부재(370) 및 공통 전극(270)은 유기 발광 다이오드(LD)를 이루며, 화소 전극(191)이 캐소드, 공통 전극(270)이 애노드가 된다. 서로 중첩하는 유지 전극(127)과 구동 전압선(172)은 유지 축전기(Cst)를 이룬다. In this organic light emitting display device, the first gate electrode 124a and the second gate electrode 124b connected to the gate line 121, the first source electrode 173a connected to the data line 171, The drain electrode 175a forms a switching TFT Qs together with the first oxide semiconductor 154a and a channel of the switching TFT Qs is connected to the first source electrode 173a and the first Drain electrodes 175a in the first oxide semiconductor 154a. A third gate electrode 124c connected to the first drain electrode 175a, a second source electrode 173b connected to the driving voltage line 172, and a second drain electrode connected to the pixel electrode 191 And the channel of the driving thin film transistor Qd constitutes a driving thin film transistor Qd between the second source electrode 173b and the second drain electrode 175b And is formed in the second oxide semiconductor 154b. The pixel electrode 191, the organic light emitting member 370 and the common electrode 270 form an organic light emitting diode (LD), and the pixel electrode 191 serves as a cathode and the common electrode 270 serves as an anode. The sustain electrode 127 and the drive voltage line 172 overlapping each other constitute a storage capacitor Cst.

이러한 유기 발광 표시 장치는 절연 기판(110)의 위쪽 또는 아래쪽으로 빛을 내보내어 영상을 표시한다. 불투명한 화소 전극(191)과 투명한 공통 전극(270)은 기판(110)의 위쪽 방향으로 영상을 표시하는 전면 발광(Top emission) 방식의 유기 발광 표시 장치에 적용하며, 투명한 화소 전극(191)과 불투명한 공통 전극(270)은 기판(110)의 아래 방향으로 영상을 표시하는 배면 발광(Botton emission) 방식의 유기 발광 표시 장치에 적용한다. The OLED display emits light upward or downward from the insulating substrate 110 to display an image. The opaque pixel electrode 191 and the transparent common electrode 270 are applied to a top emission type organic light emitting display in which an image is displayed in an upward direction of the substrate 110. The transparent pixel electrode 191, The opaque common electrode 270 is applied to an organic light emitting display device of a botton emission type in which an image is displayed in a downward direction of the substrate 110.

본 발명의 일 실시 예에 따른 표시 장치는 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)이 제1 소스 전극(173a) 또는 제1 드레인 전극(175a)과 중첩하는 영역이 없어 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)과 제1 소스 전극(173a) 또는 제1 드레인 전극(175a) 사이에 발생할 수 있는 기생 축전 용량을 방지할 수 있다. 따라서, 이러한 기생 축전 용량에 의하여 발생하는 신호 지연을 방지할 수 있다.
Since the first gate electrode 124a and the second gate electrode 124b do not overlap with the first source electrode 173a or the first drain electrode 175a in the display apparatus according to an embodiment of the present invention, It is possible to prevent the parasitic storage capacitance that may occur between the gate electrode 124a and the second gate electrode 124b and the first source electrode 173a or the first drain electrode 175a. Therefore, it is possible to prevent a signal delay caused by such a parasitic storage capacitance.

이하, 본 발명의 실시 예에 따른 박막 트랜지스터 표시판을 포함하는 다른 실시 예에 따른 표시 장치를 설명하기로 한다. Hereinafter, a display apparatus according to another embodiment including a thin film transistor panel according to an embodiment of the present invention will be described.

단, 본 발명의 일 실시 예에 따른 표시 장치와 동일한 구조에 대해서는 동일한 부호를 적용하여 설명한다. However, the same reference numerals are applied to the same structures as those of the display device according to the embodiment of the present invention.

도 10은 도 1의 박막 트랜지스터 표시판을 갖는 다른 실시 예에 따른 표시 장치의 구조를 개략적으로 나타낸 평면도이고, 도 11은 도 10의 Ⅵ-Ⅵ선을 따라 자른 단면도이다. FIG. 10 is a plan view schematically showing a structure of a display device according to another embodiment having the thin film transistor panel of FIG. 1, and FIG. 11 is a sectional view taken along the line VI-VI of FIG.

도 10 및 도 11을 참조하면, 본 발명의 실시 예에 따른 박막 트랜지스터 표시판(100)을 포함하는 액정 표시 장치(LCD : Liquid Crystal Diode)는 박막 트랜지스터 표시판(100)과 상부 표시판(200) 및 이들 두 표시판(100,200)에 게재되어 있는 액정층(3)을 포함하고, 박막 트랜지스터 표시판(100)의 아래에는 백라이트 유닛(300)이 위치한다. 10 and 11, a liquid crystal display (LCD) including a thin film transistor display panel 100 according to an embodiment of the present invention includes a thin film transistor panel 100, an upper panel 200, And a liquid crystal layer 3 disposed on the two display panels 100 and 200. A backlight unit 300 is disposed under the thin film transistor display panel 100. [

또한, 백라이트 유닛(300)는 박막 트랜지스터 표시판(100)과 마주보는 위치에 제한되지 않고, 상부 표시판(200)과 마주보는 위치에 배치될 수도 있다. In addition, the backlight unit 300 is not limited to the position facing the thin film transistor display panel 100, and may be disposed at a position facing the upper panel 200.

이때, 본 발명의 다른 실시 예에 따른 액정 표시 장치의 박막 트랜지스터 표시판(100)은 도 1의 내용과 동일함으로 자세한 설명을 생략하기로 한다. Here, the thin film transistor display panel 100 of the liquid crystal display device according to another embodiment of the present invention is the same as that of FIG. 1, and a detailed description thereof will be omitted.

다음으로 도 11을 참조하여 상부 표시판(200)에 대하여 설명하고자 한다. Next, the upper panel 200 will be described with reference to FIG.

투명한 유리 또는 플라스틱 등으로 만들어진 상부 절연 기판(210) 위에 차광 부재(220)가 위치한다. 차광 부재(220)는 화소 전극(191) 사이의 빛샘을 막고, 화소 전극(191)과 마주하는 개구 영역을 정의한다. A light shielding member 220 is placed on an upper insulating substrate 210 made of transparent glass or plastic. The light shielding member 220 covers the light leakage between the pixel electrodes 191 and defines an opening area facing the pixel electrode 191.

상부 절연기판(210) 및 차광 부재(220) 위에는 복수의 색 필터(230)가 위치한다. 색필터(230)는 차광 부재(220)로 둘러싸인 영역 내에 대부분 존재하며, 화소 전극(191) 열을 따라서 길게 뻗을 수 있다. A plurality of color filters 230 are disposed on the upper insulating substrate 210 and the light shielding member 220. The color filter 230 is mostly present in a region surrounded by the light shielding member 220 and can be elongated along the column of the pixel electrode 191.

각 색필터(230)는 적색, 녹색 및 청색의 삼원색 등 기본색(primary color) 중 하나를 표시할 수 있다. Each color filter 230 may display one of the primary colors, such as the three primary colors of red, green, and blue.

본 발명의 다른 실시 예에 따른 표시 장치에서는 차광 부재(220) 및 색필터(230)가 상부 표시판(200)에 위치하는 것으로 설명하였으나, 차광부재(220) 및 색필터(230) 중 적어도 하나를 박막 트랜지스터 표시판(100)에 위치할 수도 있다. The light shielding member 220 and the color filter 230 are disposed on the upper panel 200 in the display device according to another embodiment of the present invention. However, at least one of the light shielding member 220 and the color filter 230 Or may be located in the thin film transistor display panel 100. [

색필터(230) 및 차광 부재(220) 위에는 덮개막(overcoat, 250)이 위치하고 있다. 덮개막(250)은 (유기)절연물로 만들어질 수 있으며, 색필터(230)가 노출되는 것을 방지하고 평탄면을 제공한다. 이러한 덮개막(250)은 생략할 수 있다. An overcoat 250 is disposed on the color filter 230 and the light shielding member 220. The cover film 250 can be made of (organic) insulation and prevents the color filter 230 from being exposed and provides a flat surface. The cover film 250 may be omitted.

그리고 덮개막(250) 위에는 공통 전극(270)이 위치한다. 공통 전극(270)은 ITO, IZO 등의 투명한 도전체 따위로 만들어지며, 공통 전압(Vcom)을 인가 받는다. A common electrode 270 is disposed on the cover film 250. The common electrode 270 is made of a transparent conductor such as ITO or IZO, and receives the common voltage Vcom.

박막 트랜지스터 표시판(100)과 상부 표시판(200) 사이에 들어 있는 액정층(3)은 음의 유전율 이방성을 가지는 액정 분자를 포함하며, 액정 분자는 전기장이 없는 상태에서 그 장축이 두 표시판(100, 200)의 표면에 대하여 수직을 이루도록 배향되어 있을 수 있다. The liquid crystal layer 3 between the thin film transistor display panel 100 and the upper panel 200 includes liquid crystal molecules having a negative dielectric constant anisotropy and the long axis of the liquid crystal molecules is parallel to the two display panels 100, 200 in a direction perpendicular to the surface of the substrate.

화소 전극(191)과 공통 전극(270)은 그 사이의 액정측(30) 부분과 함께 액정 축전기를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지한다. The pixel electrode 191 and the common electrode 270 together with the portion between the liquid crystal side 30 and the pixel electrode 191 maintain the applied voltage even after the thin film transistor is turned off.

화소 전극(191)은 유지 전극선(미도시)과 중첩하여 유지 축전기(storage capacitor)를 이룰 수 있고, 이를 통해 액정 축전기의 전압 유지 능력을 강화할 수 있다. The pixel electrode 191 overlaps the sustain electrode line (not shown) to form a storage capacitor, thereby enhancing the voltage holding capability of the liquid crystal capacitor.

도 11에 도시된 바와 같은 본 발명의 다른 실시 예에 따른 표시 장치의 백라이트 유닛(300)은 광원부 및 도광판 등을 포함할 수 있으며, 광을 공급한다. The backlight unit 300 of the display device according to another embodiment of the present invention as shown in FIG. 11 may include a light source and a light guide plate, and supplies light.

이상에서 본 발명의 실시 예에 따른 박막 트랜지스터 표시판(100)을 적용한 표시 장치에 대해 설명하였지만, 이에 한정되지 않으며, 어떠한 다른 표시 장치에도 박막 트랜지스터 표시판(100)에 관한 설명이 적용될 수 있다. Although the display device using the thin film transistor display panel 100 according to the embodiment of the present invention has been described above, the description of the thin film transistor display panel 100 may be applied to any other display device.

상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be understood that the invention may be varied and varied without departing from the scope of the invention.

100 : 박막 트랜지스터 표시판
110 : 절연 기판
124 : 게이트 전극
140 : 게이트 절연막
154 : 산화물 반도체
160 : 에치 스토퍼
173 : 소스 전극
175 : 드레인 전극
180 : 보호막
157 : N+ 영역100: Thin film transistor display panel
110: insulating substrate
124: gate electrode
140: gate insulating film
154: oxide semiconductor
160: etch stopper
173: source electrode
175: drain electrode
180: Shield
157: N + region

Claims (20)

기판,
상기 기판 위에 위치하는 제1 게이트 전극,
상기 제1 게이트 위에 위치하는 게이트 절연막,
상기 게이트 절연막 위에 위치하고, 적어도 하나의 채널 영역을 포함하는 산화물 반도체,
상기 산화물 반도체 위에 위치하는 적어도 하나의 에치 스토퍼,
상기 적어도 하나의 에치 스토퍼 위에 위치하는 제2 게이트 전극, 소스 전극, 및 드레인 전극,
상기 제2 게이트 전극, 소스 전극, 및 드레인 전극 위에 형성된 보호막, 그리고
상기 보호막 위에 위치하며, 상기 드레인 전극과 연결된 화소 전극,
을 포함하고,
상기 산화물 반도체는 상기 적어도 하나의 에치 스토퍼에 의해 노출된 부분에 형성되는 N+ 영역을 포함하는 박막 트랜지스터 표시판. Board,
A first gate electrode located on the substrate,
A gate insulating film located above the first gate,
An oxide semiconductor located on the gate insulating film and including at least one channel region,
At least one etch stopper positioned over the oxide semiconductor,
A second gate electrode, a source electrode, and a drain electrode located above the at least one etch stopper,
A protective film formed on the second gate electrode, the source electrode, and the drain electrode, and
A pixel electrode disposed on the passivation layer and connected to the drain electrode,
/ RTI >
Wherein the oxide semiconductor comprises an N + region formed in a portion exposed by the at least one etch stopper. 제1항에 있어서,
상기 N+ 영역의 일측은 상기 게이트 절연막과 접촉하고,
상기 N+ 영역의 타측은 상기 소스 전극 또는 드레인 전극과 접촉하는 박막 트랜지스터 표시판. The method according to claim 1,
One side of the N + region is in contact with the gate insulating film,
And the other side of the N + region is in contact with the source electrode or the drain electrode. 제2항에 있어서,
상기 N+ 영역은 상기 적어도 하나의 에치 스토퍼 사이에 위치하며, 상기 제1 게이트 전극을 기준으로 양측에 위치하는 제1 및 제2 N+ 영역을 포함하는 박막 트랜지스터 표시판. 3. The method of claim 2,
And the N + region includes first and second N + regions located between the at least one etch stopper and positioned at both sides with respect to the first gate electrode. 제1항에 있어서,
상기 적어도 하나의 에치 스토퍼는 제1 내지 제3 에치 스토퍼를 포함하는 박막 트랜지스터 표시판. The method according to claim 1,
Wherein the at least one etch stopper includes first to third etch stoppers. 제4항에 있어서,
상기 제1 에치 스토퍼는 상기 제1 게이트 전극 위에 위치하고,
상기 제2 및 제3 에치 스토퍼는 상기 제1 에치 스토퍼를 기준으로 양 측에 각각 형성되며, 상기 산화물 반도체와 일정 부분 접촉하는 박막 트랜지스터 표시판. 5. The method of claim 4,
The first etch stopper is located above the first gate electrode,
Wherein the second and third etch stoppers are formed on both sides with respect to the first etch stopper, and are in constant contact with the oxide semiconductor. 제5항에 있어서,
상기 제2 및 제3 에치 스토퍼는 상기 산화물 반도체의 양 단부 및 상기 게이트 절연막과 접촉하는 박막 트랜지스터 표시판. 6. The method of claim 5,
And the second and third etch stoppers are in contact with both ends of the oxide semiconductor and the gate insulating film. 제4항에 있어서,
상기 소스 전극 및 드레인 전극은 상기 제2 에치 스토퍼 및 제3 에치 스토퍼 각각을 덮는 박막 트랜지스터 표시판. 5. The method of claim 4,
Wherein the source electrode and the drain electrode cover the second etch stopper and the third etch stopper, respectively. 제1항에 있어서,
상기 제2 게이트 전극은 상기 제1 게이트 전극에 비해 좁은 폭으로 형성되는 박막 트랜지스터 표시판. The method according to claim 1,
Wherein the second gate electrode is formed to have a narrower width than the first gate electrode. 제1항에 있어서,
상기 산화물 반도체는 티타늄(Ti), 인듐(In), 아연(Zn)의 조합으로 이루어진 TIZO 산화물을 포함하는 트랜지스터 표시판. The method according to claim 1,
Wherein the oxide semiconductor comprises a TIZO oxide comprising a combination of titanium (Ti), indium (In), and zinc (Zn). 제1항에 있어서,
상기 산화물 반도체의 적어도 하나의 채널 영역은 제1 채널 영역 및 제2 채널 영역을 포함하고,
제1 채널 영역은 상기 게이트 절연막의 상부에 위치하며, 제2 채널 영역은 상기 제1 에치 스토퍼의 하부에 위치하는 트랜지스터 표시판. The method according to claim 1,
Wherein at least one channel region of the oxide semiconductor comprises a first channel region and a second channel region,
Wherein the first channel region is located above the gate insulating film and the second channel region is located below the first etch stopper. 제1항에 있어서,
상기 보호막은 불소가 함유된 산화 규소(SiOF)를 포함하는 박막 트랜지스터 표시판. The method according to claim 1,
Wherein the protective film comprises silicon oxide (SiOF) containing fluorine. 기판 위에 제1 게이트 전극을 형성하는 단계,
상기 제1 게이트 전극 위에 게이트 절연막을 형성하는 단계,
상기 게이트 절연막 위에 채널 영역을 포함하는 산화물 반도체를 형성하는 단계,
상기 산화물 반도체 위에 적어도 하나의 에치 스토퍼를 형성하는 단계,
상기 노출된 산화물 반도체에 N+ 영역을 형성하는 단계,
상기 적어도 하나의 에치 스토퍼 위에 제2 게이트 전극, 소스 전극, 및 드레인 전극을 형성하는 단계, 그리고
상기 제2 게이트 전극, 소스 전극, 및 드레인 전극 위에 보호막을 형성하는 단계,
를 포함하는 박막 트랜지스터 표시판의 제조 방법. Forming a first gate electrode over the substrate,
Forming a gate insulating film on the first gate electrode,
Forming an oxide semiconductor including a channel region on the gate insulating film,
Forming at least one etch stopper on the oxide semiconductor,
Forming an N + region in the exposed oxide semiconductor;
Forming a second gate electrode, a source electrode, and a drain electrode on the at least one etch stopper; and
Forming a protective film on the second gate electrode, the source electrode, and the drain electrode,
And forming a thin film transistor on the substrate. 제12항에 있어서,
상기 N+ 영역을 형성하는 단계는
상기 적어도 하나의 에치 스토퍼 위에 PR을 형성한 후, PR을 마스크로 하여 N+ 영역을 형성하되,
상기 N+ 영역은 상기 산화물 반도체에서 상기 적어도 하나의 에치 스토퍼에 의해 노출된 부분에 형성되는 트랜지스터 표시판의 제조 방법. 13. The method of claim 12,
The step of forming the N < + >
Forming a PR on the at least one etch stopper, forming an N + region using PR as a mask,
And the N + region is formed in a portion of the oxide semiconductor exposed by the at least one etch stopper. 제12항에 있어서,
상기 N+ 영역을 형성하는 단계는
이온 주입 방법, 유도결합 플라즈마(ICP) 방법 중, 어느 하나의 방법으로 이루어지는 트랜지스터 표시판의 제조 방법. 13. The method of claim 12,
The step of forming the N < + >
An ion implantation method, and an inductively coupled plasma (ICP) method. 제 14항에 있어서,
상기 유도결합 플라즈마 방법은
플로린(fluorine)을 주입하여 N+ 영역을 형성하는 트랜지스터 표시판의 제조 방법. 15. The method of claim 14,
The inductively coupled plasma method
And implanting fluorine to form an N + region. 제12항에 있어서,
상기 N+ 영역의 일측은 상기 게이트 절연막과 접촉하고,
상기 N+ 영역의 타측은 상기 소스 전극 또는 드레인 전극과 접촉하는 박막 트랜지스터 표시판의 제조 방법. 13. The method of claim 12,
One side of the N + region is in contact with the gate insulating film,
And the other side of the N + region is in contact with the source electrode or the drain electrode. 제16항에 있어서,
상기 N+ 영역은 상기 적어도 하나의 에치 스토퍼 사이에 위치하며, 상기 제1 게이트 전극을 기준으로 양측에 위치하는 제1 및 제2 N+ 영역을 포함하는 박막 트랜지스터 표시판의 제조 방법. 17. The method of claim 16,
And the N + regions are located between the at least one etch stopper and include first and second N + regions located on both sides with respect to the first gate electrode. 제12항에 있어서,
상기 소스 전극, 및 드레인 전극을 형성하는 단계는
산화물 반도체와 일정 구간 접촉되도록 상기 소스 전극 및 드레인 전극을 형성하는 박막 트랜지스터 표시판의 제조 방법. 13. The method of claim 12,
The step of forming the source electrode and the drain electrode includes
And the source electrode and the drain electrode are formed so as to be in constant contact with the oxide semiconductor. 제12항에 있어서,
상기 적어도 하나의 에치 스토퍼를 형성하는 단계는
상기 산화물 반도체 위에 제1 에치 스토퍼를 형성하는 단계, 그리고
상기 제1 에치 스토퍼를 기준으로 양 측에 각각 제2 및 제3 에치 스토퍼를 형성하는 단계,
를 더 포함하는 박막 트랜지스터 표시판의 제조 방법. 13. The method of claim 12,
The step of forming the at least one etch stopper
Forming a first etch stopper on the oxide semiconductor, and
Forming second and third etch stoppers on both sides with respect to the first etch stopper,
Wherein the method further comprises the steps of: 제19항에 있어서,
상기 제2 및 제3 에치 스토퍼를 형성하는 단계는 상기 산화물 반도체의 양 단부 및 상기 게이트 절연막과 접촉하도록 형성되는 트랜지스터 표시판의 제조 방법. 20. The method of claim 19,
Wherein the step of forming the second and third etch stoppers is formed to contact both ends of the oxide semiconductor and the gate insulating film.
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