KR101604480B1 - Method of fabricating the thin film transistor array substrate using a oxidized semiconductor - Google Patents

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Abstract

본 발명은 산화물 반도체를 이용한 박막트랜지스터 어레이 기판의 제조방법에 관한 것으로, 본 발명에 따른 산화물 반도체를 이용한 박막트랜지스터 어레이기판의 제조방법은 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 기판 상에 채널 보호막 및 말단부가 노출된 산화물 반도체 패턴을 형성하는 단계와, 상기 산화물 반도체패턴 및 채널 보호막이 형성된 기판상에 금속층 및 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 금속층을 식각하여 소스/드레인 전극을 형성하고, 상기 제1 포토레지스트 패턴 및 상기 채널 보호막을 식각 마스크로 상기 노출된 산화물 반도체 패턴의 말단부를 식각하여 채널층을 형성하는 단계와, 상기 소스/드레인전극 및 채널층이 형성된 기판상에 콘택홀이 형성된 보호막을 형성하는 단계와, 상기 콘택홀이 형성된 기판상에 화소전극을 형성하는 단계를 포함한다. The present invention relates to a method of manufacturing a thin film transistor array substrate using an oxide semiconductor, and a method of manufacturing a thin film transistor array substrate using an oxide semiconductor, the method comprising: forming a gate electrode on a substrate; A method of manufacturing a semiconductor device, comprising: forming a gate insulating film on a substrate; forming an oxide semiconductor pattern having a channel protecting film and a terminal portion exposed on the substrate on which the gate insulating film is formed; Forming a source / drain electrode by etching the metal layer with the first photoresist pattern as an etching mask; and forming the source / drain electrode by etching the first photoresist pattern and the channel protective film using the etching mask The end portions of the oxide semiconductor pattern are etched to form channel layers Forming a protective layer on the substrate on which the source / drain electrode and the channel layer are formed, and forming a pixel electrode on the substrate on which the contact hole is formed.

산화물 반도체, 박막트랜지스터 Oxide semiconductor, thin film transistor

Description

산화물 반도체를 이용한 박막트랜지스터 어레이 기판의 제조방법{Method of fabricating the thin film transistor array substrate using a oxidized semiconductor}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method of fabricating a thin film transistor array substrate using an oxide semiconductor,

본 발명은 박막트랜지스터 어레이기판의 제조방법에 관한 것으로, 더욱 상세하게는 산화물 반도체를 이용한 박막트랜지스터 어레이 기판의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a thin film transistor array substrate, and more particularly, to a method of manufacturing a thin film transistor array substrate using an oxide semiconductor.

최근, 평판표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정표시장치(Liquid Crystal display: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 전계방출표시장치(Field Emission Display: FED), 전계발광표시장치(Light Emitting Device) 등과 같은 여러 가지의 평면형 디스플레이가 실용화되고 있다. 2. Description of the Related Art In recent years, the importance of flat panel displays (FPDs) has been increasing with the development of multimedia. In response to this, various kinds of devices such as a liquid crystal display (LCD), a plasma display panel (PDP), a field emission display (FED), an electroluminescence display device A flat display of a flat panel display has been put into practical use.

이들 중, 액정표시장치는 음극선관에 비하여 시인성이 우수하고, 평균소비전력 및 발열량이 작으며, 또한, 전계 발광표시장치는 고속의 응답속도를 가지며, 소비 전력이 낮고, 자체 발광이므로 시야각에 문제가 없어서, 차세대 평판 표시 장치로 주목받고 있다. Among these, the liquid crystal display device is superior in visibility to a cathode ray tube, has a small average power consumption and a small calorific value, and has a high response speed, low power consumption, and self light emission. And is attracting attention as a next generation flat panel display device.

액정표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 박막 트랜지스터를 각 화소 전극에 연결하고 박막 트랜지스터의 게이트 전극에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다. A passive matrix method and an active matrix method using a thin film transistor are used for driving the liquid crystal display device. In the passive matrix method, an anode and a cathode are formed so as to be orthogonal to each other and a line is selected and driven. In the active matrix method, a thin film transistor is connected to each pixel electrode and driven according to a voltage maintained by a capacitor capacitance connected to a gate electrode of the thin film transistor .

액정표시장치를 구동하기 위한 박막 트랜지스터는 이동도, 누설전류 등과 같은 기본적인 박막 트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 여기서, 박막 트랜지스터의 반도체층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다.Thin film transistors for driving a liquid crystal display device are important not only in the characteristics of basic thin film transistors such as mobility and leakage current but also in durability and electrical reliability that can maintain a long lifetime. Here, the semiconductor layer of the thin film transistor is mainly formed of amorphous silicon or polycrystalline silicon. The amorphous silicon has a merit that the film forming process is simple and the production cost is low, but the electrical reliability is not secured. In addition, due to the high process temperature, polycrystalline silicon is very difficult to apply in a large area, and uniformity due to the crystallization method can not be secured.

한편, 산화물로 반도체층을 형성할 경우, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 산소의 함량에 따라 저항의 변화가 커서 원하는 물성을 얻기가 매우 용이하기 때문에 최근 박막 트랜지스터로의 응용에 있어 큰 관심을 끌고 있다. 특히, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4: IGZO) 등을 그 예로 들 수 있다.On the other hand, when a semiconductor layer is formed with an oxide, a high mobility can be obtained even if the film is formed at a low temperature. Since the resistance varies depending on the content of oxygen, it is very easy to obtain desired physical properties. It is attracting great attention. In particular, zinc oxide (ZnO), indium zinc oxide (InZnO), or indium gallium zinc oxide (InGaZnO4: IGZO) can be given as an example.

이와 같이 산화물을 이용한 박막트랜지스터의 채널층으로 사용되는 아연 산화물(ZnO), 인듐 아연 산화물(InZnO), 인듐 갈륨 아연 산화물(InGaZnO4)등은 비정 질상태이므로, 저온 공정이 가능하고 특히 대면적화가 용이한 장점을 가진다. Since zinc oxide (ZnO), indium zinc oxide (InZnO), indium gallium zinc oxide (InGaZnO 4) and the like used as the channel layer of the thin film transistor using the oxide is amorphous, it is possible to perform the low temperature process, It has one advantage.

그러나, 산화물 반도체의 채널층 캐리어 농도는 산소 함량 변화에 민감하여 제조공정중 발생되는 여러가지 환경에 물리적, 전기적 성질이 크게 변화되고, 이때 채널층은 손상을 입게 되어 캐리어의 농도가 원하지 않게 증가한다. However, the channel layer carrier concentration of oxide semiconductors is sensitive to changes in oxygen content, so that the physical and electrical properties are greatly changed in various environments occurring during the manufacturing process, in which the channel layer is damaged and the carrier concentration is undesirably increased.

특히, 소스/드레인 전극 형성공정 중 하부에 위치한 채널층이 손상을 입게 되면, 캐리어의 농도가 필요이상으로 증가하게 되어 박막트랜지스터의 특성불량 및 불균일을 유발하는 문제점이 있다. Particularly, when the channel layer located at the bottom of the source / drain electrode forming process is damaged, the concentration of carriers increases more than necessary, thereby causing defective characteristics and unevenness of the thin film transistor.

상술한 문제점을 해결하기 위한 본 발명의 목적은 채널층의 손상을 효과적으로 억제할 수 있는 산화물 반도체를 이용한 박막트랜지스터 어레이 기판의 제조방법을 제공함에 있다. It is an object of the present invention to solve the problems described above and to provide a method of manufacturing a thin film transistor array substrate using an oxide semiconductor that can effectively suppress damage to a channel layer.

상술한 목적을 달성하기 위한 본 발명에 따른 산화물 반도체를 이용한 박막트랜지스터 어레이기판의 제조방법은 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막이 형성된 기판 상에 채널 보호막 및 말단부가 노출된 산화물 반도체 패턴을 형성하는 단계와, 상기 산화물 반도체패턴 및 채널 보호막이 형성된 기판상에 금속층 및 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 마스크로 상기 금속층을 식각하여 소스/드레인 전극을 형성하고, 상기 제1 포토레지스트 패턴 및 상기 채널 보호막을 식각 마스크로 상기 노출된 산화물 반도체 패턴의 말단부를 식각하여 채널층을 형성하는 단계와, 상기 소스/드레인전극 및 채널층이 형성된 기판상에 콘택홀이 형성된 보호막을 형성하는 단계와, 상기 콘택홀이 형성된 기판상에 화소전극을 형성하는 단계를 포함한다. According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor array substrate using an oxide semiconductor, the method including forming a gate electrode on a substrate, forming a gate insulating film on the substrate on which the gate electrode is formed, Forming an oxide semiconductor pattern in which a channel protective film and a terminal portion are exposed on the substrate on which the gate insulating film is formed; forming a metal layer and a first photoresist pattern on the substrate on which the oxide semiconductor pattern and the channel protecting film are formed; The source and drain electrodes are formed by etching the metal layer using the first photoresist pattern as an etch mask and the end portions of the exposed oxide semiconductor pattern are etched using the first photoresist pattern and the channel protective film as an etching mask, Forming a source / drain electrode and a channel layer; Comprises the steps of forming a pixel electrode on a substrate on which the contact hole is formed for forming the protective film is a contact hole formed on the substrate.

상기 소스/드레인전극 및 채널층을 형성하는 단계 후의 채널 보호막은 상기 채널층과 소스/드레인전극이 오버랩되는 영역에서 상기 채널층의 말단부를 노출하도록 형성하고, 상기 박막트랜지스터의 채널영역에서 채널보호막의 측벽 경계면이 상기 채널층의 측벽 경계면과 일치하도록 형성한다. The channel protective layer after the step of forming the source / drain electrode and the channel layer is formed to expose the end of the channel layer in a region where the channel layer and the source / drain electrode overlap with each other. In the channel region of the channel transistor, The sidewall interface is formed to coincide with the sidewall interface of the channel layer.

상기 채널 보호막 및 말단부가 노출된 산화물 반도체 패턴을 형성하는 단계는 상기 게이트 절연막이 형성된 기판 상에 산화물 반도체층, 채널보호막용 절연막 및 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 이용하여 산화물 반도체층, 채널보호막용 절연막을 패터닝하여 산화물 반도체 패턴 및 채널 보호막용 절연패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 에싱하여 제3 포토레지스트 패턴을 형성하고, 상기 산화물 반도체패턴의 말단부에 상응하는 상기 채널 보호막용 절연패턴을 노출시키는 단계와, 상기 제3 포토레지스트 패턴을 이용하여 상기 노출된 채널 보호막용 절연패턴을 제거하여 채널 보호막을 형성하고, 상기 산화물 반도체 패턴의 말단부가 노출되는 단계를 포함한다. The forming of the oxide semiconductor pattern with the channel protective film and the exposed end portions may include forming an oxide semiconductor layer, an insulating film for a channel protective film, and a second photoresist pattern on the substrate having the gate insulating film formed thereon, Forming an oxide semiconductor pattern and an insulating pattern for a channel protective film by patterning an oxide semiconductor layer and an insulating film for a channel protective film by using the oxide semiconductor layer and the channel protective film, forming a third photoresist pattern by ashing the second photoresist pattern, Exposing the insulating pattern for the channel protective film corresponding to the end of the pattern; removing the exposed insulating pattern for the channel protective film using the third photoresist pattern to form a channel protective film; Is exposed.

상기 채널층은 산화물 반도체로 형성되고, 상기 산화물 반도체는 Zn, In, Ga, Sn, IGZO, ZnO, ZTO, ZIO, InO, TiO 중 어느 하나로 형성된다. The channel layer is formed of an oxide semiconductor, and the oxide semiconductor is formed of any one of Zn, In, Ga, Sn, IGZO, ZnO, ZTO, ZIO, InO and TiO.

상기 채널 보호막은 SiNx 또는 SiOx 중 어느 하나로 형성된다. The channel protective film is formed of either SiNx or SiOx.

상술한 바와 같이 본 발명에 따라 채널 보호막을 형성함으로써, 소스/드레인 전극 형성공정 중 하부에 위치한 채널층의 손상을 방지하게 되어, 산화물 반도체를 이용한 박막트랜지스터의 특성불량 및 불균일을 유발하는 것을 방지한다. As described above, by forming the channel protecting layer according to the present invention, it is possible to prevent damage to the channel layer located at the bottom of the source / drain electrode forming process, thereby preventing defective and uneven characteristics of the thin film transistor using the oxide semiconductor .

또한, 상술한 바와 같이 본 발명에 따라 채널 보호막을 형성함으로써, 채널층과 소스/드레인전극이 오버랩되지 않는 영역 즉, 박막트랜지스터의 채널이 형성되는 영역에서 채널 보호막의 측벽 경계면이 채널층의 측벽 경계면과 일치하도록 형성하여 채널층의 말단부를 노출되지 않도록 함으로써, 산화물 반도체를 이용한 박막트랜지스터의 채널이 형성되는 영역에서 채널층의 노출로 인해 발생되는 누설전류를 방지하여 박막트랜지스터의 열화를 방지한다. In addition, as described above, by forming the channel protective film according to the present invention, the side wall interface of the channel protective film in the region where the channel layer and the source / drain electrode do not overlap, that is, So that the leakage current generated due to the exposure of the channel layer is prevented in the region where the channel of the thin film transistor using the oxide semiconductor is formed, thereby preventing deterioration of the thin film transistor.

이하는 첨부된 도면을 참조하여 본 발명에 대해 보다 상세히 설명하면 다음과 같다. Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

도 1a는 본 발명에 따른 산화물 반도체를 이용한 박막트랜지스터 어레이 기판의 평면도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ'선상의 단면도 및 Ⅱ-Ⅱ'선상의 단면도를 도시한 도면이다. FIG. 1A is a plan view of a thin film transistor array substrate using an oxide semiconductor according to the present invention, FIG. 1B is a cross-sectional view taken along a line I-I 'and a cross-sectional view taken along a line II-II' of FIG. 1A.

도 1a 및 도 1b를 참조하면, 본 발명에 따른 박막 트랜지스터 기판은 일방향으로 다수의 게이트 배선(14)이 형성되어 있으며, 또한 상기 게이트 배선(14)과 교차하여 화소 영역을 정의하며 다수의 데이터 배선(24)이 형성된다. 1A and 1B, a thin film transistor substrate according to the present invention includes a plurality of gate wirings 14 formed in one direction and a pixel region defined by intersecting the gate wirings 14, (24) is formed.

상기 게이트 배선(14)와 데이터 배선(24) 사이를 절연하는 게이트 절연막(16)이 형성된다. A gate insulating film 16 for insulating the gate wiring 14 and the data wiring 24 is formed.

또한, 상기 게이트 배선(14)과 데이터 배선(24)의 교차지점에는 각 화소영역별로 스위칭 소자인 박막 트랜지스터(TFT)가 형성되어 있다. 이때 상기 박막 트랜지스터(TFT)는 상기 게이트 배선(14)에서 분기한 게이트 전극(15)과, 그 상부로 게이트 절연막(16)이 구성되며, 상기 게이트 절연막(16) 위로 산화물 반도체로 형성된 채널층(18)과, 상기 채널층(18)에 상응하도록 형성되어 채널층(18)을 보호하는 채널 보호막(20)과, 상기 채널층(18) 및 채널 보호막(20) 위로 서로 이격하여 소스 및 드레인 전극(22, 23)으로 구성되고 있다. 이때, 상기 소스 전극(22)은 상기 데이터 배선(24)과 연결되어 있다. A thin film transistor (TFT), which is a switching element, is formed at each intersection of the gate line 14 and the data line 24 in each pixel region. At this time, the thin film transistor (TFT) has a gate electrode 15 branched from the gate wiring 14 and a gate insulating film 16 formed on the gate electrode 15. A channel layer (not shown) formed of an oxide semiconductor on the gate insulating film 16 A channel protection layer 20 formed to correspond to the channel layer 18 and protecting the channel layer 18 and a source and a drain electrode 18 formed on the channel layer 18 and the channel protection layer 20, (22, 23). At this time, the source electrode 22 is connected to the data line 24.

그리고, 상기 박막 트랜지스터(T)를 포함하여 상기 데이터 배선(24) 위로 전면에 보호막(26)가 형성되고, 상기 보호막(26) 위로 각 화소영역 별로 상기 박막 트랜지스터(T)의 드레인 전극(23)과 콘택홀(25)을 통해 상기 드레인 전극(24)과 접촉하는 화소전극(28)이 형성되어 있다. A protective film 26 is formed on the entire surface of the data line 24 including the thin film transistor T and a drain electrode 23 of the thin film transistor T is formed on the protective film 26, And the pixel electrode 28 is formed to be in contact with the drain electrode 24 through the contact hole 25.

기판(10)은 투명한 유리 또는 플라스틱 등의 절연기판을 사용하여 형성된다.The substrate 10 is formed using an insulating substrate such as transparent glass or plastic.

게이트 라인(14)은 외부로부터 공급받은 스캔 신호를 박막 트랜지스터(TFT)의 게이트 전극(15)에 공급하고, 알루미늄, 크롬, 구리 및 몰리브덴 등과 같은 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다. The gate line 14 supplies a scan signal supplied from the outside to the gate electrode 15 of the thin film transistor TFT and a metal such as aluminum, chromium, copper and molybdenum or an alloy thereof is formed into a single layer, As shown in FIG.

데이터 라인(24)은 후술될 게이트 절연막(16) 상부에 게이트 라인(14)과 교차되게 형성되고, 크롬(Cr), 알루미늄(Al), 몰리브덴(Mo), 은(Ag), 티타늄(Ti) 등과 같은 금속 또는 그들의 합금이 단일층으로 형성되거나, 그들의 조합으로 이루어진 다층 구조로 형성된다. The data line 24 is formed to intersect the gate line 14 on the gate insulating film 16 to be described later and is formed of a material such as Cr, Al, Mo, Ag, Ti, Or the like are formed into a single layer, or a multi-layer structure composed of a combination of them.

박막 트랜지스터(TFT)는 게이트 전극(15), 게이트 절연막(16), 채널층(18), 소스 전극(22) 및 드레인 전극(23)으로 형성된다.The thin film transistor TFT is formed of a gate electrode 15, a gate insulating film 16, a channel layer 18, a source electrode 22 and a drain electrode 23. [

게이트 전극(15)은 게이트 라인(14)에서 돌출되게 형성되고, 게이트 라인(14)으로부터 게이트 온/오프 전압을 사용하여 박막 트랜지스터(TFT)를 턴온/턴오프시킨다. The gate electrode 15 is formed so as to protrude from the gate line 14 and turn on / off the thin film transistor TFT using the gate on / off voltage from the gate line 14. [

게이트 절연막(16)은 게이트 라인(14) 및 게이트 전극(15)의 상부에 SiNx 또는 SiOx등의 물질을 증착하여 형성되며, 게이트 라인(14) 및 게이트 전극(15)을 타 도전층과 절연시킨다. The gate insulating film 16 is formed by depositing a material such as SiNx or SiOx on the gate line 14 and the gate electrode 15 and insulates the gate line 14 and the gate electrode 15 from the other conductive layer .

채널층(18)은 산화물 반도체로 형성되어 박막 트랜지스터(TFT)의 채널을 형성하고, 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 등과 같은 산화물 또는 이들의 조합 즉, IGZO, ZnO, ZTO, ZIO, InO, TiO등으로 이루어진 물질로 형성된다. The channel layer 18 is formed of an oxide semiconductor to form a channel of the thin film transistor TFT and the oxide semiconductor may be an oxide such as zinc (Zn), indium (In), gallium (Ga), tin (Sn) A combination of IGZO, ZnO, ZTO, ZIO, InO, TiO, and the like.

채널 보호막(20)은 소스/드레인전극 형성공정 중 하부에 위치한 채널층(18)의 손상을 방지하기 위해 형성되는 막으로써, 채널층(18) 상부에 SiNx 또는 SiOx등의 물질을 증착하여 형성된다. The channel protective layer 20 is formed to prevent damage to the channel layer 18 located under the source / drain electrode forming process. The channel protective layer 20 is formed by depositing a material such as SiNx or SiOx on the channel layer 18 .

소스 전극(22)은 데이터 라인(24)과 동일 재질로 데이터 라인(24)의 일측에서 돌출되어 형성되고, 박막 트랜지스터(TFT)가 턴온될 때 데이터 라인(24)으로부터의 데이타 전압을 박막 트랜지스터(TFT)의 채널을 경유하여 드레인 전극(23)에 공급한다. The source electrode 22 is formed by protruding from one side of the data line 24 with the same material as the data line 24 and is capable of transferring the data voltage from the data line 24 to the thin film transistor To the drain electrode 23 via the channel of the TFT.

드레인 전극(23)은 데이터 라인(24)과 동일 재질로 소스 전극(22)과 대향되게 형성되고, 소스 전극(22)으로부터 전달되는 데이타 전압을 화소 전극(28)에 공급한다. The drain electrode 23 is formed so as to face the source electrode 22 with the same material as the data line 24 and supplies the data voltage delivered from the source electrode 22 to the pixel electrode 28.

화소 전극(28)은 콘택홀(25)을 통해 박막 트랜지스터(TFT)의 드레인 전극(23)과 접속되며, 후술될 보호막(26)의 상부에 형성되고, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 금속으로 형성된다. 이러한, 화소 전 극(28)은 박막 트랜지스터(TFT)를 통해 데이터 신호가 공급되면 공통 전압이 공급되는 공통 전극과 전계를 형성하여 박막 트랜지스터 기판의 상측에 배열된 액정 분자들을 구동시킨다. 그리고, 화소 전극(28)은 액정 분자들의 구동에 의해 화소 영역을 투과하는 광의 투과율을 조절함으로써 계조를 구현하게 된다. The pixel electrode 28 is connected to the drain electrode 23 of the thin film transistor TFT through the contact hole 25 and is formed on the protective film 26 to be described later and is made of indium tin oxide (ITO) Zinc Oxide). When the data signal is supplied through the thin film transistor (TFT), the pixel electrode 28 forms an electric field with the common electrode to which the common voltage is supplied, thereby driving the liquid crystal molecules arranged above the thin film transistor substrate. The pixel electrode 28 realizes a gray level by controlling the transmittance of light passing through the pixel region by driving the liquid crystal molecules.

보호막(26)은 박막 트랜지스터(TFT)와 화소 전극(28) 사이에 위치하고, 박막 트랜지스터(TFT)를 덮으며 형성된다. 그리고, 보호막(26)은 박막 트랜지스터(TFT)를 보호하고, 박막 트랜지스터(TFT)와 화소 전극(28)을 절연시킨다. The protective film 26 is formed between the thin film transistor TFT and the pixel electrode 28 and covers the thin film transistor TFT. Then, the protective film 26 protects the thin film transistor (TFT) and isolates the thin film transistor (TFT) and the pixel electrode 28 from each other.

한편, 상기 채널 보호막(20)은 채널층(18)과 소스/드레인전극(22, 23)이 오버랩되는 영역(도 1b의 Ⅰ-Ⅰ'의 도면에 개시됨)에서 채널층(18)의 말단부를 노출하도록 형성되어 채널층(18)의 말단부와 소스/드레인 전극(22, 23)이 접촉하고, 채널층(18)과 소스/드레인전극(22, 23)이 오버랩되지 않는 영역 즉, 박막트랜지스터의 채널영역(도 1b의 Ⅱ-Ⅱ'의 도면에 개시됨)에서 측벽의 경계면이 채널층(18)의 측벽의 경계면과 일치하도록 형성되어 채널층(18)의 말단부를 노출하지 않도록 형성한다. On the other hand, in the channel protective film 20, the channel layer 18 and the source / drain electrodes 22 and 23 are overlapped with each other in a region where the channel layer 18 and the source / Drain electrodes 22 and 23 and the channel layer 18 and the source / drain electrodes 22 and 23 are not overlapped with each other, that is, the channel layer 18 and the source / In the channel region of the channel layer 18 (shown in the view of II-II 'in Fig. 1B), the sidewall interface is formed so as to coincide with the interface of the sidewall of the channel layer 18 so as not to expose the terminal portion of the channel layer 18.

이와 같은 채널 보호막(20)은 소스/드레인 전극 형성공정 중 하부에 위치한 채널층의 손상을 방지하게 되어, 산화물 반도체를 이용한 박막트랜지스터의 특성불량 및 불균일을 유발하는 것을 방지한다. The channel protection layer 20 prevents damage to the channel layer located at the bottom of the source / drain electrode formation process, thereby preventing defective characteristics and unevenness of the thin film transistor using the oxide semiconductor.

그리고, 채널 보호막(20)은 채널층(18)과 소스/드레인전극(22, 23)이 오버랩되지 않는 영역 즉, 박막트랜지스터의 채널영역에서 채널 보호막(20)의 측벽 경계면이 채널층(18)의 측벽 경계면과 일치하도록 형성하여 채널층(18)의 말단부를 노 출되지 않도록 함으로써, 산화물 반도체를 이용한 박막트랜지스터의 채널이 형성되는 영역에서 채널층(18)의 노출로 인해 발생되는 누설전류를 방지하여 박막트랜지스터의 열화를 방지한다. The channel protective film 20 is formed on the channel layer 18 in a region where the channel layer 18 and the source / drain electrodes 22 and 23 do not overlap, that is, in the channel region of the thin film transistor, So that the leakage current generated due to the exposure of the channel layer 18 in the region where the channel of the thin film transistor using the oxide semiconductor is formed can be prevented Thereby preventing deterioration of the thin film transistor.

다음은 상술한 산화물 반도체를 이용한 박막트랜지스터 기판의 제조방법을 도면을 참조하여 상세히 설명하고자 한다. Hereinafter, a method of manufacturing a thin film transistor substrate using the oxide semiconductor will be described in detail with reference to the drawings.

도 2a 내지 도 2e는 본 발명에 따른 산화물 반도체를 이용한 박막 트랜지스터 기판의 제조방법을 도시한 공정 순서도들이고, 도 2a 내지 도 2e는 도 1a의 Ⅰ-Ⅰ'선상의 단면도 및 Ⅱ-Ⅱ'선상의 단면도를 도시한 도면들이다. FIGS. 2A to 2E are process flow diagrams illustrating a method of fabricating a thin film transistor substrate using an oxide semiconductor according to the present invention. FIGS. 2A to 2E are cross-sectional views taken along the line I-I ' FIG.

도 2a에 도시된 바와 같이, 기판(10)상에 게이트 전극(15) 및 게이트 라인(도 1a의 14)을 형성한다. A gate electrode 15 and a gate line (14 in Fig. 1A) are formed on the substrate 10, as shown in Fig.

상기 게이트 전극(15) 및 게이트 라인(도 1a의 14)은 기판(10) 상에 제1 금속층 및 포토 레지스트를 순차적으로 형성하고, 상기 포토 레지스트에 마스크를 이용한 사진공정을 수행하여 포토 레지스트 패턴(미도시)를 형성하고, 이를 식각 마스크로 금속막을 식각함으로써 형성된다. The gate electrode 15 and the gate line 14 in FIG. 1A sequentially form a first metal layer and a photoresist on the substrate 10, and perform photolithography using the mask to form a photoresist pattern (Not shown), and etching the metal film with an etching mask.

이어, 게이트 전극(15) 및 게이트 라인(도 1a의 14)이 형성된 기판(10) 상에 게이트 절연막(16)이 형성된다. Next, a gate insulating film 16 is formed on the substrate 10 on which the gate electrode 15 and the gate line (14 in Fig. 1A) are formed.

다음으로, 도 2b에 도시된 바와 같이, 게이트 절연막(16)이 형성된 기판(10)상에 산화물 반도체패턴(18a) 및 채널 보호막(20)을 형성한다. Next, as shown in FIG. 2B, an oxide semiconductor pattern 18a and a channel protective film 20 are formed on the substrate 10 on which the gate insulating film 16 is formed.

산화물 반도체패턴(18a) 및 채널 보호막(20)의 형성은 도 3a 내지 도 3c를 참조하여 보다 상세히 설명하도록 한다. The formation of the oxide semiconductor pattern 18a and the channel protective film 20 will be described in more detail with reference to FIGS. 3A to 3C.

먼저, 도 3a에 도시된 바와 같이, 게이트 절연막(16)이 형성된 기판(10)상에 산화물 반도체층, 채널 보호막용 절연막 및 제1 포토레지스트 패턴(105a)을 순차적으로 형성한다. 3A, an oxide semiconductor layer, an insulating film for a channel protective film, and a first photoresist pattern 105a are sequentially formed on a substrate 10 having a gate insulating film 16 formed thereon.

이때, 제1 포토레지스트 패턴(105a)은 이중 단차를 갖는 포토레지스트 패턴으로써, 채널 보호막용 절연막 상에 포토레지스트를 형성한 후 마스크(미도시)를 배치하여 사진공정을 수행함으로써 형성된다. 여기서 상기 마스크(미도시)는 광을 모두 투과시키는 투과영역과, 광의 일부분은 투과시키고 일부분은 차단시키는 회절 노광영역과, 광을 모두 차단시키는 차단영역을 포함하는 회절 노광마스크를 사용한다. 이때, 회절 노광영역은 상기 산화물 반도체패턴의 말단부가 형성될 영역에 배치되고, 차단영역은 채널 보호막이 형성될 영역에 배치된다. 따라서, 마스크의 회절노광영역에 상응하는 제1 포토레지스트 패턴의 두께는 차단영역에 상응하는 제1 포토레지스트 패턴의 두께보다 낮은 두께로 형성된다. At this time, the first photoresist pattern 105a is a photoresist pattern having a dual step, which is formed by forming a photoresist on an insulating film for a channel protective film, arranging a mask (not shown), and performing a photolithography process. Here, the mask (not shown) uses a diffraction exposure mask including a transmissive area through which light is entirely transmitted, a diffraction exposure area through which a part of light is transmitted and a part of which is blocked, and a blocking area which blocks all light. At this time, the diffraction exposure region is disposed in the region where the end portion of the oxide semiconductor pattern is to be formed, and the blocking region is disposed in the region where the channel protective film is to be formed. Therefore, the thickness of the first photoresist pattern corresponding to the diffraction exposure region of the mask is formed to be lower than the thickness of the first photoresist pattern corresponding to the blocking region.

이어, 상기 제1 포토레지스트 패턴(105a)을 이용하여 산화물 반도체층, 채널 보호막용 절연막을 패터닝하여 산화물 반도체패턴(18a) 및 채널 보호막용 절연패턴(20a)을 형성한다. The oxide semiconductor layer and the insulating film for a channel protective film are patterned using the first photoresist pattern 105a to form an oxide semiconductor pattern 18a and an insulating pattern 20a for a channel protective film.

이어, 도 3b에 도시된 바와 같이, 제1 포토레지스트 패턴(105a)을 에싱하여 제2 포토레지스트 패턴(105b)을 형성한다. Next, as shown in FIG. 3B, the first photoresist pattern 105a is ashed to form a second photoresist pattern 105b.

이때, 제2 포토레지스트 패턴(105b)은 산화물 반도체패턴(18a)의 말단부에 상응하는 채널 보호막용 절연패턴(20a)이 노출되도록 형성한다. At this time, the second photoresist pattern 105b is formed to expose the insulation pattern 20a for the channel protective film corresponding to the end portion of the oxide semiconductor pattern 18a.

이어, 제2 포토레지스트 패턴(105b)을 이용하여 노출된 채널 보호막용 절연 패턴(20a)을 패터닝하여 채널 보호막(20)을 형성한다. 이와 같이, 채널 보호막(20)을 형성함으로써, 산화물 반도체패턴(18a)의 말단부가 노출된다. Next, the channel protective film 20 is formed by patterning the exposed insulation pattern 20a for a channel protective film using the second photoresist pattern 105b. By forming the channel protective film 20 in this manner, the end portions of the oxide semiconductor pattern 18a are exposed.

다음으로, 도 3c에 도시된 바와 같이, 채널 보호막(20)이 형성된 기판(10)상에 스트립공정을 수행하여 제2 포토레지스트 패턴(105b)을 제거한다. 이로써, 게이트 절연막(16)이 형성된 기판(10)상에 산화물 반도체패턴(18a) 및 채널 보호막(20)을 형성하는 공정을 완료한다. Next, as shown in FIG. 3C, a strip process is performed on the substrate 10 on which the channel protective film 20 is formed to remove the second photoresist pattern 105b. This completes the process of forming the oxide semiconductor pattern 18a and the channel protective film 20 on the substrate 10 on which the gate insulating film 16 is formed.

이어, 도 2c에 도시된 바와 같이, 산화물 반도체패턴(18a) 및 채널 보호막(20)이 형성된 기판(10)상에 제2 금속층(109) 및 제3 포토레지스트 패턴(110)을 형성한다. 2C, a second metal layer 109 and a third photoresist pattern 110 are formed on the substrate 10 on which the oxide semiconductor pattern 18a and the channel protection layer 20 are formed.

다음으로, 도 2d에 도시된 바와 같이, 제3 포토레지스트 패턴(110)을 마스크로 제2 금속층(109)을 식각하여 소스/드레인전극(22, 23)을 형성한다(이와 관련된 도면은 도 2d의 Ⅰ-Ⅰ'의 도면에 개시됨). 그리고, 제3 포토레지스트 패턴(110) 및 채널 보호막(20)을 마스크로 산화물 반도체패턴(18a) 중에서 노출된 영역(18b)을 제거하여 채널층(18)을 형성한다(이와 관련된 도면은 도 2d의 Ⅱ-Ⅱ'의 도면에 개시됨). 2D, the second metal layer 109 is etched using the third photoresist pattern 110 as a mask to form the source / drain electrodes 22 and 23 (a related drawing is shown in FIG. 2D Quot; I-I '"). The channel layer 18 is formed by removing the exposed region 18b from the oxide semiconductor pattern 18a using the third photoresist pattern 110 and the channel protective film 20 as masks II-II 'of FIG.

따라서, 소스/드레인전극을 형성하는 제3 포토레지스트 패턴(110) 및 채널 보호막(20)을 마스크로 제2 금속층(109)의 식각공정 후 산화물 반도체패턴(18a)의 노출된 영역(18b)을 제거하여 채널층(18)을 형성함과 동시에 채널 보호막(20)의 측벽 경계면과 채널층의 측벽 경계면이 일치하도록 형성하여 채널층(18)의 말단부가 노출되지 않도록 함으로써, 산화물 반도체를 이용한 박막트랜지스터의 채널이 형성 되는 영역에서 채널층(18)의 노출로 인해 발생되는 누설전류를 방지하여 박막트랜지스터의 열화를 방지할 수 있다. Therefore, the exposed region 18b of the oxide semiconductor pattern 18a after the second metal layer 109 is etched using the third photoresist pattern 110 and the channel protective film 20, which form the source / drain electrodes, The channel layer 18 is formed and the side wall interface of the channel protective layer 20 and the sidewall interface of the channel layer are made to coincide with each other to prevent the end portion of the channel layer 18 from being exposed. It is possible to prevent the leakage current generated due to the exposure of the channel layer 18 in the region where the channel of the thin film transistor is formed, thereby preventing deterioration of the thin film transistor.

이어, 도 2e에 도시된 바와 같이, 소스/드레인전극(22, 23) 및 채널층(18)이 형성된 기판(10)상에 보호막(26)을 형성하고, 상기 보호막(26)을 패터닝하여 드레인 전극(23)의 일부를 노출시키는 콘택홀(25)을 형성한다. 2E, a protective film 26 is formed on the substrate 10 on which the source / drain electrodes 22 and 23 and the channel layer 18 are formed, and the protective film 26 is patterned to form a drain Thereby forming a contact hole 25 for exposing a part of the electrode 23.

콘택홀(25)은 보호막(26)상에 포토레지스트를 형성하고, 상기 포토 레지스트에 마스크를 이용한 사진공정을 수행하여 포토 레지스트 패턴(미도시)를 형성하고, 이를 식각 마스크로 보호막(25)을 식각함으로써 형성된다. The contact hole 25 is formed by forming a photoresist on the protective film 26 and performing photolithography using the mask to form a photoresist pattern (not shown) Etched.

이어, 콘택홀(25)가 형성된 기판(10)상에 화소전극(28)을 형성함으로써, 본 공정을 완료한다. Next, the pixel electrode 28 is formed on the substrate 10 on which the contact hole 25 is formed, thereby completing the present step.

상기 화소전극(28)은 콘택홀(25)이 형성된 기판(10) 전면에 투명 금속막 및 포토레지스트를 형성하고, 상기 포토레지스트에 마스크를 이용한 사진공정을 수행하여 포토 레지스트 패턴(미도시)를 형성하고, 이를 식각 마스크로 투명금속막을 식각함으로써 형성된다. The pixel electrode 28 is formed by forming a transparent metal film and a photoresist on the entire surface of the substrate 10 on which the contact hole 25 is formed and performing photolithography using the mask on the photoresist to form a photoresist pattern And etching the transparent metal film with an etching mask.

상술한 바와 같은 채널 보호막(20)은 소스/드레인 전극 형성공정 중 하부에 위치한 채널층의 손상을 방지하게 되어, 산화물 반도체를 이용한 박막트랜지스터의 특성불량 및 불균일을 유발하는 것을 방지한다. The channel protective layer 20 prevents damage to the channel layer located at the bottom of the source / drain electrode forming process, thereby preventing defective characteristics and unevenness of the thin film transistor using the oxide semiconductor.

그리고, 채널 보호막(20)은 채널층(18)과 소스/드레인전극(22, 23)이 오버랩되지 않는 영역 즉, 박막트랜지스터의 채널이 형성되는 영역에서 채널 보호막(20)의 측벽 경계면이 채널층(18)의 측벽 경계면과 일치하도록 형성하여 채널층(18)의 말단부를 노출되지 않도록 함으로써, 산화물 반도체를 이용한 박막트랜지스터의 채널이 형성되는 영역에서 채널층(18)의 노출로 인해 발생되는 누설전류를 방지하여 박막트랜지스터의 열화를 방지한다. In the channel protective film 20, the sidewall interface of the channel protective film 20 in the region where the channel layer 18 and the source / drain electrodes 22 and 23 do not overlap, that is, The channel layer 18 is formed so as to coincide with the side wall interface of the channel layer 18 so that the end portion of the channel layer 18 is not exposed so that the leakage current generated due to the exposure of the channel layer 18 in the region where the channel of the thin film transistor using the oxide semiconductor is formed Thereby preventing deterioration of the thin film transistor.

도 1a는 본 발명에 따른 산화물 반도체를 이용한 박막트랜지스터 어레이 기판의 평면도1A is a plan view of a thin film transistor array substrate using an oxide semiconductor according to the present invention.

도 1b는 도 1a의 Ⅰ-Ⅰ'선상의 단면도 및 Ⅱ-Ⅱ'선상의 단면도를 도시한 도면1B is a cross-sectional view taken along a line I-I 'of FIG. 1A and a cross-sectional view taken along a line II-II'

도 2a 내지 도 2e는 본 발명에 따른 산화물 반도체를 이용한 박막 트랜지스터 기판의 제조방법을 도시한 공정 순서도들FIGS. 2A to 2E are flow charts illustrating a method of manufacturing a thin film transistor substrate using an oxide semiconductor according to the present invention.

도 3a 내지 도 3b는 본 발명에 따른 산화물 반도체 패턴 및 채널보호막을 형성하는 단계를 도시한 공정순서도3A and 3B are cross-sectional views illustrating a process flow diagram illustrating a step of forming an oxide semiconductor pattern and a channel protective film according to the present invention.

Claims (6)

기판 상에 게이트 전극을 형성하는 단계; Forming a gate electrode on the substrate; 상기 게이트 전극이 제공된 상기 기판 상에 게이트 절연막을 형성하는 단계; Forming a gate insulating film on the substrate provided with the gate electrode; 상기 게이트 절연막이 형성된 상기 기판 상에 산화물 반도체층, SiNx 또는 SiOx 중 어느 하나로 이루어지는 채널 보호막용 절연막 및 제 1 포토레지스트 패턴을 형성하는 단계; Forming an insulating film for a channel protective film and a first photoresist pattern made of an oxide semiconductor layer, SiNx, or SiOx on the substrate having the gate insulating film formed thereon; 상기 제 1 포토레지스트 패턴을 식각 마스크로 채널 보호막용 패턴 및 산화물 반도체 패턴을 형성하는 단계;Forming a channel protective film pattern and an oxide semiconductor pattern using the first photoresist pattern as an etching mask; 상기 제 1 포토레지스트 패턴을 애슁(ashing)하여 제 2 포토레지스트 패턴을 형성하고, 상기 제 2 포토레지스트 패턴을 식각 마스크로 채널 보호막 및 말단부가 노출된 산화물 반도체 패턴을 형성하는 단계;Forming a second photoresist pattern by ashing the first photoresist pattern; forming an oxide semiconductor pattern having a channel protective film and a terminal portion exposed using the second photoresist pattern as an etching mask; 상기 산화물 반도체패턴 및 채널 보호막이 형성된 기판상에 금속층 및 제 3 포토레지스트 패턴을 형성하는 단계;Forming a metal layer and a third photoresist pattern on the substrate on which the oxide semiconductor pattern and the channel protection layer are formed; 상기 제 3 포토레지스트 패턴을 식각 마스크로 상기 금속층을 식각하여 상기 산화물 반도체 패턴 위에 제1 방향으로 서로 이격되어 배치된 소스/드레인 전극을 형성하고, 상기 제1 방향에 수직인 제2 방향을 따라 상기 소스 전극과 상기 드레인 전극 사이에 배치된 상기 채널 보호막과 상기 채널 보호막의 양단 하부에 연장되어 배치된 상기 산화물 반도체 패턴의 제1 영역을 노출시키며, 상기 소스 전극과 상기 드레인 전극 사이에 상기 제2 방향을 따라 노출된 상기 채널 보호막을 마스크로 하여 상기 채널 보호막의 양단 하부에 연장되어 노출된 상기 산화물 반도체 패턴의 상기 제1 영역을 제거하여 상기 게이트 절연막을 노출시키고, 상기 채널 보호막의 측벽 경계면과 상기 산화물 반도체 패턴의 측벽 경계면이 일치되며 상기 채널 보호막의 하부에 배치된 산화물 반도체인 채널층을 형성하는 단계;Etching the metal layer using the third photoresist pattern as an etching mask to form source / drain electrodes spaced apart from each other in the first direction on the oxide semiconductor pattern; A channel protective film disposed between the source electrode and the drain electrode, and a first region of the oxide semiconductor pattern extending from both ends of the channel protective film, the first region being exposed between the source electrode and the drain electrode, And exposing the gate insulating film by removing the first region of the oxide semiconductor pattern which is exposed at both ends of the channel protective film and exposed using the channel protective film exposed along the channel protective film, The sidewall interface of the semiconductor pattern coincides with the bottom of the channel protective film Forming a channel layer, which is a deposited oxide semiconductor; 상기 소스/드레인전극 및 상기 채널층이 형성된 상기 기판상에 콘택홀이 제공된 보호막을 형성하는 단계;Forming a protection layer provided with a contact hole on the substrate on which the source / drain electrode and the channel layer are formed; 상기 콘택홀이 제공된 상기 기판상에 화소전극을 형성하는 단계;를 포함하는 산화물 반도체를 이용한 박막트랜지스터 어레이기판의 제조방법. And forming a pixel electrode on the substrate on which the contact hole is provided. 삭제delete 삭제delete 삭제delete 제1 항에 있어서, 상기 산화물 반도체는 The semiconductor laser device according to claim 1, wherein the oxide semiconductor Zn, In, Ga, Sn 중 어느 하나의 산화물이거나, IGZO, ZnO, ZTO, ZIO, InO, TiO 중 어느 하나로 이루어지는 산화물 반도체를 이용한 박막트랜지스터 어레이기판의 제조방법. ZnO, ZTO, ZIO, InO, and TiO, or an oxide of any one of Zn, In, Ga, and Sn, or an oxide semiconductor of any one of IGZO, ZnO, ZTO, ZIO, InO and TiO. 삭제delete
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