KR20160084248A - Method for fabricating fine pattern - Google Patents

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    • H01L21/311—Etching the insulating layers by chemical or physical means
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Abstract

A method for forming fine patterns comprises the steps of: forming a layer to be etched on a substrate; forming a first partition pattern having a long shaft in a second direction on the layer to be etched and a second partition pattern placed between neighboring first partition patterns; covering side walls of the first and second partition patterns and forming a spacer material layer which fills a gap between the second partition pattern and the first partition pattern while being extended on an exposed surface of the layer to be etched; forming a spacer pattern containing an opening unit, where a length extended in the second direction on the layer to be etched is longer than a length extended in a first direction, by removing the first and second partition patterns; forming a preliminary contact hole by performing an etching process by using the spacer pattern as an etching mask; and forming a contact hole by performing planarizing process on the layer to be etched containing the preliminary contact hole.

Description

미세 패턴의 형성방법{Method for fabricating fine pattern }Method for fabricating fine pattern "

본 출원은 미세 패턴 형성 기술에 관한 것으로, 보다 상세하게는 미세 패턴의 형성방법에 관한 것이다.This application relates to a fine pattern forming technique, and more particularly to a fine pattern forming method.

반도체 소자의 집적도가 높아지면서 반도체 소자의 사이즈는 점점 축소되고 있다. 다시 말해, 제한된 면적 내에서 더 많은 패턴을 구현하기 위해 패턴의 피치(pitch) 사이즈 예를 들어, 패턴의 선폭(CD; Critical Dimension) 및 패턴 사이의 간격이 줄어들고 있다. 특히, 반도체 소자는 수 많은 미세 패턴들로 이루어져 있으며, 이와 같은 미세 패턴들은 통상적으로 포토리소그래피(photolithography) 공정을 통해 형성되어 왔다. 그러나 소자의 디자인 룰이 감소됨에 따라, 반도체 소자에 구현되는 미세 패턴 예를 들어, 콘택 홀(contact hole)과 같은 미세 패턴의 사이즈는 줄어들고 있는 반면에, 패턴을 형성하기 위한 포토리소그래피 공정에 있어서 한계 해상으로 인해 미세 패턴을 형성하기가 어려운 문제가 있다. 아울러, 미세한 패턴을 형성하기 위해서는 패턴 마스크를 여러 번 사용해야 하며, 그 공정 단계 또한 복잡하여 미세 패턴을 형성하는 데 한계가 있는 실정이다.As the degree of integration of semiconductor elements increases, the size of semiconductor elements is gradually reduced. In other words, the pitch size of the pattern, for example, the pattern critical dimension (CD) and the spacing between the patterns, is reduced in order to realize more patterns within a limited area. In particular, semiconductor devices are made up of numerous fine patterns, and such fine patterns have typically been formed through a photolithography process. However, as the design rule of a device is reduced, the size of a fine pattern such as a contact hole, which is embodied in a semiconductor device, is reduced, while a limitation in a photolithography process for forming a pattern There is a problem that it is difficult to form a fine pattern due to the sea. Further, in order to form a fine pattern, it is necessary to use a pattern mask several times, and the process steps are also complicated, so that there is a limit in forming a fine pattern.

본 출원은 스페이서 패터닝 기술을 이용하여 미세한 크기의 패턴을 형성할 수 있는 미세 패턴의 형성방법을 제공하는데 그 목적이 있다.It is an object of the present invention to provide a method of forming a fine pattern capable of forming a fine size pattern using a spacer patterning technique.

본 출원의 일 관점은, 기판 상에 피식각층을 형성하는 단계; 상기 피식각층 상에 제2 방향으로 장축을 갖는 제1 파티션 패턴 및 인접하는 제1 파티션 패턴 사이에 배치된 제2 파티션 패턴을 형성하는 단계; 상기 제1 파티션 패턴 및 제2 파티션 패턴의 측벽을 덮고, 상기 피식각층의 노출면 위로 연장되면서 상기 제2 파티션 패턴과 상기 제1 파티션 패턴 사이의 간극을 채우는 스페이서 물질층을 형성하는 단계; 상기 제1 파티션 패턴 및 제2 파티션 패턴을 제거하여 상기 피식각층 상에 제2 방향으로 연장된 길이가 제1 방향으로 연장된 길이보다 긴 오프닝부를 포함하는 스페이서 패턴을 형성하는 단계; 상기 스페이서 패턴을 식각마스크로 한 식각 공정을 수행하여 예비 콘택홀을 형성하는 단계; 및 상기 예비 콘택홀을 포함하는 피식각층에 평탄화 공정을 수행하여 콘택홀을 형성하는 단계를 포함한다. According to one aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a crystallization layer on a substrate; Forming a first partition pattern having a major axis in a second direction on the etching layer and a second partition pattern disposed between adjacent first partition patterns; Forming a spacer material layer covering the sidewalls of the first and second partition patterns and extending over the exposed surface of the etching layer and filling a gap between the second partition pattern and the first partition pattern; Removing the first partition pattern and the second partition pattern to form a spacer pattern on the etching layer, the opening pattern having an opening longer than the length extending in the first direction and extending in the second direction; Performing an etching process using the spacer pattern as an etching mask to form a preliminary contact hole; And forming a contact hole by performing a planarization process on the etching layer including the preliminary contact hole.

상기 제1 방향은 상기 기판의 X축 방향이고 상기 제2 방향은 상기 기판의 Y축 방향이다. The first direction is the X axis direction of the substrate and the second direction is the Y axis direction of the substrate.

상기 제1 파티션 패턴은 상기 기판의 제1 방향 또는 제2 방향을 따라 배열되고, 상기 제2 파티션 패턴은 상기 기판의 제1 방향으로 배열된 상기 제1 파티션 패턴 사이의 공간에 배치한다.The first partition pattern is arranged in a first direction or a second direction of the substrate, and the second partition pattern is arranged in a space between the first partition patterns arranged in a first direction of the substrate.

상기 제1 파티션 패턴 또는 제2 파티션 패턴은 타원형 형상으로 형성할 수 있다. The first partition pattern or the second partition pattern may be formed in an elliptical shape.

상기 제2 파티션 패턴은 상기 제1 파티션 패턴보다 작은 폭 및 길이를 가지게 형성할 수 있다. The second partition pattern may have a width and a length smaller than the first partition pattern.

상기 제1 파티션 패턴 또는 제2 파티션 패턴은 실리콘나이트라이드(SiN) 물질층 또는 포토레지스트층을 포함하여 형성할 수 있다. The first partition pattern or the second partition pattern may include a silicon nitride (SiN) material layer or a photoresist layer.

상기 스페이서 물질층은 실리콘 산화물층을 포함하여 형성할 수 있다. The spacer material layer may include a silicon oxide layer.

상기 스페이서 물질층은 상기 기판의 제1 방향으로 배열된 제1 파티션 패턴의 상부면 및 제2 파티션 패턴의 상부면까지 연장하면서 상기 제1 파티션 패턴 및 제2 파티션 패턴 사이의 공간을 채우게 형성할 수 있다. The spacer material layer may be formed to fill a space between the first partition pattern and the second partition pattern while extending to the upper surface of the first partition pattern and the upper surface of the second partition pattern arranged in the first direction of the substrate have.

상기 오프닝부는 상기 제1 오프닝부, 인접하는 제1 오프닝부 사이에 배치된 제2 오프닝부 및 상기 기판의 제2 방향으로 인접하는 제2 오프닝부 사이에 배치된 제3 오프닝부를 포함하여 형성할 수 있다. The opening portion may include a third opening portion disposed between the first opening portion, the second opening portion disposed between the adjacent first opening portions, and the second opening portion adjacent to the substrate in the second direction. have.

상기 제1 오프닝부와 제3 오프닝부는 동일한 크기를 가지게 형성하고, 상기 제2 오프닝부는 상기 제1 오프닝부 또는 제3 오프닝부보다 작은 크기를 가지게 형성할 수 있다. The first opening portion and the third opening portion may have the same size, and the second opening portion may have a smaller size than the first opening portion or the third opening portion.

상기 예비 콘택홀은 제1 예비 콘택홀, 상기 제1 예비 콘택홀보다 얕은 깊이를 가지는 제2 예비 콘택홀 및 상기 제1 예비 콘택홀과 동일한 깊이를 가지는 제3 예비 콘택홀을 포함한다.The preliminary contact hole includes a first preliminary contact hole, a second preliminary contact hole having a shallower depth than the first preliminary contact hole, and a third preliminary contact hole having the same depth as the first preliminary contact hole.

상기 제2 예비 콘택홀은 상기 피식각층 내부에 양측면부 및 바닥면을 포함하는 트렌치 형상으로 형성한다.The second preliminary contact hole is formed in a trench shape including both side surfaces and a bottom surface in the etching layer.

상기 콘택홀은 상기 제2 예비 콘택홀이 제거되는 지점을 식각 정지점으로 하여 피식각층에 평탄화 공정을 수행한다.
The contact hole performs a planarization process on the etching layer with the point where the second preliminary contact hole is removed as an etching stop point.

본 출원의 실시예에 따르면, 홀 패턴을 구현시 제2 방향으로 길이가 긴 타원형 형상의 홀 패턴 구조를 구현할 수 있다. 제2 방향으로 길이가 긴 타원형 형상의 홀 패턴들을 배치함으로써, 인접하는 홀 패턴들 사이에 충분한 공간이 확보할 수 있어 전기적으로 단락이 발생하는 것을 방지할 수 있다. According to the embodiment of the present invention, when a hole pattern is implemented, an elliptical hole pattern structure having a long length in the second direction can be realized. By arranging the elliptical hole patterns having a long length in the second direction, a sufficient space can be ensured between the adjacent hole patterns, thereby preventing short-circuiting electrically.

또한, 타원형 형상의 홀 패턴을 형성함으로써 저항 개선을 위한 콘택 면적을의 확보할 수 있다.Further, by forming an elliptical hole pattern, it is possible to secure a contact area for resistance improvement.

도 1a 내지 도 1c는 본 출원의 일 예에 따른 미세 패턴을 설명하기 위해 나타내보인 도면이다.
도 2a 내지 도 7c는 본 출원의 실시예에 따른 미세 패턴의 형성방법을 설명하기 위해 나타내보인 도면들이다.1A to 1C are diagrams for explaining a fine pattern according to an example of the present application.
FIGS. 2A to 7C are views illustrating a method of forming a fine pattern according to an embodiment of the present application.

상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.Although the embodiments of the present application as described above illustrate and describe the drawings, it is intended to illustrate what is being suggested in the present application and is not intended to limit what is presented in the present application in a detailed form.

도 1a 내지 도 1c는 본 출원의 일 예에 따른 미세 패턴을 설명하기 위해 나타내보인 도면이다. 도 1a은 반도체 소자의 평면도(top view)를 나타내고, 도 1b 및 도 1c는 각각 도 1a의 I-I' 절단선 또는 II-II' 절단선을 따르는 단면을 보여준다. 1A to 1C are diagrams for explaining a fine pattern according to an example of the present application. Fig. 1A shows a top view of a semiconductor device, and Figs. 1B and 1C each show a cross section along the line I-I 'or II-II' in Fig. 1A.

도 1a 내지 도 1c를 참조하면, 반도체 소자의 미세 패턴은 기판(10) 상에 형성된 콘택홀(14, 16)을 포함하는 피식각 패턴(13) 및 콘택홀(14, 16)을 채우는 미세 도전 패턴(19)을 포함하여 구성될 수 있다. 기판(10)은 반도체 물질을 포함하여 형성될 수 있다. 일 예에서, 기판(10)은 실리콘 기판을 포함하여 구성될 수 있다. 기판(10) 상에 형성된 피식각 패턴(13)은 산화물(oxide)계 또는 질화물(nitride)계 물질을 포함하여 구성될 수 있다. 일 예에서, 피식각 패턴(13)은 비정질 카본층 (amorphous carbon layer: ACL)을 포함할 수 있다. 1A to 1C, a fine pattern of a semiconductor element is formed on a substrate 10 by using a microelectrode pattern 13 including a contact hole 14 and 16 formed on the substrate 10, Pattern 19 may be included. The substrate 10 may be formed including a semiconductor material. In one example, the substrate 10 may comprise a silicon substrate. The etching pattern 13 formed on the substrate 10 may include an oxide-based or a nitride-based material. In one example, the wedge pattern 13 may comprise an amorphous carbon layer (ACL).

피식각 패턴(13) 상에 형성된 콘택홀(14, 16)은 제1 콘택홀(14) 및 제2 콘택홀(16)을 포함하여 구성될 수 있다. 도 1a를 참조하면, 제1 콘택홀(14) 및 제2 콘택홀(16)은 제2 방향으로 장축을 갖는다. 즉, 제2 방향으로 연장된 길이가 단축 방향인 제1 방향으로 연장된 길이보다 상대적으로 긴 타원형(oval) 형상을 가지게 형성될 수 있다. 여기서 제1 방향은 기판(10)의 X축 방향이고, 제2 방향은 기판(10)의 Y축 방향으로 이해될 수 있다. 제1 콘택홀(14) 및 제2 콘택홀(16)은 지그재그(ziazag) 방향으로 상호 엇갈리는 위치에 배치될 수 있다. The contact holes 14 and 16 formed on the seed pattern 13 may include the first contact hole 14 and the second contact hole 16. [ Referring to FIG. 1A, the first contact hole 14 and the second contact hole 16 have a long axis in the second direction. That is, the length extending in the second direction may be formed to have an oval shape relatively longer than a length extending in the first direction which is the uniaxial direction. Here, the first direction is the X-axis direction of the substrate 10, and the second direction is the Y-axis direction of the substrate 10. The first contact hole 14 and the second contact hole 16 may be disposed at positions shifted from each other in the ziagag direction.

미세 도전 패턴(19)은 제1 콘택홀(14)을 채우는 제1 미세 도전 패턴(15) 및 제2 콘택홀(16)을 채우는 제2 미세 도전 패턴(17)을 포함하여 구성될 수 있다. 미세 도전 패턴(19)은 금속 또는 폴리실리콘 등의 도전성 물질을 포함하여 구성될 수 있다. The fine conductive pattern 19 may include a first fine conductive pattern 15 filling the first contact hole 14 and a second fine conductive pattern 17 filling the second contact hole 16. [ The fine conductive pattern 19 may be composed of a conductive material such as metal or polysilicon.

제1 미세 도전 패턴(15) 또는 제2 미세 도전 패턴(17)은 기판(10)의 제2 방향으로 연장된 길이가 상대적으로 긴 타원형의 형상을 가진다. 이에 따라, 기판(10)의 제1 방향으로 인접하여 배치된 제1 미세 도전 패턴(15)들 사이에 제1 여유 공간(15a)을 확보할 수 있고, 또한 기판(10)의 제1 방향으로 인접하여 배치된 제2 미세 도전 패턴(17)들 사이에 제2 여유 공간(17a)을 확보할 수 있다. 이에 따라, 인접하는 미세 도전 패턴들 사이에 전기적으로 단락(short)이 발생하는 것을 방지할 수 있다. 또한, 미세 도전 패턴들이 타원형의 형상을 가지게 형성됨에 따라, 동심원 형상보다 면적이 넓어지면서 접촉 저항과 같은 저항 특성을 개선할 수 있다.The first fine conductive pattern 15 or the second fine conductive pattern 17 has a relatively long oval shape extending in the second direction of the substrate 10. Accordingly, it is possible to secure the first clearance space 15a between the first fine conductive patterns 15 arranged adjacent to each other in the first direction of the substrate 10, and to secure the first clearance spaces 15a in the first direction of the substrate 10 It is possible to secure the second clearance space 17a between the adjacent second fine conductive patterns 17. Thus, it is possible to prevent electrical short between adjacent fine conductive patterns. In addition, since the fine conductive patterns are formed to have an elliptic shape, the resistance characteristics such as the contact resistance can be improved while the area is wider than the concentric circular shape.

도 2a 내지 도 7c는 본 출원의 실시예에 따른 미세 패턴의 형성방법을 설명하기 위해 나타내보인 도면들이다. FIGS. 2A to 7C are views illustrating a method of forming a fine pattern according to an embodiment of the present application.

도 2a은 반도체 소자의 평면도를 나타내고, 도 2b는 도 2a의 I-I' 절단선을 따르는 단면을 나타낸다. 그리고 도 2c는 도 2a의 II-II' 및 Ⅲ-Ⅲ' 절단선을 따르는 단면을 보여준다. 이하 이에 대한 설명을 생략하기로 한다. 2A shows a plan view of a semiconductor device, and Fig. 2B shows a cross section along the line I-I 'in Fig. 2A. And FIG. 2C is a cross-sectional view taken along line II-II 'and III-III' of FIG. 2A. A description thereof will be omitted below.

도 2a 내지 도 2c를 참조하면, 기판(100) 상에 피식각층(105)을 형성한다. 다음에 피식각층(105) 상에 파티션 패턴(120)들을 형성한다. 기판(100)은 반도체 물질, 예를 들어, 실리콘 기판을 포함하여 구성될 수 있다. 기판(100)과 피식각층(105) 사이에는 비록 도면에 도시하지는 않았지만, 트랜지스터, 비트라인 등의 도전 구조물과, 도전 구조물들 사이를 전기적으로 연결하기 위한 콘택(contact) 패턴 등을 포함하여 구성할 수 있다.Referring to FIGS. 2A to 2C, an etching layer 105 is formed on a substrate 100. Next, partition patterns 120 are formed on the etching layer 105. The substrate 100 may comprise a semiconductor material, for example, a silicon substrate. A conductive pattern such as a transistor or a bit line and a contact pattern for electrically connecting conductive structures are formed between the substrate 100 and the etching layer 105 although not shown in the drawing .

기판(100) 상에 형성된 피식각층(105)은 산화물(oxide)계 또는 질화물(nitride)계 물질을 포함하여 구성될 수 있다. 피식각층(105)은 또한, 단일 물질층으로 구성되거나 또는 적어도 2층 이상의 물질층이 적층된 구조로 이루어질 수 있다. 예를 들어, 피식각층(105)은 비정질 카본층 (amorphous carbon layer: ACL)을 포함하여 형성할 수 있다. 피식각층(105)은 DRAM 메모리 소자의 캐패시터(capacitor)의 스토리지 노드(storage node)와 기판(100) 또는 기판(100)에 형성되어 있는 트랜지스터(미도시함)을 전기적으로 연결하는 스토리지 노드 콘택(SNC: Storage node contact)을 절연하는 층으로 이용될 수 있다. 또한 피식각층(105)은 DRAM 메모리 소자의 콘택홀이 관통하는 층간절연층으로도 사용될 수 있다. 또한 피식각층(105)은 저항 메모리 소자의 저항층에 접촉하는 하부 전극 배열이 관통하는 층간절연층으로도 사용될 수 있다. The etching layer 105 formed on the substrate 100 may include an oxide-based or a nitride-based material. The etching layer 105 may also be composed of a single material layer or a structure in which at least two or more material layers are laminated. For example, the etching layer 105 may include an amorphous carbon layer (ACL). The etching layer 105 is formed by a storage node contact electrically connecting a storage node of a capacitor of a DRAM memory element and a transistor (not shown) formed on the substrate 100 or the substrate 100 SNC: Storage node contact). The etching layer 105 can also be used as an interlayer insulating layer through which the contact hole of the DRAM memory element passes. The etching layer 105 can also be used as an interlayer insulating layer through which the lower electrode arrangement in contact with the resistive layer of the resistance memory element passes.

피식각층(105) 상에 형성된 파티션 패턴(120)은 패터닝 공정을 진행하여 형성할 수 있다. 예를 들어, 피식각층(105) 전면에 파티션층을 형성한다. 파티션층은 하부에 배치된 피식각층(105)과는 식각 선택비가 다른 물질을 포함하여 형성할 수 있다. 일 예에서, 파티션층은 실리콘나이트라이드(SiN) 물질층을 포함하여 형성할 수 있다. 파티션층으로 실리콘나이트라이드(SiN) 물질층을 도입하여 형성하는 경우, 실리콘나이트라이드 물질층 상에 포토레지스트층을 형성한다. 다음에 포토레지스트층 상에 노광 및 현상 공정을 포함하는 포토리소그래피 과정으로 파티션 패턴(120) 형상의 이미지를 전사하여 마스크 패턴을 형성한다. 그리고 이 마스크 패턴을 식각마스크로 하부의 파티션층을 식각하는 식각 공정을 진행하여 파티션 패턴(120)을 형성할 수 있다. The partition pattern 120 formed on the etching layer 105 may be formed by performing a patterning process. For example, a partition layer is formed on the entire surface of the etching layer 105. The partition layer may be formed to include a material having an etching selectivity different from that of the etching layer 105 disposed at the bottom. In one example, the partition layer may comprise a layer of silicon nitride (SiN) material. When a silicon nitride (SiN) material layer is formed as a partition layer, a photoresist layer is formed on the silicon nitride material layer. Next, an image of the partition pattern 120 is transferred onto the photoresist layer by a photolithography process including an exposure and a development process to form a mask pattern. The partition pattern 120 can be formed by performing the etching process of etching the lower partition layer using the mask pattern as an etching mask.

다른 예에서, 파티션층은 포토레지스트 물질을 포함하여 형성할 수 있다. 파티션층으로 포토레지스트 물질을 도입하여 형성하는 경우에는, 파티션층 상에 노광 및 현상 공정을 포함하는 포토리소그래피 과정을 바로 수행할 수 있다. 그리고 포토리소그래피 공정에 의해 파티션 패턴(120) 형상의 이미지를 파티션층으로 전사함으로써 파티션 패턴(120)을 형성할 수 있다. In another example, the partition layer can be formed including a photoresist material. In the case of forming a photoresist material by introducing a photoresist material into the partition layer, a photolithography process including an exposure and a development process can be directly performed on the partition layer. The partition pattern 120 can be formed by transferring the image of the partition pattern 120 to the partition layer by a photolithography process.

파티션 패턴(120)은 기판(100)의 제1 방향 및 제2 방향으로 소정 간격만큼 이격하여 파티션 패턴(120)들이 배열된 형상으로 형성할 수 있다. 파티션 패턴(120)은 제1 파티션 패턴(110) 및 제2 파티션 패턴(115)을 포함하여 구성될 수 있다. 제1 파티션 패턴(110)은 실질적으로 구현하고자 하는 타겟 패턴(target pattern)의 형상이 구현될 패턴으로 도입될 수 있다. The partition pattern 120 may be formed in a shape in which the partition patterns 120 are arranged in the first direction and the second direction of the substrate 100 by a predetermined distance. The partition pattern 120 may include a first partition pattern 110 and a second partition pattern 115. The first partition pattern 110 may be introduced into a pattern in which a shape of a target pattern to be implemented is substantially realized.

제1 파티션 패턴(110)은 장축 방향, 예컨대 기판(100)의 제2 방향으로 연장하는 길이가 단축 방향, 예컨대 기판(100)의 제1 방향으로 연장하는 길이보다 상대적으로 긴 타원형(oval)의 형상을 가지게 형성될 수 있다. 여기서 제1 파티션 패턴(110)은 인접한 제1 파티션 패턴(110)과 기판(100)의 제1 방향으로는 제1 거리(d1)만큼 이격하여 배열되고, 기판(100)의 제2 방향으로는 제2 거리(d2)만큼 이격하여 배열된 형상으로 구성될 수 있다. 제1 방향은 기판(100)의 X축 방향이고, 제2 방향은 기판(100)의 Y축 방향으로 이해될 수 있다. 이에 따라, 인접하는 제1 파티션 패턴들(110a, 110b) 사이에 피식각층(105)의 표면을 노출시키는 소정 간격의 공간이 배치될 수 있다. The first partition pattern 110 has an oval shape having a length extending in a major axis direction, for example, a second direction of the substrate 100, in a minor axis direction, e.g., a length extending in the first direction of the substrate 100 Shape. The first partition pattern 110 is arranged at a first distance d1 in a first direction between the adjacent first partition patterns 110 and the substrate 100, And may be arranged in a shape spaced apart by a second distance d2. The first direction can be understood as the X-axis direction of the substrate 100, and the second direction can be understood as the Y-axis direction of the substrate 100. Accordingly, a predetermined space may be disposed between adjacent first partition patterns 110a and 110b to expose the surface of the epitaxial layer 105.

인접하는 제1 파티션 패턴(110)들 사이의 공간에는 제2 파티션 패턴(115)이 배치될 수 있다. 제2 파티션 패턴(115)은 제1 파티션 패턴(110)과 마찬가지로 타원형의 형상을 가지게 형성될 수 있으나, 이에 한정되는 것은 아니다. 구체적으로, 제2 파티션 패턴(115)은 장축 방향, 예컨대 기판(100)의 제2 방향으로 연장하는 길이가 단축 방향, 예컨대 기판(100)의 제1 방향으로 연장하는 길이보다 상대적으로 긴 타원형의 형상을 가지게 형성될 수 있다. 제2 파티션 패턴(115)의 좌측 및 우측 방향에는 제1 파티션 패턴(110)이 각각 배치될 수 있다. 제2 파티션 패턴(115)은 좌측에 배치된 제1 파티션 패턴(110)으로부터 제3 거리(d3)만큼 떨어진 위치 및 우측에 배치된 제1 파티션 패턴(110)으로부터 제3 거리(d3)만큼 떨어진 위치에 배치될 수 있다. The second partition pattern 115 may be disposed in a space between adjacent first partition patterns 110. [ The second partition pattern 115 may have an elliptical shape like the first partition pattern 110, but the present invention is not limited thereto. Specifically, the second partition pattern 115 has an elongated shape extending in the major axis direction, for example, the second direction of the substrate 100, in an uniaxial direction, for example, an elliptical shape having a relatively longer length than the length extending in the first direction of the substrate 100 Shape. The first partition patterns 110 may be disposed on the left and right sides of the second partition pattern 115, respectively. The second partition pattern 115 is separated from the first partition pattern 110 disposed on the left side by a third distance d3 and from the first partition pattern 110 disposed on the right side by a third distance d3 Position.

여기서 제2 파티션 패턴(115)은 제1 파티션 패턴(110)보다 작은 크기를 가지게 형성할 수 있다. 예를 들어, 제2 파티션 패턴(115)의 폭(W2)은 제1 파티션 패턴(110)의 폭(W1)보다 좁은 폭을 가지게 형성될 수 있다. 또한, 제2 파티션 패턴(115)의 길이(l2)는 제1 파티션 패턴(110)의 길이(l2)보다 작은 길이를 가지게 형성할 수 있다. 제2 파티션 패턴(115)은 후속 스페이서 패터닝 기술(SPT: Spacer patterning technology)을 적용하기 위해 스페이서 패턴을 형성하는 과정에서 기판(100)의 제1 방향으로 배열된 제1 파티션 패턴(110)들 사이에 빈 공간이 발생하는 것을 방지하는 역할을 한다.Here, the second partition pattern 115 may have a smaller size than the first partition pattern 110. For example, the width W2 of the second partition pattern 115 may be formed to be narrower than the width W1 of the first partition pattern 110. The length (12) of the second partition pattern (115) may be smaller than the length (12) of the first partition pattern (110). The second partition pattern 115 is formed between the first partition patterns 110 arranged in the first direction of the substrate 100 in the process of forming the spacer pattern to apply the subsequent spacer patterning technology (SPT) Thereby preventing the occurrence of an empty space in the display device.

도 3a 내지 도 3c를 참조하면, 기판(100) 상에 스페이서 물질층(130)을 형성한다. 스페이서 물질층(130)은 기판(100)의 전면에 걸쳐 형성할 수 있다. 스페이서 절연층(130)은 제1 파티션 패턴(110) 및 제2 파티션 패턴(115)을 모두 덮는 두께로 형성할 수 있다. 스페이서 물질층(130)은 산화물계 물질층을 포함하는 절연 물질로 형성할 수 있다. 일 예에서 스페이서 물질층(130)은 실리콘 산화물층을 포함하여 형성할 수 있다. Referring to FIGS. 3A-3C, a spacer material layer 130 is formed on a substrate 100. The spacer material layer 130 may be formed over the entire surface of the substrate 100. The spacer insulating layer 130 may be formed to have a thickness that covers both the first partition pattern 110 and the second partition pattern 115. The spacer material layer 130 may be formed of an insulating material including an oxide-based material layer. In one example, the spacer material layer 130 may comprise a silicon oxide layer.

기판(100)의 제2 방향을 따라 배열된 제1 파티션 패턴(110)은 상호 이격되는 제1 파티션 패턴(110)들 사이가 제2 거리(d2)만큼 이격되어 있으면서 스페이서 물질층(130)이 두껍게 증착된다. 이에 따라, 스페이서 물질층(130)은 도 3c에서 도시한 바와 같이, 인접하는 제1 파티션 패턴(110)사이의 공간을 모두 채우게 된다. 이와 반면에, 기판(100)의 제2 방향을 따라 배열된 제2 파티션 패턴(115)은 상호 이격되는 제2 파티션 패턴(115)들 사이의 거리가 스페이서 물질층(130)이 제2 파티션 패턴(115)의 외측벽 및 피식각층(105)의 표면 위로 연장되도록 여유 공간을 제공할 수 있다. 이에 따라, 스페이서 물질층(130)이 형성되어도 인접하는 제2 파티션 패턴(115) 사이에 제1 공간(S1)이 배치될 수 있다.The first partition pattern 110 arranged along the second direction of the substrate 100 is spaced apart from the first partition patterns 110 by a second distance d2 and spaced apart from the spacer material layer 130 Thick. Accordingly, the spacer material layer 130 fills the space between the adjacent first partition patterns 110 as shown in FIG. 3C. On the other hand, the second partition patterns 115 arranged along the second direction of the substrate 100 are arranged such that the distance between the second partition patterns 115 spaced from each other is smaller than the distance between the second partition patterns 115, It is possible to provide a clearance space so as to extend over the outer side wall of the lid member 115 and the surface of the etching layer 105. Accordingly, even if the spacer material layer 130 is formed, the first space S1 can be disposed between the adjacent second partition patterns 115. [

또한, 기판(100)의 제1 방향을 따라 배열된 제1 파티션 패턴(110)은 인접하는 제1 파티션 패턴들(110)들 사이의 공간에 제2 파티션 패턴(115)이 배치되어 있다. 이에 따라 기판(100)의 제2 방향을 따라 배열된 제1 파티션 패턴들(110) 사이의 간격보다 상대적으로 좁은 간격을 제공하게 된다. 따라서, 스페이서 물질층(130)은 제1 파티션 패턴(110)과 제2 파티션 패턴(115) 사이의 간극(gap)을 완전히 채울 수 있다. 뿐만 아니라, 스페이서 물질층(130)은 제2 파티션 패턴(115)의 좌측 방향에 배치된 제1 파티션 패턴(110)의 상부면으로부터 우측 방향에 배치된 제1 파티션 패턴(110)의 상부면까지 연장하도록 형성될 수 있다. 이에 따라, 후속 스페이서 패터닝 기술(SPT)을 적용하기 위해 스페이서 패턴을 형성하는 과정에서 기판(100)의 제1 방향으로 배열된 제1 파티션 패턴(110)들 사이에 빈 공간이 발생하는 것을 방지할 수 있다. In addition, the first partition pattern 110 arranged along the first direction of the substrate 100 has the second partition pattern 115 disposed in a space between adjacent first partition patterns 110. Thereby providing an interval that is relatively narrower than the interval between the first partition patterns 110 arranged along the second direction of the substrate 100. Thus, the spacer material layer 130 may completely fill the gap between the first partition pattern 110 and the second partition pattern 115. In addition, the spacer material layer 130 may extend from the upper surface of the first partition pattern 110 disposed on the left side of the second partition pattern 115 to the upper surface of the first partition pattern 110 disposed on the right side As shown in FIG. Accordingly, in the process of forming the spacer pattern for applying the subsequent spacer patterning technique (SPT), it is possible to prevent the generation of voids between the first partition patterns 110 arranged in the first direction of the substrate 100 .

도 4a 내지 도 4c를 참조하면, 제1 파티션 패턴(110) 및 제2 파티션 패턴(115)의 측벽에 스페이서 패턴(135)을 형성한다. 스페이서 패턴(135)은 기판(100) 상에 평탄화 공정을 수행하여 형성할 수 있다. 평탄화 공정은 에치백(etch back) 방법을 이용하여 진행할 수 있다. 4A to 4C, a spacer pattern 135 is formed on the sidewalls of the first partition pattern 110 and the second partition pattern 115. As shown in FIG. The spacer pattern 135 may be formed by performing a planarization process on the substrate 100. The planarization process may be performed using an etch back method.

기판(100) 상에 평탄화 공정을 수행하면 제1 파티션 패턴(110) 및 제2 파티션 패턴(115)의 상부면을 덮고 있는 스페이서 물질층(130, 도 3c 참조) 부분이 제거된다. 여기서 기판(100)의 제2 방향을 따라 상호 이격하게 배치된 제1 파티션 패턴(110)들 사이에 피식각층(105)의 표면 위로 연장된 스페이서 물질층이 제거되면서 제1 파티션 패턴(110)의 측벽을 덮는 스페이서 패턴(135)이 형성된다. 또한, 기판(100)의 제2 방향을 따라 상호 이격하게 배치된 제2 파티션 패턴(115)들 사이에 피식각층(105)의 표면 위로 연장된 스페이서 물질층(130, 도 3c 참조) 부분이 제거되면서 스페이서 패턴(135)은 제2 파티션 패턴(115)의 측벽을 덮도록 형성된다. When the planarization process is performed on the substrate 100, the portions of the spacer material layer 130 (see FIG. 3C) covering the upper surfaces of the first partition pattern 110 and the second partition pattern 115 are removed. The spacer material layer extending over the surface of the etching layer 105 is removed between the first partition patterns 110 spaced apart from each other along the second direction of the substrate 100, A spacer pattern 135 covering the side wall is formed. Further, a portion of the spacer material layer 130 (see FIG. 3C) extending over the surface of the epitaxial layer 105 is removed between the second partition patterns 115 spaced apart from each other along the second direction of the substrate 100 The spacer pattern 135 is formed so as to cover the side wall of the second partition pattern 115.

이와 반면에, 기판(100)의 제1 방향을 따라 배열된 제1 파티션 패턴(110)은 인접하는 제1 파티션 패턴들(110)들 사이의 공간에 제2 파티션 패턴(115)이 배치되어 있다. 이에 따라 스페이서 물질층(130)은 도 3a 내지 도 3c에 도시한 바와 같이, 제1 파티션 패턴(110)과 제2 파티션 패턴(115) 사이의 공간을 완전히 채울 뿐만 아니라 제2 파티션 패턴(115)의 좌측 방향에 배치된 제1 파티션 패턴(110)의 상부면으로부터 우측 방향에 배치된 제1 파티션 패턴(110)의 상부면까지 연장하도록 형성되어 있다. 이에 따라, 평탄화 공정을 진행하여 기판(100)의 제2 방향을 따라 배열된 제1 파티션 패턴(110) 또는 제2 파티션 패턴(115) 사이의 피식각층(105) 상부에 형성된 스페이서 물질층(130)이 제거되는 동안에, 기판(100)의 제1 방향에서는 제1 파티션 패턴(110) 및 제2 파티션 패턴(115)의 상부면만 노출된다. 다시 말해, 스페이서 패턴(135)은 기판(100)의 제1 방향을 따라 배열된 제1 파티션 패턴(110) 또는 제2 파티션 패턴(115)의 내외측을 채우도록 형성될 수 있다. 이에 따라, 기판(100)의 제1 방향으로 배열된 제1 파티션 패턴(110)들 사이에 빈 공간이 발생하는 것을 방지할 수 있다.On the other hand, in the first partition pattern 110 arranged along the first direction of the substrate 100, the second partition pattern 115 is disposed in a space between adjacent first partition patterns 110 . 3A to 3C, the spacer material layer 130 not only completely fills the space between the first partition pattern 110 and the second partition pattern 115, but also the second partition pattern 115, The first partition pattern 110 is disposed on the left side of the first partition pattern 110 and extends from the upper surface of the first partition pattern 110 to the right side. A spacer material layer 130 formed on the etching layer 105 between the first partition pattern 110 or the second partition pattern 115 arranged along the second direction of the substrate 100 by performing the planarization process, Only the upper surface of the first partition pattern 110 and the upper surface of the second partition pattern 115 are exposed in the first direction of the substrate 100. [ In other words, the spacer pattern 135 may be formed to fill the inside or outside of the first partition pattern 110 or the second partition pattern 115 arranged along the first direction of the substrate 100. Accordingly, it is possible to prevent a void space from being generated between the first partition patterns 110 arranged in the first direction of the substrate 100.

도 5a 내지 도 5c를 참조하면, 제1 파티션 패턴(110) 및 제2 파티션 패턴(115)을 제거한다. 제1 파티션 패턴(110) 및 제2 파티션 패턴(115)을 실리콘나이트라이드(SiN) 물질층을 도입하여 형성한 경우, 실리콘나이트라이드 물질을 선택적으로 제거하는 식각 용액을 이용한 습식 식각 방식으로 제거할 수 있다. 또한, 제1 파티션 패턴(110) 및 제2 파티션 패턴(115)을 포토레지스트 물질을 이용하여 형성한 경우에는 애싱 공정(ashing process)을 통해 제거할 수 있다.5A to 5C, the first partition pattern 110 and the second partition pattern 115 are removed. In the case where the first partition pattern 110 and the second partition pattern 115 are formed by introducing a silicon nitride (SiN) material layer, the first and second partition patterns 110 and 115 may be removed by a wet etching method using an etching solution for selectively removing the silicon nitride material . When the first partition pattern 110 and the second partition pattern 115 are formed using a photoresist material, the first and second partition patterns 110 and 115 may be removed through an ashing process.

상술한 제거 공정을 수행하여 제1 파티션 패턴(110) 및 제2 파티션 패턴(115)을 제거함에 따라, 피식각층(105) 상에는 스페이서 패턴(135)이 남게 된다. 이 경우, 스페이서 패턴(135)은 제1 파티션 패턴(110) 및 제2 파티션 패턴(115)의 형상대로 피식각층(105)의 표면을 노출시키는 오프닝부(open region, 149)을 포함하여 형성될 수 있다. 오프닝부(149)는 제1 오프닝부(140), 제2 오프닝부(145) 및 제3 오프닝부(147)을 포함하여 구성될 수 있다. 오프닝부(149)는 기판(100)의 제2 방향으로 길이가 긴 타원형 형상을 가지게 형성될 수 있다. 제2 오프닝부(145)는 제2 파티션 패턴(115)이 제거되면서 형성되고, 제1 오프닝부(140)는 제1 파티션 패턴(110)이 제거되면서 형성된다. 이에 따라, 제2 오프닝부(145)의 폭(W4)은 제2 파티션 패턴(115)의 폭(W2)과 동일하고, 제1 오프닝부(140)의 폭(W3)은 제1 파티션 패턴(110)의 폭(W1)과 동일한 폭을 가지게 형성된다. 따라서, 제2 오프닝부(145)의 폭(W4)은 제1 오프닝부(140)의 폭(W3)보다 좁은 폭을 가지게 형성될 수 있다. 기판(100)의 제2 방향으로 인접하는 제2 오프닝부(145) 사이에는 제3 오프닝부(147)가 배치된다. The spacer pattern 135 is left on the etching layer 105 by removing the first partition pattern 110 and the second partition pattern 115 by performing the removal process described above. In this case, the spacer pattern 135 is formed to include an open region 149 that exposes the surface of the epitaxial layer 105 in the shape of the first partition pattern 110 and the second partition pattern 115 . The opening section 149 may include a first opening section 140, a second opening section 145, and a third opening section 147. The opening portion 149 may be formed to have an elongated oval shape in the second direction of the substrate 100. The second opening part 145 is formed while the second partition pattern 115 is removed, and the first opening part 140 is formed while the first partition pattern 110 is removed. The width W4 of the second opening part 145 is equal to the width W2 of the second partition pattern 115 and the width W3 of the first opening part 140 is equal to the width W2 of the first partition pattern 115. [ The width W1 of the first electrode layer 110 is equal to the width W1 thereof. Therefore, the width W4 of the second opening part 145 can be formed to be narrower than the width W3 of the first opening part 140. A third opening 147 is disposed between the second openings 145 adjacent to the substrate 100 in the second direction.

도 6a 내지 도 6c를 참조하면, 스페이서 패턴(135)을 식각마스크로 피식각층(105)을 식각하는 식각 공정을 수행하여 예비 콘택홀(pre-contact hole, 159)을 형성한다. 예비 콘택홀(159)은 제1 예비 콘택홀(150), 제2 예비 콘택홀(155) 및 제3 예비 콘택홀(157)을 포함하여 구성될 수 있다. 제1 예비 콘택홀(150)은 제1 오프닝부(140, 도 5a 참조)에 의해 노출된 피식각층(105) 부분이 식각되어 형성되며, 제2 예비 콘택홀(155)은 제2 오프닝부(145)에 의해 노출된 피식각층(105) 부분이 식각되어 형성될 수 있다. 또한, 제3 예비 콘택홀(157)은 제3 오프닝부(147)에 의해 노출된 피식각층(105) 부분이 식각되어 형성될 수 있다. 6A to 6C, a pre-contact hole 159 is formed by performing an etching process of etching the etching layer 105 with the spacer pattern 135 using an etching mask. The preliminary contact hole 159 may include a first preliminary contact hole 150, a second preliminary contact hole 155, and a third preliminary contact hole 157. The first preliminary contact hole 150 is formed by etching a portion of the etching layer 105 exposed by the first opening portion 140 (see FIG. 5A), and the second preliminary contact hole 155 is formed by etching the second opening portion 145 may be formed by etching the portion of the etching layer 105 exposed by the etching. The third preliminary contact hole 157 may be formed by etching a portion of the etching layer 105 exposed by the third opening 147.

도 5a 내지 도 5c을 다시 참조하면, 제2 오프닝부(145)의 폭(W4)은 제1 개구 홀(140)의 폭(W3)보다 좁은 폭을 가지고 있다. 이에 따라, 제1 오프닝부(140)에 의해 노출된 부분의 피식각층(105)이 식각되는 속도가 제2 오프닝부(145)에 의해 노출된 부분의 피식각층(105)이 식각되는 속도보다 빠르게 진행될 수 있다. 따라서, 제2 예비 콘택홀(155)의 깊이(h2)는 제1 예비 콘택홀(150)의 깊이(h1)보다 얕은 깊이를 가지게 형성되며, 제2 예비 콘택홀(155)은 양 측벽면(155a) 및 바닥면(155b)을 포함하는 트렌치(trench) 형상으로 형성될 수 있다. 여기서 제3 예비 콘택홀(157)의 깊이(h3)은 제1 예비 콘택홀(150)의 깊이(h1)와 동일한 깊이를 가지게 형성될 수 있다. 예비 콘택홀(159)을 형성한 다음에, 스페이서 패턴(135)을 제거한다. 스페이서 패턴(135)은 산화물을 선택적으로 제거할 수 있는 식각 소스를 이용하여 제거할 수 있다. 5A to 5C, the width W4 of the second opening portion 145 is narrower than the width W3 of the first opening hole 140. As shown in FIG. The speed at which the etching layer 105 is etched at the portion exposed by the first opening portion 140 is faster than the etching speed at which the etching layer 105 of the portion exposed by the second opening portion 145 is etched Can proceed. The depth h2 of the second preliminary contact hole 155 is formed to be shallower than the depth h1 of the first preliminary contact hole 150 and the second preliminary contact hole 155 has a depth 155a, and a bottom surface 155b. The depth h3 of the third preliminary contact hole 157 may be equal to the depth h1 of the first preliminary contact hole 150. After the preliminary contact hole 159 is formed, the spacer pattern 135 is removed. The spacer pattern 135 may be removed using an etch source capable of selectively removing the oxide.

도 7a 내지 도 7c를 참조하면, 예비 콘택홀(159, 도 6a 참조)이 형성된 피식각층(105, 도 6a 참조) 상에 평탄화 공정을 수행하여 콘택홀(159')을 포함하는 피식각 패턴(105a)을 형성한다. 콘택홀(159')은 제1 콘택홀(150') 및 제3 콘택홀(157')을 포함하여 구성될 수 있다. 평탄화 공정은 화학적기계적연마(CMP: Chmical mechanical polishing) 공정 또는 에치백(etchback) 공정을 포함하여 실시할 수 있다. 평탄화 공정은 도 6a의 피식각층(105)의 표면으로부터 소정 깊이(r)만큼 제거되는 시점까지 진행한다. 일 예에서, 평탄화 공정은 제2 예비 콘택홀(155, 도 6a 참조)의 양 측면부(155a)가 제거되고 바닥면(155b)이 노출되는 지점을 식각 정지점(etch stop point)으로 실시할 수 있다. 그러면 제1 또는 제3 예비 콘택홀(150, 157)보다 얕은 깊이를 가지는 제2 예비 콘택홀(155)은 제거되고 제1 콘택홀(150') 및 제3 콘택홀(157')이 피식각 패턴(105a) 상에 남아 있게 된다.7A to 7C, a planarization process is performed on the etching layer 105 (see FIG. 6A) in which the preliminary contact hole 159 (see FIG. 6A) is formed to form a seed pattern 159 'including the contact hole 159' 105a. The contact hole 159 'may include a first contact hole 150' and a third contact hole 157 '. The planarization process may be performed by a chemical mechanical polishing (CMP) process or an etchback process. The planarization process advances to a point where it is removed from the surface of the etching layer 105 of FIG. 6A by a predetermined depth r. In one example, the planarization process may be performed at an etch stop point where both side portions 155a of the second preliminary contact hole 155 (see Fig. 6A) are removed and the bottom surface 155b is exposed have. The second preliminary contact hole 155 having a shallower depth than the first or third preliminary contact holes 150 and 157 is removed and the first contact hole 150 'and the third contact hole 157' And remains on the pattern 105a.

제1 콘택홀(150') 및 제3 콘택홀(157')은 장축 방향인 기판(100)의 제2 방향으로 연장된 길이가 단축 방향인 기판(100)의 제1 방향으로 연장된 길이보다 상대적으로 긴 타원형(oval)의 형상을 가진다. 제1 콘택홀(150') 및 제3 콘택홀(157')은 동일한 크기로 형성될 수 있다. 또한, 도 7a에 도시한 바와 같이, 제1 콘택홀(150') 및 제3 콘택홀(157')은 상호간에 지그재그(zigzag) 방향으로 엇갈리는 위치에 배치될 수 있다.The length of the first contact hole 150 'and the third contact hole 157' in the second direction of the substrate 100 in the major axis direction is shorter than the length of the substrate 100 in the first direction And has a relatively long oval shape. The first contact hole 150 'and the third contact hole 157' may be formed to have the same size. Also, as shown in FIG. 7A, the first contact hole 150 'and the third contact hole 157' may be disposed at positions offset from each other in the zigzag direction.

본 출원에 따른 콘택홀(159')은 기판(100)의 제1 방향보다 제2 방향으로 깊이가 긴 타원형 형상을 가지는 것으로 이해될 수 있다. 이에 따라, 기판(100)의 제1 방향으로 배열된 인접하는 제1 콘택홀들(150') 사이의 여유 공간을 확보할 수 있게 됨에 따라, 제1 콘택홀(150') 내부에 도전성 물질을 채워 도전 패턴(미도시함)을 형성하는 경우에도 인접하는 도전 패턴들 사이에 단락(short)이 발생하는 것을 방지할 수 있다. 또한, 동심원(circle)이 아닌 일 방향으로 길이가 긴 타원형 형상의 콘택홀을 형성함으로써 도전 패턴의 면적을 확보함으로써 접촉 저항등의 저항 특성을 개선할 수 있다.
It can be understood that the contact hole 159 'according to the present application has an elliptical shape having a longer depth in the second direction than the first direction of the substrate 100. As a result, it is possible to secure a space between adjacent first contact holes 150 'arranged in the first direction of the substrate 100, thereby forming a conductive material in the first contact hole 150' It is possible to prevent a short between adjacent conductive patterns from being generated even when a conductive pattern (not shown) is formed. In addition, by forming contact holes having an elliptical shape having a long length in one direction other than a circle, it is possible to improve resistance characteristics such as contact resistance by securing the area of the conductive pattern.

100 : 기판 105 : 피식각층
110 : 제1 파티션 패턴 115 : 제2 파티션 패턴
120 : 파티션 패턴 130 : 스페이서 물질층
135 : 스페이서 패턴 150 : 제1 예비 콘택홀
155 : 제2 예비 콘택홀 157 : 제3 예비 콘택홀
150' : 제1 콘택홀 157' : 제3 콘택홀
159' : 콘택홀 100: substrate 105:
110: first partition pattern 115: second partition pattern
120: partition pattern 130: spacer material layer
135: Spacer pattern 150: First preliminary contact hole
155: second preliminary contact hole 157: third preliminary contact hole
150 ': first contact hole 157': third contact hole
159 ': contact hole

Claims (13)

기판 상에 피식각층을 형성하는 단계;
상기 피식각층 상에 제2 방향으로 장축을 갖는 제1 파티션 패턴 및 인접하는 제1 파티션 패턴 사이에 배치된 제2 파티션 패턴을 형성하는 단계;
상기 제1 파티션 패턴 및 제2 파티션 패턴의 측벽을 덮고, 상기 피식각층의 노출면 위로 연장되면서 상기 제2 파티션 패턴과 제1 파티션 패턴 사이의 간극(gap)을 채우는 스페이서 물질층을 형성하는 단계;
상기 제1 파티션 패턴 및 제2 파티션 패턴을 제거하여 상기 피식각층 상에 제2 방향으로 연장된 길이가 제1 방향으로 연장된 길이보다 긴 오프닝부를 포함하는 스페이서 패턴을 형성하는 단계;
상기 스페이서 패턴을 식각마스크로 한 식각 공정을 수행하여 예비 콘택홀을 형성하는 단계; 및
상기 예비 콘택홀을 포함하는 피식각층에 평탄화 공정을 수행하여 콘택홀을 형성하는 단계를 포함하는 미세 패턴의 형성방법.Forming an etching layer on a substrate;
Forming a first partition pattern having a major axis in a second direction on the etching layer and a second partition pattern disposed between adjacent first partition patterns;
Forming a spacer material layer covering a sidewall of the first partition pattern and the second partition pattern and extending over the exposed surface of the etching layer so as to fill a gap between the second partition pattern and the first partition pattern;
Removing the first partition pattern and the second partition pattern to form a spacer pattern on the etching layer, the opening pattern having an opening longer than the length extending in the first direction and extending in the second direction;
Performing an etching process using the spacer pattern as an etching mask to form a preliminary contact hole; And
And forming a contact hole by performing a planarization process on the etching layer including the preliminary contact hole. 제1항에 있어서,
상기 제1 방향은 상기 기판의 X축 방향이고 상기 제2 방향은 상기 기판의 Y축 방향인 미세 패턴의 형성방법.The method according to claim 1,
Wherein the first direction is the X-axis direction of the substrate and the second direction is the Y-axis direction of the substrate. 제1항에 있어서,
상기 제1 파티션 패턴은 상기 기판의 제1 방향 또는 제2 방향을 따라 배열되고, 상기 제2 파티션 패턴은 상기 기판의 제1 방향으로 배열된 상기 제1 파티션 패턴 사이의 공간에 배치된 미세 패턴의 형성방법.The method according to claim 1,
Wherein the first partition pattern is arranged in a first direction or a second direction of the substrate and the second partition pattern is a pattern of fine patterns arranged in a space between the first partition patterns arranged in a first direction of the substrate / RTI > 제1항에 있어서,
상기 제1 파티션 패턴 또는 제2 파티션 패턴은 타원형 형상으로 형성하는 미세 패턴의 형성방법.The method according to claim 1,
Wherein the first partition pattern or the second partition pattern is formed in an elliptical shape. 제1항에 있어서,
상기 제2 파티션 패턴은 상기 제1 파티션 패턴보다 작은 폭 및 길이를 가지게 형성하는 미세 패턴의 형성방법.The method according to claim 1,
Wherein the second partition pattern has a width and a length smaller than the first partition pattern. 제1항에 있어서,
상기 제1 파티션 패턴 또는 제2 파티션 패턴은 실리콘나이트라이드(SiN) 물질층 또는 포토레지스트층을 포함하여 형성하는 미세 패턴의 형성방법.The method according to claim 1,
Wherein the first partition pattern or the second partition pattern comprises a silicon nitride (SiN) material layer or a photoresist layer. 제1항에 있어서,
상기 스페이서 물질층은 실리콘 산화물층을 포함하여 형성하는 미세 패턴의 형성방법.The method according to claim 1,
Wherein the spacer material layer comprises a silicon oxide layer. 제1항에 있어서,
상기 스페이서 물질층은 상기 기판의 제1 방향으로 배열된 제1 파티션 패턴의 상부면 및 제2 파티션 패턴의 상부면까지 연장하면서 상기 제1 파티션 패턴 및 제2 파티션 패턴 사이의 공간을 채우게 형성하는 미세 패턴의 형성방법.The method according to claim 1,
Wherein the spacer material layer is formed by a microfine material that extends to an upper surface of a first partition pattern and a top surface of a second partition pattern arranged in a first direction of the substrate and fills a space between the first and second partition patterns, Method of forming a pattern. 제1항에 있어서,
상기 오프닝부는 상기 제1 오프닝부, 인접하는 제1 오프닝부 사이에 배치된 제2 오프닝부 및 상기 기판의 제2 방향으로 인접하는 제2 오프닝부 사이에 배치된 제3 오프닝부를 포함하여 형성하는 미세 패턴의 형성방법.The method according to claim 1,
The opening portion includes a third opening portion formed between the first opening portion, the second opening portion disposed between the adjacent first opening portions, and the second opening portion adjacent to the substrate in the second direction, Method of forming a pattern. 제9항에 있어서,
상기 제1 오프닝부와 제3 오프닝부는 동일한 크기를 가지게 형성하고, 상기 제2 오프닝부는 상기 제1 오프닝부 또는 제3 오프닝부보다 작은 크기를 가지게 형성하는 미세 패턴의 형성방법.10. The method of claim 9,
Wherein the first opening portion and the third opening portion are formed to have the same size and the second opening portion is formed to have a smaller size than the first opening portion or the third opening portion. 제1항에 있어서,
상기 예비 콘택홀은 제1 예비 콘택홀, 상기 제1 예비 콘택홀보다 얕은 깊이를 가지는 제2 예비 콘택홀 및 상기 제1 예비 콘택홀과 동일한 깊이를 가지는 제3 예비 콘택홀을 포함하는 미세 패턴의 형성방법.The method according to claim 1,
The preliminary contact hole includes a first preliminary contact hole, a second preliminary contact hole having a shallower depth than the first preliminary contact hole, and a third preliminary contact hole having a depth equal to that of the first preliminary contact hole. / RTI > 제11항에 있어서,
상기 제2 예비 콘택홀은 상기 피식각층 내부에 양측면부 및 바닥면을 포함하는 트렌치 형상으로 형성하는 미세 패턴의 형성방법.12. The method of claim 11,
And the second preliminary contact hole is formed in a trench shape including both side surfaces and a bottom surface in the etching layer. 제1항에 있어서,
상기 콘택홀을 형성하는 단계는 상기 제2 예비 콘택홀이 제거되는 지점을 식각 정지점으로 하여 평탄화 공정을 수행하는 미세 패턴의 형성방법.The method according to claim 1,
Wherein the step of forming the contact hole includes performing a planarization process at a point where the second preliminary contact hole is removed as an etching stop point.
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