KR20160082024A - 박막 트랜지스터 기판 및 이를 이용한 표시 장치 - Google Patents

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Abstract

본 발명의 박막 트랜지스터 기판은 표시 영역과 주변의 외곽 영역으로 구분된 기판과, 상기 표시 영역에, 서로 교차하여 화소를 정의하는 복수개의 게이트 라인 및 데이터 라인과, 상기 게이트 라인들과 데이터 라인들의 각 교차점에 위치한 화소 트랜지스터와, 상기 외곽 영역에 실장되어, 복수개의 GIP 트랜지스터를 포함하여 상기 게이트 라인들과 연결된 게이트 드라이버와, 상기 게이트 드라이버와 연결된 게이트 패드와, 상기 게이트 패드와 상기 게이트 드라이버 사이의 전압 인가 라인과, 상기 데이터 라인들과 각각 연결된 데이터 패드와, 상기 화소 트랜지스터와 GIP 트랜지스터들을 덮도록 상기 기판 상에 형성된 절연막 및 상기 GIP 트랜지스터와 중첩하여 상기 절연막 상에 위치하며, 연장된 일측이 상기 전압 인가 라인과 접속된 정전기 방지 패턴을 포함하여 이루어진 것에 그 특징이 있다.

Description

박막 트랜지스터 기판 및 이를 이용한 표시 장치 {Thin Film Transistor Substrate and Display Device Using the Same}
본 발명의 표시 장치에 관한 것으로서, 특히 제조 과정 중에 발생하는 정전기에 의한 영향을 방지하는 구조를 갖는 박막 트랜지스터 기판 및 이를 이용한 표시 장치에 관한 것이다.
최근 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비 전력화의 우수한 성능을 지닌 여러가지 다양한 평판 표시 장치 (Flat Display Device)가 개발되어 기존의 브라운관(CRT: Cathode Ray Tube)을 빠르게 대체하고 있다.
이 같은 평판 표시 장치의 구체적인 예로는 액정 표시 장치(Liquid Crystal Display: LCD), 플라즈마 표시 장치(Plasma Display Panel Device: PDP), 전계방출 표시 장치(Field Emission Display Device: FED), 무기 또는 유기 재료를 포함한 전기발광 표시 장치 (Electro Luminescence Display Device: ELD) 등을 들 수 있는데, 이들은 공통적으로 화상을 구현하는 평판 표시 패널을 필수적인 구성요소로 하는 바, 평판 표시패널은 고유의 발광 또는 광학 이방성을 갖는 물질층을 사이에 두고 한쌍의 투명 절연기판을 대면 합착시킨 구성을 갖는다.
이러한 평판 표시 장치들 중 액정 표시 장치나 유기 발광 표시 장치는, 적어도 일 기판에 서로 교차하여 화소 영역을 정의하는 복수개의 게이트 라인 및 데이터 라인과, 상기 게이트 라인과 데이터 라인의 교차부에 박막 트랜지스터를 포함하여 박막 트랜지스터 기판을 구비한다.
그리고, 상기 박막 트랜지스터 기판은 게이트 라인을 구동하기 위한 게이트 드라이버와, 데이터 라인을 구동하기 위한 데이터 드라이버와 이들의 구동 타이밍을 제어하기 위한 타이밍 컨트롤러와, 구동 전압을 공급하는 전원부의 회로와 연결된다.
일반적으로, 이들 회로는 별도의 필름 또는 PCB(Printed Circuit Board)에 실장되지만, 이 중 게이트 드라이버는 장치의 간소화와 전력 소모를 줄이기 위해 박막 트랜지스터 기판 내에 실장될 수 있으며, 이러한 구조를 GIP(Gate-In-Panel) 구조라 한다.
또한, GIP 영역에는 게이트 드라이버에 구비되는 쉬프트 레지스터 및 레벨 쉬프터를 패널 내에 회로로 구비하며, 이 회로는 복수개의 박막 트랜지스터가 포함되어, 타이밍 컨트롤러로부터 게이트 스타트 펄스(GSP) 및 게이트 쉬프트 클럭 신호(GSC)와 게이트 출력 인에이블 신호(GOE)를 인가받아 순차적으로 게이트 라인들에 게이트 신호를 인가한다. 이러한 GIP 영역의 박막 트랜지스터는 각 화소 내의 박막 트랜지스터와 동일 공정에서 형성될 수 있다.
박막 트랜지스터 기판 상에 박막 트랜지스터를 제조시 공정 상 정전기가 발생될 수 있다. 특히, GIP 영역은 쉬프트 레지스터 및 레벨 쉬프터의 기능을 갖기 위해 복수개의 박막 트랜지스터가 인접하게 구성되고 서로 연결되어, 특정 부위에 정전기가 발생되어도, 이와 연결된 박막 트랜지스터 및 금속 라인들에 모두 영향을 미칠 수 있어, 정전기에 영향을 받는 면적이 크고, 이로 인해 정전기는 수율을 떨어뜨리는 큰 원인이 되고 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 기판은 표시 영역과 주변의 외곽 영역으로 구분된 기판과, 상기 표시 영역에, 서로 교차하여 화소를 정의하는 복수개의 게이트 라인 및 데이터 라인과, 상기 게이트 라인들과 데이터 라인들의 각 교차점에 위치한 화소 트랜지스터와, 상기 외곽 영역에 실장되어, 복수개의 GIP 트랜지스터를 포함하여 상기 게이트 라인들과 연결된 게이트 드라이버와, 상기 게이트 드라이버와 연결된 게이트 패드와, 상기 게이트 패드와 상기 게이트 드라이버 사이의 전압 인가 라인과, 상기 데이터 라인들과 각각 연결된 데이터 패드와, 상기 화소 트랜지스터와 GIP 트랜지스터들을 덮도록 상기 기판 상에 형성된 절연막 및 상기 GIP 트랜지스터와 중첩하여 상기 절연막 상에 위치하며, 연장된 일측이 상기 전압 인가 라인과 접속된 정전기 방지 패턴을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 정전기 방지 패턴은 투명 전극으로 이루어질 수 있다. 이 경우, 상기 투명 전극은 표시 영역에 형성되는 화소 전극 또는 공통 전극과 동일 층에 동일 재료로 형성할 수 있다.
그리고, 상기 전압 인가 라인은, 게이트 하이 전압 라인, 게이트 로우 전압 라인 및 리셋 전압 라인을 포함할 수 있고, 이 중 상기 정전기 방지 패턴과 접속되는 상기 전압 인가 라인은 게이트 로우 전압 라인 또는 리셋 전압 라인일 수 있다.
또한, 상기 게이트 드라이버는 상기 게이트 패드로부터 상기 전압 인가 라인이 연장되어 지나가는 신호입력부 및 상기 복수개의 GIP 트랜지스터를 가지며 상기 게이트 라인들의 일단과 접속되는 게이트 구동회로부로 구분되며, 상기 정전기 방지패턴은 상기 신호 입력부와 게이트 구동회로부를 함께 덮을 수 있다.
한편, 상술한 박막 트랜지스터 기판은 데이터 패드와 연결된 데이터 드라이버와, 상기 게이트 드라이버 및 데이터 드라이버에 구동 신호 및 타이밍 신호를 공급하는 제어부와 연결되어, 표시 장치의 구동 기판으로 이용될 수 있다.
본 발명의 박막 트랜지스터 기판 및 이를 이용한 표시 장치는 다음과 같은 효과가 있다.
GIP 영역에 GIP 박막 트랜지스터를 덮는 정전기 방지 패턴을 구비하고, 상기 정전기 방지 패턴을 전압 인가 라인과 접속시켜, 박막 트랜지스터 어레이 기판의 제조 공정 또는 셀 공정 중에 정전기가 발생할 경우, 정전기를 상기 정전기 방지 패턴을 통해 전압 인가 라인으로 전달하여 방전시켜, 정전기에 주로 취약할 수 있는 GIP 영역에서, 정전기에 의한 박막 트랜지스터 및 라인 손상을 방지할 수 있다.
결과적으로, GIP 영역의 소자 및 배선을 보호하여 박막 트랜지스터 기판 또는 이를 이용한 표시 장치의 수율을 향상시킬 수 있다.
도 1은 본 발명의 박막 트랜지스터 기판의 가장 자리 및 이와 연결되는 구동부를 나타낸 도면
도 2는 본 발명의 박막 트랜지스터 기판의 일 화소를 나타낸 평면도
도 3은 본 발명의 박막 트랜지스터 기판의 박막 트랜지스터, 데이터 라인, 링크 배선 부위, 게이트 패드, 데이터 패드 영역을 나타낸 단면도
도 4는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 GIP 영역의 일 박막 트랜지스터의 평면도
도 5는 도 4의 I~I' 선상의 단면도
도 6은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 GIP 영역의 일 박막 트랜지스터의 평면도
도 7은 도 6의 Ⅱ~Ⅱ' 선상의 단면도
도 8은 본 발명의 박막 트랜지스터 기판의 정전기 방지 패턴과 하부 금속 라인과의 콘택을 나타낸 평면도
이하, 첨부된 도면을 참조하여 본 발명의 박막 트랜지스터 기판 및 이를 이용한 표시 장치에 대해 설명한다.
도 1은 본 발명의 박막 트랜지스터 기판의 가장 자리 및 이와 연결되는 구동부를 나타낸 도면이다.
도 1과 같이, 본 발명의 박막 트랜지스터 기판은, 크게, 표시 영역(AA)과 주변의 외곽 영역으로 구분된 기판(100)과, 상기 표시 영역(AA)에, 서로 교차하여 화소(P)를 정의하는 복수개의 게이트 라인(11) 및 데이터 라인(12)과, 상기 게이트 라인들(11)과 데이터 라인(12)들의 각 교차점에 위치한 화소 트랜지스터(PTFT)와, 상기 외곽 영역에 실장되어, 내부에 복수개의 GIP(Gate-In-Panel) 트랜지스터(도 4 내지 도 7에서 구체적으로 설명)를 포함하여 상기 게이트 라인들(11)과 연결된 게이트 드라이버(GIP, 40)와, 상기 게이트 드라이버(40)와 링크 배선(14)을 통해 연결된 게이트 패드(GP)와, 상기 게이트 패드(GP)와 상기 게이트 드라이버(40) 사이의 전압 인가 라인(14) 및 상기 데이터 라인들(12)과 각각 연결된 데이터 패드(DP)를 포함한다.
그리고, 상기 게이트 드라이버(40)는 상기 GIP 트랜지스터와 중첩하여, 연장된 일측이 상기 전압 인가 라인(14)과 접속된 정전기 방지 패턴(도 4의 241 참조)을 포함하여, 박막 트랜지스터 공정 중 또는 셀 공정 중 발생된 정전기를 상기 정전기 방지 패턴과 전압 인가 라인의 경로로 방출하게 한다. 구체적으로 정전기 방지 패턴 및 전압 인가 라인의 접속 관계는 후술한다.
본 발명의 게이트 드라이버(40)는 기판의 외곽 영역에 실장되는 것으로, 별도의 드라이버 IC를 포함한 필름을 구비하지 않고, 화소 트랜지스터(PTFT)를 형성하는 동일 공정에서 박막 트랜지스터 또는 라인의 패터닝을 외곽 영역에 함께 진행하여, 게이트 구동회로를 직접적으로 형성하여, 각 게이트 라인(11)들에 순차적인 게이트 신호 인가를 가능하게 한다.
도 1에서는, 또한, 데이터 패드(DP)와 접속되어, 데이터 신호를 인가하는 데이터 드라이버(50)와, 상기 게이트 드라이버(40) 및 데이터 드라이버(50)를 제어하는 제어부(60)를 개략적으로 도시하였다.
도시된 도면에서, 상기 데이터 드라이버(50)과 게이트 패드(GP)와 접속되고, 상기 제어부(60)에서 상기 데이터 드라이버(50)를 통해 게이트 패드(GP)로 신호가 인가되는 상태를 도시하였으나, 데이터 드라이버(50)를 거치지 않고, 직접적으로 제어부(60)에서 게이트 전원 전압 신호 및 타이밍 신호를 인가받을 수도 있다.
또한, 외곽 영역을 구체적으로 기술하면, 기판(100)의 일단부에 위치하여 게이트 패드(GP)와 데이터 패드(DP)를 구비한 패드부(PA)와, 상기 게이트 라인들에 게이트 신호를 인가하는 게이트 드라이버(40)로 구분될 수 있다.
상기 게이트 드라이버(40)는 또한, 일측 끝에 위치한 게이트 구동 회로부(GCA)와, 상기 게이트 구동 회로부(GCA)의 일측에 위치한 신호 입력부(SIA)로 구분된다. 상기 전압 인가 라인(14)은 신호 입력부(SIA)의 연결 라인(16)과 접속되어, 상기 게이트 구동 회로(GCA)와 연결된다.
여기서, 상기 데이터 패드(DP)는 상기 데이터 라인(DL)들에 일대 일로 대응하여 구비되며, 상기 게이트 패드(GP)는 상기 데이터 드라이버(50)에 구비된 연결 배선을 통해 상기 제어부(60)와 연결되는 것으로, 게이트 구동에 관련된 타이밍 신호(GSP, GSC, GOE) 및 전압 신호(VGH, VGL, VSS, Vrst)의 인가를 위해 구비되며, 이들 타이밍 신호 및 전압 신호는 이를 게이트 드라이버(40)를 통해 해당 클럭에 맞추어 각 게이트 라인에 쉬프트된 게이트 신호를 인가한다.
상기 게이트 구동회로부(GCA)는 다수의 박막 트랜지스터 및 캐패시터 등의 조합으로 이루어진 다수의 회로 블럭(15)이 구비된다.
또한, 상기 게이트 패드(GP)로부터 인가된 신호들은 전압 인가 라인(14) 및 연결 라인(16)을 통해 게이트 구동회로부(GCA)의 각 회로 블럭(15)에 분배된다.
이하, 구체적으로 본 발명의 박막 트랜지스터 기판의 표시 영역과 GIP 영역 및 패드 영역의 구성을 비교하여 살펴본다.
도 2는 본 발명의 박막 트랜지스터 기판의 일 화소를 나타낸 평면도이며, 도 3은 본 발명의 박막 트랜지스터 기판의 박막 트랜지스터, 데이터 라인, 링크 배선 부위, 게이트 패드, 데이터 패드 영역을 나타낸 단면도이다.
도 2 및 도 3과 같이, 본 발명의 박막 트랜지스터 기판은 기판(100)의 게이트 라인(GL)과 데이터 라인(DL)의 교차부에 형성된 화소 박막 트랜지스터(PTFT), 기판(100)의 화소 영역에 형성되어 화소 박막 트랜지스터(PTFT)와 접속되며, 복수개의 핑거 형상으로 분기된 화소 전극(160) 및 상기 화소 전극(160)과 중첩되어 프린지 전계(fringe field)를 발생시키는 공통 전극(140)을 포함한다.
상기 화소 박막 트랜지스터(PTFT)는 기판(100) 상에 게이트 전극(105)과, 상기 게이트 전극(105) 상을 덮는 게이트 절연막(215)과, 상기 게이트 절연막(215) 상에, 상기 게이트 전극(105)을 덮는 형상의 액티브층(115)과, 상기 액티브층(115) 상에 극 양측과 접속된 소스 전극(120a) 및 드레인 전극(120b)을 포함하여 이루어진다.
한편, 상기 게이트 전극(105)은 게이트 라인(GL)과 일체형으로 형성되거나 혹은 돌출되어 형성될 수 있고, 상기 소스 전극(120a)은 데이터 라인(DL)으로부터 돌출되어 형성된다.
또한, 공통 라인(CL)은 상기 게이트 라인(GL)과 동일층에서 일정 간격 이격되어 평행하게 형성될 수 있으며, 이는 일부 영역을 빼고 기판(100)의 표시 영역(AA)을 덮도록 형성된 공통 전극(140)과 접속된다. 도시된 도면에는 상기 공통 전극(140)이 화소 박막 트랜지스터(PTFT)를 제외한 영역을 덮도록 형성된 점을 나타내나 이에 한하지 않고, 상기 드레인 전극(120b)과 화소 전극(160)과의 콘택을 위해 요구되는 콘택홀(150a)을 위해 필요한 부위만을 제외하고 상기 공통 전극(140)은 전면 형성될 수 있다.
혹은 상기 공통 라인(CL)은 경우에 따라 화소 영역에서 제거될 수 있으며, 이 경우, 공통 전극(140)에 공통 전압 인가는 표시 영역 가장자리에 구비된 공통 라인과 콘택하여 이루어질 수 있다.
도 2의 도면 상의 설명되지 않은 부호 160a는 화소 전극 수평 패턴(160a)으로 분기된 화소 전극(160)과 일체형으로 이들을 연결해주며, 공통 라인(CL)과 중첩되는 것으로 중첩된 부위에서 스토리지 캐패시터가 형성된다.
또한, 도 3과 같이, 상기 게이트 라인(GL)과 데이터 라인(DL)은 게이트 절연막(215)을 사이에 두고 절연될 수 있으며, 상기 화소 박막 트랜지스터(PTFT)와 데이터 라인(DL)을 덮는 무기 절연막 성분의 제 1 층간 절연막(235)이 형성된다.
게이트 배선(GL), 게이트 전극(105) 및 공통 배선(CL)은 Al/Cr, Al/Mo, Al(Nd)/Al, Al(Nd)/Cr, Mo/Al(Nd)/Mo, Cu/Mo, Ti/Al(Nd)/Ti, Mo/Al, Mo/Ti/Al(Nd), Cu 합금/Mo, Cu 합금/Al, Cu 합금/Mo 합금, Cu 합금/Al 합금, Al/Mo 합금, Mo 합금/Al, Al 합금/Mo 합금, Mo 합금/Al 합금, Mo/Al 합금 등과 같은 금속 물질이 이중층 이상 적층된 구조이거나, Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등과 같은 금속 물질의 단일층 구조로 형성된다.
액티브층(115)은 게이트 절연막(215)을 사이에 두고 게이트 전극(105)과 중첩되며, 도시하지는 않았으나, 차례로 적층된 반도체층과 오믹 콘택층을 포함할 수 있다. 오믹 콘택층은 소스, 드레인 전극(120a, 120b)과 액티브층 사이의 전기 접촉 저항을 감소시키는 역할을 하며, 오믹 콘택층이 선택적으로 제거되어 액티브층이 노출되며, 오믹 콘택층이 제거된 영역이 채널 영역으로 정의된다. 그리고, 상기 액티브층(115)은 폴리실리콘, IGZO(Indium-Galium zinc Oxide) 계열의 산화물 반도체로 이루어질 수 있다.
소스 전극(120a)은 데이터 배선(DL)과 접속되어 데이터 배선(DL)의 데이터 신호를 공급받는다. 드레인 전극(120b)은 액티브층(115)의 채널 영역을 사이에 두고 소스 전극(120a)과 마주하도록 형성되어 데이터 배선(DL)의 데이터 신호를 화소 전극(160a)에 공급한다. 또한, 경우에 따라, 상기 액티브층(115)의 채널 영역을 보호하기 위해 상기 액티브층(115)의 채널 영역 상에 에치 스토퍼(미도시)가 형성되어, 상기 소스 전극(120a) 및 드레인 전극(120b)을 형성시 식각액이 액티브층(115)의 채널 영역으로 들어가는 것을 방지한다.
그리고, 상기와 같은 화소 박막 트랜지스터(PTFT)를 덮도록 제 1 층간 절연막(235)이 형성된다. 제 1 층간 절연막(235)은 SiNx, SiOx 등과 같은 무기 절연 물질로 형성된다. 그리고, 상기 제 1 층간 절연막(235) 상에는 유기 절연막(237)이 형성된다.
상기 유기 절연막(237)은 표면의 평탄화가 가능하도록 충분한 두께로 형성되는 것으로, 하부의 제 1 층간 절연막(235)이 약 500~4000Å의 얇은 두께로 형성되는데 반해 1㎛ 내지 4㎛의 두께로 형성된다.
도 3을 참조하여, 게이트 링크 영역(G-link)의 단면을 살펴보면, 전압 인가 라인(255)이 게이트 전극(105)과 동일층에 위치하며, 그 상부를 게이트 절연막(215)과, 제 1 층간 절연막(235) 및 제 2 층간 절연막(243)이 덮는다. 이러한 절연막들은 무기막들이며, 경우에 따라, 게이트 링크 영역의 일부에 상기 제 층간 절연막(235)과 제 2 층간 절연막(243)간의 층간에 유기 절연막(237)이 의도적으로 도포되거나 일부 두께로 남아있을 수 있다.
그리고, 게이트 패드(GP) 부위는, 기판(100) 상에, 상기 게이트 라인(GL)과 동일층의 제 1 게이트 패드 패턴(265)과, 상기 제 1 게이트 패드 패턴(265) 상에 형성된 게이트 절연막(215)과, 상기 게이트 절연막(215) 내 구비된 제 1 게이트 패드홀을 통해 노출되며, 상기 데이터 라인(DL)과 동일층에 위치한 제 1 게이트 패드 패턴(265)과 접속되는 제 2 게이트 패드 패턴(267)과, 상기 제 1, 제 2 층간 절연막(235, 243) 내 구비된 제 2 게이트 패드 홀을 통해 노출된 제 2 게이트 패드 패턴(267)과 접속되는 제 1 투명 전극 패턴(260)을 포함한다.
데이터 패드(DP) 역시 게이트 패드(GP)와 동일 형태로, 기판(100) 상에, 상기 게이트 라인(GL)과 동일층의 제 1 데이터 패드 패턴(275)과, 상기 제 1 데이터 패드 패턴(275) 상에 형성된 게이트 절연막(215)과, 상기 게이트 절연막(215) 내 구비된 제 1 데이터 패드홀을 통해 노출되며, 상기 데이터 라인(DL)과 동일층에 위치한 제 1 데이터 패드 패턴(275)과 접속되는 제 2 데이터 패드 패턴(277)과, 상기 제 1, 제 2 층간 절연막(235, 243) 내 구비된 제 2 데이터 패드 홀을 통해 노출된 제 2 데이터 패드 패턴(277)과 접속되는 제 2 투명 전극 패턴(261)을 포함한다.
상기 데이터 패드(DP)는 도시된 바와 같이, 게이트 패드(GP)와 동일 형태일 수도 있고, 혹은 가장 하측의 제1 데이터 패드 패턴(275)을 생략하여 형성될 수도 있다. 그리고, 상기 데이터 패드(DP)는 상기 제 2 데이터 패드 패턴(275)이 데이터 라인(DL)의 일측과 일체형으로 연결되어, 전기적으로 연결된다.
한편, 상기 제 1, 제 2 투명 전극 패턴(260, 261)이 게이트 패드(GP) 및 데이터 패드(DP)의 최상부에 위치하며, 데이터 드라이버(50)와 접속되어, 제어부(60)로부터 게이트 라인 구동 또는 데이터 라인에 관련된 클럭 신호 및 전압 신호를 인가받는다.
상술한 박막 트랜지스터 기판의 화소 예는 도 1의 직사각형의 화소를 화소 중심에서 꺽은 지그재그 타입으로 변경한 예를 나타낸 것이며, 이는 시야각 보상을 위해 고려된 것이다. 이러한 화소 형태 변경은 당업자라면 용이하게 고려할 수 있는 수준이며, 화소의 형상이 변경되었을 뿐 실질적으로 게이트 드라이버로서 GIP 영역은 도 1과 동일 기능 및 동일 구성을 갖는다.
도 4는 본 발명의 제 1 실시예에 따른 박막 트랜지스터 기판의 GIP 영역의 일 박막 트랜지스터의 평면도이며, 도 5는 도 4의 I~I' 선상의 단면도이다.
도 4 및 도 5와 같이, 제 1 실시예에 따라 GIP 영역에 형성된 GIP 박막 트랜지스터는, 기판(100) 상에 소정 부위에 게이트 전극(211)과, 상기 게이트 전극(211)을 덮는 게이트 절연막(215)과, 상기 게이트 절연막(215) 상에, 상기 게이트 전극(211)과 중첩된 액티브층(221)과, 상기 액티브층(221) 상에 서로 이격되어 액티브층(221) 양측에 접속된 소스 전극(231) 및 드레인 전극(232)을 포함한다.
그리고, 상기 GIP 박막 트랜지스터를 덮는 제 1 층간 절연막(235), 유기 절연막(237)이 위치하여, 상기 유기 절연막(237) 상에, 상기 GIP 박막 트랜지스터와 중첩된 정전기 방지 패턴(241)이 구비된다.
상기 정전기 방지 패턴(241)은 도 3의 단면도의 공통 전극(140)과 동일 공정에서 형성되는 것으로, ITO(Indium Tin Oxide), IZO(Indium Zince Oxide), ITZO(Indium Tin Zinc Oxide), TO(Tin Oxide) 등의 투명한 산화 전극으로 이루어지며, 도시된 바와 같이, 공통 전극(140)과 동일층에 구비될 수도 있고, 혹은 제 2 층간 절연막(243) 상의 위치하는 화소 전극(160)과 동일층에 구비될 수도 있다. 따라서, 공정 상 정전기 방지 패턴(241)을 형성하기 위한 공정이 추가되지 않아, 마스크 수를 늘리지 않고, 정전기 방지 기능이 가능하다.
상기 정전기 방지 패턴(241)은 GIP 박막 트랜지스터를 충분히 커버할 수 있는 정도로 형성되며, 도 1의 구동회로부(GCA) 뿐만 아니라 신호 입력부(SIA)까지 확장되어 구비될 수 있다.
도 6은 본 발명의 제 2 실시예에 따른 박막 트랜지스터 기판의 GIP 영역의 일 박막 트랜지스터의 평면도이며, 도 7은 도 6의 Ⅱ~Ⅱ' 선상의 단면도이다.
도 6 및 도 7과 같이, 본 발명의 제 2 실시예에 따른 GIP 영역에 형성된 GIP 박막 트랜지스터는, 기판(100) 상에 소정 부위에 게이트 전극(311)과, 상기 게이트 전극(311)을 덮는 게이트 절연막(315)과, 상기 게이트 절연막(315) 상에, 상기 게이트 전극(311)과 중첩된 액티브층(321)과, 상기 액티브층(321)의 채널 영역에 위치한 에치 스토퍼(351)와, 상기 에치 스토퍼 양측으로 서로 이격되어 상기 액티브층(221) 상에 접속된 소스 전극(331) 및 드레인 전극(332)을 포함한다.
여기서, 도 6의 351a은 에치 스토퍼가 형성되지 않은 에치 스토퍼 홀을 의미하는 것으로, 소스 전극(331)과 액티브층(321)간의 접속 영역과 드레인 전극(332)과 액티브층(321)간의 접속 영역을 제외한 나머지 영역에 전체 형성되는 경우 상기 에치 스토퍼 홀(351a) 외에 영역에 에치 스토퍼(351)가 구비될 수도 있음을 나타낸다.
경우에 따라, 도 7과 같이, 상기 에치 스토퍼(351)는 상기 소스 전극(331)과 드레인 전극(332) 사이의 액티브층(321)의 채널 영역 상부에만 섬상으로 형성될 수도 있다. 어느 경우나 상기 에치 스토퍼(351)는 상기 소스 전극(331) 및 드레인(332)을 패터닝하는 식각 과정에서 식각액에 채널 영역이 손상됨을 방지하기 위하여 구조절으로 구비되는 것으로, 상기 소스 전극 및 드레인 전극 패터닝에 이용되는 식각액에 대해 내성을 갖는 절연막 성분으로 이루어진다.
그리고, 상기 GIP 박막 트랜지스터를 덮는 제 1 층간 절연막(235), 유기 절연막(237)이 위치하여, 상기 유기 절연막(237) 상에, 상기 GIP 박막 트랜지스터와 중첩된 정전기 방지 패턴(241)이 구비된다.
이 경우, 상기 제 1 층간 절연막(235) 및 유기 절연막(237) 중 어느 하나의 층은 삭제될 수 있고, 또는 어느 층이 일부 두께 제거되어 있을 수도 있다.
상기 정전기 방지 패턴(241)과 상기 GIP 박막 트랜지스터 사이는 서로 절연 관계로, 이러한 절연 조건을 만족할 수 있는 어느 하나의 절연막만이 구비될 수도 있다.
도 8은 본 발명의 박막 트랜지스터 기판의 정전기 방지 패턴과 하부 금속 라인과의 콘택을 나타낸 평면도이다.
도 8은, 게이트 드라이버(40)의 신호 입력부(SIA) 또는 상기 신호 입력부(SIA)로 신호를 인가하는 전압 인가 라인(411, 422)을 나타낸 것으로, 상기 전압 인가 라인(411, 422)은 게이트 구동회로부(도 1의 GCA의 15)에서 연장되어 신호 입력부(SIA) 혹은 패드 영역(PA)과 신호 입력부(SIA) 사이의 링크 배선으로 형성될 수 있다.
본 발명의 정전기 방지 패턴(425)은 앞서 제 1, 제 2 실시예에서 설명한 바와 같이, 게이트 구동회로부(GCA)의 GIP 박막 트랜지스터를 덮을 뿐 아니라 상기 전압 인가 라인(411, 422)을 덮으며, 이 중 일 라인(422)과 콘택(CNT)을 갖는 형상을 나타낸다.
그리고, 상기 전압 인가 라인은, 게이트 하이 전압 라인, 게이트 로우 전압 라인 및 리셋 전압 라인을 포함할 수 있고, 이 중 상기 정전기 방지 패턴과 접속되는 상기 전압 인가 라인은 게이트 로우 전압 라인(422) 또는 리셋 전압 라인(411)일 수 있다. 상기 게이트 로우 전압 라인(422) 또는 리셋 전압 라인(411)은 그라운드되거나 혹은 0V 에 가까운 DC 전압 값을 인가하는 것으로, 정전기가 발생하여 정전기 방지 패턴(421)으로 들어오더라도 이를 안정적으로 방전시킬 수 있다.
한편, 도 8에서 설명하지 않은 부호 431은 소스 전극 및 드레인 전극과 동일층에 형성되는 라인으로, 상기 게이트 로우 전압 라인(422) 및 상기 정전기 방지 패턴(425)의 전기적인 콘택(CNT)을 구비하기 위해 GIP 박막 트랜지스터로부터 연장되어 콘택(CON) 영역과 일부 오버랩하도록 들어올 수 있다.
즉, 본 발명의 박막 트랜지스터 기판은, GIP 영역에 GIP 박막 트랜지스터를 덮는 정전기 방지 패턴(도 4내지 도 8의 241, 341 또는 424)을 구비하고, 상기 정전기 방지 패턴(425)을 전압 인가 라인(422 또는 411)과 접속시켜, 박막 트랜지스터 어레이 기판의 제조 공정 또는 셀 공정 중에 정전기가 발생할 경우, 정전기를 상기 정전기 방지 패턴을 통해 전압 인가 라인으로 전달하여 방전시켜, 정전기에 주로 취약할 수 있는 GIP 영역에서, 정전기에 의한 박막 트랜지스터 및 라인 손상을 방지할 수 있다.
결과적으로, GIP 영역의 소자 및 배선을 보호하여 박막 트랜지스터 기판 또는 이를 이용한 표시 장치의 수율을 향상시킬 수 있다.
또한, 상기 게이트 드라이버는 상기 게이트 패드로부터 상기 전압 인가 라인이 연장되어 지나가는 신호입력부 및 상기 복수개의 GIP 트랜지스터를 가지며 상기 게이트 라인들의 일단과 접속되는 게이트 구동회로부로 구분되며, 상기 정전기 방지패턴은 상기 신호 입력부와 게이트 구동회로부를 함께 덮을 수 있다.
한편, 상술한 박막 트랜지스터 기판은 데이터 패드와 연결된 데이터 드라이버와, 상기 게이트 드라이버 및 데이터 드라이버에 구동 신호 및 타이밍 신호를 공급하는 제어부와 연결되어, 표시 장치의 구동 기판으로 이용될 수 있다.
상술한 박막 트랜지스터 기판은, 상술한 GIP 구조를 기판 내에 실장하고, 도 1과 같이, 데이터 드라이버 및 제어부를 더하여 표시 장치에 적용할 수 있다.
본 발명의 박막 트랜지스터 기판은, 여러 형태의 표시 장치에 적용될 수 있는 것으로, 간단한 예로 액정 표시 장치와 유기 발광 표시 장치를 고려할 수 있다.
예를 들어, 구현하고자 하는 표시 장치가 액정 표시 장치일 때, 상술한 박막 트랜지스터 기판에 표시 영역에 컬러 필터 어레이를 포함하여 대향되는 대향 기판과, 상기 박막 트랜지스터 기판과 대향 기판의 표시 영역에 액정층을 채워 액정 표시 장치로 구현할 수 있다. 도 2에 도시된 예는 프린지 필드를 이용한 방식을 나타내지만, 이에 한하지 않고, 경우에 따라 박막 트랜지스터 기판의 각 화소에 개별 화소 전극이, 이에 대향하는 기판 상에 공통 전극이 전면 형성된 구조에도 이를 적용할 수 있을 것이다. 이 경우, 정전기 방지 패턴은 박막 트랜지스터 기판에 구비되므로, 화소 전극과 동일층에 형성될 것이다.
혹은 상기 박막 트랜지스터 기판의 각 박막 트랜지스터와 접속된 유기 발광 다이오드와, 표시 영역을 덮는 보호 기재를 더해 유기 발광 표시 장치로도 구현할 수도 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
AA: 표시 영역 PA: 패드 영역
GP: 게이트 패드 DP: 데이터 패드
SIA: 신호입력부 GCA: 게이트구동회로부
13: 화소 14: 링크 배선
15: 회로 블럭 40: 게이트 드라이버
50: 데이터 드라이버 60: 제어부
100: 기판 105: 게이트 전극
115: 액티브층 120a: 소스 전극
120b:드레인 전극 140: 공통 전극
150a: 콘택홀 160: 화소 전극
211, 311: 게이트 전극 215: 게이트 절연막
231, 331: 소스 전극 232, 332: 드레인 전극
221, 321: 액티브층 235: 제 1 층간 절연막
237: 유기 절연막 241, 341, 425: 정전기 방지 패턴
243, 343: 제 2 층간 절연막 411: 리셋 전압 라인
422: 게이트 로우 전압 라인

Claims (8)

  1. 표시 영역과 주변의 외곽 영역으로 구분된 기판;
    상기 표시 영역에, 서로 교차하여 화소를 정의하는 복수개의 게이트 라인 및 데이터 라인과, 상기 게이트 라인들과 데이터 라인들의 각 교차점에 위치한 화소 트랜지스터;
    상기 외곽 영역에 실장되어, 복수개의 GIP 트랜지스터를 포함하여 상기 게이트 라인들과 연결된 게이트 드라이버;
    상기 게이트 드라이버와 연결된 게이트 패드;
    상기 게이트 패드와 상기 게이트 드라이버 사이의 전압 인가 라인;
    상기 데이터 라인들과 각각 연결된 데이터 패드;
    상기 화소 트랜지스터와 GIP 트랜지스터들을 덮도록 상기 기판 상에 형성된 절연막; 및
    상기 GIP 트랜지스터와 중첩하여 상기 절연막 상에 위치하며, 연장된 일측이 상기 전압 인가 라인과 접속된 정전기 방지 패턴을 포함하여 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
  2. 제 1항에 있어서,
    상기 정전기 방지 패턴은 투명 전극으로 이루어진 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제 1항에 있어서,
    상기 전압 인가 라인은, 게이트 하이 전압 라인, 게이트 로우 전압 라인 및 리셋 전압 라인을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제 3항에 있어서,
    상기 정전기 방지 패턴과 접속되는 상기 전압 인가 라인은 게이트 로우 전압 라인 또는 리셋 전압 라인인 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제 1항에 있어서,
    상기 게이트 드라이버는 상기 게이트 패드로부터 상기 전압 인가 라인이 연장되어 지나가는 신호입력부 및 상기 복수개의 GIP 트랜지스터를 가지며 상기 게이트 라인들의 일단과 접속되는 게이트 구동회로부로 구분되며,
    상기 정전기 방지패턴은 상기 신호 입력부와 게이트 구동회로부를 함께 덮는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 제 1항에 있어서,
    상기 화소에 투명한 화소 전극을 더 포함하며,
    상기 정전기 방지 패턴은 상기 화소 전극과 동일층에 동일 재료로 구비된 것을 특징으로 하는 박막 트랜지스터 기판.
  7. 제 1항에 있어서,
    상기 화소에 투명한 화소 전극과, 상기 화소 전극과 다른 층에 상기 표시 영역을 덮는 투명한 공통 전극을 더 포함하며,
    상기 정전기 방지 패턴은 상기 화소 전극 또는 공통 전극과 동일층에 동일 재료로 구비된 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 표시 영역과 주변의 외곽 영역으로 구분된 기판;
    상기 표시 영역에, 서로 교차하여 화소를 정의하는 복수개의 게이트 라인 및 데이터 라인과, 상기 게이트 라인들과 데이터 라인들의 각 교차점에 위치한 화소 트랜지스터;
    상기 외곽 영역에 실장되어, 복수개의 GIP 트랜지스터를 포함하여 상기 게이트 라인들과 연결된 게이트 드라이버;
    상기 게이트 드라이버와 연결된 게이트 패드;
    상기 게이트 패드와 상기 게이트 드라이버 사이의 전압 인가 라인;
    상기 데이터 라인들과 각각 연결된 데이터 패드;
    상기 화소 트랜지스터와 GIP 트랜지스터들을 덮도록 상기 기판 상에 형성된 절연막;
    상기 GIP 트랜지스터와 중첩하여 상기 절연막 상에 위치하며, 연장된 일측이 상기 전압 인가 라인과 접속된 정전기 방지 패턴;
    상기 데이터 패드들과 연결되어, 데이터 신호를 인가하는 데이터 드라이버; 및
    상기 게이트 드라이버 및 데이터 드라이버를 제어하는 제어부를 포함하여 이루어진 것을 특징으로 하는 표시 장치.
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* Cited by examiner, † Cited by third party
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