KR20160080649A - Algorithmic analog-to-digital converter for scaling conversion time and conversion method thereof - Google Patents
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Abstract
Description
본 발명은 아날로그 디지털 변환기(Analog-to-Digital Converter, ADC) 기술에 관한 것으로, 특히 차분 신호의 증폭을 처리하는 소자를 공유하여 파이프라인(pipleline) 처리를 수행하는 알고리즘(algorithmic) 아날로그 디지털 변환기에 관한 것이다.The present invention relates to an analog-to-digital converter (ADC) technique, and more particularly to an algorithmic analog-to-digital converter .
최근 CMOS 공정 기술의 발달은 작은 면적, 저 전력 그리고 고속 동작이 가능한 디지털 회로의 구현을 가능하게 하고 있으며 아울러 다양하고 복잡한 신호처리가 디지털 영역에서 가능하게 하고 있다. 그러나 낮은 전원 전압과 스케일링된 디바이스의 특성 저하 등으로 인해 아날로그 회로는 설계가 더욱 어려워지고 있으며 디지털 회로에 비해 상대적으로 큰 면적과 소비전력을 필요로 하고 있다.Recent advances in CMOS process technology enable the realization of digital circuits capable of small area, low power and high speed operation, as well as enabling various complex signal processing in the digital domain. However, due to low supply voltages and degraded characteristics of the scaled device, analog circuits are becoming more difficult to design and require a relatively large area and power consumption compared to digital circuits.
따라서 공정 기술 발달에 따른 장점을 극대화하기 위하여 시스템 내부에서는 모든 신호를 디지털로 변환하여 처리하게 되었으며, 이를 위해 외부의 아날로그 입력 신호를 디지털 신호로 변환시켜주는 ADC의 역할이 매우 중요하게 되었다. 특히 통신 기술 및 HD(High-Definition), UHD(Ultra High-Definition) 등과 같은 디스플레이 기술의 발달은 고성능 멀티미디어 영상 시스템의 발전을 가속시키고 있으며, 요구되는 인터페이스 구현을 위해 12 비트 이상의 고해상도와 고속 동작이 가능한 파이프라인 ADC 설계 기술 확보가 중요한 문제로 대두되고 있다.Therefore, in order to maximize the advantages of process technology, all signals are converted into digital signals in the system, and the role of ADC that converts external analog input signal to digital signal becomes very important. In particular, the development of display technology such as communication technology, high-definition (HD) and ultra high-definition (UHD) accelerates the development of high-performance multimedia video systems. Possible pipeline ADC design technology is becoming an important issue.
이하의 선행기술문헌에는 알고리즘 아날로그 디지털 변환기 분야의 기본 개요와 성능 향상을 도모하는 기술적 수단에 대해 소개하고 있다.The following prior art documents provide a basic overview of the algorithm analog-to-digital converter field and the technical means of improving performance.
본 발명이 해결하고자 하는 기술적 과제는, 증폭 소자를 공유하는 종래의 알고리즘 ADC에서 최초 사이클의 정착 요구 조건에 의해 증폭기의 성능이 결정되며 각 사이클이 일정하고 동일한 클록 주기를 가짐으로써 변환 과정에서 불필요한 시간과 자원의 낭비가 존재하는 한계를 극복하고, 변환에 사용되는 커패시터의 크기 역시 고정됨에 따라 전체 변환 시간의 효율 극대화가 유도되지 못하는 문제를 해소하고자 한다.SUMMARY OF THE INVENTION It is an object of the present invention to overcome the problems described above by providing a conventional algorithm ADC sharing an amplification element, in which the performance of an amplifier is determined according to a fixing requirement of an initial cycle and each cycle has a constant and identical clock period, And the waste of resources is overcome, and the size of the capacitor used for conversion is also fixed, thereby solving the problem that the efficiency of the entire conversion time is not induced.
상기 기술적 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 알고리즘(algorithmic) 아날로그 디지털 변환기는, 입력 신호로부터 선택된 아날로그 신호를 디지털 신호로 변환하는 플래시(flash) ADC(analog-to-digital converter); 및 복수 개의 DAC(digital-to-analogue converter), 감산기 및 증폭기로 구성되어, 상기 플래시 ADC으로부터 출력되는 디지털 신호를 아날로그 신호로 변환하고, 입력 신호와 상기 변환된 아날로그 신호와의 차이를 증폭하여 잔류 전압을 생성하는 MDAC(multiplying digital-to-analog converter);을 포함하며, 상기 MDAC을 통해 잔류 전압을 생성하는 사이클(cycle)을 소정 횟수만큼 반복함으로써 출력 신호를 생성하되, 상기 사이클의 반복 횟수에 따라 변환 시간(conversion time) 및 변환에 사용되는 커패시터의 크기를 동시에 점진적으로 감소시킨다.According to an aspect of the present invention, there is provided an algorithmic analog-to-digital converter including a flash ADC (analog-to-digital converter) for converting an analog signal selected from an input signal into a digital signal, ; And a plurality of digital-to-analog converters (DACs), a subtractor and an amplifier, and converts the digital signal output from the flash ADC into an analog signal, amplifies a difference between the input signal and the converted analog signal, And generating an output signal by repeating a cycle of generating a residual voltage through the MDAC a predetermined number of times, wherein the number of repetitions of the cycle And simultaneously gradually reduces the conversion time and the size of the capacitor used for the conversion.
일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환기에서, 상기 MDAC은, 사이클을 반복할수록 상기 증폭기의 동작 시간을 점진적으로 감소시킨다. 또한, 상기 MDAC은, 각각의 사이클마다 MSB(most significant bit)에 대한 변환이 완료된 후 상기 증폭기의 동작 시간을 정착 시간(settling time)의 최소 요구값까지 감소시킬 수 있다.In the algorithmic analog to digital converter according to one embodiment, the MDAC gradually decreases the operating time of the amplifier as the cycle repeats. In addition, the MDAC may reduce the operation time of the amplifier to a minimum required value of the settling time after the conversion for the MSB (most significant bit) is completed for each cycle.
한편, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환기에서, 상기 복수 개의 DAC은, 각각 크기가 서로 다른 복수 개의 샘플링 커패시터 배열(sampling capacitor array)로 구성된다.Meanwhile, in the algorithm analog-to-digital converter according to an exemplary embodiment, the plurality of DACs include a plurality of sampling capacitor arrays each having a different size.
또한, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환기에서, 상기 MDAC은, 사이클을 반복할수록 상기 복수 개의 샘플링 커패시터 배열 중 상대적으로 더 작은 크기의 커패시터 배열을 배치하여 변환을 수행할 수 있다.Also, in the algorithm analog-to-digital converter according to an exemplary embodiment, the MDAC can perform a conversion by arranging a capacitor array having a relatively smaller size among the plurality of sampling capacitor arrays as the cycle is repeated.
또한, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환기에서, 상기 MDAC은, 사이클을 반복할수록 사이클마다 요구되는 정착 시간의 감소에 따라 상기 정착 시간에 비례하여 감소된 크기의 샘플링 커패시터 배열을 선택할 수 있다.Further, in the algorithmic analog to digital converter according to one embodiment, the MDAC can select a sampling capacitor array of a reduced size proportional to the fusing time in accordance with the reduction of the fusing time required for each cycle as the cycle is repeated.
또한, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환기에서, 상기 커패시터의 크기는 잡음(noise) 및 비트 정확도(bit accuracy)에 반비례하며, 상기 MDAC은 사이클을 반복할수록 사이클마다 요구되는 비트 정확도의 감소에 따라 감소된 크기의 샘플링 커패시터 배열을 선택할 수 있다.Also, in the algorithmic analog-to-digital converter according to one embodiment, the size of the capacitor is inversely proportional to noise and bit accuracy, and the MDAC repeats the cycle to reduce the bit accuracy required per cycle A sampling capacitor array of reduced size can then be selected.
상기 기술적 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 복수 개의 DAC(digital-to-analogue converter), 감산기 및 증폭기로 구성되는 MDAC(multiplying digital-to-analog converter)을 구비하는 알고리즘(algorithmic) 아날로그 디지털 변환기가 신호를 변환하는 방법은, 플래시(flash) ADC(analog-to-digital converter)를 이용하여 입력 신호로부터 선택된 아날로그 신호를 디지털 신호로 변환하는 단계; 복수 개의 DAC(digital-to-analogue converter)을 이용하여 상기 플래시 ADC으로부터 출력되는 디지털 신호를 아날로그 신호로 변환하는 단계; 감산기를 이용하여 입력 신호와 상기 변환된 아날로그 신호와의 차이를 산출하고, 증폭기를 이용하여 상기 산출된 차이를 증폭하여 잔류 전압을 생성하는 단계; 및 상기 MDAC을 통해 잔류 전압을 생성하는 사이클(cycle)을 소정 횟수만큼 반복함으로써 출력 신호를 생성하되, 상기 사이클의 반복 횟수에 따라 변환 시간(conversion time) 및 변환에 사용되는 커패시터의 크기를 동시에 점진적으로 감소시키는 단계;를 포함한다.According to an aspect of the present invention, there is provided an apparatus and method for performing an algorithmic algorithm including a plurality of digital-to-analog converters (DAC), a multiplying digital-to-analog converter (MDAC) ) A method of converting an analog to digital converter signal comprises: converting a selected analog signal from an input signal to a digital signal using a flash ADC (analog-to-digital converter); Converting a digital signal output from the flash ADC to an analog signal using a plurality of digital-to-analog converters (DAC); Calculating a difference between the input signal and the converted analog signal using a subtractor, and amplifying the calculated difference using an amplifier to generate a residual voltage; And generating an output signal by repeating a cycle of generating a residual voltage through the MDAC a predetermined number of times, wherein a conversion time and a size of a capacitor used for conversion are gradually To < / RTI >
일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환 방법에서, 상기 MDAC은, 사이클을 반복할수록 상기 증폭기의 동작 시간을 점진적으로 감소시킨다. 또한, 상기 MDAC은, 각각의 사이클마다 MSB(most significant bit)에 대한 변환이 완료된 후 상기 증폭기의 동작 시간을 정착 시간(settling time)의 최소 요구값까지 감소시킬 수 있다.In the algorithm analog to digital conversion method according to an embodiment, the MDAC gradually decreases the operation time of the amplifier as the cycle is repeated. In addition, the MDAC may reduce the operation time of the amplifier to a minimum required value of the settling time after the conversion for the MSB (most significant bit) is completed for each cycle.
한편, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환 방법에서, 상기 복수 개의 DAC은, 각각 크기가 서로 다른 복수 개의 샘플링 커패시터 배열(sampling capacitor array)로 구성된다.Meanwhile, in the algorithm analog-to-digital conversion method according to an embodiment, the plurality of DACs are formed of a plurality of sampling capacitor arrays each having a different size.
또한, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환 방법에서, 상기 MDAC은, 사이클을 반복할수록 상기 복수 개의 샘플링 커패시터 배열 중 상대적으로 더 작은 크기의 커패시터 배열을 배치하여 변환을 수행할 수 있다.Also, in the algorithm analog-digital conversion method according to an exemplary embodiment, the MDAC can perform a conversion by arranging a relatively smaller-sized capacitor array among the plurality of sampling capacitor arrays as the cycle repeats.
또한, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환 방법에서, 상기 MDAC은, 사이클을 반복할수록 사이클마다 요구되는 정착 시간의 감소에 따라 상기 정착 시간에 비례하여 감소된 크기의 샘플링 커패시터 배열을 선택할 수 있다.Further, in the algorithm analog-digital conversion method according to an embodiment, the MDAC can select a sampling capacitor array of a reduced size proportional to the fusing time in accordance with the reduction of the fusing time required for each cycle as the cycle is repeated .
또한, 일 실시예에 따른 상기 알고리즘 아날로그 디지털 변환 방법에서, 상기 커패시터의 크기는 잡음(noise) 및 비트 정확도(bit accuracy)에 반비례하며, 상기 MDAC은 사이클을 반복할수록 사이클마다 요구되는 비트 정확도의 감소에 따라 감소된 크기의 샘플링 커패시터 배열을 선택할 수 있다.Further, in the algorithm analog-to-digital conversion method according to an embodiment, the size of the capacitor is inversely proportional to noise and bit accuracy, and the MDAC decreases the bit accuracy required per cycle as the cycle is repeated A sampling capacitor array of a reduced size can be selected according to the sampling frequency.
본 발명의 실시예들은, 파이프라인 처리 과정의 뒷쪽 사이클로 진행할수록 증폭기가 동작하는 시간을 감소시킴으로써 동일한 변환 속도 조건에서 소비되는 전력을 감소시킬 수 있을 뿐만 아니라, 사이클이 진행될수록 완화되는 잡음과 소자 정합 조건에 따라 각 사이클마다 사이즈가 스케일링되는 개별적인 커패시터 배열을 사용함으로써 증폭기의 동작 효율을 극대화할 수 있다.Embodiments of the present invention not only can reduce the power consumed under the same conversion rate conditions by reducing the time that the amplifier is operated as it progresses to the backward cycle of the pipeline processing process, By using individual capacitor arrays whose size is scaled per cycle according to the conditions, the operation efficiency of the amplifier can be maximized.
도 1은 알고리즘 아날로그 디지털 변환기의 동작 원리를 설명하기 위한 블록도이다.
도 2는 알고리즘 아날로그 디지털 변환기에서 각각의 사이클(cycle)이 필요로 하는 정확도 요구 조건(accuracy requirement)을 설명하기 위한 도면이다.
도 3은 알고리즘 아날로그 디지털 변환기에서 사이클의 반복에 따라 최소로요구되는 정착 시간(settling time)의 변화와 전체 변환 시간을 단축하는 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 변환 시간이 스케일링되는 알고리즘 아날로그 디지털 변환기를 도시한 블록도이다.
도 5는 본 발명의 일 실시예에 따른 도 4의 알고리즘 아날로그 디지털 변환기의 구조 및 그에 따른 타이밍도를 예시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 도 5의 알고리즘 아날로그 디지털 변환기에서 MDAC의 구조를 보다 구체적으로 도시한 도면이다.
도 7은 본 발명의 일 실시예에 따른 변환 시간이 스케일링되는 알고리즘 아날로그 디지털 변환 방법을 도시한 흐름도이다.1 is a block diagram for explaining the operation principle of an algorithm analog-to-digital converter.
FIG. 2 is a diagram for explaining an accuracy requirement required for each cycle in an algorithm analog-to-digital converter. FIG.
Fig. 3 is a diagram for explaining a method for shortening the minimum settling time change and the total conversion time according to repetition of cycles in an algorithm analog-to-digital converter.
4 is a block diagram illustrating an algorithm analog-to-digital converter in which the conversion time is scaled according to an embodiment of the present invention.
FIG. 5 is a diagram illustrating a structure and an associated timing diagram of the algorithm analog-to-digital converter of FIG. 4 according to an embodiment of the present invention.
6 is a diagram illustrating the structure of the MDAC in the analog-to-digital converter of FIG. 5 according to an exemplary embodiment of the present invention.
7 is a flow chart illustrating an algorithm analog to digital conversion method in which the conversion time is scaled according to an embodiment of the present invention.
본 발명의 실시예들을 설명하기에 앞서, 알고리즘 아날로그 디지털 변환기의 특징과 그 기술적 약점을 소개한 후, 이를 해결하기 위해 본 발명의 실시예들이 채택하고 있는 기술적 수단을 도면을 참조하여 순차적으로 제시하도록 한다. 다만, 하기의 설명 및 첨부된 도면에서 본 발명의 요지를 흐릴 수 있는 공지 기능 또는 구성에 대한 상세한 설명은 생략한다. 또한, 도면 전체에 걸쳐 동일한 구성 요소들은 가능한 한 동일한 도면 부호로 나타내고 있음에 유의하여야 한다. Prior to describing the embodiments of the present invention, the characteristics of the analog-to-digital converter and its technical weaknesses are introduced, and technical solutions employed by the embodiments of the present invention to solve the problems are sequentially presented with reference to the drawings do. In the following description and the accompanying drawings, detailed description of well-known functions or constructions that may obscure the subject matter of the present invention will be omitted. It should be noted that the same constituent elements are denoted by the same reference numerals as possible throughout the drawings.
영상 신호를 예를 들어, 이미지 시스템에서 영상 신호를 처리하기 위해서는 미세한 아날로그 신호를 잡음에 둔감한 디지털 신호로 변환시켜 주어야 하는 바, 이러한 아날로그 신호의 디지털 신호로의 변환은 ADC에 의해 수행된다. 센서에서 출력되는 영상 정보는 아주 미세하기 때문에 작은 신호를 구별할 수 있는 고해상도의 ADC가 필요하다. 이와 같은 이미지 시스템뿐만 아니라 이동통신, ADSL(asynchronous digital subscriber loop), IMT-2000, 디지털 캠코더, HDTV 등 통신 및 영상처리 응용 시스템에서도 12비트에서 14비트 수준의 높은 해상도와 수십 MHz 수준의 높은 샘플링 속도를 가지는 고성능의 ADC가 요구되고 있다.For example, in order to process a video signal in an image system, it is necessary to convert a fine analog signal into a noise-insensitive digital signal, and conversion of the analog signal into a digital signal is performed by the ADC. Since the image information output from the sensor is very fine, a high-resolution ADC that can distinguish small signals is needed. In communication and image processing application systems such as mobile communication, asynchronous digital subscriber loop (ADSL), IMT-2000, digital camcorder and HDTV as well as such image system, high resolution of 12 bit to 14 bit level and high sampling rate A high-performance ADC having a high performance is required.
특히, 산업계에서 활용되고 있는 다양한 ADC 구조 중에서 칩면적과 전력소모를 최적화하기 위해 알고리즘 ADC(Algorithmic Analog-to-Digital Converter)가 널리 사용되고 있다.Algorithm ADC (Algorithmic Analog-to-Digital Converter) is widely used to optimize chip area and power consumption among various ADC structures used in industry.
도 1은 알고리즘 아날로그 디지털 변환기의 동작 원리를 설명하기 위한 블록도로서, 그 동작을 간략히 소개하면 다음과 같다.FIG. 1 is a block diagram for explaining the operation principle of an algorithm analog-to-digital converter, and its operation will be briefly described as follows.
처음 신호가 입력되면 입력 전압은 S/H(Sample and Hold) 회로(110)를 통해 샘플링 및 홀딩된다. 내부의 부(sub)-ADC(120)는 S/H 회로(110)를 통해 홀딩된 입력 신호를 디지털 신호로 변환하고, 이 신호는 다시 DAC(130)을 통해 아날로그 신호로 변환된다. S/H 회로(110)를 통해 출력된 신호와 DAC(130)를 통해 변환된 아날로그 신호의 차이는 감산기(140)를 통해 차분 신호를 생성하고, 다시 증폭기(amplifier)(150)에 의해 증폭되며, 이렇게 증폭된 신호를 잔류 전압이라 한다.When the first signal is input, the input voltage is sampled and held through the S / H (Sample and Hold)
이상에서 설명한 일련의 과정을 하나의 사이클(cycle)이라고 할 때, 첫 번째 사이클에서 출력된 잔류 전압은 MUX에 의해 선택되어 두 번째 사이클의 입력 신호가 되고, 전체 A/D 변환이 끝날 때까지 전 사이클의 잔류 전압이 다음 사이클의 입력으로 들어가는 과정을 반복하게 된다. 이러한 각각의 사이클을 파이프라인 방식으로 연쇄하여 처리하게 되며 하나의 단계를 단(stage)이라고 명명한다.When the above-described series of processes is referred to as one cycle, the residual voltage output in the first cycle is selected by the MUX to become the input signal of the second cycle, and until the entire A / D conversion is completed, The residual voltage of the cycle enters the input of the next cycle. Each of these cycles is processed in a pipelined fashion, and one step is called a stage.
알고리즘 ADC의 가장 큰 특징은 S/H 회로(110), 부-ADC(120), DAC(130), 감산기(140), 그리고 증폭기(150)로 구성되는 하나의 하드웨어를 여러 번의 사이클에 걸쳐 반복적으로 사용한다는 점이다. 따라서 알고리즘 ADC는 하나의 하드웨어를 반복적으로 사용하기 때문에 그만큼 면적이 작다는 장점이 있지만, 여러 사이클에 걸쳐 A/D 변환이 완성되는 구조이기 때문에 A/D 변환 시간이 오래 걸린다는 단점이 있다. The greatest feature of the algorithm ADC is that one piece of hardware consisting of the S /
이상에서 설명하였듯이 알고리즘 ADC의 장점으로는 작은 면적을 차지하는 것이 있다. 그러나 알고리즘 ADC의 변환 특성, 즉 여러 번의 클록 사이클을 거쳐서 A/D 변환을 완성하는 특성으로 인해 변환기의 샘플링 속도가 낮다는 단점이 존재한다. 따라서 알고리즘 ADC에서 동일한 변환 속도 조건을 유지하기 위해서는 그만큼 많은 전력을 소모해야 하는데, 이러한 전력 소모를 줄일 수 있는 기술적 수단이 필연적으로 요구된다. 이를 위해, 본 발명의 실시예들은 변환 과정에서 각각의 변환 시간을 변화시킴으로써 전력 소모를 감소시키는 변환 시간 스케일링(conversion time scaling) 기법을 활용한다.As described above, the advantage of the algorithm ADC is that it occupies a small area. However, there is a disadvantage that the converter's sampling rate is low due to the conversion characteristics of the algorithm ADC, namely the ability to complete the A / D conversion over several clock cycles. Therefore, in order to maintain the same conversion rate condition in the algorithm ADC, a lot of power is consumed, and technical means to reduce such power consumption are inevitably required. To this end, embodiments of the present invention utilize conversion time scaling techniques that reduce power consumption by varying each conversion time in the conversion process.
변환 시간 스케일링 기법에 대해 이해하기 위해서는 그 전에 알고리즘 ADC에서 각각의 사이클이 가져야 하는 정확도 요구 조건(accuracy requirement)에 대해 이해하여야 한다.In order to understand the conversion time scaling technique, it is necessary to understand the accuracy requirements that each cycle must have in the algorithm ADC.
도 2는 알고리즘 아날로그 디지털 변환기에서 각각의 사이클(cycle)이 필요로 하는 정확도 요구 조건(accuracy requirement)을 설명하기 위한 도면이다.FIG. 2 is a diagram for explaining an accuracy requirement required for each cycle in an algorithm analog-to-digital converter. FIG.
예를 들어 도 2와 같이 하나의 알고리즘 ADC가 각각 2-비트(bit)를 출력하는 3개의 사이클로 이루어진다고 가정할 때, 첫 번째 사이클의 MDAC에서 출력된 잔류 전압 값의 정확도(accuracy)는 뒤에 있는 2-비트와 2-비트의 합인 4-비트의 정확도를 가져야 한다.For example, assuming that one algorithm ADC consists of three cycles each outputting two bits as shown in FIG. 2, the accuracy of the residual voltage value output from the MDAC of the first cycle is It should have 4-bit accuracy, which is the sum of 2-bit and 2-bit.
반면, 두 번째 사이클의 MDAC에서 출력된 잔류 전압 값의 정확도는 2-비트의 정확도만을 요구하게 된다. 따라서 알고리즘 ADC의 경우, 첫 번째 사이클에서 정확도 요구 조건이 가장 엄격하게 요구된다. 각 사이클의 정확도 요구 조건을 충족해야 한다는 것은 결국 각 사이클에서 사용되는 증폭기(op-amp)의 출력 값이 일정 시간 안에 요구되는 정확도까지 정착(settling)해야 한다는 것을 의미한다.On the other hand, the accuracy of the residual voltage value output from the MDAC of the second cycle requires only 2-bit accuracy. Thus, for an algorithm ADC, accuracy requirements are most strictly required in the first cycle. Having to meet the accuracy requirements of each cycle means that the output value of the op-amp used in each cycle must be settled to the required accuracy within a certain period of time.
앞서 설명한 바에 의해 알고리즘 ADC에서는 가장 기준이 엄격하게 요구되는 첫 번째 사이클의 정착 요구 조건(settling requirement)에 의해 증폭기가 설계된다. 따라서 같은 증폭기를 첫 번째 사이클부터 마지막 사이클까지 공유해서 사용할 경우 마지막 사이클은 요구되는 정착 요구 조건에 비해 불필요하게 과한 성능(specification)으로 설계될 수밖에 없다. 즉, 이러한 정착 요구 조건이 첫 번째 사이클에 따라 결정된다는 점이 각 사이클의 반복에서 소자를 공유한다는 알고리즘 ADC의 특성이 갖는 약점이다.As described above, in an algorithm ADC, the amplifier is designed by the settling requirement of the first cycle in which the criterion is strictly required. Therefore, if the same amplifier is shared from the first cycle to the last cycle, the last cycle must be designed with unnecessarily large specification as compared with the required fixation requirement. That is, the fact that this settling requirement is determined according to the first cycle is a weakness of the algorithm ADC's characteristic that it shares the elements in each iteration of the cycle.
한편, 증폭기를 설계할 때 요구되는 정착 요구 조건은 증폭기의 트랜스컨덕턴스(transconductance)에 의해 결정되며, 요구되는 증폭기의 트랜스컨덕턴스를 수식으로 나타내면 다음의 수학식 1과 같다.Meanwhile, the fixing requirement required when designing the amplifier is determined by the transconductance of the amplifier, and the required transconductance of the amplifier can be expressed by the following equation (1).
여기서 gm은 증폭기의 트랜스컨덕턴스, β는 MDAC의 피드팩 인자(feedback factor), CL은 증폭기의 출력단에 연결되는 로딩 커패시턴스(loading capacitance), n은 뒷쪽 사이클에서 처리해야 하는 해상도, TS는 정착 시간(settling time)을 의미한다. 앞서 설명하였듯이 뒷쪽 사이클에서 처리해야 하는 해상도 n에 의해 증폭기의 gm 값이 결정됨을 알 수 있다. 따라서 뒷쪽 사이클로 갈수록 n이 줄어들기 때문에 요구되는 gm 역시 작아진다.Where g m is the transconductance of the amplifier, β is the MDAC feeds pack factor (feedback factor), C L is the resolution of loading capacitance (loading capacitance) connected to the output terminal of the amplifier, n is the need to process at the back cycle, T S is It means settling time. As previously described it can be seen the value of the g m amplifier determined by the resolution n to be processed in the back cycle. Therefore, the required g m is also reduced because n decreases as the backward cycle progresses.
그러나, 동일한 하드웨어를 공유하며 반복하여 사용하는 알고리즘 ADC의 데이터 변환 특성상 고정된 gm을 바꿀 수는 없다. 따라서 gm이 고정된 상태에서 뒷쪽 사이클로 진행할수록 n과 함께 감소하는 요구되는 정착 시간(required settling time) TS에 맞춰서 증폭기의 증폭 시간을 줄일 필요가 있다. 본 발명의 실시예들이 채택하고 있는 변환 시간 스케일링 기법은 바로 이러한 아이디어에 기초하여 안출된 것이다.However, it is not possible to change the fixed g m due to the data conversion nature of the algorithm ADC that shares the same hardware and uses it repeatedly. Therefore, it is necessary to reduce the amplification time of the amplifier in accordance with the required settling time T S , which decreases with n as the g m goes from a fixed state to a backward cycle. The conversion time scaling technique adopted by the embodiments of the present invention is based on this idea.
도 3은 알고리즘 아날로그 디지털 변환기에서 사이클의 반복에 따라 최소로 요구되는 정착 시간(settling time)의 변화와 전체 변환 시간을 단축하는 방법을 설명하기 위한 도면으로서, 도 3의 (a)와 (b)는 각각 일반적인 알고리즘 ADC의 타이밍도와 본 발명의 실시예들이 채택하고 있는 변환 시간 스케일링 기법이 적용되었을 때의 타이밍도를 비교하여 도시하였다. 도 3의 타이밍도에서 회색 음영으로 표시된 부분은 매 사이클마다 최소로 요구되는 정착 시간(settling time)을 나타낸다.FIG. 3 is a diagram for explaining a minimum settling time change and a method for shortening the total conversion time according to repetition of a cycle in an algorithm analog-to-digital converter, and FIGS. 3 (a) and 3 (b) Respectively show the timing of a general algorithm ADC and the timing diagram when a conversion time scaling scheme adopted by the embodiments of the present invention is applied. The gray shaded portion in the timing chart of FIG. 3 represents the minimum settling time per cycle.
도 3의 (a)를 참조하면, 기존의 알고리즘 ADC의 클록 구조에서는 앞 사이클에서 몇 비트가 처리되었는지에 관계없이 각 사이클은 일정하고 동일한 클록 주기를 갖는다. 따라서 N을 변환 사이클 수, T를 각 변환에 소요되는 클록 주기라고 가정했을 때, 총 N·T의 시간이 전체 변환 시간이 된다. 도 3의 (a)에서는 뒷쪽 사이클로 갈수록 실제 필요로 하는 최소의 정착 시간에 대비하여 실제로 변환 과정에 사용되는 시간이 길어서 그만큼 불필요하게 시간이 낭비되고 있음을 알 수 있다.Referring to FIG. 3 (a), in the clock structure of the conventional algorithm ADC, each cycle has a constant and identical clock cycle, regardless of how many bits are processed in the previous cycle. Therefore, assuming that N is the number of conversion cycles and T is the clock period required for each conversion, the total N · T time is the total conversion time. In FIG. 3 (a), it can be seen that the time required for the actual conversion process is long compared with the minimum fixing time actually required for the backward cycle, which is unnecessarily wasted.
반면, 변환 시간 스케일링 기법이 적용된 도 3의 (b)를 참조하면, MSB(most significant bit)에 대한 변환이 완료된 후, 최소로 요구되는 정착 시간에 가깝게 매 사이클의 동작 시간, 즉 증폭기의 동작 시간을 감소시킴으로써 전체 ADC의 변환 시간을 기존의 알고리즘 ADC의 전체 변환 시간인 N·T보다 상대적으로 더욱 감소시킬 수 있다.Referring to FIG. 3B in which the conversion time scaling technique is applied, after the conversion for the most significant bit (MSB) is completed, the operation time of each cycle, that is, the operation time of the amplifier The conversion time of the entire ADC can be further reduced compared to the total conversion time N T of the conventional algorithm ADC.
도 4는 본 발명의 일 실시예에 따른 변환 시간이 스케일링되는 알고리즘 아날로그 디지털 변환기를 도시한 블록도이다.4 is a block diagram illustrating an algorithm analog-to-digital converter in which the conversion time is scaled according to an embodiment of the present invention.
플래시(flash) ADC(analog-to-digital converter)(10)는, 입력 신호 Vin로부터 선택된 아날로그 신호를 디지털 신호로 변환한다.A flash ADC (analog-to-digital converter) 10 converts an analog signal selected from the input signal V in into a digital signal.
MDAC(multiplying digital-to-analog converter)(20)은, 복수 개의 DAC(digital-to-analogue converter)(21), 감산기(22) 및 증폭기(23)로 구성되어, 상기 플래시 ADC(10)로부터 출력되는 디지털 신호를 아날로그 신호로 변환하고, 입력 신호 Vin와 상기 변환된 아날로그 신호와의 차이를 증폭하여 잔류 전압을 생성한다.A multiplying digital-to-analog converter (MDAC) 20 comprises a plurality of digital-to-analog converters (DAC) 21, a
특히, 본 발명의 실시예들이 채택하고 있는 알고리즘 아날로그 디지털 변환기는, 상기 MDAC(20)을 통해 잔류 전압을 생성하는 사이클(cycle)을 일정 횟수만큼 반복함으로써 출력 신호를 생성하되, 상기 사이클의 반복 횟수에 따라 변환 시간(conversion time) 및 변환에 사용되는 커패시터의 크기를 동시에 점진적으로 감소시키는 것이 바람직하다. 즉, 단지 변환 시간만을 스케일링하는 것이 아니라, 사이클의 반복 과정에서 A/D 변환에 사용되는 커패시터의 크기 자체를 동적으로 변화시키게 된다. 즉, 본 발명의 실시예들은 변환 시간의 스케일링하며, 이와 동시에 변환을 위한 소자(커패시터)의 크기 또한 스케일링하는 특징을 갖는다.In particular, the algorithm analog-to-digital converter adopted by the embodiments of the present invention generates an output signal by repeating a cycle of generating a residual voltage through the MDAC 20 a predetermined number of times, It is preferable to simultaneously gradually reduce the conversion time and the size of the capacitor used for the conversion. That is, instead of scaling only the conversion time, the size of the capacitor itself used in the A / D conversion is dynamically changed in the iterative process of the cycle. That is, embodiments of the present invention have the feature of scaling the conversion time, and at the same time scaling the size of the element (capacitor) for conversion.
이를 위해, 상기 MDAC(20)은, 사이클을 반복할수록 상기 증폭기의 동작 시간을 점진적으로 감소시킨다. 특히, 상기 MDAC(20)은, 각각의 사이클마다 MSB(most significant bit)에 대한 변환이 완료된 후 증폭기(23)의 동작 시간을 정착 시간(settling time)의 최소 요구값까지 감소시키는 것이 바람직하다.To this end, the
또한, 상기 복수 개의 DAC(21)은, 각각 크기가 서로 다른 복수 개의 샘플링 커패시터 배열(sampling capacitor array)로 구성된다. 특히, 상기 MDAC(20)은, 사이클을 반복할수록 복수 개의 샘플링 커패시터 배열 중 상대적으로 더 작은 크기의 커패시터 배열을 배치하여 변환을 수행하는 것이 바람직하다.The plurality of
도 5는 본 발명의 일 실시예에 따른 도 4의 알고리즘 아날로그 디지털 변환기의 구조 및 그에 따른 타이밍도를 예시한 도면이다. 도 5를 참조하면, 변환 시간 스케일링 기법을 적용하였으며, 각각의 MDAC(20)마다 개별적인 샘플링 캐패시터 배열(sampling capacitor array)을 배치함으로서 그 효율을 극대화하였다.FIG. 5 is a diagram illustrating a structure and an associated timing diagram of the algorithm analog-to-digital converter of FIG. 4 according to an embodiment of the present invention. Referring to FIG. 5, a conversion time scaling technique is applied, and a separate sampling capacitor array is arranged for each
도 5에 예시된 타이밍도를 참조하면, 첫 번째 MDAC의 경우 샘플링 주기 대비 1/2의 시간 동안 증폭 시간(amplifying phase)을 가졌고, 두 번째 MDAC의 경우 샘플링 주기 대비 1/4 시간 동안, 세 번째 MDAC과 네 번째 MDAC의 경우 샘플링 주기 대비 1/8 시간 동안 증폭 시간을 가졌다. 이로써 전체 변환 시간을 기존 대비 반으로 줄일 수 있었다.Referring to the timing diagram illustrated in FIG. 5, the first MDAC has an amplifying phase for 1/2 of the sampling period, the second MDAC for 1/4 of the sampling period, and the third For MDAC and the fourth MDAC, the amplification time was 1/8 of the sampling period. As a result, the total conversion time was reduced by half.
도 6은 본 발명의 일 실시예에 따른 도 5의 알고리즘 아날로그 디지털 변환기에서 MDAC(20)의 구조를 보다 구체적으로 도시한 도면이다.6 is a diagram illustrating the structure of the
알고리즘 ADC에서 커패시터의 사이즈는 kT/C 잡음(noise)과 소자 정합(device matching)에 의해 결정된다. 커패시터의 사이즈가 클수록 kT/C 잡음은 작아지고 공정에서 발생하는 커패시터끼리의 부정합(mismatch)이 줄어들어 더 높은 정확도를 만족하게 된다. 기존의 알고리즘 ADC의 경우, 첫 번째 사이클의 정확도를 만족하는 크기를 가진 커패시터를 모든 사이클에서 동일하게 공유하여 사용하였는데 반해, 본 발명의 실시예들이 제안하는 알고리즘 ADC에서는 뒷쪽의 사이클로 갈수록 줄어드는 정확도와 함께 크기가 작아지는 개별적인 커패시터 배열을 배치하였다.Algorithm In ADC, the size of capacitor is determined by kT / C noise and device matching. The larger the size of the capacitor, the smaller the kT / C noise and the less mismatch between the capacitors in the process, resulting in higher accuracy. In the case of the conventional algorithm ADC, the capacitor having the size satisfying the accuracy of the first cycle is shared equally in all the cycles, whereas the algorithm ADC proposed by the embodiments of the present invention has the accuracy Individual capacitor arrays were placed to reduce the size.
이를 통해 얻을 수 있는 이득은 다음과 같다.The benefits are as follows.
앞서 기술한 수학식 1을 통해 확인할 수 있듯이, CL/TS에 비례하여 증폭기의 사양이 결정된다. 따라서 동일한 증폭기를 모든 사이클에서 사용할 때 각 사이클마다 로딩 커패시턴스 CL, 즉 뒷쪽 사이클 기준으로 샘플링할 때 사용하는 샘플링 커패시턴스가 작아지면 그에 비례하여 요구되는 정착 시간 TS를 기존 대비 더욱 감소시킬 수 있다.As can be seen from Equation (1), the specifications of the amplifier are determined in proportion to C L / T S. Therefore, when the same amplifier is used in every cycle, the loading capacitance T L for each cycle, that is, the sampling capacitance used for sampling on the basis of the back cycle, becomes smaller, so that the required settling time T S can be further reduced.
변환 시간 스케일링 기법이 적용되지 않은 기존의 알고리즘 ADC에서는 매 사이클에 항상 같은 주기의 클록 시간이 배정되기 때문에 굳이 각각의 사이클에 크기가 다른 샘플링 커패시터 배열을 배치할 필요가 없지만, 본 발명의 실시예들이 제안하고 있는 바와 같이, 변환 시간 스케일링 기법을 적용함과 동시에 반복 변환 과정에서 뒷쪽 사이클로 갈수록 그 크기가 작아지는 샘플링 커패시터 배열이 배치될 경우 각 사이클의 시간을 더욱 줄일 수 있기 때문에 그 효과를 극대화할 수 있다. In the conventional algorithm ADC in which the conversion time scaling technique is not applied, it is not necessary to arrange sampling capacitor arrays of different sizes in each cycle because clock cycles of the same period are always allocated to each cycle. However, As suggested, when the conversion time scaling technique is applied, and the sampling capacitor array in which the size of the sampling capacitor array becomes smaller in the backward cycle in the iterative conversion process is further arranged, the time of each cycle can be further reduced, have.
나아가, 본 발명의 실시예들이 제안하는 구조에서는 도 6과 같이 뒷쪽 사이클로 갈수록 완화되는 kT/C 잡음과 소자 정합 요구 조건에 맞춰서 각 사이클마다 그 크기가 작아지는 개별적인 커패시터 배열을 배치함으로서 기존의 변환 시간 스케일링 기법에 대비하여 그 효율을 극대화하였다.Further, in the structure proposed by the embodiments of the present invention, by disposing a separate capacitor array having a smaller size for each cycle in accordance with the kT / C noise and the device matching requirement which are alleviated toward the back cycle as shown in FIG. 6, And maximized its efficiency in preparation for scaling techniques.
요약하건대, 본 발명의 실시예들이 채택하고 있는 알고리즘 ADC에서, 하나의 단(stage)에 관한 A/D 변환을 처리하여 다음 단으로 넘겨주는 MDAC(20)은, 사이클을 반복할수록 사이클마다 요구되는 정착 시간의 감소에 따라 상기 정착 시간에 비례하여 감소된 크기의 샘플링 커패시터 배열을 선택하는 것이 바람직하다. 또한, 이러한 커패시터의 크기는 잡음(noise) 및 비트 정확도(bit accuracy)에 반비례하며, 상기 MDAC(20)은 사이클을 반복할수록 사이클마다 요구되는 비트 정확도의 감소에 따라 감소된 크기의 샘플링 커패시터 배열을 선택하는 것이 바람직하다.In summary, in an algorithm ADC that the embodiments of the present invention are adopting, the
도 7은 본 발명의 일 실시예에 따른 변환 시간이 스케일링되는 알고리즘 아날로그 디지털 변환 방법을 도시한 흐름도로서, 다음과 같은 과정을 포함한다. 각 과정의 동작은 앞서 도 4 내지 도 6을 통해 설명한 각 소자의 동작에 대응하므로, 설명의 중복을 피하기 위해 여기서는 순차적인 연산 과정을 중심으로 그 구성을 약술하도록 한다. 이러한 신호 변환 과정은, 복수 개의 DAC(digital-to-analogue converter), 감산기 및 증폭기로 구성되는 MDAC(multiplying digital-to-analog converter)을 구비하는 알고리즘(algorithmic) 아날로그 디지털 변환기에 기반하여 이루어지게 된다.FIG. 7 is a flowchart illustrating an algorithm analog-digital conversion method in which a conversion time is scaled according to an embodiment of the present invention, and includes the following process. Since the operation of each process corresponds to the operation of each element described above with reference to FIG. 4 to FIG. 6, the configuration is outlined with a sequential operation process in order to avoid duplication of description. This signal conversion process is based on an algorithmic analog-to-digital converter having a multiplying digital-to-analog converter (MDAC) composed of a plurality of digital-to-analog converters (DACs) .
S710 단계에서는, 플래시(flash) ADC(analog-to-digital converter)를 이용하여 입력 신호로부터 선택된 아날로그 신호를 디지털 신호로 변환한다.In step S710, a selected analog signal from the input signal is converted into a digital signal using a flash ADC (analog-to-digital converter).
S720 단계에서는, 복수 개의 DAC(digital-to-analogue converter)을 이용하여 상기 플래시 ADC으로부터 출력되는 디지털 신호를 아날로그 신호로 변환한다.In step S720, the digital signal output from the flash ADC is converted into an analog signal using a plurality of digital-to-analog converters (DAC).
S730 단계에서는, 감산기를 이용하여 입력 신호와 상기 변환된 아날로그 신호와의 차이를 산출하고, 증폭기를 이용하여 상기 산출된 차이를 증폭하여 잔류 전압을 생성한다. 이를 통해 하나의 단(stage)의 변환 과정이 완료된다.In step S730, a difference between the input signal and the converted analog signal is calculated using a subtractor, and the calculated difference is amplified using an amplifier to generate a residual voltage. This completes the conversion process of one stage.
S740 단계에서는, 상기 MDAC을 통해 잔류 전압을 생성하는 사이클(cycle)을 일정 횟수만큼 반복함으로써 출력 신호를 생성하되, 상기 사이클의 반복 횟수에 따라 변환 시간(conversion time) 및 변환에 사용되는 커패시터의 크기를 동시에 점진적으로 감소시키게 된다.In step S740, an output signal is generated by repeating a cycle of generating a residual voltage through the MDAC by a predetermined number of times. The conversion time and the size of a capacitor used for conversion At the same time.
여기서, 상기 MDAC은, 사이클을 반복할수록 상기 증폭기의 동작 시간을 점진적으로 감소시킨다. 특히, 상기 MDAC은, 각각의 사이클마다 MSB(most significant bit)에 대한 변환이 완료된 후 상기 증폭기의 동작 시간을 정착 시간(settling time)의 최소 요구값까지 감소시키는 것이 바람직하다.Here, the MDAC gradually decreases the operation time of the amplifier as the cycle is repeated. Particularly, it is preferable that the MDAC reduces the operation time of the amplifier to the minimum required value of the settling time after the conversion for the MSB (most significant bit) is completed for each cycle.
또한, 상기 복수 개의 DAC은, 각각 크기가 서로 다른 복수 개의 샘플링 커패시터 배열(sampling capacitor array)로 구성될 수 있다. 여기서, 상기 MDAC은, 사이클을 반복할수록 상기 복수 개의 샘플링 커패시터 배열 중 상대적으로 더 작은 크기의 커패시터 배열을 배치하여 변환을 수행할 수 있으며, 사이클을 반복할수록 사이클마다 요구되는 정착 시간의 감소에 따라 상기 정착 시간에 비례하여 감소된 크기의 샘플링 커패시터 배열을 선택하는 것이 바람직하다.The plurality of DACs may include a plurality of sampling capacitor arrays each having a different size. Here, the MDAC may perform a conversion by arranging a capacitor array having a relatively smaller size among the plurality of sampling capacitor arrays as the cycle is repeated, and as the cycle is repeated, It is desirable to select a sampling capacitor arrangement of a reduced size proportional to the settling time.
한편, 상기 커패시터의 크기는 잡음(noise) 및 비트 정확도(bit accuracy)에 반비례하며, 상기 MDAC은 사이클을 반복할수록 사이클마다 요구되는 비트 정확도의 감소에 따라 감소된 크기의 샘플링 커패시터 배열을 선택함으로써 성능 향상을 도모할 수 있다.On the other hand, the size of the capacitor is inversely proportional to noise and bit accuracy, and the MDAC selects a reduced-sized sampling capacitor array with decreasing bit accuracy required per cycle as the cycle repeats, Improvement can be achieved.
이제, S750 단계에서는, 최종적으로 사이클의 반복을 통해 출력 신호를 생성한다.Now, in step S750, an output signal is finally generated through repetition of the cycle.
기존 알고리즘 구조의 A/D 변환기의 경우 동일한 증폭기가 동일한 시간 주기 동안 반복하여 사용되므로 뒷쪽 사이클로 갈수록 필요 이상의 고성능의 증폭기가 활용되어 시간과 성능의 낭비가 존재하였다.Since the same amplifier is used repeatedly for the same time period in the case of the A / D converter of the conventional algorithm structure, there is waste of time and performance by utilizing a higher performance amplifier than necessary in the backward cycle.
이에 반해, 상기된 본 발명의 실시예들에 따르면, 파이프라인 처리 과정의 뒷쪽 사이클로 진행할수록 증폭기가 동작하는 시간을 감소시킴으로써 동일한 변환 속도 조건에서 소비되는 전력을 감소시킬 수 있을 뿐만 아니라, 사이클이 진행될수록 완화되는 kT/C 잡음과 소자 정합 조건에 따라 각 사이클마다 사이즈가 스케일링되는 개별적인 커패시터 배열을 사용함으로써 증폭기의 동작 효율을 극대화할 수 있다.In contrast, according to the above-described embodiments of the present invention, not only can the power consumed under the same conversion rate condition be reduced by decreasing the time for the amplifier to operate as it proceeds to the backward cycle of the pipeline processing, As a result, the operation efficiency of the amplifier can be maximized by using a separate capacitor array in which the size is scaled for each cycle according to the kT / C noise and the device matching condition that are alleviated.
이상에서 본 발명에 대하여 그 다양한 실시예들을 중심으로 살펴보았다. 본 발명에 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.The present invention has been described above with reference to various embodiments. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. Therefore, the disclosed embodiments should be considered in an illustrative rather than a restrictive sense. The scope of the present invention is defined by the appended claims rather than by the foregoing description, and all differences within the scope of equivalents thereof should be construed as being included in the present invention.
110 : S/H 회로
120 : 부-ADC
130 : DAC
140 : 감산기
150 : 증폭기
10 : 플래시 ADC
20 : MDAC
21 : DAC
22 : 감산기
23 : 증폭기110: S / H circuit
120: Sub-ADC
130: DAC
140:
150: Amplifier
10: Flash ADC
20: MDAC
21: DAC
22:
23: Amplifier
Claims (14)
복수 개의 DAC(digital-to-analogue converter), 감산기 및 증폭기로 구성되어, 상기 플래시 ADC으로부터 출력되는 디지털 신호를 아날로그 신호로 변환하고, 입력 신호와 상기 변환된 아날로그 신호와의 차이를 증폭하여 잔류 전압을 생성하는 MDAC(multiplying digital-to-analog converter);을 포함하며,
상기 MDAC을 통해 잔류 전압을 생성하는 사이클(cycle)을 소정 횟수만큼 반복함으로써 출력 신호를 생성하되, 상기 사이클의 반복 횟수에 따라 변환 시간(conversion time) 및 변환에 사용되는 커패시터의 크기를 동시에 점진적으로 감소시키는 것을 특징으로 하는 알고리즘(algorithmic) 아날로그 디지털 변환기.A flash ADC (analog-to-digital converter) for converting the selected analog signal from the input signal to a digital signal; And
A digital-to-analog converter (DAC), a subtractor, and an amplifier, converts a digital signal output from the flash ADC into an analog signal, amplifies a difference between the input signal and the converted analog signal, And a multiplying digital-to-analog converter (MDAC)
Generating an output signal by repeating a cycle of generating a residual voltage through the MDAC by a predetermined number of times; and generating a conversion signal by sequentially generating a conversion time and a size of a capacitor used for conversion according to the number of repetitions of the cycle, Wherein the analog-to-digital converter converts the analog signal to a digital signal.
상기 MDAC은,
사이클을 반복할수록 상기 증폭기의 동작 시간을 점진적으로 감소시키는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기.The method according to claim 1,
The MDAC,
Wherein the operating time of the amplifier is gradually reduced as the cycle is repeated.
상기 MDAC은,
각각의 사이클마다 MSB(most significant bit)에 대한 변환이 완료된 후 상기 증폭기의 동작 시간을 정착 시간(settling time)의 최소 요구값까지 감소시키는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기.3. The method of claim 2,
The MDAC,
And the operation time of the amplifier is reduced to the minimum required value of the settling time after the conversion for the most significant bit (MSB) is completed for each cycle.
상기 복수 개의 DAC은,
각각 크기가 서로 다른 복수 개의 샘플링 커패시터 배열(sampling capacitor array)로 구성되는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기.The method according to claim 1,
Wherein the plurality of DACs comprises:
And a plurality of sampling capacitor arrays each having a different size.
상기 MDAC은,
사이클을 반복할수록 상기 복수 개의 샘플링 커패시터 배열 중 상대적으로 더 작은 크기의 커패시터 배열을 배치하여 변환을 수행하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기.5. The method of claim 4,
The MDAC,
And arranging capacitor arrays of a relatively smaller size among the plurality of sampling capacitor arrays as the cycles are repeated.
상기 MDAC은,
사이클을 반복할수록 사이클마다 요구되는 정착 시간의 감소에 따라 상기 정착 시간에 비례하여 감소된 크기의 샘플링 커패시터 배열을 선택하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기.5. The method of claim 4,
The MDAC,
Wherein a sampling capacitor array of a reduced size in proportion to the settling time is selected in accordance with the reduction of the fixing time required for each cycle as the cycle is repeated.
상기 커패시터의 크기는 잡음(noise) 및 비트 정확도(bit accuracy)에 반비례하며,
상기 MDAC은 사이클을 반복할수록 사이클마다 요구되는 비트 정확도의 감소에 따라 감소된 크기의 샘플링 커패시터 배열을 선택하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환기.The method of claim 4, wherein
The size of the capacitor is inversely proportional to noise and bit accuracy,
Wherein the MDAC selects a reduced-sized sampling capacitor array as the cycle repeat repeats to decrease the bit accuracy required per cycle.
플래시(flash) ADC(analog-to-digital converter)를 이용하여 입력 신호로부터 선택된 아날로그 신호를 디지털 신호로 변환하는 단계;
복수 개의 DAC(digital-to-analogue converter)을 이용하여 상기 플래시 ADC으로부터 출력되는 디지털 신호를 아날로그 신호로 변환하는 단계;
감산기를 이용하여 입력 신호와 상기 변환된 아날로그 신호와의 차이를 산출하고, 증폭기를 이용하여 상기 산출된 차이를 증폭하여 잔류 전압을 생성하는 단계; 및
상기 MDAC을 통해 잔류 전압을 생성하는 사이클(cycle)을 소정 횟수만큼 반복함으로써 출력 신호를 생성하되, 상기 사이클의 반복 횟수에 따라 변환 시간(conversion time) 및 변환에 사용되는 커패시터의 크기를 동시에 점진적으로 감소시키는 단계;를 포함하는 알고리즘 아날로그 디지털 변환 방법.1. A method for converting a signal by an algorithmic analog-to-digital converter comprising a multiplying digital-to-analog converter (MDAC) comprising a plurality of digital-to-analog converters (DACs), a subtracter and an amplifier,
Converting a selected analog signal from an input signal to a digital signal using a flash ADC (analog-to-digital converter);
Converting a digital signal output from the flash ADC to an analog signal using a plurality of digital-to-analog converters (DAC);
Calculating a difference between the input signal and the converted analog signal using a subtractor, and amplifying the calculated difference using an amplifier to generate a residual voltage; And
Generating an output signal by repeating a cycle of generating a residual voltage through the MDAC by a predetermined number of times; and generating a conversion signal by sequentially generating a conversion time and a size of a capacitor used for conversion according to the number of repetitions of the cycle, Wherein the analog to digital conversion method comprises:
상기 MDAC은,
사이클을 반복할수록 상기 증폭기의 동작 시간을 점진적으로 감소시키는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법.9. The method of claim 8,
The MDAC,
And the operation time of the amplifier is gradually reduced as the cycle is repeated.
상기 MDAC은,
각각의 사이클마다 MSB(most significant bit)에 대한 변환이 완료된 후 상기 증폭기의 동작 시간을 정착 시간(settling time)의 최소 요구값까지 감소시키는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법.10. The method of claim 9,
The MDAC,
Wherein the operation time of the amplifier is reduced to the minimum required value of the settling time after the conversion for the most significant bit (MSB) is completed for each cycle.
상기 복수 개의 DAC은,
각각 크기가 서로 다른 복수 개의 샘플링 커패시터 배열(sampling capacitor array)로 구성되는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법.9. The method of claim 8,
Wherein the plurality of DACs comprises:
And a plurality of sampling capacitor arrays each having a different size from each other.
상기 MDAC은,
사이클을 반복할수록 상기 복수 개의 샘플링 커패시터 배열 중 상대적으로 더 작은 크기의 커패시터 배열을 배치하여 변환을 수행하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법.12. The method of claim 11,
The MDAC,
Wherein a capacitor array of a relatively smaller size among the plurality of sampling capacitor arrays is arranged to perform the conversion as the cycle is repeated.
상기 MDAC은,
사이클을 반복할수록 사이클마다 요구되는 정착 시간의 감소에 따라 상기 정착 시간에 비례하여 감소된 크기의 샘플링 커패시터 배열을 선택하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법.12. The method of claim 11,
The MDAC,
Wherein a sampling capacitor array of a reduced size is selected in proportion to the settling time in accordance with the reduction of the settling time required for each cycle as the cycle is repeated.
상기 커패시터의 크기는 잡음(noise) 및 비트 정확도(bit accuracy)에 반비례하며,
상기 MDAC은 사이클을 반복할수록 사이클마다 요구되는 비트 정확도의 감소에 따라 감소된 크기의 샘플링 커패시터 배열을 선택하는 것을 특징으로 하는 알고리즘 아날로그 디지털 변환 방법.The method of claim 11, wherein
The size of the capacitor is inversely proportional to noise and bit accuracy,
Wherein the MDAC selects a reduced-sized sampling capacitor array as the cycle repeat repeats to decrease the bit accuracy required per cycle.
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| KR1020140193278A KR101692698B1 (en) | 2014-12-30 | 2014-12-30 | Algorithmic analog-to-digital converter for scaling conversion time and conversion method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020140193278A KR101692698B1 (en) | 2014-12-30 | 2014-12-30 | Algorithmic analog-to-digital converter for scaling conversion time and conversion method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160080649A true KR20160080649A (en) | 2016-07-08 |
| KR101692698B1 KR101692698B1 (en) | 2017-01-05 |
Family
ID=56503012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020140193278A KR101692698B1 (en) | 2014-12-30 | 2014-12-30 | Algorithmic analog-to-digital converter for scaling conversion time and conversion method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101692698B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080051676A (en) | 2006-12-06 | 2008-06-11 | 한국전자통신연구원 | Algorithmic analog-to-digital converter |
| KR20090038679A (en) * | 2007-10-16 | 2009-04-21 | 한국전자통신연구원 | Apparatus and method for algorithmic digital analog converting |
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| KR20100077300A (en) * | 2008-12-29 | 2010-07-08 | 전자부품연구원 | Apparatus and method of correction capacitor mismatch error in algorithmic analog to digital converter |
-
2014
- 2014-12-30 KR KR1020140193278A patent/KR101692698B1/en active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080051676A (en) | 2006-12-06 | 2008-06-11 | 한국전자통신연구원 | Algorithmic analog-to-digital converter |
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| KR20100077300A (en) * | 2008-12-29 | 2010-07-08 | 전자부품연구원 | Apparatus and method of correction capacitor mismatch error in algorithmic analog to digital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101692698B1 (en) | 2017-01-05 |
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