JP4236519B2

JP4236519B2 - A / D converter

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Publication number: JP4236519B2
Application number: JP2003170728A
Authority: JP
Inventors: 毅重信
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-06-16
Filing date: 2003-06-16
Publication date: 2009-03-11
Anticipated expiration: 2023-06-16
Also published as: JP2005012250A

Description

【０００１】
【発明の属する技術分野】
この発明は、アナログ信号をデジタル信号に変換するアナログ・デジタル変換器（Ａ／Ｄ変換器）に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳプロセスの微細化が進展するのに伴い、デジタル回路では、サイズや消費電力をスケーリング則に従って低減していくことが可能である。しかし、アナログ回路においては、動作速度や入出力ダイナミックレンジの要求などから、低電圧化や小サイズ化、低消費電力化などは困難である場合が多い。そのため、近年、ＬＳＩにおけるアナログ回路部のサイズと消費電力の占める割合は、デジタル回路部のそれに比べて大きくなっていく傾向にある。
【０００３】
同様に、Ａ／Ｄ変換器においても、アナログ回路部のサイズ及び消費電力の占める割合は、デジタル回路部のそれに比較して大きい場合が多い。したがって、Ａ／Ｄ変換器全体の小サイズ化、低消費電力化を図り、変換速度を向上させるためには、アナログ回路部のサイズ及び消費電力の占める割合をデジタル回路部の占める割合に比べて小さくすることが必要である。
【０００４】
【発明が解決しようとする課題】
ところで、Ａ／Ｄ変換器には、変換速度、サイズ、消費電力の要求に応じて各種のＡ／Ｄ変換器が存在している。代表例として、逐次比較型Ａ／Ｄ変換器と、フラッシュ型Ａ／Ｄ変換器と、２ステップ型Ａ／Ｄ変換器またはパイプライン型Ａ／Ｄ変換器とを挙げ、それらについて上記の検討を加える。
【０００５】
逐次比較型Ａ／Ｄ変換器は、比較回路は１つだけで構成されるので、サイズと消費電力は小さいが、分解能のビット数分だけ変換期間を必要とするために変換速度が遅い。
【０００６】
フラッシュ型Ａ／Ｄ変換器は、比較回路を並列に並べて一斉に比較動作を行なうので高速動作が可能であるが、比較回路数が多くなるために、サイズと消費電力は大きくなる。
【０００７】
２ステップ型Ａ／Ｄ変換器またはパイプライン型Ａ／Ｄ変換器は、上記２つのＡ／Ｄ変換器の中間的な性能を備えるものであるが、高速高精度なサンプルホールド回路やＯＰアンプ回路を必要とするためにサイズや消費電力を小さくすることが困難である場合が多い。
【０００８】
この発明は、上記に鑑みてなされたもので、逐次比較型Ａ／Ｄ変換器の小サイズおよび低消費電力の特徴とフラッシュ型Ａ／Ｄ変換器の変換速度が大きいという特徴とを併せ持つＡ／Ｄ変換器を得ることを目的とする。
【０００９】
また、この発明は、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器に比べて低消費電力化、小サイズ化が図れるＡ／Ｄ変換器を得ることを目的とする。
【００１０】
さらに、この発明は、現在使用中の既存Ａ／Ｄ変換器を回路要素に取り込みその既存Ａ／Ｄ変換器に対して高ビット化拡張が行えるＡ／Ｄ変換器を得ることを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるＡ／Ｄ変換器は、Ａ／Ｄ変換レンジから参照電圧群を生成する参照電圧発生回路と、生成された参照電圧群から１つの参照電圧を出力制御信号に従って選択する選択回路と、アナログ入力信号を基準クロック信号に従ってサンプリングし保持出力するサンプルホールド回路と、前記サンプルホールド回路の出力と前記選択回路が選択した参照電圧との大小比較を行う比較回路であって、前記サンプルホールド回路のホールド動作期間内において、最上位ビットから最下位ビットまでの比較動作を順々に行うビット数分の比較回路と、前記基準クロック信号に従って前記サンプルホールド回路のホールド動作期間において相対的に遅延を持った必要数のラッチ用クロック信号を順々に発生するクロック生成回路と、前記比較回路毎に設けられ、対応する比較回路の出力を対応する前記ラッチ用クロックに従って取り込み保持出力するラッチ回路と、前記ラッチ回路の出力ビットの論理状態に基づき、前記選択回路が最上位ビット判定用の参照電圧から最下位ビット判定用の参照電圧に向かって順々に選択することになる前記出力制御信号を発生するデコーダ回路とを備えたことを特徴とする。
【００１２】
この発明によれば、サンプルホールド回路のホールド動作期間内に、フラッシュ型のように並列に配置した各比較回路にて順次比較動作が行われ、最上位ビットから最下位ビットまでのＡ／Ｄ変換が行われる。この各比較回路におけるビット変換動作は、サンプルホールド回路のホールド動作期間内に相対的に遅延を持って発生するラッチ用クロック信号によって対応する各ラッチ回路がラッチ動作に入るまでには終了する。したがって、各ラッチ回路では、サンプルホールド回路のホールド動作期間内に所定ビットのデジタル信号を出力することができる。
【００１３】
また、つぎの発明にかかるＡ／Ｄ変換器は、Ａ／Ｄ変換レンジから参照電圧群を生成する参照電圧発生回路と、生成された参照電圧群から１つの参照電圧を出力制御信号に従って選択する選択回路と、アナログ入力信号を基準クロック信号に従ってサンプリングし保持出力するサンプルホールド回路と、多ビットのＡ／Ｄ変換モジュールであって、各Ａ／Ｄ変換モジュールが、前記サンプルホールド回路の出力と前記選択回路が選択した参照電圧との大小比較を行う複数の比較回路と、前記複数の比較回路での比較結果を自Ａ／Ｄ変換モジュールのＡ／Ｄ変換コードに変換するエンコード回路とを備え、前記サンプルホールド回路のホールド動作期間内において、Ａ／Ｄ変換動作を順々に行う複数のＡ／Ｄ変換モジュールと、前記基準クロック信号に従って前記サンプルホールド回路のホールド動作期間において相対的に遅延を持った必要数のラッチ用クロック信号を順々に発生するクロック生成回路と、前記Ａ／Ｄ変換モジュール毎に設けられ、対応するＡ／Ｄ変換モジュールの多ビット出力を対応する前記ラッチ用クロックに従って取り込み保持出力するラッチ回路と、前記ラッチ回路の出力ビットの論理状態に基づき、前記選択回路が最上位側の前記Ａ／Ｄ変換モジュール用の参照電圧から最下位側の前記Ａ／Ｄ変換モジュール用の参照電圧に向かって順々に選択することになる前記出力制御信号を発生するデコーダ回路とを備えたことを特徴とする。
【００１６】
この発明によれば、サンプルホールド回路のホールド動作期間内に、拡張ビット用の多ビットＡ／Ｄ変換モジュールに拡張ビットの最上位ビットから最下位ビットまでを順々にビット変換させ、その得られた拡張ビットに基づき選択した参照電圧を、入力レンジを合わせる変換を行って既存のＡ／Ｄ変換器に与えて既存Ａ／Ｄ変換器を従前通りに動作させ、両者の変換ビットを同期して取り出すことができる。
【００１７】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるＡ／Ｄ変換器の好適な実施の形態を詳細に説明する。
【００１８】
実施の形態１．
図１は、この発明の実施の形態１であるＡ／Ｄ変換器の構成を示すブロック図である。図１に示すように、実施の形態１によるＡ／Ｄ変換器は、参照電圧発生回路（Reference Generator）１０１と、スイッチ選択回路（Switch Selector Matrix）１０２と、比較回路１０３と、サンプルホールド回路（ＳＨＣ）１０４と、ラッチ回路１０５と、デコーダ回路１０６と、クロック生成回路（Clock Generator）１０７とを備えている。
【００１９】
参照電圧発生回路１０１は、Ａ／Ｄ変換レンジの上限電圧値ＶＲＴと下限電圧値ＶＲＢとの間を複数に分割した参照電圧群Ｖｒｅｆｉを発生し、スイッチ選択回路１０２に並列に供給する。
【００２０】
スイッチ選択回路１０２は、参照電圧群Ｖｒｅｆｉと比較回路１０３が接続されるｎ個の出力ポートとの間を切り替えて接続するスイッチ回路を備え、デコーダ回路１０６からの出力制御信号に従って参照電圧群Ｖｒｅｆｉから１つの参照電圧を選択してｎ個の出力ポートの対応する出力ポートに出力する。
【００２１】
サンプルホールド回路１０４は、アナログ入力信号Ｖｉｎを基準クロック信号ＣＬＫ０に従ってサンプリングし、そのサンプリング値をホールドすることを各クロック期間において実行する。
【００２２】
比較回路１０３は、ｎ個の比較回路ＣＭＰ１〜ＣＭＰｎで構成され、それぞれ、一方の入力がスイッチ選択回路１０２の出力であり、他方の入力がサンプルホールド回路１０４の出力である。
【００２３】
ラッチ回路１０５は、ｎ個の比較回路ＣＭＰ１〜ＣＭＰｎと１対１対応で設けられるｎ個のラッチ回路Latch１〜Latchｎで構成され、それぞれ、クロック生成回路１０７からのクロック信号ＣＬＫｉ（ｉ＝１〜ｎ）によって比較回路１０３における対応する比較回路ＣＭＰｉ（ｉ＝１〜ｎ）の出力を取り込み、保持出力する。これらｎ個のラッチ回路Latch１〜Latchｎの出力が当該Ａ／Ｄ変換器のデジタル出力（ＡＤＣ Digital Output）となる。ラッチ回路Latchｎの出力は、最下位ビットＬＳＢを与え、ラッチ回路Latch１の出力は、最上位ビットＭＳＢを与える。
【００２４】
デコーダ回路１０６は、ラッチ回路Latch１の出力を入力とする１ビットデコーダ回路（１bit Decoder）と、ラッチ回路Latch１，Latch２の出力を入力とする２ビットデコーダ回路（２bit Decoder）と、ラッチ回路Latch１〜Latch３の出力を入力とする３ビットデコーダ回路（３bit Decoder）と、・・・、ラッチ回路Latch１〜ラッチ回路Latchｎ−１の出力を入力とするｎ−１ビットデコーダ回路（ｎ−１bit Decoder）とで構成され、各デコーダ回路の出力がスイッチ選択回路１０２に与えられる出力制御信号となっている。
【００２５】
図２は、図１に示すクロック生成回路（Clock Generator）の構成例を示す回路図である。図２示すように、クロック生成回路１０７は、複数のインバータを直列に接続した遅延回路（Delay Circuit）の多段接続によって、基準クロック信号ＣＬＫ０を順々に遅延させ、ラッチ回路１０５へのクロック信号ＣＬＫｉ（ｉ＝１〜ｎ）を順々に生成するように構成されている。
【００２６】
すなわち、初段の遅延回路２０１−１は、最上位ビットを出力するラッチ回路Latch１へのクロック信号ＣＬＫ１を発生する。２段目の遅延回路２０１−２は、ラッチ回路Latch２へのＣＬＫ２を発生する。３段目の遅延回路２０１−３は、ラッチ回路Latch３へのＣＬＫ３を発生する。以降、同様に最終段の遅延回路２０１−ｎは、最下位ビットを出力するラッチ回路LatchｎへのＣＬＫｎを発生する。
【００２７】
次に、図３は、図１に示すサンプルホールド回路（ＳＨＣ）の構成例を示す回路図である。図３に示すように、このサンプルホールド回路１０４は、基準クロック信号ＣＬＫ０がＨレベルであるときに閉路してアナログ入力信号Ｖｉｎを取り込むスイッチ（ＳＷ）３０１と、スイッチ（ＳＷ）３０１が取り込んだアナログ入力信号Ｖｉｎを基準クロック信号ＣＬＫ０がＬレベルである期間内保持するホールド容量素子（Ｃ）３０２と、ホールド容量素子（Ｃ）３０２が保持している電位を出力端から負帰還をかけてバッファリングするＯＰアンプ（Ａ）３０３とで構成されている。
【００２８】
次に、図１〜図４を参照して、この実施の形態１によるＡ／Ｄ変換器の動作を説明する。なお、図４は、図１に示すＡ／Ｄ変換器の動作を説明するタイムチャートである。
【００２９】
図４において、サンプルホールド回路１０４は、ＳＨＣ動作として示すように、基準クロック信号ＣＬＫ０がＨレベル状態にあるときサンプル動作を行い、Ｌレベル状態にあるときホールド動作を行うことを繰り返す。
【００３０】
クロック生成回路１０７では、基準クロック信号ＣＬＫ０がＬレベル状態にある期間内、ラッチ回路１０５へのクロック信号ＣＬＫｉを、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，・・、ＣＬＫｎと順々に所定の間隔を置いて発生する。すなわち、ラッチ回路１０５へのクロック信号ＣＬＫｉは、サンプルホールド回路１０４のホールド動作期間において相対的な遅延を持って発生する。
【００３１】
比較回路１０３では、ＡＤＣ動作として示すように、サンプルホールド回路１０４がホールド動作を行っている期間内に比較動作を行い、ビット変換を行う。すなわち、比較回路ＣＭＰ１が１ビット目の変換を行い、比較回路ＣＭＰ２が２ビット目の変換を行い、比較回路ＣＭＰ３が３ビット目の変換を行い、以降同様に、比較回路ＣＭＰｎがｎビット目の変換を行う。
【００３２】
このとき、１ビット目からｎビット目までの各ビットの変換動作は、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，…，ＣＬＫｎの立ち上がりによってラッチ回路（Latch１〜Latchｎ）１０５がそれぞれラッチ動作に入るまでに終了するようになっている。
【００３３】
Ａ／Ｄ変換動作は、次の手順で行われる。すなわち、１ビット目の変換では、スイッチ選択回路１０２は、参照電圧群Ｖｒｅｆｉの中からＡ／Ｄ変換レンジの中間値である（ＶＲＴ＋ＶＲＢ）／２を参照電圧として選択し、比較回路ＣＭＰ１に与えるので、比較回路ＣＭＰ１では、参照電圧（ＶＲＴ＋ＶＲＢ）／２とサンプルホールド回路１０４の出力であるアナログ入力信号Ｖｉｎとの大小比較を行う。その比較結果は、クロック信号ＣＬＫ１の立ち上がりによってラッチ回路Latch１にラッチされ、最上位ビットＭＳＢが出力される。
【００３４】
その結果、１ビットデコーダ回路（１bit Decoder）では、ラッチ回路Latch１の出力レベルに応じた出力制御信号を生成するので、スイッチ選択回路１０２では、次に用いる参照電圧（上限値または下限値）の選択が行われる。
【００３５】
すなわち、比較回路ＣＭＰ１の比較結果がＶｉｎ＞（ＶＲＴ＋ＶＲＢ）／２であり、ラッチ回路Latch１のラッチ出力がＨレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）３／４なる参照電圧を選択し、比較回路ＣＭＰ２に与える。
【００３６】
一方、比較回路ＣＭＰ１の比較結果がＶｉｎ＜（ＶＲＴ＋ＶＲＢ）／２であり、ラッチ回路Latch１のラッチ出力がＬレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）／４なる参照電圧を選択し、比較回路ＣＭＰ２に与える。
【００３７】
次に、２ビット目の変換では、比較回路ＣＭＰ２は、スイッチ選択回路にて上記のように選択された参照電圧とアナログ入力信号Ｖｉｎとの大小比較を行う。その比較結果は、クロック信号ＣＬＫ２の立ち上がりによってラッチ回路Latch２にラッチされ、２ビット目が出力される。
【００３８】
これによって、２ビットデコーダ回路（２bit Decoder）では、ラッチ回路Latch１，Latch２の出力レベルに応じた出力制御信号を生成するので、スイッチ選択回路１０２では、次に用いる参照電圧（上限値または下限値）の選択が行われる。
【００３９】
すなわち、スイッチ選択回路１０２にて選択された参照電圧が（ＶＲＴ＋ＶＲＢ）３／４である場合に、比較回路ＣＭＰ２の比較結果がＶｉｎ＞（ＶＲＴ＋ＶＲＢ）３／４であり、ラッチ回路Latch２のラッチ出力がＨレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）７／８なる参照電圧を選択し、比較回路ＣＭＰ３に与える。
【００４０】
一方、比較回路ＣＭＰ２の比較結果がＶｉｎ＜（ＶＲＴ＋ＶＲＢ）３／４であり、ラッチ回路Latch２のラッチ出力がＬレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）５／８なる参照電圧を選択し、比較回路ＣＭＰ３に与える。
【００４１】
また、スイッチ選択回路にて選択された参照電圧が（ＶＲＴ＋ＶＲＢ）／４である場合に、比較回路ＣＭＰ２の比較結果がＶｉｎ＞（ＶＲＴ＋ＶＲＢ）／４であり、ラッチ回路Latch２のラッチ出力がＨレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）３／８なる参照電圧を選択し、比較回路ＣＭＰ３に与える。
【００４２】
一方、比較回路ＣＭＰ２の比較結果がＶｉｎ＜（ＶＲＴ＋ＶＲＢ）／４であり、ラッチ回路Latch２のラッチ出力がＬレベル状態にあるときは、スイッチ選択回路１０２は、（ＶＲＴ＋ＶＲＢ）／８なる参照電圧を選択し、比較回路ＣＭＰ３に与える。
【００４３】
同様の手順で３ビット目以降ｎ−１ビット目までの変換が行われる。ｎ−１ビット目の変換において、スイッチ選択回路１０２にて参照電圧が同様の手順で選択され、比較回路ＣＭＰｎに与えられる。ｎビット目の変換では、比較回路ＣＭＰｎの出力をラッチ回路Latchｎに取り込む。これによって、ｎ個のラッチ出力がｎビットＡ／Ｄ変換器の出力（ＡＤＣDigital Output）として得られる。
【００４４】
以上のように、実施の形態１によれば、比較回路をフラッシュ型のように並列に配置するとともに、基準クロック信号を遅延回路に通して、基準クロック信号における１クロックのＬレベル期間内に必要個数のラッチ用クロック信号を順々に発生させ、そのＬレベル期間内に最上位ビットから最下位ビットまでを順々にビット変換してラッチ出力するようにしたので、従来の逐次比較型Ａ／Ｄ変換器に比べて変換速度の高速化を図ることができる。
【００４５】
実施の形態２．
図５は、この発明の実施の形態２であるＡ／Ｄ変換器の構成を示すブロック図である。なお、図５では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００４６】
図５に示すように、実施の形態２によるＡ／Ｄ変換器は、図１に示した構成において、１個のサンプルホールド回路（ＳＨＣ）１０４に代えて、サンプルホールド回路４０１が設けられている。また、クロック生成回路（Clock Generator）１０７に代えてクロック生成回路（Clock Generator）４０２が設けられている。
【００４７】
サンプルホールド回路４０１は、ｎ個の比較回路ＣＭＰ１〜ＣＭＰｎと１対１に対応して設けられるｎ個のサンプルホールド回路ＳＨＣ１〜ＳＨＣｎで構成されている。ｎ個のサンプルホールド回路ＳＨＣ１〜ＳＨＣｎは、それぞれ、アナログ入力信号Ｖｉｎをクロック信号ＣＬＫＳｉに従ってサンプリングし、そのサンプリング値をホールドして対応する比較回路ＣＭＰｉ（ｉ＝１〜ｎ）に出力することを各クロック期間において実行する。
【００４８】
クロック生成回路４０２は、基準クロック信号ＣＬＫＳａｚから、サンプルホールド回路４０１へのクロック信号ＣＬＫＳｉとラッチ回路１０５へのクロック信号ＣＬＫＬｉ（ｉ＝１〜ｎ）とを生成する。図６は、図５に示すクロック生成回路（Clock Generator）の構成例を示す回路図である。
【００４９】
図６に示すように、クロック生成回路４０２は、基準クロック信号ＣＬＫＳａｚから、まずクロック信号ＣＬＫＳｉｎ、クロック信号ＣＬＫＳｒｅｆをこの順に生成する。クロック信号ＣＬＫＳｉｎは、基準クロック信号ＣＬＫＳａｚを２段のインバータを通して遅延させたものである。クロック信号ＣＬＫＳｒｅｆは、クロック信号ＣＬＫＳｉｎを３段のインバータを通して遅延させたものである。サンプルホールド回路４０１へのクロック信号ＣＬＫＳｉは、基準クロック信号ＣＬＫＳａｚと、クロック信号ＣＬＫＳｉｎ，ＣＬＫＳｒｅｆとで構成されている。
【００５０】
そして、クロック信号ＣＬＫＳｒｅｆを複数のインバータを直列に接続した遅延回路（Delay Circuit）の多段接続によって順々に遅延させ、ラッチ回路１０５へのクロック信号ＣＬＫＬｉ（ｉ＝１〜ｎ）を順々に生成するようになっている。すなわち、初段の遅延回路４２０−１は、最上位ビットを出力するラッチ回路Latch１へのクロック信号ＣＬＫＬ１を発生する。２段目の遅延回路４２０−２は、ラッチ回路Latch２へのＣＬＫＬ２を発生する。３段目の遅延回路４２０−３は、ラッチ回路Latch３へのＣＬＫＬ３を発生する。以降、同様に最終段の遅延回路４２０−ｎは、最下位ビットを出力するラッチ回路LatchｎへのＣＬＫＬｎを発生する。
【００５１】
次に、図７は、図５に示すサンプルホールド回路（ＳＨＣ１〜ＳＨＣｎ）の構成例を示す回路図である。図７に示すように、ｎ個のサンプルホールド回路ＳＨＣ１〜ＳＨＣｎは、それぞれ、基準クロック信号ＣＬＫＳａｚ、クロック信号ＣＬＫＳｉｎ，ＣＬＫＳｒｅｆで動作するチョッパ型アンプで構成されている。
【００５２】
すなわち、サンプルホールド回路ＳＨＣｉ（ｉ＝１〜ｎ）は、ＯＰアンプ（Ａ）５００と、一端にアナログ入力信号Ｖｉｎが印加されクロック信号ＣＬＫＬｉｎによって動作するスイッチ（ＳＷｉｎ）５０１と、一端に参照電圧群Ｖｒｅｆｉが印加されクロック信号ＣＬＫＳｒｅｆによって動作するスイッチ（ＳＷｒｅｆ）５０２と、一端が接地されクロック信号ＣＬＫＬｉｎによって動作するスイッチ（ＳＷｉｎ）５０３と、一端が接地されクロック信号ＣＬＫＳｒｅｆによって動作するスイッチ（ＳＷｒｅｆ）５０４と、スイッチ（ＳＷｉｎ）５０１およびスイッチ（ＳＷｒｅｆ）５０２の他端とＯＰアンプ（Ａ）５０７の一方の入力端との間に介在するホールド容量素子（Ｃ）５０６と、スイッチ（ＳＷｉｎ）５０３およびスイッチ（ＳＷｒｅｆ）５０４の他端とＯＰアンプ（Ａ）５０７の他方の入力端との間に介在するホールド容量素子（Ｃ）５０７と、ＯＰアンプ（Ａ）５００の一方の入力端と一方の出力端との間に介在しクロック信号ＣＬＫＳａｚによって動作するスイッチ（ＳＷａｚ）５０８と、ＯＰアンプ（Ａ）５００の他方の入力端と他方の出力端との間に介在しクロック信号ＣＬＫＳａｚによって動作するスイッチ（ＳＷａｚ）５０９とで構成され、アナログ入力信号Ｖｉｎと参照電圧Ｖｒｅｆｉとの差分を増幅するようになっている。
【００５３】
なお、クロック生成回路図４０２は、チョッパ型アンプの使用を想定して構成したが、サンプルホールド回路ＳＨＣｉ（ｉ＝１〜ｎ）は、チョッパ型アンプ以外に、図３に示したサンプルホールド回路も使用することができ、またスイッチドキヤパシタ型サンプルホールド回路も使用することができる。これらの場合には、クロック生成回路も対応して構成すればよい。
【００５４】
次に、図５〜図８を参照して、この実施の形態２によるＡ／Ｄ変換器の動作を説明する。なお、図８は、図５に示すＡ／Ｄ変換器の動作を説明するタイムチャートである。
【００５５】
図８において、クロック生成回路４０２では、基準クロック信号ＣＬＫＳａｚからサンプルホールド回路４０１に与えるクロック信号ＣＬＫＳｉｎ、ＣＬＫＳｒｅｆをこの順に生成する。基準クロック信号ＣＬＫＳａｚに対して、クロック信号ＣＬＫＳｉｎは、同相の極性関係で変化し、クロック信号ＣＬＫＳｒｅｆは、逆相の極性関係で変化している。
【００５６】
サンプルホールド回路４０１は、ＳＨＣ動作として示すように、基準クロック信号ＣＬＫＳａｚがＨレベル状態にあるときオートゼロ動作を行い、クロック信号ＣＬＫＳｉｎがＬレベル状態でかつクロック信号ＣＬＫＳｒｅｆがＨレベル状態のときホールド動作を行うことを繰り返す。
【００５７】
クロック生成回路４０２では、クロック信号ＣＬＫＳｒｅｆがＨレベル状態にある期間内、ラッチ回路１０５へのクロック信号ＣＬＫＬｉを、ＣＬＫＬ１，ＣＬＫＬ２，ＣＬＫＬ３，・・、ＣＬＫＬｎと順々に所定の間隔を置いて発生する。すなわち、ラッチ回路１０５へのクロック信号ＣＬＫＬｉ（ｉ＝１〜ｎ）は、サンプルホールド回路４０１のホールド動作期間において相対的な遅延を持って発生する。
【００５８】
比較回路１０３では、ＡＤＣ動作として示すように、サンプルホールド回路４０１がホールド動作を行っている期間内に比較動作を行なう。正確には、基準クロック信号ＣＬＫＳａｚがＬレベル状態にある期間内に比較動作を行なうが、各ビットの変換は、クロック信号ＣＬＫＬ１，ＣＬＫＬ２，ＣＬＫＬ３，…，ＣＬＫＬｎの立ち上がりによってラッチ回路（Latch１〜Latchｎ）１０５がラッチ動作に入るまでに終了するようになっている。
【００５９】
したがって、この実施の形態２によるＡ／Ｄ変換器でのＡ／Ｄ変換手順は、実施の形態１にて説明した手順と同じ手順で進行するので、その説明は割愛する。
【００６０】
以上のように、実施の形態２では、実施の形態１においてサンプルホールド回路をビット数分の比較回路と１対１対応に設け、実施の形態１と同様の手順でＡ／Ｄ変換が行えるので、実施の形態１と同様に、従来の逐次比較型Ａ／Ｄ変換器に比べて変換速度の高速化を図ることができる。
【００６１】
このとき、各サンプルホールド回路をチョッパ型アンプで構成する場合はサンプルホールド回路の高精度化が図れるので、当該Ａ／Ｄ変換器の分解能を高めることができる。また、各サンプルホールド回路を図３に示したサンプルホールド回路で構成する場合は、サンプルホールド回路の低消費電力化、小サイズ化が図れる。
【００６２】
実施の形態３．
図９は、この発明の実施の形態３であるＡ／Ｄ変換器の構成を示すブロック図である。なお、図９では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００６３】
図９に示すように、実施の形態３によるＡ／Ｄ変換器は、図１に示した構成において、比較回路（ＣＭＰ１〜ＣＭＰｎ）１０３に代えて、Ａ／Ｄ変換モジュール６０１が設けられている。それに伴い、ラッチ回路（Latch１〜Latchｎ）１０５に代えてラッチ回路６０２が設けられ、デコーダ回路１０６に代えてデコーダ回路６０３が設けられている。
【００６４】
Ａ／Ｄ変換モジュール６０１は、Ｍ₁ビットＡ／Ｄ変換モジュール（M₁bit ADCM）、Ｍ₂ビットＡ／Ｄ変換モジュール（M₂bitADCM）、Ｍ₃ビットＡ／Ｄ変換モジュール（M₃bitADCM）、・・・、Ｍ_nビットＡ／Ｄ変換モジュール（M_nbitADCM）で構成されている。
【００６５】
ラッチ回路６０２は、Ｍ₁ビットＡ／Ｄ変換モジュールが出力するＭ₁ビットをラッチするラッチ回路（Latch Ｍ₁）、Ｍ₂ビットＡ／Ｄ変換モジュールが出力するＭ₂ビットをラッチするラッチ回路（Latch Ｍ₂）、Ｍ₃ビットＡ／Ｄ変換モジュールが出力するＭ₃ビットをラッチするラッチ回路（Latch Ｍ₃）、・・・、Ｍ_nビットＡ／Ｄ変換モジュールが出力するＭ_nビットをラッチするラッチ回路（Latch Ｍ_n）で構成されている。
【００６６】
デコーダ回路６０３は、ラッチ回路（Latch Ｍ₁）が出力するＭ₁ビットをデコードするデコーダ回路（M₁bit Decorder）、ラッチ回路（Latch Ｍ₁、Latch Ｍ₂）が出力するＭ₁＋Ｍ₂ビットをデコードするデコーダ回路（M₁+M₂bit Decorder）、ラッチ回路（Latch Ｍ₁、Latch Ｍ₂、Latch Ｍ₃）が出力するＭ₁＋Ｍ₂＋Ｍ₃ビットをデコードするデコーダ回路（M₁+M₂+M₃bit Decorder）、ラッチ回路（Latch Ｍ₁〜Latch Ｍ_n-1）が出力するＭ₁＋・・・＋Ｍ_n-1ビットをデコードするデコーダ回路（M₁+…+M_n-1bitDecorder）で構成されている。
【００６７】
図１０は、図９に示すＡ／Ｄ変換モジュール（ＡＤＣＭ）の構成例を示すブロック図である。図１０に示すように、Ｍ_i（ｉ＝１〜ｎ）ビットのＡ／Ｄ変換モジュール（ＡＤＣＭ）は、２^Mi−１個の比較回路（ＣＭＰ１，ＣＭＰ２，ＣＭＰ３，…，ＣＭＰ２^Mi−１）７０１と、これらの出力をＭ_iビットＡ／Ｄ変換コードに変換するエンコーダ回路（Encorder Circuit）７０２とによつて構成されている。
【００６８】
次に、図９、図１０を参照して、この実施の形態３によるＡ／Ｄ変換器の動作を説明する。サンプルホールド回路（ＳＨＣ）１０４は、基準クロック信号ＣＬＫ０がＨレベル状態にあるときサンプル動作を行い、Ｌレベル状態にあるときホールド動作を行うことを繰り返す。
【００６９】
Ａ／Ｄ変換モジュール６０１は、サンプルホールド回路（ＳＨＣ）１０４がホールド動作を行っている期間において、Ｍ₁ビット、Ｍ₂ビット、Ｍ₃ビット、…、Ｍ_nビットのＡ／Ｄ変換動作を順次行なう。Ｍ₁ビット、Ｍ₂ビット、Ｍ₃ビット、…、Ｍ_nビットの各変換動作は、それぞれ、図４に示したクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、‥、ＣＬＫｎの立ち上がりによってラッチ回路（Latch Ｍ₁〜Latch Ｍ_n）６０２がラッチ動作に入るまでに行なわれる。
【００７０】
Ａ／Ｄ変換動作は、次の手順で行われる。すなわち、Ａ／Ｄ変換レンジを２^M1分の１に分割した２^M1−１個の参照電圧群Ｖｒｅｆｉとアナログ入力信号ＶｉｎがＭ₁ビットＡ／Ｄ変換モジュール（M₁bitADCM)に入力され、Ｍ₁ビットのＡ／Ｄ変換が行なわれる。
【００７１】
その変換結果は、クロック信号ＣＬＫ１の立ち上がりによってラッチ回路（Latch Ｍ₁）にラッチされる。Ｍ₁ビットのデコーダ回路（M₁bit Decorder）は、ラッチ回路（Latch Ｍ₁）のＭ₁ビット出力から２^M1ビットの出力制御信号を作りスイッチ選択回路１０２に与えるので、スイッチ選択回路１０２にて次に用いる参照電圧（上限値と下限値）が選択される。
【００７２】
次いで、スイッチ選択回路１０２が選択した参照電圧の上限値と下限値の範囲を２^M2分の１に分割した２^M2−１個の参照電圧群Ｖｒｅｆｉとアナログ入力信号ＶｉｎがＭ₂ビットＡ／Ｄ変換モジュール（M₂bitADCM)に入力され、Ｍ₂ビットのＡ／Ｄ変換が行なわれる。
【００７３】
その変換結果は、クロック信号ＣＬＫ２の立ち上がりによってラッチ回路（LatchＭ₂）にラッチされる。Ｍ₁＋Ｍ₂ビットデコーダ回路（M₁+M₂bit Decorder）は、ラッチ回路（LatchＭ₁）とラッチ回路（LatchＭ₂）とにラッチされたＭ₁＋Ｍ₂ビットから２^M1+M2ビットの出力制御信号を作りスイッチ選択回路１０２に与えるので、スイッチ選択回路１０２にて次に用いる参照電圧（上限値と下限値）が選択される。
【００７４】
同様の手順によって、Ｍ_n-1ビット目までのＡ／Ｄ変換動作が行われる。Ｍ_nビット目の変換では、Ｍ_nビットＡ／Ｄ変換モジュール（M_nbitADCM）の出力をラッチ回路（Latch Ｍ_n）に取り込む。これによって、ラッチ回路（Latch Ｍ₁〜Latch Ｍ_n）６０２の出力から、Ｍ₁+Ｍ₂+Ｍ₃+…＋Ｍ_nビットＡ／Ｄ変換器の出力（ＡＤＣ Digital Output）が得られる。
【００７５】
以上のように、実施の形態３によれば、多ビットのＡ／Ｄ変換モジュールをフラッシュ型のように並列に配置するとともに、基準クロック信号を遅延回路に通して基準クロック信号における１クロックのＬレベル期間内に必要個数のラッチ用クロック信号を順々に発生させ、そのＬレベル期間内に各多ビットのＡ／Ｄ変換モジュールが順々にビット変換するようにしたので、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器において必要とされる高速高精度なサンプルホールド回路やＯＰアンプ回路を使用せずに、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器と同内容のＡ／Ｄ変換が行える。したがって、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器に比べて小サイズ化や低消費電力化を図ることができる。
【００７６】
実施の形態４．
図１１は、この発明の実施の形態４であるＡ／Ｄ変換器の構成を示すブロック図である。なお、図１１では、図９に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００７７】
図１１に示すように、実施の形態４によるＡ／Ｄ変換器は、図９に示した構成において、１個のサンプルホールド回路（ＳＨＣ）１０４に代えて、サンプルホールド回路８０１が設けられている。サンプルホールド回路８０１は、分散型サンプルホールド回路モジュール（Distributed ＳＨＣ Module）で構成されている。分散型サンプルホールド回路モジュール（Distributed ＳＨＣ Module）８０１の各サンプルホールド回路は、この実施の形態４では、図７に示したチョッパ型アンプで構成するとしている。したがって、図９に示した構成において、クロック生成回路（Clock Generator）１０７に代えてクロック生成回路（Clock Generator）４０２が設けられている。勿論、図３に示したサンプルホールド回路も使用することができる。その場合には、クロック生成回路（Clock Generator）１０７を使用すればよい。
【００７８】
次に、図１１を参照して、この実施の形態４によるＡ／Ｄ変換器の動作を説明する。分散型サンプルホールド回路モジュール（Distributed ＳＨＣ Module）８０１の各サンプルホールド回路は、図８に示したように、基準クロック信号ＣＬＫＳａｚがＨレベル状態にあるときオートゼロ動作を行い、クロック信号ＣＬＫＳｉｎがＬレベル状態でかつクロック信号ＣＬＫＳｒｅｆがＨレベル状態のときホールド動作を行うことを繰り返す。
【００７９】
Ａ／Ｄ変換モジュール６０１は、分散型サンプルホールド回路モジュール（Distributed ＳＨＣ Module）８０１の各サンプルホールド回路がホールド動作を行っている期間にて、Ｍ₁ビット、Ｍ₂ビット、Ｍ₃ビット、…、Ｍ_nビットのＡ／Ｄ変換動作を順次行なう。Ｍ₁ビット、Ｍ₂ビット、Ｍ₃ビット、…、Ｍ_nビットの変換動作は、それぞれ、図８に示したクロック信号ＣＬＫＬ１、ＣＬＫＬ２、ＣＬＫＬ３、‥、ＣＬＫＬｎの立ち上がりによってラッチ回路（Latch Ｍ₁〜LatchＭ_n）６０２がラッチ動作に入るまでに終了するようになっている。
【００８０】
したがって、この実施の形態４によるＡ／Ｄ変換器でのＡ／Ｄ変換手順は、実施の形態３にて説明した手順と同じ手順で進行するので、その説明は割愛する。
【００８１】
以上のように、実施の形態４では、実施の形態３においてサンプルホールド回路を分散型サンプルホールド回路モジュールで構成し、実施の形態３と同様の手順でＡ／Ｄ変換が行えるので、実施の形態３と同様に、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器に比べて小サイズ化や低消費電力化を図ることができる。
【００８２】
このとき、分散型サンプルホールド回路モジュールの各サンプルホールド回路をチョッパ型アンプで構成する場合はサンプルホールド回路の高精度化が図れるので、当該Ａ／Ｄ変換器の分解能を高めることができる。また、各サンプルホールド回路を図３に示したサンプルホールド回路で構成する場合は、サンプルホールド回路の低消費電力化、小サイズ化が図れる。
【００８３】
実施の形態５．
図１２は、この発明の実施の形態５であるＡ／Ｄ変換器の構成を示すブロック図である。なお、図１２では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。
【００８４】
図１２に示すように、実施の形態５によるＡ／Ｄ変換器は、参照電圧発生回路（Reference Generator）１０１と、スイッチ選択回路（Switch Selector Matrix）１０２と、サンプルホールド回路（ＳＨＣ）１０４と、クロック生成回路（Clock Generator）１０７と、入力レンジ変換回路（Input Range Modulator(2^ytimes)）９０１と、ｘビットの既存Ａ／Ｄ変換器（x bit Conventinal ADC）９０２と、ｙビットのＡ／Ｄ変換拡張ビットモジュール（ｙbit Extended ADCM）９０３と、ｙビットのラッチ回路（Latchｙ）９０４と、ｙビットのデコーダ回路（ｙbit Decoder）９０５と、同期回路（Sync.）９０６とを備えている。
【００８５】
参照電圧発生回路１０１は、Ａ／Ｄ変換レンジの上限電圧値ＶＲＴと下限電圧値ＶＲＢとの間を複数に分割した参照電圧群Ｖｒｅｆｉを発生し、スイッチ選択回路１０２とＡ／Ｄ変換拡張ビットモジュール９０３とに並列に供給する。
【００８６】
スイッチ選択回路１０２は、デコーダ回路９０５からの出力制御信号に従い参照電圧群Ｖｒｅｆｉから１つの参照電圧を選択して入力レンジ変換回路９０１に出力する。
【００８７】
クロック生成回路１０７は、図２に示すように構成され、基準クロック信号ＣＬＫ０からクロック信号ＣＬＫｉを生成する。サンプルホールド回路１０４は、アナログ入力信号Ｖｉｎを基準クロック信号ＣＬＫ０に従ってサンプリングし、そのサンプリング値をホールドすることを各クロック期間において実行する。
【００８８】
入力レンジ変換回路９０１は、サンプルホールド回路１０４の出力とスイッチ選択回路１０２にて選択された参照電圧群Ｖｒｅｆｉの各参照電圧Ｖｒｅｆとの差分を２^y倍し、既存Ａ／Ｄ変換器９０２の入力レンジに合わせることを行う。
【００８９】
Ａ／Ｄ変換拡張ビットモジュール９０３は、図１０に示すように構成され、サンプルホールド回路１０４がホールド動作を行っている期間内にｙビットのＡ／Ｄ変換を行う。ラッチ回路９０４は、クロック信号ＣＬＫ１に従ってＡ／Ｄ変換拡張ビットモジュール９０３のｙビット出力をラッチし、デコーダ回路９０５と同期回路９０６とに出力する。
【００９０】
同期回路９０６は、ラッチ回路９０４の出力と既存Ａ／Ｄ変換器９０２の出力との同期を取り、ｘ＋ｙビットのＡ／Ｄ変換出力（ＡＤＣDigital Output）を行う。デコーダ回路９０５は、ラッチ回路９０４のｙビット出力から出力制御信号を作成しスイッチ選択回路１０２に与える。
【００９１】
次に、図１２を参照して、この実施の形態５によるＡ／Ｄ変換器の動作を説明する。サンプルホールド回路１０４は、基準クロック信号ＣＬＫ０がＨレベル状態にあるときサンプル動作を行い、Ｌレベル状態にあるときホールド動作を行うことを繰り返す。
【００９２】
Ａ／Ｄ変換拡張ビットモジュール９０３は、サンプルホールド回路１０４がホールド動作を行っている期間において、参照電圧発生回路１０１からの参照電圧群Ｖｒｅｆｉとサンプルホールド回路１０４と大小比較を実施してｙビットのＡ／Ｄ変換動作を行う。このｙビットのＡ／Ｄ変換動作は、クロック信号ＣＬＫ１の立ち上がりによってラッチ回路９０４がラッチ動作に入るまでに終了するようなっている。
【００９３】
Ａ／Ｄ変換動作は、次のような手順で行われる。すなわち、Ａ／Ｄ変換レンジを２^y分の１に分割した２^y−１個の参照電圧群Ｖｒｅｆｉとアナログ入力信号ＶｉｎがＡ／Ｄ変換拡張ビットモジュール９０３に入力され、ｙビットのＡ／Ｄ変換が行なわれる。その変換結果は、クロック信号ＣＬＫ１の立ち上がりによってｙビットのラッチ回路９０４にラッチされる。
【００９４】
このラッチ回路９０４のｙビット出力は、ｙビットのデコーダ回路９０３にてスイッチ選択回路１０２への出力制御信号となり、スイッチ選択回路１０２にて既存Ａ／Ｄ変換器９０２用の参照電圧（上限値と下限値）が選択される。
【００９５】
そこで、入力レンジ変換回路９０１では、このようにスイッチ選択回路１０２にて選択された参照電圧の上限値と下限値の範囲を２^x分の１に分割した２^x−１個の参照電圧群Ｖｒｅｆとアナログ入力信号Ｖｉｎとの各差分を２^y倍し、上限値ＶＲＴと下限値ＶＲＢの入力レンジを既存Ａ／Ｄ変換器９０２のそれに一致させ、参照電圧群Ｖｒｅｆｉを既存Ａ／Ｄ変換器９０２に与える。これによって、既存Ａ／Ｄ変換器９０２では、従前通りｘビットのＡ／Ｄ変換を行うことができる。
【００９６】
この既存Ａ／Ｄ変換器９０２のｘビット出力とラッチ回路９０４のｙビット出力とを同期回路９０６にて同期させ、ｙ＋ｘビットのＡ／Ｄ変換出力を得る。
【００９７】
以上のように、実施の形態５によれば、基準クロック信号における１クロックのＬレベル期間内に必要個数のラッチ用クロック信号を順々に発生させ、そのＬレベル期間内に拡張ビット用のＡ／Ｄ変換モジュールに拡張ビットの最上位ビットから最下位ビットまでを順々にビット変換させるようにし、その拡張ビットに基づき選択した参照電圧を、入力レンジを合わせる変換を行って既存のＡ／Ｄ変換器に与えて既存Ａ／Ｄ変換器を従前通りに動作させ、両者の変換ビットを同期して取り出すようしたので、既存のＡ／Ｄ変換器に対して高ビット化拡張を行うことができる。
【００９８】
実施の形態６．
図１３は、この発明の実施の形態６であるＡ／Ｄ変換器の構成を示すブロック図である。なお、図１３では、図１２に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態６に関わる部分を中心に説明する。
【００９９】
図１３に示すように、実施の形態６によるＡ／Ｄ変換器は、図１２に示した構成において、１個のサンプルホールド回路（ＳＨＣ）１０４に代えて、サンプルホールド回路９５０が設けられている。サンプルホールド回路９５０は、分散型サンプルホールド回路モジュール（Distributed ＳＨＣ Module）で構成されている。分散型サンプルホールド回路モジュール（Distributed ＳＨＣ Module）の各サンプルホールド回路は、この実施の形態６では、図７に示したチョッパ型アンプで構成するとしている。したがって、図１２に示した構成において、クロック生成回路（Clock Generator）１０７に代えてクロック生成回路（Clock Generator）４０２が設けられている。勿論、図３に示したサンプルホールド回路も使用することができる。その場合には、クロック生成回路（Clock Generator）１０７を使用すればよい。
【０１００】
次に、図１３を参照して、この実施の形態６によるＡ／Ｄ変換器の動作を説明する。分散型サンプルホールド回路モジュール（Distributed ＳＨＣ Module）９５０の各サンプルホールド回路は、図８に示したように、基準クロック信号ＣＬＫＳａｚがＨレベル状態にあるときオートゼロ動作を行い、クロック信号ＣＬＫＳｉｎがＬレベル状態でかつクロック信号ＣＬＫＳｒｅｆがＨレベル状態のときホールド動作を行うことを繰り返す。
【０１０１】
Ａ／Ｄ変換拡張ビットモジュール９０３は、サンプルホールド回路１０４がホールド動作を行っている期間において、ｙビットのＡ／Ｄ変換動作をクロック信号ＣＬＫＬ１の立ち上がりによってラッチ回路９０４がラッチ動作に入るまでに行うようなっている。
【０１０２】
したがって、この実施の形態６によるＡ／Ｄ変換器でのＡ／Ｄ変換手順は、実施の形態５にて説明した手順と同じ手順で進行するので、その説明は割愛する。
【０１０３】
以上のように、実施の形態６では、実施の形態５においてサンプルホールド回路を分散型サンプルホールド回路で構成し、実施の形態５と同様の手順でＡ／Ｄ変換が行えるので、実施の形態５と同様に、既存のＡ／Ｄ変換器に対して高ビット化拡張を行うことができる。
【０１０４】
このとき、各サンプルホールド回路をチョッパ型アンプで構成する場合はサンプルホールド回路の高精度化が図れるので、当該Ａ／Ｄ変換器の分解能を高めることができる。また、各サンプルホールド回路を図３に示したサンプルホールド回路で構成する場合は、サンプルホールド回路の低消費電力化、小サイズ化が図れる。
【０１０５】
【発明の効果】
以上説明したように、この発明によれば、サンプルホールド回路のホールド動作期間内に、フラッシュ型のように並列に配置した各比較回路にて順次比較動作が行われることにより、最上位ビットから最下位ビットまでのＡ／Ｄ変換が行われる。この比較回路におけるビット変換動作は、サンプルホールド回路のホールド動作期間内に相対的に遅延を持って発生するラッチ用クロック信号によって対応する各ラッチ回路がラッチ動作に入るまでには終了するので、各ラッチ回路では、サンプルホールド回路のホールド動作期間内に所定ビットのデジタル信号を出力することができる。したがって、従来の逐次比較型Ａ／Ｄ変換器に比べて変換速度の高速化を図ることができる。
【０１０６】
つぎの発明によれば、サンプルホールド回路のホールド動作期間内に、フラッシュ型のように並列に配置した各多ビットのＡ／Ｄ変換モジュールにて順次比較動作が行われることにより、最上位ビットから最下位ビットまでのＡ／Ｄ変換が行われる。この各多ビットのＡ／Ｄ変換モジュールにおけるＡ／Ｄ変換動作は、サンプルホールド回路のホールド動作期間内に相対的に遅延を持って発生するラッチ用クロック信号によって対応する各ラッチ回路がラッチ動作に入るまでには終了するので、各ラッチ回路では、サンプルホールド回路のホールド動作期間内に所定ビットのデジタル信号を出力することができる。したがって、従来の２ステップ型Ａ／Ｄ変換器やパイプライン型Ａ／Ｄ変換器に比べて低消費電力化、小サイズ化を図ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるＡ／Ｄ変換器の構成を示すブロック図である。
【図２】図１に示すクロック生成回路（Clock Generator）の構成例を示す回路図である。
【図３】図１に示すサンプルホールド回路（ＳＨＣ）の構成例を示す回路図である。
【図４】図１に示すＡ／Ｄ変換器の動作を説明するタイムチャートである。
【図５】この発明の実施の形態２であるＡ／Ｄ変換器の構成を示すブロック図である。
【図６】図５に示すクロック生成回路（Clock Generator）の構成例を示す回路図である。
【図７】図５に示すサンプルホールド回路（ＳＨＣ１〜ＳＨＣｎ）の構成例を示す回路図である。
【図８】図５に示すＡ／Ｄ変換器の動作を説明するタイムチャートである。
【図９】この発明の実施の形態３であるＡ／Ｄ変換器の構成を示すブロック図である。
【図１０】図９に示すＡ／Ｄ変換モジュール（ＡＤＣＭ）の構成例を示すブロック図である。
【図１１】この発明の実施の形態４であるＡ／Ｄ変換器の構成を示すブロック図である。
【図１２】この発明の実施の形態５であるＡ／Ｄ変換器の構成を示すブロック図である。
【図１３】この発明の実施の形態６であるＡ／Ｄ変換器の構成を示すブロック図である。
【符号の説明】
１０１参照電圧発生回路（Reference Generator）、１０２スイッチ選択回路（Switch Selector Matrix）、１０３比較回路（ＣＭＰ１〜ＣＭＰｎ）、１０４サンプルホールド回路（ＳＨＣ）、１０５ラッチ回路（Latch１〜Latchｎ）、１０６デコーダ回路（１bit Decoder〜ｎ−１bit Decoder）、１０７，４０２クロック生成回路（Clock Generator）、２０１−１〜２０１−ｎ，４０１−１〜４０１−ｎ遅延回路（Delay Circuit）、４０１サンプルホールド回路（ＳＨＣ１〜ＳＨＣｎ）、６０１Ａ／Ｄ変換モジュール（Ｍ₁bit ADCM〜Ｍ_nbit ADCM）、６０２ラッチ回路（LatchＭ₁〜LatchＭ_n）、６０３デコーダ回路（Ｍ₁bit Decoder〜Ｍ₁＋…Ｍ_n-1bit Decoder）、８０１，９５０サンプルホールド回路（Distributed ＳＨＣ Module）、９０１入力レンジ変換回路（Input Range Modulator(2^ytimes)）、９０２既存Ａ／Ｄ変換器（x bit Conventinal ADC）、９０３Ａ／Ｄ変換拡張ビットモジュール（ｙbit Extended ADCM）、９０４ラッチ回路（Latchｙ）、９０５デコーダ回路（ｙbit Decoder）、９０６同期回路（Sync.）。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an analog / digital converter (A / D converter) for converting an analog signal into a digital signal.
[0002]
[Prior art]
As the CMOS process becomes finer, the size and power consumption of digital circuits can be reduced according to scaling rules. However, in an analog circuit, it is often difficult to reduce the voltage, reduce the size, reduce the power consumption, or the like because of requirements for the operation speed and input / output dynamic range. Therefore, in recent years, the size of the analog circuit portion and the proportion of power consumption in the LSI tend to be larger than that of the digital circuit portion.
[0003]
Similarly, also in the A / D converter, the size of the analog circuit unit and the proportion of the power consumption are often larger than that of the digital circuit unit. Therefore, in order to reduce the size and power consumption of the entire A / D converter and improve the conversion speed, the size of the analog circuit unit and the proportion of power consumption are compared with the proportion of the digital circuit unit. It is necessary to make it smaller.
[0004]
[Problems to be solved by the invention]
By the way, various A / D converters exist in the A / D converters according to the requirements of conversion speed, size, and power consumption. Typical examples include a successive approximation A / D converter, a flash A / D converter, a two-step A / D converter, or a pipeline A / D converter, and the above-mentioned examination is performed on them. Add.
[0005]
Since the successive approximation A / D converter includes only one comparison circuit, the size and power consumption are small, but the conversion speed is slow because the conversion period is required by the number of resolution bits.
[0006]
The flash A / D converter can perform high-speed operation because the comparison circuits are arranged in parallel and perform the comparison operation all at once. However, since the number of comparison circuits increases, the size and power consumption increase.
[0007]
The two-step A / D converter or the pipeline A / D converter has an intermediate performance between the two A / D converters, but is a high-speed and high-precision sample-and-hold circuit or an OP amplifier circuit. Therefore, it is often difficult to reduce the size and power consumption.
[0008]
The present invention has been made in view of the above, and has an A / D converter that combines the small size and low power consumption characteristics of a successive approximation A / D converter and the high conversion speed of a flash A / D converter. The object is to obtain a D converter.
[0009]
Another object of the present invention is to provide an A / D converter that can achieve lower power consumption and smaller size than conventional two-step A / D converters and pipeline A / D converters. .
[0010]
Furthermore, an object of the present invention is to obtain an A / D converter that takes in an existing A / D converter that is currently in use into a circuit element and can perform high-bit expansion for the existing A / D converter.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, an A / D converter according to the present invention includes a reference voltage generation circuit that generates a reference voltage group from an A / D conversion range, and outputs control of one reference voltage from the generated reference voltage group A selection circuit that selects according to a signal; a sample and hold circuit that samples and holds and outputs an analog input signal according to a reference clock signal; and a comparison circuit that compares the output of the sample and hold circuit with a reference voltage selected by the selection circuit In the hold operation period of the sample hold circuit, a comparison circuit for the number of bits for sequentially performing comparison operations from the most significant bit to the least significant bit, and the hold operation of the sample hold circuit according to the reference clock signal A clock that sequentially generates a required number of latch clock signals with a relatively long delay in the period. A generation circuit; a latch circuit provided for each of the comparison circuits, which captures and holds the output of the corresponding comparison circuit in accordance with the corresponding latch clock; and the selection circuit based on a logical state of an output bit of the latch circuit. And a decoder circuit for generating the output control signal to be selected sequentially from the reference voltage for determining the most significant bit toward the reference voltage for determining the least significant bit.
[0012]
According to the present invention, within the hold operation period of the sample and hold circuit, the comparison operation is sequentially performed by the comparison circuits arranged in parallel like the flash type, and the A / D conversion from the most significant bit to the least significant bit is performed. Is done. The bit conversion operation in each comparison circuit is completed before each corresponding latch circuit enters the latch operation by the latch clock signal generated with a relatively delay within the hold operation period of the sample hold circuit. Therefore, each latch circuit can output a digital signal of a predetermined bit within the hold operation period of the sample hold circuit.
[0013]
An A / D converter according to the next invention selects a reference voltage generation circuit that generates a reference voltage group from an A / D conversion range, and one reference voltage from the generated reference voltage group according to an output control signal. A selection circuit, a sample-and-hold circuit that samples and holds an analog input signal according to a reference clock signal, and a multi-bit A / D conversion module, Each A / D conversion module Compare the output of the sample and hold circuit and the reference voltage selected by the selection circuit A plurality of comparison circuits; and an encoding circuit that converts the comparison results of the plurality of comparison circuits into an A / D conversion code of the own A / D conversion module; Within the hold operation period of the sample and hold circuit, A / D conversion A plurality of A / D conversion modules that sequentially operate, and a clock that sequentially generates a necessary number of latch clock signals having a relatively delay in the hold operation period of the sample hold circuit according to the reference clock signal A generation circuit, a latch circuit provided for each of the A / D conversion modules, which captures and holds a multi-bit output of the corresponding A / D conversion module in accordance with the corresponding latch clock, and logic of output bits of the latch circuit The output from which the selection circuit sequentially selects the reference voltage for the A / D conversion module on the most significant side toward the reference voltage for the A / D conversion module on the least significant side based on the state. And a decoder circuit for generating a control signal.
[0016]
According to the present invention, the multi-bit A / D conversion module for extension bits sequentially converts bits from the most significant bit to the least significant bit of the extension bits within the hold operation period of the sample and hold circuit. The reference voltage selected based on the extension bit is converted to match the input range and applied to the existing A / D converter to operate the existing A / D converter as before, and both conversion bits are synchronized. It can be taken out.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Exemplary embodiments of an A / D converter according to the present invention will be described below in detail with reference to the accompanying drawings.
[0018]
Embodiment 1 FIG.
FIG. 1 is a block diagram showing a configuration of an A / D converter according to Embodiment 1 of the present invention. As shown in FIG. 1, the A / D converter according to the first embodiment includes a reference voltage generation circuit (Reference Generator) 101, a switch selection circuit (Switch Selector Matrix) 102, a comparison circuit 103, a sample hold circuit ( SHC) 104, a latch circuit 105, a decoder circuit 106, and a clock generator 107.
[0019]
The reference voltage generation circuit 101 generates a reference voltage group Vrefi obtained by dividing a range between the upper limit voltage value VRT and the lower limit voltage value VRB of the A / D conversion range, and supplies the reference voltage group Vrefi to the switch selection circuit 102 in parallel.
[0020]
The switch selection circuit 102 includes a switch circuit that switches and connects between the reference voltage group Vrefi and the n output ports to which the comparison circuit 103 is connected. From the reference voltage group Vrefi according to the output control signal from the decoder circuit 106. One reference voltage is selected and output to the corresponding output port of the n output ports.
[0021]
The sample hold circuit 104 samples the analog input signal Vin in accordance with the reference clock signal CLK0, and holds the sampled value in each clock period.
[0022]
The comparison circuit 103 includes n comparison circuits CMP <b> 1 to CMPn. One input is the output of the switch selection circuit 102, and the other input is the output of the sample hold circuit 104.
[0023]
The latch circuit 105 includes n latch circuits Latch1 to Latchn provided in a one-to-one correspondence with the n comparison circuits CMP1 to CMPn, and the clock signal CLKi (i = 1 to n) from the clock generation circuit 107, respectively. ), The output of the corresponding comparison circuit CMPi (i = 1 to n) in the comparison circuit 103 is taken in and held and output. The outputs of the n latch circuits Latch1 to Latchn are digital outputs (ADC Digital Output) of the A / D converter. The output of the latch circuit Latchn gives the least significant bit LSB, and the output of the latch circuit Latch1 gives the most significant bit MSB.
[0024]
The decoder circuit 106 includes a 1-bit decoder circuit (1 bit decoder) that receives the output of the latch circuit Latch 1, a 2-bit decoder circuit (2 bit decoder) that receives the outputs of the latch circuits Latch 1 and Latch 2, and latch circuits Latch 1 to Latch 3. Is composed of a 3-bit decoder circuit (3 bit Decoder) that receives the output of the signal, and an n-1 bit decoder circuit (n-1 bit Decoder) that receives the output of the latch circuit Latch1 to latch n-1. Thus, the output of each decoder circuit is an output control signal supplied to the switch selection circuit 102.
[0025]
FIG. 2 is a circuit diagram showing a configuration example of the clock generator circuit (Clock Generator) shown in FIG. As shown in FIG. 2, the clock generation circuit 107 sequentially delays the reference clock signal CLK <b> 0 by a multistage connection of a delay circuit (Delay Circuit) in which a plurality of inverters are connected in series, and the clock signal CLKi to the latch circuit 105. (I = 1 to n) are generated in order.
[0026]
That is, the first-stage delay circuit 201-1 generates the clock signal CLK1 to the latch circuit Latch1 that outputs the most significant bit. The second-stage delay circuit 201-2 generates CLK2 to the latch circuit Latch2. The third-stage delay circuit 201-3 generates CLK3 to the latch circuit Latch3. Thereafter, similarly, the final-stage delay circuit 201-n generates CLKn to the latch circuit Latchn that outputs the least significant bit.
[0027]
Next, FIG. 3 is a circuit diagram showing a configuration example of the sample hold circuit (SHC) shown in FIG. As shown in FIG. 3, the sample and hold circuit 104 includes a switch (SW) 301 that closes and receives the analog input signal Vin when the reference clock signal CLK0 is at the H level, and an analog that the switch (SW) 301 captures. Hold capacitor element (C) 302 that holds the input signal Vin during a period when the reference clock signal CLK0 is at L level, and buffer the potential held by the hold capacitor element (C) 302 by negative feedback from the output terminal. And an OP amplifier (A) 303.
[0028]
Next, the operation of the A / D converter according to the first embodiment will be described with reference to FIGS. FIG. 4 is a time chart for explaining the operation of the A / D converter shown in FIG.
[0029]
In FIG. 4, the sample hold circuit 104 repeats the sample operation when the reference clock signal CLK0 is in the H level state and the hold operation when the reference clock signal CLK0 is in the L level state, as shown as the SHC operation.
[0030]
In the clock generation circuit 107, the clock signal CLKi to the latch circuit 105 is generated at predetermined intervals in order of CLK1, CLK2, CLK3,..., CLKn during the period in which the reference clock signal CLK0 is in the L level state. To do. That is, the clock signal CLKi to the latch circuit 105 is generated with a relative delay during the hold operation period of the sample hold circuit 104.
[0031]
In the comparison circuit 103, as shown as the ADC operation, the comparison operation is performed during the period in which the sample hold circuit 104 is performing the hold operation, and bit conversion is performed. That is, the comparison circuit CMP1 performs the conversion of the first bit, the comparison circuit CMP2 performs the conversion of the second bit, the comparison circuit CMP3 performs the conversion of the third bit, and thereafter the comparison circuit CMPn performs the conversion of the nth bit. Perform conversion.
[0032]
At this time, the conversion operation of each bit from the 1st bit to the nth bit is completed until the latch circuit (Latch1 to Latchn) 105 enters the latch operation at the rising edge of the clock signals CLK1, CLK2, CLK3,. It is supposed to be.
[0033]
The A / D conversion operation is performed according to the following procedure. That is, in the conversion of the first bit, the switch selection circuit 102 selects (VRT + VRB) / 2, which is an intermediate value of the A / D conversion range, from the reference voltage group Vrefi as a reference voltage, and supplies it to the comparison circuit CMP1. The comparison circuit CMP1 compares the reference voltage (VRT + VRB) / 2 with the analog input signal Vin that is the output of the sample hold circuit 104. The comparison result is latched in the latch circuit Latch1 at the rising edge of the clock signal CLK1, and the most significant bit MSB is output.
[0034]
As a result, the 1-bit decoder circuit (1 bit Decoder) generates an output control signal corresponding to the output level of the latch circuit Latch1, so that the switch selection circuit 102 selects the reference voltage (upper limit value or lower limit value) to be used next. Is done.
[0035]
That is, when the comparison result of the comparison circuit CMP1 is Vin> (VRT + VRB) / 2 and the latch output of the latch circuit Latch1 is in the H level state, the switch selection circuit 102 applies the reference voltage of (VRT + VRB) 3/4. Select and apply to comparison circuit CMP2.
[0036]
On the other hand, when the comparison result of the comparison circuit CMP1 is Vin <(VRT + VRB) / 2 and the latch output of the latch circuit Latch1 is in the L level state, the switch selection circuit 102 selects the reference voltage of (VRT + VRB) / 4. And applied to the comparison circuit CMP2.
[0037]
Next, in the second bit conversion, the comparison circuit CMP2 compares the reference voltage selected as described above by the switch selection circuit with the analog input signal Vin. The comparison result is latched in the latch circuit Latch2 at the rising edge of the clock signal CLK2, and the second bit is output.
[0038]
As a result, the 2-bit decoder circuit (2-bit decoder) generates an output control signal in accordance with the output levels of the latch circuits Latch1 and Latch2. Therefore, the switch selection circuit 102 uses the reference voltage (upper limit value or lower limit value) to be used next. Is selected.
[0039]
That is, when the reference voltage selected by the switch selection circuit 102 is (VRT + VRB) 3/4, the comparison result of the comparison circuit CMP2 is Vin> (VRT + VRB) 3/4, and the latch output of the latch circuit Latch2 is When in the H level state, the switch selection circuit 102 selects a reference voltage of (VRT + VRB) 7/8 and supplies it to the comparison circuit CMP3.
[0040]
On the other hand, when the comparison result of the comparison circuit CMP2 is Vin <(VRT + VRB) 3/4 and the latch output of the latch circuit Latch2 is in the L level state, the switch selection circuit 102 has the reference voltage of (VRT + VRB) 5/8. Is supplied to the comparison circuit CMP3.
[0041]
When the reference voltage selected by the switch selection circuit is (VRT + VRB) / 4, the comparison result of the comparison circuit CMP2 is Vin> (VRT + VRB) / 4, and the latch output of the latch circuit Latch2 is in the H level state. In this case, the switch selection circuit 102 selects a reference voltage of (VRT + VRB) 3/8 and supplies it to the comparison circuit CMP3.
[0042]
On the other hand, when the comparison result of the comparison circuit CMP2 is Vin <(VRT + VRB) / 4 and the latch output of the latch circuit Latch2 is in the L level state, the switch selection circuit 102 selects the reference voltage (VRT + VRB) / 8. And applied to the comparison circuit CMP3.
[0043]
The conversion from the third bit to the (n-1) th bit is performed in the same procedure. In the conversion of the (n−1) th bit, the reference voltage is selected by the switch selection circuit 102 in the same procedure and is given to the comparison circuit CMPn. In the n-th bit conversion, the output of the comparison circuit CMPn is taken into the latch circuit Latchn. As a result, n latch outputs are obtained as outputs (ADC Digital Output) of the n-bit A / D converter.
[0044]
As described above, according to the first embodiment, the comparison circuit is arranged in parallel as in the flash type, and the reference clock signal is passed through the delay circuit, and is required within the L level period of one clock in the reference clock signal. Since a number of latch clock signals are sequentially generated, and the most significant bit to the least significant bit are sequentially converted and latched output during the L level period, the conventional successive approximation type A / The conversion speed can be increased as compared with the D converter.
[0045]
Embodiment 2. FIG.
FIG. 5 is a block diagram showing a configuration of an A / D converter according to the second embodiment of the present invention. In FIG. 5, the same reference numerals are given to components that are the same as or equivalent to the configuration shown in FIG. 1. Here, the description will be focused on the portion related to the second embodiment.
[0046]
As shown in FIG. 5, the A / D converter according to the second embodiment is provided with a sample hold circuit 401 in place of one sample hold circuit (SHC) 104 in the configuration shown in FIG. . Further, a clock generation circuit (Clock Generator) 402 is provided instead of the clock generation circuit (Clock Generator) 107.
[0047]
The sample and hold circuit 401 is composed of n sample and hold circuits SHC1 to SHCn provided in a one-to-one correspondence with the n comparison circuits CMP1 to CMPn. Each of the n sample and hold circuits SHC1 to SHCn samples the analog input signal Vin according to the clock signal CLKSi, holds the sampled value, and outputs it to the corresponding comparison circuit CMPi (i = 1 to n). Run in the clock period.
[0048]
The clock generation circuit 402 generates a clock signal CLKSi to the sample hold circuit 401 and a clock signal CLKLi (i = 1 to n) to the latch circuit 105 from the reference clock signal CLKSaz. FIG. 6 is a circuit diagram showing a configuration example of the clock generator circuit (Clock Generator) shown in FIG.
[0049]
As shown in FIG. 6, the clock generation circuit 402 first generates a clock signal CLKSin and a clock signal CLKSref in this order from the reference clock signal CLKSaz. The clock signal CLKSin is obtained by delaying the reference clock signal CLKSaz through a two-stage inverter. The clock signal CLKSref is obtained by delaying the clock signal CLKSin through a three-stage inverter. The clock signal CLKSi to the sample hold circuit 401 is composed of a reference clock signal CLKSaz and clock signals CLKSin and CLKSref.
[0050]
Then, the clock signal CLKSref is sequentially delayed by a multistage connection of a delay circuit (Delay Circuit) in which a plurality of inverters are connected in series, and the clock signal CLKLi (i = 1 to n) to the latch circuit 105 is sequentially generated. It is supposed to do. That is, the first delay circuit 420-1 generates the clock signal CLKL1 to the latch circuit Latch1 that outputs the most significant bit. The second-stage delay circuit 420-2 generates CLKL2 to the latch circuit Latch2. The third-stage delay circuit 420-3 generates CLKL3 to the latch circuit Latch3. Thereafter, similarly, the final-stage delay circuit 420-n generates CLKLn to the latch circuit Latchn that outputs the least significant bit.
[0051]
Next, FIG. 7 is a circuit diagram showing a configuration example of the sample hold circuits (SHC1 to SHCn) shown in FIG. As shown in FIG. 7, each of the n sample-and-hold circuits SHC1 to SHCn is configured by a chopper type amplifier that operates based on the reference clock signal CLKSaz and the clock signals CLKSin and CLKSref.
[0052]
That is, the sample hold circuit SHCi (i = 1 to n) includes an OP amplifier (A) 500, a switch (SWin) 501 to which an analog input signal Vin is applied at one end and operated by the clock signal CLKLin, and a reference voltage group at one end. A switch (SWref) 502 operated by the clock signal CLKSref to which Vrefi is applied, a switch (SWin) 503 operated by the clock signal CLKLin with one end grounded, a switch (SWref) 504 operated by the clock signal CLKSref with one end grounded , A hold capacitive element (C) 506 interposed between the other end of the switch (SWin) 501 and the switch (SWref) 502 and one input end of the OP amplifier (A) 507, a switch (SWin) 503, and a switch ( Wref) 504 and the other end of the OP amplifier (A) 507, a hold capacitive element (C) 507, one input end and one output end of the OP amplifier (A) 500, A switch (SWaz) 508 that is interposed between the other input terminals and the other output terminal of the OP amplifier (A) 500 and that is operated by the clock signal CLKSaz. 509, and amplifies the difference between the analog input signal Vin and the reference voltage Vrefi.
[0053]
Although the clock generation circuit diagram 402 is configured on the assumption that a chopper type amplifier is used, the sample hold circuit SHCi (i = 1 to n) includes the sample hold circuit shown in FIG. 3 in addition to the chopper type amplifier. A switched capacitor type sample-and-hold circuit can also be used. In these cases, the clock generation circuit may be configured correspondingly.
[0054]
Next, the operation of the A / D converter according to the second embodiment will be described with reference to FIGS. FIG. 8 is a time chart for explaining the operation of the A / D converter shown in FIG.
[0055]
In FIG. 8, the clock generation circuit 402 generates clock signals CLKSin and CLKSref to be supplied to the sample hold circuit 401 from the reference clock signal CLKSaz in this order. With respect to the reference clock signal CLKSaz, the clock signal CLKSin changes with an in-phase polarity relationship, and the clock signal CLKSref changes with an opposite-phase polarity relationship.
[0056]
As shown as the SHC operation, the sample hold circuit 401 performs an auto-zero operation when the reference clock signal CLKSaz is in the H level state, and performs a hold operation when the clock signal CLKSin is in the L level state and the clock signal CLKSref is in the H level state. Repeat what you do.
[0057]
In the clock generation circuit 402, the clock signal CLKLi to the latch circuit 105 is generated at predetermined intervals in order of CLKL1, CLKL2, CLKL3,..., CLKLn during a period in which the clock signal CLKSref is in the H level state. . That is, the clock signal CLKLi (i = 1 to n) to the latch circuit 105 is generated with a relative delay during the hold operation period of the sample hold circuit 401.
[0058]
In the comparison circuit 103, as shown as the ADC operation, the comparison operation is performed during the period in which the sample hold circuit 401 is performing the hold operation. To be precise, the comparison operation is performed within a period in which the reference clock signal CLKSaz is in the L level state, but each bit conversion is performed by a latch circuit (Latch1 to Latchn) at the rising edge of the clock signal CLKL1, CLKL2, CLKL3,. The process ends before 105 enters the latch operation.
[0059]
Therefore, since the A / D conversion procedure in the A / D converter according to the second embodiment proceeds in the same procedure as that described in the first embodiment, the description thereof is omitted.
[0060]
As described above, in the second embodiment, the sample-and-hold circuit is provided in one-to-one correspondence with the comparison circuit for the number of bits in the first embodiment, and A / D conversion can be performed in the same procedure as in the first embodiment. As in the first embodiment, the conversion speed can be increased as compared with the conventional successive approximation A / D converter.
[0061]
At this time, when each sample and hold circuit is constituted by a chopper type amplifier, the accuracy of the sample and hold circuit can be improved, so that the resolution of the A / D converter can be increased. Further, when each sample and hold circuit is configured by the sample and hold circuit shown in FIG. 3, the power consumption and the size of the sample and hold circuit can be reduced.
[0062]
Embodiment 3 FIG.
FIG. 9 is a block diagram showing a configuration of an A / D converter according to the third embodiment of the present invention. In FIG. 9, the same reference numerals are given to components that are the same as or equivalent to the configuration shown in FIG. 1. Here, the description will be focused on the portion related to the third embodiment.
[0063]
As shown in FIG. 9, the A / D converter according to the third embodiment is provided with an A / D conversion module 601 instead of the comparison circuits (CMP1 to CMPn) 103 in the configuration shown in FIG. . Accordingly, a latch circuit 602 is provided instead of the latch circuits (Latch 1 to Latchn) 105, and a decoder circuit 603 is provided instead of the decoder circuit 106.
[0064]
The A / D conversion module 601 is M ₁ Bit A / D conversion module (M ₁ bit ADCM), M ₂ Bit A / D conversion module (M ₂ bitADCM), M _Three Bit A / D conversion module (M _Three bitADCM), ..., M _n Bit A / D conversion module (M _n bitADCM).
[0065]
The latch circuit 602 includes M ₁ M output from bit A / D conversion module ₁ Latch circuit that latches bits (Latch M ₁ ), M ₂ M output from bit A / D conversion module ₂ Latch circuit that latches bits (Latch M ₂ ), M _Three M output from bit A / D conversion module _Three Latch circuit that latches bits (Latch M _Three ) ... M _n M output from bit A / D conversion module _n Latch circuit that latches bits (Latch M _n ).
[0066]
The decoder circuit 603 includes a latch circuit (Latch M ₁ ) Output by ₁ Decoder circuit (M ₁ bit Decorder), latch circuit (Latch M ₁ , Latch M ₂ ) Output by ₁ + M ₂ Decoder circuit (M ₁ + M ₂ bit Decorder), latch circuit (Latch M ₁ , Latch M ₂ , Latch M _Three ) Output by ₁ + M ₂ + M _Three Decoder circuit (M ₁ + M ₂ + M _Three bit Decorder), latch circuit (Latch M ₁ ~ Latch M _n-1 ) Output by ₁ + ... + M _n-1 Decoder circuit (M ₁ +… + M _n-1 bitDecorder).
[0067]
FIG. 10 is a block diagram illustrating a configuration example of the A / D conversion module (ADCM) illustrated in FIG. 9. As shown in FIG. _i (I = 1 to n) bit A / D conversion module (ADCM) is 2 ^Mi -1 comparison circuit (CMP1, CMP2, CMP3,..., CMP2 ^Mi -1) 701 and these outputs as M _i An encoder circuit (Encorder Circuit) 702 for converting into a bit A / D conversion code is configured.
[0068]
Next, the operation of the A / D converter according to the third embodiment will be described with reference to FIGS. The sample hold circuit (SHC) 104 repeats the sample operation when the reference clock signal CLK0 is in the H level state and the hold operation when the reference clock signal CLK0 is in the L level state.
[0069]
The A / D conversion module 601 is configured so that the sample hold circuit (SHC) 104 performs M during the hold operation. ₁ Bit, M ₂ Bit, M _Three Bit, ..., M _n Bit A / D conversion operations are sequentially performed. M ₁ Bit, M ₂ Bit, M _Three Bit, ..., M _n Each bit conversion operation is performed by a latch circuit (Latch M) at the rising edge of the clock signals CLK1, CLK2, CLK3,..., CLKn shown in FIG. ₁ ~ Latch M _n ) Is performed until 602 enters the latch operation.
[0070]
The A / D conversion operation is performed according to the following procedure. That is, the A / D conversion range is 2 ^M1 Divided into two parts ^M1 −1 reference voltage group Vrefi and analog input signal Vin are M ₁ Bit A / D conversion module (M ₁ bitADCM) and M ₁ Bit A / D conversion is performed.
[0071]
The conversion result is obtained by a latch circuit (Latch M ₁ ) Is latched. M ₁ Bit decoder circuit (M ₁ bit Decorder) is a latch circuit (Latch M ₁ ) M ₁ 2 from the bit output ^M1 Since the bit output control signal is generated and supplied to the switch selection circuit 102, the switch selection circuit 102 selects the reference voltage (upper limit value and lower limit value) to be used next.
[0072]
Next, the range of the upper limit value and the lower limit value of the reference voltage selected by the switch selection circuit 102 is set to 2 ^M2 Divided into two parts ^M2 −1 reference voltage group Vrefi and analog input signal Vin are M ₂ Bit A / D conversion module (M ₂ bitADCM) and M ₂ Bit A / D conversion is performed.
[0073]
The conversion result is latched by the rising edge of the clock signal CLK2 (LatchM ₂ ) Is latched. M ₁ + M ₂ Bit decoder circuit (M ₁ + M ₂ bit Decorder) is a latch circuit (LatchM ₁ ) And latch circuit (LatchM) ₂ ) And M latched ₁ + M ₂ Bit to 2 ^{M1 + M2} Since the bit output control signal is generated and supplied to the switch selection circuit 102, the switch selection circuit 102 selects the reference voltage (upper limit value and lower limit value) to be used next.
[0074]
In the same way, _n-1 The A / D conversion operation up to the bit is performed. M _n In the conversion of the bit, M _n Bit A / D conversion module (M _n The output of bitADCM) is latch circuit (Latch M _n ). As a result, the latch circuit (Latch M ₁ ~ Latch M _n ) From the output of 602, M ₁ + M ₂ + M _Three + ... + M _n An output (ADC Digital Output) of the bit A / D converter is obtained.
[0075]
As described above, according to the third embodiment, the multi-bit A / D conversion modules are arranged in parallel as in the flash type, and the reference clock signal is passed through the delay circuit to reduce the L of one clock in the reference clock signal. Since the required number of latch clock signals are sequentially generated within the level period and each multi-bit A / D conversion module sequentially performs bit conversion within the L level period, the conventional two-step type A conventional two-step A / D converter or pipeline type without using a high-speed and high-accuracy sample-and-hold circuit or OP amplifier circuit required in an A / D converter or pipeline type A / D converter A / D conversion with the same contents as the A / D converter can be performed. Therefore, the size and power consumption can be reduced as compared with the conventional two-step A / D converter and pipeline A / D converter.
[0076]
Embodiment 4 FIG.
FIG. 11 is a block diagram showing a configuration of an A / D converter according to Embodiment 4 of the present invention. In FIG. 11, the same reference numerals are given to components that are the same as or equivalent to the configuration shown in FIG. 9. Here, the description will be focused on the portion related to the fourth embodiment.
[0077]
As shown in FIG. 11, the A / D converter according to the fourth embodiment is provided with a sample hold circuit 801 in place of one sample hold circuit (SHC) 104 in the configuration shown in FIG. . The sample hold circuit 801 is composed of a distributed sample hold circuit module (Distributed SHC Module). In the fourth embodiment, each sample and hold circuit of the distributed sample and hold circuit module (Distributed SHC Module) 801 is constituted by the chopper type amplifier shown in FIG. Therefore, in the configuration shown in FIG. 9, a clock generation circuit (Clock Generator) 402 is provided instead of the clock generation circuit (Clock Generator) 107. Of course, the sample and hold circuit shown in FIG. 3 can also be used. In that case, a clock generator 107 may be used.
[0078]
Next, the operation of the A / D converter according to the fourth embodiment will be described with reference to FIG. As shown in FIG. 8, each sample and hold circuit of the distributed sample and hold circuit module (Distributed SHC Module) 801 performs an auto-zero operation when the reference clock signal CLKSaz is in the H level state, and the clock signal CLKSin is in the L level state. When the clock signal CLKSref is at the H level, the holding operation is repeated.
[0079]
The A / D conversion module 601 is configured such that each sample and hold circuit of the distributed sample and hold circuit module (Distributed SHC Module) 801 is performing a hold operation. ₁ Bit, M ₂ Bit, M _Three Bit, ..., M _n Bit A / D conversion operations are sequentially performed. M ₁ Bit, M ₂ Bit, M _Three Bit, ..., M _n The bit conversion operation is performed by a latch circuit (Latch M) at the rising edge of the clock signals CLKL1, CLKL2, CLKL3,..., CLKLn shown in FIG. ₁ ~ LatchM _n ) 602 is finished before entering the latch operation.
[0080]
Therefore, the A / D conversion procedure in the A / D converter according to the fourth embodiment proceeds in the same procedure as the procedure described in the third embodiment, and the description thereof is omitted.
[0081]
As described above, in the fourth embodiment, the sample and hold circuit in the third embodiment is configured by the distributed sample and hold circuit module, and A / D conversion can be performed in the same procedure as in the third embodiment. As in the case of 3, the size and power consumption can be reduced as compared with the conventional two-step A / D converter and pipeline A / D converter.
[0082]
At this time, when each sample and hold circuit of the distributed sample and hold circuit module is configured by a chopper type amplifier, the accuracy of the sample and hold circuit can be improved, so that the resolution of the A / D converter can be increased. Further, when each sample and hold circuit is configured by the sample and hold circuit shown in FIG. 3, the power consumption and the size of the sample and hold circuit can be reduced.
[0083]
Embodiment 5 FIG.
FIG. 12 is a block diagram showing a configuration of an A / D converter according to the fifth embodiment of the present invention. In FIG. 12, the same reference numerals are given to components that are the same as or equivalent to the configuration shown in FIG.
[0084]
As shown in FIG. 12, the A / D converter according to the fifth embodiment includes a reference voltage generation circuit (Reference Generator) 101, a switch selection circuit (Switch Selector Matrix) 102, a sample hold circuit (SHC) 104, Clock generation circuit (Clock Generator) 107 and input range conversion circuit (Input Range Modulator (2 ^y times)) 901, x-bit existing A / D converter (x bit Conventinal ADC) 902, y-bit A / D conversion extended bit module (ybit Extended ADCM) 903, and y-bit latch circuit (Latchy) 904, a y-bit decoder circuit (ybit Decoder) 905, and a synchronization circuit (Sync.) 906.
[0085]
The reference voltage generation circuit 101 generates a reference voltage group Vrefi that is divided into a plurality of portions between the upper limit voltage value VRT and the lower limit voltage value VRB of the A / D conversion range, and the switch selection circuit 102 and the A / D conversion extension bit module 903 in parallel.
[0086]
The switch selection circuit 102 selects one reference voltage from the reference voltage group Vrefi according to the output control signal from the decoder circuit 905 and outputs it to the input range conversion circuit 901.
[0087]
The clock generation circuit 107 is configured as shown in FIG. 2, and generates the clock signal CLKi from the reference clock signal CLK0. The sample hold circuit 104 samples the analog input signal Vin in accordance with the reference clock signal CLK0, and holds the sampled value in each clock period.
[0088]
The input range conversion circuit 901 calculates a difference between the output of the sample hold circuit 104 and each reference voltage Vref of the reference voltage group Vref selected by the switch selection circuit 102 by 2. ^y Is multiplied by the input range of the existing A / D converter 902.
[0089]
The A / D conversion extension bit module 903 is configured as shown in FIG. 10, and performs y-bit A / D conversion within a period during which the sample hold circuit 104 is performing a hold operation. The latch circuit 904 latches the y-bit output of the A / D conversion extension bit module 903 according to the clock signal CLK1, and outputs it to the decoder circuit 905 and the synchronization circuit 906.
[0090]
The synchronization circuit 906 synchronizes the output of the latch circuit 904 and the output of the existing A / D converter 902 and performs x + y-bit A / D conversion output (ADC Digital Output). The decoder circuit 905 creates an output control signal from the y-bit output of the latch circuit 904 and supplies it to the switch selection circuit 102.
[0091]
Next, the operation of the A / D converter according to the fifth embodiment will be described with reference to FIG. The sample hold circuit 104 repeats the sample operation when the reference clock signal CLK0 is in the H level state and the hold operation when it is in the L level state.
[0092]
The A / D conversion extension bit module 903 compares the reference voltage group Vrefi from the reference voltage generation circuit 101 with the sample hold circuit 104 in the period during which the sample hold circuit 104 is performing a hold operation, and performs y-bit comparison. An A / D conversion operation is performed. This y-bit A / D conversion operation is completed before the latch circuit 904 enters the latch operation by the rising edge of the clock signal CLK1.
[0093]
The A / D conversion operation is performed in the following procedure. That is, the A / D conversion range is 2 ^y Divided into two parts ^y The -1 reference voltage group Vrefi and the analog input signal Vin are input to the A / D conversion extension bit module 903, and y-bit A / D conversion is performed. The conversion result is latched in the y-bit latch circuit 904 at the rising edge of the clock signal CLK1.
[0094]
The y-bit output of the latch circuit 904 becomes an output control signal to the switch selection circuit 102 in the y-bit decoder circuit 903, and the switch selection circuit 102 uses the reference voltage (the upper limit value and the reference voltage) for the existing A / D converter 902. Lower limit value) is selected.
[0095]
Therefore, in the input range conversion circuit 901, the range of the upper limit value and the lower limit value of the reference voltage selected by the switch selection circuit 102 is set to 2 ^x Divided into two parts ^x −1 difference between each reference voltage group Vref and the analog input signal Vin is 2 ^y The input range of the upper limit value VRT and the lower limit value VRB is matched with that of the existing A / D converter 902, and the reference voltage group Vrefi is given to the existing A / D converter 902. As a result, the existing A / D converter 902 can perform x-bit A / D conversion as before.
[0096]
The x-bit output of the existing A / D converter 902 and the y-bit output of the latch circuit 904 are synchronized by the synchronization circuit 906 to obtain a y + x-bit A / D conversion output.
[0097]
As described above, according to the fifth embodiment, a required number of latch clock signals are sequentially generated within the L level period of one clock in the reference clock signal, and the extension bit A is generated within the L level period. The / D conversion module sequentially converts the most significant bit to the least significant bit of the extension bits in order, and converts the reference voltage selected based on the extension bits to match the input range, thereby converting the existing A / D Since the existing A / D converter is applied to the converter and operated as before, and the conversion bits of both are synchronously taken out, the existing A / D converter can be extended with higher bits. .
[0098]
Embodiment 6 FIG.
FIG. 13 is a block diagram showing a configuration of an A / D converter according to Embodiment 6 of the present invention. In FIG. 13, the same reference numerals are given to components that are the same as or equivalent to the configuration illustrated in FIG. 12. Here, the description will be focused on the portion related to the sixth embodiment.
[0099]
As shown in FIG. 13, the A / D converter according to the sixth embodiment is provided with a sample hold circuit 950 instead of one sample hold circuit (SHC) 104 in the configuration shown in FIG. . The sample hold circuit 950 includes a distributed sample hold circuit module (Distributed SHC Module). In the sixth embodiment, each sample and hold circuit of the distributed sample and hold circuit module (Distributed SHC Module) is configured by the chopper type amplifier shown in FIG. Therefore, in the configuration shown in FIG. 12, a clock generation circuit (Clock Generator) 402 is provided instead of the clock generation circuit (Clock Generator) 107. Of course, the sample and hold circuit shown in FIG. 3 can also be used. In that case, a clock generator 107 may be used.
[0100]
Next, the operation of the A / D converter according to the sixth embodiment will be described with reference to FIG. As shown in FIG. 8, each sample and hold circuit of the distributed sample and hold circuit module (Distributed SHC Module) 950 performs an auto-zero operation when the reference clock signal CLKSaz is in the H level state, and the clock signal CLKSin is in the L level state. When the clock signal CLKSref is at the H level, the holding operation is repeated.
[0101]
The A / D conversion extension bit module 903 performs the y-bit A / D conversion operation until the latch circuit 904 enters the latch operation at the rising edge of the clock signal CLKL1 during the period in which the sample hold circuit 104 is performing the hold operation. It is like that.
[0102]
Therefore, since the A / D conversion procedure in the A / D converter according to the sixth embodiment proceeds in the same procedure as that described in the fifth embodiment, the description thereof is omitted.
[0103]
As described above, in the sixth embodiment, the sample and hold circuit in the fifth embodiment is configured by a distributed sample and hold circuit, and A / D conversion can be performed in the same procedure as in the fifth embodiment. In the same manner as described above, it is possible to extend the number of bits to an existing A / D converter.
[0104]
At this time, when each sample and hold circuit is constituted by a chopper type amplifier, the accuracy of the sample and hold circuit can be improved, so that the resolution of the A / D converter can be increased. Further, when each sample and hold circuit is configured by the sample and hold circuit shown in FIG. 3, the power consumption and the size of the sample and hold circuit can be reduced.
[0105]
【The invention's effect】
As described above, according to the present invention, the comparison operation is sequentially performed in the comparison circuits arranged in parallel as in the flash type within the hold operation period of the sample hold circuit, so that the most significant bit is changed to the highest bit. A / D conversion up to the lower bits is performed. The bit conversion operation in this comparison circuit is completed before each corresponding latch circuit enters the latch operation by the latch clock signal generated with a relatively delay within the hold operation period of the sample hold circuit. The latch circuit can output a digital signal of a predetermined bit within the hold operation period of the sample hold circuit. Therefore, the conversion speed can be increased as compared with the conventional successive approximation A / D converter.
[0106]
According to the next invention, within the hold operation period of the sample and hold circuit, the comparison operation is sequentially performed by the multi-bit A / D conversion modules arranged in parallel as in the flash type. A / D conversion up to the least significant bit is performed. In the A / D conversion operation in each multi-bit A / D conversion module, each corresponding latch circuit is latched by a latch clock signal generated with a relative delay within the hold operation period of the sample hold circuit. Since the process is completed before entering, each latch circuit can output a digital signal of a predetermined bit within the hold operation period of the sample hold circuit. Therefore, power consumption and size can be reduced as compared with the conventional two-step A / D converter and pipeline A / D converter.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an A / D converter according to Embodiment 1 of the present invention.
FIG. 2 is a circuit diagram showing a configuration example of a clock generator circuit (Clock Generator) shown in FIG. 1;
FIG. 3 is a circuit diagram showing a configuration example of a sample and hold circuit (SHC) shown in FIG. 1;
4 is a time chart for explaining the operation of the A / D converter shown in FIG. 1; FIG.
FIG. 5 is a block diagram showing a configuration of an A / D converter according to a second embodiment of the present invention.
6 is a circuit diagram showing a configuration example of a clock generator shown in FIG. 5. FIG.
7 is a circuit diagram showing a configuration example of sample and hold circuits (SHC1 to SHCn) shown in FIG. 5;
FIG. 8 is a time chart for explaining the operation of the A / D converter shown in FIG. 5;
FIG. 9 is a block diagram showing a configuration of an A / D converter according to a third embodiment of the present invention.
FIG. 10 is a block diagram illustrating a configuration example of an A / D conversion module (ADCM) illustrated in FIG. 9;
FIG. 11 is a block diagram showing a configuration of an A / D converter according to a fourth embodiment of the present invention.
FIG. 12 is a block diagram showing a configuration of an A / D converter according to a fifth embodiment of the present invention.
FIG. 13 is a block diagram showing a configuration of an A / D converter according to a sixth embodiment of the present invention.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 101 Reference voltage generation circuit (Reference Generator), 102 Switch selection circuit (Switch Selector Matrix), 103 Comparison circuit (CMP1-CMPn), 104 Sample hold circuit (SHC), 105 Latch circuit (Latch1-Latchn), 106 Decoder circuit ( 1-bit Decoder to n-1 bit Decoder), 107, 402 Clock generator, 201-1 to 201-n, 401-1 to 401-n Delay circuit, 401 Sample hold circuit (SHC1 to SHCn) ), 601 A / D conversion module (M ₁ bit ADCM ~ M _n bit ADCM), 602 Latch circuit (LatchM ₁ ~ LatchM _n ), 603 decoder circuit (M ₁ bit Decoder ~ M ₁ + ... M _n-1 bit Decoder), 801, 950 Sample hold circuit (Distributed SHC Module), 901 Input range converter (Input Range Modulator (2 ^y 902 A / D converter (x bit Conventinal ADC), 903 A / D conversion extended bit module (ybit Extended ADCM), 904 Latch circuit (Latchy), 905 Decoder circuit (ybit Decoder), 906 Synchronization circuit (Sync.)

Claims

A reference voltage generation circuit for generating a reference voltage group from the A / D conversion range;
A selection circuit that selects one reference voltage from the generated reference voltage group according to the output control signal;
A sample and hold circuit that samples and holds an analog input signal according to a reference clock signal; and
A comparison circuit that compares the output of the sample and hold circuit with a reference voltage selected by the selection circuit, and performs a comparison operation from the most significant bit to the least significant bit within a hold operation period of the sample and hold circuit. Comparison circuit for the number of bits to be performed in sequence,
A clock generation circuit for sequentially generating a necessary number of latch clock signals having a delay relatively in a hold operation period of the sample hold circuit according to the reference clock signal;
A latch circuit provided for each of the comparison circuits, which captures and holds and outputs the output of the corresponding comparison circuit in accordance with the corresponding latch clock;
Based on the logic state of the output bit of the latch circuit, the selection circuit generates the output control signal that sequentially selects from the reference voltage for determining the most significant bit toward the reference voltage for determining the least significant bit. A decoder circuit to
An A / D converter comprising:

A reference voltage generation circuit for generating a reference voltage group from the A / D conversion range;
A selection circuit that selects one reference voltage from the generated reference voltage group according to the output control signal;
A sample and hold circuit that samples and holds an analog input signal according to a reference clock signal; and
A multi- bit A / D conversion module , wherein each of the A / D conversion modules includes a plurality of comparison circuits that perform magnitude comparison between an output of the sample and hold circuit and a reference voltage selected by the selection circuit ; An encoding circuit that converts the comparison result in the comparison circuit into an A / D conversion code of its own A / D conversion module, and performs a plurality of A / D conversion operations in sequence within the hold operation period of the sample hold circuit A / D conversion module of
A clock generation circuit for sequentially generating a necessary number of latch clock signals having a delay relatively in a hold operation period of the sample hold circuit according to the reference clock signal;
A latch circuit that is provided for each A / D conversion module and that captures and holds the multi-bit output of the corresponding A / D conversion module according to the corresponding latch clock;
Based on the logic state of the output bit of the latch circuit, the selection circuit sequentially moves from the reference voltage for the A / D conversion module on the most significant side toward the reference voltage for the A / D conversion module on the least significant side. A decoder circuit for generating the output control signal to be selected;
An A / D converter comprising:

3. The A / D converter according to claim 1, wherein the sample and hold circuit is configured by a chopper type provided for the number of bits.