KR20160070666A - Semiconductor device comprising fin capacitors - Google Patents

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KR20160070666A
KR20160070666A KR1020150108160A KR20150108160A KR20160070666A KR 20160070666 A KR20160070666 A KR 20160070666A KR 1020150108160 A KR1020150108160 A KR 1020150108160A KR 20150108160 A KR20150108160 A KR 20150108160A KR 20160070666 A KR20160070666 A KR 20160070666A
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백강현
오상규
전용우
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삼성전자주식회사
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    • H01L27/10829—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors

Abstract

The present invention relates to a semiconductor device comprising fin capacitors. More specifically, the semiconductor device comprises: a substrate having a first region and a second region; first activation fins and second activation fins formed in upper portions of the first and second regions of the substrate, respectively; an element separation film configured to fill a first trench between the first activation fins; a first gate electrode crossing the first activation fins, and a second gate electrode crossing the second activation fins; and a first dielectric film interposed between the first activation fins and the first gate electrode to extend along the first gate electrode, and a second dielectric film interposed between the second activation fins and the second gate electrode to extend along the second gate electrode. The first dielectric film is separated from a bottom surface of the first trench with the element separation film therebetween and the second dielectric film directly contacts a bottom surface of the second trench between the second activation fins. Therefore, the semiconductor device including the fin capacitors with improved capacitance is provided.

Description

핀 커패시터를 포함하는 반도체 소자{Semiconductor device comprising fin capacitors}[0001] Semiconductor device comprising fin capacitors [0002]

본 발명은 반도체 소자에 관한 것으로, 구체적으로 핀 커패시터를 포함하는 반도체 소자에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor device including a fin capacitor.

소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.Due to their small size, versatility and / or low manufacturing cost, semiconductor devices are becoming an important element in the electronics industry. Semiconductor devices can be classified into a semiconductor memory element for storing logic data, a semiconductor logic element for processing logic data, and a hybrid semiconductor element including a memory element and a logic element. As the electronics industry develops, there is a growing demand for properties of semiconductor devices. For example, there is an increasing demand for high reliability, high speed and / or multifunctionality for semiconductor devices. In order to meet these requirements, structures in semiconductor devices are becoming increasingly complex, and semiconductor devices are becoming more and more highly integrated.

본 발명이 해결하고자 하는 과제는 커패시턴스가 보다 향상된 핀 커패시터를 포함하는 반도체 소자를 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device including a fin capacitor with improved capacitance.

본 발명의 개념에 따른, 반도체 소자는, 제1 영역 및 제2 영역을 갖는 기판; 상기 기판의 상기 제1 영역의 상부 및 상기 제2 영역의 상부에 각각 형성된 제1 활성 핀들 및 제2 활성 핀들; 상기 제1 활성 핀들 사이의 제1 트렌치를 채우는 소자 분리막; 상기 제1 활성 핀들을 가로지르는 제1 게이트 전극, 및 상기 제2 활성 핀들을 가로지르는 제2 게이트 전극; 및 상기 제1 활성 핀들과 상기 제1 게이트 전극 사이에 개재되어 상기 제1 게이트 전극을 따라 연장되는 제1 유전막, 및 상기 제2 활성 핀들과 상기 제2 게이트 전극 사이에 개재되어 상기 제2 게이트 전극을 따라 연장되는 제2 유전막을 포함할 수 있다. 상기 제1 유전막은 상기 소자 분리막을 사이에 두고 상기 제1 트렌치의 바닥면과 이격되고, 상기 제2 유전막은, 상기 제2 활성 핀들 사이의 제2 트렌치의 바닥면과 직접 접촉할 수 있다.According to a concept of the present invention, a semiconductor device includes: a substrate having a first region and a second region; First active pins and second active pins respectively formed on an upper portion of the first region and an upper portion of the second region of the substrate; An element isolation layer filling the first trench between the first active fins; A first gate electrode across the first active pins, and a second gate electrode across the second active pins; And a first dielectric film interposed between the first active pins and the first gate electrode and extending along the first gate electrode, and a second dielectric film interposed between the second active pins and the second gate electrode, And a second dielectric layer extending along the first dielectric layer. The first dielectric layer may be spaced apart from the bottom surface of the first trench through the isolation layer and the second dielectric layer may directly contact the bottom surface of the second trench between the second active pins.

상기 제1 활성 핀들 상의 상기 제1 유전막의 상면은, 상기 제2 활성 핀들 상의 상기 제2 유전막의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.The upper surface of the first dielectric layer on the first active pins may be located at substantially the same level as the upper surface of the second dielectric layer on the second active pins.

상기 기판은, 상기 제2 영역의 상부에, 상기 제2 활성 핀들 사이에 위치하는 숄더 부분(shoulder portion)을 포함하고, 상기 숄더 부분의 상면은 상기 제2 트렌치의 바닥면과 공면을 이룰 수 있다.The substrate includes a shoulder portion located on the top of the second region between the second active pins and an upper surface of the shoulder portion may coplanar with the bottom surface of the second trench .

상기 제2 유전막은, 적어도 하나의 상기 제2 활성 핀들의 상면, 측벽, 및 상기 숄더 부분의 상면을 덮을 수 있다.The second dielectric layer may cover an upper surface of at least one of the second active pins, a side wall, and an upper surface of the shoulder portion.

상기 제1 활성 핀들, 상기 제1 유전막, 및 상기 제1 게이트 전극은 트랜지스터를 구성하고, 상기 제2 활성 핀들, 상기 제2 유전막, 및 상기 제2 게이트 전극은 커패시터를 구성할 수 있다.The first active pins, the first dielectric layer, and the first gate electrode constitute a transistor, and the second active pins, the second dielectric layer, and the second gate electrode constitute a capacitor.

상기 반도체 소자는, 상기 제1 게이트 전극의 양 측의 상기 제1 활성 핀들에 형성된 제1 소스/드레인 패턴들; 및 상기 제2 게이트 전극의 양 측의 상기 제2 활성 핀들에 형성된 제2 소스/드레인 패턴들을 더 포함할 수 있다.The semiconductor device comprising: first source / drain patterns formed on the first active pins on both sides of the first gate electrode; And second source / drain patterns formed on the second active pins on both sides of the second gate electrode.

상기 반도체 소자는, 상기 제1 및 제2 활성 패턴, 상기 제1 및 제2 소스/드레인 패턴들 및 상기 제1 및 제2 게이트 전극들을 덮는 층간 절연막; 및 상기 층간 절연막을 관통하여, 적어도 하나의 상기 제1 소스/드레인 패턴들에 연결되는 콘택을 더 포함할 수 있다.The semiconductor device may further include: an interlayer insulating film covering the first and second active patterns, the first and second source / drain patterns, and the first and second gate electrodes; And a contact connected to at least one of the first source / drain patterns through the interlayer insulating film.

상기 제1 트렌치의 바닥면은, 상기 제2 트렌치의 바닥면보다 더 낮은 레벨에 위치할 수 있다.The bottom surface of the first trench may be located at a lower level than the bottom surface of the second trench.

상기 제1 트렌치의 바닥면은, 상기 제2 트렌치의 바닥면과 실질적으로 동일한 레벨에 위치할 수 있다.The bottom surface of the first trench may be located at substantially the same level as the bottom surface of the second trench.

상기 제1 트렌치의 바닥면은, 상기 제2 트렌치의 바닥면보다 더 높은 레벨에 위치할 수 있다.The bottom surface of the first trench may be located at a higher level than the bottom surface of the second trench.

본 발명의 다른 개념에 따른, 반도체 소자는, 그의 상부에 제1 활성 핀들, 제2 활성 핀들, 상기 제1 활성 핀들 사이의 제1 숄더 부분들, 및 상기 제2 활성 핀들 사이의 제2 숄더 부분들을 포함하는 기판; 상기 제1 활성 핀들을 가로지르는 제1 게이트 전극, 및 상기 제2 활성 핀들을 가로지르는 제2 게이트 전극; 및 상기 제1 활성 핀들과 상기 제1 게이트 전극 사이에 개재된 제1 유전막, 및 상기 제2 활성 핀들과 상기 제2 게이트 전극 사이에 개재된 제2 유전막을 포함할 수 있다. 상기 제1 유전막은 상기 제1 게이트 전극을 따라 연장되면서 상기 제1 숄더 부분들의 상면들로부터 이격되고, 상기 제2 유전막은 상기 제2 게이트 전극을 따라 연장되면서 상기 제2 숄더 부분들의 상면들을 직접 덮을 수 있다.According to another aspect of the present invention, a semiconductor device includes a semiconductor device having on its top first active pins, second active pins, first shoulder portions between the first active pins, and a second shoulder portion between the second active pins A substrate; A first gate electrode across the first active pins, and a second gate electrode across the second active pins; And a first dielectric layer interposed between the first active pins and the first gate electrode, and a second dielectric layer interposed between the second active pins and the second gate electrode. Wherein the first dielectric layer extends along the first gate electrode and is spaced from the upper surfaces of the first shoulder portions and the second dielectric layer extends along the second gate electrode to directly cover the upper surfaces of the second shoulder portions .

상기 제1 활성 핀들 상의 상기 제1 유전막의 상면은, 상기 제2 활성 핀들 상의 상기 제2 유전막의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.The upper surface of the first dielectric layer on the first active pins may be located at substantially the same level as the upper surface of the second dielectric layer on the second active pins.

상기 제1 활성 핀들은 상기 제1 숄더 부분들 사이에서 돌출되며, 상기 제2 활성 핀들은 상기 제2 숄더 부분들 사이에서 돌출되고, 상기 제1 및 제2 활성 핀들은 서로 평행하게 연장되는 라인 형태일 수 있다.The first active pins projecting between the first shoulder portions and the second active pins projecting between the second shoulder portions and the first and second active pins extending in parallel to each other Lt; / RTI >

상기 제1 숄더 부분들과 상기 제2 숄더 부분들은 서로 실질적으로 동일한 레벨에 위치할 수 있다.The first shoulder portions and the second shoulder portions may be located at substantially the same level as each other.

상기 제1 숄더 부분들과 상기 제2 숄더 부분들은 서로 다른 레벨에 위치할 수 있다.The first shoulder portions and the second shoulder portions may be located at different levels.

본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판의 제1 영역의 상부에 제1 트렌치들을 형성하는 것, 상기 제1 트렌치들은 이들 사이의 제1 활성 핀들을 정의하고; 기판의 제2 영역의 상부에 제2 트렌치들을 형성하는 것, 상기 제2 트렌치들은 이들 사이의 제2 활성 핀들을 정의하고; 상기 제1 트렌치들을 채우는 소자 분리막들을 상기 제1 영역에 선택적으로 형성하는 것; 상기 제1 활성 핀들 및 상기 소자 분리막들을 덮는 제1 유전막을 형성하는 것; 상기 제2 활성 핀들 및 상기 제2 트렌치들을 덮는 제2 유전막을 형성하는 것; 및 상기 제1 유전막 및 상기 제2 유전막 상에 제1 게이트 전극 및 제2 게이트 전극을 각각 형성하는 것을 포함할 수 있다.According to a concept of the present invention, a method of manufacturing a semiconductor device includes forming first trenches on top of a first region of a substrate, the first trenches defining first active pins therebetween; Forming second trenches on top of a second region of the substrate, the second trenches defining second active pins therebetween; Selectively forming device isolation layers in the first region to fill the first trenches; Forming a first dielectric layer covering the first active pins and the device isolation layers; Forming a second dielectric layer covering the second active pins and the second trenches; And forming a first gate electrode and a second gate electrode on the first dielectric film and the second dielectric film, respectively.

상기 제1 활성 핀들의 상면들은 상기 제2 활성 핀들의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다.The top surfaces of the first active pins may be located at substantially the same level as the top surfaces of the second active pins.

상기 제1 및 제2 트렌치들을 형성하는 것은: 상기 제2 영역을 선택적으로 덮는 제1 포토레지스트 막을 형성하는 것; 및 상기 제1 포토레지스트 막을 식각 마스크로하여, 상기 제1 영역의 기판의 상부를 식각하는 것을 포함하고, 상기 제1 트렌치들의 바닥면들은 상기 제2 트렌치들의 바닥면들보다 더 낮을 수 있다.Forming the first and second trenches comprises: forming a first photoresist film selectively covering the second region; And etching the upper portion of the substrate of the first region using the first photoresist film as an etching mask, wherein the bottom surfaces of the first trenches may be lower than the bottom surfaces of the second trenches.

상기 제1 및 제2 트렌치들을 형성하는 것은: 상기 제1 영역을 선택적으로 덮는 제2 포토레지스트 막을 형성하는 것; 및 상기 제2 포토레지스트 막을 식각 마스크로하여, 상기 제2 영역의 기판의 상부를 식각하는 것을 포함하고, 상기 제1 트렌치들의 바닥면들은 상기 제2 트렌치들의 바닥면들보다 더 높을 수 있다.Forming the first and second trenches comprises: forming a second photoresist film selectively covering the first region; And etching the upper portion of the substrate of the second region using the second photoresist film as an etching mask, wherein the bottom surfaces of the first trenches may be higher than the bottom surfaces of the second trenches.

상기 소자 분리막들을 형성하는 것은: 상기 제1 및 제2 트렌치들을 채우는 소자 분리막들을 형성하는 것; 상기 제1 영역을 선택적으로 덮는 제3 포토레지스트 막을 형성하는 것; 및 상기 제3 포토레지스트 막을 식각 마스크로 하여, 상기 제2 트렌치들 내의 상기 소자 분리막들을 제거하는 것을 포함할 수 있다.Forming the device isolation layers includes: forming device isolation layers filling the first and second trenches; Forming a third photoresist film selectively covering the first region; And using the third photoresist film as an etching mask to remove the device isolation films in the second trenches.

본 발명에 따른 반도체 소자는 핀 커패시터 영역의 활성 핀들과 핀 전계효과 트랜지스터 영역의 활성 핀들이 서로 다른 구조를 가질 수 있다. 핀 커패시터 영역 상의 유전막은, 활성 핀들과 이들 사이의 기판의 상면을 모두 덮으며 연장되기 때문에 향상된 커패시턴스를 가질 수 있다.The semiconductor device according to the present invention may have a structure in which the active pins of the pin capacitor region and the active pins of the pin field effect transistor region have different structures. The dielectric film on the pin capacitor region can have improved capacitance because it covers and extends both the active pins and the top surface of the substrate therebetween.

도 1는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 3a는 도 2의 I-I'선 및 II-II'선에 따른 단면도이다.
도 3b는 도 2의 III-III'선에 따른 단면도이다.
도 3c는 도 2의 IV-IV'선 및 V-V'선에 따른 단면도이다. 도 3d는 도 2의 VI-VI'선에 따른 단면도이다.
도 4, 도 6, 도 8, 도 10 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5a, 5b는 도 4의 I-I'선, II-II'선, 및 III-III'선에 따른 단면도들이다.
도 7a, 7b, 7c, 7d는 도 6의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 9a, 9b, 9c, 9d는 도 8의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 11a, 11b, 11c, 11d는 도 10의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 12a, 12b, 12c, 12d는 도 10의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 14a, 14b, 14c, 14d는 도 13의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 15a 및 도 15b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 16 및 도 18은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 17a, 17b는 도 16의 IV-IV'선, V-V'선, 및 VI-VI' 선에 따른 단면도들이다.
도 19a, 19b, 19c, 19d는 도 18의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 20a 및 도 20b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 21, 도 23, 및 도 25는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 22a, 22b, 22c, 22d는 도 21의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 24a, 24b, 24c, 24d는 도 23의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.
도 26a, 26b, 26c, 26d는 도 25의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.1 is a plan view of a semiconductor device according to embodiments of the present invention.
2 is a plan view illustrating a semiconductor device according to embodiments of the present invention.
FIG. 3A is a cross-sectional view taken along the line I-I 'and II-II' of FIG.
3B is a cross-sectional view taken along line III-III 'of FIG.
3C is a cross-sectional view taken along line IV-IV 'and line V-V' in FIG. And FIG. 3D is a sectional view taken along line VI-VI 'of FIG.
FIGS. 4, 6, 8, 10, and 13 are plan views illustrating a method of manufacturing a semiconductor device according to embodiments of the present invention.
5A and 5B are cross-sectional views taken along lines I-I ', II-II', and III-III 'of FIG.
7A, 7B, 7C and 7D are cross-sectional views taken along line I-I ', line II-II', line III-III ', line IV-IV', line VV ' .
9A, 9B, 9C and 9D are cross-sectional views taken along lines I-I ', II-II', III-III ', IV-IV', VV 'and VI-VI' .
11A, 11B, 11C and 11D are cross-sectional views taken along lines I-I ', II-II', III-III ', IV-IV', VV 'and VI-VI' .
12A, 12B, 12C and 12D are cross-sectional views taken along lines I-I ', II-II', III-III ', IV-IV', VV 'and VI-VI' .
14A, 14B, 14C and 14D are cross-sectional views taken along lines I-I ', II-II', III-III ', IV-IV', VV 'and VI-VI' .
15A and 15B are cross-sectional views illustrating a semiconductor device according to embodiments of the present invention.
16 and 18 are plan views for explaining a method of manufacturing a semiconductor device according to embodiments of the present invention.
17A and 17B are cross-sectional views taken along line IV-IV ', line V-V', and line VI-VI 'in FIG.
19A, 19B, 19C and 19D are cross-sectional views taken along lines I-I ', II-II', III-III ', IV-IV', VV 'and VI-VI' .
20A and 20B are cross-sectional views illustrating a semiconductor device according to embodiments of the present invention.
FIGS. 21, 23, and 25 are plan views illustrating a method of manufacturing a semiconductor device according to embodiments of the present invention.
22A, 22B, 22C and 22D are cross-sectional views taken along lines I-I ', II-II', III-III ', IV-IV', VV 'and VI-VI' .
24A, 24B, 24C and 24D are cross-sectional views taken along lines I-I ', II-II', III-III ', IV-IV', VV 'and VI-VI' .
26A, 26B, 26C and 26D are cross-sectional views taken along lines I-I ', II-II', III-III ', IV-IV', VV 'and VI-VI' .

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. In order to fully understand the structure and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be embodied in various forms and various modifications may be made. It will be apparent to those skilled in the art that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.In this specification, when an element is referred to as being on another element, it may be directly formed on another element, or a third element may be interposed therebetween. Further, in the drawings, the thickness of the components is exaggerated for an effective description of the technical content. The same reference numerals denote the same elements throughout the specification.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다. Embodiments described herein will be described with reference to cross-sectional views and / or plan views that are ideal illustrations of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for an effective description of the technical content. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention. Although the terms first, second, third, etc. in the various embodiments of the present disclosure are used to describe various components, these components should not be limited by these terms. These terms have only been used to distinguish one component from another. The embodiments described and exemplified herein also include their complementary embodiments.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. The terms "comprises" and / or "comprising" used in the specification do not exclude the presence or addition of one or more other elements.

도 1는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 1 is a plan view of a semiconductor device according to embodiments of the present invention.

도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 기판(100) 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제1 로직 셀(C1), 상기 제1 로직 셀(C1)과 제1 방향(D1)으로 이격된 제2 로직 셀(C2), 상기 제1 로직 셀(C1)과 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 이격된 제3 로직 셀(C3), 및 상기 제2 로직 셀(C2)과 상기 제2 방향(D2)으로 이격된 제4 로직 셀(C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 제1 소자 분리막들(104)에 의하여 분리된 활성 영역들을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은, 상기 소자 분리막들(104)에 의해 분리된 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. Referring to FIG. 1, a semiconductor device according to embodiments of the present invention may include a plurality of logic cells C1, C2, C3, C4 provided on a substrate 100. Each of the logic cells C1, C2, C3, and C4 may include a plurality of transistors. For example, the semiconductor device may include a first logic cell C1, a second logic cell C2 spaced in a first direction D1 from the first logic cell C1, the first logic cell C1, A third logic cell C3 spaced in a second direction D2 that intersects the first direction D1 and a third logic cell C3 spaced apart from the second logic cell C2 in the second direction D2, And a cell C4. Each of the logic cells C1, C2, C3, and C4 may include active regions separated by the first device isolation films 104. [ Each of the logic cells C1, C2, C3, and C4 may include a PMOSFET region PR and an NMOSFET region NR separated by the device isolation films 104. [

일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)은 상기 제2 로직 셀(C2)의 PMOSFET 영역(PR)과 상기 제1 방향(D1)으로 인접할 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 논리 동작을 하기 위한 단위를 지칭할 수 있다. 로직 셀들의 개수는 4개로 도시되었으나 이에 한정되지 않는다.For example, the PMOSFET region PR and the NMOSFET region NR may be spaced apart in the first direction D1. The PMOSFET region PR of the first logic cell C1 may be adjacent to the PMOSFET region PR of the second logic cell C2 in the first direction D1. Herein, a logic cell in this specification may refer to a unit for performing one logic operation. The number of logic cells is shown as four, but is not limited thereto.

도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 예를 들어, 도 2는 도 1의 제1 로직 셀(C1)의 평면도일 수 있다. 이하에서, 도 1의 제1 로직 셀(C1)을 참조하여 본 발명의 실시예들이 설명되나, 상기 제1 로직 셀(C1) 이외의 로직 셀들도 상기 제1 로직 셀(C1)과 동일하거나 이에 상응하는 구조를 가질 수 있다. 도 3a는 도 2의 I-I'선 및 II-II'선에 따른 단면도이다. 도 3b는 도 2의 III-III'선에 따른 단면도이다. 도 3c는 도 2의 IV-IV'선 및 V-V'선에 따른 단면도이다. 도 3d는 도 2의 VI-VI'선에 따른 단면도이다.2 is a plan view illustrating a semiconductor device according to embodiments of the present invention. For example, FIG. 2 may be a plan view of the first logic cell C1 of FIG. Hereinafter, embodiments of the present invention will be described with reference to a first logic cell C1 of FIG. 1, but logic cells other than the first logic cell C1 may be the same as or different from the first logic cell C1 Can have a corresponding structure. FIG. 3A is a cross-sectional view taken along the line I-I 'and II-II' of FIG. 3B is a cross-sectional view taken along line III-III 'of FIG. 3C is a cross-sectional view taken along line IV-IV 'and line V-V' in FIG. And FIG. 3D is a sectional view taken along line VI-VI 'of FIG.

도 2 및 도 3a 내지 도 3d를 참조하면, 제1 영역(A) 및 제2 영역(B)을 포함하는 기판(100)이 준비될 수 있다. 상기 제1 영역(A)은 핀 전계효과 트랜지스터들(Fin-FETs)을 포함하는 영역일 수 있고, 상기 제2 영역(B)은 핀 커패시터들(Fin capacitors)을 포함하는 영역일 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다.Referring to FIGS. 2 and 3A to 3D, a substrate 100 including a first region A and a second region B may be prepared. The first region A may be an area including Fin field effect transistors (Fin-FETs), and the second area B may be an area including Fin capacitors. The substrate 100 may be a semiconductor substrate including silicon, germanium, silicon-germanium, or the like, or may be a compound semiconductor substrate.

상기 기판(100)의 상기 제1 영역(A)에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 소자 분리막들(104)이 배치될 수 있다. 상기 소자 분리막들(104)은 상기 기판(100)의 상부에 형성될 수 있다. 한편, 상기 제2 영역(B)에서 상기 소자 분리막들(104)은 생략될 수 있으며, 이에 대한 구체적인 설명은 후술한다. 일 예로, 상기 소자 분리막들(104)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.The element isolation films 104 defining the PMOSFET region PR and the NMOSFET region NR may be disposed in the first region A of the substrate 100. [ The device isolation films 104 may be formed on the substrate 100. Meanwhile, in the second region B, the device isolation films 104 may be omitted, and a detailed description thereof will be described later. For example, the device isolation films 104 may include an insulating material such as a silicon oxide film.

상기 제1 영역(A)에서 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 소자 분리막들(104)을 사이에 두고 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 이격될 수 있다. 도시되진 않았지만, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 사이의 상기 소자 분리막들(104)은 활성 핀들(F1, F2) 사이의 상기 소자 분리막들(104) 보다 더 깊을 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 소자 분리막들(104)에 의하여 분리된 복수의 영역들을 포함할 수 있다. 한편, 상기 제2 영역(B)에서 상기 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 상기 기판(100)의 서로 구분되는 영역들일 뿐, 이들 사이에 상기 소자 분리막(104)이 배치되지 않을 수 있다. In the first region A, the PMOSFET region PR and the NMOSFET region NR are formed in a first direction D1 parallel to the top surface of the substrate 100 with the device isolation films 104 interposed therebetween. Can be spaced apart. Although not shown, the device isolation films 104 between the PMOSFET region PR and the NMOSFET region NR may be deeper than the device isolation films 104 between the active pins F1 and F2. For example, the PMOSFET region PR and the NMOSFET region NR are shown as one region, respectively. Alternatively, the PMOSFET region PR and the NMOSFET region NR may include a plurality of regions separated by the isolation layers 104. Meanwhile, in the second region B, the PMOSFET region PR and the NMOSFET region NR are separated from each other only in the substrate 100, and the device isolation film 104 may not be disposed therebetween have.

상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 복수의 활성 핀들(F1, F2)이 제공될 수 있다. 상기 활성 핀들(F1, F2)은 상기 제1 영역(A) 상의 제1 활성 핀들(F1)과 상기 제2 영역(B) 상의 제2 활성 핀들(F2)을 포함할 수 있다. 상기 제1 및 제2 활성 핀들(F1, F2)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 제1 및 제2 활성 핀들(F1, F2)은 제1 도전형을 가질 수 있다.A plurality of active fins F1 and F2 may be provided on the PMOSFET region PR and the NMOSFET region NR and extend in a second direction D2 intersecting the first direction D1. The active pins F1 and F2 may include first active pins F1 on the first area A and second active pins F2 on the second area B. The first and second active pins F1 and F2 may be arranged along the first direction D1. The first and second active fins F1 and F2 may have a first conductivity type.

이하, 상기 제1 영역(A)의 상기 제1 활성 핀들(F1)에 대해 보다 상세히 설명한다. 상기 제1 영역(A) 내에 상기 소자 분리막들(104)이 각각의 상기 제1 활성 핀들(F1) 양 측에 배치될 수 있다. 즉, 상기 소자 분리막들(104)은 상기 제1 활성 핀들(F1)을 정의할 수 있다. 상기 제1 활성 핀들(F1)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 3개씩 도시되었으나, 이에 한정되지 않는다.Hereinafter, the first active pins F1 of the first region A will be described in more detail. The device isolation films 104 may be disposed on both sides of each of the first active pins F1 in the first region A. [ That is, the device isolation films 104 may define the first active pins F1. The first active fins F1 are shown on the PMOSFET region PR and on the NMOSFET region NR, but the present invention is not limited thereto.

상기 제1 활성 핀들(F1)은 상기 기판(100)으로부터 이의 상면에 수직한 방향인 제3 방향(D3)으로 돌출될 수 있다. 구체적으로, 상기 제1 활성 핀들(F1)의 상부들은 상기 소자 분리막들(104) 사이로 돌출될 수 있다. 각각의 상기 제1 활성 핀들(F1)의 상부들은 소스/드레인 패턴들(SD) 및 상기 소스/드레인 패턴들(SD) 사이에 개재된 채널 영역(CHR)을 포함할 수 있다.The first active pins F1 may protrude from the substrate 100 in a third direction D3 perpendicular to the top surface thereof. Specifically, upper portions of the first active pins F1 may protrude between the device isolation films 104. [ The upper portions of each of the first active pins F1 may include a channel region CHR interposed between the source / drain patterns SD and the source / drain patterns SD.

상기 제1 활성 핀들(F1) 사이에 제1 트렌치들(TR1)이 정의될 수 있다. 상기 소자 분리막들(104)은 상기 제1 트렌치들(TR1)의 하부들을 채울 수 있다. 또한, 상기 제1 트렌치들(TR1) 아래에 제1 숄더 부분들(SP1)이 정의될 수 있다. 상기 제1 숄더 부분들(SP1)은 상기 기판(100)의 상부의 영역들일 수 있다. 평면적 관점에서, 상기 제1 숄더 부분들(SP1)은 상기 제1 활성 핀들(F1) 사이에 배치될 수 있고, 상기 제1 숄더 부분들(SP1)은 상기 제1 트렌치들(TR1)과 수직적으로 중첩될 수 있다. 일 예로, 상기 제1 활성 핀들(F1)은 상기 제1 숄더 부분들(SP1) 사이에서 돌출된 상기 기판(100)의 일부들일 수 있다.First trenches TR1 may be defined between the first active pins F1. The device isolation films 104 may fill the lower portions of the first trenches TR1. Also, first shoulder portions SP1 may be defined below the first trenches TR1. The first shoulder portions SP1 may be regions of the upper portion of the substrate 100. In a plan view, the first shoulder portions SP1 may be disposed between the first active pins F1, and the first shoulder portions SP1 may be disposed perpendicularly to the first trenches TR1 Can be overlapped. In one example, the first active pins F1 may be portions of the substrate 100 protruding between the first shoulder portions SP1.

한편, 상기 제1 트렌치들(TR1)의 바닥면들(TRB1)은 기준 레벨(SL)에 위치할 수 있다. 상기 제1 숄더 부분들(SP1)의 상면들은 상기 제1 트렌치들(TR1)의 바닥면들(TRB1)과 공면을 이룰 수 있으므로, 상기 제1 숄더 부분들(SP1)의 상면들 역시 상기 기준 레벨(SL)에 위치할 수 있다.Meanwhile, the bottom surfaces TRB1 of the first trenches TR1 may be located at a reference level SL. Since the upper surfaces of the first shoulder portions SP1 can be coplanar with the bottom surfaces TRB1 of the first trenches TR1, the upper surfaces of the first shoulder portions SP1 are also equal to the reference level (SL).

이어서, 상기 제2 영역(B)의 상기 제2 활성 핀들(F2)에 대해 보다 상세히 설명한다. 상기 제2 활성 핀들(F2)은 상기 기판(100)으로부터 상기 제3 방향(D3)으로 돌출된 상기 기판(100)의 부분들일 수 있다. 상기 제1 영역(A)과는 달리, 상기 제2 활성 핀들(F2) 사이에 상기 소자 분리막들(104)은 생략될 수 있다. 각각의 상기 제2 활성 핀들(F2)은 상기 소스/드레인 패턴들(SD)을 포함할 수 있다. 상기 제2 활성 핀들(F2)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 3개씩 도시되었으나, 이에 한정되지 않는다.Next, the second active pins F2 of the second region B will be described in more detail. The second active pins F2 may be portions of the substrate 100 protruding from the substrate 100 in the third direction D3. Unlike the first region A, the device isolation films 104 may be omitted between the second active fins F2. Each of the second active pins F2 may include the source / drain patterns SD. The second active pins F2 are shown in the PMOSFET region PR and the NMOSFET region NR, respectively, but the present invention is not limited thereto.

상기 제2 활성 핀들(F2) 사이에 제2 트렌치들(TR2)이 정의될 수 있다. 상기 제2 트렌치들(TR2) 아래에 제2 숄더 부분들(SP2)이 정의될 수 있다. 상기 제2 숄더 부분들(SP2)은 상기 기판(100)의 상부의 영역들일 수 있다. 평면적 관점에서, 상기 제2 숄더 부분들(SP2)은 상기 제2 활성 핀들(F2) 사이에 배치될 수 있고, 상기 제2 숄더 부분들(SP2)은 상기 제2 트렌치들(TR2)과 수직적으로 중첩될 수 있다. 일 예로, 상기 제2 활성 핀들(F2)은 상기 제2 숄더 부분들(SP2) 사이에서 돌출된 상기 기판(100)의 일부들일 수 있다.Second trenches TR2 may be defined between the second active pins F2. Second shoulder portions SP2 below the second trenches TR2 may be defined. The second shoulder portions SP2 may be regions of the upper portion of the substrate 100. From a plan viewpoint, the second shoulder portions SP2 may be disposed between the second active pins F2, and the second shoulder portions SP2 may be disposed perpendicular to the second trenches TR2 Can be overlapped. In one example, the second active pins F2 may be portions of the substrate 100 protruding between the second shoulder portions SP2.

상기 제2 트렌치들(TR2)의 바닥면들(TRB2)은 제1 레벨(SLa)에 위치할 수 있다. 상기 제2 숄더 부분들(SP2)의 상면들은 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)과 공면을 이룰 수 있으므로, 상기 제2 숄더 부분들(SP2)의 상면들 역시 상기 제1 레벨(SLa)에 위치할 수 있다. 한편, 상기 제1 레벨(SLa)은 상기 기준 레벨(SL)보다 더 높을 수 있다. 즉, 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)이 상기 제1 트렌치들(TR1)의 바닥면들(TRB1)보다 더 높은 레벨에 위치할 수 있다. 그러나, 상기 제1 및 제2 활성 핀들(F1, F2)의 상면들은 서로 실질적으로 동일한 레벨에 위치할 수 있다.The bottom surfaces TRB2 of the second trenches TR2 may be located at the first level SLa. The upper surfaces of the second shoulder portions SP2 can coplanar with the bottom surfaces TRB2 of the second trenches TR2 so that the upper surfaces of the second shoulder portions SP2 are also in contact with the first Level (SLa). Meanwhile, the first level SLa may be higher than the reference level SL. That is, the bottom surfaces TRB2 of the second trenches TR2 may be located at a higher level than the bottom surfaces TRB1 of the first trenches TR1. However, the upper surfaces of the first and second active fins F1 and F2 may be located at substantially the same level as each other.

본 발명의 실시예들에 따르면, 상기 기판(100) 상에, 상기 제1 및 제2 활성 핀들(F1, F2)을 가로지르는 게이트 전극들(135)이 배치될 수 있다. 일 예로, 상기 제1 영역(A) 상의 상기 게이트 전극들(135)은 상기 제1 활성 핀들(F1)의 상기 채널 영역들(CHR)과 각각 수직적으로 중첩될 수 있다. 상기 게이트 전극들(135)은 상기 기판(100)으로부터 돌출된 상기 제1 및 제2 활성 핀들(F1, F2)을 가로지르며 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 상기 제1 영역(A) 상의 상기 게이트 전극들(135)은, 상기 제1 활성 핀들(F1)로부터 수평적으로 연장되어, 상기 소자 분리막들(104)을 가로지를 수 있다. 상기 제2 영역(B) 상의 상기 게이트 전극들(135)은, 상기 제2 활성 핀들(F2)로부터 수평적으로 연장되어, 상기 제2 숄더 부분들(SP2)을 가로지를 수 있다.According to embodiments of the present invention, on the substrate 100, gate electrodes 135 crossing the first and second active fins F1 and F2 may be disposed. For example, the gate electrodes 135 on the first region A may vertically overlap with the channel regions CHR of the first active pins F1. The gate electrodes 135 may extend across the first and second active fins F1 and F2 protruding from the substrate 100 and extend in the first direction D1. The gate electrodes 135 on the first region A may extend horizontally from the first active pins F1 to cross the device isolation films 104. [ The gate electrodes 135 on the second region B may extend horizontally from the second active pins F2 and may traverse the second shoulder portions SP2.

일 예로, 상기 게이트 전극들(135)은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.In one example, the gate electrodes 135 comprise at least one of a conductive metal nitride (e.g., titanium nitride or tantalum nitride) and a metal material (e.g., titanium, tantalum, tungsten, copper or aluminum) can do.

각각의 상기 게이트 전극들(135)의 양 측벽들 상에 게이트 스페이서들(125)이 배치될 수 있다. 상기 게이트 스페이서들(125)은 상기 게이트 전극들(135)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 스페이서들(125) 각각의 상면은 상기 게이트 전극들(135) 각각의 상면보다 높을 수 있다. 나아가, 상기 게이트 스페이서들(125) 각각의 상면은, 후술할 제1 층간 절연막(150)의 상면과 공면을 이룰 수 있다. 상기 게이트 스페이서들(125)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서들(125)은 각각 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함하는 다중 막(multi-layer)을 포함할 수 있다.Gate spacers 125 may be disposed on both sidewalls of each of the gate electrodes 135. The gate spacers 125 may extend along the gate electrodes 135 in the first direction D1. The upper surface of each of the gate spacers 125 may be higher than the upper surface of each of the gate electrodes 135. Further, the upper surface of each of the gate spacers 125 may be coplanar with the upper surface of the first interlayer insulating film 150, which will be described later. The gate spacers 125 may comprise at least one of SiO2, SiCN, SiCON, and SiN. As another example, the gate spacers 125 may comprise a multi-layer including at least one of SiO2, SiCN, SiCON, and SiN, respectively.

상기 게이트 전극들(135)과 상기 제1 활성 핀들(F1) 사이에 제1 유전막(134a)이 배치될 수 있고, 상기 게이트 전극들(135)과 상기 제2 활성 핀들(F2) 사이에 제2 유전막(134b)이 배치될 수 있다. 각각의 상기 제1 및 제2 유전막들(134a, 134b)은 상기 게이트 전극(135)의 바닥면을 따라 연장될 수 있다.A first dielectric layer 134a may be disposed between the gate electrodes 135 and the first active fins F1 and a second dielectric layer 134b may be disposed between the gate electrodes 135 and the second active fins F1. A dielectric film 134b may be disposed. Each of the first and second dielectric layers 134a and 134b may extend along the bottom surface of the gate electrode 135.

상기 제1 유전막(134a)은 상기 제1 활성 핀들(F1)의 상기 채널 영역들(CHR)의 상면들 및 측벽들을 덮을 수 있다. 나아가, 상기 제1 유전막(134a)은 상기 제1 활성 핀들(F1)로부터 수평적으로 연장되어, 상기 소자 분리막들(104)의 상면들을 부분적으로 덮을 수 있다. 다시 말하면, 상기 제1 유전막(134a)은 상기 소자 분리막들(104)을 사이에 두고 상기 제1 트렌치(TR1)의 바닥면들(TRB1)(또는 상기 제1 숄더 부분들(SP1)의 상면들)과 이격될 수 있다.The first dielectric layer 134a may cover upper surfaces and sidewalls of the channel regions CHR of the first active pins F1. Furthermore, the first dielectric layer 134a may extend horizontally from the first active pins F1 to partially cover the top surfaces of the device isolation films 104. [ In other words, the first dielectric layer 134a is electrically connected to the bottom surfaces TRB1 of the first trench TR1 (or the top surfaces of the first shoulder portions SP1) ).

한편, 상기 제2 유전막(134b)은 상기 제2 활성 핀들(F2)의 상면들 및 측벽들을 덮을 수 있다. 나아가, 상기 제2 유전막(134b)은 상기 제2 활성 핀들(F2)로부터 수평적으로 연장되어, 상기 제2 숄더 부분들(SP2)의 상면들을 부분적으로 덮을 수 있다. 다시 말하면, 상기 제2 유전막(134b)은 상기 제2 트렌치들(TR2)의 내벽들 및 바닥면들(TRB2)을 덮을 수 있다.Meanwhile, the second dielectric layer 134b may cover upper surfaces and sidewalls of the second active pins F2. Furthermore, the second dielectric layer 134b may extend horizontally from the second active pins F2 to partially cover the upper surfaces of the second shoulder portions SP2. In other words, the second dielectric layer 134b may cover the inner walls and the bottom surfaces TRB2 of the second trenches TR2.

상기 제1 활성 핀들(F1) 상의 상기 제1 유전막(134a)의 상면은, 상기 제2 활성 핀들(F2) 상의 상기 제2 유전막(134b)의 상면과 실질적으로 동일한 레벨(DL)에 위치할 수 있다. 이는, 상기 제1 및 제2 활성 핀들(F1, F2)의 상면들이 서로 실질적으로 동일한 레벨에 위치할 수 있기 때문이다. 나아가, 각각의 상기 제1 및 제2 유전막들(134a, 134b)은, 상기 게이트 전극(135)과 이의 양 측의 상기 게이트 스페이서들(125) 사이로 연장될 수 있다.The upper surface of the first dielectric layer 134a on the first active pins F1 may be located at substantially the same level DL as the upper surface of the second dielectric layer 134b on the second active pins F2 have. This is because the upper surfaces of the first and second active pins F1 and F2 may be located at substantially the same level as each other. Further, each of the first and second dielectric layers 134a and 134b may extend between the gate electrode 135 and the gate spacers 125 on both sides thereof.

상기 제1 및 제2 유전막들(134a, 134b)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.The first and second dielectric layers 134a and 134b may include a high dielectric constant material. In one example, the high-k material may be selected from the group consisting of hafnium oxide, hafnium silicon oxide, lanthanum oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, Lead scandium tantalum oxide, lead zinc niobate, and lead zinc niobate.

다른 예로, 도시되진 않았지만, 상기 제1 영역(A)의 상기 게이트 전극들(135)의 폭들과 상기 제2 영역(B)의 상기 게이트 전극들(135)의 폭들은 서로 다를 수 있다. 구체적으로, 상기 제2 영역(B)의 상기 게이트 전극들(135)의 폭들은 상기 제1 영역(A)의 상기 게이트 전극들(135)의 폭들보다 더 클 수 있다. 상기 제2 영역(B)의 상기 게이트 전극들(135)의 폭들이 커지는 경우, 상기 게이트 전극들(135) 아래의 상기 제2 유전막(134b)의 면적이 더 증가될 수 있다. 이로써, 핀 커패시터들의 커패시턴스가 더 증가될 수 있다.As another example, although not shown, the widths of the gate electrodes 135 of the first region A and the widths of the gate electrodes 135 of the second region B may be different from each other. Specifically, the widths of the gate electrodes 135 of the second region B may be larger than the widths of the gate electrodes 135 of the first region A. When the widths of the gate electrodes 135 of the second region B are increased, the area of the second dielectric layer 134b under the gate electrodes 135 can be further increased. As a result, the capacitance of the pin capacitors can be further increased.

상기 게이트 전극들(135) 상에 게이트 캡핑막들(145)이 각각 배치될 수 있다. 상기 게이트 캡핑막들(145)은 상기 게이트 전극들(135)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 캡핑막들(145)은 후술하는 제1 및 제2 층간 절연막들(150, 155)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 상기 게이트 캡핑막들(145)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. Gate capping films 145 may be disposed on the gate electrodes 135, respectively. The gate capping layer 145 may extend along the gate electrodes 135 in the first direction D1. The gate capping layer 145 may include a material having etching selectivity with respect to the first and second interlayer insulating layers 150 and 155 to be described later. Specifically, the gate capping layers 145 may include at least one of SiON, SiCN, SiCON, and SiN.

각각의 상기 게이트 전극들(135)의 양 측의 상기 제1 및 제2 활성 핀들(F1, F2)에 상기 소스/드레인 패턴들(SD)이 배치될 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 제1 및 제2 활성 핀들(F1, F2)로부터 에피택시얼하게 성장된 에피택시얼 패턴들일 수 있다. 일 예로, 상기 제1 활성 핀들(F1)의 경우, 상기 채널 영역들(CHR)의 상면들은 상기 소스/드레인 패턴들(SD)의 바닥면들보다 높을 수 있다. 상기 소스/드레인 패턴들(SD)의 상면들은 상기 채널 영역들(CHR)의 상면들과 같거나 더 높을 수 있다.The source / drain patterns SD may be disposed on the first and second active fins F1 and F2 on both sides of each of the gate electrodes 135. [ The source / drain patterns SD may be epitaxial patterns that have been epitaxially grown from the first and second active fins F1 and F2. For example, in the case of the first active pins F1, the top surfaces of the channel regions CHR may be higher than the bottom surfaces of the source / drain patterns SD. The upper surfaces of the source / drain patterns SD may be equal to or higher than the upper surfaces of the channel regions CHR.

상기 소스/드레인 패턴들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인 패턴들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인 패턴들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(CHR)에 압축응력(compressive stress) 또는 인장응력(tensile stress)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 패턴들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 채널 영역들(CHR)에 압축응력을 제공할 수 있으며, 이러한 상기 소스/드레인 패턴들(SD)을 포함하는 전계 효과 트랜지스터는 피모스(PMOS)인 것이 바람직할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인 패턴들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우 상기 채널 영역들(CHR)에 인장응력을 제공할 수 있으며, 이러한 상기 소스/드레인 패턴들(SD)을 포함하는 전계 효과 트랜지스터는 엔모스(NMOS)인 것이 바람직할 수 있다. 이와 같이 상기 소스/드레인 패턴들(SD)은 상기 채널 영역들(CHR)에 압축응력 또는 인장응력을 제공함으로써, 전계 효과 트랜지스터가 동작할 때 상기 채널 영역들(CHR) 내에 생성된 캐리어들의 이동도가 향상될 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 제1 및 제2 활성 핀들(F1, F2)과 다른 제2 도전형을 가질 수 있다.The source / drain patterns SD may include a semiconductor element different from the substrate 100. For example, the source / drain patterns SD may include a semiconductor element having a lattice constant that is greater than or less than a lattice constant of a semiconductor element of the substrate 100. The channel regions CHR may be provided with compressive stress or tensile stress by including the semiconductor elements different from the substrate 100 in the source / drain patterns SD. For example, when the substrate 100 is a silicon substrate, the source / drain patterns SD may include silicon-germanium (SiGe) or germanium. In this case, it is possible to provide a compressive stress to the channel regions CHR, and it is preferable that the field effect transistor including the source / drain patterns SD is PMOS. As another example, when the substrate 100 is a silicon substrate, the source / drain patterns SD may include silicon carbide (SiC). In this case, it is possible to provide tensile stress to the channel regions CHR, and it is preferable that the field effect transistor including the source / drain patterns SD is NMOS. Thus, the source / drain patterns SD provide compressive stress or tensile stress in the channel regions CHR so that the mobility of the carriers generated in the channel regions CHR when the field effect transistor operates Can be improved. The source / drain patterns SD may have a second conductive type different from the first and second active fins F1 and F2.

한편, 상기 소스/드레인 패턴들(SD)을 형성하는 공정을 통해 상기 제1 영역(A)의 소스/드레인 패턴들(SD)과 상기 제2 영역(B)의 상기 소스/드레인 패턴들(SD)은 동시에 형성될 수 있다. 그러나, 도시되진 않았지만 상기 제2 영역(B)의 소스/드레인 패턴들(SD)은 생략될 수 있으며, 특별히 제한되는 것은 아니다. 이는, 상기 제2 영역(B)이 핀 커패시터들을 포함하는 영역이며, 상기 핀 커패시터들의 동작에 있어서 상기 소스/드레인 패턴들(SD)이 필요하지 않을 수 있기 때문이다.The source / drain patterns SD of the first region A and the source / drain patterns SD of the second region B are formed through the process of forming the source / drain patterns SD. ) Can be formed at the same time. However, although not shown, the source / drain patterns SD of the second region B may be omitted and are not particularly limited. This is because the second region B is an area including pin capacitors, and the source / drain patterns SD may not be required in operation of the fin capacitors.

상기 기판(100) 상에 제1 층간 절연막(150)이 배치될 수 있다. 상기 제1 층간 절연막(150)은 상기 게이트 스페이서들(125) 및 상기 소스/드레인 패턴들(SD)을 덮을 수 있다. 일 예에 따르면, 상기 제1 영역(A)의 상기 소자 분리막들(104)의 상면들은 상기 제1 유전막(134a)에 의해 덮이지 않는 부분들을 가질 수 있다. 상기 제1 층간 절연막(150)은 상기 제1 유전막(134a)에 의해 덮이지 않은 상기 소자 분리막들(104)의 상기 부분들을 덮을 수 있다. 또한, 상기 제2 영역(B)의 상기 제2 숄더 부분들(SP2)의 상면들은 상기 제2 유전막(134b)에 의해 덮이지 않는 부분들을 가질 수 있다. 상기 제1 층간 절연막(150)은 상기 제2 유전막(134b)에 의해 덮이지 않은 제2 숄더 부분들(SP2)의 의 상기 부분들을 덮을 수 있다.The first interlayer insulating layer 150 may be disposed on the substrate 100. The first interlayer insulating layer 150 may cover the gate spacers 125 and the source / drain patterns SD. According to an example, the upper surfaces of the device isolation films 104 of the first region A may have portions not covered by the first dielectric layer 134a. The first interlayer insulating film 150 may cover the portions of the device isolation films 104 that are not covered with the first dielectric layer 134a. In addition, the upper surfaces of the second shoulder portions SP2 of the second region B may have portions not covered by the second dielectric layer 134b. The first interlayer insulating layer 150 may cover the portions of the second shoulder portions SP2 not covered by the second dielectric layer 134b.

상기 제1 층간 절연막(150)의 상면은 상기 게이트 캡핑막들(145)의 상면들 및 상기 게이트 스페이서들(125)의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 제1 층간 절연막(150) 상에, 상기 게이트 캡핑막들(145)을 덮는 제2 층간 절연막(155)이 배치될 수 있다.The upper surface of the first interlayer insulating layer 150 may be substantially coplanar with the upper surfaces of the gate capping layers 145 and the upper surfaces of the gate spacers 125. A second interlayer insulating film 155 may be disposed on the first interlayer insulating film 150 to cover the gate capping films 145.

나아가, 각각의 상기 게이트 전극들(135)의 양 측에, 상기 제1 및 제2 층간 절연막들(150, 155)을 관통하여 상기 소스/드레인 패턴들(SD)과 전기적으로 연결되는 콘택들(CA)이 배치될 수 있다. 일 예로, 상기 콘택들(CA)은 상기 제1 영역(A) 상에 배치될 수 있다. 적어도 하나의 상기 콘택(CA)은 하나의 상기 소스/드레인 패턴(SD)과 연결되거나, 또는 복수개의 상기 소스/드레인 패턴들(SD)과 동시에 연결될 수 있으며, 특별히 제한되는 것은 아니다. 각각의 상기 콘택들(CA)은 도전 기둥(CP), 및 상기 도전 기둥(CP)을 감싸는 베리어막(BL)을 포함할 수 있다. 구체적으로, 상기 베리어막(BL)은 상기 도전 기둥(CP)의 측벽들 및 바닥면을 덮을 수 있다. 상기 도전 기둥(CP)은 금속 물질, 예를 들어 텅스텐을 포함할 수 있다. 상기 베리어막(BL)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있다.Further, on both sides of each of the gate electrodes 135, contacts (not shown) electrically connected to the source / drain patterns SD through the first and second interlayer insulating films 150 and 155 CA may be deployed. In one example, the contacts CA may be disposed on the first region A. At least one of the contacts CA may be connected to one source / drain pattern SD or may be connected to a plurality of the source / drain patterns SD at the same time. Each of the contacts CA may include a conductive pillar CP and a barrier layer BL surrounding the conductive pillar CP. Specifically, the barrier layer BL may cover sidewalls and bottom surfaces of the conductive pillars CP. The conductive pillars CP may include a metal material, for example, tungsten. The barrier layer BL may include a metal nitride, for example, Ti / TiN.

도시되진 않았지만, 상기 소스/드레인 패턴들(SD)과 상기 콘택들(CA) 사이에 실리사이드층들이 각각 개재될 수 있다. 즉, 상기 콘택들은 상기 실리사이드층들을 통해 상기 소스/드레인 패턴들(SD)과 전기적으로 연결될 수 있다. 상기 실리사이드층들은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.Although not shown, silicide layers may be interposed between the source / drain patterns SD and the contacts CA, respectively. That is, the contacts may be electrically connected to the source / drain patterns SD through the silicide layers. The silicide layers may include a metal-silicide, and may include at least one of titanium-silicide, tantalum-silicide, and tungsten-silicide.

도 2를 다시 참조하면, 일 예로, 상기 제1 영역(A)의 어느 하나의 상기 게이트 전극(135) 상에 게이트 콘택(CB) 및 도전 라인(CBL)이 제공될 수 있다. 상기 게이트 콘택(CB) 및 상기 도전 라인(CBL) 사이에 제1 비아(V1)가 배치될 수 있다. 상기 도전 라인(CBL)은, 상기 제1 비아(V1) 및 상기 게이트 콘택(CB)을 통해 상기 어느 하나의 게이트 전극(135)과 전기적으로 연결되어, 상기 어느 하나의 게이트 전극(135)에 신호를 인가할 수 있다.Referring again to FIG. 2, in one example, a gate contact CB and a conductive line CBL may be provided on the gate electrode 135 of any one of the first regions A. A first via (V1) may be disposed between the gate contact (CB) and the conductive line (CBL). The conductive line CBL is electrically connected to the one of the gate electrodes 135 through the first via V1 and the gate contact CB so that a signal Can be applied.

상기 제1 로직 셀(C1)은 상기 PMOSFET 영역(PR)의 외곽에 제공되는 제1 배선(PW1), 및 상기 NMOSFET 영역(NR)의 외곽에 제공되는 제2 배선(PW2)을 포함할 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 상의 상기 제1 배선(PW1)은 드레인 전압(Vdd), 즉, 파워 전압이 제공되는 통로일 수 있다. 일 예로, 상기 NMOSFET 영역(NR) 상의 상기 제2 배선(PW2)은 소스 전압(Vss), 즉, 접지 전압이 제공되는 통로일 수 있다.The first logic cell C1 may include a first wiring PW1 provided on the outer side of the PMOSFET region PR and a second wiring PW2 provided on the outer side of the NMOSFET region NR . In one example, the first wiring PW1 on the PMOSFET region PR may be a passage through which the drain voltage Vdd, i.e., the power voltage is supplied. In one example, the second wiring PW2 on the NMOSFET region NR may be a path through which the source voltage Vss, i.e., the ground voltage is provided.

도 1 및 도 2를 다시 참조하면, 상기 제1 및 제2 배선들(PW1, PW2)은 상기 제2 방향(D2)으로 연장하며, 상기 제2 방향(D2)으로 인접한 로직 셀들 사이에 공유될 수 있다. 일 예로, 상기 제1 배선(PW1)은 상기 제1 로직 셀(C1)과 제3 로직 셀(C3) 사이에 공유될 수 있다. 나아가, 상기 제1 배선(PW1)은 상기 제1 로직 셀(C1)의 상기 PMOSFET 영역(PR)과 제2 로직 셀(C2)의 PMOSFET 영역(PR) 사이에 공유될 수 있다.1 and 2, the first and second wires PW1 and PW2 extend in the second direction D2 and are shared between adjacent logic cells in the second direction D2 . For example, the first wiring PW1 may be shared between the first logic cell C1 and the third logic cell C3. Furthermore, the first wiring PW1 may be shared between the PMOSFET region PR of the first logic cell C1 and the PMOSFET region PR of the second logic cell C2.

일 실시예에 따르면, 어느 하나의 상기 콘택(CA) 상에 제2 비아(V2)가 제공될 수 있다. 이로써, 상기 어느 하나의 콘택(CA)과 연결되는 소스/드레인 패턴(SD)은 상기 어느 하나의 콘택(CA) 및 상기 제2 비아(V2)를 통하여 상기 제1 배선(PW1)에 전기적으로 연결될 수 있다. 유사하게, NMOSFET 영역(NR) 상의 소스/드레인 패턴(SD) 역시 어느 하나의 상기 콘택(CA) 및 제3 비아(V3)를 통해 상기 제2 배선(PW2)에 전기적으로 연결될 수 있다.According to one embodiment, a second via V2 may be provided on any one of the contacts CA. As a result, the source / drain pattern SD connected to the one of the contacts CA is electrically connected to the first wiring PW1 through the one of the contacts CA and the second via V2 . Similarly, the source / drain pattern SD on the NMOSFET region NR may also be electrically connected to the second wiring PW2 through any one of the contacts CA and the third via V3.

본 발명의 실시예들에 있어서, 상기 제2 영역(B)의 상기 제2 유전막(134b)은 상기 제2 활성 핀들(F2) 뿐만 아니라 상기 제2 숄더 부분들(SP2)의 상면들도 모두 덮을 수 있다. 상기 핀 커패시터들이 배치되는 상기 제2 영역(B)은 상기 핀 전계효과 트랜지스터들이 배치되는 상기 제1 영역(A)과 서로 다른 구조를 가질 수 있다. 만약, 상기 제2 영역(B)의 상기 제2 활성 핀들(F2) 및 상기 제2 유전막(134b)이, 상기 제1 영역(A)의 상기 제1 활성 핀들(F1) 및 상기 제1 유전막(134a)과 동일한 구조를 가지고 있다면, 핀 커패시터들의 전하 저장은 상기 제2 핀들 상의 상기 제2 유전막(134b) 내에서만 이루어질 수 있다. 그러나, 본 실시예들은 제2 영역(B)의 상기 제2 유전막(134b)이 상기 기판(100)의 상부인 상기 제2 숄더 부분들(SP2)과도 직접 접촉함으로써, 상기 제2 숄더 부분들(SP2) 상의 상기 제2 유전막(134b) 내에서도 전하 저장이 수행될 수 있다. 즉, 상기 제2 유전막(134b)의 활성 면적이 증가되어 커패시턴스가 더 증가될 수 있다.In the embodiments of the present invention, the second dielectric layer 134b of the second region B covers not only the second active pins F2 but also the upper surfaces of the second shoulder portions SP2 . The second region (B) in which the pin capacitors are arranged may have a different structure from the first region (A) in which the fin field effect transistors are disposed. If the second active pins F2 and the second dielectric layer 134b of the second region B are connected to the first active pins F1 of the first region A and the first dielectric layer 134a, charge storage of the pin capacitors can be made only in the second dielectric layer 134b on the second pins. However, the present embodiments are also applicable to the case where the second dielectric layer 134b of the second region B is in direct contact with the second shoulder portions SP2 which are the upper portions of the substrate 100, Charge storage can also be performed in the second dielectric layer 134b on the second dielectric layer 134b. That is, the active area of the second dielectric layer 134b may be increased to further increase the capacitance.

도 4, 도 6, 도 8, 도 10 및 도 13은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 5a, 5b는 도 4의 I-I'선, II-II'선, 및 III-III'선에 따른 단면도들이고, 도 7a, 7b, 7c, 7d는 도 6의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이고, 도 9a, 9b, 9c, 9d는 도 8의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이고, 도 11a, 11b, 11c, 11d는 도 10의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이고, 도 12a, 12b, 12c, 12d는 도 10의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이고, 도 14a, 14b, 14c, 14d는 도 13의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다.FIGS. 4, 6, 8, 10, and 13 are plan views illustrating a method of manufacturing a semiconductor device according to embodiments of the present invention. 5A and 5B are cross-sectional views taken along line I-I ', line II-II' and line III-III 'in FIG. 4. FIGS. 7A, 7B, 7C and 7D are cross- 9A, 9B, 9C and 9D are cross-sectional views taken along lines I-I ', II-II', III-III ', IV-IV', VV ' 11A, 11B, 11C and 11D are cross-sectional views taken along line II-II ', line III-III', line IV-IV ', line VV' 12A, 12B, 12C and 12D are cross-sectional views taken along lines II-II ', III-III', IV-IV ', VV' 14A, 14B, 14C, and 14D are cross-sectional views taken along line II-II ', line III-III', line IV-IV ', line VV' Sectional views taken along line II-II, line III-III, line IV-IV, line VV, and line VI-VI.

도 4, 도 5a 및 도 5b를 참조하면, 제1 영역(A) 및 제2 영역(B)을 포함하는 기판(100)이 준비될 수 있다. 상기 기판(100)을 패터닝하여 제1 활성 핀들(F1)이 형성될 수 있다. 상기 제1 활성 핀들(F1) 사이에 제1 트렌치들(TR1)이 형성될 수 있다. 상기 제1 트렌치들(TR1)의 바닥면들(TRB1)은 제1 레벨(SLa)에 위치할 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 상기 제1 활성 핀들(F1)은 제1 도전형의 도펀트로 도핑될 수 있다.4, 5A and 5B, a substrate 100 including a first region A and a second region B may be prepared. The first active pins F1 may be formed by patterning the substrate 100. First trenches TR1 may be formed between the first active pins F1. The bottom surfaces TRB1 of the first trenches TR1 may be located at a first level SLa. The substrate 100 may be a semiconductor substrate including silicon, germanium, silicon-germanium, or the like, or may be a compound semiconductor substrate. The first active fins F1 may be doped with a dopant of the first conductivity type.

구체적으로, 상기 제1 활성 핀들(F1)을 형성하는 것은, 상기 기판(100) 상에 마스크 패턴들을 형성한 후, 이를 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 일 예에 따르면, 각각의 상기 마스크 패턴들은, 서로 식각 선택성을 가지면서 차례로 적층되는 제1 마스크 패턴(110) 및 제2 마스크 패턴(115)을 포함할 수 있다.Specifically, forming the first active pins F1 may include forming the mask patterns on the substrate 100, and then anisotropically etching the substrate 100 using the mask patterns as an etching mask . According to one example, each of the mask patterns may include a first mask pattern 110 and a second mask pattern 115 that are stacked one after the other with etch selectivity.

한편, 앞서 제1 영역(A)을 예로 들어 설명하였지만, 상기 제2 영역(B)에서도 상기 제1 영역(A)상에 수행된 공정이 수행되어, 제2 활성 핀들(F2) 및 이들 사이의 제2 트렌치들(TR2)이 형성될 수 있다. 이들의 구조는 상기 제1 영역(A)의 상기 제1 활성 핀들(F1) 및 상기 제1 트렌치들(TR1)과 동일할 수 있다. 일 예로, 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)은 상기 제1 레벨(SLa)에 위치할 수 있다.Although the first region A has been described above as an example, the process performed on the first region A is also performed in the second region B, so that the second active fins F2, The second trenches TR2 may be formed. These structures may be the same as the first active pins F1 of the first region A and the first trenches TR1. For example, the bottom surfaces TRB2 of the second trenches TR2 may be located at the first level SLa.

도 6 및 도 7a 내지 도 7d를 참조하면, 상기 제2 영역(B) 상에 상기 제2 활성 핀들(F2)을 덮는 제1 포토레지스트 막(PL1)이 형성될 수 있다. 상기 제1 포토레지스트 막(PL1)은 상기 제1 영역(A)을 노출할 수 있다.Referring to FIGS. 6 and 7A to 7D, a first photoresist film PL1 may be formed on the second region B to cover the second active pins F2. The first photoresist film PL1 may expose the first region A.

이어서, 상기 제1 포토레지스트 막(PL1), 및 상기 제1 및 제2 마스크 패턴들(110, 115)을 식각 마스크로 하여, 상기 제1 영역(A)의 상기 기판(100)의 상부를 식각할 수 있다. 이로써, 상기 제1 트렌치들(TR1)이 더 깊게 식각되어, 상기 제1 트렌치들(TR1)의 바닥면들(TRB1)이 기준 레벨(SL)에 도달할 수 있다. 상기 기준 레벨(SL)은 상기 제1 레벨(SLa)보다 더 낮을 수 있다. 일 예로, 상기 제1 트렌치들(TR1) 각각은 적어도 5의 종횡비를 갖도록 형성될 수 있다. 상기 제1 트렌치들(TR1) 각각은 아래로 갈수록 좁아지도록 형성될 수 있다. 이에 따라, 상기 제1 활성 핀들(F1) 각각은 위로 갈수록 좁아지는 모양을 갖도록 형성될 수 있다.Subsequently, the upper portion of the substrate 100 of the first region A is etched using the first photoresist film PL1 and the first and second mask patterns 110 and 115 as an etching mask, can do. Thereby, the first trenches TR1 are etched deeper, and the bottom surfaces TRB1 of the first trenches TR1 can reach the reference level SL. The reference level SL may be lower than the first level SLa. In one example, each of the first trenches TR1 may be formed to have an aspect ratio of at least 5. Each of the first trenches TR1 may be formed to be narrowed downward. Accordingly, each of the first active pins F1 may be formed to be narrowed toward the top.

한편, 상기 제2 영역(B)의 상기 제2 트렌치들(TR2)은 상기 제1 포토레지스트 막(PL1)에 의해 상기 제1 트렌치들(TR1)의 식각 공정동안 보호될 수 있다. 따라서, 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)은 여전히 상기 제1 레벨(SLa)에 위치할 수 있다.Meanwhile, the second trenches TR2 of the second region B may be protected during the etching process of the first trenches TR1 by the first photoresist film PL1. Therefore, the bottom surfaces TRB2 of the second trenches TR2 may still be located at the first level SLa.

도 8 및 도 9a 내지 도 9d를 참조하면, 상기 제1 트렌치들(TR1)을 채우는 소자 분리막들(104)이 형성될 수 있다. 구체적으로, 먼저 상기 제1 포토레지스트 막(PL1) 및 상기 제1 및 제2 마스크 패턴들(110, 115)을 제거할 수 있다. 이어서, 상기 제1 및 제2 트렌치들(TR1, TR2)을 모두 채우는 절연막(예를 들어, 실리콘 산화막)을 형성할 수 있다. 이후, 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)이 노출될 때까지 상기 절연막을 리세스할 수 있다. 상기 절연막을 리세스 하는 것은, 예를 들면, 습식 식각을 이용할 수 있다. 상기 습식 식각은 상기 제1 및 제2 활성 핀들(F1, F2)에 대해 식각 선택성을 갖는 식각 레서피를 이용할 수 있다.8 and 9A to 9D, the element isolation films 104 filling the first trenches TR1 may be formed. Specifically, the first photoresist film PL1 and the first and second mask patterns 110 and 115 may be removed first. Then, an insulating film (for example, a silicon oxide film) filling both the first and second trenches TR1 and TR2 may be formed. Thereafter, the insulating film can be recessed until the bottom surfaces TRB2 of the second trenches TR2 are exposed. For example, wet etching may be used to recess the insulating film. The wet etch may utilize an etch recipe having etch selectivity for the first and second active fins F1 and F2.

이로써, 상기 소자 분리막들(104)은 상기 제1 트렌치들(TR1) 내에 국소적으로 형성될 수 있다. 상기 제2 트렌치들(TR2) 내에는 상기 소자 분리막들(104)이 형성되지 않을 수 있다. 한편, 상기 소자 분리막들(104)의 상면들은 상기 제1 레벨(SLa)과 실절적으로 동일한 레벨에 위치하거나 상기 제1 레벨(SLa)보다 더 낮을 수 있다.Thus, the device isolation films 104 may be locally formed in the first trenches TR1. The device isolation films 104 may not be formed in the second trenches TR2. On the other hand, the upper surfaces of the device isolation films 104 may be located at substantially the same level as the first level SLa or may be lower than the first level SLa.

도 10 및 도 11a 내지 도 11d를 참조하면, 제1 및 제2 활성 핀들(F1, F2) 상에 차례로 적층된 희생 게이트 패턴들(106) 및 게이트 마스크 패턴들(108)이 형성될 수 있다. 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)의 각각은 상기 제1 및 제2 활성 핀들(F1, F2)을 가로지르며 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로, 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)은, 상기 제1 및 제2 영역들(A, B) 상에 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하고, 이를 패터닝하여 형성될 수 있다. 상기 희생 게이트막은 폴리 실리콘막을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.10 and 11A to 11D, sacrificial gate patterns 106 and gate mask patterns 108 stacked in turn on the first and second active fins F1 and F2 may be formed. Each of the sacrificial gate patterns 106 and the gate mask patterns 108 may have a line shape extending in a first direction D1 across the first and second active fins F1 and F2, ) Or a bar shape. Specifically, the sacrificial gate patterns 106 and the gate mask patterns 108 sequentially form a sacrificial gate film and a gate mask film on the first and second regions A and B, And may be formed by patterning. The sacrificial gate film may comprise a polysilicon film. The gate mask film may include a silicon nitride film or a silicon oxynitride film.

각각의 상기 희생 게이트 패턴들(106)의 양 측벽들 상에 게이트 스페이서들(125)이 형성될 수 있다. 상기 게이트 스페이서들(125)은 상기 희생 게이트 패턴들(106)이 형성된 상기 기판(100) 상에 스페이서막을 콘포멀하게 형성하고, 상기 기판(100) 상에 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 이용하여 형성될 수 있다. 다른 예로, 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함하는 다중 막(multi-layer)으로 형성될 수 있다.Gate spacers 125 may be formed on both sidewalls of each of the sacrificial gate patterns 106. The gate spacers 125 may be formed by conformally forming a spacer film on the substrate 100 on which the sacrificial gate patterns 106 are formed and performing a front anisotropic etching process on the substrate 100 have. The spacer film may be formed using at least one of SiO2, SiCN, SiCON, and SiN. As another example, the spacer film may be formed as a multi-layer including at least one of SiO2, SiCN, SiCON, and SiN.

도 10 및 도 12a 내지 도 12d를 참조하면, 각각의 상기 희생 게이트 패턴들(106) 양측에 소스/드레인 패턴들(SD)이 형성될 수 있다. 구체적으로, 상기 소스/드레인 패턴들(SD)은 상기 기판(100)을 씨드층(seed laye)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 구체적으로, 먼저 상기 게이트 마스크 패턴들(108) 및 상기 게이트 스페이서들(125)을 식각 마스크로 이용하여, 상기 제1 및 제2 활성 핀들(F1, F2)이 선택적으로 식각될 수 있다. 상기 제1 및 제2 활성 핀들(F1, F2)이 식각된 후, 노출된 상기 제1 및 제2 활성 핀들(F1, F2)의 상부들을 씨드층(seed laye)으로 하여 상기 소스/드레인 패턴들(SD)이 형성될 수 있다. 상기 소스/드레인 패턴들(SD)이 형성됨에 따라, 상기 제1 활성 핀들(F1)의 상기 소스/드레인 패턴들(SD) 사이에는 채널 영역들(CHR)이 정의될 수 있다.Referring to FIGS. 10 and 12A to 12D, source / drain patterns SD may be formed on both sides of each of the sacrificial gate patterns 106. Specifically, the source / drain patterns SD may be formed by a selective epitaxial growth process using the substrate 100 as a seed layer. For example, the selective epitaxial growth process may include a chemical vapor deposition (CVD) process or a molecular beam epitaxy (MBE) process. Specifically, the first and second active fins F1 and F2 may be selectively etched using the gate mask patterns 108 and the gate spacers 125 as an etch mask. After the first and second active fins F1 and F2 are etched, the upper portions of the exposed first and second active fins F1 and F2 are used as a seed layer to form the source / (SD) may be formed. As the source / drain patterns SD are formed, channel regions CHR may be defined between the source / drain patterns SD of the first active pins F1.

상기 소스/드레인 패턴들(SD)의 상면들은 상기 채널 영역들(CHR)의 상면들보다 높을 수 있다. 또한, 상기 소스/드레인 패턴들(SD)의 상면들은 0(zero)이 아닌 곡률을 가질 수 있다. 일 예로, 상기 소스/드레인 패턴들(SD)은 위로 볼록한 상면들을 가질 수 있다.The upper surfaces of the source / drain patterns SD may be higher than the upper surfaces of the channel regions CHR. In addition, the upper surfaces of the source / drain patterns SD may have curvatures other than zero. In one example, the source / drain patterns SD may have convex upper surfaces.

상기 소스/드레인 패턴들(SD)은 상기 제1 및 제2 활성 핀들(F1, F2)의 제1 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다. 일 예로, 상기 제2 도전형의 도펀트는 상기 소스/드레인 패턴들(SD)의 형성 시에 인시튜(in-situ)로 도핑될 수 있다. 다른 예로, 상기 소스/드레인 패턴들(SD)의 형성 후, 상기 소스/드레인 패턴들(SD) 내에 상기 제2 도전형의 도펀트를 주입하는 이온 주입 공정이 수행될 수 있다.The source / drain patterns SD may be doped with a dopant of a second conductivity type different from the first conductivity type of the first and second active fins F1 and F2. For example, the dopant of the second conductivity type may be doped in-situ during the formation of the source / drain patterns SD. As another example, after forming the source / drain patterns SD, an ion implantation process may be performed to implant the dopant of the second conductivity type into the source / drain patterns SD.

이어서, 상기 소스/드레인 패턴들(SD)을 덮는 제1 층간 절연막(150)이 형성될 수 있다. 구체적으로, 상기 제1 층간 절연막(150)은 상기 기판(100)의 전면 상에 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)을 덮는 절연막을 형성함으로써 형성될 수 있다. 일 예로, 상기 제1 층간 절연막(150)은 실리콘 산화막을 포함할 수 있으며, FCVD(Flowable Chemical Vapor Deposition) 공정에 의해 형성될 수 있다.Then, a first interlayer insulating film 150 covering the source / drain patterns SD may be formed. Specifically, the first interlayer insulating layer 150 may be formed on the entire surface of the substrate 100 by forming an insulating layer covering the sacrificial gate patterns 106 and the gate mask patterns 108. For example, the first interlayer insulating layer 150 may include a silicon oxide layer and may be formed by a FCVD (Flowable Chemical Vapor Deposition) process.

후속으로, 상기 희생 게이트 패턴들(106)의 상면들이 노출될 때까지 상기 제1 층간 절연막(150)이 평탄화될 수 있다. 상기 제1 층간 절연막(150)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정으로 인해, 상기 게이트 마스크 패턴들(108)이 제거되어 상기 희생 게이트 패턴들(106)의 상면들이 노출될 수 있다. 상기 평탄화 공정으로 인해, 상기 게이트 스페이서들(125)의 상부들이 제거될 수 있다. 결과적으로, 상기 제1 층간 절연막(150)의 상면은 상기 희생 게이트 패턴들(106)의 상면들 및 상기 게이트 스페이서들(125)의 상면들과 공면을 이룰 수 있다.Subsequently, the first interlayer insulating film 150 may be planarized until the upper surfaces of the sacrificial gate patterns 106 are exposed. The planarization of the first interlayer insulating layer 150 may be performed using Etch Back or CMP (Chemical Mechanical Polishing). Due to the planarization process, the gate mask patterns 108 may be removed to expose top surfaces of the sacrificial gate patterns 106. Due to the planarization process, the tops of the gate spacers 125 can be removed. As a result, the upper surface of the first interlayer insulating layer 150 may be in contact with the upper surfaces of the sacrificial gate patterns 106 and the upper surfaces of the gate spacers 125.

도 13 및 도 14a 내지 도 14d를 참조하면, 상기 희생 게이트 패턴들(106)이 게이트 구조체들로 교체될 수 있다. 각각의 상기 게이트 구조체들은 유전막(134a, 134b), 게이트 전극(135) 및 게이트 캡핑막(145)을 포함할 수 있다.13 and 14A-14D, the sacrificial gate patterns 106 may be replaced with gate structures. Each of the gate structures may include dielectric layers 134a and 134b, a gate electrode 135, and a gate capping layer 145. [

먼저, 상기 희생 게이트 패턴들(106)이 제거되어 게이트 트렌치들이 형성될 수 있다. 상기 게이트 트렌치들은 상기 희생 게이트 패턴들(106)을 선택적으로 제거하는 식각 공정으로 형성될 수 있다. 상기 게이트 트렌치들에 의해 상기 제1 및 제2 활성 핀들(F1, F2)의 일부들이 노출될 수 있다.First, the sacrificial gate patterns 106 may be removed to form gate trenches. The gate trenches may be formed by an etching process that selectively removes the sacrificial gate patterns 106. Portions of the first and second active pins F1 and F2 may be exposed by the gate trenches.

상기 제1 영역(A)의 각각의 상기 게이트 트렌치들 내에 상기 제1 유전막(134a) 및 상기 게이트 전극(135)이 형성될 수 있다. 상기 제1 유전막(134a)은 상기 게이트 트렌치를 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 상기 제1 유전막(134a)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 상기 제1 유전막(134a)은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.The first dielectric layer 134a and the gate electrode 135 may be formed in the respective gate trenches of the first region A. [ The first dielectric layer 134a may be formed in a conformal manner so as not to completely fill the gate trenches. The first dielectric layer 134a may be formed by an atomic layer deposition (ALD) process or a chemical oxidation process. For example, the first dielectric layer 134a may include a high dielectric constant material. Wherein the high-k material is selected from the group consisting of hafnium oxide, hafnium silicon oxide, lanthanum oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, lithium oxide, Oxide and lead zinc niobate.

이어서, 상기 제1 유전막(134a) 상에 상기 게이트 트렌치들을 채우는 게이트 전극막을 형성하고, 상기 제1 층간 절연막(150)의 상면이 노출될 때까지 상기 게이트 전극막 및 상기 제1 유전막(134a)을 평탄화하는 공정이 수행될 수 있다. 그 결과, 각각의 상기 게이트 트렌치들 내에 상기 제1 유전막(134a) 및 상기 게이트 전극(135)이 국소적으로 형성될 수 있다. 상기 제1 유전막(134a) 및 상기 게이트 전극(135)은 상기 제1 방향(D1)으로 연장될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 상기 게이트 전극막은 CVD 또는 스퍼터링 공정과 같은 증착 공정에 의해 형성될 수 있다. 상기 게이트 전극막 및 상기 제1 유전막(134a)의 평탄화 공정은 CMP 공정을 포함할 수 있다.A gate electrode film filling the gate trenches is formed on the first dielectric layer 134a and the gate electrode layer and the first dielectric layer 134a are patterned until the top surface of the first interlayer dielectric layer 150 is exposed. A planarizing process can be performed. As a result, the first dielectric layer 134a and the gate electrode 135 can be locally formed in each of the gate trenches. The first dielectric layer 134a and the gate electrode 135 may extend in the first direction D1. In one example, the gate electrode film may comprise at least one of a conductive metal nitride (e.g., titanium nitride or tantalum nitride) and a metal material (e.g., titanium, tantalum, tungsten, copper or aluminum). The gate electrode film may be formed by a deposition process such as a CVD or sputtering process. The planarization process of the gate electrode layer and the first dielectric layer 134a may include a CMP process.

후속으로, 상기 게이트 전극들(135)의 상부들이 리세스되고, 상기 게이트 전극들(135) 상에 게이트 캡핑막들(145)이 각각 형성될 수 있다. 구체적으로, 먼저 상기 게이트 전극들(135)의 상부들이 선택적 식각 공정으로 제거될 수 있다. 상기 식각 공정을 통하여, 상기 게이트 전극들(135)의 상면들은 상기 제1 층간 절연막(150)의 상면보다 낮아질 수 있다. 일 예에 있어서, 상기 게이트 전극들(135)의 상부들이 리세스된 후, 상기 게이트 전극(135)의 상면보다 높은 레벨에 위치하는 상기 게이트 유전막(134)의 일부분이 제거될 수 있다. 그 결과, 상기 게이트 유전막(134)은 상기 게이트 전극(135)과 상기 활성 핀(AF) 사이, 및 상기 게이트 전극(135)과 상기 게이트 스페이서들(125) 사이에 제공될 수 있다.Subsequently, upper portions of the gate electrodes 135 are recessed, and gate capping films 145 may be formed on the gate electrodes 135, respectively. Specifically, first, the upper portions of the gate electrodes 135 may be removed by a selective etching process. Through the etching process, the upper surfaces of the gate electrodes 135 may be lower than the upper surface of the first interlayer insulating film 150. In one example, after the upper portions of the gate electrodes 135 are recessed, a portion of the gate dielectric layer 134 located at a level higher than the top surface of the gate electrode 135 may be removed. As a result, the gate dielectric layer 134 may be provided between the gate electrode 135 and the active fin AF, and between the gate electrode 135 and the gate spacers 125.

리세스된 상기 게이트 전극들(135)의 상면들을 덮는 게이트 캡핑막들(145)이 각각 형성될 수 있다. 상기 게이트 캡핑막들(145)은 상기 게이트 전극들(135)의 리세스된 영역들을 완전히 채우도록 형성될 수 있다. 상기 게이트 캡핑막들(145)은 상기 제1 층간 절연막(150) 및 후술할 제2 층간 절연막(155)에 대하여 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 게이트 캡핑막들(145)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 상기 게이트 캡핑막들(145)은 원자층 증착(ALD), 플라즈마 강화 화학 기상 증착(PECVD) 또는 고밀도 플라스마 화학 기상 증착(HDPCVD)으로 형성될 수 있다.And gate capping films 145 covering upper surfaces of the recessed gate electrodes 135 may be formed, respectively. The gate capping layer 145 may be formed to fill the recessed regions of the gate electrodes 135 completely. The gate capping layer 145 may be formed of a material having etching selectivity with respect to the first interlayer insulating layer 150 and the second interlayer insulating layer 155, which will be described later. As an example, the gate capping layers 145 may include at least one of SiON, SiCN, SiCON, and SiN. The gate capping layers 145 may be formed by atomic layer deposition (ALD), plasma enhanced chemical vapor deposition (PECVD), or high density plasma chemical vapor deposition (HDPCVD).

상기 제2 영역(B)의 각각의 상기 게이트 트렌치들 내에 상기 제2 유전막(134b), 상기 게이트 전극(135), 및 상기 게이트 캡핑막(145)이 형성될 수 있으며, 이는 상기 제1 영역(A)의 상기 제1 유전막(134a), 상기 게이트 전극(135), 및 상기 게이트 캡핑막(145)의 형성 방법과 동일할 수 있다.The second dielectric layer 134b, the gate electrode 135 and the gate capping layer 145 may be formed in each of the gate trenches of the second region B, A, the gate electrode 135, and the gate capping layer 145 may be formed in the same manner as in the first embodiment.

도 2 및 도 3a 내지 도 3d를 다시 참조하면, 상기 제1 층간 절연막(150) 및 상기 게이트 캡핑막(145) 상에 제2 층간 절연막(155)이 형성될 수 있다. 상기 제2 층간 절연막(155)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 일 예로, 상기 low-k 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 상기 제2 층간 절연막(155)은 CVD 공정에 의해 형성될 수 있다. Referring again to FIGS. 2 and 3A to 3D, a second interlayer insulating layer 155 may be formed on the first interlayer insulating layer 150 and the gate capping layer 145. The second interlayer insulating film 155 may include a silicon oxide film or a low-k oxide film. For example, the low-k oxide film may include a silicon oxide film doped with carbon, such as SiCOH. The second interlayer insulating film 155 may be formed by a CVD process.

이어서, 상기 제2 층간 절연막(155) 및 상기 제1 층간 절연막(150)을 관통하여 상기 소스/드레인 패턴들(SD)을 노출하는 콘택 홀들(160)이 형성될 수 있다. 상기 콘택 홀들(160)은 상기 제1 영역(A) 상에 형성될 수 있다. 일 예로, 상기 콘택 홀들(160)은 상기 게이트 캡핑막들(145) 및 상기 게이트 스페이서들(125)에 의해 자기 정렬되는 자기 정렬 콘택 홀들(self-align contact holes)일 수 있다. 구체적으로, 상기 콘택 홀들(160)은, 상기 제2 층간 절연막(155) 상에 상기 콘택 홀들(160)의 평면적 위치를 정의하는 포토레지스트 패턴(미도시)을 형성한 후, 이를 식각 마스크로 하는 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 포토레지스트 패턴(미도시)은 상기 콘택 홀들(160)의 평면적 형상에 상응하는 개구부들(미도시)을 가질 수 있다. The contact holes 160 may be formed through the second interlayer insulating layer 155 and the first interlayer insulating layer 150 to expose the source / drain patterns SD. The contact holes 160 may be formed on the first region A. In one example, the contact holes 160 may be self-aligned contact holes that are self-aligned by the gate capping layers 145 and the gate spacers 125. Specifically, the contact holes 160 may be formed by forming a photoresist pattern (not shown) defining a planar position of the contact holes 160 on the second interlayer insulating film 155, And then performing an anisotropic etching process. The photoresist pattern (not shown) may have openings (not shown) corresponding to the planar shape of the contact holes 160.

상기 콘택 홀들(160) 내에 상기 소스/드레인 패턴들(SD)과 접촉하는 콘택들(CA)이 형성될 수 있다. 각각의 상기 콘택들(CA)은 도전 기둥(CP), 및 상기 도전 기둥(CP)을 감싸는 베리어막(BL)을 포함할 수 있다. 구체적으로, 상기 콘택 홀들(160)을 부분적으로 채우는 베리어막(BL)이 형성될 수 있다. 이어서, 상기 콘택 홀들(160)을 완전히 채우는 도전성 물질막이 형성되고, 상기 제2 층간 절연막(155)의 상면이 노출될 때까지 평탄화 공정이 수행될 수 있다. 상기 베리어막(BL)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있고, 상기 도전성 물질막은 금속 물질, 예를 들어 텅스텐을 포함할 수 있다.And contacts (CA) in contact with the source / drain patterns (SD) may be formed in the contact holes (160). Each of the contacts CA may include a conductive pillar CP and a barrier layer BL surrounding the conductive pillar CP. Specifically, a barrier film BL partially filling the contact holes 160 may be formed. Then, a conductive material layer is formed to completely fill the contact holes 160, and a planarization process can be performed until the upper surface of the second interlayer insulating layer 155 is exposed. The barrier layer BL may include a metal nitride, for example, Ti / TiN, and the conductive material layer may include a metal material, for example, tungsten.

본 발명의 실시예들에 있어서, 상기 제1 영역(A)을 선택적으로 노출시키는 상기 제1 포토레지스트 막(PL1)을 이용한 식각 공정을 통해, 서로 다른 깊이를 갖는 제1 및 제2 트렌치들(TR1, TR2)을 간단히 형성할 수 있다. 이로써, 상기 제1 영역(A)의 상기 제1 유전막(134a)과는 달리, 상기 제2 영역(B) 상의 상기 제2 유전막(134b)은 상기 제2 활성 핀들(F2)과 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)을 모두 덮을 수 있다. 이로써, 핀 커패시터들의 커패시턴스가 증가될 수 있다.In the embodiments of the present invention, the first and second trenches (trenches) having different depths are formed through the etching process using the first photoresist film PL1 that selectively exposes the first region A TR1 and TR2 can be formed simply. As a result, unlike the first dielectric layer 134a of the first region A, the second dielectric layer 134b on the second region B is electrically connected to the second active fins F2, It is possible to cover all of the bottom surfaces TRB2 of the second trenches TR2. As a result, the capacitance of the pin capacitors can be increased.

도 15a 및 도 15b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다. 도 15a는 도 2의 IV-IV'선 및 V-V'선에 따른 단면도이다. 도 15b는 도 2의 VI-VI'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 2 및 도 3a 내지 도 3d를 참조하여 설명한 반도체 소자와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.15A and 15B are cross-sectional views illustrating a semiconductor device according to embodiments of the present invention. 15A is a cross-sectional view taken along line IV-IV 'and line V-V' in FIG. 15B is a sectional view taken along the line VI-VI 'of FIG. In the present embodiment, the detailed description of the technical features overlapping with the semiconductor elements described above with reference to FIG. 2 and FIG. 3A to FIG. 3D will be omitted, and the differences will be described in detail.

도 2, 도 3a, 도 3b, 도 15a, 및 도 15b를 참조하면, 제1 영역(A)에 제1 활성 핀들(F1) 및 이들 사이에 정의된 제1 트렌치들(TR1)이 제공될 수 있고 제2 영역(B)에 제2 활성 핀들(F2) 및 이들 사이에 정의된 제1 트렌치들(TR1)이 제공될 수 있다. 상기 제1 활성 핀들(F1) 및 상기 제1 트렌치들(TR1)은 앞서 도 2, 도 3a 및 도 3b를 참조하여 설명한 바와 동일할 수 있다.Referring to FIGS. 2, 3A, 3B, 15A and 15B, first active pins F1 and first trenches TR1 defined therebetween may be provided in a first region A And second active pins F2 and first trenches TR1 defined therebetween may be provided in the second region B. [ The first active pins F1 and the first trenches TR1 may be the same as those described above with reference to FIGS. 2, 3A, and 3B.

상기 제2 영역(B)의 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)은 기준 레벨(SL)에 위치할 수 있다. 즉, 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)은 상기 제1 트렌치들(TR1)의 바닥면들(TRB1)과 실질적으로 동일한 레벨에 위치할 수 있다. 다시 말하면, 상기 제2 활성 핀들(F2)은 상기 제1 활성 핀들(F1)과 실질적으로 동일한 구조 및 동일한 높이를 가질 수 있다. 다만, 상기 제1 영역(A)과는 달리, 상기 제2 트렌치들(TR2) 내에 소자 분리막들(104)은 생략될 수 있다.The bottom surfaces TRB2 of the second trenches TR2 of the second region B may be located at a reference level SL. That is, the bottom surfaces TRB2 of the second trenches TR2 may be located at substantially the same level as the bottom surfaces TRB1 of the first trenches TR1. In other words, the second active pins F2 may have substantially the same structure and the same height as the first active pins F1. However, unlike the first region A, the element isolation films 104 may be omitted in the second trenches TR2.

제2 유전막(134b)은 상기 제2 활성 핀들(F2)의 상면들 및 측벽들을 덮을 수 있다. 나아가, 상기 제2 유전막(134b)은 상기 제2 활성 핀들(F2)로부터 수평적으로 연장되어, 상기 제2 숄더 부분들(SP2)의 상면들을 부분적으로 덮을 수 있다. 이로써, 앞서 도 3c 및 도 3d에서 설명한 핀 커패시터들과 비교하여, 상기 제2 유전막(134b)은 더 넓은 면적을 가질 수 있다. 이는, 상기 제2 트렌치들(TR2)이 앞서 도 3c 및 도 3d의 제2 트렌치들(TR2)보다 더 깊어졌기 때문이다. The second dielectric layer 134b may cover upper surfaces and sidewalls of the second active pins F2. Furthermore, the second dielectric layer 134b may extend horizontally from the second active pins F2 to partially cover the upper surfaces of the second shoulder portions SP2. As a result, the second dielectric layer 134b can have a wider area than the pin capacitors described above with reference to FIGS. 3C and 3D. This is because the second trenches TR2 are deeper than the second trenches TR2 of FIGS. 3C and 3D.

도 16 및 도 18은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 17a, 17b는 도 16의 IV-IV'선, V-V'선, 및 VI-VI' 선에 따른 단면도들이고, 도 19a, 19b, 19c, 19d는 도 18의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 4 내지 도 14d를 참조하여 설명한 반도체 소자의 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.16 and 18 are plan views for explaining a method of manufacturing a semiconductor device according to embodiments of the present invention. 17A and 17B are cross-sectional views taken along line IV-IV ', line V-V' and line VI-VI 'in FIG. 16, FIGS. 19A, 19B, 19C and 19D are cross- IV-IV ', VV', and VI-VI ', respectively. In this embodiment, the detailed description of the technical features overlapping with the semiconductor device manufacturing method described above with reference to FIGS. 4 to 14D will be omitted, and the differences will be described in detail.

도 16, 도 17a 및 도 17b를 참조하면, 도 4, 도 5a 및 도 5b에 따른 결과물 상에 이방성 식각을 더 진행하여, 제1 및 제2 영역들(A, B) 상에 제1 및 제2 활성 핀들(F1, F2)과 이들 사이에 정의되는 제1 및 제2 트렌치들(TR1, TR2)이 형성될 수 있다. 도 17a 및 도 17b는 상기 제2 영역(B)만을 나타내었지만, 앞서 설명한 도 7a 및 도 7b는 상기 제1 영역(A)을 나타낼 수 있다.Referring to FIGS. 16, 17A and 17B, anisotropic etching is further performed on the result according to FIGS. 4, 5A and 5B to form first and second regions A and B on the first and second regions A and B, Two active fins F1 and F2 and first and second trenches TR1 and TR2 defined therebetween may be formed. Figs. 17A and 17B show only the second region B, but Figs. 7A and 7B described above may represent the first region A as described above.

앞서 도 6, 및 도 7a 내지 도 7d에서 설명한 것과 달리, 제1 포토레지스트 막(PL1) 없이 상기 제1 및 제2 영역들(A, B) 상에 모두 이방성 식각 공정을 수행하였기 때문에, 상기 제1 및 제2 트렌치들(TR1, TR2)의 바닥면들(TRB1, TRB2)은 모두 기준 레벨(SL)에 위치할 수 있다.Since the anisotropic etching process is performed on the first and second regions A and B without the first photoresist film PL1 unlike the case described with reference to FIGS. 6 and 7A to 7D, 1 and the bottom surfaces TRB1 and TRB2 of the second trenches TR1 and TR2 may all be located at the reference level SL.

도 18, 및 도 19a 내지 도 19d를 참조하면, 제1 및 제2 마스크 패턴들(110, 115)을 제거한 뒤, 상기 제1 및 제2 트렌치들(TR1, TR2)을 모두 채우는 절연막이 형성될 수 있다. 이후, 습식 식각 공정으로 상기 절연막을 리세스하여, 상기 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막들(104)이 형성될 수 있다.Referring to FIGS. 18 and 19A to 19D, after the first and second mask patterns 110 and 115 are removed, an insulating film for filling the first and second trenches TR1 and TR2 is formed . Thereafter, the element isolation films 104 may be formed by recessing the insulating film by a wet etching process to fill the first and second trenches TR1 and TR2.

상기 제1 영역(A) 상에, 상기 제1 활성 핀들(F1) 및 상기 소자 분리막들(104)을 덮는 제2 포토레지스트 막(PL2)이 형성될 수 있다. 상기 제2 포토레지스트 막(PL2)은 상기 제2 영역(B)을 노출할 수 있다. 이어서, 상기 제2 포토레지스트 막(PL2)을 식각 마스크로 하여, 상기 제2 트렌치들(TR2) 내의 상기 소자 분리막들(104)을 완전히 제거할 수 있다. 한편, 상기 제1 트렌치들(TR1) 내의 상기 소자 분리막들(104)은 상기 제2 포토레지스트 막(PL2)으로 보호될 수 있다. 따라서, 상기 제1 트렌치들(TR1) 내에 상기 소자 분리막들(104)이 그대로 잔류할 수 있다.A second photoresist film PL2 covering the first active pins F1 and the device isolation films 104 may be formed on the first region A. [ The second photoresist film PL2 may expose the second region B. [ Then, using the second photoresist film PL2 as an etching mask, the device isolation films 104 in the second trenches TR2 can be completely removed. Meanwhile, the device isolation films 104 in the first trenches TR1 may be protected by the second photoresist film PL2. Therefore, the device isolation films 104 may remain intact in the first trenches TR1.

이후, 도 8 내지 도 14d에서 설명한 것과 동일한 공정을 수행하여, 상기 제1 및 제2 활성 핀들(F1, F2) 상에 게이트 구조체들이 형성될 수 있다. Thereafter, gate structures may be formed on the first and second active fins F1 and F2 by performing the same process as described in Figs. 8 to 14D.

도 20a 및 도 20b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다. 도 20a는 도 2의 IV-IV'선 및 V-V'선에 따른 단면도이다. 도 20b는 도 2의 VI-VI'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 2 및 도 3a 내지 도 3d를 참조하여 설명한 반도체 소자와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.20A and 20B are cross-sectional views illustrating a semiconductor device according to embodiments of the present invention. 20A is a cross-sectional view taken along line IV-IV 'and line V-V' in FIG. And Fig. 20B is a sectional view taken along the line VI-VI 'in Fig. In the present embodiment, the detailed description of the technical features overlapping with the semiconductor elements described above with reference to FIG. 2 and FIG. 3A to FIG. 3D will be omitted, and the differences will be described in detail.

도 2, 도 3a, 도 3b, 도 20a, 및 도 20b를 참조하면, 제1 영역(A)에 제1 활성 핀들(F1) 및 이들 사이에 정의된 제1 트렌치들(TR1)이 제공될 수 있고 제2 영역(B)에 제2 활성 핀들(F2) 및 이들 사이에 정의된 제1 트렌치들(TR1)이 제공될 수 있다. 상기 제1 활성 핀들(F1) 및 상기 제1 트렌치들(TR1)은 앞서 도 2, 도 3a 및 도 3b를 참조하여 설명한 바와 동일할 수 있다.Referring to FIGS. 2, 3A, 3B, 20A and 20B, first active pins F1 and first trenches TR1 defined therebetween may be provided in a first region A And second active pins F2 and first trenches TR1 defined therebetween may be provided in the second region B. [ The first active pins F1 and the first trenches TR1 may be the same as those described above with reference to FIGS. 2, 3A, and 3B.

상기 제2 영역(B)의 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)은 제2 레벨(SLb)에 위치할 수 있다. 상기 제2 레벨(SLb)은 기준 레벨(SL)보다 더 낮을 수 있다. 즉, 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)은 상기 제1 트렌치들(TR1)의 바닥면들(TRB1)보다 더 낮은 레벨에 위치할 수 있다. 다시 말하면, 상기 제2 트렌치들(TR2)은 상기 제1 트렌치들(TR1)보다 더 깊을 수 있다. 나아가, 상기 제1 영역(A)과는 달리, 상기 제2 트렌치들(TR2) 내에 소자 분리막들(104)은 생략될 수 있다.The bottom surfaces TRB2 of the second trenches TR2 of the second region B may be located at the second level SLb. The second level SLb may be lower than the reference level SL. That is, the bottom surfaces TRB2 of the second trenches TR2 may be located at a lower level than the bottom surfaces TRB1 of the first trenches TR1. In other words, the second trenches TR2 may be deeper than the first trenches TR1. Furthermore, unlike the first region A, the element isolation films 104 in the second trenches TR2 may be omitted.

제2 유전막(134b)은 상기 제2 활성 핀들(F2)의 상면들 및 측벽들을 덮을 수 있다. 나아가, 상기 제2 유전막(134b)은 상기 제2 활성 핀들(F2)로부터 수평적으로 연장되어, 상기 제2 숄더 부분들(SP2)의 상면들을 부분적으로 덮을 수 있다. 이로써, 앞서 도 3c 및 도 3d에서 설명한 핀 커패시터들과 비교하여, 상기 제2 유전막(134b)은 더 넓은 면적을 가질 수 있다. 이는, 상기 제2 트렌치들(TR2)이 앞서 도 3c 및 도 3d의 제2 트렌치들(TR2)보다 더 깊어졌기 때문이다. The second dielectric layer 134b may cover upper surfaces and sidewalls of the second active pins F2. Furthermore, the second dielectric layer 134b may extend horizontally from the second active pins F2 to partially cover the upper surfaces of the second shoulder portions SP2. As a result, the second dielectric layer 134b can have a wider area than the pin capacitors described above with reference to FIGS. 3C and 3D. This is because the second trenches TR2 are deeper than the second trenches TR2 of FIGS. 3C and 3D.

도 21, 도 23, 및 도 25는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 22a, 22b, 22c, 22d는 도 21의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이고, 도 24a, 24b, 24c, 24d는 도 23의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이고, 도 26a, 26b, 26c, 26d는 도 25의 I-I'선, II-II'선, III-III' 선, IV-IV' 선, V-V' 선, 및 VI-VI' 선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 4 내지 도 14d, 및 도 16 내지 도 19d를 참조하여 설명한 반도체 소자의 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.FIGS. 21, 23, and 25 are plan views illustrating a method of manufacturing a semiconductor device according to embodiments of the present invention. 22A, 22B, 22C and 22D are sectional views taken along lines I-I ', II-II', III-III ', IV-IV', VV 'and VI-VI' 24A, 24B, 24C and 24D are sectional views taken along the lines I-I ', II-II', III-III ', IV-IV', VV 'and VI-VI' 26A, 26B, 26C, and 26D are sectional views taken along lines I-I ', II-II', III-III ', IV-IV', VV ', and VI-VI' Sectional views. In the present embodiment, the detailed description of the technical features overlapping with the semiconductor device manufacturing method described with reference to Figs. 4 to 14D and Figs. 16 to 19D will be omitted, and the differences will be described in detail.

도 21 및 도 22a 내지 도 22d를 참조하면, 도 16, 도 17a 및 도 17b를 참조하여 설명한 결과물 상에 제1 영역(A)을 덮는 제3 포토레지스트 막(PL3)이 형성될 수 있다. 상기 제3 포토레지스트 막(PL3)은 상기 제1 영역(A)의 제1 활성 핀들(F1)을 모두 덮을 수 있다. 상기 제3 포토레지스트 막(PL3)은 제2 영역(B)을 노출할 수 있다.Referring to Figs. 21 and 22A to 22D, a third photoresist film PL3 covering the first region A may be formed on the result described with reference to Figs. 16, 17A and 17B. The third photoresist film PL3 may cover all of the first active pins F1 of the first region A. [ The third photoresist film PL3 may expose the second region B. [

이어서, 상기 제3 포토레지스트 막(PL3), 및 제1 및 제2 마스크 패턴들(110, 115)을 식각 마스크로 하여, 상기 제2 영역(B)의 기판(100)의 상부를 식각할 수 있다. 이로써, 제2 트렌치들(TR2)이 더 깊게 식각되어, 상기 제2 트렌치들(TR2)의 바닥면들(TRB2)이 제2 레벨(SLb)에 도달할 수 있다. 상기 제2 레벨(SLb)은 기준 레벨(SL)보다 더 낮을 수 있다. 즉, 상기 제2 트렌치들(TR2)은 상기 제1 영역(A)의 제1 트렌치들(TR1)보다 더 깊게 형성될 수 있다.The upper portion of the substrate 100 of the second region B may be etched using the third photoresist film PL3 and the first and second mask patterns 110 and 115 as an etching mask. have. Thereby, the second trenches TR2 can be etched deeper, and the bottom surfaces TRB2 of the second trenches TR2 can reach the second level SLb. The second level SLb may be lower than the reference level SL. That is, the second trenches TR2 may be formed deeper than the first trenches TR1 of the first region A.

도 23 및 도 24a 내지 도 24d를 참조하면, 상기 제1 및 제2 마스크 패턴들(110, 115)을 제거한 뒤, 상기 제1 및 제2 트렌치들(TR1, TR2)을 모두 채우는 절연막이 형성될 수 있다. 이후, 습식 식각 공정으로 상기 절연막을 리세스하여, 상기 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막들(104)이 형성될 수 있다. 상기 제1 영역(A)의 상기 소자 분리막들(104)의 상면들과 상기 제2 영역(B)의 상기 소자 분리막들(104)의 상면들은 실질적으로 공면을 이룰 수 있다.Referring to FIGS. 23 and 24A to 24D, after the first and second mask patterns 110 and 115 are removed, an insulating film for filling the first and second trenches TR1 and TR2 is formed . Thereafter, the element isolation films 104 may be formed by recessing the insulating film by a wet etching process to fill the first and second trenches TR1 and TR2. The upper surfaces of the element isolation films 104 of the first region A and the upper surfaces of the element isolation films 104 of the second region B may be substantially coplanar.

도 25 및 도 26a 내지 도 26d를 참조하면, 상기 제1 영역(A) 상에, 상기 제1 활성 핀들(F1) 및 상기 소자 분리막들(104)을 덮는 제4 포토레지스트 막(PL4)이 형성될 수 있다. 상기 제4 포토레지스트 막(PL4)은 상기 제2 영역(B)을 노출할 수 있다. 이어서, 상기 제4 포토레지스트 막(PL4)을 식각 마스크로 하여, 상기 제2 트렌치들(TR2) 내의 상기 소자 분리막들(104)을 완전히 제거할 수 있다. 한편, 상기 제1 트렌치들(TR1) 내의 상기 소자 분리막들(104)은 상기 제4 포토레지스트 막(PL4)으로 보호될 수 있다. 따라서, 상기 제1 트렌치들(TR1) 내에 상기 소자 분리막들(104)이 그대로 잔류할 수 있다.25 and 26A to 26D, a fourth photoresist film PL4 covering the first active pins F1 and the device isolation films 104 is formed on the first region A . And the fourth photoresist film PL4 may expose the second region B. [ Then, using the fourth photoresist film PL4 as an etching mask, the device isolation films 104 in the second trenches TR2 can be completely removed. Meanwhile, the device isolation films 104 in the first trenches TR1 may be protected by the fourth photoresist film PL4. Therefore, the device isolation films 104 may remain intact in the first trenches TR1.

이후, 도 8 내지 도 14d에서 설명한 것과 동일한 공정을 수행하여, 상기 제1 및 제2 활성 핀들(F1, F2) 상에 게이트 구조체들이 형성될 수 있다.Thereafter, gate structures may be formed on the first and second active fins F1 and F2 by performing the same process as described in Figs. 8 to 14D.

Claims (10)

제1 영역 및 제2 영역을 갖는 기판;
상기 기판의 상기 제1 영역의 상부 및 상기 제2 영역의 상부에 각각 형성된 제1 활성 핀들 및 제2 활성 핀들;
상기 제1 활성 핀들 사이의 제1 트렌치를 채우는 소자 분리막;
상기 제1 활성 핀들을 가로지르는 제1 게이트 전극, 및 상기 제2 활성 핀들을 가로지르는 제2 게이트 전극; 및
상기 제1 활성 핀들과 상기 제1 게이트 전극 사이에 개재되어 상기 제1 게이트 전극을 따라 연장되는 제1 유전막, 및 상기 제2 활성 핀들과 상기 제2 게이트 전극 사이에 개재되어 상기 제2 게이트 전극을 따라 연장되는 제2 유전막을 포함하되,
상기 제1 유전막은 상기 소자 분리막을 사이에 두고 상기 제1 트렌치의 바닥면과 이격되고,
상기 제2 유전막은, 상기 제2 활성 핀들 사이의 제2 트렌치의 바닥면과 직접 접촉하는 반도체 소자.
A substrate having a first region and a second region;
First active pins and second active pins respectively formed on an upper portion of the first region and an upper portion of the second region of the substrate;
An element isolation layer filling the first trench between the first active fins;
A first gate electrode across the first active pins, and a second gate electrode across the second active pins; And
A first dielectric film interposed between the first active pins and the first gate electrode and extending along the first gate electrode, and a second dielectric film interposed between the second active pins and the second gate electrode, And a second dielectric layer extending along the first dielectric layer,
Wherein the first dielectric layer is spaced apart from the bottom surface of the first trench with the device isolation layer therebetween,
Wherein the second dielectric layer is in direct contact with the bottom surface of the second trench between the second active pins.
제1항에 있어서,
상기 제1 활성 핀들 상의 상기 제1 유전막의 상면은, 상기 제2 활성 핀들 상의 상기 제2 유전막의 상면과 실질적으로 동일한 레벨에 위치하는 반도체 소자.
The method according to claim 1,
Wherein an upper surface of the first dielectric layer on the first active pins is located at substantially the same level as an upper surface of the second dielectric layer on the second active pins.
제1항에 있어서,
상기 기판은, 상기 제2 영역의 상부에, 상기 제2 활성 핀들 사이에 위치하는 숄더 부분(shoulder portion)을 포함하고,
상기 숄더 부분의 상면은 상기 제2 트렌치의 바닥면과 공면을 이루는 반도체 소자.
The method according to claim 1,
The substrate includes a shoulder portion located on the top of the second region between the second active pins,
And an upper surface of the shoulder portion is coplanar with a bottom surface of the second trench.
제3항에 있어서,
상기 제2 유전막은, 적어도 하나의 상기 제2 활성 핀들의 상면, 측벽, 및 상기 숄더 부분의 상면을 덮는 반도체 소자.
The method of claim 3,
The second dielectric layer covering an upper surface of at least one of the second active pins, a side wall, and an upper surface of the shoulder portion.
제1항에 있어서,
상기 제1 활성 핀들, 상기 제1 유전막, 및 상기 제1 게이트 전극은 트랜지스터를 구성하고,
상기 제2 활성 핀들, 상기 제2 유전막, 및 상기 제2 게이트 전극은 커패시터를 구성하는 반도체 소자.
The method according to claim 1,
The first active pins, the first dielectric film, and the first gate electrode constitute a transistor,
Wherein the second active pins, the second dielectric film, and the second gate electrode constitute a capacitor.
제1항에 있어서,
상기 제1 게이트 전극의 양 측의 상기 제1 활성 핀들에 형성된 제1 소스/드레인 패턴들; 및
상기 제2 게이트 전극의 양 측의 상기 제2 활성 핀들에 형성된 제2 소스/드레인 패턴들을 더 포함하는 반도체 소자.
The method according to claim 1,
First source / drain patterns formed on the first active pins on both sides of the first gate electrode; And
And second source / drain patterns formed on the second active pins on both sides of the second gate electrode.
제6항에 있어서,
상기 제1 및 제2 활성 패턴, 상기 제1 및 제2 소스/드레인 패턴들 및 상기 제1 및 제2 게이트 전극들을 덮는 층간 절연막; 및
상기 층간 절연막을 관통하여, 적어도 하나의 상기 제1 소스/드레인 패턴들에 연결되는 콘택을 더 포함하는 반도체 소자.
The method according to claim 6,
An interlayer insulating film covering the first and second active patterns, the first and second source / drain patterns, and the first and second gate electrodes; And
And a contact connected to at least one of the first source / drain patterns through the interlayer insulating film.
제1항에 있어서,
상기 제1 트렌치의 바닥면은, 상기 제2 트렌치의 바닥면보다 더 낮은 레벨에 위치하는 반도체 소자.
The method according to claim 1,
And the bottom surface of the first trench is located at a lower level than the bottom surface of the second trench.
제1항에 있어서,
상기 제1 트렌치의 바닥면은, 상기 제2 트렌치의 바닥면과 실질적으로 동일한 레벨에 위치하는 반도체 소자.
The method according to claim 1,
Wherein the bottom surface of the first trench is located at substantially the same level as the bottom surface of the second trench.
제1항에 있어서,
상기 제1 트렌치의 바닥면은, 상기 제2 트렌치의 바닥면보다 더 높은 레벨에 위치하는 반도체 소자.The method according to claim 1,
And the bottom surface of the first trench is located at a higher level than the bottom surface of the second trench.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140042547A1 (en) * 2012-08-13 2014-02-13 International Business Machines Corporation High density bulk fin capacitor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140042547A1 (en) * 2012-08-13 2014-02-13 International Business Machines Corporation High density bulk fin capacitor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180057519A (en) * 2016-11-22 2018-05-30 삼성전자주식회사 Semiconductor device and method of manufacturing thereof

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