KR20180085118A - Semiconductor device and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device including a field effect transistor and a method of manufacturing the same.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.Due to their small size, versatility and / or low manufacturing cost, semiconductor devices are becoming an important element in the electronics industry. Semiconductor devices can be classified into a semiconductor memory element for storing logic data, a semiconductor logic element for processing logic data, and a hybrid semiconductor element including a memory element and a logic element. As the electronics industry develops, there is a growing demand for properties of semiconductor devices. For example, there is an increasing demand for high reliability, high speed and / or multifunctionality for semiconductor devices. In order to meet these requirements, structures in semiconductor devices are becoming increasingly complex, and semiconductor devices are becoming more and more highly integrated.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device including a field effect transistor having improved electrical characteristics.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device including a field effect transistor having improved electrical characteristics.
본 발명의 개념에 따른, 반도체 소자는, 제1 활성 패턴 및 제2 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 그의 상부를 제1 부분 및 제2 부분으로 분리하는 제1 리세스 영역을 포함하고, 상기 제2 활성 패턴은 그의 상부를 제1 부분 및 제2 부분으로 분리하는 제2 리세스 영역을 포함하며; 상기 제1 리세스 영역의 내측벽을 덮는 제1 절연 패턴; 및 상기 제2 리세스 영역의 내측벽을 덮는 제2 절연 패턴을 포함할 수 있다. 상기 제1 절연 패턴과 상기 제2 절연 패턴은 동일한 절연 물질을 포함하고, 상기 제1 리세스 영역의 부피에 대한 상기 제1 절연 패턴의 부피의 분율은 상기 제2 리세스 영역의 부피에 대한 상기 제2 절연 패턴의 부피의 분율보다 작을 수 있다.According to the concept of the present invention, a semiconductor device includes a substrate having a first active pattern and a second active pattern, the first active pattern including a first recess region separating an upper portion thereof into a first portion and a second portion And the second active pattern comprises a second recessed region separating an upper portion thereof into a first portion and a second portion; A first insulation pattern covering an inner wall of the first recessed region; And a second insulation pattern covering the inner wall of the second recess region. Wherein the first insulation pattern and the second insulation pattern comprise the same insulation material and the fraction of the volume of the first insulation pattern with respect to the volume of the first recessed area is greater than the fraction of the volume of the second recessed area, May be smaller than the fraction of the volume of the second insulation pattern.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 활성 패턴 및 제2 활성 패턴을 포함하는 기판; 상기 제1 활성 패턴을 가로지르는 제1 게이트 전극들; 상기 제2 활성 패턴을 가로지르는 제2 게이트 전극들; 상기 제1 게이트 전극들 사이에 제공되어, 상기 제1 활성 패턴의 상부를 제1 부분 및 제2 부분으로 분리하는 제1 분리 패턴; 및 상기 제2 게이트 전극들 사이에 제공되어, 상기 제2 활성 패턴의 상부를 제1 부분 및 제2 부분으로 분리하는 제2 분리 패턴을 포함할 수 있다. 적어도 하나의 상기 제1 게이트 전극들의 폭은 적어도 하나의 상기 제2 게이트 전극들의 폭보다 크고, 상기 제1 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제1 분리 패턴의 폭은, 상기 제2 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제2 분리 패턴의 폭보다 클 수 있다.According to another aspect of the present invention, a semiconductor device includes: a substrate including a first active pattern and a second active pattern; First gate electrodes across the first active pattern; Second gate electrodes across the second active pattern; A first isolation pattern provided between the first gate electrodes and dividing an upper portion of the first active pattern into a first portion and a second portion; And a second isolation pattern provided between the second gate electrodes and dividing an upper portion of the second active pattern into a first portion and a second portion. Wherein a width of at least one of the first gate electrodes is greater than a width of at least one of the second gate electrodes and a width of the first isolation pattern interposed between the first and second portions of the first active pattern is And the width of the second separation pattern sandwiched between the first and second portions of the second active pattern.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에, 제1 활성 패턴 및 제2 활성 패턴을 각각 가로지르는 제1 희생 패턴 및 제2 희생 패턴을 형성하는 것; 상기 제2 희생 패턴을 선택적으로 식각하여, 상기 제2 희생 패턴의 폭을 상기 제1 희생 패턴의 폭보다 작게 하는 것; 상기 제1 및 제2 희생 패턴들의 측벽들 상에 게이트 스페이서들을 형성하는 것; 상기 제1 및 제2 희생 패턴들을 제거하여, 상기 게이트 스페이서들 사이에 정의되는 제1 빈 공간 및 제2 빈 공간을 각각 형성하는 것; 상기 제1 및 제2 빈 공간들에 의해 노출되는 상기 제1 및 제2 활성 패턴들의 상부들을 식각하여, 제1 리세스 영역 및 제2 리세스 영역을 각각 형성하는 것; 및 상기 제1 및 제2 리세스 영역들을 각각 채우는 제1 분리 패턴 및 제2 분리 패턴을 형성하는 것을 포함할 수 있다.According to still another aspect of the present invention, a method of manufacturing a semiconductor device includes forming on a substrate a first sacrificial pattern and a second sacrificial pattern that respectively cross a first active pattern and a second active pattern; Selectively etching the second sacrificial pattern to make the width of the second sacrificial pattern smaller than the width of the first sacrificial pattern; Forming gate spacers on the sidewalls of the first and second sacrificial patterns; Removing the first and second sacrificial patterns to form a first void space and a second void space, respectively, defined between the gate spacers; Etching the top portions of the first and second active patterns exposed by the first and second void spaces to form a first recess region and a second recess region, respectively; And forming a first isolation pattern and a second isolation pattern to fill the first and second recess regions, respectively.
본 발명의 실시예들에 따르면, 서로 다른 영역들 상의 분리 패턴들의 폭을 다르게 함으로써, 서로 다른 영역들 상의 반도체 소자의 성능 차이를 줄일 수 있다. 나아가, 서로 다른 영역들 상에 서로 다른 절연 패턴 부피 분율을 갖는 분리 패턴들을 제공함으로써, 서로 다른 영역들 상의 반도체 소자의 성능 차이를 줄일 수 있다.According to embodiments of the present invention, by making the widths of the separation patterns on different regions different, the performance difference of the semiconductor elements on different regions can be reduced. Furthermore, by providing separation patterns having different insulating pattern volume fractions on different regions, it is possible to reduce the performance difference of the semiconductor elements on different regions.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a는 도 1의 A-A'선 및 B-B'선에 따른 단면도이고, 도 2b는 도 1의 C-C'선 및 D-D'선에 따른 단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 4, 도 6, 도 8, 도 10, 도 12 및 도 14는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5a, 도 7a, 도 9a, 도 11a, 도 13a 및 도 15a는 각각 도 4, 도 6, 도 8, 도 10, 도 12 및 도 14의 A-A'선에 따른 단면도들이다.
도 5b, 도 7b, 도 9b, 도 11b, 도 13b 및 도 15b는 각각 도 4, 도 6, 도 8, 도 10, 도 12 및 도 14의 B-B'선에 따른 단면도들이다.
도 16, 도 17, 도 18 및 도 19는 각각 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 A-A'선 및 B-B'선에 따른 단면도이다.
도 20은 본 발명의 실시예들에 따른 반도체 소자의 활성 패턴들을 설명하기 위한 평면도이다.
도 21는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 22a 내지 도 22e는 각각 도 21의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 23a는 도 22a의 제1 게이트 전극의 M 부분을 확대한 단면도이고, 도 23b는 도 22b의 제2 게이트 전극의 N 부분을 확대한 단면도이다.
도 24, 도 26, 도 28, 및 도 30은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 25a, 도 27a, 도 29a 및 도 31a는 각각 도 24, 도 26, 도 28, 및 도 30의 A-A'선에 따른 단면도들이다.
도 25b, 도 27b, 도 29b 및 도 31b는 각각 도 24, 도 26, 도 28, 및 도 30의 B-B'선에 따른 단면도들이다.
도 27c, 도 29c 및 도 31c는 각각 도 26, 도 28, 및 도 30의 C-C'선에 따른 단면도들이다.
도 29d 및 도 31d는 각각 도 28 및 도 30의 D-D'선에 따른 단면도들이다.
도 32a 및 도 32b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.1 is a plan view illustrating a semiconductor device according to embodiments of the present invention.
2A is a cross-sectional view taken along line A-A 'and line B-B' in FIG. 1, and FIG. 2B is a cross-sectional view taken along line C-C 'and D-D' in FIG.
3 is a perspective view illustrating a semiconductor device according to embodiments of the present invention.
FIGS. 4, 6, 8, 10, 12, and 14 are plan views illustrating a method of manufacturing a semiconductor device according to embodiments of the present invention.
Figs. 5A, 7A, 9A, 11A, 13A and 15A are cross-sectional views taken along line A-A 'in Figs. 4, 6, 8, 10, 12 and 14, respectively.
5B, 7B, 9B, 11B, 13B and 15B are cross-sectional views taken along line B-B 'in FIGS. 4, 6, 8, 10, 12 and 14, respectively.
FIGS. 16, 17, 18 and 19 are sectional views taken along line A-A 'and line B-B', respectively, in FIG. 1 for explaining semiconductor devices according to embodiments of the present invention.
20 is a plan view for explaining active patterns of a semiconductor device according to embodiments of the present invention.
21 is a plan view for explaining a semiconductor device according to embodiments of the present invention.
22A to 22E are cross-sectional views taken along line A-A ', line B-B', line C-C ', line D-D', and line E-E ', respectively,
FIG. 23A is an enlarged cross-sectional view of the M portion of the first gate electrode of FIG. 22A, and FIG. 23B is an enlarged cross-sectional view of the N portion of the second gate electrode of FIG.
FIGS. 24, 26, 28, and 30 are plan views illustrating a method of manufacturing a semiconductor device according to embodiments of the present invention.
Figs. 25A, 27A, 29A and 31A are sectional views taken along line A-A 'in Figs. 24, 26, 28 and 30, respectively.
25B, FIG. 27B, FIG. 29B, and FIG. 31B are cross-sectional views taken along lines B-B 'in FIGS. 24, 26, 28 and 30, respectively.
Figs. 27C, 29C and 31C are cross-sectional views taken along lines C-C 'in Figs. 26, 28, and 30, respectively.
29D and 31D are sectional views taken along a line D-D 'in FIG. 28 and FIG. 30, respectively.
32A and 32B are cross-sectional views illustrating a semiconductor device according to embodiments of the present invention.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a는 도 1의 A-A'선 및 B-B'선에 따른 단면도이고, 도 2b는 도 1의 C-C'선 및 D-D'선에 따른 단면도이다. 도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.1 is a plan view illustrating a semiconductor device according to embodiments of the present invention. 2A is a cross-sectional view taken along line A-A 'and line B-B' in FIG. 1, and FIG. 2B is a cross-sectional view taken along line C-C 'and D-D' in FIG. 3 is a perspective view illustrating a semiconductor device according to embodiments of the present invention.
도 1, 도 2a, 도 2b 및 도 3을 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 갖는 기판(100)이 제공될 수 있다. 기판(100)의 상부에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1)은 제1 영역(RG1)에 위치할 수 있고, 제2 활성 패턴(AP2)은 제2 영역(RG2)에 위치할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 소자 분리막(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.Referring to FIGS. 1, 2A, 2B and 3, a
제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분들일 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 하부 측벽들을 직접 덮을 수 있다. 본 발명의 실시예들에 있어서, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 PMOSFET 또는 NMOSFET의 활성 영역일 수 있다. 일 예로, 제1 활성 패턴(AP1)은 PMOSFET의 활성 영역일 수 있고, 제2 활성 패턴(AP2)은 NMOSFET의 활성 영역일 수 있으나, 특별히 제한되는 것은 아니다.The first and second active patterns AP1 and AP2 may extend in the second direction D2. The first and second active patterns AP1 and AP2 may be portions protruding from the upper surface of the
제1 활성 패턴(AP1)의 제1 상부(UP1) 및 제2 활성 패턴(AP2)의 제2 상부(UP2)는 소자 분리막(ST)의 상면보다 더 높이 위치할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 및 제2 상부들(UP1, UP2)은 소자 분리막(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 및 제2 상부들(UP1, UP2) 각각은 소자 분리막(ST)으로부터 돌출된 핀(fin) 형태를 가질 수 있다.The first upper portion UP1 of the first active pattern AP1 and the second upper portion UP2 of the second active pattern AP2 may be positioned higher than the upper surface of the device isolation layer ST. The first and second upper portions UP1 and UP2 of the first and second active patterns AP1 and AP2 may vertically protrude from the device isolation layer ST. Each of the first and second upper portions UP1 and UP2 of the first and second active patterns AP1 and AP2 may have a fin shape protruding from the isolation layer ST.
제1 활성 패턴(AP1)은 제1 상부(UP1)를 제1 부분(P1) 및 제2 부분(P2)으로 분리하는 제1 리세스 영역(RS1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제2 상부(UP2)를 제1 부분(P1) 및 제2 부분(P2)으로 분리하는 제2 리세스 영역(RS2)을 포함할 수 있다. 제1 및 제2 리세스 영역들(RS1, RS2)의 바닥들은 소자 분리막(ST)의 상면보다 더 낮을 수 있다. 제1 리세스 영역(RS1)은 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있고, 제2 리세스 영역(RS2)은 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 더 클 수 있다. 제1 리세스 영역(RS1)의 제1 방향(D1)으로의 폭은 제2 리세스 영역(RS2)의 제1 방향(D1)으로의 폭과 실질적으로 동일할 수 있다. The first activation pattern AP1 may include a first recess region RS1 that separates the first upper portion UP1 into a first portion P1 and a second portion P2. The second active pattern AP2 may include a second recess region RS2 that separates the second upper portion UP2 into a first portion P1 and a second portion P2. The bottoms of the first and second recess regions RS1 and RS2 may be lower than the upper surface of the device isolation film ST. The first recess region RS1 may have a first width W1 in the second direction D2 and the second recess region RS2 may have the second width W2 in the second direction D2 Lt; / RTI > The first width W1 may be greater than the second width W2. The width of the first recessed area RS1 in the first direction D1 may be substantially equal to the width of the second recessed area RS2 in the first direction D1.
각각의 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 스페이서(GS)가 제공될 수 있다. 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에 한 쌍의 게이트 스페이서들(GS)이 위치할 수 있다. 일 예로, 평면적 관점에서, 한 쌍의 게이트 스페이서들(GS)은 서로 연결되어, 고리 형태를 가질 수 있다 (도 1 참고). 평면적 관점에서, 제1 활성 패턴(AP1) 상의 한 쌍의 게이트 스페이서들(GS) 사이에 제1 리세스 영역(RS1)이 위치할 수 있고, 제2 활성 패턴(AP2) 상의 한 쌍의 게이트 스페이서들(GS) 사이에 제2 리세스 영역(RS2)이 위치할 수 있다. 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.A gate spacer GS extending in a first direction D1 across each of the first and second active patterns AP1 and AP2 may be provided. A pair of gate spacers GS may be located on each of the first and second active patterns AP1, AP2. As an example, in a plan view, the pair of gate spacers GS may be connected to each other and may have a ring shape (see FIG. 1). From a plan viewpoint, a first recess region RS1 may be located between a pair of gate spacers GS on the first active pattern AP1 and a pair of gate spacers < RTI ID = 0.0 > The second recess region RS2 may be located between the first recesses GS and the second recesses GS. The gate spacers GS may comprise at least one of SiO 2 , SiCN, SiCON, and SiN. As another example, the gate spacers GS may comprise a multi-layer of at least two of SiO 2 , SiCN, SiCON and SiN.
기판(100) 상에 층간 절연막(140)이 제공될 수 있다. 층간 절연막(140)은 제1 및 제2 활성 패턴들(AP1, AP2) 및 게이트 스페이서들(GS)을 덮을 수 있다. 일 예로, 층간 절연막(140)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.An interlayer insulating
제1 활성 패턴(AP1)의 제1 리세스 영역(RS1)을 채우는 제1 분리 패턴(DB1) 및 제2 활성 패턴(AP2)의 제2 리세스 영역(RS2)을 채우는 제2 분리 패턴(DB2)이 제공될 수 있다. 다시 말하면, 제1 및 제2 분리 패턴들(DB1, DB2)은 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 및 제2 상부들(UP1, UP2)을 각각 관통할 수 있다. 제1 및 제2 분리 패턴들(DB1, DB2)은 각각 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 제1 및 제2 분리 패턴들(DB1, DB2)의 상면들은 층간 절연막(140)의 상면과 공면을 이룰 수 있다.A first separation pattern DB1 filling the first recess region RS1 of the first active pattern AP1 and a second separation pattern DB2 filling the second recess region RS2 of the second active pattern AP2 ) May be provided. In other words, the first and second separation patterns DB1 and DB2 can pass through the first and second upper portions UP1 and UP2 of the first and second active patterns AP1 and AP2, respectively. The first and second separation patterns DB1 and DB2 may extend in the first direction D1 across the first and second active patterns AP1 and AP2, respectively. The upper surfaces of the first and second isolation patterns DB1 and DB2 may be coplanar with the upper surface of the
층간 절연막(140)과 제1 및 제2 분리 패턴들(DB1, DB2) 사이 및 게이트 스페이서들(GS)과 제1 및 제2 분리 패턴들(DB1, DB2) 사이에 절연 스페이서들(IS)이 개재될 수 있다. 게이트 스페이서들(GS)과 제1 및 제2 분리 패턴들(DB1, DB2) 사이의 절연 스페이서들(IS)의 측벽들은 제1 및 제2 리세스 영역들(RS1, RS2)의 내측벽들과 정렬될 수 있다. 일 예로, 절연 스페이서들(IS)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.Insulation spacers IS are formed between the interlayer insulating
제1 및 제2 분리 패턴들(DB1, DB2) 각각은 제1 절연 패턴(IP1) 및 제2 절연 패턴(IP2)을 포함할 수 있다. 제1 절연 패턴(IP1)은 제1 및 제2 분리 패턴들(DB1, DB2) 각각의 하부에 위치할 수 있고, 제2 절연 패턴(IP2)은 제1 절연 패턴(IP1) 상에 위치할 수 있다. 제1 절연 패턴(IP1)은 제1 및 제2 리세스 영역들(RS1, RS2) 각각의 내측벽을 덮을 수 있다. 제1 절연 패턴(IP1)은 게이트 스페이서(GS) 상의 절연 스페이서(IS)의 측벽을 덮을 수 있다. 제1 리세스 영역(RS1)의 제1 절연 패턴(IP1)의 두께(T1)는 제2 리세스 영역(RS2)의 제1 절연 패턴(IP1)의 두께(T2)와 실질적으로 동일할 수 있다. Each of the first and second separation patterns DB1 and DB2 may include a first insulation pattern IP1 and a second insulation pattern IP2. The first insulation pattern IP1 may be positioned below each of the first and second isolation patterns DB1 and DB2 and the second insulation pattern IP2 may be positioned below the first insulation pattern IP1. have. The first insulation pattern IP1 may cover the inner wall of each of the first and second recess regions RS1 and RS2. The first insulating pattern IP1 may cover the side wall of the insulating spacer IS on the gate spacer GS. The thickness T1 of the first insulation pattern IP1 of the first recess region RS1 may be substantially the same as the thickness T2 of the first insulation pattern IP1 of the second recess region RS2 .
제1 절연 패턴(IP1)은 제1 및 제2 리세스 영역들(RS1, RS2) 각각의 바닥으로부터 소자 분리막(ST)의 상면 상으로 연장될 수 있다. 제1 및 제2 리세스 영역들(RS1, RS2) 내의 제1 절연 패턴들(IP1)의 바닥면은 소자 분리막(ST) 상의 제1 절연 패턴들(IP1)의 바닥면보다 더 낮을 수 있다. 제1 절연 패턴(IP1)은 게이트 스페이서(GS) 내에서 게이트 스페이서(GS)를 따라 제1 방향(D1)으로 연장될 수 있다.The first insulation pattern IP1 may extend from the bottom of each of the first and second recess regions RS1 and RS2 on the top surface of the device isolation layer ST. The bottom surface of the first insulation patterns IP1 in the first and second recess regions RS1 and RS2 may be lower than the bottom surface of the first insulation patterns IP1 on the isolation layer ST. The first insulation pattern IP1 may extend in the first direction D1 along the gate spacer GS in the gate spacer GS.
제2 절연 패턴(IP2)은 제1 절연 패턴(IP1)과 함께 제1 방향(D1)으로 연장될 수 있다. 제2 절연 패턴(IP2)의 하부는 제1 및 제2 리세스 영역들(RS1, RS2) 각각의 나머지 공간을 채울 수 있다. 상기 나머지 공간은, 제1 절연 패턴(IP1)을 제외한 제1 및 제2 리세스 영역들(RS1, RS2) 각각의 남은 공간일 수 있다. 제2 절연 패턴(IP2)의 상부는 게이트 스페이서(GS) 상에 위치할 수 있다. 제2 절연 패턴(IP2)의 상부는 게이트 스페이서(GS)의 상면을 덮을 수 있다. 제2 절연 패턴(IP2)의 상부의 제2 방향(D2)으로의 폭은 제2 절연 패턴(IP2)의 하부의 제2 방향(D2)으로의 폭보다 더 클 수 있다. 제2 절연 패턴(IP2)의 상면은 층간 절연막(140)의 상면과 공면을 이룰 수 있다.The second insulation pattern IP2 may extend in the first direction D1 together with the first insulation pattern IP1. The lower portion of the second insulation pattern IP2 may fill the remaining space of each of the first and second recessed regions RS1 and RS2. The remaining space may be the remaining space of each of the first and second recessed regions RS1 and RS2 except for the first insulation pattern IP1. The upper portion of the second insulation pattern IP2 may be located on the gate spacer GS. The upper portion of the second insulation pattern IP2 may cover the upper surface of the gate spacer GS. The width of the upper portion of the second insulation pattern IP2 in the second direction D2 may be larger than the width of the lower portion of the second insulation pattern IP2 in the second direction D2. The upper surface of the second insulation pattern IP2 may be coplanar with the upper surface of the
제1 절연 패턴(IP1)과 제2 절연 패턴(IP2)은 서로 다른 절연 물질을 포함할 수 있다. 일 예로, 제1 절연 패턴(IP1)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있고, 제2 절연 패턴(IP2)은 실리콘 산화막을 포함할 수 있다. The first insulation pattern IP1 and the second insulation pattern IP2 may include different insulation materials. For example, the first insulation pattern IP1 may include a silicon nitride film or a silicon oxynitride film, and the second insulation pattern IP2 may include a silicon oxide film.
제1 및 제2 분리 패턴들(DB1, DB2)은 제1 및 제2 리세스 영역들(RS1, RS2)을 채우는 확산 방지 부분들(PO)을 포함할 수 있다 (도 3 참조). 확산 방지 부분(PO)은 제1 또는 제2 활성 패턴(AP1, AP2)의 제1 부분(P1)과 제2 부분(P2)간의 캐리어들의 이동을 막을 수 있다. 확산 방지 부분(PO)의 부피는 제1 또는 제2 리세스 영역(RS1, RS2)에 의해 정의되는 공간의 부피와 동일할 수 있다.The first and second separation patterns DB1 and DB2 may include diffusion prevention portions PO that fill the first and second recess regions RS1 and RS2 (see FIG. 3). The diffusion preventing portion PO can prevent movement of carriers between the first portion P1 and the second portion P2 of the first or second active pattern AP1 or AP2. The volume of the diffusion preventing portion PO may be equal to the volume of the space defined by the first or second recessed regions RS1, RS2.
제1 분리 패턴(DB1)의 확산 방지 부분(PO) 내의 제1 절연 패턴(IP1)의 부피 분율은 제2 분리 패턴(DB2)의 확산 방지 부분(PO) 내의 제2 절연 패턴(IP2)의 부피 분율보다 작을 수 있다. 구체적으로, 제1 리세스 영역(RS1)의 폭(W1)은 제2 리세스 영역(RS2)의 폭(W2)보다 크기 때문에 제1 리세스 영역(RS1)의 부피는 제2 리세스 영역(RS2)의 부피보다 더 클 수 있다. 제1 리세스 영역(RS1) 내의 제1 절연 패턴(IP1)의 두께(T1)는 제2 리세스 영역(RS2) 내의 제1 절연 패턴(IP1)의 두께(T2)와 실질적으로 동일하기 때문에, 제1 리세스 영역(RS1) 내의 제1 절연 패턴(IP1)의 부피는 제2 리세스 영역(RS2) 내의 제1 절연 패턴(IP1)의 부피와 실질적으로 큰 차이가 없을 수 있다. 따라서, 제1 리세스 영역(RS1)의 부피에 대한 제1 절연 패턴(IP1)의 부피의 분율은 제2 리세스 영역(RS2)의 부피에 대한 제1 절연 패턴(IP1)의 부피 분율에 비해 상대적으로 더 작을 수 있다. 상기 "제1 리세스 영역(RS1)의 부피에 대한 제1 절연 패턴(IP1)의 부피의 분율"은 (제1 분리 패턴(DB1)의 확산 방지 부분(PO) 내의 제1 절연 패턴(IP1)의 부피)/(제1 리세스 영역(RS1)의 부피)이고, 상기 "제2 리세스 영역(RS2)의 부피에 대한 제1 절연 패턴(IP1)의 부피 분율"은 (제2 분리 패턴(DB2)의 확산 방지 부분(PO) 내의 제1 절연 패턴(IP1)의 부피)/(제2 리세스 영역(RS2)의 부피)이다.The volume fraction of the first insulation pattern IP1 in the diffusion preventing portion PO of the first isolation pattern DB1 is smaller than the volume of the second insulation pattern IP2 in the diffusion prevention portion PO of the second isolation pattern DB2 Lt; / RTI > Specifically, since the width W1 of the first recessed region RS1 is greater than the width W2 of the second recessed region RS2, the volume of the first recessed region RS1 is larger than the width of the second recessed region RS1 RTI ID = 0.0 > RS2. ≪ / RTI > Since the thickness T1 of the first insulation pattern IP1 in the first recessed area RS1 is substantially equal to the thickness T2 of the first insulation pattern IP1 in the second recessed area RS2, The volume of the first insulation pattern IP1 in the first recessed area RS1 may be substantially the same as the volume of the first insulation pattern IP1 in the second recessed area RS2. Therefore, the fraction of the volume of the first insulation pattern IP1 with respect to the volume of the first recessed area RS1 is larger than the volume fraction of the first insulation pattern IP1 with respect to the volume of the second recessed area RS2 Can be relatively small. The fraction of the volume of the first insulation pattern IP1 with respect to the volume of the first recessed area RS1 is equal to the ratio of the volume of the first insulation pattern IP1 in the diffusion prevention part PO of the first separation pattern DB1, Is the volume of the first recessed region RS1) / (the volume of the first recessed region RS1), and the "volume fraction of the first insulation pattern IP1 with respect to the volume of the second recessed region RS2" (The volume of the first insulation pattern IP1 in the diffusion preventing portion PO of the first recessed region DB2) / (the volume of the second recessed region RS2).
본 발명의 실시예들에 따르면, 제1 영역(RG1) 상에는 상대적으로 넓은 폭을 갖는 제1 분리 패턴(DB1)이 제공될 수 있고, 제2 영역(RG2) 상에는 상대적으로 좁은 폭을 갖는 제2 분리 패턴(DB2)이 제공될 수 있다. 제1 영역(RG1) 상의 반도체 소자의 전기적 특성과 제2 영역(RG2) 상의 반도체 소자의 전기적 특성에 차이가 있는 경우, 서로 다른 폭을 갖는 분리 패턴들을 이용하여 제1 영역(RG1) 상의 반도체 소자와 제2 영역(RG2) 상의 반도체 소자 간의 소자 성능의 차이를 줄일 수 있다. 또한, 제1 분리 패턴(DB1)의 확산 방지 부분(PO) 내의 제1 절연 패턴(IP1)의 부피 분율과 제2 분리 패턴(DB2)의 확산 방지 부분(PO) 내의 제1 절연 패턴(IP1)의 부피 분율의 차이를 이용하여, 제1 영역(RG1) 상의 반도체 소자와 제2 영역(RG2) 상의 반도체 소자 간의 소자 성능의 차이를 줄일 수 있다.According to the embodiments of the present invention, a first separation pattern DB1 having a relatively wide width may be provided on the first region RG1, and a second separation pattern DB1 having a relatively narrow width may be provided on the second region RG2. A separation pattern DB2 may be provided. When there is a difference between the electrical characteristics of the semiconductor device on the first region RG1 and the electrical characteristics of the semiconductor device on the second region RG2, And the semiconductor device on the second region RG2 can be reduced. The volume fraction of the first insulation pattern IP1 in the diffusion prevention portion PO of the first isolation pattern DB1 and the volume fraction of the first insulation pattern IP1 in the diffusion prevention portion PO of the second separation pattern DB2 are set to be equal to each other, The difference in device performance between the semiconductor device on the first region RG1 and the semiconductor device on the second region RG2 can be reduced by using the difference in the volume fraction of the first region RG1 and the second region RG2.
도 4, 도 6, 도 8, 도 10, 도 12 및 도 14는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 5a, 도 7a, 도 9a, 도 11a, 도 13a 및 도 15a는 각각 도 4, 도 6, 도 8, 도 10, 도 12 및 도 14의 A-A'선에 따른 단면도들이다. 도 5b, 도 7b, 도 9b, 도 11b, 도 13b 및 도 15b는 각각 도 4, 도 6, 도 8, 도 10, 도 12 및 도 14의 B-B'선에 따른 단면도들이다. FIGS. 4, 6, 8, 10, 12, and 14 are plan views illustrating a method of manufacturing a semiconductor device according to embodiments of the present invention. Figs. 5A, 7A, 9A, 11A, 13A and 15A are cross-sectional views taken along line A-A 'in Figs. 4, 6, 8, 10, 12 and 14, respectively. 5B, 7B, 9B, 11B, 13B and 15B are cross-sectional views taken along line B-B 'in FIGS. 4, 6, 8, 10, 12 and 14, respectively.
도 4, 도 5a 및 도 5b를 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 갖는 기판(100)이 제공될 수 있다. 기판(100)을 패터닝하여 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 패턴(AP1)은 제1 영역(RG1) 상에 형성될 수 있고, 제2 활성 패턴(AP2)은 제2 영역(RG2) 상에 형성될 수 있다. 구체적으로, 제1 및 제2 활성 패턴들(AP1, AP2)을 형성하는 것은, 기판(100) 상에 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.4, 5A and 5B, a
기판(100)의 상부에 소자 분리막(ST)이 형성될 수 있다. 기판(100)의 전면 상에 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 절연막(예를 들어, 실리콘 산화막)을 형성할 수 있다. 이후, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들(UP1, UP2)이 노출될 때까지 상기 절연막을 리세스할 수 있다. 일 예로, 제1 활성 패턴(AP1)은 PMOSFET의 활성 영역일 수 있고, 제2 활성 패턴(AP2)은 NMOSFET의 활성 영역일 수 있으나, 특별히 제한되는 것은 아니다.The device isolation film ST may be formed on the
제1 및 제2 활성 패턴들(AP1, AP2)을 각각 가로지르는 제1 및 제2 희생 패턴들(PP1, PP2)이 형성될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 제1 활성 패턴(AP1) 상의 제1 희생 패턴(PP1)은 제2 방향(D2)으로의 제3 폭(W3)을 가질 수 있고, 제2 활성 패턴(AP2) 상의 제2 희생 패턴(PP2)은 제2 방향(D2)으로의 제4 폭(W4)을 가질 수 있다. 제3 폭(W3)과 제4 폭(W4)은 서로 실질적으로 동일할 수 있다. 구체적으로 제1 및 제2 희생 패턴들(PP1, PP2)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(145)을 형성하는 것, 및 하드 마스크 패턴들(145)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘막을 포함할 수 있다.First and second sacrificial patterns PP1 and PP2 may be formed to cross the first and second active patterns AP1 and AP2, respectively. The first and second sacrificial patterns PP1 and PP2 may be formed in a line shape or a bar shape extending in the first direction D1. The first sacrificial pattern PP1 on the first active pattern AP1 may have a third width W3 in the second direction D2 and the second sacrificial pattern PP2 on the second active pattern AP2 may have a third width W2 in the second direction D2, May have a fourth width W4 in the second direction D2. The third width W3 and the fourth width W4 may be substantially equal to each other. Specifically, forming the first and second sacrificial patterns PP1 and PP2 may include forming a sacrificial layer on the front surface of the
도 6, 도 7a 및 도 7b를 참조하면, 제1 영역(RG1) 상에 제1 활성 패턴(AP1) 및 제1 희생 패턴(PP1)을 덮는 제1 마스크 패턴(MP1)이 형성될 수 있다. 제1 마스크 패턴(MP1)은 제2 영역(RG2)을 노출할 수 있다. 제1 마스크 패턴(MP1)을 식각 마스크로 하여, 노출된 제2 희생 패턴(PP2)의 일부를 식각할 수 있다. 상기 식각 공정을 통해 제2 희생 패턴(PP2)의 크기가 줄어들 수 있다. 일 예로, 제2 희생 패턴(PP2)은 제2 방향(D2)으로의 폭이 제4 폭(W4)보다 작은 제5 폭(W5)을 갖도록 식각될 수 있다. 한편, 상기 식각 공정 동안 제1 희생 패턴(PP1)은 제1 마스크 패턴(MP1)에 의해 보호될 수 있다.Referring to FIGS. 6, 7A and 7B, a first mask pattern MP1 covering the first active pattern AP1 and the first sacrificial pattern PP1 may be formed on the first region RG1. The first mask pattern MP1 may expose the second region RG2. A part of the exposed second sacrificial pattern PP2 can be etched using the first mask pattern MP1 as an etching mask. The size of the second sacrificial pattern PP2 can be reduced through the etching process. As an example, the second sacrificial pattern PP2 may be etched so that the width in the second direction D2 has a fifth width W5 which is smaller than the fourth width W4. Meanwhile, during the etching process, the first sacrificial pattern PP1 may be protected by the first mask pattern MP1.
도 8, 도 9a 및 도 9b를 참조하면, 제1 마스크 패턴(MP1)이 선택적으로 제거될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2) 각각의 측벽들 상에 게이트 스페이서(GS)가 형성될 수 있다. 게이트 스페이서(GS)를 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 콘포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.8, 9A and 9B, the first mask pattern MP1 may be selectively removed. Gate spacers GS may be formed on the sidewalls of each of the first and second sacrificial patterns PP1 and PP2. Formation of the gate spacer GS may include conformally forming a spacer film on the front side of the
기판(100)의 전면 상에 층간 절연막(140)이 형성될 수 있다. 층간 절연막(140)은 게이트 스페이서들(GS) 및 하드 마스크 패턴들(145)을 모두 덮도록 형성될 수 있다. 일 예로, 층간 절연막(140)은 실리콘 산화막을 포함할 수 있다. An interlayer insulating
제1 및 제2 희생 패턴들(PP1, PP2)의 상면들이 노출될 때까지 층간 절연막(140)이 평탄화될 수 있다. 층간 절연막(140)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(145)은 모두 제거될 수 있다. 결과적으로, 층간 절연막(140)의 상면은 제1 및 제2 희생 패턴들(PP1, PP2)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.The
도 10, 도 11a 및 도 11b를 참조하면, 제1 및 제2 희생 패턴들(PP1, PP2)을 노출하는 제2 마스크 패턴(MP2)이 형성될 수 있다. 제2 마스크 패턴(MP2)은 제1 희생 패턴(PP1)의 상면을 노출하는 제1 개구부(OP1) 및 제2 희생 패턴(PP2)의 상면을 노출하는 제2 개구부(OP2)를 가질 수 있다. 일 예로, 제2 마스크 패턴(MP2)은 실리콘 산화막 및 실리콘 질화막이 적층된 다중 막을 포함할 수 있다.Referring to FIGS. 10, 11A and 11B, a second mask pattern MP2 may be formed to expose the first and second sacrificial patterns PP1 and PP2. The second mask pattern MP2 may have a first opening OP1 exposing an upper surface of the first sacrificial pattern PP1 and a second opening OP2 exposing an upper surface of the second sacrificial pattern PP2. For example, the second mask pattern MP2 may include a multi-layered film of a silicon oxide film and a silicon nitride film.
제2 마스크 패턴(MP2)의 제1 및 제2 개구부들(OP1, OP2)에 의해 노출된 제1 및 제2 희생 패턴들(PP1, PP2)이 선택적으로 제거될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2)이 제거됨으로써, 제1 및 제2 빈 공간들(ES1, ES2)이 각각 형성될 수 있다. 제1 빈 공간(ES1)은 제1 활성 패턴(AP1) 상의 게이트 스페이서(GS)에 의해 정의될 수 있고, 제2 빈 공간(ES2)은 제2 활성 패턴(AP2) 상의 게이트 스페이서(GS)에 의해 정의될 수 있다. 제1 빈 공간(ES1)은 제1 활성 패턴(AP1)의 제1 상부(UP1)를 노출할 수 있고, 제2 빈 공간(ES2)은 제2 활성 패턴(AP2)의 제2 상부(UP2)를 노출할 수 있다.The first and second sacrificial patterns PP1 and PP2 exposed by the first and second openings OP1 and OP2 of the second mask pattern MP2 can be selectively removed. The first and second empty spaces ES1 and ES2 can be formed by removing the first and second sacrificial patterns PP1 and PP2, respectively. The first empty space ES1 may be defined by a gate spacer GS on the first active pattern AP1 and the second empty space ES2 may be defined by a gate spacer GS on the second active pattern AP2. Lt; / RTI > The first empty space ES1 may expose the first upper portion UP1 of the first active pattern AP1 and the second empty space ES2 may expose the second upper portion UP2 of the second active pattern AP2, Can be exposed.
제1 빈 공간(ES1)의 제2 방향(D2)으로의 폭은 앞서 설명한 제1 희생 패턴(PP1)의 제3 폭(W3)과 실질적으로 동일할 수 있고, 제2 빈 공간(ES2)의 제2 방향(D2)으로의 폭은 앞서 설명한 제2 희생 패턴(PP2)의 제5 폭(W5)과 실질적으로 동일할 수 있다. 제1 빈 공간(ES1)의 제2 방향(D2)으로의 폭은 제2 빈 공간(ES2)의 제2 방향(D2)으로의 폭보다 더 클 수 있다.The width of the first empty space ES1 in the second direction D2 may be substantially the same as the third width W3 of the first sacrificial pattern PP1 described above, The width in the second direction D2 may be substantially the same as the fifth width W5 of the second sacrificial pattern PP2 described above. The width of the first empty space ES1 in the second direction D2 may be larger than the width of the second empty space ES2 in the second direction D2.
도 12, 도 13a 및 도 13b를 참조하면, 제2 마스크 패턴(MP2)을 식각 마스크로 층간 절연막(140)의 상부 및 게이트 스페이서들(GS)의 상부가 식각될 수 있다. 이로써 제1 및 제2 개구부들(OP1, OP2)은 기판(100)의 바닥면을 향해 더 확장될 수 있다. 게이트 스페이서들(GS)의 상면들의 높이는 더 낮아질 수 있다.Referring to FIGS. 12, 13A and 13B, the upper portion of the
제1 및 제2 개구부들(OP1, OP2) 및 제1 및 제2 빈 공간들(ES1, ES2) 내에 절연 스페이서들(IS)이 형성될 수 있다. 절연 스페이서들(IS)을 형성하는 것은, 기판(100)의 전면 상에 절연 스페이서막을 콘포멀하게 형성하는 것, 및 상기 절연 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 일 예로, 상기 절연 스페이서막은 실리콘 산화막을 포함할 수 있다. 절연 스페이서들(IS)에 의해 제1 및 제2 개구부들(OP1, OP2)의 크기가 줄어들 수 있고, 제1 및 제2 빈 공간들(ES1, ES2)의 크기가 줄어들 수 있다. 제1 빈 공간(ES1) 내의 절연 스페이서(IS)의 두께는 제2 빈 공간(ES2) 내의 절연 스페이서(IS)의 두께와 실질적으로 동일할 수 있다. 본 발명의 실시예들에 있어서, 절연 스페이서들(IS)을 형성하는 것은 생략될 수 있다.Insulation spacers IS may be formed in the first and second openings OP1 and OP2 and the first and second void spaces ES1 and ES2. Formation of the insulating spacers IS may comprise conformally forming an insulating spacer film on the front side of the
도 14, 도 15a 및 도 15b를 참조하면, 제1 및 제2 빈 공간들(ES1, ES2)에 의해 노출된 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 및 제2 상부들(UP1, UP2)이 선택적으로 식각될 수 있다. 제1 및 제2 상부들(UP1, UP2)이 식각됨으로써, 제1 및 제2 리세스 영역들(RS1, RS2)이 각각 형성될 수 있다. 제1 및 제2 리세스 영역들(RS1, RS2)은 제1 및 제2 빈 공간들(ES1, ES2)과 연통될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 식각 공정은, 제1 및 제2 리세스 영역들(RS1, RS2)의 바닥들이 소자 분리막(ST)의 상면보다 더 낮아질 때까지 수행될 수 있다.Referring to FIGS. 14, 15A and 15B, the first and second top portions AP1 and AP2 of the first and second active patterns AP1 and AP2 exposed by the first and second empty spaces ES1 and ES2, (UP1, UP2) can be selectively etched. The first and second upper portions UP1 and UP2 are etched to form the first and second recess regions RS1 and RS2, respectively. The first and second recess regions RS1 and RS2 may communicate with the first and second empty spaces ES1 and ES2. The etching process of the first and second active patterns AP1 and AP2 can be performed until the bottoms of the first and second recess regions RS1 and RS2 become lower than the top surface of the device isolation film ST have.
제1 리세스 영역(RS1)은 제1 활성 패턴(AP1)의 제1 상부(UP1)를 제1 부분(P1) 및 제2 부분(P2)으로 분리할 수 있고, 제2 리세스 영역(RS2)은 제2 활성 패턴(AP2)의 제2 상부(UP2)를 제1 부분(P1) 및 제2 부분(P2)으로 분리할 수 있다. 제1 리세스 영역(RS1)은 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있고, 제2 리세스 영역(RS2)은 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 더 클 수 있다.The first recess region RS1 can separate the first portion UP1 of the first active pattern AP1 into the first portion P1 and the second portion P2 and the second recess region RS2 May separate the second portion UP2 of the second active pattern AP2 into a first portion P1 and a second portion P2. The first recess region RS1 may have a first width W1 in the second direction D2 and the second recess region RS2 may have the second width W2 in the second direction D2 Lt; / RTI > The first width W1 may be greater than the second width W2.
도 1, 도 2a 및 도 2b를 다시 참조하면, 제1 리세스 영역(RS1), 제1 빈 공간(ES1) 및 제1 개구부를 채우는 제1 분리 패턴(DB1), 및 제2 리세스 영역(RS2), 제2 빈 공간(ES2) 및 제2 개구부를 채우는 제2 분리 패턴(DB2)이 형성될 수 있다. 제1 및 제2 분리 패턴들(DB1, DB2)은 동시에 형성될 수 있다.Referring again to FIGS. 1, 2A and 2B, a first separation pattern DB1 filling the first recess region RS1, a first space ES1 and a first opening, and a second recess region DB1 filling the first recess region RS1, RS2, a second empty space ES2, and a second separation pattern DB2 filling the second opening may be formed. The first and second separation patterns DB1 and DB2 can be formed at the same time.
제1 및 제2 분리 패턴들(DB1, DB2)을 형성하는 것은, 제1 및 제2 리세스 영역들(RS1, RS2) 및 제1 및 제2 빈 공간들(ES1, ES2)을 채우는 제1 절연 패턴들(IP1)을 형성하는 것, 및 상기 제1 절연 패턴들(IP1) 상에 제2 절연 패턴들(IP2)을 형성하는 것을 포함할 수 있다.Formation of the first and second separation patterns DB1 and DB2 may be accomplished by forming the first and second recess patterns RS1 and RS2 and the first and second empty spaces ES1 and ES2, Forming the insulating patterns IP1, and forming the second insulating patterns IP2 on the first insulating patterns IP1.
제1 절연 패턴들(IP1)을 형성하는 것은, 기판(100)의 전면 상에 제1 절연막을 콘포멀하게 형성하는 것, 및 제1 및 제2 개구부들(OP1, OP2) 내의 상기 제1 절연막을 선택적으로 식각하는 것을 포함할 수 있다. 이로써, 제1 절연 패턴들(IP1)은, 제1 및 제2 리세스 영역들(RS1, RS2) 및 제1 및 제2 빈 공간들(ES1, ES2) 내에만 잔류할 수 있다. 일 예로, 상기 제1 절연막은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.The formation of the first insulation patterns IP1 may be performed by forming the first insulation film conformally on the front surface of the
제2 절연 패턴들(IP2)을 형성하는 것은, 제1 절연 패턴들(IP1)을 형성한 후 기판(100)의 전면 상에 제2 절연막을 형성하는 것, 및 층간 절연막(140)의 상면이 노출될 때까지 상기 제2 절연막을 평탄화하는 것을 포함할 수 있다. 이로써, 제2 절연 패턴들(IP2)은 제1 및 제2 개구부들(OP1, OP2)을 완전히 채울 수 있다. 제2 절연 패턴들(IP2)의 상면들은 층간 절연막(140)의 상면과 공면을 이룰 수 있다. 일 예로, 상기 제2 절연막은 실리콘 산화막을 포함할 수 있다.The formation of the second insulation patterns IP2 includes forming the second insulation film on the front surface of the
제1 영역(RG1) 상의 제1 절연 패턴(IP1)은 제1 리세스 영역(RS1)의 일부 및 제1 빈 공간(ES1)의 일부를 채우도록 형성될 수 있다. 제1 영역(RG1) 상의 제2 절연 패턴(IP2)은 제1 리세스 영역(RS1)의 나머지 및 제1 빈 공간(ES1)의 나머지를 채우도록 형성될 수 있다. 제2 영역(RG2) 상의 제1 절연 패턴(IP1)은 제2 리세스 영역(RS2)의 일부 및 제2 빈 공간(ES2)의 일부를 채우도록 형성될 수 있다. 제2 영역(RG2) 상의 제2 절연 패턴(IP2)은 제2 리세스 영역(RS2)의 나머지 및 제2 빈 공간(ES2)의 나머지를 채우도록 형성될 수 있다.The first insulation pattern IP1 on the first region RG1 may be formed to fill a portion of the first recess region RS1 and a portion of the first space ES1. The second insulation pattern IP2 on the first region RG1 may be formed to fill the rest of the first recess region RS1 and the rest of the first space ES1. The first insulation pattern IP1 on the second region RG2 may be formed to fill a portion of the second recessed region RS2 and a portion of the second empty space ES2. The second insulation pattern IP2 on the second region RG2 may be formed to fill the rest of the second recess region RS2 and the rest of the second space ES2.
본 발명의 실시예들에 있어서, 제2 영역(RG2) 상의 제2 희생 패턴(PP2)을 선택적으로 일부 식각하여 그의 크기를 제1 영역(RG1) 상의 제1 희생 패턴(PP1)의 크기보다 작게 할 수 있다. 서로 다른 크기를 갖는 제1 및 제2 희생 패턴들(PP1, PP2)을 이용하여, 서로 다른 크기를 갖는 제1 리세스 영역(RS1) 및 제2 리세스 영역(RS2)을 각각 형성할 수 있다. 제1 리세스 영역(RS1)을 채우는 제1 분리 패턴(DB1)의 폭(W1)은 제2 리세스 영역(RS2)을 채우는 제2 분리 패턴(DB2)의 폭(W2)보다 크게 형성될 수 있다.In the embodiments of the present invention, the second sacrificial pattern PP2 on the second region RG2 is selectively partially etched to reduce its size to a size smaller than the size of the first sacrificial pattern PP1 on the first region RG1 can do. The first recess region RS1 and the second recess region RS2 having different sizes can be formed by using the first and second sacrificial patterns PP1 and PP2 having different sizes . The width W1 of the first separation pattern DB1 filling the first recess region RS1 may be larger than the width W2 of the second separation pattern DB2 filling the second recess region RS2 have.
도 16, 도 17, 도 18 및 도 19는 각각 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 A-A'선 및 B-B'선에 따른 단면도이다. 본 실시예들에서는, 도 1, 도 2a, 도 2b 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.FIGS. 16, 17, 18 and 19 are sectional views taken along line A-A 'and line B-B', respectively, in FIG. 1 for explaining semiconductor devices according to embodiments of the present invention. In the present embodiments, a detailed description of technical features overlapping with those described with reference to Figs. 1, 2A, 2B and 3 will be omitted, and differences will be described in detail.
도 16을 참조하면, 제1 리세스 영역(RS1)의 제2 방향(D2)으로의 폭은, 그의 상부에서 하부로 갈수록 점진적으로 감소될 수 있다. 일 예로, 제1 리세스 영역(RS1)의 상부의 폭(W1)은 제1 리세스 영역(RS1)의 하부의 폭(W6)보다 클 수 있다.Referring to Fig. 16, the width of the first recess region RS1 in the second direction D2 can be gradually decreased from the upper portion to the lower portion thereof. For example, the width W1 of the upper portion of the first recessed region RS1 may be greater than the width W6 of the lower portion of the first recessed region RS1.
제2 리세스 영역(RS2)의 제2 방향(D2)으로의 폭은, 그의 상부에서 하부로 갈수록 점진적으로 감소될 수 있다. 일 예로, 제2 리세스 영역(RS2)의 상부의 폭(W2)은 제2 리세스 영역(RS2)의 하부의 폭(W7)보다 클 수 있다.The width of the second recessed region RS2 in the second direction D2 can be gradually reduced from the upper portion to the lower portion thereof. For example, the upper width W2 of the second recess region RS2 may be larger than the lower width W7 of the second recess region RS2.
제1 및 제2 분리 패턴들(DB1, DB2)의 제2 방향(D2)으로의 폭은, 그의 상부에서 하부로 갈수록 점진적으로 감소될 수 있다. 제1 및 제2 분리 패턴들(DB1, DB2)과 게이트 스페이서들(GS) 사이에 개재된 절연 스페이서들(IS)의 두께는 제1 및 제2 분리 패턴들(DB1, DB2)과 층간 절연막(140) 사이에 개재된 절연 스페이서들(IS)의 두께보다 클 수 있다.The width of the first and second separation patterns DB1 and DB2 in the second direction D2 can be gradually reduced from the upper portion to the lower portion thereof. The thickness of the insulating spacers IS interposed between the first and second isolation patterns DB1 and DB2 and the gate spacers GS is determined by the thicknesses of the first and second isolation patterns DB1 and DB2 and the interlayer insulating film 140) between the insulating spacers (IS).
도 17을 참조하면, 제2 분리 패턴(DB2)의 제1 절연 패턴(IP1)은 제2 리세스 영역(RS2)을 완전히 채울 수 있다. 다시 말하면, 제2 리세스 영역(RS2)의 부피에 대한 제1 절연 패턴(IP1)의 부피 분율은 약 100%일 수 있다. 제2 분리 패턴(DB2)의 제2 절연 패턴(IP2)은 제2 리세스 영역(RS2) 내에 존재하지 않을 수 있다. Referring to FIG. 17, the first insulation pattern IP1 of the second separation pattern DB2 can completely fill the second recessed area RS2. In other words, the volume fraction of the first insulation pattern IP1 with respect to the volume of the second recessed area RS2 may be about 100%. The second insulation pattern IP2 of the second separation pattern DB2 may not be present in the second recessed area RS2.
도 18을 참조하면, 제1 리세스 영역(RS1)은 제1 깊이(d1)를 가질 수 있고, 제2 리세스 영역(RS2)은 제2 깊이(d2)를 가질 수 있다. 제1 깊이(d1)는 제2 깊이(d2)보다 더 클 수 있다. 제1 깊이(d1)는 제1 활성 패턴(AP1)의 제1 상부(UP1)의 상면으로부터 제1 리세스 영역(RS1)의 바닥까지의 거리일 수 있다. 제2 깊이(d2)는 제2 활성 패턴(AP2)의 제2 상부(UP2)의 상면으로부터 제2 리세스 영역(RS2)의 바닥까지의 거리일 수 있다. Referring to FIG. 18, the first recess region RS1 may have a first depth d1, and the second recess region RS2 may have a second depth d2. The first depth d1 may be greater than the second depth d2. The first depth d1 may be a distance from the upper surface of the first upper portion UP1 of the first active pattern AP1 to the bottom of the first recessed portion RS1. The second depth d2 may be a distance from the upper surface of the second upper portion UP2 of the second active pattern AP2 to the bottom of the second recessed portion RS2.
제1 리세스 영역(RS1)이 제2 리세스 영역(RS2)보다 깊으므로, 제1 리세스 영역(RS1) 내의 제1 분리 패턴(DB1)의 바닥면의 레벨(LV1)은 제2 리세스 영역(RS2) 내의 제2 분리 패턴(D2)의 바닥면의 레벨(LV2)보다 더 낮을 수 있다.The level LV1 of the bottom surface of the first isolation pattern DB1 in the first recess region RS1 is greater than the level LV1 of the bottom surface of the first recess pattern DB1 in the second recess region RS1, May be lower than the level LV2 of the bottom surface of the second separation pattern D2 in the region RS2.
도 19를 참조하면, 제1 리세스 영역(RS1)은 제1 깊이(d1)를 가질 수 있고, 제2 리세스 영역(RS2)은 제2 깊이(d2)를 가질 수 있다. 제2 깊이(d2)는 제1 깊이(d1)보다 더 클 수 있다. 제2 리세스 영역(RS2)이 제1 리세스 영역(RS1)보다 깊으므로, 제1 리세스 영역(RS1) 내의 제1 분리 패턴(DB1)의 바닥면의 레벨(LV1)은 제2 리세스 영역(RS2) 내의 제2 분리 패턴(D2)의 바닥면의 레벨(LV2)보다 더 높을 수 있다.Referring to Fig. 19, the first recess region RS1 may have a first depth d1, and the second recess region RS2 may have a second depth d2. The second depth d2 may be greater than the first depth d1. The level LV1 of the bottom surface of the first isolation pattern DB1 in the first recess region RS1 is greater than the level LV1 of the second recessed portion RS2 in the first recess region RS1 because the second recess region RS2 is deeper than the first recess region RS1, May be higher than the level LV2 of the bottom surface of the second separation pattern D2 in the region RS2.
도 20은 본 발명의 실시예들에 따른 반도체 소자의 활성 패턴들을 설명하기 위한 평면도이다.20 is a plan view for explaining active patterns of a semiconductor device according to embodiments of the present invention.
도 20을 참조하면, 제1 내지 제3 셀 영역들(SC1, SC2, SC3)을 갖는 기판(100)이 제공될 수 있다. 일 예로, 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다.Referring to FIG. 20, a
제1 내지 제3 셀 영역들(SC1, SC2, SC3)은 제2 방향(D2)으로 배열될 수 있다. 제1 셀 영역(SC1)은 제2 및 제3 셀 영역들(SC2, SC3) 사이에 개재될 수 있다. 제1 내지 제3 셀 영역들(SC1, SC2, SC3) 각각은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 도 20에는 로직 트랜지스터들이 형성될 제1 및 제2 활성 패턴들(AP1, AP2)의 배치가 나타나있다. 일 예로, 각각의 제1 내지 제3 셀 영역들(SC1, SC2, SC3) 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. 제1 내지 제3 셀 영역들(SC1, SC2, SC3) 각각은 상기 프로세서 코어 또는 I/O 단자의 일부일 수 있다. 제1 내지 제3 셀 영역들(SC1, SC2, SC3) 상에 배치될 로직 트랜지스터들에 관한 구체적인 설명은, 도 21, 도 22a 내지 도 22e, 도 23a 및 도 23b를 참조하여 후술한다.The first through third cell areas SC1, SC2, and SC3 may be arranged in the second direction D2. The first cell region SC1 may be interposed between the second and third cell regions SC2 and SC3. Each of the first to third cell regions SC1, SC2, SC3 may be a logic cell region in which logic transistors constituting the logic circuit of the semiconductor device are disposed. 20 shows the arrangement of the first and second active patterns AP1 and AP2 in which the logic transistors are formed. For example, logic transistors constituting a processor core or an I / O terminal may be disposed on each of the first through third cell areas SC1, SC2, and SC3. Each of the first through third cell areas SC1, SC2, SC3 may be part of the processor core or I / O terminal. A detailed description of the logic transistors to be placed on the first to third cell areas SC1, SC2, SC3 will be described later with reference to Figs. 21, 22A to 22E, 23A and 23B.
제1 활성 패턴들(AP1)은 기판(100)의 PMOSFET 영역(PR) 상에 위치할 수 있고, 제2 활성 패턴들(AP2)은 기판(100)의 NMOSFET 영역(NR) 상에 위치할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 서로 평행하게 제2 방향(D2)으로 연장될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR) 상에서 서로 평행하게 제2 방향(D2)으로 연장될 수 있고, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR) 상에서 서로 평행하게 제2 방향(D2)으로 연장될 수 있다.The first active patterns AP1 may be located on the PMOSFET region PR of the
기판(100)에 제1 분리 영역들(ISY1), 제2 분리 영역(ISY2) 및 제3 분리 영역(ISY3)이 배치될 수 있다. 제1 내지 제3 분리 영역들(ISY1, ISY2, ISY3)은 디퓨전 브레이크 영역들일 수 있다. 제1 내지 제3 분리 영역들(ISY1, ISY2, ISY3)은 서로 평행하게 제1 방향(D1)으로 연장될 수 있다. 제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계에 제1 분리 영역(ISY1) 및 제2 분리 영역(ISY2)이 배치될 수 있다. 제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계에서 제1 및 제2 분리 영역들(ISY1, ISY2)은 서로 이격되어 제1 방향(D1)으로 정렬될 수 있다. 제1 및 제3 셀 영역들(SC1, SC3) 사이의 경계에 제3 분리 영역(ISY3)이 배치될 수 있다. 제1 셀 영역(SC1) 내에 다른 제1 분리 영역(ISY1)이 배치될 수 있다. The first isolation regions ISY1, the second isolation region ISY2, and the third isolation region ISY3 may be disposed on the
제1 및 제2 활성 패턴들(AP1, AP2)은 제1 내지 제3 분리 영역들(ISY1, ISY2, ISY3)에 의해 서로 분리될 수 있다. 일 예로, 제1 분리 영역(ISY1)은 제1 셀 영역(SC1) 상의 제1 활성 패턴들(AP1)을 제2 셀 영역(SC2) 상의 제1 활성 패턴들(AP1)과 제2 방향(D2)으로 분리시킬 수 있다. 제2 분리 영역(ISY2)은 제1 셀 영역(SC1) 상의 제2 활성 패턴들(AP2)을 제2 셀 영역(SC2) 상의 제2 활성 패턴들(AP2)과 제2 방향(D2)으로 분리시킬 수 있다. 제3 분리 영역(ISY3)은 제1 셀 영역(SC1) 상의 제1 및 제2 활성 패턴들(AP1, AP2)을 제2 셀 영역(SC2) 상의 제1 및 제2 활성 패턴들(AP1, AP2)과 제2 방향(D2)으로 분리시킬 수 있다.The first and second active patterns AP1 and AP2 may be separated from each other by the first to third isolation regions ISY1, ISY2 and ISY3. For example, the first isolation region ISY1 includes first active patterns AP1 on the first cell region SC1 and first active patterns AP1 on the second cell region SC2 in the second direction D2 ). ≪ / RTI > The second isolation region ISY2 separates the second active patterns AP2 on the first cell region SC1 into the second active patterns AP2 and the second direction D2 on the second cell region SC2. . The third isolation region ISY3 is formed by connecting the first and second active patterns AP1 and AP2 on the first cell region SC1 to the first and second active patterns AP1 and AP2 on the second cell region SC2, ) And the second direction (D2).
제1 분리 영역들(ISY1) 각각의 폭(W1)은 제2 분리 영역(ISY2)의 폭(W2)보다 더 클 수 있다. 제3 분리 영역(ISY3)의 폭(W8)은 제1 분리 영역들(ISY1) 각각의 폭(W1)보다 더 클 수 있다.The width W1 of each of the first isolation regions ISY1 may be larger than the width W2 of the second isolation region ISY2. The width W8 of the third isolation region ISY3 may be larger than the width W1 of each of the first isolation regions ISY1.
본 발명의 실시예들에 있어서, 제1 분리 영역들(ISY1)은 앞서 도 1, 도 2a, 도 2b 및 도 3을 참조하여 설명한 제1 리세스 영역(RS1)에 대응할 수 있고, 제2 분리 영역(ISY2)은 앞서 도 1, 도 2a, 도 2b 및 도 3을 참조하여 설명한 제2 리세스 영역(RS2)에 대응할 수 있다.In the embodiments of the present invention, the first isolation regions ISY1 may correspond to the first recess region RS1 described above with reference to Figs. 1, 2A, 2B, and 3, The region ISY2 may correspond to the second recess region RS2 described above with reference to Figs. 1, 2A, 2B and 3 above.
도 21는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 22a 내지 도 22e는 각각 도 21의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다. 도 23a는 도 22a의 제1 게이트 전극의 M 부분을 확대한 단면도이고, 도 23b는 도 22b의 제2 게이트 전극의 N 부분을 확대한 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a, 도 2b 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.21 is a plan view for explaining a semiconductor device according to embodiments of the present invention. 22A to 22E are cross-sectional views taken along line A-A ', line B-B', line C-C ', line D-D', and line E-E ', respectively, FIG. 23A is an enlarged cross-sectional view of the M portion of the first gate electrode of FIG. 22A, and FIG. 23B is an enlarged cross-sectional view of the N portion of the second gate electrode of FIG. In the present embodiment, the detailed description of the technical features overlapping with those described with reference to Figs. 1, 2A, 2B and 3 will be omitted, and the differences will be described in detail.
도 20, 도 21, 도 22a 내지 도 22e, 도 23a 및 도 23b를 참조하면, 도 20의 기판(100)의 상부에 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)이 제공될 수 있다.Referring to FIGS. 20, 21, 22A to 22E, and 23A and 23B, the first to third isolation films ST1, ST2, and ST3 may be provided on the
제1 소자 분리막들(ST1)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다. 구체적으로, 제1 소자 분리막들(ST1)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측에 배치되어 제2 방향(D2)으로 연장될 수 있다.The first device isolation layers ST1 may define first and second active patterns AP1 and AP2. Specifically, the first device isolation films ST1 may be disposed on both sides of the first and second active patterns AP1 and AP2, respectively, and may extend in the second direction D2.
제2 소자 분리막들(ST2)은 기판(100)에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제2 소자 분리막(ST2)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.The second device isolation films ST2 may define a PMOSFET region PR and an NMOSFET region NR on the
제3 소자 분리막(ST3)은 제1 및 제3 셀 영역들(SC1, SC3) 사이의 경계에 위치할 수 있다. 제3 소자 분리막(ST3)은 앞서 도 20을 참조하여 설명한 제3 분리 영역(ISY3) 상에 제공될 수 있다. 제3 소자 분리막(ST3)을 통해 제3 셀 영역(SC3)의 제1 및 제2 활성 패턴들(AP1, AP2)이 제1 셀 영역(SC1)의 제1 및 제2 활성 패턴들(AP1, AP2)과 제2 방향(D2)으로 분리될 수 있다.The third isolation film ST3 may be located at a boundary between the first and third cell regions SC1 and SC3. The third isolation film ST3 may be provided on the third isolation region ISY3 described above with reference to Fig. The first and second active patterns AP1 and AP2 of the third cell region SC3 are connected to the first and second active patterns AP1 and AP2 of the first cell region SC1 through the third isolation film ST3, AP2) and the second direction (D2).
제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)의 상면보다 더 높이 위치할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 제1 소자 분리막들(ST1) 사이에서 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 한 쌍의 제1 소자 분리막들(ST1) 사이에서 돌출된 핀(fin) 형태를 가질 수 있다.The upper portions of the first and second active patterns AP1 and AP2 may be positioned higher than the upper surfaces of the first to third isolation films ST1, ST2 and ST3. The upper portions of the first and second active patterns AP1 and AP2 may vertically protrude between the first element isolation films ST1. Each of the upper portions of the first and second active patterns AP1 and AP2 may have a fin shape protruding between the pair of first element isolation layers ST1.
제1 및 제2 활성 패턴들(AP1, AP2)의 상부들에 채널 영역들(CH) 및 소스/드레인 영역들(SD)이 제공될 수 있다. 채널 영역들(CH) 각각은 한 쌍의 소스/드레인 영역들(SD) 사이에 개재될 수 있다. 제1 활성 패턴들(AP1)의 소스/드레인 영역들(SD)은 p형의 불순물 영역들일 수 있다. 제2 활성 패턴들(AP2)의 소스/드레인 영역들(SD)은 n형의 불순물 영역들일 수 있다. Channel regions CH and source / drain regions SD may be provided at upper portions of the first and second active patterns AP1 and AP2. Each of the channel regions CH may be interposed between the pair of source / drain regions SD. The source / drain regions SD of the first active patterns AP1 may be p-type impurity regions. The source / drain regions SD of the second active patterns AP2 may be n-type impurity regions.
소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 소스/드레인 영역들(SD)의 상면들은 채널 영역들(CH)의 상면들보다 더 높은 레벨에 위치할 수 있다. 소스/드레인 영역들(SD)은 기판(100)과 다른 반도체 원소를 포함할 수 있다. 제1 활성 패턴들(AP1)의 소스/드레인 영역들(SD)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제1 활성 패턴들(AP1)의 소스/드레인 영역들(SD)은 채널 영역들(CH)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 활성 패턴들(AP2)의 소스/드레인 영역들(SD)은 기판(100)의 반도체 원소의 격자 상수와 같거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제2 활성 패턴들(AP2)의 소스/드레인 영역들(SD)은 채널 영역들(CH)에 인장 응력(tensile stress)을 제공할 수 있다.The source / drain regions SD may be epitaxial patterns formed by a selective epitaxial growth process. The top surfaces of the source / drain regions SD may be located at a higher level than the top surfaces of the channel regions CH. The source / drain regions SD may include a
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 제1 게이트 전극들(GE1) 및 제2 게이트 전극들(GE2)이 제공될 수 있다. 각각의 제1 및 제2 게이트 전극들(GE1, GE2)은 채널 영역(CH)의 상면 및 양 측벽들을 덮을 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)은 제2 방향(D2)으로 서로 이격될 수 있다. 적어도 하나의 제1 게이트 전극들(GE1) 및 적어도 하나의 제2 게이트 전극들(GE2)은 제1 방향(D1)으로 연장되면서 NMOSFET 영역(NR), 제2 소자 분리막(ST2) 및 PMOSFET 영역(PR)을 가로지를 수 있다. 제3 소자 분리막(ST3) 상에는 한 쌍의 제1 게이트 전극들(GE1)이 배치될 수 있다.First gate electrodes GE1 and second gate electrodes GE2 may be provided which extend in the first direction D1 across the first and second active patterns AP1 and AP2. Each of the first and second gate electrodes GE1 and GE2 may cover the top surface and both sidewalls of the channel region CH. The first and second gate electrodes GE1 and GE2 may be spaced apart from each other in the second direction D2. At least one of the first gate electrodes GE1 and the at least one second gate electrodes GE2 extend in the first direction D1 while the NMOSFET region NR, the second isolation film ST2, and the PMOSFET region PR). A pair of first gate electrodes GE1 may be disposed on the third isolation film ST3.
제1 게이트 전극들(GE1)과 제2 게이트 전극들(GE2)은 서로 다른 폭을 가질 수 있다. 구체적으로, 제1 게이트 전극들(GE1) 각각의 폭(W9)은 제2 게이트 전극들(GE2) 각각의 폭(W10)보다 더 클 수 있다.The first gate electrodes GE1 and the second gate electrodes GE2 may have different widths. Specifically, the width W9 of each of the first gate electrodes GE1 may be larger than the width W10 of each of the second gate electrodes GE2.
제1 게이트 전극들(GE1)은 제1 단락된 게이트 전극들(sg1)을 포함할 수 있고, 제2 게이트 전극들(GE2)은 제2 단락된 게이트 전극들(sg2)을 포함할 수 있다. 제1 단락된 게이트 전극들(sg1)은 PMOSFET 영역(PR)을 가로지르되 NMOSFET 영역(NR) 상으로 연장되지 못할 수 있다. 제2 단락된 게이트 전극들(sg2)은 NMOSFET 영역(NR)을 가로지르되 PMOSFET 영역(PR) 상으로 연장되지 못할 수 있다. 제1 단락된 게이트 전극들(sg1)과 제2 단락된 게이트 전극들(sg2)은 서로 제1 방향(D1)으로 이격될 수 있다. 적어도 하나의 제1 단락된 게이트 전극들(sg1)은 적어도 하나의 제2 단락된 게이트 전극들(sg2)과 제1 방향(D1)으로 정렬될 수 있다.The first gate electrodes GE1 may comprise first shorted gate electrodes sg1 and the second gate electrodes GE2 may comprise second shorted gate electrodes sg2. The first shorted gate electrodes sg1 may not extend onto the NMOSFET region NR across the PMOSFET region PR. The second shorted gate electrodes sg2 may not extend across the NMOSFET region NR but onto the PMOSFET region PR. The first shorted gate electrodes sg1 and the second shorted gate electrodes sg2 may be spaced apart from each other in the first direction D1. The at least one first shorted gate electrodes sg1 may be aligned with the at least one second shorted gate electrodes sg2 in the first direction D1.
제1 및 제2 게이트 전극들(GE1, GE2)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 절연 패턴들(GI)이 개재될 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2) 각각의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2) 각각의 상면을 덮는 게이트 캐핑 패턴(CP)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 및 제1 및 제2 게이트 전극들(GE1, GE2)을 덮는 제1 및 제2 층간 절연막들(140, 150)이 제공될 수 있다.Gate insulating patterns GI may be interposed between the first and second gate electrodes GE1 and GE2 and the first and second active patterns AP1 and AP2. Gate spacers GS may be provided on both sides of each of the first and second gate electrodes GE1 and GE2. A gate capping pattern CP covering the upper surfaces of the first and second gate electrodes GE1 and GE2 may be provided. The first and second
게이트 절연 패턴(GI)은 제1 및 제2 게이트 전극들(GE1, GE2) 각각의 양 측벽들을 덮도록 수직하게 연장될 수 있다. 따라서, 게이트 절연 패턴들(GI)은 제1 및 제2 게이트 전극들(GE1, GE2)과 게이트 스페이서들(GS) 사이에 개재될 수 있다. The gate insulation pattern GI may extend vertically to cover both side walls of each of the first and second gate electrodes GE1 and GE2. Accordingly, the gate insulating patterns GI may be interposed between the first and second gate electrodes GE1 and GE2 and the gate spacers GS.
제1 및 제2 게이트 전극들(GE1, GE2)은 도핑된 반도체, 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다. 게이트 캐핑 패턴(CP) 및 게이트 스페이서들(GS) 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 제1 및 제2 층간 절연막들(140, 150)은 실리콘 산화막을 포함할 수 있다.The first and second gate electrodes GE1 and GE2 may comprise at least one of a doped semiconductor, a conductive metal nitride (e.g., titanium nitride or tantalum nitride), and a metal (e.g., aluminum, tungsten, etc.) have. The gate insulating pattern GI may include a silicon oxide film, a silicon oxynitride film, or a high dielectric constant film having a dielectric constant higher than that of the silicon oxide film. Wherein the high-k dielectric film is formed of at least one of hafnium oxide, hafnium silicon oxide, lanthanum oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, lithium oxide, And lead zinc niobate. Each of the gate capping pattern CP and the gate spacers GS may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. The first and second
도 23a 및 도 23b를 다시 참조하여, 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)에 대해 보다 상세히 설명한다. 제1 및 제2 게이트 전극들(GE1, GE2) 각각은 순차적으로 적층된 제1 내지 제3 금속 패턴들(GP1, GP2, GP3)을 포함할 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)과 동일하게 제1 내지 제3 금속 패턴들(GP1, GP2, GP3)은 제1 방향(D1)으로 연장될 수 있다. 제1 금속 패턴(GP1)은, 순차적으로 적층된 제1 캐핑 패턴(131), 제2 캐핑 패턴(132) 및 제3 캐핑 패턴(133)을 포함할 수 있다. 23A and 23B, the first gate electrode GE1 and the second gate electrode GE2 will be described in more detail. Each of the first and second gate electrodes GE1 and GE2 may include first through third metal patterns GP1, GP2, and GP3 that are sequentially stacked. The first to third metal patterns GP1, GP2, and GP3 may extend in the first direction D1 in the same manner as the first and second gate electrodes GE1 and GE2. The first metal pattern GP1 may include a
제1 캐핑 패턴(131)은 게이트 절연 패턴(GI)을 직접 덮을 수 있다. 제2 캐핑 패턴(132)은 제1 및 제3 캐핑 패턴들(131, 133) 사이에 개재될 수 있다. 제1 및 제2 캐핑 패턴들(131, 132)은 제1 및 제2 게이트 전극들(GE1, GE2)의 일함수를 조절할 수 있다. 제1 및 제2 캐핑 패턴들(131, 132)은, 제3 캐핑 패턴(133), 제2 금속 패턴(GP2), 및 제3 금속 패턴(GP3)으로부터 게이트 절연 패턴(GI)으로의 금속 물질의 확산을 방지할 수 있다. 제1 및 제2 캐핑 패턴들(131, 132)은 게이트 절연 패턴(GI)으로부터 제3 캐핑 패턴(133), 제2 금속 패턴(GP2), 및 제3 금속 패턴(GP3)으로의 고유전 물질의 확산을 방지할 수 있다. 다시 말하면, 제1 및 제2 캐핑 패턴들(131, 132)은 베리어 막의 역할을 수행할 수 있다. 일 예로, 제1 및 제2 캐핑 패턴들(131, 132)은, 각각 독립적으로, Ti 및 Ta 중 적어도 하나를 포함한 금속 질화물(metal-nitride), 금속 탄화물(metal-carbide), 금속 실리사이드(metal-silicide), 금속 실리콘질화물(metal-silicon-nitride), 및 금속 실리콘탄화물(metal-silicon-carbide) 중 적어도 하나를 포함할 수 있다.The
제3 캐핑 패턴(133)은 일함수가 높은 금속 물질을 포함할 수 있다. 상기 일함수가 높은 금속 물질은 n형의 일함수 금속 또는 p형의 일함수 금속을 포함할 수 있다. 상기 n형의 일함수 금속은 NMOS의 게이트 전극에 주로 사용되는 금속 물질일 수 있고, 상기 p형의 일함수 금속은 PMOS의 게이트 전극에 주로 사용되는 금속 물질일 수 있다. 이때, 일반적으로 상기 p형의 일함수 금속의 일함수는 상기 n형의 일함수 금속의 일함수보다 더 클 수 있다. 일 예로, 제3 캐핑 패턴(133)은 p형의 일함수 금속을 포함할 수 있다. 상기 p형의 일함수 금속은, Ti, Ta, W, Pd, Ru, Ir, Pt, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속, 또는 상기 금속을 함유하는 질화물 또는 탄화물을 포함할 수 있고, 구체적으로, Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN, 또는 MoN을 포함할 수 있다. 제3 캐핑 패턴(133)은 서로 다른 p형의 일함수 금속들로 이루어진 2개 이상의 다중층을 포함할 수 있다.The
제3 캐핑 패턴(133)은, 제1 및 제2 캐핑 패턴들(131, 132)과 제2 금속 패턴(GP2)간의 원자나 이온들의 확산을 방지할 수 있다. 제3 캐핑 패턴(133)은 제1 및 제2 캐핑 패턴들(131, 132)에 의한 제2 금속 패턴(GP2)의 과도한 일함수 상승을 억제할 수 있다.The
제2 금속 패턴(GP2)은 제1 금속 패턴(GP1)의 상면을 직접 덮을 수 있다. 제2 금속 패턴(GP2)은 일함수가 높은 금속 물질을 포함할 수 있으며, 일 예로 n형의 일함수 금속을 포함할 수 있다. 상기 n형의 일함수 금속은, Ti 또는 Ta을 함유한 Al 화합물을 포함할 수 있으며, 구체적으로, TiAlC, TiAlN, TiAlC-N, TiAl, TaAlC, TaAlN, TaAlC-N, 또는 TaAl을 포함할 수 있다. 제2 금속 패턴(GP2)은 서로 다른 n형의 일함수 금속들로 이루어진 2개 이상의 다중층을 포함할 수 있다.The second metal pattern GP2 may directly cover the upper surface of the first metal pattern GP1. The second metal pattern GP2 may include a metal material having a high work function, for example, an n-type work function metal. The n-type work function metal may include an Al compound containing Ti or Ta and may specifically include TiAlC, TiAlN, TiAlC-N, TiAl, TaAlC, TaAlN, TaAlC-N, have. The second metal pattern GP2 may include two or more multiple layers of different n-type work function metals.
제3 금속 패턴(GP3)은 제2 금속 패턴(GP2)의 상면을 직접 덮을 수 있다. 일 예로, 제3 금속 패턴(GP3)은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 중 적어도 하나의 저저항 금속을 포함할 수 있다. 제1 및 제2 금속 패턴들(GP1, GP2)은 제3 금속 패턴(GP3)에 비해 상대적으로 높은 저항을 가질 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)의 저항 증가는 AC 성능(AC performance)의 열화를 초래할 수 있다. 그러나, 상대적으로 저항이 낮은 제3 금속 패턴(GP3)을 통해 제1 및 제2 게이트 전극들(GE1, GE2)의 저항을 낮출 수 있고, 결과적으로 AC 성능이 개선될 수 있다.The third metal pattern GP3 may directly cover the upper surface of the second metal pattern GP2. For example, the third metal pattern GP3 may include at least one low resistance metal such as aluminum (Al), tungsten (W), titanium (Ti), and tantalum (Ta). The first and second metal patterns GP1 and GP2 may have a relatively higher resistance than the third metal pattern GP3. The increase in the resistance of the first and second gate electrodes GE1 and GE2 may lead to deterioration of AC performance. However, the resistance of the first and second gate electrodes GE1 and GE2 can be lowered through the third metal pattern GP3 having a relatively low resistance, and as a result, the AC performance can be improved.
앞서 설명한 바와 같이, 제1 게이트 전극(GE1)의 폭(W9)은 제2 게이트 전극(GE2)의 폭(W10)보다 클 수 있다. 따라서, 제1 게이트 전극(GE1) 내의 제2 금속 패턴(GP2)의 부피 분율은 제2 게이트 전극(GE2) 내의 제2 금속 패턴(GP2)의 부피 분율보다 작을 수 있다. 제1 게이트 전극(GE1)의 제3 금속 패턴(GP3)의 바닥면은 제1 금속 패턴(GP1)의 최상면보다 낮게 위치할 수 있다. 반면, 제2 게이트 전극(GE2)의 제3 금속 패턴(GP3)의 바닥면은 제1 금속 패턴(GP1)의 최상면보다 높게 위치할 수 있다. 다시 말하면, 제1 게이트 전극(GE1)의 제3 금속 패턴(GP3)의 바닥면은 제2 게이트 전극(GE2)의 제3 금속 패턴(GP3)의 바닥면보다 낮게 위치할 수 있다.As described above, the width W9 of the first gate electrode GE1 may be larger than the width W10 of the second gate electrode GE2. Therefore, the volume fraction of the second metal pattern GP2 in the first gate electrode GE1 may be smaller than the volume fraction of the second metal pattern GP2 in the second gate electrode GE2. The bottom surface of the third metal pattern GP3 of the first gate electrode GE1 may be located lower than the top surface of the first metal pattern GP1. On the other hand, the bottom surface of the third metal pattern GP3 of the second gate electrode GE2 may be located higher than the top surface of the first metal pattern GP1. In other words, the bottom surface of the third metal pattern GP3 of the first gate electrode GE1 may be located lower than the bottom surface of the third metal pattern GP3 of the second gate electrode GE2.
도 20, 도 21, 도 22a 내지 도 22e를 다시 참조하면, 제1 활성 패턴들(AP1)은 그들의 상부들에 형성된 제1 리세스 영역들(RS1)을 포함할 수 있다. 제2 활성 패턴들(AP2)은 그들의 상부들에 형성된 제2 리세스 영역들(RS2a, RS2b)을 포함할 수 있다. 제2 리세스 영역들(RS2a, RS2b)은 제2 좁은 리세스 영역들(RS2a) 및 제2 넓은 리세스 영역들(RS2b)을 포함할 수 있다. Referring again to Figs. 20, 21, 22A to 22E, the first active patterns AP1 may include first recessed regions RS1 formed in their upper portions. The second active patterns AP2 may include second recessed regions RS2a, RS2b formed in their upper portions. The second recessed regions RS2a, RS2b may include second narrow recessed regions RS2a and second wide recessed regions RS2b.
제1 리세스 영역들(RS1)의 일부는 제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계에 위치할 수 있다. 제1 리세스 영역들(RS1)의 나머지는 제1 셀 영역(SC1) 내에 위치할 수 있다. 제2 좁은 리세스 영역들(RS2a)은 제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계에 위치할 수 있다. 제2 넓은 리세스 영역들(RS2b)은 제1 셀 영역(SC1) 내에 위치할 수 있다. A portion of the first recessed regions RS1 may be located at the boundary between the first and second cell regions SC1 and SC2. The remainder of the first recessed regions RS1 may be located in the first cell region SC1. The second narrow recess regions RS2a may be located at the boundary between the first and second cell regions SC1 and SC2. The second wide recess regions RS2b may be located in the first cell region SC1.
제1 리세스 영역들(RS1)은 앞서 도 20을 참조하여 설명한 제1 분리 영역(ISY1) 상에 형성될 수 있다. 제2 좁은 리세스 영역들(RS2a)은 앞서 도 20을 참조하여 설명한 제2 분리 영역(ISY2) 상에 형성될 수 있다. 제2 넓은 리세스 영역들(RS2b)은 앞서 도 20을 참조하여 설명한 제1 분리 영역(ISY1) 상에 형성될 수 있다. 제1 리세스 영역들(RS1) 각각의 폭(W1)은 제2 좁은 리세스 영역들(RS2a) 각각의 폭(W2)보다 더 클 수 있다. 제1 리세스 영역들(RS1) 각각의 폭(W1)은 제2 넓은 리세스 영역들(RS2b) 각각의 폭(W1)과 실질적으로 동일할 수 있다.The first recessed regions RS1 may be formed on the first isolation region ISY1 described above with reference to FIG. The second narrow recess regions RS2a may be formed on the second isolation region ISY2 described above with reference to Fig. The second wide recess regions RS2b may be formed on the first isolation region ISY1 described above with reference to FIG. The width W1 of each of the first recessed regions RS1 may be larger than the width W2 of each of the second narrowed recessed regions RS2a. The width W1 of each of the first recessed regions RS1 may be substantially equal to the width W1 of each of the second wide recessed regions RS2b.
앞서 도 20을 참조하여 설명한 제1 분리 영역들(ISY1) 상에 제1 분리 패턴들(DB1)이 제공될 수 있고, 앞서 도 20을 참조하여 설명한 제2 분리 영역(ISY2) 상에 제2 분리 패턴(DB2)이 제공될 수 있다. 제1 및 제2 분리 패턴들(DB1, DB2)은 제1 및 제2 게이트 전극들(GE1, GE2)과 평행하게 제1 방향(D1)으로 연장될 수 있다. 제1 분리 패턴들(DB1)의 확산 방지 부분들은 제1 리세스 영역들(RS1) 및 제2 넓은 리세스 영역들(RS2b)을 채울 수 있다. 제2 분리 패턴(DB2)의 확산 방지 부분들은 제2 좁은 리세스 영역들(RS2a)을 채울 수 있다.The first isolation patterns DB1 may be provided on the first isolation regions ISY1 described with reference to FIG. 20 and the second isolation regions ISY1 may be provided on the second isolation region ISY2 described above with reference to FIG. A pattern (DB2) can be provided. The first and second isolation patterns DB1 and DB2 may extend in the first direction D1 in parallel with the first and second gate electrodes GE1 and GE2. The diffusion preventing portions of the first isolation patterns DB1 may fill the first recessed regions RS1 and the second wide recessed regions RS2b. The diffusion preventing portions of the second separation pattern DB2 can fill the second narrow recess regions RS2a.
제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계 상의 제1 분리 패턴(DB1)은 한 쌍의 제1 단락된 게이트 전극들(sg1) 사이에 위치할 수 있다. 제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계 상의 제2 분리 패턴(DB2)은 한 쌍의 제2 단락된 게이트 전극들(sg2) 사이에 위치할 수 있다. 제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계 상의 제1 분리 패턴(DB1)은 제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계 상의 제2 분리 패턴(DB2)과 제1 방향(D1)으로 정렬될 수 있다. 제1 셀 영역(SC1) 내의 제1 분리 패턴(DB1)은 제1 방향(D1)으로 연장되면서 NMOSFET 영역(NR), 제2 소자 분리막(ST2) 및 PMOSFET 영역(PR)을 가로지를 수 있다.The first isolation pattern DB1 on the boundary between the first and second cell regions SC1 and SC2 may be located between the pair of first shorted gate electrodes sg1. The second isolation pattern DB2 on the boundary between the first and second cell regions SC1 and SC2 may be located between the pair of second shorted gate electrodes sg2. The first separation pattern DB1 on the boundary between the first and second cell areas SC1 and SC2 is separated from the second separation pattern DB2 on the boundary between the first and second cell areas SC1 and SC2 And may be aligned in the first direction D1. The first isolation pattern DB1 in the first cell region SC1 may extend across the NMOSFET region NR, the second isolation film ST2 and the PMOSFET region PR while extending in the first direction D1.
제1 및 제2 셀 영역들(SC1, SC2) 사이의 제1 및 제2 분리 패턴들(DB1, DB2)은 제1 및 제2 셀 영역들(SC1, SC2)간의 캐리어들의 이동을 막을 수 있다. 제1 및 제2 분리 패턴들(DB1, DB2)에 관한 구체적인 설명은, 앞서 도 1, 도 2a, 도 2b, 도 3, 도 16, 및 도 17을 참조하여 설명한 제1 및 제2 분리 패턴들(DB1, DB2)과 유사할 수 있다.The first and second separation patterns DB1 and DB2 between the first and second cell areas SC1 and SC2 can prevent movement of carriers between the first and second cell areas SC1 and SC2 . A detailed description of the first and second separation patterns DB1 and DB2 can be found in the first and second separation patterns DB1 and DB2 described with reference to Figs. 1, 2A, 2B, 3, 16, (DB1, DB2).
제1 및 제2 층간 절연막들(140, 150) 내에 활성 콘택들(AC)이 제공될 수 있다. 활성 콘택들(AC)의 상면들은 제2 층간 절연막(150)의 상면과 실질적으로 공면을 이룰 수 있다. 활성 콘택들(AC)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 배치될 수 있다. 활성 콘택들(AC)은 게이트 전극들(GE) 사이에 배치될 수 있다. 활성 콘택들(AC)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 활성 콘택들(AC) 각각은 소스/드레인 영역들(SD)과 직접 연결될 수 있다. 일 예로, 활성 콘택들(AC)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.Active contacts (AC) may be provided in the first and second interlayer insulating films (140, 150). The upper surfaces of the active contacts AC may be substantially coplanar with the upper surface of the second
도시되진 않았지만, 제1 및 제2 층간 절연막들(140, 150)과 활성 콘택들(AC) 사이에 배리어 패턴들이 개재될 수 있다. 각각의 상기 배리어 패턴들은 활성 콘택(AC)의 상면을 제외한 측벽들 및 바닥면을 직접 덮을 수 있다. 상기 배리어 패턴들은 금속 질화물을 포함할 수 있으며, 일 예로 TiN을 포함할 수 있다.Although not shown, barrier patterns may be interposed between the first and second
본 발명의 실시예들에 따르면, PMOSFET 영역(PR) 상의 셀의 경계에는 상대적으로 넓은 폭을 갖는 제1 분리 패턴(DB1)이 제공될 수 있고, NMOSFET 영역(NR) 상의 셀의 경계에는 상대적으로 좁은 폭을 갖는 제2 분리 패턴(DB2)이 제공될 수 있다. PMOSFET 영역(PR) 상의 PMOS 소자의 전기적 특성과 NMOSFET 영역(NR) 상의 NMOS 소자의 전기적 특성에 차이가 있으므로, 서로 다른 폭을 갖는 분리 패턴들을 이용하여 PMOS 소자와 NMOS 소자 간의 소자 성능의 차이를 줄일 수 있다.According to embodiments of the present invention, a first isolation pattern DB1 having a relatively wide width may be provided at the boundary of the cell on the PMOSFET region PR, and a boundary of the cell on the NMOSFET region NR may be provided relatively A second separation pattern DB2 having a narrow width can be provided. There is a difference between the electrical characteristics of the PMOS element on the PMOSFET region PR and the electrical characteristics of the NMOS element on the NMOSFET region NR so that the difference in element performance between the PMOS element and the NMOS element is reduced using separation patterns having different widths .
도 24, 도 26, 도 28, 및 도 30은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 25a, 도 27a, 도 29a 및 도 31a는 각각 도 24, 도 26, 도 28, 및 도 30의 A-A'선에 따른 단면도들이다. 도 25b, 도 27b, 도 29b 및 도 31b는 각각 도 24, 도 26, 도 28, 및 도 30의 B-B'선에 따른 단면도들이다. 도 27c, 도 29c 및 도 31c는 각각 도 26, 도 28, 및 도 30의 C-C'선에 따른 단면도들이다. 도 29d 및 도 31d는 각각 도 28 및 도 30의 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도1 내지 도 15b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.FIGS. 24, 26, 28, and 30 are plan views illustrating a method of manufacturing a semiconductor device according to embodiments of the present invention. Figs. 25A, 27A, 29A and 31A are sectional views taken along line A-A 'in Figs. 24, 26, 28 and 30, respectively. 25B, FIG. 27B, FIG. 29B, and FIG. 31B are cross-sectional views taken along lines B-B 'in FIGS. 24, 26, 28 and 30, respectively. Figs. 27C, 29C and 31C are cross-sectional views taken along lines C-C 'in Figs. 26, 28, and 30, respectively. 29D and 31D are sectional views taken along a line D-D 'in FIG. 28 and FIG. 30, respectively. In the present embodiment, detailed description of the technical features overlapping with those described with reference to Figs. 1 to 15B will be omitted, and differences will be described in detail.
도 24, 도 25a 및 도 25b를 참조하면, 기판(100)을 패터닝하여 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR) 상에 형성될 수 있고, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR) 상에 형성될 수 있다.Referring to FIGS. 24, 25A and 25B, the first and second active patterns AP1 and AP2 may be formed by patterning the
제1 및 제2 활성 패턴들(AP1, AP2) 사이의 트렌치들을 채우는 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)이 형성될 수 있다. 구체적으로, 상기 트렌치들을 채우는 절연막을 형성하고 상기 절연막을 리세스하여 제1 및 제2 활성 패턴들(AP1, AP2)을 형성할 수 있다.First to third device isolation layers ST1, ST2, and ST3 that fill the trenches between the first and second active patterns AP1 and AP2 may be formed. Specifically, an insulating film filling the trenches may be formed and the insulating film may be recessed to form the first and second active patterns AP1 and AP2.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 제1 및 제2 희생 패턴들(PP1, PP2)이 형성될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2)은 서로 실질적으로 동일한 폭을 갖도록 형성될 수 있다.First and second sacrificial patterns PP1 and PP2 may be formed across the first and second active patterns AP1 and AP2. The first and second sacrificial patterns PP1 and PP2 may be formed in a line shape or a bar shape extending in the first direction D1. The first and second sacrificial patterns PP1 and PP2 may be formed to have substantially the same width as each other.
도 26, 도 27a 및 도 27b를 참조하면, 제1 희생 패턴들(PP1)을 덮는 제1 마스크 패턴(MP1)이 형성될 수 있다. 제1 마스크 패턴(MP1)은 제2 희생 패턴들(PP2)을 노출하는 제1 홀(HO1) 및 제2 홀(HO2)을 포함할 수 있다. 제1 마스크 패턴(MP1)을 식각 마스크로 하여, 노출된 제2 희생 패턴들(PP2)의 일부를 식각할 수 있다. 상기 식각 공정을 통해 제2 희생 패턴들(PP2)의 크기가 줄어들 수 있다. 제2 희생 패턴들(PP2)의 폭은 제1 희생 패턴들(PP1)의 폭보다 작아질 수 있다.Referring to FIGS. 26, 27A and 27B, a first mask pattern MP1 covering the first sacrificial patterns PP1 may be formed. The first mask pattern MP1 may include a first hole HO1 and a second hole HO2 exposing the second sacrificial patterns PP2. A part of the exposed second sacrificial patterns PP2 can be etched using the first mask pattern MP1 as an etching mask. The size of the second sacrificial patterns PP2 may be reduced through the etching process. The width of the second sacrificial patterns PP2 may be smaller than the width of the first sacrificial patterns PP1.
도 28 및 도 29a 내지 도 29c를 참조하면, 제1 및 제2 희생 패턴들(PP1, PP2) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2) 각각의 양 측에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)을 형성하는 것은, 게이트 스페이서들(GS)과 하드 마스크 패턴들(145)을 식각 마스크로 제1 및 제2 활성 패턴들(AP1, AP2)의 상부를 식각하는 것, 및 제1 및 제2 활성 패턴들(AP1, AP2)의 식각된 부분들을 씨드층(seed laye)으로 하여 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하는 것을 포함할 수 있다. 소스/드레인 영역들(SD)이 형성됨에 따라, 한 쌍의 소스/드레인 영역들(SD) 사이에 채널 영역(CH)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.28 and 29A to 29C, a pair of gate spacers GS may be formed on both sidewalls of each of the first and second sacrificial patterns PP1 and PP2. Source / drain regions SD may be formed on both sides of each of the first and second sacrificial patterns PP1 and PP2. The source / drain regions SD are formed by etching the upper portions of the first and second active patterns AP1 and AP2 with the gate spacers GS and
소스/드레인 영역들(SD), 하드 마스크 패턴들(145) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(140)이 형성될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2)의 상면들이 노출될 때까지 제1 층간 절연막(140)을 평탄화할 수 있다. 결과적으로, 제1 층간 절연막(140)의 상면은 제1 및 제2 희생 패턴들(PP1, PP2)의 상면들과 공면을 이룰 수 있다. A first
도 30 및 도 31a 내지 도 31d를 참조하면, 제1 희생 패턴들(PP1)의 일부를 제1 분리 패턴들(DB1)로 교체할 수 있다. 제2 희생 패턴들(PP2)의 일부를 제2 분리 패턴(DB2)으로 교체할 수 있다. 제1 및 제2 분리 패턴들(DB1, DB2)을 형성하는 것은, 앞서 도1 내지 도 15b를 참조하여 설명한 것과 유사할 수 있다.Referring to FIG. 30 and FIGS. 31A to 31D, it is possible to replace a part of the first sacrifice patterns PP1 with the first separation patterns DB1. A part of the second sacrifice patterns PP2 can be replaced with the second separation pattern DB2. Formation of the first and second separation patterns DB1 and DB2 may be similar to that described above with reference to Figs. 1 to 15B.
도 21 및 도 22a 내지 도 22e를 다시 참조하면, 남아 있는 제1 및 제2 희생 패턴들(PP1, PP2)이 제1 및 제2 게이트 전극들(GE1, GE2)로 각각 교체될 수 있다. 구체적으로, 남아 있는 제1 및 제2 희생 패턴들(PP1, PP2)이 선택적으로 제거될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2)이 제거된 빈 공간들에 게이트 절연 패턴들(GI), 제1 및 제2 게이트 전극들(GE1, GE2) 및 게이트 캐핑 패턴들(CP)이 형성될 수 있다.Referring again to FIG. 21 and FIGS. 22A-22E, the remaining first and second sacrificial patterns PP1 and PP2 may be replaced with first and second gate electrodes GE1 and GE2, respectively. Specifically, the remaining first and second sacrificial patterns PP1 and PP2 may be selectively removed. The gate insulating patterns GI, the first and second gate electrodes GE1 and GE2 and the gate capping patterns CP are formed in the empty spaces from which the first and second sacrificial patterns PP1 and PP2 are removed. .
게이트 절연 패턴(GI)은 상기 빈 공간을 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 게이트 절연 패턴(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)은 상기 빈 공간들을 완전히 채우는 게이트 금속막들을 형성하고, 이들을 평탄화함으로써 형성될 수 있다. 후속으로, 제1 및 제2 게이트 전극들(GE1, GE2)의 상부들이 리세스될 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2) 상에 게이트 캐핑 패턴들(CP)이 형성될 수 있다. 게이트 캐핑 패턴들(CP)은 제1 및 제2 게이트 전극들(GE1, GE2)의 리세스된 영역들을 완전히 채우도록 형성될 수 있다.The gate insulation pattern GI may be formed in a conformal manner so as not to completely fill the void space. The gate insulation pattern GI may be formed by an atomic layer deposition (ALD) or a chemical oxide (Chemical Oxidation) process. The first and second gate electrodes GE1 and GE2 may be formed by forming gate metal films that completely fill the void spaces and planarizing them. Subsequently, the upper portions of the first and second gate electrodes GE1 and GE2 may be recessed. Gate capping patterns CP may be formed on the first and second gate electrodes GE1 and GE2. The gate capping patterns CP may be formed to completely fill the recessed regions of the first and second gate electrodes GE1 and GE2.
제1 층간 절연막(140) 및 게이트 캐핑 패턴들(CP) 상에 제2 층간 절연막(150)이 형성될 수 있다. 제2 층간 절연막(150) 및 제1 층간 절연막(140)을 관통하여 소스/드레인 영역들(SD)을 노출하는 콘택 홀들이 형성될 수 있다. 일 예로, 상기 콘택 홀들은 게이트 캐핑 패턴들(CP) 및 게이트 스페이서들(GS)에 의해 자기 정렬되는 자기 정렬 콘택 홀들(self-align contact holes)일 수 있다. 상기 콘택 홀들 내에 소스/드레인 영역들(SD)과 접촉하는 콘택들(AC)이 형성될 수 있다.A second
도 32a 및 도 32b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다. 도 32a는 도 21의 제1 게이트 전극 및 그 아래의 제1 활성 패턴을 제2 방향으로 자른 단면도이고, 도 32b는 도 21의 제1 게이트 전극 및 그 아래의 제1 활성 패턴을 제1 방향으로 자른 단면도이다. 본 실시예에서는, 앞서 도 21 및 도 22a 내지 도 22e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.32A and 32B are cross-sectional views illustrating a semiconductor device according to embodiments of the present invention. FIG. 32A is a cross-sectional view of the first gate electrode of FIG. 21 and the first active pattern beneath the first gate electrode in a second direction, FIG. 32B is a cross-sectional view of the first gate electrode of FIG. Cut section. In the present embodiment, detailed description of technical features overlapping with those described above with reference to FIG. 21 and FIGS. 22A to 22E will be omitted, and differences will be described in detail.
도 21, 도 32a 및 도 32b를 참조하면, 각각의 제1 및 제2 활성 패턴들(AP1, AP2)은 순차적으로 적층된 복수개의 채널 영역들(CH)을 포함할 수 있다. 적층된 채널 영역들(CH)은 수직한 방향(D3)으로 서로 이격될 수 있다. 적층된 채널 영역들(CH)은 적층된 반도체 패턴들일 수 있다. 채널 영역들(CH)은 기판(100)의 반도체 원소와 같거나 다른 반도체 원소를 포함할 수 있다. 일 예로, 채널 영역들(CH)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다.Referring to FIGS. 21, 32A and 32B, each of the first and second active patterns AP1 and AP2 may include a plurality of channel regions CH sequentially stacked. The stacked channel regions CH may be spaced apart from each other in the vertical direction D3. The stacked channel regions CH may be stacked semiconductor patterns. The channel regions CH may comprise semiconductor elements that are the same or different from the semiconductor elements of the
각각의 제1 및 제2 활성 패턴들(AP1, AP2)은 한 쌍의 소스/드레인 영역들(SD)을 더 포함할 수 있다. 적층된 채널 영역들(CH)은 한 쌍의 소스/드레인 영역들(SD) 사이에 개재될 수 있다.Each of the first and second active patterns AP1 and AP2 may further include a pair of source / drain regions SD. The stacked channel regions CH may be interposed between the pair of source / drain regions SD.
적층된 채널 영역들(CH) 사이의 공간들을 제1 및 제2 게이트 전극들(GE1, GE2) 및 게이트 절연 패턴들(GI)이 채울 수 있다. 예를 들어, 적층된 채널 영역들(CH) 사이의 공간들을 제1 게이트 전극(GE1) 및 게이트 절연 패턴(GI)이 채울 수 있다. 게이트 절연 패턴(GI)은 채널 영역들(CH)과 직접 접할 수 있으며, 제1 게이트 전극(GE1)은 게이트 절연 패턴(GI)을 사이에 두고 채널 영역들(CH)과 이격될 수 있다.The spaces between the stacked channel regions CH can be filled with the first and second gate electrodes GE1 and GE2 and the gate insulating patterns GI. For example, the spaces between the stacked channel regions CH may fill the first gate electrode GE1 and the gate insulation pattern GI. The gate insulating pattern GI may directly contact the channel regions CH and the first gate electrode GE1 may be spaced apart from the channel regions CH via the gate insulating pattern GI.
본 실시예에 따른 반도체 소자는 게이트 전극(GE1, GE2)이 채널 영역들(CH) 각각의 외주면을 완전히 둘러싸는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터일 수 있다. 그 외에 본 실시예에 따른 반도체 소자의 구조적 특징들은 앞서 도 21 및 도 22a 내지 도 22e를 참조하여 설명한 반도체 소자와 유사할 수 있다.The semiconductor device according to this embodiment may be a gate-all-around type field effect transistor in which the gate electrodes GE1 and GE2 completely surround the outer peripheral surfaces of the channel regions CH. Other structural features of the semiconductor device according to the present embodiment may be similar to those of the semiconductor device described above with reference to FIG. 21 and FIGS. 22A to 22E.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is to be understood, therefore, that the embodiments described above are in all respects illustrative and not restrictive.
Claims (20)
상기 제1 리세스 영역의 내측벽을 덮는 제1 절연 패턴; 및
상기 제2 리세스 영역의 내측벽을 덮는 제2 절연 패턴을 포함하되,
상기 제1 절연 패턴과 상기 제2 절연 패턴은 동일한 절연 물질을 포함하고,
상기 제1 리세스 영역의 부피에 대한 상기 제1 절연 패턴의 부피의 분율은 상기 제2 리세스 영역의 부피에 대한 상기 제2 절연 패턴의 부피의 분율보다 작은 반도체 소자.
A substrate having a first active pattern and a second active pattern, the first active pattern comprising a first recessed region separating an upper portion thereof into a first portion and a second portion, And a second recessed region for separating into a first portion and a second portion;
A first insulation pattern covering an inner wall of the first recessed region; And
And a second insulation pattern covering the inner wall of the second recess region,
Wherein the first insulating pattern and the second insulating pattern comprise the same insulating material,
Wherein the fraction of the volume of the first insulation pattern with respect to the volume of the first recessed region is smaller than the fraction of the volume of the second insulation pattern with respect to the volume of the second recessed region.
상기 제1 및 제2 활성 패턴들은 일 방향으로 연장되고,
상기 제1 리세스 영역의 상기 일 방향으로의 폭은 상기 제2 리세스 영역의 상기 일 방향으로의 폭보다 큰 반도체 소자.
The method according to claim 1,
Wherein the first and second active patterns extend in one direction,
Wherein a width of the first recess region in the one direction is greater than a width of the second recess region in the one direction.
상기 제1 리세스 영역의 상기 폭은, 상기 제1 리세스 영역의 상부에서 하부로 갈수록 점진적으로 감소되고,
상기 제2 리세스 영역의 상기 폭은, 상기 제2 리세스 영역의 상부에서 하부로 갈수록 점진적으로 감소되는 반도체 소자.
3. The method of claim 2,
The width of the first recessed region gradually decreases from the upper portion of the first recessed region to the lower portion thereof,
Wherein the width of the second recess region is gradually reduced from the upper portion to the lower portion of the second recess region.
상기 기판 상에 제공되어, 상기 제1 및 제2 활성 패턴들을 정의하는 소자 분리막을 더 포함하되,
상기 소자 분리막의 상면은 상기 제1 및 제2 리세스 영역들의 바닥들보다 더 높은 반도체 소자.
The method according to claim 1,
Further comprising a device isolation layer provided on the substrate and defining the first and second active patterns,
Wherein an upper surface of the device isolation film is higher than bottoms of the first and second recess regions.
상기 제1 및 제2 활성 패턴들을 각각 가로지르는 제1 및 제2 게이트 스페이서들을 더 포함하되,
상기 제1 절연 패턴은 상기 제1 게이트 스페이서 상으로 연장되고,
상기 제2 절연 패턴은 상기 제2 게이트 스페이서 상으로 연장되는 반도체 소자.
The method according to claim 1,
Further comprising first and second gate spacers, respectively, crossing the first and second active patterns,
Wherein the first insulating pattern extends over the first gate spacer,
And the second insulation pattern extends on the second gate spacer.
상기 제1 절연 패턴과 상기 제1 게이트 스페이서 사이에 개재된 제1 절연 스페이서; 및
상기 제2 절연 패턴과 상기 제2 게이트 스페이서 사이에 개재된 제2 절연 스페이서를 더 포함하되,
상기 제1 절연 스페이서의 측벽은 상기 제1 리세스 영역의 내측벽과 정렬되고,
상기 제2 절연 스페이서의 측벽은 상기 제2 리세스 영역의 내측벽과 정렬되는 반도체 소자.
The method according to claim 1,
A first insulating spacer interposed between the first insulating pattern and the first gate spacer; And
Further comprising a second insulating spacer interposed between the second insulating pattern and the second gate spacer,
A sidewall of the first insulating spacer is aligned with an inner sidewall of the first recessed region,
And a side wall of the second insulating spacer is aligned with an inner wall of the second recessed region.
상기 기판 상에서 상기 제1 및 제2 활성 패턴들을 덮는 층간 절연막; 및
상기 제1 및 제2 절연 패턴들 상에 각각 제공된 제1 및 제2 상부 절연 패턴들을 더 포함하되,
상기 제1 및 제2 상부 절연 패턴들은 상기 층간 절연막과 동일한 절연 물질을 포함하는 반도체 소자.
The method according to claim 1,
An interlayer insulating film covering the first and second active patterns on the substrate; And
Further comprising first and second upper insulating patterns provided on the first and second insulating patterns, respectively,
Wherein the first and second upper insulating patterns include the same insulating material as the interlayer insulating film.
상기 제1 리세스 영역의 상기 내측벽 상의 상기 제1 절연 패턴의 두께는 상기 제2 리세스 영역의 상기 내측벽 상의 상기 제2 절연 패턴의 두께와 실질적으로 동일한 반도체 소자.
The method according to claim 1,
Wherein a thickness of the first insulation pattern on the inner sidewall of the first recess region is substantially equal to a thickness of the second insulation pattern on the inner sidewall of the second recess region.
상기 제2 리세스 영역의 부피에 대한 상기 제2 절연 패턴의 부피의 분율은 약 100%인 반도체 소자.
The method according to claim 1,
And the fraction of the volume of the second insulation pattern with respect to the volume of the second recess region is about 100%.
상기 제1 절연 패턴은 상기 제1 활성 패턴의 상기 제1 부분과 상기 제2 부분간의 캐리어들의 이동을 막고,
상기 제2 절연 패턴은 상기 제2 활성 패턴의 상기 제1 부분과 상기 제2 부분간의 캐리어들의 이동을 막는 반도체 소자.
The method according to claim 1,
Wherein the first insulating pattern prevents movement of carriers between the first portion and the second portion of the first active pattern,
Wherein the second insulating pattern prevents movement of carriers between the first portion and the second portion of the second active pattern.
상기 제1 리세스 영역의 깊이는 상기 제2 리세스 영역의 깊이보다 더 큰 반도체 소자.
The method according to claim 1,
Wherein a depth of the first recess region is larger than a depth of the second recess region.
상기 제1 활성 패턴을 가로지르는 제1 게이트 전극들;
상기 제2 활성 패턴을 가로지르는 제2 게이트 전극들;
상기 제1 게이트 전극들 사이에 제공되어, 상기 제1 활성 패턴의 상부를 제1 부분 및 제2 부분으로 분리하는 제1 분리 패턴; 및
상기 제2 게이트 전극들 사이에 제공되어, 상기 제2 활성 패턴의 상부를 제1 부분 및 제2 부분으로 분리하는 제2 분리 패턴을 포함하되,
적어도 하나의 상기 제1 게이트 전극들의 폭은 적어도 하나의 상기 제2 게이트 전극들의 폭보다 크고,
상기 제1 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제1 분리 패턴의 폭은, 상기 제2 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제2 분리 패턴의 폭보다 큰 반도체 소자.
A substrate comprising a first active pattern and a second active pattern;
First gate electrodes across the first active pattern;
Second gate electrodes across the second active pattern;
A first isolation pattern provided between the first gate electrodes and dividing an upper portion of the first active pattern into a first portion and a second portion; And
And a second isolation pattern provided between the second gate electrodes, the second isolation pattern separating the upper portion of the second active pattern into a first portion and a second portion,
Wherein the width of the at least one first gate electrodes is greater than the width of at least one of the second gate electrodes,
Wherein a width of the first separation pattern sandwiched between the first and second portions of the first active pattern is greater than a width of the second separation pattern sandwiched between the first and second portions of the second active pattern, Is larger than the width of the semiconductor element.
상기 제1 및 제2 분리 패턴들 각각은 제1 절연 패턴, 및 상기 제1 절연 패턴 상의 제2 절연 패턴을 포함하고,
상기 제1 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제1 분리 패턴의 부피에 대한 상기 제1 절연 패턴의 부피의 분율은 상기 제2 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제2 분리 패턴의 부피에 대한 상기 제1 절연 패턴의 부피의 분율보다 작은 반도체 소자.
13. The method of claim 12,
Wherein each of the first and second separation patterns includes a first insulation pattern and a second insulation pattern on the first insulation pattern,
The fraction of the volume of the first insulation pattern relative to the volume of the first isolation pattern interposed between the first and second portions of the first active pattern is greater than the fraction of the volume of the first and second portions of the second active pattern, Is smaller than a fraction of the volume of the first insulation pattern with respect to a volume of the second separation pattern interposed between the first insulation pattern and the second insulation pattern.
상기 기판 상에 제공되어, 상기 제1 및 제2 활성 패턴들을 정의하는 소자 분리막을 더 포함하되,
상기 소자 분리막의 상면은, 상기 제1 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제1 분리 패턴의 바닥면보다 높고,
상기 소자 분리막의 상면은, 상기 제2 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제2 분리 패턴의 바닥면보다 높은 반도체 소자.
13. The method of claim 12,
Further comprising a device isolation layer provided on the substrate and defining the first and second active patterns,
The upper surface of the device isolation film is higher than the bottom surface of the first isolation pattern sandwiched between the first and second portions of the first active pattern,
Wherein an upper surface of the device isolation film is higher than a bottom surface of the second isolation pattern sandwiched between the first and second portions of the second active pattern.
상기 제1 및 제2 게이트 전극들의 측벽들 및 상기 제1 및 제2 분리 패턴들의 측벽들 상의 게이트 스페이서들을 더 포함하되,
상기 제1 및 제2 분리 패턴들 각각의 상부는 상기 게이트 스페이서들의 상면들을 덮는 반도체 소자.
13. The method of claim 12,
Further comprising gate spacers on sidewalls of the first and second gate electrodes and sidewalls of the first and second isolation patterns,
And an upper portion of each of the first and second isolation patterns covers upper surfaces of the gate spacers.
상기 제1 게이트 전극들은 제1 방향으로 연장되며, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되고,
상기 제2 게이트 전극들은 상기 제1 방향으로 연장되며, 상기 제2 방향으로 서로 이격되고,
상기 제1 분리 패턴은 한 쌍의 상기 제1 게이트 전극들 사이에 위치하고,
상기 제2 분리 패턴은 한 쌍의 상기 제2 게이트 전극들 사이에 위치하며,
상기 제1 및 제2 분리 패턴들은 서로 이격되어 상기 제1 방향으로 정렬되는 반도체 소자.
13. The method of claim 12,
Wherein the first gate electrodes extend in a first direction and are spaced apart from each other in a second direction intersecting the first direction,
The second gate electrodes extending in the first direction and spaced apart from each other in the second direction,
Wherein the first isolation pattern is located between a pair of the first gate electrodes,
The second isolation pattern being located between a pair of the second gate electrodes,
Wherein the first and second separation patterns are spaced apart from each other and aligned in the first direction.
상기 제1 및 제2 활성 패턴들을 가로지르는 제3 분리 패턴을 더 포함하되,
상기 제3 분리 패턴은 상기 제2 활성 패턴의 상기 상부를 제3 부분 및 제4 부분으로 분리하고,
상기 제2 활성 패턴의 상기 제3 및 제4 부분들 사이에 개재된 상기 제3 분리 패턴의 폭은, 상기 제2 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제2 분리 패턴의 상기 폭보다 큰 반도체 소자.
13. The method of claim 12,
Further comprising a third isolation pattern across the first and second active patterns,
The third separation pattern separating the upper portion of the second active pattern into a third portion and a fourth portion,
Wherein a width of the third separation pattern sandwiched between the third and fourth portions of the second active pattern is greater than a width of the second separation pattern sandwiched between the first and second portions of the second active pattern, Is larger than said width of said semiconductor element.
상기 제1 활성 패턴은 PMOSFET의 활성 영역이고,
상기 제2 활성 패턴은 NMOSFET의 활성 영역인 반도체 소자.
13. The method of claim 12,
Wherein the first active pattern is an active region of a PMOSFET,
Wherein the second active pattern is an active region of an NMOSFET.
상기 제1 및 제2 게이트 전극들 각각은 순차적으로 적층된 금속 패턴들을 포함하고,
상기 적어도 하나의 제1 게이트 전극들은, 다른 금속 패턴들의 저항보다 더 낮은 저항을 갖는 제1 금속 패턴을 포함하고,
상기 적어도 하나의 제2 게이트 전극들은, 다른 금속 패턴들의 저항보다 더 낮은 저항을 갖는 제2 금속 패턴을 포함하며,
상기 제1 금속 패턴의 바닥면은 상기 제2 금속 패턴의 바닥면보다 더 낮은 반도체 소자.
13. The method of claim 12,
Wherein each of the first and second gate electrodes includes sequentially stacked metal patterns,
Wherein the at least one first gate electrodes comprise a first metal pattern having a lower resistance than the resistance of the other metal patterns,
Wherein the at least one second gate electrodes comprise a second metal pattern having a resistance lower than the resistance of the other metal patterns,
Wherein the bottom surface of the first metal pattern is lower than the bottom surface of the second metal pattern.
각각의 상기 제1 및 제2 활성 패턴들은 소스/드레인 영역들 및 상기 소스/드레인 영역들 사이에 개재된 채널 영역들을 포함하고,
각각의 상기 제1 및 제2 게이트 전극들은 상기 채널 영역의 상면 및 양 측벽들을 덮는 반도체 소자.13. The method of claim 12,
Each of the first and second active patterns including source / drain regions and channel regions interposed between the source / drain regions,
Wherein each of the first and second gate electrodes covers an upper surface and both sidewalls of the channel region.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007287720A (en) * | 2006-04-12 | 2007-11-01 | Renesas Technology Corp | Semiconductor integrated circuit device |
| KR20130023163A (en) * | 2011-08-25 | 2013-03-07 | 도쿄엘렉트론가부시키가이샤 | Trench filling method and method of manufacturing semiconductor integrated circuit device |
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|---|---|---|---|---|
| KR101083644B1 (en) * | 2008-07-04 | 2011-11-16 | 주식회사 하이닉스반도체 | Semiconductor device and method for manufacturing the same |
| US11037923B2 (en) | 2012-06-29 | 2021-06-15 | Intel Corporation | Through gate fin isolation |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007287720A (en) * | 2006-04-12 | 2007-11-01 | Renesas Technology Corp | Semiconductor integrated circuit device |
| KR20130023163A (en) * | 2011-08-25 | 2013-03-07 | 도쿄엘렉트론가부시키가이샤 | Trench filling method and method of manufacturing semiconductor integrated circuit device |
| KR20160103424A (en) * | 2015-02-24 | 2016-09-01 | 삼성전자주식회사 | Integrated circuit device and method of manufacturing the same |
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