KR20160064892A - 위상 0도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 이산 위상 편이 복조 회로 - Google Patents

위상 0도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 이산 위상 편이 복조 회로 Download PDF

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Abstract

본 발명의 실시예는 저전력용 광대역 비동기식 BPSK 복조 방법과 그 회로의 구성에 관한 것이다. BPSK 복조 회로의 구성에 있어서, 변조된 신호를 차단 주파수가 캐리어 주파수인 1차 고역 필터와 1차 저역 필터로 상측파대와 하측파대로 분리하여 정위상과 부위상으로 디지털화하는데 하측파대 비교기의 디지털 출력을 상측파대 비교기의 디지털 출력과 같은 위상인 2쌍의 신호로 지터를 최소화한 측파대 디지털 분리부; 상측파대 정위상 디지털 신호를 캐리어 주파수의 π/2만큼 지연시킨 신호를 생성하고, 이 지연된 디지털 신호와 하측파대 정위상 디지털 신호의 위상차이를 0o로 정렬시키고 데이터 복조를 위한 검출 클럭으로 사용할 글리치를 포함된 제1 심볼엣지 신호를 생성하는 상측파대 정위상 신호지연 및 위상감지 클럭부; 상측파대 부위상 디지털 신호를 캐리어 주파수의 π/2만큼 지연시킨 신호를 생성하고, 이 지연된 디지털 신호와 하측파대 부위상 디지털 신호의 위상차이를 0o로 정렬시켜 글리치를 포함된 제2 심볼엣지 신호를 생성하는 상측파대 부위상 신호지연 및 위상감지 클럭부; AND 게이트를 통해 글리치 있는 신호들의 글리치를 줄이고, 디글리치 필터를 통해 글리치 없는 심볼엣지 클럭으로 하측파대 정위상 디지털 신호를 동기시켜 디지털 데이터를 복조하는 데이터 복조부; 하측파대 정위상 디지털 신호와 데이터 신호를 이용하여 데이터 클럭을 발생하는 데이터 클럭 복원부를 포함하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로가 제공될 수 있다.

Description

위상 0도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 이산 위상 편이 복조 회로{Low Power Wideband Non-Coherent BPSK Demodulator to Align the Phase of Sideband Differential Output Comparators for Reducing Jitter, using 1st Order Sideband Filters with Phase 0 Degree Alignment}
본 발명의 실시예는 BPSK 변조신호의 상측파대를 통과한 1차 측파대 필터의 출력을 차동출력 비교기로 디지털화 하고, 이를 캐리어 주파수의 π/2만큼 지연시킨 신호와 하측파대를 통과한 1차 측파대 필터의 출력을 차동출력 비교기로 디지털화 한 신호를 위상 0o로 정렬하면서, 글리치가 최소화되게 측파대 차동출력 비교기들의 위상을 맞추는 하측파대 정위상과 상측파대 정위상인 한 쌍의 디지털 신호와 하측파대 부위상과 상측파대 부위상인 또 다른 한 쌍의 디지털 신호를 이용하여 데이터를 복조하는 저전력용 광대역 비동기식 BPSK 복조 방법과 그 회로의 구성에 관한 것이다.
BPSK(Binary Phase Shift Keying, 이산 위상 편이) 신호는 캐리어를 억압한 양측파대 신호로써 캐리어 신호를 자체신호로 추출할 수 없는 문제로 내부 발진기로 캐리어를 만들어 동기화 시키는 동기식 BPSK 복조 방법을 사용한다.
BPSK의 복조는 기본적 방식으로 COSTAS loop가 있는데 회로가 복잡하고 내부 발진기를 포함한 귀환루프를 사용함으로써 전력소모가 많고 전송속도에 한계가 있다. Analog Integrator와 Switched-Capacitor Units을 사용한 비동기식 DPSK 복조 회로는 내부 발진회로와 Analog integrator로 인해 전력소모가 많고 회로가 복잡하며 회로를 포함하는 칩의 면적이 커지며 패킷(Packet)중에 오류 한 개만 생겨도 전체를 버리는 문제가 있다. 또한, 반도체 제조 공정에 따른 CMOS FET의 특성 차이와 비교기 입력 옵셋(Off-set)에 의한 신호 왜곡 문제로 수율(Yield) 감소가 생기고 있다.
BPSK 복조 회로와 관련하여 한국등록특허 제10-0365982호에서는 복조 장치에서의 동기 신호 생성부를 통해 안정적으로 실시하는 변조 및 복조 회로 장치에 대해서 기재하고 있다. PSK 복조 회로와 관련하여 한국등록특허 제10-1326439호에서는 내부 발진기 없이 비동기식으로 실시하는 복조 방법에 대해서 기재하고 있다.
본 발명의 실시예는 기존 BPSK 신호의 복조 방식에 있어서, 전송 속도와 회로의 복잡도, 또한 전력소모에 대한 문제점을 해결하기 위해 1차 측파대 필터들의 위상차이를 0o로 정렬시킴과 동시에 측파대 차동출력 비교기들의 신호 위상을 맞춰 지터를 줄이므로써 회로의 안정성을 높여 집적회로의 수율을 높인 BPSK 복조 회로와 그 방법을 제공하고자 한다.
광대역 디지털 데이터를 전송하며 저전력용인 동시에, 회로가 간단한 비동기식 BPSK 복조 회로와 그 방법을 제공하는데, 측파대 차동출력 비교기들의 출력 듀티사이클이 반도체 제공 공정에 따른 CMOS FET의 특성의 차이와 비교기 입력 옵셋문제로 인해 변화하는데, 지터를 줄여 글리치가 최소화하도록 상측파대 차동출력 비교기와 하측파대 차동출력 비교기의 위상을 맞춘 상보적 회로로 보완하여 회로의 안정성을 높여 수율을 개선하는 회로로 구현하고자 한다.
BPSK 복조 회로의 구성에 있어서, 변조된 신호를 차단 주파수가 캐리어 주파수인 1차 고역 필터와 1차 저역 필터로 상측파대와 하측파대로 분리함과 동시에 측파대 차동출력 비교기들의 위상차이를 π/2로 맞춘 디지털 신호로 상측파대 디지털 신호와 하측파대 디지털 신호가 같은 위상으로 되는 정위상 신호 쌍과 부위상 신호 쌍으로 변환하는 측파대 디지털 분리부; 상측파대 정위상 디지털 신호를 캐리어 주파수의 π/2 만큼 지연시킨 정위상 디지털 신호를 생성하고, 이 지연된 디지털 신호와 하측파대 정위상 디지털 신호의 위상차이를 0o로 정렬시켜 위상 변화에 따라 발생하는 펄스 신호를 이용하여 데이터 검출을 위한 클럭으로 사용되는 글리치를 포함한 제1 심볼엣지 신호를 생성하는 상측파대 정위상 신호지연 및 위상감지 클럭부; 상측파대 부위상 디지털 신호를 캐리어 주파수의 π/2 만큼 지연시킨 부위상 디지털 신호를 생성하고, 이 지연된 디지털 신호와 하측파대 부위상 디지털 신호의 위상차이를 0o로 정렬시켜 위상 변화에 따라 발생하는 펄스 신호를 이용하여 데이터 검출을 위한 클럭으로 사용되는 글리치를 포함한 제2 심볼엣지 신호를 생성하는 상측파대 부위상 신호지연 및 위상감지 클럭부; 하측파대 정위상 디지털 신호를 입력하고 제1 심볼엣지 신호와 제2 심볼엣지 신호를 AND 게이트를 통해 글리치를 줄이고 디글리치 필터를 통해 글리치를 제거한 심볼엣지 신호를 클럭으로 입력한 D 플립플롭을 통해 디지털 데이터를 복조하는 데이터 복조부; 하측파대 디지털 신호와 상기 복조된 디지털 데이터 신호를 이용하여 데이터 클럭을 발생하는 데이터 클럭 복원부를 포함하는 저전력용 광대역 비동기식 위상 편이 복조 회로가 제공될 수 있다.
일측에 있어서, 측파대 디지털 분리부는 BPSK로 변조된 차동 신호에서 하측파대 신호를 억제하는 1차 고역 필터 (1st Order HPF)와 상측파대 신호를 억제하는 1차 저역 필터(1st Order LPF); 및 하측파대와 상측파대를 글리치가 최소화 되는 위상으로 맞추기 위해서 상측파대 정위상과 하측파대 정위상인 한 쌍의 디지털 신호와 상측파대 부위상과 하측파대 부위상인 또 다른 한 쌍의 디지털 신호로 변환하는 차동출력 비교기(Comparator)를 포함할 수 있다.
또 다른 측면에 있어서, 상측파대 정위상 신호지연 및 위상감지 클럭부는 상측파대 정위상 디지털 신호를 기설정된 위상만큼 지연시키는 지연회로를 포함하고, 이 지연된 디지털 신호와 하측파대 정위상 디지털 신호의 위상차이를 0o로 정렬시켜 위상 변화 부분을 감지하는 제1 Exclusive-OR 게이트를 더 포함할 수 있다.
또 다른 측면에 있어서, 상측파대 부위상 신호지연 및 위상감지 클럭부는 상측파대 부위상 디지털 신호를 기설정된 위상만큼 지연시키는 지연회로를 포함하고, 이 지연된 디지털 신호와 하측파대 부위상 디지털 신호의 위상차이를 0o로 정렬시켜 위상 변화 부분을 감지하는 제2 Exclusive-OR 게이트를 더 포함할 수 있다.
또 다른 측면에 있어서, 데이터 복조부는 제1 심볼엣지 신호와 제2 심볼엣지 신호의 지터를 줄인 제3 심볼엣지 신호를 생성하는 AND 게이트를 포함하고, 이 제3 심볼엣지 신호의 글리치를 제거하여 위상감지 클럭인 심볼엣지 신호를 생성하는 디글리치(Deglitch) 필터를 포함하고, D 플립플롭의 데이터 입력에 상기 하측파대 디지털 신호를 입력하고, 클럭에 글리치가 제거된 심볼엣지 신호를 입력함으로써 복조된 디지털 데이터 신호가 생성될 수 있다.
또 다른 측면에 있어서, 데이터 클럭 복원부는 상기 하측파대 디지털 신호와 상기 복조된 디지털 데이터 신호를 Exclusive-NOR를 통해 데이터 클럭 신호을 복원하여 동기화할 수 있다.
BPSK 복조 방법에 있어서, 변조된 차동 신호를 차단 주파수가 캐리어 주파수인 1차 고역 필터와 1차 저역 필터로 상측파대와 하측파대로 분리함과 동시에 글리치가 최소화하도록 측파대 차동출력 비교기들의 위상을 맞추어 상측파대 정위상과 하측파대 정위상인 한 쌍의 디지털 신호와 상측파대 부위상과 하측파대 부위상인 또 다른 한 쌍의 디지털 신호로 변환하는 단계; 상측파대 정위상 신호를 캐리어 주파수의 π/2만큼 지연시킨 디지털 신호를 생성하고, 지연된 상측파대 디지털 신호와 하측파대 정위상 디지털 신호의 위상차이를 0o로 정렬시켜 위상 변화 부분을 감지하는 제1 심볼엣지 신호를 생성하는 단계; 상측파대 부위상 신호를 캐리어 주파수의 π/2만큼 지연시킨 디지털 신호를 생성하고, 지연된 상측파대 디지털 신호와 하측파대 부위상 디지털 신호의 위상차이를 0o로 정렬시켜 위상 변화 부분을 감지하는 제2 심볼엣지 신호를 생성하는 단계; 제1 심볼엣지 신호와 제2 심볼엣지 신호의 글리치를 줄인 제3 심볼엣지 신호를 생성하는 AND 게이트와 이 제3 심볼엣지 신호를 디글리치 필터로 글리치를 제거한 심볼엣지 신호와 하측파대 정위상 디지털 신호를 입력하여 디지털 데이터를 복조하는 단계; 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 Exclusive-NOR(배타적 부정 논리합)를 통해 데이터 클럭을 복원하는 단계를 포함하는 저전력용 광대역 비동기식 위상 편이 복조 방법이 제공될 수 있다.
본 발명의 실시예를 통해서, 광대역 디지털 데이터를 전송하며 저전력용인 동시에, 회로가 간단한 비동기식 BPSK 복조 회로와 그 방법을 제공할 수 있다.
또한, 측파대 차동출력 비교기들의 출력 듀티사이클이 반도체 제공 공정에 따른 CMOS FET의 특성의 차이와 비교기 입력 옵셋문제로 인해 변화하는데, 지터를 줄여 글리치가 최소화하도록 하측파대 차동출력 비교기와 상측파대 차동출력 비교기의 위상을 맞춘 상보적 회로로 보완하여 회로의 안정성을 높여 수율을 높일 수 있다.
더불어, 저전력 소모가 필요한 고속 디지털 통신기기와 모바일 통신기기에도 적용할 수 있는 복조방식을 제공하며, System on Chip(SoC)을 구현하기에 적합하여 편리함과 경제성이 높다.
도 1은 본 발명의 일실시예에 있어서, 저전력용 광대역 비동기식 BPSK 복조 회로 구성을 설명하기 위한 회로도이다.
도 2는 본 발명의 일실시예에 있어서, 램덤 데이터(Random data)를 32MHz 주파수의 캐리어로 BPSK 변조한 송신측의 신호와 수신측의 복조 과정에서 나타나는 신호들, 및 디글리치 회로 입력인 글리치가 작은 위상감지 신호을 도시한 그래프이다.
도 3는 본 발명의 일실시예에 있어서, 도 2 그래프의 신호를 확대한 신호들을 도시한 그래프이다.
도 4는 본 발명의 일실시예에 있어서, 저전력용 광대역 비동기식 BPSK 복조 회로에서 수행되는 복조 방식을 설명하기 위한 흐름도이다.
이하, BPSK 복조 회로의 구성과 복조 방법에 대해서 첨부된 도면을 참조하여 자세히 설명한다.
도 1은 본 발명의 일실시예에 있어서, 저전력용 광대역 비동기식 BPSK 복조 회로의 구성을 설명하기 위한 회로도를 도시한 것이다. 도 1과 같은 회로의 구성에 대해 설명하면, BPSK 회로는 측파대 디지털 분리부(110), 상측파대 정위상 신호지연 및 위상감지 클럭부(120), 상측파대 부위상 신호지연 및 위상감지 클럭부(130), 데이터 복조부(140), 그리고 데이터 클럭 복원부(150)를 포함하여 구성될 수 있다.
먼저, 측파대 디지털 분리부(110)는 복조를 위해 회로에 입력되는 신호, 즉 변조된 신호를 상측파대(USB)와 하측파대(LSB)를 각각 측파대로 분리한 디지털 신호들을 출력한다. 이 측파대의 분리는 차단 주파수가 캐리어 주파수인 1차 필터를 통해 이루어지는데, 상측파대는 1차 고역통과 필터(1st order high-pass filter)로 하측파대는 1차 저역통과 필터(1st order low-pass filter)로 분리될 수 있다.
이중, 1차 필터의 출력으로 나온 상측파대 신호는 하측파대 신호보다 그 위상이 π/2 정도 빨리 나타나는데, 상측파대 신호를 신호 지연부에 연결하여 위상을 다시 π/2 늦추어 상측파대와 하측파대의 위상차이가 0o가 되도록 정렬할 수 있게 하고, 상측파대 차동출력 비교기의 디지털 출력과 하측파대 차동출력 비교기의 디지털 출력이 상측파대 정위상 신호와 하측파대 정위상 신호인 한 쌍의 신호와 상측파대 부위상 신호와 하측파대 부위상 신호인 다른 한 쌍의 신호로 지터를 최소화 함으로써 회로를 안정하게 하여 집적회로의 수율을 높이게 한다.
상측파대 정위상 신호지연 및 위상감지 클럭부(120)는 신호 위상을 지연시키도록 지연(Delay) 회로를 포함할 수 있고, 이 지연 회로를 통과한 지연된 상측파대 정위상 디지털 신호와 하측파대 정위상 디지털 신호의 위상차이를 0o로 정렬시켜 제1 Exclusive-OR로 비교함으로써, 데이터를 검출하기 위한 위상 변화에 따라 발생하는 펄스 신호인 제1 심볼엣지 신호를 지터에 의해 발생한 글리치를 포함해서 생성할 수 있다.
상측파대 부위상 신호지연 및 위상감지 클럭부(130)는 신호 위상을 지연시키도록 지연(Delay) 회로를 포함할 수 있고, 이 지연 회로를 통과한 지연된 상측파대 부위상 디지털 신호와 하측파대 부위상 디지털 신호의 위상차이를 0o로 정렬시켜 제2 Exclusive-OR로 비교함으로써, 데이터를 검출하기 위한 위상 변화에 따라 발생하는 펄스 신호인 제2 심볼엣지 신호를 지터에 의해 발생한 글리치를 포함해서 생성할 수 있다.
상기 Exclusive-OR들을 통해 변조 신호의 위상이 변화한 각각의 시점에서 π/2 이하의 펄스 신호가 발생하는데, 상기 측파대 디지털 분리부의 비교기에서 입력 오프셋과 출력 드라이버의 상승지연(tPLH)와 하강지연(tPHL)의 차이에 의해 생긴 약 π/36 정도의 지터를 비교기 위상을 맞추어 제거 하였으므로, 남은 약 π/36 정도 위상 변화인 지터(Jitter) 때문에 생긴 글리치(Glitch)가 섞인 제1 심볼엣지 신호와 제2 심볼엣지 신호를 생성할 수 있다. 이 제1 심볼엣지 신호와 제2 심볼엣지 신호의 글리치는 겹치는 부분이 적거나 없을 수 있으므로 다음 단계에서 쉽게 제거될 수 있다.
데이터 복조부(140)는 도시한 바와 같이 AND 게이트를 포함하고, 디클리치 필터를 포함하고, D 플립플롭(Flip-Flop)를 더 포함하여 구성될 수 있다.
데이터 복조부에 대해 자세히 설명하면, 분리된 측파대 디지털 신호들을 제1 Exclusive-OR(배타적 논리합)와 제2 Exclusive-OR를 통해 생성된 글리치가 적게 포함된 제1 심볼엣지(Symbol Edge) 신호와 제2 심볼엣지 신호를 AND 게이트를 통해서 글리치를 줄여서 제3 심볼엣지 신호를 생성하고, 이 제3 심볼엣지 신호의 최종적인 글리치를 제거하는 필터, 예컨대 아날로그 방식이나 디지털 방식의 디글리치 필터(Deglitch Filter)가 데이터 복조부에 구성될 수 있다. 그리고, 디글리치 필터를 통과한 심볼엣지 신호는 데이터 복조를 위한 검출 클럭으로 사용될 수 있다.
여기서, D 플립플롭의 데이터(D) 입력에 상기 하측파대 정위상 디지털 신호를 입력하고, 설명한 바와 같이 심볼엣지 신호를 검출 클럭(C)에 입력하게 되면, D 플립플롭을 통해 복조된 디지털 데이터 신호가 생성될 수 있다.
데이터 클럭 복원부(150)는 도시한 바와 같이 Exclusive-NOR(배타적 부정 논리합) 게이트를 포함하여 구성될 수 있다.
여기서, 상기 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호에 대해서 Exclusive-NOR 계산함으로써 데이터 클럭을 복원할 수 있다.
도 2는 본 발명의 일실시예에 있어서, 32Mbps 전송속도의 램덤 데이터(Random data) 신호와 이 램덤 데이터를 32MHz 주파수의 캐리어로 BPSK 변조한 송신측의 신호, 및 수신측의 BPSK 복조 과정에서 나타나는 신호들을 도시한 그래프이다.
그래프에 대해서 위로부터 아래의 방향으로 설명하면, 그래프 (a)는 송신측에서 변조할 램덤 데이터(Random data) 신호의 실시예를 도시한 것이고, 그래프 (b)는 송신측에서 측정되는 위상 편이 변조 신호를 도시한 것이며, 그래프 (c)는 수신측 공진회로를 통과하여 대역이 제한된 BPSK 신호를 도시한 것이다.
또한, 그래프 (d)는 1차 저역통과 필터(1st Order LPF)를 통과한 정위상 신호를 도시한 것이고, 그래프 (e)는 1차 고역통과 필터(1st Order HPF)를 통과한 정위상 신호를 도시한 것이며, 1차 저역통과 필터(1st Order LPF)의 디지털 신호 중에서 정위상 디지털 신호를 그래프 (f)에 도시한 것이며 부위상 디지털 신호를 그래프 (h)에 도시한 것이고, 1차 고역통과 필터(1st Order HPF)의 디지털 신호를 캐리어(Carrier) 주파수의 1/4주기, 즉 π/2 만큼 지연 시킨 신호 중에서 정위상 신호를 그래프 (g)에 도시한 것이며 부위상 신호를 그래프 (i)에 도시한 것이다.
또한, 그래프 (j)는 하측파대 정위상 디지털 신호와 지연된 상측파대 정위상 디지털 신호를 제1 Exclusive-OR로 계산한 작은 글리치(Glitch)가 포함된 제1 심볼엣지 신호를 도시한 것이며 그래프 (k)는 하측파대 부정위상 디지털 신호와 지연된 상측파대 부위상 디지털 신호를 제2 Exclusive-NOR로 계산한 작은 글리치가 포함된 제2 심볼엣지 신호를 도시한 것이고, 그래프 (l)는 AND 게이트로 글리치를 줄인 제3 심볼엣지 신호를 도시한 것이다.
그리고, 그래프 (m)는 디글리치 필터를 통과한 심볼엣지 신호를 나타낸 것이며, 그래프 (n)는 D 플립플롭를 통해서 복조된 데이터 신호를 도시하고, 마지막으로 그래프 (o)는 복원된 데이터 클럭 신호를 도시한 것이다.
도 3는 본 발명의 일실시예에 있어서, 도 2 그래프의 신호를 확대한 신호들을 같은 순서대로 도시한 그래프이다.
도시된 각 신호는 대체적으로 깨끗한 신호로 나타나며, 복조 신호는 명확한 신호로 복조됨을 확인할 수 있다. 이와 같은 기술은 0.18μm 기술로서, 예컨대 1Gbps 이상의 고속동작에도 실현될 수 있으며, 그 이상에서도 동작할 수 있는 복조 방식이다.
도 4은 본 발명의 일실시예에 있어서, 저전력용 광대역 비동기식 BPSK 복조 회로에서 수행되는 복조 방식을 설명하기 위한 흐름도를 도시한 것으로서, 도 1을 통해 설명한 BPSK 복조 회로의 구성을 통해서 각 단계가 수행될 수 있다.
단계(310)에서는 변조된 신호를 상측파대와 하측파대로 분리되어 디지털 신호로 각각 변환 될 수 있으며, 이때 차단 주파수가 캐리어 주파수인 1차 HPF와 1차 LPF로 상측파대와 하측파대로 분리되며 상측파대 차동출력 비교기의 출력과 하측파대 차동출력 비교기의 출력이 상측파대와 하측파대가 정위상 신호인 한 쌍의 디지털 신호와 상측파대와 하측파대가 부위상 신호인 한 쌍의 디지털 신호로 변환될 수 있다.
단계(320)에서는 단계(310)에서 출력된 디지털 신호 중, 상측파대 정위상 신호가 기설정된 만큼 지연될 수 있다. 실시예에 있어서, 이는 상측파대와 하측파대의 위상차이를 0o로 정렬시켜 위상 변화 부분을 찾을 수 있도록 하기 위함이다. 이 지연된 상측파대 정위상 디지털 신호와 단계(310)에서 출력된 신호 중, 하측파대 정위상 디지털 신호의 위상차이를 0o로 정렬시켜 비교함으로써 제1 Exclusive-OR를 통해서 데이터 복조에 사용할 수 있는 글리치가 포함된 제1 심볼엣지 신호가 생성될 수 있다.
단계(330)에서는 단계(310)에서 출력된 디지털 신호 중, 상측파대 부위상 신호가 기설정된 만큼 지연될 수 있다. 실시예에 있어서, 이는 상측파대와 하측파대의 위상차이를 0o로 정렬시켜 위상 변화 부분을 찾을 수 있도록 하기 위함이다. 이 지연된 상측파대 부위상 디지털 신호와 단계(310)에서 출력된 신호 중, 하측파대 부위상 디지털 신호의 위상차이를 0o로 정렬시켜 비교함으로써 제2 Exclusive-OR를 통해서 데이터 복조에 사용할 수 있는 글리치가 포함된 제2 심볼엣지 신호가 생성될 수 있다.
단계(340)에서는 단계(310)에서 출력된 신호중, 하측파대 정위상 디지털 신호를 데이터(D) 입력으로 하고, AND 게이트를 통해 제1 심볼엣지 신호와 제2 심볼엣지 신호의 지터를 줄여 제3 심볼엣지 신호를 생성하고, 이 제3 심볼엣지 신호를 디글리치 필터로 불필요한 글리치를 제거한 심볼엣지 신호를 클럭(C)에 입력한 D 플립플롭(Flip-Flop)를 통해서 디지털 데이터를 복조 시킬 수 있다.
마지막으로 단계(350)에서 단계(310)에서 출력된 신호중, 하측파대 정위상 디지털 신호와 단계(340)의 복조된 디지털 데이터를 Exclusive-NOR 게이트를 통해서 디지털 클럭을 복원할 수 있다.
이와 같은 본 발명의 실시예를 통해서, 광대역 디지털 데이터를 전송하며 저전력용인 동시에, 회로가 간단한 비동기식 BPSK 복조 회로와 그 방법을 제공할 수 있다. 이에 더불어 저전력 소모가 필요한 소자의 디지털 통신에도 사용할 수 있고, 모바일 통신기기에도 적용할 수 있는 복조방식을 제공하며, System on Chip(SoC)을 구현하기에 적합하여 편리함과 경제성이 높다.
실시예에 따른 비동기식의 BPSK 복조 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 데이터 구조, 데이터 파일, 프로그램 명령 등을 조합하여 또는 단독으로 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 플로피 디스크, 하드 디스크 및 자기 테이프와 같은 자기 매체(Magnetic media), DVD, CD-ROM와 같은 광기록 매체(Optical media), 플롭티컬 디스크(Floptical disk)와 같은 자기-광 매체(Magneto-optical media), 및 램(RAM), 롬(ROM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등한 것들에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
110: 측파대 디지털 분리부
120: 상측파대 정위상 신호지연 및 위상감지 클럭부
130: 상측파대 부위상 신호지연 및 위상감지 클럭부
140: 데이터 복조부
150: 데이터 클럭 복원부
310: 측파대 분리 및 디지털화 단계
320: 상측파대 정위상 신호지연 및 위상감지 클럭생성 단계
330: 상측파대 부위상 신호지연 및 위상감지 클럭생성 단계
340: 데이터 복조 단계
350: 데이터 클럭 복원 단계

Claims (6)

  1. 위상 0도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 BPSK 복조 회로 구성에 있어서,
    변조된 신호를 1차 필터들로 상측파대와 하측파대를 분리하여 각각 차동출력 비교기를 통해서 정위상 신호와 부위상 신호를 디지털화하는 측파대 디지털 분리부;
    상기 상측파대 정위상 디지털 신호를 지연시킨 디지털 신호를 생성하고, 이 지연된 디지털 신호와 상기 하측파대 정위상 디지털 신호를 이용하여 데이터 복조를 위한 검출 클럭으로 사용할 글리치를 포함된 제1 심볼엣지 신호를 생성하는 상측파대 정위상 신호지연 및 위상감지 클럭부;
    상기 상측파대 부위상 디지털 신호를 지연시킨 디지털 신호를 생성하고, 이 지연된 디지털 신호와 상기 하측파대 부위상 디지털 신호를 이용하여 데이터 복조를 위한 검출 클럭으로 사용할 글리치를 포함된 제2 심볼엣지 신호를 생성하는 상측파대 부위상 신호지연 및 위상감지 클럭부;
    상기 제1 심볼엣지 신호와 상기 제2 심볼엣지 신호가 겹치게 하여 글리치를 줄인 제3 심볼엣지 신호에 남은 글리치를 더 제거한 심볼엣지 신호와 상기 하측파대 정위상 디지털 신호를 이용하여 데이터 복조하는 데이터 복조부; 및
    상기 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 이용하여 데이터 클럭을 복원하는 데이터 클럭 복원부
    를 포함하고,
    상기 측파대 디지털 분리부는,
    상기 변조된 차동 신호를 하측파대로 분리하는 차단 주파수가 캐리어 주파수인 1차 저역통과 필터(1st Order LPF);
    상기 1차 LPF로 분리된 하측파대 신호를 정위상과 부위상의 디지털 신호로 변환하는 제1 차동출력 비교기(Differential Output Comparator);
    상기 변조된 차동 신호를 상측파대로 분리하는 차단 주파수가 캐리어 주파수인 1차 고역통과 필터(1st Order HPF); 및
    상기 1차 HPF로 분리된 상측파대 신호를 정위상과 부위상의 디지털 신호로 변환하는 제2 차동출력 비교기(Differential Output Comparator)
    를 포함하고,
    상기 상측파대 정위상 신호지연 및 위상감지 클럭부는,
    상기 상측파대 정위상 디지털 신호를 기설정된 위상만큼 지연시키는 지연회로; 및
    상기 지연회로를 통해 지연된 상측파대 정위상 디지털 신호와 상기 하측파대 정위상 디지털 신호를 비교하는 제1 Exclusive-OR 게이트
    를 포함하고,
    상기 상측파대 부위상 신호지연 및 위상감지 클럭부는,
    상기 상측파대 부위상 디지털 신호를 기설정된 위상만큼 지연시키는 지연회로; 및
    상기 지연회로를 통해 지연된 상측파대 부위상 디지털 신호와 상기 하측파대 부위상 디지털 신호를 비교하는 제2 Exclusive-OR 게이트
    를 포함하고,
    상기 데이터 복조부는,
    상기 제1 심볼엣지 신호와 상기 제2 심볼엣지 신호가 겹치는 부분인 상기 제3 심볼엣지 신호를 생성하는 AND 게이트;
    상기 글리치 제거회로, 즉 글리치를 제거하는 아날로그 또는 디지털 방식의 디글리치 필터(Deglitch Filter); 및
    상기 디글리치 필터를 통해 글리치가 제거된 심볼엣지 신호를 클럭으로 하고 상기 하측파대 정위상 디지털 신호를 D 입력으로 하는 D 플립플롭(D Flip-Flop)
    를 포함하고,
    상기 데이터 클럭 복원부는,
    상기 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 비교하는 Exclusive-NOR 게이트
    를 포함하고,
    상기 1차 HPF로 분리된 상측파대 신호가 상기 1차 LPF로 분리된 하측파대 신호보다 π/2만큼 빨라 지는데, 지연회로로 π/2만큼 다시 늦게 하여 0o의 위상차가 나게 한 상기 제1 Exclusive-OR 게이트에서 상기 제1 심볼엣지를, 상기 제2 Exclusive-OR 게이트에서 상기 제2 심볼엣지 신호를 안정적으로 생성되게 함으로써 데이터 복조를 저전력용 비동기식으로 용이하게 하며,
    상기 상측파대 디지털 신호와 상기 하측파대 디지털 신호의 위상이 같은 위상이 되게 함으로써, 심볼엣지와 심볼엣지 사이에서 두 디지털 신호의 위상을 같게 하여 비교함으로써 지터를 줄여 글리치를 줄이며,
    상기 지연된 상측파대 정위상 디지털 신호와 상기 하측파대 정위상 디지털 신호를 이용하여 생성된 상기 제1 심볼엣지 신호와, 상기 지연된 상측파대 부위상 디지털 신호와 상기 하측파대 부위상 디지털 신호를 이용하여 생성된 상기 제2 심볼엣지 신호의 겹치는 부분인 상기 제3 심볼엣지 신호를 생성함으로써 글리치를 더 줄이는 동시에, 반도체 제공 공정에 따른 CMOS FET의 특성의 차이와 비교기 입력 옵셋문제로 인해 변하는 것을 상보적 회로로 보완하여 회로의 안정성을 높여 수율을 향상 시키는 것
    을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로.
  2. 제1항에 있어서,
    상기 측파대 디지털 분리부는 상측파대를 억제하는 1차 LPF; 하측파대를 억제하는 1차 HPF; 및 각각 분리된 측파대를 디지털화 하는 각각의 차동출력 비교기들을 포함하며,
    캐리어 주파수가 차단 주파수인 상기 1차 LPF의 출력으로 상기 변조된 BPSK 신호보다 π/4만큼 늦어지는 하측파대 신호를 생성하고,
    캐리어 주파수가 차단 주파수인 상기 1차 HPF의 출력으로 상기 변조된 BPSK 신호보다 π/4만큼 빨라지는 상측파대 신호를 생성하고,
    상기 1차 LPF 출력 신호와 상기 1차 HPF 출력 신호의 위상차이는 캐리어 주파수를 중심으로 하측파대부터 상측파대까지 π/2로 일정하게 되어 상기 변조된 BPSK 신호의 위상변환 시점을 안정적으로 찾게 하며,
    상기 하측파대 신호를 상기 제1 차동출력 비교기로 디지털화한 하측파대 디지털 신호와 상기 상측파대 신호를 상기 제2 차동출력 비교기로 디지털화한 상측파대 디지털 신호의 위상이 같은 위상이 되게 하여, 상기 하측파대 디지털 신호와 상기 지연된 상측파대 디지털 신호를 비교할 때 글리치가 최소화 되게 하는 것
    을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로.
  3. 제1항에 있어서,
    상기 상측파대 정위상 신호지연 및 위상감지 클럭부와 상기 상측파대 부위상 신호지연 및 위상감지 클럭부는 지연회로와 배타적 논리합(Exclusive-OR) 게이트를 포함하여 구성되며,
    상기 지연회로를 통해 상측파대 디지털 신호를 기설정된 캐리어 주파수의 π/2 위상만큼 지연시킨 디지털 신호를 생성하며,
    상기 지연된 상측파대 디지털 신호와 상기 하측파대 디지털 신호들의 위상차이를 0o로 정렬한 2쌍의 동위상 신호들을 이용하여 BPSK 변조 신호의 위상 변화를 찾는 데이터 복조를 위한 검출 클럭으로 사용할 글리치가 포함된 제1 심볼엣지 신호와 제2 심볼엣지 신호를 생성하는 것
    을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로.
  4. 제1항에 있어서,
    상기 데이터 복조부는 AND 게이트와 글리치 제거회로와 D 플립플롭을 포함하며,
    상기 AND 게이트를 통해 제1 심볼엣지 신호와 상기 제2 심볼엣지 신호가 겹치는 신호인 글리치가 적은 제3 심볼엣지 신호를 생성하여,
    상기 글리치 제거회로, 즉 디글리치 필터를 통해 상기 제3 심볼엣지 신호의 글리치를 제거하여 글리치가 없어진 심볼엣지 신호를 생성하며,
    상기 하측파대 정위상 디지털 신호를 데이터(D) 입력으로 하고, 상기 글리치가 없어진 심볼엣지 신호를 클럭(C)에 입력한 D 플립플롭(Flip-Flop)를 통해서 디지털 데이터를 복조하는 것
    을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로.
  5. 제1항에 있어서,
    상기 데이터 클럭 복원부는 배타적 부정 논리합(Exclusive-NOR) 게이트를 포함하며,
    상기 Exclusive-NOR 게이트의 입력으로 상기 하측파대 정위상 디지털 신호와 상기 복조된 디지털 데이터 신호를 사용하며,
    상기 Exclusive-NOR 게이트의 출력을 통해 데이터 클럭 신호를 복원 하는 것
    을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로.
  6. 위상 0도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 BPSK 복조 방법에 있어서,
    변조된 차동 신호를 1차 필터들과 차동출력 비교기들로 상측파대와 하측파대의 정위상 및 부위상 디지털 신호들을 생성하는 측파대 분리 및 디지털화하는 단계;
    상기 상측파대 정위상 디지털 신호를 지연시킨 신호를 생성하고, 이 지연된 신호와 상기 하측파대 정위상 디지털 신호를 이용하여 데이터 복조를 위한 검출 클럭으로 사용되는 글리치가 포함된 제1 심볼엣지 신호를 생성하는 단계;
    상기 상측파대 부위상 디지털 신호를 지연시킨 신호를 생성하고, 이 지연된 신호와 상기 하측파대 부위상 디지털 신호를 이용하여 데이터 복조를 위한 검출 클럭으로 사용되는 글리치가 포함된 제2 심볼엣지 신호를 생성하는 단계;
    상기 제1 심볼엣지 신호와 제2 심볼엣지 신호를 이용하여 글리치를 줄인 제3 심볼엣지 신호를 생성하고, 글리치 제거회로를 통해 제3 심볼엣지 신호의 글리치를 없앤 심볼엣지 신호와 상기 하측파대 정위상 디지털 신호를 이용하여 데이터 복조하는 단계; 및
    상기 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 이용하여 데이터 클럭을 복원하는 단계
    를 포함하고,
    상기 측파대 분리 및 디지털화하는 단계는,
    상기 변조된 차동 신호를 차단 주파수가 캐리어 주파수인 1차 저역 통과 필터(1st Order LPF)에 의해 하측파대로 분리하는 단계;
    상기 1차 LPF로 분리된 하측파대 신호를 제1 차동출력 비교기(Comparator)에 의해 디지털 신호로 변환하는 단계;
    상기 변조된 차동 신호를 차단 주파수가 캐리어 주파수인 1차 고역 통과 필터(1st Order HPF)에 의해 상측파대로 분리하는 단계; 및
    상기 1차 HPF로 분리된 상측파대 신호를 제2 차동출력 비교기(Comparator)에 의해 디지털 신호로 변환하는 단계
    를 포함하고,
    상기 상측파대 정위상 신호지연 및 위상감지 클럭 생성하는 단계는,
    상기 제2 차동출력 비교기의 정위상 출력단과 연결된 지연 회로에 의해 상측파대 정위상 디지털 신호를 기설정된 위상만큼 지연시키는 단계; 및
    상기 제1 Exclusive-OR 게이트에 의해 상기 하측파대 정위상 디지털 신호와 상기 지연된 상측파대 정위상 디지털 신호를 비교하는 단계
    를 포함하고,
    상기 상측파대 부위상 신호지연 및 위상감지 클럭 생성하는 단계는,
    상기 제2 차동출력 비교기의 부위상 출력단과 연결된 지연 회로에 의해 상측파대 부위상 디지털 신호를 기설정된 위상만큼 지연시키는 단계; 및
    상기 제2 Exclusive-OR 게이트에 의해 상기 하측파대 부위상 디지털 신호와 상기 지연된 상측파대 부위상 디지털 신호를 비교하는 단계
    를 포함하고,
    상기 데이터 복조하는 단계는,
    상기 AND 게이트에 의해 상기 제1 심볼엣지 신호와 제2 심볼엣지 신호의 겹치는 부분인 글리치가 적은 제3 심볼엣지 신호를 생성하는 단계;
    상기 글리치 제거회로, 즉 아날로그 또는 디지털 방식의 디글리치 필터(Deglitch Filter)에 의해 상기 제3 심볼엣지 신호의 글리치를 제거한 심볼엣지 신호를 생성하는 단계; 및
    상기 D 플립플롭에 의해 상기 글리치가 없어진 심볼엣지 신호를 클럭으로 하고 상기 하측파대 정위상 디지털 신호를 D 입력으로 하여 데이터 복조하는 단계
    를 포함하고,
    상기 데이터 클럭을 복원하는 단계는,
    상기 Exclusive-NOR 게이트에 의해 상기 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 비교하여 데이터 클럭을 복원하는 단계
    를 포함하고,
    상기 1차 HPF로 분리된 상측파대 신호가 상기 1차 LPF로 분리된 하측파대 신호보다 π/2만큼 빨라 지는데, 지연회로로 π/2만큼 다시 늦게 하여 0o의 위상차가 나게 하여 상기 제1 Exclusive-OR 게이트에서 상기 제1 심볼엣지를, 상기 제2 Exclusive-OR 게이트에서 상기 제2 심볼엣지 신호를 안정적으로 생성되게 함으로써 데이터 복조를 저전력용 비동기식으로 용이하게 하며,
    상기 상측파대 디지털 신호와 상기 하측파대 디지털 신호가 같은 위상이 되게 함으로써, 심볼엣지와 심볼엣지 사이에서 두 디지털 신호의 위상을 같게 하여 비교함으로써 지터를 줄여 글리치를 줄이며,
    상기 지연된 상측파대 정위상 디지털 신호와 상기 하측파대 정위상 디지털 신호를 이용하여 생성된 상기 제1 심볼엣지 신호와, 상기 지연된 상측파대 부위상 디지털 신호와 상기 하측파대 부위상 디지털 신호를 이용하여 생성된 상기 제2 심볼엣지 신호의 겹치는 부분인 상기 제3 심볼엣지 신호를 생성함으로써 글리치를 더 줄이는 동시에, 반도체 제공 공정에 따른 CMOS FET의 특성의 차이와 비교기 입력 옵셋문제로 인해 변하는 것을 상보적 회로로 보완하여 회로의 안정성을 높여 수율을 향상 시키는 것
    을 특징으로 하는 저전력용 광대역 비동기식 이산 위상 편이 복조 방법.
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