KR20160053176A - 표시장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 표시장치는 제1 픽셀부 및 제2 픽셀부를 포함한다. 제1 픽셀부는 제1 데이터 라인과 게이트 라인의 교차부에 형성된 제1 박막트랜지스터와, 상기 제1 박막트랜지스터에 연결된 제1 화소 전극을 포함한다. 제2 픽셀부는 제2 데이터 라인과 상기 게이트 라인의 교차부에 형성된 제2 박막트랜지스터와, 상기 제2 박막트랜지스터에 연결된 제2 화소 전극을 포함한다. 제1 데이터 라인은 제1 픽셀부와 제2 픽셀부 사이에 위치하고, 제1 박막트랜지스터와 제1 화소 전극이 컨택하는 제1 비어홀은 제1 데이터 라인과 제2 데이터 라인 사이에 위치한다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 개구율을 향상시킬 수 있는 표시장치에 관한 것이다.
일반적으로, 액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 구동된다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD 이하, 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다. 상기 액정표시장치는 공통 전극이 형성된 컬러필터 기판과 화소 전극이 형성된 어레이 기판과, 상기 두 기판 사이에 개재된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통 전극과 화소 전극이 상하로 걸리는 전기장에 의해 액정을 구동하는 방식으로 투과율과 개구율 등의 특성이 우수하다. 그러나, 상하로 걸리는 전기장에 의한 액정구동은 시야각 특성이 우수하지 못한 단점을 가지고 있다. 따라서, 상기의 단점을 극복하기 위해 시야각 특성이 우수한 횡전계형 액정표시장치가 제안되었다. 횡전계형 액정표시장치는 화소 전극과 공통 전극 간의 수평 전계를 이용해 액정을 구동함으로써, 시야각이 향상되는 이점이 있다.
최근에는 표시장치의 해상도가 높아져 PPI(Pixel Per Inch)가 증가함에 따라 화소의 피치(Pitch)가 감소되고 있는 추세이다. 화소의 피치가 감소됨에 따라 표시장치의 개구율이 저하되어 화질에 영향을 미치게 된다. 따라서, 고해상도의 표시장치의 개구율을 향상시키기 위한 연구가 계속되고 있다.
본 발명은 개구율을 향상시킬 수 있는 표시장치를 제공한다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 제1 픽셀부 및 제2 픽셀부를 포함한다. 제1 픽셀부는 제1 데이터 라인과 게이트 라인의 교차부에 형성된 제1 박막트랜지스터와, 상기 제1 박막트랜지스터에 연결된 제1 화소 전극을 포함한다. 제2 픽셀부는 제2 데이터 라인과 상기 게이트 라인의 교차부에 형성된 제2 박막트랜지스터와, 상기 제2 박막트랜지스터에 연결된 제2 화소 전극을 포함한다. 제1 데이터 라인은 제1 픽셀부와 제2 픽셀부 사이에 위치하고, 제1 박막트랜지스터와 제1 화소 전극이 컨택하는 제1 비어홀은 제1 데이터 라인과 제2 데이터 라인 사이에 위치한다.
제2 박막트랜지스터와 제2 화소 전극이 컨택하는 제2 비어홀은 제1 데이터 라인과 제2 데이터 라인 사이에 위치한다.
제1 비어홀 및 제2 비어홀은 게이트 라인과 중첩된다.
제1 데이터 라인은 직선이고, 제2 데이터 라인은 제2 박막트랜지스터와 인접한 영역에서 굴곡된다.
제1 박막트랜지스터의 드레인 전극과 제2 박막트랜지스터의 드레인 전극은 제1 데이터 라인과 제2 데이터 라인 사이에 위치한다.
제2 데이터 라인과 인접한 제3 화소를 더 포함하며, 제3 화소는 제3 데이터 라인과 게이트 라인의 교차부에 형성된 제3 박막트랜지스터와, 제3 박막트랜지스터에 연결된 제3 화소 전극을 포함하고,
제3 데이터 라인과 인접한 제4 화소를 더 포함하며, 제4 화소는 제4 데이터 라인과 게이트 라인의 교차부에 형성된 제4 박막트랜지스터와, 제4 박막트랜지스터에 연결된 제4 화소 전극을 포함한다.
제3 박막트랜지스터와 제3 화소 전극이 컨택하는 제3 비어홀은 제2 데이터 라인과 제3 데이터 라인 사이에 위치하고, 제4 박막트랜지스터와 제4 화소 전극이 컨택하는 제4 비어홀은 제3 데이터 라인과 제4 데이터 라인 사이에 위치한다.
제3 데이터 라인은 제3 박막트랜지스터와 인접한 영역에서 굴곡되고, 제4 데이터 라인은 직선이다.
제1 내지 제4 픽셀부는 하나의 단위 화소를 구성하며, 단위 화소는 기판 상에 규칙적으로 배열된다.
단위 화소는 적어도 R, G, B 화소를 포함하며, 단위 화소 중 제1 픽셀부는 R, G, B 화소 중 어느 하나이다.
서로 인접한 단위 화소들 중에서 각 단위 화소의 제1 픽셀부는 서로 다른 색을 나타낸다.
서로 인접한 단위 화소들 중에서 각 단위 화소의 제1 픽셀부들은 데이터 라인과 나란한 방향에 위치하지 않는다.
본 발명의 일 실시예에 따른 표시장치는 단위 픽셀을 구성하는 제1 내지 제4 픽셀부에서 제2 및 제3 픽셀부의 데이터 라인을 제4 픽셀부로 돌출시켜 제1 픽셀부의 박막트랜지스터와 비어홀을 제2 픽셀부에 형성시킴으로써, 제1 픽셀부의 개구율을 향상시킬 수 있다. 이에 따라, 표시장치의 개구율이 향상되어 표시품질을 향상시킬 수 있는 이점이 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 나타낸 블록도.
도 2는 표시장치의 화소를 나타낸 회로도.
도 3은 본 발명의 일 실시예에 따른 표시장치의 단위 화소를 나타낸 평면도.
도 4 및 도 5는 본 발명의 일 실시예에 따른 표시장치의 복수의 단위 화소들을 나타낸 평면도.
도 6은 도 3의 I-I'에 따라 절취한 단면도.
도 7은 종래 표시장치의 단위 픽셀과 본 발명의 표시장치의 단위 픽셀을 나타낸 평면도.
이하, 첨부 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 나타낸 블록도이고 도 2는 표시장치의 화소를 나타낸 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시장치는 표시패널(100), 데이터 구동회로(102), 게이트 구동회로(103), 및 타이밍 콘트롤러(101)를 구비한다. 액정표시패널의 아래에는 액정표시패널에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
표시패널(100)은 액정층을 사이에 두고 대향하는 박막트랜지스터 어레이 기판(또는 제1 기판)과 컬러필터 어레이 기판(또는 제2 기판)을 포함한다. 액정표시패널(100)에는 비디오 데이터를 표시하기 위한 화소 어레이가 형성된다. 화소 어레이는 데이터 라인들과 게이트 라인들의 교차 구조에 의해 매트릭스 형태로 배열되는 픽셀들을 포함하여 비디오 데이터를 표시한다. 픽셀들은 R 픽셀, G 픽셀, 및 B 픽셀일 수 있다. 이웃하는 픽셀들은 동일한 데이터 라인을 공유한다. 픽셀들의 액정셀들은 화소 전극에 인가되는 데이터 전압과 공통 전극에 인가되는 공통 전압의 전계차에 의해 빛의 투과양을 조정함으로써 비디오 데이터의 화상을 표시한다. 공통 전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 컬러필터 어레이 기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소 전극과 함께 박막트랜지스터 어레이 기판 상에 형성된다.
박막트랜지스터 어레이 기판에는 데이터 라인들, 게이트 라인들, 박막트랜지스터들, 박막트랜지스터들에 1:1로 접속된 화소 전극들, 화소 전극들에 1:1로 접속된 도시하지 않은 스토리지 캐패시터(Storage Capacitor, Cst) 등을 포함한다. 표시패널(100)의 컬러필터 어레이 기판 상에는 블랙매트릭스와 컬러필터가 형성된다. 본 실시예에서는 박막트랜지스터 어레이 기판에 공통 전극이 형성된다. 표시패널(100)의 컬러필터 어레이 기판과 TFT 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.
본 발명에서 적용 가능한 액정표시패널(100)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.
데이터 구동회로(102)는 다수의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들의 출력 채널들은 화소 어레이의 데이터 라인들에 1:1로 접속된다. 소스 드라이브 IC들 각각은 타이밍 콘트롤러(101)로부터 디지털 비디오 데이터를 입력받는다. 소스 드라이브 IC들은 타이밍 콘트롤러(101)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터를 정극성/부극성 데이터전압으로 변환하여 출력채널들을 통해 화소 어레이의 데이터 라인들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러(101)의 제어 하에 이웃한 데이터 라인들에 서로 상반된 극성의 데이터 전압들을 공급하고, 각각의 데이터 라인들에 공급되는 데이터 전압의 극성을 1 프레임기간 동안 동일하게 유지한 후, 다음 프레임기간에 데이터 전압의 극성을 반전시킨다. 따라서, 소스 드라이브 IC들은 컬럼 인버젼 방식과 실질적으로 동일하게 데이터 전압들의 극성을 1 프레임기간 동안 동일하게 유지하고, 1 프레임기간 주기로 데이터 전압의 극성을 반전시킨다.
게이트 구동회로(103)는 타이밍 콘트롤러(101)로부터의 게이트 타이밍 제어신호에 응답하여 화소 어레이의 게이트 라인들에 게이트펄스를 순차적으로 공급한다. 타이밍 콘트롤러(101)는 외부의 시스템 보드(104)로부터 입력되는 디지털 비디오 데이터를 데이터 구동회로(102)의 소스 드라이브 IC들에 공급한다. 그리고 타이밍 콘트롤러(101)는 데이터 구동회로(102)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호와 게이트 구동회로(103)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다.
도 2를 참조하면, 본 발명의 표시장치는, 디지털 비디오 데이터를 감마기준 전압을 기준으로 아날로그 데이터 전압으로 변환하여 데이터 라인(DL)에 공급함과 동시에 스캔펄스를 게이트 라인(GL)에 공급하여, 데이터 전압을 액정셀(Clc)에 충전시킨다. 이를 위해, 박막트랜지스터의 게이트 전극은 게이트 라인(GL)에 접속되고, 소스 전극은 데이터 라인(DL)에 접속되며, 그리고 박막트랜지스터의 드레인 전극은 액정셀(Clc)의 화소 전극과 스토리지 캐패시터(Cst1)의 일측 전극에 접속된다. 액정셀(Clc)의 공통 전극에는 공통전압(Vcom)이 공급된다. 스토리지 캐패시터(Cst1)는 박막트랜지스터가 턴-온될 때 데이터 라인(DL)으로부터 인가되는 데이터 전압을 충전하여 액정셀(Clc)의 전압을 일정하게 유지하는 역할을 한다. 스캔펄스가 게이트라인(GL)에 인가되면 TFT는 턴-온(Turn-on)되어 소스 전극과 드레인 전극 사이의 채널을 형성하여 데이터 라인(DL) 상의 전압을 액정셀(Clc)의 화소 전극에 공급한다. 이때 액정셀(Clc)의 액정분자들은 화소 전극과 공통 전극 사이의 전계에 의하여 배열이 바뀌면서 입사광을 가변하게 된다. 이와 같은 원래로 본 발명의 표시장치가 작동된다.
위에서 본 발명의 일 실시예에 따른 표시장치의 개략적인 구성을 설명하였다. 하기에서는 표시장치의 표시패널의 화소 어레이 구조에 대해 자세히 살펴보기로 한다. 또한, 도 1과 2와는 다른 도면부호를 붙여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 표시장치의 단위 화소를 나타낸 평면도이고, 도 4 및 도 5는 본 발명의 일 실시예에 따른 표시장치의 복수의 단위 화소들을 나타낸 평면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 표시장치(100)는 복수의 픽셀부(P1, P2, P3, P4)들이 배열되어 하나의 단위 픽셀을 구성한다. 복수의 픽셀부들은 각각 제1 픽셀부(P1), 제2 픽셀부(P2), 제3 픽셀부(P3) 및 제4 픽셀부(P4)로 이루어진다. 각각의 제1 픽셀부(P1), 제2 픽셀부(P2), 제3 픽셀부(P3) 및 제4 픽셀부(P4)는 수평 방향으로 연장된 게이트 라인(GL)과 게이트 라인(GL)에 교차하는 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3) 및 제4 데이터 라인(DL4)에 의해 구획된다. 본 발명의 실시예에서는 제1 내지 제4 픽셀부(P1, P2, P3, P4)들이 하나의 단위 픽셀로 구성되는 것을 개시하지만, 이에 한정되지 않으며 단위 픽셀은 3개 또는 5개 이상의 픽셀부들로 구성될 수도 있다.
본 발명의 제1 픽셀부(P1)는 게이트 라인(GL)과 제1 데이터 라인(DL1)의 교차에 의해 구획된다. 제1 픽셀부(P1)는 게이트 라인(GL)과 제1 데이터 라인(DL1)의 교차부에 제1 박막트랜지스터(TR1)를 구비하고, 제1 박막트랜지스터(TR1)와 연결된 제1 화소 전극(PXL1)을 구비한다. 제1 픽셀부(P1)의 제1 박막트랜지스터(TR1)는 제1 액티브층(ACT1), 게이트 전극으로 작용하는 게이트 라인(GL), 소스 전극으로 작용하는 제1 데이터 라인(DL1) 및 제1 드레인 전극(DRE1)을 포함한다. 제1 액티브층(ACT1)은 제1 데이터 라인(DL1)과 중첩되어 'U'자 형으로 이루어짐에 따라, 제1 액티브층(ACT1)은 게이트 라인(GL)과 2번 교차한다. 소스 전극으로 작용하는 제1 데이터 라인(DL1)은 직선으로 연장되어 제1 소스 콘택홀(SCNT1)에 의해 제1 액티브층(ACT1)의 일단에 컨택한다. 제1 데이터 라인(DL1)이 소스 전극으로 작용하기 때문에 제1 소스 콘택홀(SCNT1)은 제1 데이터 라인(DL1)과 중첩된다. 제1 드레인 전극(DRE1)은 제1 드레인 콘택홀(DCNT1)에 의해 제1 액티브층(ACT1)의 타단에 컨택한다. 제1 드레인 콘택홀(DCNT1)은 게이트 라인(GL)과 중첩되지 않고 이격된다. 제1 화소 전극(PXL1)은 핑거(finger) 형상으로 분기되어 제1 데이터 라인(DL1)과 나란하게 배열된다. 제1 화소 전극(PXL1)은 제1 비어홀(VIA1)을 통해 제1 박막트랜지스터(TR1)의 제1 드레인 전극(DRE1)에 연결된다. 제1 비어홀(VIA1)은 제1 드레인 콘택홀(DCNT1)과 인접한 게이트 라인(GL)과 중첩된다. 도시하지 않았지만, 제1 화소 전극(PXL1)은 공통 전극과 대향하여 전계를 형성한다. 공통 전극은 후술하는 단면 구조에서 설명하기로 한다.
본 도면에서 박막트랜지스터는 채널을 이루는 영역이 'U'형태를 이루는 것을 예로 도시하였지만, 이에 한정되지 않으며, 'I'형태로도 이루어질 수 있다. 또한, 박막트랜지스터는 게이트 전극이 게이트 라인 그 자체로써 이루어지는 것을 예로 도시하였지만, 이에 한정되지 않으며, 게이트 라인으로부터 돌출되어 이루어질 수도 있다.
한편, 본 발명의 제2 픽셀부(P2)는 게이트 라인(GL)과 제2 데이터 라인(DL2)의 교차에 의해 구획된다. 제2 픽셀부(P2)는 게이트 라인(GL)과 제2 데이터 라인(DL2)의 교차부에 제2 박막트랜지스터(TR2)를 구비하고, 제2 박막트랜지스터(TR2)와 연결된 제2 화소 전극(PXL2)을 구비한다. 제2 픽셀부(P2)의 제2 박막트랜지스터(TR2)는 제2 액티브층(ACT2), 게이트 전극으로 작용하는 게이트 라인(GL), 소스 전극으로 작용하는 제2 데이터 라인(DL2) 및 제2 드레인 전극(DRE2)을 포함한다. 제2 액티브층(ACT2)은 제2 데이터 라인(DL2)과 중첩되어 'U'자 형으로 이루어짐에 따라, 제2 액티브층(ACT2)은 게이트 라인(GL)과 2번 교차한다. 소스 전극으로 작용하는 제2 데이터 라인(DL2)은 제2 소스 콘택홀(SCNT2)에 의해 제2 액티브층(ACT2)의 일단에 컨택한다. 제2 데이터 라인(DL2)이 소스 전극으로 작용하기 때문에 제2 소스 콘택홀(SCNT2)은 제2 데이터 라인(DL2)과 중첩된다. 제2 드레인 전극(DRE2)은 제2 드레인 콘택홀(DCNT2)에 의해 제2 액티브층(ACT2)의 타단에 컨택한다. 제2 드레인 콘택홀(DCNT2)은 게이트 라인(GL)과 중첩되지 않고 이격된다. 제2 화소 전극(PXL2)은 핑거 형상으로 분기되어 제2 데이터 라인(DL2)과 나란하게 배열된다. 제2 화소 전극(PXL2)은 제2 비어홀(VIA2)을 통해 제2 박막트랜지스터(TR2)의 제2 드레인 전극(DRE2)에 연결된다. 제2 비어홀(VIA2)은 제2 드레인 콘택홀(DCNT2)과 인접한 게이트 라인(GL)과 중첩된다. 제2 화소 전극(PXL2)은 공통 전극과 대향하여 전계를 형성한다.
본 발명의 제3 픽셀부(P3)는 게이트 라인(GL)과 제3 데이터 라인(DL3)의 교차에 의해 구획된다. 제3 픽셀부(P3)는 게이트 라인(GL)과 제3 데이터 라인(DL3)의 교차부에 제3 박막트랜지스터(TR3)를 구비하고, 제3 박막트랜지스터(TR3)와 연결된 제3 화소 전극(PXL3)을 구비한다. 제3 픽셀부(P3)의 제3 박막트랜지스터(TR3)는 제3 액티브층(ACT3), 게이트 전극으로 작용하는 게이트 라인(GL), 소스 전극으로 작용하는 제3 데이터 라인(DL3) 및 제3 드레인 전극(DRE3)을 포함한다. 제3 액티브층(ACT3)은 제3 데이터 라인(DL3)과 중첩되어 'U'자 형으로 이루어짐에 따라, 제3 액티브층(ACT3)은 게이트 라인(GL)과 2번 교차한다. 소스 전극으로 작용하는 제3 데이터 라인(DL3)은 제3 소스 콘택홀(SCNT3)에 의해 제3 액티브층(ACT3)의 일단에 컨택한다. 제3 데이터 라인(DL3)이 소스 전극으로 작용하기 때문에 제3 소스 콘택홀(SCNT3)은 제3 데이터 라인(DL3)과 중첩된다. 제3 드레인 전극(DRE3)은 제3 드레인 콘택홀(DCNT3)에 의해 제3 액티브층(ACT3)의 타단에 컨택한다. 제3 드레인 콘택홀(DCNT3)은 게이트 라인(GL)과 중첩되지 않고 이격된다. 제3 화소 전극(PXL3)은 핑거 형상으로 분기되어 제3 데이터 라인(DL3)과 나란하게 배열된다. 제3 화소 전극(PXL3)은 제3 비어홀(VIA3)을 통해 제3 박막트랜지스터(TR3)의 제3 드레인 전극(DRE3)에 연결된다. 제3 비어홀(VIA3)은 제3 드레인 콘택홀(DCNT3)과 인접한 게이트 라인(GL)과 중첩된다. 제3 화소 전극(PXL3)은 공통 전극과 대향하여 전계를 형성한다.
본 발명의 제4 픽셀부(P4)는 게이트 라인(GL)과 제4 데이터 라인(DL4)의 교차에 의해 구획된다. 제4 픽셀부(P4)는 게이트 라인(GL)과 제4 데이터 라인(DL4)의 교차부에 제4 박막트랜지스터(TR4)를 구비하고, 제4 박막트랜지스터(TR4)와 연결된 제4 화소 전극(PXL4)을 구비한다. 제4 픽셀부(P4)의 제4 박막트랜지스터(TR4)는 제4 액티브층(ACT4), 게이트 전극으로 작용하는 게이트 라인(GL), 소스 전극으로 작용하는 제4 데이터 라인(DL4) 및 제4 드레인 전극(DRE4)을 포함한다. 제4 액티브층(ACT4)은 제4 데이터 라인(DL4)과 중첩되어 'U'자 형으로 이루어짐에 따라, 제4 액티브층(ACT4)은 게이트 라인(GL)과 2번 교차한다. 소스 전극으로 작용하는 제4 데이터 라인(DL4)은 제4 소스 콘택홀(SCNT4)에 의해 제4 액티브층(ACT4)의 일단에 컨택한다. 제4 데이터 라인(DL4)이 소스 전극으로 작용하기 때문에 제4 소스 콘택홀(SCNT4)은 제4 데이터 라인(DL4)과 중첩된다. 제4 드레인 전극(DRE4)은 제4 드레인 콘택홀(DCNT4)에 의해 제4 액티브층(ACT4)의 타단에 컨택한다. 제4 드레인 콘택홀(DCNT4)은 게이트 라인(GL)과 중첩되지 않고 이격된다. 제4 화소 전극(PXL4)은 핑거 형상으로 분기되어 제3 데이터 라인(DL4)과 나란하게 배열된다. 제4 화소 전극(PXL4)은 제4 비어홀(VIA4)을 통해 제4 박막트랜지스터(TR4)의 제4 드레인 전극(DRE4)에 연결된다. 제4 비어홀(VIA4)은 제4 드레인 콘택홀(DCNT4)과 인접한 게이트 라인(GL)과 중첩된다. 제4 화소 전극(PXL4)은 공통 전극과 대향하여 전계를 형성한다.
전술한 본 발명의 표시장치(100)는 제1 내지 제4 픽셀부(P1, P2, P3, P4)들의 구조를 달리하여 개구율을 향상시키는 것을 구현한다.
보다 자세하게, 제1 픽셀부(P1)와 제2 픽셀부(P2) 사이에 제1 데이터 라인(DL1)이 위치한다. 제1 픽셀부(P1)의 제1 박막트랜지스터(TR1)는 제1 데이터 라인(DL1)에서 제2 픽셀부(P2)로 굴곡된 제1 액티브층(ACT1)을 구비한다. 따라서, 제1 박막트랜지스터(TR1)의 제1 드레인 전극(DRE1)이 제2 픽셀부(P2)에 위치한다. 즉, 제1 드레인 전극(DRE1)이 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 위치한다. 그리고, 제1 드레인 전극(DRE1)이 제2 픽셀부(P2)에 위치함에 따라, 제1 박막트랜지스터(TR1)와 제1 화소 전극(PXL1)이 컨택하는 제1 비어홀(VIA1)도 제2 픽셀부(P2)에 위치한다. 즉, 제1 비어홀(VIA1)은 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 위치한다. 또한, 제1 화소 전극(PXL1)은 제1 비어홀(VIA1)이 제2 픽셀부(P2)에 위치함에 따라, 제2 픽셀부(P2)에 위치한 제1 비어홀(VIA1)로부터 제1 픽셀부(P1)까지 연장된다. 따라서, 제1 픽셀부(P1)에 제1 박막트랜지스터(TR1) 및 제1 비어홀(VIA1)을 구비하지 않음으로써, 제1 픽셀부(P1)의 개구율을 향상시킬 수 있다.
한편, 제1 픽셀부(P1)의 제1 박막트랜지스터(TR1)와 제1 비어홀(VIA1)이 제2 픽셀부(P2)의 영역을 차지함에 따라, 제2 픽셀부(P2)의 제2 데이터 라인(DL2)은 제3 픽셀부(P3)로 돌출되도록 굴곡된다. 보다 자세하게, 제2 픽셀부(P2)의 제2 박막트랜지스터(TR2)는 제2 데이터 라인(DL2)에서 제2 픽셀부(P2)로 굴곡된 제2 액티브층(ACT2)을 구비한다. 따라서, 제2 박막트랜지스터(TR2)의 제2 드레인 전극(DRE2)이 제2 픽셀부(P2)에 위치한다. 즉, 제2 드레인 전극(DRE2)이 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 위치한다. 그리고, 제2 드레인 전극(DRE2)이 제2 픽셀부(P2)에 위치함에 따라, 제2 박막트랜지스터(TR2)와 제2 화소 전극(PXL2)이 컨택하는 제2 비어홀(VIA2)도 제2 픽셀부(P2)에 위치한다. 즉, 제2 비어홀(VIA2)은 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 사이에 위치한다. 따라서, 제2 픽셀부(P2)에 제2 박막트랜지스터(TR2) 및 제2 비어홀(VIA2)이 구비됨과 동시에 제1 픽셀부(P1)의 제1 박막트랜지스터(TR1) 및 제1 비어홀(VIA1)이 구비된다. 그러므로, 제2 픽셀부(P2)의 제2 데이터 라인(DL2)은 제3 픽셀부(P3)로 돌출되도록 굴곡되어 여유 공간을 확보함으로써, 제2 픽셀부(P2)의 제2 박막트랜지스터(TR2)와 제2 비어홀(VIA2), 제1 픽셀부(P1)의 제1 박막트랜지스터(TR1)와 제1 비어홀(VIA1)이 모두 제2 픽셀부(P2)에 위치할 수 있게 된다.
한편, 제2 픽셀부(P2)의 제2 데이터 라인(DL2)이 제3 픽셀부(P3)로 돌출되도록 굴곡됨에 따라, 제3 픽셀부(P3)의 제3 데이터 라인(DL3)이 제4 픽셀부(P4)로 돌출된다. 보다 자세하게, 제3 픽셀부(P3)의 제3 박막트랜지스터(TR3)는 제3 데이터 라인(DL3)에서 제3 픽셀부(P3)로 굴곡된 제3 액티브층(ACT3)을 구비한다. 따라서, 제3 박막트랜지스터(TR3)의 제3 드레인 전극(DRE3)이 제3 픽셀부(P3)에 위치한다. 즉, 제3 드레인 전극(DRE3)이 제2 데이터 라인(DL2)과 제3 데이터 라인(DL3) 사이에 위치한다. 그리고, 제3 드레인 전극(DRE3)이 제3 픽셀부(P3)에 위치함에 따라, 제3 박막트랜지스터(TR3)와 제3 화소 전극(PXL3)이 컨택하는 제3 비어홀(VIA3)도 제3 픽셀부(P3)에 위치한다. 즉, 제3 비어홀(VIA3)은 제2 데이터 라인(DL2)과 제3 데이터 라인(DL3) 사이에 위치한다. 따라서, 제3 픽셀부(P3)에 제3 박막트랜지스터(TR3) 및 제3 비어홀(VIA3)이 구비된다. 제3 픽셀부(P3)의 제3 데이터 라인(DL3)은 제4 픽셀부(P4)로 돌출되도록 굴곡되어 여유 공간을 확보함으로써, 제3 픽셀부(P3)의 제3 박막트랜지스터(TR3)와 제2 비어홀(VIA3)이 제3 픽셀부(P3)에 위치할 수 있게 된다.
한편, 제3 픽셀부(P3)의 제3 데이터 라인(DL3)이 제4 픽셀부(P4)로 돌출되도록 굴곡되어도, 제4 픽셀부(P4)의 제4 데이터 라인(DL4)은 굴곡되지 않고 직선으로 연장된다. 보다 자세하게, 제4 픽셀부(P4)의 제4 박막트랜지스터(TR4)는 제4 데이터 라인(DL4)에서 제4 픽셀부(P4)로 굴곡된 제4 액티브층(ACT4)을 구비한다. 따라서, 제4 박막트랜지스터(TR4)의 제4 드레인 전극(DRE4)이 제4 픽셀부(P4)에 위치한다. 즉, 제4 드레인 전극(DRE4)이 제3 데이터 라인(DL3)과 제4 데이터 라인(DL4) 사이에 위치한다. 그리고, 제4 드레인 전극(DRE4)이 제4 픽셀부(P4)에 위치함에 따라, 제4 박막트랜지스터(TR4)와 제4 화소 전극(PXL4)이 컨택하는 제4 비어홀(VIA4)도 제4 픽셀부(P4)에 위치한다. 즉, 제4 비어홀(VIA4)은 제3 데이터 라인(DL3)과 제4 데이터 라인(DL4) 사이에 위치한다. 따라서, 제4 픽셀부(P4)에 제4 박막트랜지스터(TR4) 및 제4 비어홀(VIA4)이 구비된다. 제4 픽셀부(P4)의 제4 데이터 라인(DL4)은 직선으로 연장된다. 본 발명의 제1 내지 제4 픽셀부(P1, P2, P3, P4)는 하나의 단위 픽셀로 구성된다. 즉, 제1 내지 제4 픽셀부(P1, P2, P3, P4) 내에서 공간을 어떻게든 확보하면 된다. 본 발명에서는 제1 픽셀부(P1)에서부터 제4 픽셀부(P4)에 이르기까지 제2 데이터 라인(DL2)과 제3 데이터 라인(DL3)을 제4 픽셀부(P4) 방향으로 굴곡시킴으로써 제1 픽셀부(P1)의 제1 박막트랜지스터(TR1)와 제1 비어홀(VIA1)이 제2 픽셀부(P2)에 위치하게 할 수 있다. 이에 따라, 제1 픽셀부(P1)의 개구율을 향상시킬 수 있는 이점이 있다.
전술한 본 발명의 일 실시예에 따른 표시장치(100)는 제1 내지 제4 픽셀부가 하나의 단위 픽셀로 구성되어 표시장치(100) 전체에 규치적으로 배열된다. 도 4 및 도 5를 참조하면, 기판 상에 복수의 단위 픽셀(UP)들이 배치된다. 제1 행(R1), 제2 행(R2) 및 제3 행(R3) 각각에는 제1 단위 픽셀(UP1), 제2 단위 픽셀(UP2), 제3 단위 픽셀(UP3)을 포함한다. 본 실시예에서는 3행으로 배열된 3개의 단위 픽셀들을 예로 도시하고 설명하지만 이에 한정되지 않는다.
제1 행(R1)에 배열된 제1 내지 제3 단위 픽셀(UP1, UP2, UP3)들은 각각 왼쪽부터 제4 픽셀부(④), 제3 픽셀부(③), 제2 픽셀부(②) 및 제1 픽셀부(①) 순서로 구성된 픽셀부들을 포함한다. 제2 행(R2)에 배열된 제4 내지 제6 단위 픽셀(UP4, UP5, UP6)들은 각각 왼쪽부터 제4 픽셀부(④), 제3 픽셀부(③), 제2 픽셀부(②) 및 제1 픽셀부(①) 순서로 구성된 픽셀부들을 포함한다. 또한, 제3 행(R3)에 배열된 제7 내지 제9 단위 픽셀(UP7, UP8, UP9)들도 각각 왼쪽부터 제4 픽셀부(④), 제3 픽셀부(③), 제2 픽셀부(②) 및 제1 픽셀부(①) 순서로 구성된 픽셀부들을 포함한다.
도 5에 도시된 바와 같이, 본 발명에서는 단위 픽셀(UP)들은 적어도 R, G, B 픽셀을 포함하고, 이들 각각의 단위 픽셀(UP)들의 제1 픽셀부(①)는 R, G, B 픽셀 중 어느 하나의 픽셀일 수 있다. 여기서, 서로 인접한 단위 화소(UP)들 중에서 각 단위 화소(UP)의 제1 픽셀부(①)는 서로 다른 색을 나타낸다. 보다 자세하게, 제1 행(R1)에 배치된 제1 단위 화소(UP1)의 제1 픽셀부(①)는 B 픽셀이고, 제1 단위 화소(UP1)에 인접한 제2 단위 화소(UP2)의 제1 픽셀부(①)는 R 픽셀이다. 또한, 제1 단위 화소(UP1)에 인접한 제2 행(R2)의 제4 단위 화소(UP4)의 제1 픽셀부(①)는 G 픽셀이다.
또한, 본 발명은 서로 인접한 상기 단위 화소(UP)들 중에서 각 단위 화소(UP)의 제1 픽셀부(①)들이 데이터 라인(DL)과 나란한 방향에 위치하지 않게 한다. 즉, 서로 인접한 상기 단위 화소(UP)들 중에서 각 단위 화소(UP)의 제1 픽셀부(①)들이 데이터 라인(DL)과 나란한 방향에서 서로 어긋나게 배열된다. 보다 자세하게, 제2 행(R2)에 배치된 제5 단위 화소(UP5)의 제4 픽셀부(④)의 위에는 제1 행(R1)에 배치된 제1 단위 화소(UP1)의 제1 픽셀부(①)가 배치되고, 제2 행(R2)에 배치된 제5 단위 화소(UP5)의 제4 픽셀부(④)의 아래에는 제8 행(R8)의 제3 픽셀부(③)가 배치된다.
전술한 본 발명의 픽셀들의 배치는 개구율이 향상된 제1 픽셀부(①)가 동일한 색을 나타내면 특정 색의 개구율이 증가되어 색 밸런스(balance)가 흔들리는 것을 방지하기 위함이다. 따라서, 본 발명은 서로 인접한 단위 화소(UP)들 중에서 각 단위 화소(UP)의 제1 픽셀부(①)는 서로 다른 색을 나타내도록 구성하고, 서로 인접한 상기 단위 화소(UP)들 중에서 각 단위 화소(UP)의 제1 픽셀부(①)들이 데이터 라인(DL)과 나란한 방향에 위치하지 않게 구성한다.
이하, 전술한 도 3의 I-I'에 따라 절취한 단면도인 도 6을 참조하여 본 발명의 일 실시예에 따른 표시장치의 단면 구조를 설명하기로 한다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 표시장치(100)는 코플라나(coplanar type) 구조의 박막트랜지스터로 게이트 전극이 액티브층의 상부에 위치하는 구조이다.
보다 자세하게는, 기판(110) 상에 차광막(LS)이 위치한다. 기판(110)은 투명하거나 불투명한 유리, 플라스틱 또는 금속으로 이루어진다. 차광막(LS)은 외부 광이 내부로 입사되는 것을 차단하기 위한 것으로, 광을 차단할 수 있는 재료로 이루어진다. 차광막(LS)은 낮은 반사율을 가지는 재료로 이루어지며, 예를 들어, 카본 블랙 등의 흑색을 나타내는 재료를 포함하는 수지 또는 비정질 실리콘(a-Si), 게르마늄(Ge), 산화탄탈륨(TaOx), 산화구리(CuOx) 등의 반도체 계열의 재료로 이루어질 수 있다. 차광막(LS)이 위치한 기판(110) 전체에 버퍼층(120)이 위치한다. 버퍼층(120)은 기판(110) 또는 하부의 층들에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막트랜지스터를 보호하기 위해 형성하는 것으로, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어진다.
상기 버퍼층(120) 상에 제4 액티브층(ACT4)이 위치한다. 제4 액티브층(ACT4)은 산화물 반도체(Oxide semi-conductor)로 이루어진다. 산화물 반도체는 예를 들어 비정질 아연 산화물계 반도체로, 특히 a-IGZO 반도체는 갈륨산화물(Ga2O3), 인듐산화물(In2O3) 및 아연산화물(ZnO)의 복합체 타겟을 이용하여 스퍼터링(sputtering) 방법에 의해 형성된다. 이외에도 화학기상증착이나 원자증착(Atomic Layer Deposition; ALD) 등의 화학적 증착방법을 이용할 수도 있다. 여기서, 본 발명의 실시예의 경우에는 갈륨, 인듐, 아연의 원자비가 각각 1:1:1, 2:2:1, 3:2:1 및 4:2:1인 산화물 타겟을 사용하여 아연 산화물계 반도체를 증착할 수 있다. 그러나, 본 발명의 액티브층은 아연 산화물계 반도체에 한정되지 않는다.
제4 액티브층(ACT4)은 2개의 채널(Channel, CH)을 포함한다. 채널(CH)은 게이트 전극으로 작용하는 게이트 라인(GL)과 중첩되는 영역에 해당한다. 상기 제4 액티브층(ACT4) 상에 게이트 절연막(125)이 위치한다. 게이트 절연막(125)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어진다. 게이트 절연막(125)은 게이트 라인(GL)과 제4 액티브층(ACT4)을 절연시킨다. 게이트 절연막(125) 상에 게이트 라인(GL)이 위치한다. 게이트 라인(GL)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금의 단층이나 다층으로 이루어진다. 게이트 라인(GL)은 상기 제4 액티브층(ACT4)의 채널(CH)에 대응되게 위치한다.
상기 게이트 라인(GL)이 형성된 기판(110) 상에 층간 절연막(130)이 위치한다. 층간 절연막(130)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 이들의 다층으로 이루어진다. 또한, 층간 절연막(130)은 제4 액티브층(ACT4)의 양측의 소스 영역 및 드레인 영역을 노출하는 제4 소스 콘택홀(SCNT4)과 제4 드레인 콘택홀(DCNT4)이 구비된다. 층간 절연막(130) 상에 소스 전극으로 작요하는 제4 데이터 라인(DL4)과 제4 드레인 전극(DRE4)이 위치한다. 제4 데이터 라인(DL4) 및 드레인 전극(DRE4)은 단일층 또는 다층으로 이루어질 수 있으며, 단일층일 경우에는 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금으로 이루어질 수 있다. 또한, 제4 데이터 라인(DL4) 및 제4 드레인 전극(DRE4)이 다층일 경우에는 몰리브덴/알루미늄-네오디뮴, 몰리브덴/알루미늄 또는 티타늄/알루미늄의 2중층이거나 몰리브덴/알루미늄-네오디뮴/몰리브덴, 몰리브덴/알루미늄/몰리브덴 또는 티타늄/알루미늄/티타늄의 3중층으로 이루어질 수 있다. 제4 데이터 라인(DL4)과 제4 드레인 전극(DRE4)은 층간 절연막(130)에 형성된 제4 소스 콘택홀(SCNT4)과 제4 드레인 콘택홀(DCNT4)을 통해 제4 액티브층(ACT4)의 소스 영역 및 드레인 영역에 각각 접속된다.
제4 데이터 라인(DL4)과 제4 드레인 전극(DRE4) 상에 제1 패시베이션막(140)이 위치한다. 제1 패시베이션막(140)은 박막트랜지스터를 보호하는 것으로 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어진다. 제1 패시베이션막(140) 상에 유기절연막(150)이 위치한다. 유기절연막(150)은 하부의 단차를 평탄화하는 것으로, 포토아크릴(photo acryl), 폴리이미드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene resin), 아크릴레이트계 수지(acrylate) 등의 유기물로 이루어질 수 있다. 유기절연막(150) 상에 공통 전극(160)이 위치한다. 공통 전극(160)은 홀들(holes)을 제외한 기판(110) 전면에 일체로 형성되어 공통 전압이 인가되는 것으로, 투명도전막으로 이루어질 수 있다. 투명도전막은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명하면서도 도전성을 가진 재료일 수 있다. 공통 전극(160) 상에 제2 패시베이션막(170)이 위치한다. 제2 패시베이션막(170)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 이들의 다층으로 이루어진다. 제2 패시베이션막(170) 상에 제4 화소 전극(PXL4)이 위치한다. 제4 화소 전극(PXL4)은 공통 전극(160)과 동일하게 투명도전막으로 이루엊니다. 또한, 제4 화소 전극(PXL4)은 제4 비어홀(VIA4)을 통해 제4 드레인 전극(DCNT4)에 컨택한다. 따라서, 본 발명의 일 실시예에 따른 표시장치가 구성된다.
도 7은 종래 표시장치의 단위 픽셀과 본 발명의 표시장치의 단위 픽셀을 나타낸 평면도이다. 도 7을 참조하면, 종래 픽셀들의 구조가 모두 동일한 단위 픽셀을 구비하는 표시장치의 개구율은 약 41.5%에 불과하나, 본 발명의 표시장치의 개구율은 약 53.52%로 종래 대비 29%의 개구율이 향상되었다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 표시장치는 단위 픽셀을 구성하는 제1 내지 제4 픽셀부에서 제2 및 제3 픽셀부의 데이터 라인을 제4 픽셀부로 돌출시켜 제1 픽셀부의 박막트랜지스터와 비어홀을 제2 픽셀부에 형성시킴으로써, 제1 픽셀부의 개구율을 향상시킬 수 있다. 이에 따라, 표시장치의 개구율이 향상되어 표시품질을 향상시킬 수 있는 이점이 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 설명하고 있는 x축 방향이나 y축 방향은 서로 반대되는 방향으로 변경하는 것이 가능하고, 공통 전극을 구성하는 터치 구동전극과 터치 센싱전극의 크기 및 수와 형상, 각각의 터치전극과 접속되는 터치 구동라인이나 터치 센싱라인의 위치는 임의로 적절히 변경할 수 있는 사항이며, 본 발명의 실시예에 기재된 것으로 한정되는 것은 아니다. 따라서, 본 발명의 기술적 범위는 발명의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시장치 110 : 기판
120 : 버퍼층 125 : 게이트 절연막
130 : 층간 절연막 140 : 제1 패시베이션막
150 : 유기절연막 160 : 공통전극
170 : 제2 패시베이션막 LS : 차광막
ACT4 : 제4 액티브층 GL : 게이트 라인
PXL4 : 제4 화소전극

Claims (12)

  1. 제1 데이터 라인과 게이트 라인의 교차부에 형성된 제1 박막트랜지스터와, 상기 제1 박막트랜지스터에 연결된 제1 화소 전극을 포함하는 제1 픽셀부; 및
    제2 데이터 라인과 상기 게이트 라인의 교차부에 형성된 제2 박막트랜지스터와, 상기 제2 박막트랜지스터에 연결된 제2 화소 전극을 포함하는 제2 픽셀부;를 포함하며,
    상기 제1 데이터 라인은 상기 제1 픽셀부와 상기 제2 픽셀부 사이에 위치하고,
    상기 제1 박막트랜지스터와 제1 화소 전극이 컨택하는 제1 비어홀은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 위치하는 것을 특징으로 하는 표시장치.
  2. 제1 항에 있어서,
    상기 제2 박막트랜지스터와 상기 제2 화소 전극이 컨택하는 제2 비어홀은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 위치하는 것을 특징으로 하는 표시장치.
  3. 제2 항에 있어서,
    상기 제1 비어홀 및 제2 비어홀은 상기 게이트 라인과 중첩되는 것을 특징으로 하는 표시장치.
  4. 제1 항에 있어서,
    상기 제1 데이터 라인은 직선이고, 상기 제2 데이터 라인은 상기 제2 박막트랜지스터와 인접한 영역에서 굴곡된 것을 특징으로 하는 표시장치.
  5. 제2 항에 있어서,
    상기 제1 박막트랜지스터의 드레인 전극과 상기 제2 박막트랜지스터의 드레인 전극은 상기 제1 데이터 라인과 상기 제2 데이터 라인 사이에 위치하는 것을 특징으로 하는 표시장치.
  6. 제1 항에 있어서,
    상기 제2 데이터 라인과 인접한 제3 화소를 더 포함하며, 상기 제3 화소는 제3 데이터 라인과 상기 게이트 라인의 교차부에 형성된 제3 박막트랜지스터와, 상기 제3 박막트랜지스터에 연결된 제3 화소 전극을 포함하고,
    상기 제3 데이터 라인과 인접한 제4 화소를 더 포함하며, 상기 제4 화소는 제4 데이터 라인과 상기 게이트 라인의 교차부에 형성된 제4 박막트랜지스터와, 상기 제4 박막트랜지스터에 연결된 제4 화소 전극을 포함하는 것을 특징으로 하는 표시장치.
  7. 제6 항에 있어서,
    상기 제3 박막트랜지스터와 상기 제3 화소 전극이 컨택하는 제3 비어홀은 상기 제2 데이터 라인과 상기 제3 데이터 라인 사이에 위치하고,
    상기 제4 박막트랜지스터와 상기 제4 화소 전극이 컨택하는 제4 비어홀은 상기 제3 데이터 라인과 상기 제4 데이터 라인 사이에 위치하는 것을 특징으로 하는 표시장치.
  8. 제7 항에 있어서,
    상기 제3 데이터 라인은 상기 제3 박막트랜지스터와 인접한 영역에서 굴곡되고, 상기 제4 데이터 라인은 직선인 것을 특징으로 하는 표시장치.
  9. 제6 항에 있어서,
    상기 제1 내지 제4 픽셀부는 하나의 단위 화소를 구성하며, 상기 단위 화소는 기판 상에 규칙적으로 배열되는 것을 특징으로 하는 표시장치.
  10. 제9 항에 있어서,
    상기 단위 화소는 적어도 R, G, B 화소를 포함하며, 상기 단위 화소 중 제1 픽셀부는 R, G, B 화소 중 어느 하나인 것을 특징으로 하는 표시장치.
  11. 제10 항에 있어서,
    서로 인접한 상기 단위 화소들 중에서 각 단위 화소의 제1 픽셀부는 서로 다른 색을 나타내는 것을 특징으로 하는 표시장치.
  12. 제11 항에 있어서,
    서로 인접한 상기 단위 화소들 중에서 각 단위 화소의 제1 픽셀부들은 상기 데이터 라인과 나란한 방향에 위치하지 않는 것을 특징으로 하는 표시장치.
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