KR20160044656A - Automatic frequency calibrator using gradually increasing comparison count scheme and Wide-band frequency synthesizer comprising the same - Google Patents

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Abstract

Provided are an automatic frequency calibrator using a gradually increasing comparison count scheme and a wide-band frequency synthesizer including the same. The disclosed automatic frequency calibrator is an automatic frequency calibrator for calibrating a frequency output from a voltage controlled oscillator by using a binary search algorithm, and includes a counter unit that counts fractional frequencies generated by feeding back a reference frequency and an output frequency of the voltage controlled oscillator according to the count number of frequency comparisons; a comparison control unit that provides the count value of frequency comparisons to the counter unit; a comparator that generates an up/down control signal for determining up/down of a capacitor bank connected to the voltage controlled oscillator by using an output value of the counter unit; and a binary search control unit that generates a capacitor bank control signal for controlling the capacitor bank by using the up/down control signal, wherein the comparison control unit provides different frequency comparison count values for each comparison step of a binary search algorithm.

Description

점진적 비교 횟수 증가 기법을 이용한 자동 주파수 조절기 및 이를 포함하는 광대역 주파수 합성기{Automatic frequency calibrator using gradually increasing comparison count scheme and Wide-band frequency synthesizer comprising the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an automatic frequency adjuster using a progressive comparison frequency increasing technique, and a broadband frequency synthesizer using the automatic frequency adjuster,

본 발명의 실시예들은 자동 주파수 조절기 및 이를 포함하는 광대역 주파수 합성기에 관한 것으로서, 보다 상세하게는 주파수의 교정 시간을 줄임으로써 락타임을 감소시키기 위한 광대역 주파수 합성기 및 이에 포함되는 자동 주파수 조절기에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic frequency controller and a wideband frequency synthesizer including the automatic frequency controller, and more particularly, to a broadband frequency synthesizer and an automatic frequency controller included therein for reducing a lock time by reducing a frequency calibration time .

최근, 무선통신 회로 설계의 주요 관심사는 단일 주파수 송수신기만으로 다중 밴드, 다중 모드 규격의 주파수를 지원하는 것이다. 따라서, 단일 주파수 합성기만을 사용하여 다중 밴드의 주파수를 지원하기 위하여 도 1과 같은 광대역 주파수 합성기의 설계 기술이 요구되고 있다.In recent years, a major concern of wireless communication circuit design is to support multiband, multimode-specific frequencies with only a single frequency transceiver. Therefore, a design technique of a broadband frequency synthesizer as shown in FIG. 1 is required to support multi-band frequencies using only a single frequency synthesizer.

도 1을 참조하면, 광대역 주파수 합성기(100)는 전압제어 발진기(110)의 주파수 대역을 넓히기 위해 다수의 코드를 사용하는 커패시터 뱅크(120)를 이용한다. 이 때, 커패시터 뱅크(120)를 사용하는 전압제어 발진기(110)는 목표 주파수(fT)에 해당하는 코드를 선택하기 위하여 자동 주파수 조절기(AFC, Automatic Frequency Calibrator)(130)를 사용한다. 자동 주파수 조절기(130)는 광대역 주파수를 커버하는 커패시터 뱅크(120)에서 목표로 하는 주파수(fT)와 가장 가까운 최적 코드를 찾는 기능을 수행한다. Referring to FIG. 1, a wideband frequency synthesizer 100 uses a plurality of coded capacitor banks 120 to widen the frequency band of the voltage controlled oscillator 110. At this time, the voltage controlled oscillator 110 using the capacitor bank 120 uses an automatic frequency calibrator (AFC) 130 to select a code corresponding to the target frequency f T. The automatic frequency controller 130 performs a function of finding an optimum code closest to the target frequency f T in the capacitor bank 120 covering the wideband frequency.

일반적으로, 자동 주파수 조절기(130)는 최적의 커패시터 코드를 찾기 위해 도 2의 (a)에 도시된 것과 같은 바이너리 서치 알고리즘(Binary Search Algorithm)을 사용한다(도 2에서는 4비트의 커패시터 뱅크를 사용함). 자동 주파수 조절기(130)의 락타임은 바이너리 서치 알고리즘의 계산 시간에 의해 결정되며 도 2의 (b)과 같이 전체 주파수 합성기(100)의 락타임이 길어지는 주된 요인이 된다.In general, the automatic frequency adjuster 130 uses a binary search algorithm such as that shown in Figure 2 (a) to find the optimal capacitor code (using a 4-bit capacitor bank in Figure 2) ). The lock time of the automatic frequency adjuster 130 is determined by the calculation time of the binary search algorithm and becomes a main factor that the lock time of the entire frequency synthesizer 100 is lengthened as shown in FIG. 2 (b).

보다 상세하게, 자동 주파수 조절기(130)는 목표 주파수(fT)에 해당하는 코드를 찾기 위해 기준 주파수(fREF)와 현재 코드의 주파수의 에러를 누적하여 비교하는 방법을 사용한다. 코드 별로 필요한 주파수 비교 횟수값는 도 3 및 아래의 수학식 1와 같이 "M = 1/(fT·△t)"로 계산되며, 이는 목표 출력주파수(fT)와 전압제어 발진기(110)과 연결된 커패시터 코드(120)간의 주기 차이(△t)에 반비례한다. 따라서 커패시터 코드 간격이 좁을수록 필요한 비교횟수는 증가하게 된다.
More specifically, the automatic frequency controller 130 uses a method of accumulating and comparing errors of the frequency of the current code with the reference frequency f REF to find a code corresponding to the target frequency f T. The frequency comparison frequency value required for each code is calculated as "M = 1 / (f T · DELTA t) ", as shown in FIG. 3 and the following equation (1), which corresponds to the target output frequency f T , the voltage controlled oscillator 110 Is inversely proportional to the periodic difference? T between the connected capacitor codes 120. Therefore, as the capacitor code interval is narrower, the required number of comparisons increases.

Figure pat00001
Figure pat00001

따라서, 종래의 기술들은 단순히 주파수를 비교하는 방법들을 최적화하는데 집중하였다. 하지만, 도 4에 도시한 바와 같이 모든 비교 구간에 같은 비교 횟수를 적용하였는바, 락타임을 줄일 수 없는 문제점이 있다. Thus, conventional techniques have focused on simply optimizing methods of frequency comparison. However, as shown in FIG. 4, when the same comparison frequency is applied to all comparison intervals, there is a problem that the lock time can not be reduced.

상기한 바와 같은 종래기술의 문제점을 해결하기 위해, 본 발명에서는 주파수의 교정 시간을 줄임으로써 락타임을 감소시키기 위한 광대역 주파수 합성기 및 이에 포함되는 자동 주파수 조절기를 제안하고자 한다. In order to solve the problems of the prior art as described above, the present invention proposes a broadband frequency synthesizer for reducing the lock time by reducing the frequency calibration time and an automatic frequency adjuster included therein.

본 발명의 다른 목적들은 하기의 실시예를 통해 당업자에 의해 도출될 수 있을 것이다.Other objects of the invention will be apparent to those skilled in the art from the following examples.

상기한 목적을 달성하기 위해 본 발명의 바람직한 일 실시예에 따르면, 바이너리 서치 알고리즘을 이용하여 전압제어 발진기에서 출력된 주파수를 조절하기 위한 자동 주파수 조절기에 있어서, 주파수 비교 횟수값에 따라, 기준 주파수 및 상기 전압제어 발진기의 출력 주파수를 피드백받아 생성되는 분주 주파수를 각각 카운트하는 카운터부; 상기 주파수 비교 횟수값을 상기 카운터부에 제공하는 비교 제어부; 상기 카운터부의 출력값을 이용하여 전압제어 발진기와 연결된 커패시터 뱅크의 업/다운을 결정하는 업/다운 제어신호를 생성하는 비교기; 및 상기 업/다운 제어신호를 이용하여 상기 커패시터 뱅크를 제어하기 위한 커패시터 뱅크 제어신호를 생성하는 바이너리 서치 제어부;를 포함하되, 상기 비교 제어부는 바이너리 서치 알고리즘의 각 비교 단계 별로 서로 다른 주파수 비교 횟수값을 제공하는 것을 특징으로 하는 자동 주파수 조절기가 제공된다.According to an aspect of the present invention, there is provided an automatic frequency controller for adjusting a frequency output from a voltage controlled oscillator using a binary search algorithm, the automatic frequency adjuster comprising: A counter for counting the divided frequency generated by receiving the output frequency of the voltage controlled oscillator; A comparison control unit for providing the frequency comparison count value to the counter unit; A comparator for generating an up / down control signal for determining up / down of a capacitor bank connected to the voltage controlled oscillator using the output value of the counter; And a binary search control unit for generating a capacitor bank control signal for controlling the capacitor bank using the up / down control signal, wherein the comparison control unit compares the frequency comparison count value And an automatic frequency adjuster for providing the automatic frequency adjuster.

상기 바이너리 서치 알고리즘은 k번의 비교 단계를 포함하되, 상기 비교 제어부는, 상기 k번의 비교 단계 중에서, i번째 비교 단계의 주파수 비교 횟수값이 i+1번째 비교 단계의 주파수 비교 횟수값보다 작도록 결정하여 상기 카운터부에 제공할 수 있다. Wherein the binary search algorithm includes k comparison steps, wherein the comparison control unit determines that the frequency comparison frequency value of the i < th > comparison stage is smaller than the frequency comparison frequency value of the (i + To the counter unit.

상기 i번째 비교 단계의 주파수 비교 횟수값은 i+1번째 비교 단계의 주파수 비교 횟수값의 2배일 수 있다. The frequency comparison frequency value of the i < th > comparison stage may be twice the frequency comparison frequency value of the i + 1 < th > comparison stage.

상기 비교 제어부는 k번째 비교 단계의 주파수 비교 횟수값을 입력받고, 첫번째 비교 단계 내지 k-1번째 비교 단계의 주파수 비교 횟수값을 산출할 수 있다. The comparison control unit receives the frequency comparison count value of the kth comparison step, and can calculate the frequency comparison count value of the first comparison step to the (k-1) th comparison step.

또한, 본 발명의 다른 실시예에 따르면, 전압 제어 발진기; 상기 전압 제어 발진기의 출력 주파수를 조절하기 위한 커패시터 뱅크; 및 상기 바이너리 서치 알고리즘을 이용하여 상기 전압제어 발진기에서 출력된 주파수를 조절하기 위한 커패시터 뱅크 제어신호를 상기 커패시터 뱅크로 출력하는 바이너리 서치 제어부;를 포함하되, 상기 바이너리 서치 제어부는, 주파수 비교 횟수값에 따라, 기준 주파수 및 상기 전압제어 발진기의 출력 주파수를 피드백받아 생성되는 분주 주파수를 각각 카운트하는 카운터부; 상기 주파수 비교 횟수값을 상기 카운터부에 제공하는 비교 제어부; 상기 카운터부의 출력값을 이용하여 전압제어 발진기와 연결된 커패시터 뱅크의 업/다운을 결정하는 업/다운 제어신호를 생성하는 비교기; 및 상기 업/다운 제어신호를 이용하여 상기 커패시터 뱅크를 제어하기 위한 커패시터 뱅크 제어신호를 생성하는 바이너리 서치 제어부;를 포함하되, 상기 비교 제어부는 바이너리 서치 알고리즘의 각 비교 단계 별로 서로 다른 주파수 비교 횟수값을 제공하는 것을 특징으로 하는 광대역 주파수 합성기가 제공된다. According to another embodiment of the present invention, there is provided a voltage controlled oscillator comprising: a voltage controlled oscillator; A capacitor bank for adjusting an output frequency of the voltage controlled oscillator; And a binary search controller for outputting a capacitor bank control signal for controlling a frequency output from the voltage controlled oscillator to the capacitor bank using the binary search algorithm, wherein the binary search controller includes: A counter for counting a reference frequency and a frequency division frequency generated by feedback of an output frequency of the voltage controlled oscillator; A comparison control unit for providing the frequency comparison count value to the counter unit; A comparator for generating an up / down control signal for determining up / down of a capacitor bank connected to the voltage controlled oscillator using the output value of the counter; And a binary search control unit for generating a capacitor bank control signal for controlling the capacitor bank using the up / down control signal, wherein the comparison control unit compares the frequency comparison count value Frequency synthesizer is provided.

본 발명에 따른 광대역 주파수 합성기 및 이에 포함되는 자동 주파수 조절기는 주파수의 교정 시간을 줄임으로써 락타임을 감소시킬 수 있게 된다. The wide frequency synthesizer according to the present invention and the automatic frequency adjuster included therein can reduce the lock time by reducing the frequency correction time.

도 1은 종래의 광대역 주파수 합성기의 개략적인 구성을 도시한 도면이다.
도 2은 도 1의 광대역 주파수 합성기의 동작 개념을 설명하기 위한 도면이다.
도 3은 도 1의 자동 주파수 조절기의 동작 개념을 설명하기 위한 도면이다.
도 4는 모든 비교 구간에 같은 비교 횟수를 적용하는 종래의 광대역 주파수 합성기의 개념을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 광대역 주파수 합성기의 개략적인 구성을 도시한 도면이다.
도 6은 5비트의 커패시터 뱅크가 포함된 광대역 주파수 합성기의 시뮬레이션 결과를 도시한 도면이다. 1 is a diagram showing a schematic configuration of a conventional wide-band frequency synthesizer.
2 is a diagram for explaining the operational concept of the broadband frequency synthesizer of FIG.
3 is a view for explaining the operation concept of the automatic frequency controller of FIG.
FIG. 4 is a diagram for explaining the concept of a conventional wideband frequency synthesizer applying the same comparison frequency to all comparison intervals.
5 is a diagram illustrating a schematic configuration of a wideband frequency synthesizer according to an embodiment of the present invention.
6 is a diagram showing a simulation result of a broadband frequency synthesizer including a 5-bit capacitor bank.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing.

"제1", "제2" 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. "및/또는" 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.The terms "first "," second ", and the like can be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component. The term "and / or" includes any combination of a plurality of related listed items or any of a plurality of related listed items.

이하에서, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
Hereinafter, embodiments according to the present invention will be described in detail with reference to the accompanying drawings.

도 5는 본 발명의 일 실시예에 따른 광대역 주파수 합성기의 개략적인 구성을 도시한 도면이다. 5 is a diagram illustrating a schematic configuration of a wideband frequency synthesizer according to an embodiment of the present invention.

도 5을 참조하면, 본 발명의 일 실시예에 따른 광대역 주파수 합성기(500)는 위상 주파수 탐지기(PFD: Phase Frequency Detector)(510), 전하 펌프(CP: Charge Pump)(520), 저역통과필터(LPF: Low Pass Filter)(530), 전압제어 발진기(VCO: Voltage Controlled Oscillator)(540), 분주기(550), 커패시터 뱅크(560) 및 자동 주파수 조절기(570)를 포함한다. 5, a broadband frequency synthesizer 500 according to an exemplary embodiment of the present invention includes a phase frequency detector (PFD) 510, a charge pump (CP) 520, a low pass filter A low pass filter (LPF) 530, a voltage controlled oscillator (VCO) 540, a frequency divider 550, a capacitor bank 560 and an automatic frequency adjuster 570.

위상 주파수 탐지기(510)는 기준 주파수(fRER)와 전압제어 발진기(540)의 출력 주파수(fVCO)를 피드백받아 생성되는 분주 주파수(fDIV)를 입력받고, 그 차이에 해당하는 펄스열을 내보내는 기능을 수행한다. The phase frequency detector 510 receives the frequency f DIV generated by receiving the reference frequency f RER and the output frequency f VCO of the voltage controlled oscillator 540 and generates a pulse train corresponding to the difference Function.

전하 펌프(520)는 위상 비교기(510)에서 출력된 펄스열에 비례하는 전류를　펄스부호에 따라 조절하는 기능을 수행한다. The charge pump 520 adjusts the current proportional to the pulse string output from the phase comparator 510 according to the pulse code.

저역통과필터(530)는 루프 동작 중에 발생하는 잡음 주파수들을 걸러내는 기능 및 전하 펌프(520)의 출력 전류를 전압제어 발진기(540)의 입력 전압으로 전환하는 기능을 수행한다. The low pass filter 530 functions to filter noise frequencies occurring during the loop operation and to convert the output current of the charge pump 520 to the input voltage of the voltage controlled oscillator 540.

그리고, 전압제어 발진기(540)는 입력 전압에 의해 발진 주파수를 가변으로 할 수 있는 발진기이다. The voltage-controlled oscillator 540 is an oscillator capable of varying the oscillation frequency by the input voltage.

분주기(550)는 전압제어 발진기(540)의 출력 주파수(fVCO)의 약수인 주파수를 가진 출력 신호를 주는 장치를 의미한다. 즉, 분주기(550)에서는 전압제어 발진기(540)의 출력 주파수(fVCO)를 피드백받고, 이를 이용하여 분주 주파수(fDIV)를 출력한다. The divider 550 refers to a device that provides an output signal having a frequency that is a divisor of the output frequency f VCO of the voltage controlled oscillator 540. That is, in the frequency divider 550, the output frequency f VCO of the voltage-controlled oscillator 540 is fed back and the divided frequency f DIV is output.

커패시터 뱅크(560)는 전압 제어 발진기(540)의 출력 주파수를 조절하기 위한 기능을 수행한다. The capacitor bank 560 functions to adjust the output frequency of the voltage controlled oscillator 540.

위상 주파수 탐지기(510), 전하 펌프(520), 저역통과필터(530), 전압제어 발진기(540), 분주기(550) 및 커패시터 뱅크(560)는 당업자에게 자명한 것이므로, 이하 상세한 설명은 생략하기로 한다. Since the phase frequency detector 510, the charge pump 520, the low pass filter 530, the voltage controlled oscillator 540, the frequency divider 550 and the capacitor bank 560 are obvious to those skilled in the art, .

그리고, 본 발명의 특징적 구성 요소인 자동 주파수 조절기(570)는 바이너리 서치 알고리즘을 이용하여 전압제어 발진기(540)에서 출력된 주파수를 조절하는 기능을 수행한다. 이 때, 목표 주파수(fT)에 해당하는 코드를 찾기 위해, 자동 주파수 조절기(570)는 기준 주파수(fREF)와 분주 주파수(fDIV)의 에러를 누적하여 비교하고, 이를 통해 커패시터 뱅크(560)를 제어하기 위한 제어신호(CCTRL)를 커패시터 뱅크(560)로 출력한다.The automatic frequency controller 570, which is a characteristic component of the present invention, performs a function of adjusting a frequency output from the voltage-controlled oscillator 540 using a binary search algorithm. At this time, in order to find a code corresponding to the target frequency f T , the automatic frequency adjuster 570 accumulates and compares the errors of the reference frequency f REF and the division frequency f DIV , And outputs a control signal C CTRL for controlling the capacitor bank 560 to the capacitor bank 560.

여기서, 자동 주파수 조절기(570)는 카운터부(571), 비교기(572), 바이너리 서치 제어부(573) 및 비교 제어부(574)를 포함한다. 이하, 구성요소 별로 그 기능을 상세하게 설명하기로 한다. The automatic frequency controller 570 includes a counter unit 571, a comparator 572, a binary search control unit 573, and a comparison control unit 574. Hereinafter, the function of each component will be described in detail.

카운터부(571)는 주파수 비교 횟수값에 따라, 기준 주파수(fREF) 및 분주 주파수(fDIV)를 카운트한다. 이 때, 카운터부(571)는 기준 주파수(fREF)를 카운트하는 제1 카운터(5711) 및 분주 주파수(fDIV)를 카운트하는 제2 카운터(5712)를 포함한다. 카운터부(571)의 동작은 도 3에 도시된 타이밍도와 유사할 수 있다. The counter unit 571 counts the reference frequency f REF and the frequency division frequency f DIV according to the frequency comparison count value. At this time, the counter section 571 includes a first counter 5711 for counting the reference frequency f REF and a second counter 5712 for counting the frequency f DIV . The operation of the counter section 571 may be similar to the timing shown in Fig.

비교기(572)는 디지털 비교기일 수 있으며, 카운터부(571)의 출력값을 이용하여 전압제어 발진기(540)와 연결된 커패시터 뱅크(560)의 업/다운을 결정하는 업/다운 제어신호를 생성한다. The comparator 572 may be a digital comparator and generates an up / down control signal for determining up / down of the capacitor bank 560 connected to the voltage controlled oscillator 540 using the output value of the counter unit 571.

바이너리 서치 제어부(573)는 업/다운 제어신호를 이용하여 커패시터 뱅크(560)를 제어하기 위한 커패시터 뱅크 제어신호(CCTRL)를 생성한다. The binary search control unit 573 generates a capacitor bank control signal C CTRL for controlling the capacitor bank 560 using the up / down control signal.

비교 제어부(574)는 주파수 비교 횟수값을 카운터부(571)에 제공하는 기능을 수행한다. The comparison control unit 574 performs a function of providing the frequency comparison count value to the counter unit 571. [

이 때, 비교 제어부(572)는 바이너리 서치 알고리즘의 각 비교 단계 별로 서로 다른 주파수 비교 횟수값을 제공할 수 있다. At this time, the comparison control unit 572 may provide different frequency comparison count values for each comparison step of the binary search algorithm.

본 발명의 일 실시예에 따르면, 바이너리 서치 알고리즘은 k번의 비교 단계를 포함하되, 비교 제어부(574)는, k번의 비교 단계 중에서, i번째 비교 단계의 주파수 비교 횟수값이 i+1번째 비교 단계의 주파수 비교 횟수값보다 작도록 결정하여 카운터부(571)에 제공할 수 있다. 이 때, i번째 비교 단계의 주파수 비교 횟수값은 i+1번째 비교 단계의 주파수 비교 횟수값의 2배일 수 있다. According to an embodiment of the present invention, the binary search algorithm includes k comparison steps, and the comparison control unit 574 compares the frequency comparison count value of the i < th > comparison step in the i + And provides the counted value to the counter unit 571. The counter unit 571 may be configured to determine the number of times of frequency comparison. In this case, the frequency comparison frequency value of the i-th comparison stage may be twice the frequency comparison frequency value of the (i + 1) -th comparison stage.

정리하면, 종래의 자동 주파수 조절기는 미리 설정된(내장된) 주파수 비교 횟수값을 사용하여 주파수 조절을 수행하였으며, 특히 바이너리 서치의 모든 비교 단계에서 동일한 주파수 비교 횟수값으로 주파수 비교를 수행하였다. To summarize, the conventional automatic frequency adjuster performs frequency adjustment using a pre-set (built-in) frequency of comparison frequency value, and in particular performs frequency comparison with the same frequency comparison frequency value in all comparison phases of binary search.

그러나, 본 발명에 따른 자동 주파수 조절기(570)는 바이너리 서치 알고리즘의 각 비교 단계(코드) 별로 서로 다른 주파수 비교 횟수값을 사용함으로써 비교에 필요한 최적의 값을 적용한다. However, the automatic frequency adjuster 570 according to the present invention uses different frequency comparison count values for each comparison step (code) of the binary search algorithm to apply the optimal value required for comparison.

즉, 모든 비교 단계에 같은 비교횟수를 적용하는 것이 아니라 각각의 코드 별로 필요한 최소의 비교 횟수만을 적용한다. 특히, 본 발명에 따른 자동 주파수 조절기(570)은 첫번째 코드 비교 시에는 작은 주파수 비교 횟수값을 사용하고, 점차 주파수 비교 횟수값을 증가시켜가면서 비교하는 점진적 비교 횟수 증가 기법을 사용한다. That is, instead of applying the same number of comparisons to all comparison steps, only the minimum number of comparisons necessary for each code is applied. In particular, the automatic frequency adjuster 570 according to the present invention uses a small frequency comparison count value in the first code comparison and a gradual comparison frequency increasing technique in which the frequency comparison count value is gradually increased.

일례로, 5비트의 커패시터 뱅크(560)를 사용하는 경우, 첫번째 주파수 비교 횟수값 내지 네번째 주파수 비교 횟수값은 각각 "16, 32, 64, 128"일 수 있다. For example, when the 5-bit capacitor bank 560 is used, the first to fourth frequency comparison count values may be "16, 32, 64, 128", respectively.

또한, 본 발명의 일 실시예에 따르면, 비교 제어부(574)는 k번째 비교 단계의 주파수 비교 횟수값을 입력받고, 첫번째 비교 단계 내지 k-1번째 비교 단계의 주파수 비교 횟수값을 산출할 수 있다. 일례로, 5비트의 커패시터 뱅크(560)를 사용하는 경우, 비교 제어부(574)는 마지막 주파수 비교 횟수값(Mmax)인 "128"을 입력받으며, 이를 이용하여(2배로 나누어) 각 비교 단계별 주파수 비교 횟수값(Mn)인 "16", "32", "64", "128"를 출력할 수 있다. Also, according to an embodiment of the present invention, the comparison control unit 574 receives the frequency comparison count value of the kth comparison step, and may calculate the frequency comparison count value of the first comparison step to the (k-1) . For example, when the 5-bit capacitor bank 560 is used, the comparison control unit 574 receives the last frequency comparison count value "M max " of "128" a frequency comparison count value (M n) "16", "32", "64", may output "128".

이에 따라, 본 발명에 따른 자동 주파수 조절기(570)는 낮은 비교 단계에서는 적은 비교 시간을 사용함으로써 전체 락타임을 줄이는 효과가 있다. Accordingly, the automatic frequency controller 570 according to the present invention reduces the total lock time by using a shorter comparison time in the low comparison step.

예를 들어, 5비트의 커패시터 뱅크(560)를 사용하는 경우, 최초 비교 단계에서는 중간코드인 "16번 코드"에서 "24번 코드" 또는 "8번 코드" 중 하나를 선택하기 때문에, 코드간 간격이 넓으므로 필요한 비교 횟수가 적다. 하지만, 마지막 비교 단계에서는 "2번 코드"에서 "3번 코드" 또는 "1번 코드" 중 하나를 선택하기 때문에 코드간 간격이 좁아서 필요한 비교횟수가 많아진다. 따라서, 자동 주파수 조절기(570)는 첫번째 비교 단계에서는 작은 주파수 비교 횟수값을 사용하여 락타임을 감소시키고 점차 주파수 비교 횟수값을 증가시키되, 마지막 비교 단계에서는 가장 큰 주파수 비교 횟수값을 사용하여 비교를 수행하여 에러를 줄인다. For example, in the case where the 5-bit capacitor bank 560 is used, since one of "24th code" and "8th code" is selected in the intermediate code "16th code" Since the interval is wide, the required number of comparisons is small. However, in the last comparison stage, since one of the "code 3" or "code 1" is selected in the "code 2", the intervals between codes are narrow, and the number of necessary comparisons is increased. Accordingly, in the first comparison step, the automatic frequency adjuster 570 decreases the lock time using the small frequency comparison count value and gradually increases the frequency comparison count value. In the last comparison step, however, the automatic frequency adjuster 570 uses the largest frequency comparison count value To reduce errors.

요컨대, 자동 주파수 조절기가 5비트의 커패시터 뱅크를 사용하고 있는 경우, 종래의 기술에 따르면 각 비교 단계 시 모두 동일한 주파수 비교 횟수값(Mmax)인 "128"를 사용하고 있으며, 총 비교 시간(Mtotal)은 4Mmax이다. 그러나, 본 발명의 경우, 주파수 비교 횟수값(Mmax)인 "128"를 입력받으며 이를 이용하여 "16", "32", "64", "128"의 사용되는 주파수 비교 횟수값을 사용하는바, 총 비교 시간(Mtotal)은 1.875Mmax이다. 따라서 기존의 자동주파수 조절기보다 비교횟수가 약 2.13배 감소하는 효과를 얻을 수 있다. 또한, 이 기법을 사용할 경우 커패시터 뱅크의 코드가 늘어나면 늘어날수록 비교횟수 감소 효과가 크다. 6비트의 커패시터 뱅크를 사용할 경우 약 2.58배, 7비트의 커패시터 뱅크를 사용할 경우 약 3.05배의 감소 효과를 얻을 수 있다. That is, when the automatic frequency controller uses a 5-bit capacitor bank, according to the conventional technique, "128" which is the same frequency comparison count value (M max ) is used in each comparison step, and the total comparison time M total ) is 4M max . However, in the case of the present invention, "128" as the frequency comparison count value M max is input and the frequency comparison count value of "16", "32", "64" The total comparison time (M total ) of the bar is 1.875M max . Therefore, the comparison frequency is reduced by about 2.13 times compared with the conventional automatic frequency adjuster. Also, when this technique is used, the greater the number of the capacitor bank codes, the greater the reduction in the number of comparison cycles. A reduction of about 2.58 times when using a 6-bit capacitor bank and about 3.05 times when using a 7-bit capacitor bank can be obtained.

이하, 도 6을 참조하여, 본 발명의 일 실시예에 따른 광대역 주파수 합성기(500)의 시뮬레이션 결과를 설명하기로 한다. Hereinafter, a simulation result of the wideband frequency synthesizer 500 according to an embodiment of the present invention will be described with reference to FIG.

도 6은 5비트의 커패시터 뱅크(560)가 포함된 광대역 주파수 합성기(500)의 시뮬레이션 결과이다. 점진적 비교횟수 증가기법을 적용한 것(proposed)과 적용하지 않은 것(conventional)을 함께 나타내었다. 6 is a simulation result of the wideband frequency synthesizer 500 including the 5-bit capacitor bank 560. FIG. The proposed method and the conventional method are shown together.

시뮬레이션 결과, 종래의 자동 주파수 조절기의 락타임은 14.2μs이고, 본 발명의 자동 주파수 조절기(570)의 락타임은 7.2μs로 약 1.97배 가량 락타임이 줄어들었음을 확인하였다. As a result of the simulation, it was confirmed that the lock time of the conventional automatic frequency adjuster is 14.2 μs, and the lock time of the automatic frequency adjuster 570 of the present invention is 7.2 μs, which is about 1.97 times shorter than the lock time.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.As described above, the present invention has been described with reference to particular embodiments, such as specific elements, and limited embodiments and drawings. However, it should be understood that the present invention is not limited to the above- Various modifications and variations may be made thereto by those skilled in the art to which the present invention pertains. Accordingly, the spirit of the present invention should not be construed as being limited to the embodiments described, and all of the equivalents or equivalents of the claims, as well as the following claims, belong to the scope of the present invention .

Claims (8)

바이너리 서치 알고리즘을 이용하여 전압제어 발진기에서 출력된 주파수를 조절하기 위한 자동 주파수 조절기에 있어서,
주파수 비교 횟수값에 따라, 기준 주파수 및 상기 전압제어 발진기의 출력 주파수를 피드백받아 생성되는 분주 주파수를 각각 카운트하는 카운터부;
상기 주파수 비교 횟수값을 상기 카운터부에 제공하는 비교 제어부;
상기 카운터부의 출력값을 이용하여 전압제어 발진기와 연결된 커패시터 뱅크의 업/다운을 결정하는 업/다운 제어신호를 생성하는 비교기; 및
상기 업/다운 제어신호를 이용하여 상기 커패시터 뱅크를 제어하기 위한 커패시터 뱅크 제어신호를 생성하는 바이너리 서치 제어부;를 포함하되,
상기 비교 제어부는 바이너리 서치 알고리즘의 각 비교 단계 별로 서로 다른 주파수 비교 횟수값을 제공하는 것을 특징으로 하는 자동 주파수 조절기.1. An automatic frequency controller for adjusting a frequency output from a voltage controlled oscillator using a binary search algorithm,
A counter for counting a reference frequency and a frequency dividing frequency generated by feedback of an output frequency of the voltage controlled oscillator according to the frequency comparison frequency value;
A comparison control unit for providing the frequency comparison count value to the counter unit;
A comparator for generating an up / down control signal for determining up / down of a capacitor bank connected to the voltage controlled oscillator using the output value of the counter; And
And a binary search control unit for generating a capacitor bank control signal for controlling the capacitor bank using the up / down control signal,
Wherein the comparison control unit provides different frequency comparison count values for each comparison step of the binary search algorithm. 제1항에 있어서,
상기 바이너리 서치 알고리즘은 k번의 비교 단계를 포함하되,
상기 비교 제어부는, 상기 k번의 비교 단계 중에서, i번째 비교 단계의 주파수 비교 횟수값이 i+1번째 비교 단계의 주파수 비교 횟수값보다 작도록 결정하여 상기 카운터부에 제공하는 것을 특징으로 하는 자동 주파수 조절기.The method according to claim 1,
Wherein the binary search algorithm comprises k comparison steps,
Wherein the comparison control unit determines that the frequency comparison count value of the i-th comparison step is smaller than the frequency comparison count value of the (i + 1) -th comparison step in the k-th comparison step, regulator. 제2항에 있어서,
상기 i번째 비교 단계의 주파수 비교 횟수값은 i+1번째 비교 단계의 주파수 비교 횟수값의 2배인 것을 특징으로 하는 자동 주파수 조절기.3. The method of claim 2,
Wherein the frequency comparison frequency value of the i < th > comparison step is twice the frequency comparison frequency value of the (i + 1) -th comparison step. 제3항에 있어서,
상기 비교 제어부는 k번째 비교 단계의 주파수 비교 횟수값을 입력받고, 첫번째 비교 단계 내지 k-1번째 비교 단계의 주파수 비교 횟수값을 산출하는 것을 특징으로 하는 자동 주파수 조절기.The method of claim 3,
Wherein the comparison control unit receives the frequency comparison count value of the kth comparison step and calculates the frequency comparison count value of the first comparison step to the (k-1) th comparison step. 전압 제어 발진기;
상기 전압 제어 발진기의 출력 주파수를 조절하기 위한 커패시터 뱅크; 및
상기 바이너리 서치 알고리즘을 이용하여 상기 전압제어 발진기에서 출력된 주파수를 조절하기 위한 커패시터 뱅크 제어신호를 상기 커패시터 뱅크로 출력하는 바이너리 서치 제어부;를 포함하되,
상기 바이너리 서치 제어부는, 주파수 비교 횟수값에 따라, 기준 주파수 및 상기 전압제어 발진기의 출력 주파수를 피드백받아 생성되는 분주 주파수를 각각 카운트하는 카운터부; 상기 주파수 비교 횟수값을 상기 카운터부에 제공하는 비교 제어부; 상기 카운터부의 출력값을 이용하여 전압제어 발진기와 연결된 커패시터 뱅크의 업/다운을 결정하는 업/다운 제어신호를 생성하는 비교기; 및 상기 업/다운 제어신호를 이용하여 상기 커패시터 뱅크를 제어하기 위한 커패시터 뱅크 제어신호를 생성하는 바이너리 서치 제어부;를 포함하되,
상기 비교 제어부는 바이너리 서치 알고리즘의 각 비교 단계 별로 서로 다른 주파수 비교 횟수값을 제공하는 것을 특징으로 하는 광대역 주파수 합성기. Voltage controlled oscillator;
A capacitor bank for adjusting an output frequency of the voltage controlled oscillator; And
And a binary search controller for outputting a capacitor bank control signal for adjusting a frequency output from the voltage controlled oscillator to the capacitor bank using the binary search algorithm,
Wherein the binary search control unit includes a counter for counting a reference frequency and a frequency division frequency generated by feedback of an output frequency of the voltage controlled oscillator according to a frequency comparison frequency value; A comparison control unit for providing the frequency comparison count value to the counter unit; A comparator for generating an up / down control signal for determining up / down of a capacitor bank connected to the voltage controlled oscillator using the output value of the counter; And a binary search control unit for generating a capacitor bank control signal for controlling the capacitor bank using the up / down control signal,
Wherein the comparison control unit provides different frequency comparison frequency values for each comparison step of the binary search algorithm. 제5항에 있어서,
상기 바이너리 서치 알고리즘은 k번의 비교 단계를 포함하되,
상기 비교 제어부는, 상기 k번의 비교 단계 중에서, i번째 비교 단계의 주파수 비교 횟수값이 i+1번째 비교 단계의 주파수 비교 횟수값보다 작도록 결정하여 상기 카운터부에 제공하는 것을 특징으로 하는 광대역 주파수 합성기.6. The method of claim 5,
Wherein the binary search algorithm comprises k comparison steps,
Wherein the comparison control unit determines that the frequency comparison count value of the i-th comparison step is smaller than the frequency comparison count value of the (i + 1) -th comparison step in the k-th comparison step and provides the determined frequency comparison frequency to the counter Synthesizer. 제6항에 있어서,
상기 i번째 비교 단계의 주파수 비교 횟수값은 i+1번째 비교 단계의 주파수 비교 횟수값의 2배인 것을 특징으로 하는 광대역 주파수 합성기.The method according to claim 6,
Wherein the frequency comparison frequency value of the i < th > comparison stage is twice the frequency comparison frequency value of the (i + 1) -th comparison step. 제7항에 있어서,
상기 비교 제어부는 k번째 비교 단계의 주파수 비교 횟수값을 입력받고, 첫번째 비교 단계 내지 k-1번째 비교 단계의 주파수 비교 횟수값을 산출하는 것을 특징으로 하는 광대역 주파수 합성기.8. The method of claim 7,
Wherein the comparison control unit receives the frequency comparison frequency value of the kth comparison step and calculates the frequency comparison frequency value of the first comparison step to the (k-1) th comparison step.
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