KR20160043263A - Methods of manufacturing vertical memory devices - Google Patents

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KR20160043263A
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stepped mold
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KR1020140137367A
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김철호
박승학
김미연
김철홍
김형도
이재한
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삼성전자주식회사
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Abstract

In a method for manufacturing a vertical memory device with improved reliability, a mold structure is formed by stacking alternately interlayer dielectrics and sacrificial layers on a substrate. A preliminary step-type mold structure is formed by etching partly the lateral part of the mold structure by a first etching process. A step-type mold structure is formed by etching partly steps included in the preliminary step-type mold structure by a second etching process. Channels penetrating the step-type mold structure are formed. The sacrificial layers included in the step-type mold structure are substituted with gate lines.

Description

수직형 메모리 장치의 제조 방법{METHODS OF MANUFACTURING VERTICAL MEMORY DEVICES}[0001] METHOD OF MANUFACTURING VERTICAL MEMORY DEVICES [0002]

본 발명은 수직형 메모리 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 기판에 대해 수직한 채널을 갖는 불휘발성 수직형 메모리 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a vertical type memory device. More particularly, the present invention relates to a method of manufacturing a non-volatile vertical memory device having a channel perpendicular to the substrate.

최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 기판 상면에서 수직하게 돌출된 기둥 또는 실린더 형상의 채널이 구비되며 상기 채널에 접하는 복수의 게이트 라인들 및 상기 절연막들이 적층된다.Recently, vertical memory devices in which memory cells are vertically stacked from the substrate surface are being developed for high integration of memory devices. In the vertical memory device, a column or cylinder shaped channel vertically protruding from the upper surface of the substrate is provided, and a plurality of gate lines and the insulating films which are in contact with the channel are stacked.

상기 수직형 메모리 장치에 있어서, 각 층의 상기 게이트 라인에 전기적 신호를 전달하기 위한 콘택 또는 패드를 형성할 필요가 있으며, 이에 따라 상기 절연막들에 대한 식각 공정이 필요하다. 상기 게이트 라인의 적층 수가 증가할수록 상기 콘택 또는 패드들 사이의 간격이 감소하고 상기 식각 공정의 복잡도가 증가할 수 있다.In the vertical memory device, it is necessary to form a contact or pad for transferring an electric signal to the gate line of each layer, thereby requiring an etching process for the insulating films. As the number of stacked gate lines increases, the spacing between the contacts or pads decreases and the complexity of the etch process increases.

본 발명의 일 과제는 공정 신뢰성이 향상된 수직형 메모리 장치의 제조 방법을 제공하는 것이다.An object of the present invention is to provide a method of manufacturing a vertical memory device with improved process reliability.

상술한 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치의 제조 방법에 따르면, 기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하여 몰드 구조물을 형성한다. 제1 식각 공정을 통해 상기 몰드 구조물의 측부를 부분적으로 식각하여 예비 계단형 몰드 구조물을 형성한다. 제2 식각 공정을 통해 상기 예비 계단형 몰드 구조물에 포함된 계단들을 부분적으로 식각하여 계단형 몰드 구조물을 형성한다. 상기 계단형 몰드 구조물을 관통하는 채널들을 형성한다. 상기 계단형 몰드 구조물에 포함된 희생막들을 게이트 라인들로 치환한다. According to another aspect of the present invention, there is provided a method of fabricating a vertical memory device, comprising: forming a mold structure by alternately and repeatedly laminating interlayer insulating films and sacrificial layers on a substrate; do. A side of the mold structure is partially etched through a first etching process to form a preliminary stepped mold structure. The stepped portions included in the preliminary stepped mold structure are partially etched through the second etching process to form a stepped mold structure. Forming channels through the stepped mold structure. The sacrificial layers included in the stepped mold structure are replaced with gate lines.

예시적인 실시예들에 있어서, 상기 제1 식각 공정은 사진 식각 공정을 포함할 수 있다.In exemplary embodiments, the first etching process may comprise a photolithographic process.

예시적인 실시예들에 있어서, 상기 제2 식각 공정은 유도된 자기 정렬(Directed Self Assembly: DSA) 공정을 포함할 수 있다.In exemplary embodiments, the second etch process may include a Directed Self Assembly (DSA) process.

예시적인 실시예들에 있어서, 상기 제2 식각 공정을 통해 상기 계단형 몰드 구조물을 형성함에 있어서, 상기 예비 계단형 몰드 구조물 상에 블록 공중합체를 포함하는 자기 정렬막을 형성할 수 있다. 상기 예비 계단형 몰드 구조물의 상기 각 계단에 형성된 상기 자기 정렬막 부분 중 일부를 제거하여 상기 각 계단의 단부를 노출시키는 제1 개구부를 형성할 수 있다. 상기 제1 개구부를 통해 노출된 상기 각 계단의 단부를 식각할 수 있다. In exemplary embodiments, in forming the step-like mold structure through the second etching process, a self-aligning film including a block copolymer may be formed on the preliminary step-type mold structure. A part of the self-alignment film portions formed at the respective steps of the preliminary stepped mold structure may be removed to form a first opening exposing the end of each step. The ends of the respective steps exposed through the first opening can be etched.

예시적인 실시예들에 있어서, 상기 블록 공중합체는 폴리스티렌(PS)-b-폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 상기 자기 정렬막은 PS가 자기 조립된 제1 자기 정렬 패턴 및 PMMA가 자기 조립된 제2 자기 정렬 패턴을 포함하고, 상기 예비 계단형 몰드 구조물의 상기 각 계단 상에 상기 제1 자기 정렬 패턴 및 상기 제2 자기 정렬 패턴이 자기 정렬될 수 있다.In exemplary embodiments, the block copolymer may comprise polystyrene (PS) -b-polymethylmethacrylate (PMMA). Wherein the self-aligned film comprises a first self-assembled pattern of PS and a second self-assembled pattern of PMMA, the first self-aligned pattern on the step of the pre-stepped mold structure, 2 self-aligned patterns can be self-aligned.

예시적인 실시예들에 있어서, 상기 예비 계단형 몰드 구조물의 상기 각 계단 상에 형성된 상기 제2 자기 정렬 패턴을 제거하여 상기 제1 개구부가 형성될 수 있다.In exemplary embodiments, the first opening may be formed by removing the second self-aligned pattern formed on each of the steps of the preliminary stepped mold structure.

예시적인 실시예들에 있어서, 상기 자기 정렬막을 형성하기 전에 상기 예비 계단형 몰드 구조물의 최상층 계단 및 최하층 계단에 각각 가이드 패턴을 형성할 수 있다.In exemplary embodiments, guide patterns may be formed on the uppermost step and the lowermost step of the preliminary stepped mold structure before forming the self-aligned film, respectively.

예시적인 실시예들에 있어서, 상기 가이드 패턴은 포토레지스트 물질을 사용하여 형성될 수 있다.In exemplary embodiments, the guide pattern may be formed using a photoresist material.

예시적인 실시예들에 있어서, 상기 게이트 라인들 각각에 접촉하는 콘택들을 더 형성할 수 있다.In exemplary embodiments, additional contacts may be formed that contact each of the gate lines.

예시적인 실시예들에 있어서, 상기 게이트 라인들 각각은 계단을 형성하는 확장부를 포함하며, 상기 콘택은 상기 확장부와 접촉할 수 있다.In exemplary embodiments, each of the gate lines includes an extension that forms a step, and the contact may contact the extension.

전술한 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에 따르면, 계단형 몰드 구조물을 형성하기 위해 사진 식각 공정 및 DSA 공정의 조합 공정을 활용할 수 있다. 이에 따라, 사진 식각 공정의 수를 감소시키므로 공정 시간 및 비용을 감소시킬 수 있으며, 원하는 형상의 상기 계단형 몰드 구조물을 높은 신뢰성으로 형성할 수 있다.According to the method of manufacturing a vertical memory device according to the above-described exemplary embodiments, a combined process of a photo etching process and a DSA process can be utilized to form a stepped mold structure. Accordingly, the number of photolithography processes can be reduced, so that the process time and cost can be reduced, and the stepped mold structure having a desired shape can be formed with high reliability.

도 1 내지 도 15는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다.1 to 15 are cross-sectional views and plan views for explaining a method of manufacturing a vertical type memory device according to exemplary embodiments.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. In the drawings of the present invention, the dimensions of the structures are enlarged to illustrate the present invention in order to clarify the present invention.

본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. In the present invention, the terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.

본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다. In the present invention, it is to be understood that each layer (film), region, electrode, pattern or structure may be formed on, over, or under the object, substrate, layer, Means that each layer (film), region, electrode, pattern or structure is directly formed or positioned below a substrate, each layer (film), region, or pattern, , Other regions, other electrodes, other patterns, or other structures may additionally be formed on the object or substrate.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.For the embodiments of the invention disclosed herein, specific structural and functional descriptions are set forth for the purpose of describing an embodiment of the invention only, and it is to be understood that the embodiments of the invention may be practiced in various forms, But should not be construed as limited to the embodiments set forth in the claims.

즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. That is, the present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the following description. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

이하에서는 첨부한 도면들을 참조하여 본 발명의 예시적인 실시예들에 대해 상세히 설명한다. In the following, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 15는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도 및 평면도들이다. 구체적으로, 도 1 내지 도 9, 도 11, 도 12, 도 14 및 도 15는 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 수직 방향 단면도들이다. 도 10 및 도 13은 상기 수직형 메모리 장치의 제조 방법을 설명하기 위한 평면도들이다.1 to 15 are cross-sectional views and plan views for explaining a method of manufacturing a vertical type memory device according to exemplary embodiments. 1 to 9, 11, 12, 14, and 15 are vertical cross-sectional views illustrating a method of manufacturing the vertical memory device. FIGS. 10 and 13 are plan views illustrating a method of manufacturing the vertical memory device.

도 1 내지 도 15에서, 기판 상면에 실질적으로 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 실질적으로 서로 수직한 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다. In FIGS. 1 to 15, a direction substantially perpendicular to the upper surface of the substrate is defined as a first direction, and two directions substantially perpendicular to each other, which are parallel to the upper surface of the substrate, are defined as a second direction and a third direction, respectively. The direction indicated by the arrow in the figure and the direction opposite thereto are described in the same direction. The definition of the above-mentioned direction is the same in all subsequent figures.

도 1을 참조하면, 기판(100) 상에 복수의 층간 절연막들(102, 예를 들면, 102a 내지 102m) 및 희생막들(104, 예를 들면, 104a 내지 104l)을 교대로 반복적으로 적층한다. 이에 따라, 기판(100) 상에 몰드 구조물(105)이 형성될 수 있다.1, a plurality of interlayer insulating films 102 (for example, 102a to 102m) and sacrificial films 104 (for example, 104a to 104) are alternately and repeatedly stacked on a substrate 100 . Accordingly, the mold structure 105 may be formed on the substrate 100.

기판(100)으로서 단결정 실리콘, 단결정 게르마늄 등과 반도체 물질을 포함하는 반도체 기판을 사용할 수 있다.As the substrate 100, a semiconductor substrate including a semiconductor material such as monocrystalline silicon, monocrystalline germanium, or the like can be used.

예시적인 실시예들에 따르면, 층간 절연막들(102)은 실리콘 산화물, 실리콘 탄산화물 혹은 실리콘 산불화물과 같은 실리콘 산화물을 사용하여 형성될 수 있다. 희생막들(104)은 층간 절연막(102)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질로 형성할 수 있다. 예를 들어, 희생막들(104)은 실리콘 질화물(SiNx), 실리콘 붕질화물(SiBN) 등과 같은 실리콘 질화물을 사용하여 형성될 수 있다.According to exemplary embodiments, the interlayer insulating films 102 may be formed using silicon oxide such as silicon oxide, silicon carbonitride, or silicon oxide burr. The sacrificial films 104 may have an etch selectivity to the interlayer insulating film 102 and may be formed of a material that can be easily removed by a wet etching process. For example, the sacrificial films 104 may be formed using silicon nitride such as silicon nitride (SiNx), silicon boron nitride (SiBN), or the like.

층간 절연막들(102) 및 희생막들(104)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 스핀 코팅(spin coating) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 기판(100) 상면에 직접 형성되는 최하층의 층간 절연막(102a)의 경우, 열산화 공정에 의해 형성될 수도 있다.The interlayer insulating films 102 and the sacrificial films 104 may be formed by a chemical vapor deposition (CVD) process, a plasma enhanced chemical vapor deposition (PECVD) process, a spin coating process, Or an atomic layer deposition (ALD) process. In the case of the lowermost interlayer insulating film 102a directly formed on the upper surface of the substrate 100, it may be formed by a thermal oxidation process.

희생막들(104)은 후속 공정을 통해 제거되어 예를 들면, 그라운드 선택 라인(Ground Selection Line: GSL), 워드 라인(word line) 및 스트링 선택 라인(String Selection Line: SSL)을 포함하는 게이트 라인들이 형성되는 공간을 제공할 수 있다. 따라서, 층간 절연막들(102) 및 희생막들(104)이 적층되는 수는 이후 형성되는 상기 게이트 라인들이 적층되는 수에 따라 달라질 수 있다. 도 1에서는 희생막들(104) 및 층간 절연막들(102)이 각각 12개의 층 및 13개의 층으로 적층된 것으로 도시되었으나, 반드시 이에 한정되는 것은 아니며 상기 수직형 메모리 장치의 회로 설계 및/또는 집적도를 고려하여 적절히 조절될 수 있다.The sacrificial films 104 are removed through a subsequent process to form gate lines 104 including, for example, a Ground Selection Line (GSL), a word line, and a String Selection Line Can be formed. Accordingly, the number of the interlayer insulating films 102 and the sacrificial films 104 stacked can be varied depending on the number of gate lines to be formed later. Although the sacrificial layers 104 and the interlayer insulating layers 102 are shown as being stacked in 12 layers and 13 layers, respectively, in FIG. 1, the present invention is not limited thereto. The circuit design and / Can be appropriately adjusted in consideration of.

도 2를 참조하면, 몰드 구조물(105)을 부분적으로 복수회 식각하여 예비 계단형 몰드 구조물(105a)을 형성할 수 있다.Referring to FIG. 2, a preliminary stepped mold structure 105a may be formed by partially etching the mold structure 105 a plurality of times.

예시적인 실시예들에 따르면, 몰드 구조물(105) 상면 상에 최상부의 층간 절연막(102m)을 부분적으로 커버하는 포토 레지스트 패턴(도시되지 않음)을 형성하고, 상기 포토 레지스트 패턴을 식각 마스크로 사용하여 층간 절연막들(102m 내지 102d) 및 희생막들(104l 내지 104c)의 단부들을 식각할 수 있다. According to exemplary embodiments, a photoresist pattern (not shown) partially covering the uppermost interlayer insulating film 102m is formed on the upper surface of the mold structure 105, and the photoresist pattern is used as an etching mask The end portions of the interlayer insulating films 102m to 102d and the sacrificial films 104l to 104c may be etched.

상기 포토 레지스트 패턴의 단부를 일부 제거하여 상기 포토 레지스트 패턴의 너비를 감소시킨 후, 이를 식각 마스크로 다시 사용하여 층간 절연막들(102m 내지 102f) 및 희생막들(104l 내지 104e)의 단부들을 식각할 수 있다. 또한, 상기 포토 레지스트 패턴의 단부를 일부 제거하여 상기 포토 레지스트 패턴의 너비를 감소시킨 후, 이를 식각 마스크로 다시 사용하여 층간 절연막들(102m 내지 102h) 및 희생막들(104l 내지 104g)의 단부들을 식각할 수 있다. The end portions of the photoresist pattern are partially removed to reduce the width of the photoresist pattern and then used as an etching mask to etch the ends of the interlayer insulating films 102m to 102f and the sacrificial films 104l to 104e . After a portion of the photoresist pattern is partially removed to reduce the width of the photoresist pattern, the photoresist pattern is used again as an etching mask to remove the ends of the interlayer insulating films 102m to 102h and the sacrificial films 104l to 104g It can be etched.

이후, 상기 포토 레지스트 패턴의 단부를 일부 제거하여 상기 포토 레지스트 패턴의 너비를 감소시킨 후, 이를 식각 마스크로 다시 사용하여 층간 절연막들(102m 내지 102j) 및 희생막들(104l 내지 104i)의 단부들을 식각할 수 있다. 추가적으로, 상기 포토 레지스트 패턴의 단부를 일부 제거하여 상기 포토 레지스트 패턴의 너비를 감소시킨 후, 이를 식각 마스크로 다시 사용하여 층간 절연막들(102m 및 102l) 및 희생막들(104l 내지 104k)의 단부들을 식각할 수 있다. Thereafter, the end portions of the photoresist pattern are partially removed to reduce the width of the photoresist pattern, and then the etch mask is used again to remove the ends of the interlayer insulating films 102m to 102j and the sacrificial films 104l to 104i It can be etched. In addition, after the end of the photoresist pattern is partially removed to reduce the width of the photoresist pattern, the etch mask is used again to remove the ends of the interlayer insulating films 102m and 102l and the sacrificial films 104l to 104k It can be etched.

상술한 바와 같이, 상기 포토 레지스트 패턴의 너비 감소 및 층간 절연막들(102) 및 희생막들(104)의 식각 공정을 반복함으로써, 복수의 계단들을 포함하는 예비 계단형 몰드 구조물(105a)을 형성할 수 있다.As described above, by repeating the width reduction of the photoresist pattern and the etching process of the interlayer insulating films 102 and the sacrificial films 104, a preliminary stepped mold structure 105a including a plurality of steps is formed .

일부 실시예들에 있어서, 도 2에 도시된 바와 같이 예비 계단형 몰드 구조물(105a)에 포함된 하나의 계단은 4개의 층을 포함할 수 있다. 이 경우, 1회 길이가 감소된 상기 포토 레지스트 패턴을 이용한 1회 식각 공정 마다, 식각되는 층 수는 4개씩 감소할 수 있다.In some embodiments, one step included in the preliminary stepped mold structure 105a as shown in FIG. 2 may include four layers. In this case, the number of layers to be etched may be reduced by four for each etching process using the photoresist pattern whose length is reduced by one.

한편, 도 2에서는 예비 계단형 몰드 구조물(105a)의 일 측부에 상기 계단들이 형성되는 것으로 도시하였으나, 예비 계단형 몰드 구조물(105a)의 양 측부들에 상기 계단들이 형성될 수 있다.2, the stairs are formed on one side of the preliminary stepped mold structure 105a, but the steps may be formed on both sides of the preliminary stepped mold structure 105a.

도 3을 참조하면, 예비 계단형 몰드 구조물(105a)의 상부 및 하부에 각각 가이드 패턴(110)을 형성할 수 있다.Referring to FIG. 3, guide patterns 110 may be formed on upper and lower portions of the preliminary stepped mold structure 105a, respectively.

예시적인 실시예들에 따르면, 가이드 패턴(110)은 예비 계단형 몰드 구조물(105a)의 최상층 및 최하층의 계단들에 각각 형성될 수 있다.According to exemplary embodiments, the guide pattern 110 may be formed in the top and bottom steps of the preliminary stepped mold structure 105a, respectively.

일부 실시예들에 있어서, 가이드 패턴(110)은 포토레지스트 물질을 사용하여 형성될 수 있다. 예를 들면, 포토레지스트 조성물을 예비 계단형 몰드 구조물(105a) 상에 도포하여, 포토레지스트 막을 형성할 수 있다. 상기 최상층 및 최하층 계단 부분에 형성된 상기 포토레지스트 막 부분을 제외한 나머지 부분을 노광 및 현상 공정을 통해 제거함으로써 가이드 패턴(110)을 형성할 수 있다.In some embodiments, the guide pattern 110 may be formed using a photoresist material. For example, a photoresist composition can be applied on the preliminary stepped mold structure 105a to form a photoresist film. The guide pattern 110 can be formed by removing the remaining portions except for the photoresist film portion formed in the uppermost and lowermost stepped portions through the exposure and development processes.

도 4를 참조하면, 예비 계단형 몰드 구조물(105a) 상에 가이드 패턴(110)에 의해 한정되는 자기 정렬막(115)을 형성할 수 있다.Referring to FIG. 4, a self-aligned film 115 defined by a guide pattern 110 may be formed on a preliminary stepped mold structure 105a.

예시적인 실시예들에 따르면, 서로 다른 화학적 특성을 갖는 고분자 유닛들을 포함하는 블록 공중합체를 사용하여 형성될 수 있다. 예를 들면, 상기 블록 공중합체는 제1 고분자 유닛 및 제2 고분자 유닛이 양이온 중합 또는 음이온 중합에 의해 공중합된 고분자일 수 있다.According to exemplary embodiments, it may be formed using a block copolymer comprising polymer units having different chemical properties. For example, the block copolymer may be a polymer in which the first polymer unit and the second polymer unit are copolymerized by cationic polymerization or anionic polymerization.

상기 제1 고분자 유닛은 예를 들면, 폴리스티렌(polystyrene: PS)을 포함할 수 있다. 상기 제2 고분자 유닛은 예를 들면, 폴리메틸메타크릴레이트(polymethylmethacrylate: PMMA), 폴리디메틸실록산(polydimethylsiloxane: PDMS), 폴리비닐피롤리돈(polyvinylpyrrolidone: PVP), 폴리에틸렌옥사이드(polyethyleneoxide: PEO) 또는 폴리이미드(polyimide: PI)를 포함할 수 있다. 일 실시예에 있어서, 제1 자기 정렬 패턴(130)은 PMMA를 포함할 수 있다. 이에 따라, 상기 블록 공중합체는 PS-b-PMMA, PS-b-PDMS, PS-b-PVP, PS-b-PEO 또는 PS-b-PI를 포함할 수 있다. 일 실시예에 있어서. 상기 자기정렬 막(115)은 PS-b-PMMA를 사용하여 형성될 수 있다. 이하에서는, 상기 블록 공중합체로서 PS-b-PMMA를 사용하는 것으로 설명한다.The first polymer unit may include, for example, polystyrene (PS). The second polymer unit may be made of, for example, polymethylmethacrylate (PMMA), polydimethylsiloxane (PDMS), polyvinylpyrrolidone (PVP), polyethylene oxide (PEO) Polyimide (PI). In one embodiment, the first self-aligned pattern 130 may comprise PMMA. Accordingly, the block copolymer may include PS-b-PMMA, PS-b-PDMS, PS-b-PVP, PS-b-PEO or PS-b-PI. In one embodiment. The self-alignment film 115 may be formed using PS-b-PMMA. In the following, PS-b-PMMA is used as the block copolymer.

예를 들면, 자기정렬 막(115)은 유기 용매에 상기 블록 공중합체를 용해시킨 조성물을 제조하고, 상기 조성물을 예를 들면, 스핀 코팅 공정 또는 슬릿 코팅 공정을 통해 예비 계단형 몰드 구조물(105a) 상에 도포함으로써 형성될 수 있다. 일 실시예에 있어서, 상기 조성물 도포 후에 어닐링(annealing)과 같은 열 경화 공정을 추가로 수행할 수 있다.For example, the self-alignment film 115 may be prepared by preparing a composition in which the block copolymer is dissolved in an organic solvent, and the composition is applied to the preliminary stepped mold structure 105a through, for example, a spin coating process or a slit coating process. As shown in FIG. In one embodiment, a thermosetting process such as annealing may be further performed after application of the composition.

예시적인 실시예들에 따르면, 상기 제1 고분자 유닛 및 상기 제2 고분자 유닛은 예비 계단형 몰드 구조물(105a)의 상기 계단들에 의해 발생되는 단차 혹은 물리적 차이에 의해 자기 정렬 또는 자기 조립될 수 있다. 이에 따라, 상기 계단들을 따라 제1 자기 정렬 패턴(115a) 및 제2 자기 정렬 패턴(115b)이 교대로 정렬될 수 있다. According to exemplary embodiments, the first polymer unit and the second polymer unit may be self-aligned or self-assembled by a step or a physical difference generated by the steps of the preliminary stepped mold structure 105a . Accordingly, the first self-aligned pattern 115a and the second self-aligned pattern 115b may be alternately aligned along the steps.

PMMA는 PS보다 상대적으로 친수성을 가지므로, 카르복실기와 같은 친수성기를 포함하는 가이드 패턴(110)을 향해 정렬될 수 있다. 이에 따라, 가이드 패턴(110)의 측면과 접촉하는 제2 자기 정렬 패턴(115b)이 형성될 수 있다. 이후, PS를 포함하며, 제2 자기 정렬 패턴(115b) 측면과 접촉하는 제1 자기 정렬 패턴(115a)이 형성되고, 이후 교대로 제2 및 제1 자기 정렬 패턴들(115b, 115a)이 상기 계단들 상면 상에 형성될 수 있다.Since PMMA is relatively hydrophilic than PS, it can be aligned toward the guide pattern 110 including a hydrophilic group such as a carboxyl group. Accordingly, a second self-aligned pattern 115b that is in contact with the side surface of the guide pattern 110 can be formed. Thereafter, a first self-aligned pattern 115a is formed that contacts the side of the second self-aligned pattern 115b, including the PS, and alternately the second and first self-aligned patterns 115b, May be formed on the top surfaces of the steps.

일부 실시예들에 있어서, 자기정렬 막(115)을 형성하기 전에 예비 계단형 몰드 구조물(105a)의 상기 계단들의 표면을 따라 중성막을 더 형성할 수 있다. 상기 중성막은 예를 들면, PS-r-PMMA, PS-r-PDMS, PS-r-PVP, PS-r-PEO 또는 PS-r-PI과 같은 랜덤 공중합체를 사용하여 형성될 수 있다. 상기 랜덤 공중합체는 상기 제1 및 제2 고분자 유닛들의 라디칼 중합을 통해 형성될 수 있다.In some embodiments, a neutral film may be further formed along the surface of the steps of the preliminary stepped mold structure 105a prior to forming the self-aligned film 115. The neutral film may be formed using a random copolymer such as, for example, PS-r-PMMA, PS-r-PDMS, PS-r-PVP, PS-r-PEO or PS-r-PI. The random copolymer may be formed through radical polymerization of the first and second polymer units.

도 5를 참조하면, 제2 자기 정렬 패턴(115b)을 선택적으로 제거할 수 있다.Referring to FIG. 5, the second self-aligned pattern 115b may be selectively removed.

예시적인 실시예들에 따르면, 제2 자기 정렬 패턴(115b)은 자외선 조사 공정에 의해 제거될 수 있다. 상기 자외선 조사 공정에 의해 감광성을갖는 PMMA의 고분자 결합이 깨지거나 손상될 수 있으며, 이후 소정의 현상액 처리에 의해 제2 자기 정렬 패턴(115b)이 제거될 수 있다.According to exemplary embodiments, the second self-aligned pattern 115b may be removed by an ultraviolet irradiation process. Polymer bonding of photosensitive PMMA may be broken or damaged by the ultraviolet light irradiation process, and then the second self-alignment pattern 115b may be removed by a predetermined developing solution treatment.

일부 실시예들에 있어서, 제2 자기 정렬 패턴(115b)은 산소를 이용한 플라즈마 식각 또는 반응성 이온 식각(Reactive Ion Etching: RIE) 공정을 통해 제거할 수 있다. 제2 자기 정렬 패턴(115b)은 예를 들면, 친수성이 상대적으로 강한 PMMA를 포함하며, 이에 따라 상기 플라즈마 식각 또는 RIE 공정에 상대적으로 높은 친화도를 가질 수 있다. 따라서, 실질적으로 제2 자기 정렬 패턴들(115b)만이 선택적으로 제거될 수 있다.In some embodiments, the second self-aligned pattern 115b may be removed through a plasma etch using oxygen or a reactive ion etching (RIE) process. The second self-aligned pattern 115b includes, for example, PMMA having relatively high hydrophilicity, and thus may have a relatively high affinity for the plasma etching or RIE process. Thus, substantially only the second self-aligned patterns 115b can be selectively removed.

일부 실시예들에 있어서, 상기 플라즈마 식각 또는 RIE 공정에 가이드 패턴(110)도 함께 제거될 수 있다.In some embodiments, the guide pattern 110 may also be removed in the plasma etch or RIE process.

제2 자기 정렬 패턴들(115b)이 제거됨에 따라, 이웃하는 제1 자기 정렬 패턴들(115a) 사이에는 제1 개구부(117)가 형성될 수 있다. 제1 개구부(117)에 의해 예비 계단형 몰드 구조물(105a)의 각 계단의 단부가 노출될 수 있다.As the second self-aligned patterns 115b are removed, a first opening 117 may be formed between the neighboring first self-aligned patterns 115a. The ends of the respective steps of the preliminary stepped mold structure 105a can be exposed by the first openings 117. [

도 6을 참조하면, 제1 개구부(117)를 통해 노출된 예비 계단형 몰드 구조물(105a)을 부분적으로 제거할 수 있다. Referring to FIG. 6, the preliminary stepped mold structure 105a exposed through the first opening 117 can be partially removed.

예시적인 실시예들에 따르면, 각 제1 개구부(117)를 통해 예비 계단형 몰드 구조물(105a)에 포함된 막들을 2층씩 식각할 수 있다. 이 경우, 제1 개구부(117)를 통해 1층의 층간 절연막(102) 및 1층의 희생막(104)이 식각될 수 있다. According to exemplary embodiments, the films included in the preliminary stepped mold structure 105a may be etched by two layers through each first opening 117. In this case, the interlayer insulating film 102 of one layer and the sacrificial film 104 of one layer can be etched through the first opening 117.

한편, 최상층의 층간 절연막(102m)은 상기 식각 공정시 별도로 마스킹(masking) 처리하여 손상을 방지할 수 있다.Meanwhile, the uppermost interlayer insulating film 102m may be masked separately during the etching process to prevent damage.

도 7을 참조하면, 제1 자기 정렬 패턴들(115a)을 제거하여 계단형 몰드 구조물(105b)을 형성할 수 있다. Referring to FIG. 7, the first self-aligned patterns 115a may be removed to form a stepped mold structure 105b.

일부 실시예들에 따르면, 제1 자기 정렬 패턴들(115a)은 애싱(ashing) 공정 및/또는 스트립(strip) 공정을 통해 제거될 수 있다.According to some embodiments, the first self-aligned patterns 115a may be removed through an ashing process and / or a strip process.

계단형 몰드 구조물(105b)은 예비 계단형 몰드 구조물(105a)보다 많은 계단들을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 자기 정렬 패턴들(115a)을 식각 마스크로 사용하여 제1 개구부(117)를 통해 추가적인 식각 공정이 수행됨에 따라, 예비 계단형 몰드 구조물(105a)의 인접하는 계단들 사이에 추가적인 계단이 형성될 수 있다.The stepped mold structure 105b may include more stairs than the preliminary stepped mold structure 105a. In an exemplary embodiment, as an additional etch process is performed through the first opening 117 using the first self-aligned patterns 115a as an etch mask, the adjacent Additional steps may be formed between the stairs.

일부 실시예들에 있어서, 예비 계단형 몰드 구조물(105a)의 각 계단은 계단형 몰드 구조물(105b)의 각 계단 보다 많은 층수 또는 큰 높이를 가질 수 있다. 예를 들면, 예비 계단형 몰드 구조물(105a)의 상기 각 계단은 4개의 층을 포함하나, 계단형 몰드 구조물(105b)의 각 계단은 2개의 층을 포함할 수 있다.In some embodiments, each step of the preliminary stepped mold structure 105a may have more layers or greater heights than each step of the stepped mold structure 105b. For example, each step of the preliminary stepped mold structure 105a includes four layers, but each step of the stepped mold structure 105b may include two layers.

상술한 바와 같이, 예시적인 실시예들에 따르면, 몰드 구조물의 계단들을 형성하기 위해 포토레지스트 패턴을 이용한 사진 식각 공정 및 블록 공중합체를 이용한 유도된 자기 정렬(Direct Self Assembly: DSA) 방법을 조합하여 사용할 수 있다.As described above, according to exemplary embodiments, a photo etching process using a photoresist pattern and a direct self assembly (DSA) method using a block copolymer to form the steps of the mold structure are combined Can be used.

비교예에 있어서, 상기 사진 식각 공정 만을 이용하여 상기 몰드 구조물의 계단들을 형성하는 경우, 식각 공정 수행 시 상기 포토레지스트 패턴이 반복되는 식각 수행에 의해 손상되어 상기 사진 식각 공정의 해상도를 열화시킬 수 있다.In the comparative example, when the steps of the mold structure are formed using only the photolithography process, the photoresist pattern may be damaged by repeated etching during the etching process, thereby deteriorating the resolution of the photolithography process .

또한, 상기 몰드 구조물의 적층 수가 증가할수록 상기 식각 공정의 횟수가 증가하여 공정 시간 및 공정 비용이 급격히 증가할 수 있다. 추가적으로, 노광 장비의 해상도 한계에 의해 형성할 수 있는 계단의 개수가 제한될 수 있다.In addition, as the number of stacked layers of the mold structure increases, the number of times of the etching process increases, and the process time and the process cost may increase sharply. Additionally, the number of steps that can be formed by the resolution limit of the exposure equipment may be limited.

그러나, 예시적인 실시예들에 따르면, DSA 방법을 이용한 식각 공정이 추가되므로, 사진 식각 공정의 횟수를 약 1/2으로 줄일 수 있다. 이에 따라, 상기 사진 식각 공정의 비용 및 시간을 절반이상 감소시킬 수 있다. 또한, 자기 정렬되는 블록 공중합체를 사용함으로써 노광 장비 해상도 한계에 따른 각 계단들의 오정렬오식각등의문제를방지할수있다.However, according to the exemplary embodiments, since the etching process using the DSA method is added, the number of photolithography processes can be reduced to about 1/2. This can reduce the cost and time of the photolithography process by more than half. In addition, by using a self-aligned block copolymer, it is possible to prevent problems such as misalignment and erosion of each step according to the resolution limit of the exposure equipment.

다시 도 7을 참조하면, 계단형 몰드 구조물(105b)의 측부를 보호하는 몰드 보호막(120)을 형성할 수 있다.Referring again to FIG. 7, a mold protection film 120 may be formed to protect the sides of the step-like mold structure 105b.

예를 들면, 실리콘 산화물을 사용하여 스핀 코팅 공정 또는 CVD 공정을 통해 기판(100) 상에 계단형 몰드 구조물(105b)을 덮는 절연막을 형성할 수 있다. 상기 절연막의 상부를 최상층의 층간 절연막(102m)이 노출될 때까지, 화학 기계적 연마(Chemical Mechanical Polish: CMP) 공정을 통해 평탄화하여 몰드 보호막(120)을 형성할 수 있다.For example, the silicon oxide may be used to form an insulating film covering the stepped mold structure 105b on the substrate 100 through a spin coating process or a CVD process. The upper part of the insulating film may be planarized by a chemical mechanical polishing (CMP) process until the uppermost interlayer insulating film 102m is exposed, thereby forming the mold protecting film 120. [

도 8a 및 도 8b을 참조하면, 층간 절연막들(102) 및 희생막들(104)을 관통하는 채널 홀들(125)을 형성할 수 있다. 예를 들면, 최상층의 층간 절연막(102m) 및 몰드 보호막(120) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(102) 및 희생막들(104)을 순차적으로 식각하여 채널 홀(125)을 형성할 수 있다. 채널 홀(125)에 의해 기판(100)의 상면이 노출될 수 있다. Referring to FIGS. 8A and 8B, channel holes 125 may be formed to penetrate the interlayer insulating films 102 and the sacrificial films 104. For example, a hard mask (not shown) is formed on the uppermost interlayer insulating film 102m and the mold protecting film 120, and the interlayer insulating films 102 are formed through a dry etching process using the hard mask as an etch mask. And the sacrifice films 104 may be sequentially etched to form the channel holes 125. [ The upper surface of the substrate 100 can be exposed by the channel hole 125. [

예시적인 실시예들에 따르면, 채널 홀(125)은 상기 제1 방향으로 연장되며, 복수의 채널 홀들(125)이 상기 제2 방향을 따라 형성되어 채널 홀 행이 정의될 수 있다. 또한, 상기 제3 방향을 따라 복수의 상기 채널 홀 행들이 형성될 수 있다.According to exemplary embodiments, the channel hole 125 may extend in the first direction, and a plurality of channel holes 125 may be formed along the second direction to define a channel hole row. In addition, a plurality of the channel hole rows may be formed along the third direction.

상기 하드 마스크는 예를 들면, 폴리실리콘 또는 스핀-온 하드 마스크(Spin-On Hardmask: SOH) 물질을 사용하여 형성될 수 있다. 채널 홀(125) 형성 후, 상기 하드 마스크는 예를 들면, 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.The hard mask may be formed using, for example, polysilicon or a spin-on hard mask (SOH) material. After formation of the channel hole 125, the hard mask may be removed, for example, through an ashing and / or strip process.

도 9를 참조하면, 채널 홀(125) 내부에 순차적으로 유전막 구조물(130) 및 채널(135)을 형성할 수 있다.Referring to FIG. 9, the dielectric film structure 130 and the channel 135 may be sequentially formed in the channel hole 125.

예시적인 실시예들에 따르면, 최상층의 층간 절연막(102m) 및 몰드 보호막(120)의 상면, 및 채널 홀(125)의 측벽 및 저면을 따라 유전막을 형성한 후, 에치-백 공정을 통해 상기 유전막의 최상층의 층간 절연막(102m) 및 몰드 보호막(120)의 상기 상면들, 및 채널 홀(125)의 상기 저면에 형성된 부분들을 제거할 수 있다. 이에 따라, 채널 홀(125) 측벽에 예를 들면, 스트로우(straw) 형상을 갖는 유전막 구조물(130)을 형성할 수 있다.According to exemplary embodiments, a dielectric film is formed along the upper surface of the uppermost interlayer insulating film 102m and the mold protecting film 120, and along the side walls and the bottom surface of the channel hole 125, The upper surfaces of the uppermost interlayer insulating film 102m and the mold protecting film 120 and the portions formed on the bottom surface of the channel hole 125 can be removed. Thus, for example, a dielectric film structure 130 having a straw shape can be formed on the sidewall of the channel hole 125.

상기 유전막은 실리콘 산화물, 금속 산화물 및 실리콘 질화물 중 적어도 하나의 물질을 사용하여 형성될 수 있다. 일부 실시예들에 있어서, 상기 유전막은 채널 홀(125)의 측벽으로부터 블로킹 막, 전하 저장막 및 터널 절연막이 적층된 구조를 가질 수 있다. 예를 들면, 상기 유전막은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 갖도록 형성될 수 있다. The dielectric layer may be formed using at least one of silicon oxide, metal oxide, and silicon nitride. In some embodiments, the dielectric layer may have a structure in which a blocking layer, a charge storage layer, and a tunnel insulating layer are stacked from a side wall of the channel hole 125. For example, the dielectric layer may be formed to have an ONO (Oxide-Nitride-Oxide) structure in which an oxide-nitride-oxide-oxide layer is sequentially stacked.

이후, 유전막 구조물(130)의 내측벽 상에 채널 홀(125)의 나머지 부분을 채우는 채널(135)을 형성할 수 있다. 채널(135)은 선택적으로 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 한편, 비정질 실리콘을 사용하여 채널막을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시켜 채널(135)을 형성할 수도 있다. 채널(135)은 실질적으로 속이 찬 원 기둥 혹은 필라(pillar) 형상을 가질 수 있다.Thereafter, a channel 135 may be formed to fill the remaining portion of the channel hole 125 on the inner wall of the dielectric film structure 130. The channel 135 may be selectively formed using polysilicon doped with an impurity. Alternatively, the channel 135 may be formed by forming a channel layer using amorphous silicon and then converting the channel layer to single crystal silicon by heat treatment or laser beam irradiation. The channel 135 may have a substantially hollow circular column or pillar shape.

일부 실시예들에 있어서, 채널(135)은 유전막 구조물(130)의 상기 내측벽 및 기판(100)의 상기 상면 상에 컨포멀하게 형성될 수도 있다. 이 경우, 채널(135)은 컵(cup) 형상을 가질 수 있다. 이후, 채널(135) 상에 채널 홀(125)의 나머지 부분을 채우는 제1 매립막 패턴(도시되지 않음)이 형성될 수도 있다. 상기 제1 매립막 패턴은 기둥 혹은 필라 형상을 가질 수 있다. 예를 들면, 상기 제1 매립막 패턴은 실리콘 산화물과 같은 절연 물질을 사용하여 형성될 수 있다.In some embodiments, the channel 135 may be conformally formed on the inner sidewall of the dielectric structure 130 and on the top surface of the substrate 100. In this case, the channel 135 may have a cup shape. Thereafter, a first buried film pattern (not shown) may be formed on the channel 135 to fill the remaining portion of the channel hole 125. The first buried film pattern may have a columnar or pillar shape. For example, the first buried film pattern may be formed using an insulating material such as silicon oxide.

일부 실시예들에 있어서, 채널 홀(125) 상부를 캡핑(capping) 하는 패드(도시되지 않음)를 더 형성할 수도 있다. 예를 들면, 유전막 구조물(130) 및 채널(135) 의 상부를 예를 들면, 에치-백 공정을 통해 제거하여 리세스를 형성하고, 상기 리세스를 채우는 상기 패드를 형성할 수 있다. 상기 패드는 예를 들면, 폴리실리콘 또는 예를 들면, n형 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. In some embodiments, a pad (not shown) for capping over the channel hole 125 may be further formed. For example, the top of the dielectric film structure 130 and channel 135 may be removed, for example, through an etch-back process to form a recess and form the pad to fill the recess. The pad may be formed using, for example, polysilicon or polysilicon doped with, for example, an n-type impurity.

한편, 상기 채널 홀 행의 배열에 따라 복수의 채널들(135)을 포함하는 채널 행이 형성될 수 있으며, 복수의 상기 채널 행들이 상기 제3 방향을 따라 형성될 수 있다.Meanwhile, a channel row including a plurality of channels 135 may be formed according to the arrangement of the channel hole rows, and a plurality of the channel rows may be formed along the third direction.

도 10을 참조하면, 계단형 몰드 구조물(105b) 및 몰드 보호막(120)을 부분적으로 식각하여 제2 개구부(140)를 형성할 수 있다.Referring to FIG. 10, the stepped mold structure 105b and the mold protection film 120 may be partially etched to form the second opening 140. FIG.

예를 들면, 제2 개구부(140)는 최상층의 층간 절연막(102m) 상에 채널들(135)을 커버하는 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(102) 및 희생막들(104)을 부분적으로 식각하여 형성될 수 있다. 일부 실시예들에 있어서, 제2 개구부(140)에 의해 기판(100)의 상면이 노출될 수 있다.For example, the second opening 140 is formed by forming a hard mask (not shown) covering the channels 135 on the uppermost interlayer insulating film 102m, and performing a dry etching using the hard mask as an etching mask By partially etching the interlayer insulating films 102 and the sacrificial films 104 through a process. In some embodiments, the top surface of the substrate 100 may be exposed by the second opening 140.

상기 하드 마스크는 예를 들면, 포토레지스트 혹은 SOH 물질을 사용하여 형성될 수 있다. 또한 상기 하드 마스크는 제2 개구부(140) 형성 후에 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.The hard mask may be formed using, for example, a photoresist or an SOH material. The hard mask may also be removed through an ashing and / or strip process after formation of the second opening 140.

예시적인 실시예들에 따르면, 제2 개구부(140)는 상기 제1 방향을 따라 계단형 몰드 구조물(105b)을 관통하며, 상기 제2 방향으로 연장될 수 있다. 또한, 복수의 제2 개구부들(140)이 상기 제3 방향을 따라 배열될 수 있다. According to exemplary embodiments, the second opening 140 may extend in the second direction through the stepped mold structure 105b along the first direction. Also, a plurality of second openings 140 may be arranged along the third direction.

제2 개구부(140)에 의해 계단형 몰드 구조물(105b)이 절단될 수 있다. 제2 개구부(140)는 이웃하는 일부 상기 채널 행들 사이에 형성될 수 있으며, 이에 따라 소정의 개수의 상기 채널 행들이 단위화 혹은 그룹화될 수 있다. The stepped mold structure 105b can be cut by the second opening portion 140. [ The second opening 140 may be formed between some adjacent channel rows, so that a predetermined number of the channel rows may be unitized or grouped.

한편, 제2 개구부(140)의 측벽에 의해 층간 절연막들(102) 및 희생막들(104)이 노출될 수 있다.On the other hand, the interlayer insulating films 102 and the sacrificial films 104 can be exposed by the side walls of the second openings 140.

도 11을 참조하면, 제2 개구부(140)의 상기 측벽에 의해 노출된 희생막들(104)을 제거할 수 있다.Referring to FIG. 11, the sacrificial layers 104 exposed by the sidewalls of the second opening 140 may be removed.

희생막(104)이 실리콘 질화물을 포함하며 층간 절연막(102)이 실리콘 산화물을 포함하는 경우, 실리콘 질화물에 선택비를 갖는 인산 혹은 황산과 같은 식각용액을 사용하여 희생막들(104)을 습식 식각 공정을 통해 제거할 수 있다.When the sacrificial film 104 contains silicon nitride and the interlayer insulating film 102 contains silicon oxide, the sacrificial films 104 are wet etched using an etching solution such as phosphoric acid or sulfuric acid having a selectivity to silicon nitride Can be removed through the process.

희생막들(104)이 제거되면, 각 층의 층간 절연막들(102) 사이에 갭(gap)(150)이 형성되며, 갭(150)에 의해 유전막 구조물(130)의 외측벽이 일부 노출될 수 있다.When the sacrifice layers 104 are removed, a gap 150 is formed between the interlayer dielectric layers 102 of each layer, and the outer wall of the dielectric layer structure 130 is partially exposed by the gap 150 have.

도 12를 참조하면, 각 층의 갭(150) 내부에 게이트 라인(160, 예를 들면, 160a 내지 160l)을 형성할 수 있다.Referring to FIG. 12, gate lines 160 (e.g., 160a through 1601) may be formed within gaps 150 of each layer.

예를 들면, 노출된 유전막 구조물(130)의 상기 외측벽들, 층간 절연막들(102)의 표면들 및 노출된 기판(100)의 상면을 따라 게이트 전극막을 형성할 수 있다. 상기 게이트 전극막은 갭들(150)을 완전히 채우며, 제2 개구부(140)(도 11 참조)를 부분적으로 채우도록 형성될 수 있다. 또한, 상기 게이트 전극막은 몰드 보호막(120) 및 채널들(135) 상면을 커버할 수 있다.For example, the gate electrode film may be formed along the outer walls of the exposed dielectric film structure 130, the surfaces of the interlayer insulating films 102, and the upper surface of the exposed substrate 100. The gate electrode film completely fills the gaps 150 and may be formed to partially fill the second openings 140 (see FIG. 11). In addition, the gate electrode film may cover the upper surface of the mold protection film 120 and the channels 135.

예를 들어, 상기 게이트 전극막은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항 및 일함수가 낮은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 상기 게이트 전극막은 CVD 공정, PECVD 공정, ALD 공정, PVD 공정 또는 스퍼터링 공정 등을 이용하여 형성될 수 있다.For example, the gate electrode film may be formed using a metal or a metal nitride having low electric resistance and work function, such as tungsten, tungsten nitride, titanium, titanium nitride, tantalum, tantalum nitride, and platinum. The gate electrode film may be formed using a CVD process, a PECVD process, an ALD process, a PVD process, or a sputtering process.

이후, 상기 게이트 전극막을 부분적으로 제거하여 각 층의 갭(150) 내부에 게이트 라인(160)을 형성할 수 있다.Thereafter, the gate electrode layer may be partially removed to form the gate line 160 within the gap 150 of each layer.

예를 들면, 상기 게이트 전극막의 상부를 예를 들면, CMP 공정을 통해 최상층의 층간 절연막(102m) 또는 몰드 보호막(120)이 노출될 때까지 평탄화할 수 있다. 이후, 제2 개구부(140) 내부 및 기판(100)의 상기 상면 상에 형성된 상기 게이트 전극막 부분을 식각함으로써 게이트 라인들(160)을 형성할 수 있다. 상기 게이트 전극막은 예를 들면, 과산화수소(H2O2)를 포함하는 습식 식각 공정을 통해 부분적으로 식각될 수 있다.For example, the upper portion of the gate electrode film can be planarized until the uppermost interlayer insulating film 102m or the mold protecting film 120 is exposed through a CMP process, for example. Gate lines 160 may then be formed by etching the portion of the gate electrode film formed within the second opening 140 and on the top surface of the substrate 100. The gate electrode film may be partially etched through a wet etching process that includes, for example, hydrogen peroxide (H 2 O 2 ).

게이트 라인들(160)은 기판(100)의 상기 상면으로부터 상기 제1 방향을 따라 순차적으로 이격되어 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 예를 들면, 하부의 2층의 게이트 라인(160a, 160b)은 상기 GSL로 제공될 수 있다. 상기 GSL 상부의 8층의 게이트 라인들(160c 내지 160j)은 상기 워드 라인으로 제공될 수 있다. 상기 워드 라인 상부의 최상층의 게이트 라인(160h, 160l)은 상기 SSL로 제공될 수 있다. 그러나, 상기 GSL, 워드 라인 및 SSL들의 적층 수는 상기 수직형 메모리 장치의 회로 설계 및/또는 집적도 등을 고려하여 적절히 조절될 수 있다.The gate lines 160 may comprise a GSL, a word line, and SSL formed sequentially from the upper surface of the substrate 100 along the first direction. For example, the lower two-layer gate lines 160a and 160b may be provided in the GSL. The gate lines 160c to 160j on the eight layers above the GSL may be provided as the word lines. The uppermost gate line 160h, 160l above the word line may be provided by the SSL. However, the number of stacks of the GSL, the word line, and SSL can be appropriately adjusted in consideration of the circuit design and / or the integration degree of the vertical memory device.

각 층의 게이트 라인(160)은 소정의 개수의 상기 채널 행들에 포함된 채널들(135)을 감싸며 상기 제2 방향으로 연장될 수 있다. 또한, 게이트 라인들(160)은 상기 제1 방향을 따라 계단형으로 적층될 수 있다. 이에 따라, 각 층의 게이트 라인(160)은 상기 제2 방향으로 돌출된 확장부 혹은 돌출부를 포함할 수 있다.The gate line 160 of each layer may extend in the second direction around the channels 135 included in a predetermined number of the channel rows. In addition, the gate lines 160 may be stacked stepwise along the first direction. Accordingly, the gate line 160 of each layer may include an extension or a protrusion protruding in the second direction.

도 13을 참조하면, 제2 개구부(140) 내부에 매립막 패턴(165)을 형성할 수 있다. Referring to FIG. 13, a buried film pattern 165 may be formed in the second opening 140.

예를 들면, 실리콘 산화물을 사용하여 제2 개구부(140)를 충분히 채우는 매립 절연막을 형성할 수 있다. 상기 매립 절연막의 상부를 최상층의 층간 절연막(102m) 또는 몰드 보호막(120)이 노출될 때까지 CMP 공정을 통해 평탄화하여 매립막 패턴(165)을 형성할 수 있다.For example, a buried insulating film that sufficiently fills the second openings 140 can be formed using silicon oxide. The upper part of the buried insulating film may be planarized by a CMP process until the uppermost interlayer insulating film 102m or the mold protecting film 120 is exposed to form the buried film pattern 165. [

일부 실시예들에 있어서, 매립막 패턴(165)을 형성하기 전에 제2 개구부(140)를 통해 노출된 기판(100) 상부에 예를 들면 n형 불순물을 주입하여 불순물 영역(도시되지 않음)을 형성할 수 있다. 상기 불순물 영역은 상기 제2 방향으로 연장하며, 상기 수직형 메모리 장치의 공통 소스 라인(Common Source Line: CSL)으로 제공될 수 있다. In some embodiments, an n-type impurity, for example, is injected onto the substrate 100 exposed through the second opening 140 before the buried film pattern 165 is formed to form an impurity region (not shown) . The impurity region extends in the second direction and may be provided as a common source line (CSL) of the vertical memory device.

도 14를 참조하면, 게이트 라인들(160)에 전기적으로 연결되는 제1 콘택들(170, 예를 들면, 170a 내지 170j)을 형성할 수 있다.Referring to FIG. 14, first contacts 170 (e.g., 170a through 170j) that are electrically connected to the gate lines 160 may be formed.

예시적인 실시예들에 따르면, 몰드 보호막(120)을 부분적으로 식각하여 각 층의 게이트 라인(160)의 확장부 혹은 돌출부를 노출시키는 콘택 홀들을 형성할 수 있다. 이후, 몰드 보호막(120) 상에 상기 콘택 홀들을 채우는 제1 도전막을 형성하고, 몰드 보호막(120) 상면이 노출될 때까지 상기 제1 도전막의 상부를 CMP 공정을 통해 평탄화하여 제1 콘택들(170)을 형성할 수 있다. According to exemplary embodiments, the mold protection layer 120 may be partially etched to form contact holes exposing the extension or protrusion of the gate line 160 of each layer. Thereafter, a first conductive film filling the contact holes is formed on the mold protection film 120, and the upper portion of the first conductive film is planarized by the CMP process until the upper surface of the mold protection film 120 is exposed, 170 can be formed.

예를 들면, 제1 콘택들(예를 들면, 170c 내지 170j)은 워드 라인으로 제공되는 게이트 라인들(예를 들면, 160c 내지 160j)과 접촉할 수 있다. 이 경우, 게이트 라인들(160c 내지 160j)의 상기 확장부 또는 돌출부는 워드 라인 패드로 기능할 수 있다. 일부 실시예들에 있어서, 제1 콘택들(170a, 170b)은 GSL로 제공되는 게이트 라인들(예를 들면, 170a, 170b)과도 접촉할 수 있다.For example, the first contacts (e.g., 170c through 170j) may contact the gate lines (e.g., 160c through 160j) provided as word lines. In this case, the extension or protrusion of the gate lines 160c to 160j may function as a word line pad. In some embodiments, the first contacts 170a, 170b may also contact gate lines (e.g., 170a, 170b) provided to the GSL.

도 15를 참조하면, 최상층의 층간 절연막(102m), 몰드 보호막(120) 및 제1 콘택들(170) 상에 상부 절연막(180)을 형성할 수 있다. 상부 절연막(180)은 예를 들면, 실리콘 산화물을 사용하여 CVD 공정 또는 스핀 코팅 공정을 통해 형성될 수 있다. 상부 절연막(180)을 부분적으로 식각하여 채널(135) 및 제1 콘택들(170)을 노출시키는 홀들 또는 개구부들을 형성할 수 있다. 상부 절연막(180) 상에 상기 홀들 또는 상기 개구부들을 채우는 제2 도전막을 형성하고, 상기 제2 도전막의 상부를 상부 절연막(180) 상면에 노출될 때까지 평탄화하여 채널 콘택(183) 및 제2 콘택(185)을 형성할 수 있다.Referring to FIG. 15, an upper insulating layer 180 may be formed on the uppermost interlayer insulating layer 102m, the mold protecting layer 120, and the first contacts 170. Referring to FIG. The upper insulating film 180 may be formed, for example, by a CVD process or a spin coating process using silicon oxide. The upper insulating layer 180 may be partially etched to form holes or openings that expose the channel 135 and the first contacts 170. A second conductive layer filling the holes or the openings is formed on the upper insulating layer 180. The upper portion of the second conductive layer is planarized until exposed on the upper surface of the upper insulating layer 180 to form the channel contact 183 and the second contact, (185) can be formed.

채널 콘택(183)은 채널(135)과 접촉하거나 전기적으로 연결될 수 있다. 제2 콘택(185)은 제1 콘택(170)과 접촉할 수 있다. The channel contact 183 may be in contact with or electrically connected to the channel 135. The second contact 185 may contact the first contact 170.

상기 제1 도전막 및 상기 제2 도전막은 텅스텐, 구리 등과 같은 금속 혹은 금속 질화물을 사용하여 ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.The first conductive layer and the second conductive layer may be formed through an ALD process or a sputtering process using a metal such as tungsten, copper or the like or a metal nitride.

일부 실시예들에 있어서, 상부 절연막(180) 상에 채널 콘택(183) 및 제2 콘택들(185)과 전기적으로 연결되는 도전 라인들을 더 형성할 수 있다.In some embodiments, conductive lines may be further formed on the upper insulating layer 180 to electrically connect the channel contacts 183 and the second contacts 185.

상기 도전 라인들 중 일부는 예를 들면, 상기 제3 방향으로 연장하여 복수의 채널 콘택들(183)과 전기적으로 연결되는 비트 라인으로 제공될 수 있다. 상기 도전 라인들 중 일부는 제2 콘택들(185)과 전기적으로 연결될 수 있다.Some of the conductive lines may be provided, for example, as bit lines extending in the third direction and electrically connected to the plurality of channel contacts 183. Some of the conductive lines may be electrically connected to the second contacts 185.

상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be understood that the present invention can be changed.

100: 기판 101: 불순물 영역
102: 층간 절연막 104: 희생막
105: 몰드 구조물 105a: 예비 계단형 몰드 구조물
105b: 계단형 몰드 구조물 110: 가이드 패턴
115: 자기 정렬막 115a: 제1 자기 정렬 패턴
115b: 제2 자기 정렬 패턴 117: 제1 개구부
120: 몰드 보호막 125: 채널 홀
130: 유전막 구조물 135: 채널
140: 제2 개구부 150: 갭
160: 게이트 라인 165: 매립막 패턴
170: 제1 콘택 180: 상부 절연막
183: 채널 콘택 185: 제2 콘택100: substrate 101: impurity region
102: interlayer insulating film 104: sacrificial film
105: Mold structure 105a: Preliminary stepped mold structure
105b: stepped mold structure 110: guide pattern
115: self-alignment film 115a: first self-alignment pattern
115b: second self-alignment pattern 117: first opening
120: mold protective film 125: channel hole
130: Dielectric film structure 135: Channel
140: second opening part 150: gap
160: gate line 165: buried film pattern
170: first contact 180: upper insulating film
183: channel contact 185: second contact

Claims (10)

기판 상에 층간 절연막들 및 희생막들을 교대로 반복적으로 적층하여 몰드 구조물을 형성하는 단계;
제1 식각 공정을 통해 상기 몰드 구조물의 측부를 부분적으로 식각하여 예비 계단형 몰드 구조물을 형성하고;
제2 식각 공정을 통해 상기 예비 계단형 몰드 구조물에 포함된 계단들을 부분적으로 식각하여 계단형 몰드 구조물을 형성하고;
상기 계단형 몰드 구조물을 관통하는 채널들을 형성하고; 그리고
상기 계단형 몰드 구조물에 포함된 희생막들을 게이트 라인들로 치환하는 것을 포함하는 수직형 메모리 장치의 제조 방법.Alternately and repeatedly laminating interlayer insulating films and sacrificial films on a substrate to form a mold structure;
Partially etching the sides of the mold structure through a first etching process to form a preliminary stepped mold structure;
Partially etching the steps included in the preliminary stepped mold structure through a second etching process to form a stepped mold structure;
Forming channels through the stepped mold structure; And
And replacing the sacrificial layers included in the stepped mold structure with gate lines. 제1항에 있어서, 상기 제1 식각 공정은 사진 식각 공정을 포함하는 수직형 메모리 장치의 제조 방법.The method of claim 1, wherein the first etching process comprises a photolithography process. 제1항에 있어서, 상기 제2 식각 공정은 유도된 자기 정렬(Directed Self Assembly: DSA) 공정을 포함하는 수직형 메모리 장치의 제조 방법.The method of claim 1, wherein the second etch process comprises a Directed Self Assembly (DSA) process. 제3항에 있어서, 상기 제2 식각 공정을 통해 상기 계단형 몰드 구조물을 형성하는 것은,
상기 예비 계단형 몰드 구조물 상에 블록 공중합체를 포함하는 자기 정렬막을 형성하고;
상기 예비 계단형 몰드 구조물의 상기 각 계단에 형성된 상기 자기 정렬막 부분 중 일부를 제거하여 상기 각 계단의 단부를 노출시키는 제1 개구부를 형성하고; 그리고
상기 제1 개구부를 통해 노출된 상기 각 계단의 단부를 식각하는 것을 포함하는 수직형 메모리 장치의 제조 방법.4. The method of claim 3, wherein forming the stepped mold structure through the second etching process comprises:
Forming a self-aligned film comprising a block copolymer on the preliminary stepped mold structure;
Forming a first opening to expose an end of each step by removing a portion of the self-aligning film portions formed at each step of the preliminary stepped mold structure; And
And etching the end of each step exposed through the first opening. 제4항에 있어서, 상기 블록 공중합체는 폴리스티렌(PS)-b-폴리메틸메타크릴레이트(PMMA)를 포함하며,
상기 자기 정렬막은 PS가 자기 조립된 제1 자기 정렬 패턴 및 PMMA가 자기 조립된 제2 자기 정렬 패턴을 포함하고, 상기 예비 계단형 몰드 구조물의 상기 각 계단 상에 상기 제1 자기 정렬 패턴 및 상기 제2 자기 정렬 패턴이 자기 정렬되는 수직형 메모리 장치의 제조 방법.The method of claim 4, wherein the block copolymer comprises polystyrene (PS) -b-polymethylmethacrylate (PMMA)
Wherein the self-aligned film comprises a first self-assembled pattern of PS and a second self-assembled pattern of PMMA, the first self-aligned pattern on the step of the pre-stepped mold structure, Lt; RTI ID = 0.0 > 2, < / RTI > 제5항에 있어서, 상기 제1 개구부를 형성하는 것은 상기 예비 계단형 몰드 구조물의 상기 각 계단 상에 형성된 상기 제2 자기 정렬 패턴을 제거하는 것을 포함하는 수직형 메모리 장치의 제조 방법.6. The method of claim 5, wherein forming the first opening comprises removing the second self-aligned pattern formed on each of the steps of the pre-stepped mold structure. 제4항에 있어서, 상기 자기 정렬막을 형성하기 전에 상기 예비 계단형 몰드 구조물의 최상층 계단 및 최하층 계단에 각각 가이드 패턴을 형성하는 것을 더 포함하는 수직형 메모리 장치의 제조 방법. 5. The method of claim 4, further comprising forming a guide pattern at each of an uppermost step and a lowermost step of the preliminary stepped mold structure before forming the self-aligned film. 제7항에 있어서, 상기 가이드 패턴은 포토레지스트 물질을 사용하여 형성되는 수직형 메모리 장치의 제조 방법.8. The method of claim 7, wherein the guide pattern is formed using a photoresist material. 제1항에 있어서, 상기 게이트 라인들 각각에 접촉하는 콘택들을 형성하는 것을 더 포함하는 수직형 메모리 장치의 제조 방법.2. The method of claim 1, further comprising forming contacts in contact with each of the gate lines. 제9항에 있어서, 상기 게이트 라인들 각각은 계단을 형성하는 확장부를 포함하며, 상기 콘택은 상기 확장부와 접촉하는 수직형 메모리 장치의 제조 방법.10. The method of claim 9, wherein each of the gate lines includes an extension forming a step, and the contact is in contact with the extension.
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