KR20160041834A - 패키지화된 반도체 디바이스 및 그 패키징 방법 - Google Patents

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Abstract

패키지화된 반도체 디바이스 및 그 패키징 방법이 개시된다. 일부 실시형태들에 있어서, 패키지화된 반도체 디바이스는 제1 디바이스 및 그 제1 디바이스에 연결된 제2 디바이스를 포함한다. 제2 디바이스는 몰딩 화합물에 의해 덮여진 집적 회로 다이를 포함한다. 오버-몰드 구조물은 제2 디바이스 위에 배치된다.

Description

패키지화된 반도체 디바이스 및 그 패키징 방법{PACKAGED SEMICONDUCTOR DEVICES AND PACKAGING METHODS THEREOF}
본 발명은 패키지화된 반도체 디바이스 및 그 패키징 방법에 관한 것이다.
반도체 디바이스들은, 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비와 같은 여러 가지 전자식 애플리케이션들에 사용된다. 반도체 디바이스들은, 일반적으로 반도체 기판 위에 절연층들 또는 유전체 층들, 도전성 층들, 및 반도체 재료층을 연속적으로 증착하고, 그 위에 회로 구성요소들 및 요소들을 형성하기 위하여 리소그래피를 이용하여 다양한 재료층들을 패터닝함으로써 제조된다. 수십 또는 수백개의 집적 회로들은 일반적으로 단일 반도체 웨이퍼 상에 제조된다. 개별 다이들은 스크라이브 라인들을 따라서 집적 회로를 쏘잉(sawing)함으로써 싱귤레이트된다. 그 후, 개별 다이들은, 복수의 칩 모듈에서 또는 다른 타입의 패키징에서 별도로 패키징된다.
반도체 산업은 다양한 전자 부품들(예컨대, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도에서의 계속적인 향상으로 인해 급속한 성장을 경험하였다. 대개, 이러한 집적 밀도에서의 향상은 최소 특징 사이즈에서의 반복된 감소(예컨대, 서브-2O nm 노드를 향하여 반도체 프로세스 노드를 감소)로부터 야기된다. 소형화에 대한 요구로서, 더 낮은 전력 소비 및 레이턴시(latency)뿐만 아니라 고속화, 대역폭의 확장이 최근에 행해졌고, 반도체 다이에 대한 더 작고 더 창의적인 패키징 기술에 대한 필요성이 증가하였다.
반도체 기술이 더욱 발전됨 때에 따라, 예컨대, 3D 집적 회로(3DIC)와 같은 적층형 반도체 디바이스들은, 반도체 디바이스들의 물리적 사이즈를 더욱 감소시키기 위한 효과적인 대안으로서 등장하였다. 적층형 반도체 디바이스에 있어서, 로직, 메모리, 프로세서 회로들 등과 같은 능동 회로들은, 상이한 반도체 웨이퍼들 상에 제조된다. 2 개 이상의 반도체 웨이퍼들은, 반도체 디바이스의 형태 인자를 더 감소시키기 위하여 서로의 상부 상에 설치되거나 또는 적층될 수도 있다. 패키지-온-패키지(Package-on-package; PoP) 디바이스들은, 하나의 유형의 3DIC이며, 여기서 다이들은 부분적으로 패키징되고, 그 후 다른 부분적으로 패키징된 다이 또는 다이들과 함께 패키징된다.
일부 실시형태들에 있어서, 패키지화된 반도체 디바이스는, 제1 디바이스와 이 제1 디바이스에 연결되는 제2 디바이스를 포함한다. 제2 디바이스는 몰딩 화합물에 의해 덮여지는 집적 회로 다이를 포함한다. 오버-몰드 구조물은 제2 디바이스 위에 배치된다. 오버-몰드 구조물은, 일부 실시형태들에 있어서 제2 디바이스의 상부 표면 및 측벽 위에 배치된다.
다른 실시형태들에 있어서, 반도체 디바이스의 패키징 방법은, 제1 디바이스를 제공하는 단계와, 복수의 커넥터를 이용하여 상기 제1 디바이스에 제2 디바이스를 연결하는 단계를 포함한다. 제2 디바이스는 몰딩 화합물에 의해 덮여진 집적 회로 다이를 포함한다. 오버-몰드 구조물은 제2 디바이스 위에 그리고 복수의 커넥터 주위에 형성된다.
또 다른 실시형태들에 있어서, 반도체 디바이스의 패키징 방법은 복수의 제1 집적 회로 다이들을 제공하는 단계와, 복수의 제2 집적 회로 다이를 제공하는 단계를 포함한다. 상기 복수의 제2 집적 회로 다이의 각각은 그 위에 배치된 몰딩 화합물을 포함한다. 상기 복수의 제2 집적 회로 다이의 각각은 상기 제1 집적 회로 다이들 중 하나에 연결된다. 오버-몰드 구조물은 복수의 제2 집적 회로 다이들 위에 형성된다. 방법은 복수의 패키징된 반도체 디바이스들을 형성하기 위하여 오버-몰드 구조물을 싱귤레이팅(singulating)하는 단계를 포함한다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 특징부들이 축척비율대로 그려지는 것은 아니라는 점에 유의해야 한다. 사실상, 다양한 특징부들의 치수는 논의의 명료성을 위해 임의로 증가되거나 축소될 수 있다.
도 1 내지 도 3은 본 개시의 일부 실시형태들에 따른 반도체 디바이스의 패키징 방법을 나타내는 횡단면도이며, 여기서 오버-몰드 구조물이 디바이스 위에 배치된다.
도 4 내지 도 12는 일부 실시형태들에 따른 여러 가지 단계들에서의 반도체 디바이스의 패키징 방법을 나타내는 횡단면도이다.
도 13 내지 도 21은 일부 실시형태들에 따른 여러 가지 단계들에서의 반도체 디바이스의 패키징 방법을 나타내는 횡단면도이다.
도 22 및 도 23은 일부 실시형태들에 따른 패키징된 반도체 디바이스들을 보여주는 횡단면도이다.
도 24 내지 도 28은 일부 실시형태들에 따른 여러 가지 단계들에서의 반도체 디바이스의 패키징 방법을 나타내는 횡단면도이다.
도 29 내지 도 32는 일부 실시형태들에 따른 여러 가지 단계들에서의 반도체 디바이스의 패키징 방법을 나타내는 횡단면도이다.
본 개시는 제공된 주제의 상이한 특징들을 구현하기 위한 많은 상이한 실시형태들, 또는 예들을 제공한다. 본 개시를 간소화하기 위해 구성요소 및 장치의 특정예가 이하에서 설명된다. 물론, 이들은 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 후속하는 설명에서 제2 특징부 상에 또는 그 위에 제1 특징부를 형성하는 것은, 제1 특징부와 제2 특징부가 직접 접촉하여 형성되는 실시형태들을 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부들이 형성될 수 있는 실시형태들도 또한 포함할 수도 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 간소화와 명료화를 위한 것이며, 그 자체로 논의되는 다양한 실시형태들 및/또는 구성들 사이의 관계에 영향을 주지는 아니다.
또한, "아래의", "아래쪽의", "하부의", "위의", "상부의" 등과 같은 공간적으로 상대적인 용어들이, 도면에 나타낸 하나의 요소 또는 특징부에 대한 또 다른 요소(들) 또는 특징부(들)의 관계를 논의하기 위해 설명의 편의상 여기에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향) 여기서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다.
본 개시에는 패키지화된 반도체 디바이스 및 반도체 디바이스의 패키징 방법이 개시된다. 2 개의 디바이스는 함께 연결되며, 오버-몰드 구조물이 그 위에 형성된다. 오버-몰드 구조물은 몰딩된 언더필 재료 또는 라미네이트된 몰딩 화합물 재료를 포함한다. 패키지화된 반도체 디바이스 내에 오버-몰드 구조물을 포함하는 것은, 추가적인 패키징 프로세스 단계를 이용하여 상기 디바이스들 사이에 배치될 언더필 재료에 대한 필요성을 유리하게 회피할 수 있다. 오버-몰드 구조물은 지주(support)를 제공하는 것 및 치핑(chipping) 및 필링(peeling)을 방지하는 것과 같은 다른 이점을 제공한다.
도 1 내지 도 3은 본 개시의 일부 실시형태들에 따른 여러 가지 단계들에서의 반도체 디바이스의 패키징 방법을 나타내는 횡단면도이며, 여기서 오버-몰드 구조물은 디바이스 위에 배치된다. 도 1을 먼저 참조하면, 일부 실시형태들에 따른 패키지 반도체 디바이스들에 제1 디바이스(102a)가 제공된다. 제1 디바이스(102a)는 일부 실시형태들에 있어서 부분적으로 패키지화된 제1 반도체 디바이스(102a)를 포함한다. 부분적으로 패키지화된 제1 반도체 디바이스(102a)는, 복수의 패키징 엘리먼트(106a)를 이용하여 부분적으로 패키지화된 제1 집적 회로 다이(104a)를 포함한다. 패키징 엘리먼트(106a)는, 도시되지 않는 몰딩 및/또는 언더필 재료, 상호접속 구조물, 스루-비아 등을 포함할 수도 있다.
제2 디바이스(102b)가 또한 제공된다. 제2 디바이스(102b)는 일부 실시형태들에 있어서 부분적으로 패키지화된 제2 반도체 디바이스(102b)를 포함한다. 부분적으로 패키지화된 제2 반도체 디바이스(102b)는, 복수의 패키징 엘리먼트(106b)를 이용하여 부분적으로 패키징되는 제2 집적 회로 다이(104b)를 포함한다. 패키징 엘리먼트(106b)는 도시되지 않은 몰딩 및/또는 언더필 재료, 상호접속 구조물, 스루-비아 등을 포함할 수도 있다. 패키징 엘리먼트(106b)는, 제1 디바이스(102a)의 패키징 엘리먼트(106a)와 유사하거나, 상기 패키징 엘리먼트(106a)와 동일하거나 또는 상기 패키징 엘리먼트(106a)와는 상이할 수도 있다. 제2 집적 회로 다이(104b)는 예컨대 제1 집적 회로 다이(104a)와는 상이하거나 유사한 유형의 다이를 포함할 수도 있다. 제2 집적 회로 다이(104b)는 일부 실시형태들에 있어서 기판을 포함한다.
제2 디바이스(102b)는 도 1 및 도 2에 예시된 바와 같이, 복수의 커넥터(108)를 이용하여 제1 디바이스(102a)에 연결된다. 제2 디바이스(102b)는, 예컨대 제1 디바이스(102a)의 상부 표면에 연결된다. 제2 디바이스(102b) 상에 배치된 컨택트 패드들(도시되지 않음)은, 일부 실시형태들에 있어서 커넥터(108)를 이용하여 제1 디바이스(102a) 상에 배치되는 컨택트 패드(또한 도시되지 않음)에 연결된다. 커넥터(108)의 재료는 제1 디바이스(102a) 및/또는 제2 디바이스(102b)의 컨택트 패드 상에 배치될 수도 있다. 커넥터(108)의 재료는, 예컨대 미리 정해진 온도에서 용해되도록 구성되는 땜납과 같은 공융(eutectic) 재료를 포함한다. 공융 재료가 냉각될 때, 제1 디바이스(102a)와 제2 디바이스(102b)의 컨택트 패드들을 함께 전기적으로 그리고 기계적으로 연결하는 커넥터(108)가 형성된다. 복수의 커넥터(108)는 또한 여기에서(예컨대, 청구범위의 일부에 있어서) 복수의 제1 커넥터 또는 복수의 제2 커넥터로서 참조된다. 복수의 커넥터(108)는 예컨대 일부 실시형태들에 있어서 범프를 포함한다.
다음으로 도 3을 참조하면, 오버-몰드 구조물(110)이 그 후 일부 실시형태들에 따라서 제2 디바이스(102b) 위에 형성된다. 패키지화된 반도체 디바이스(100)는 제2 반도체 디바이스(102b)의 상부 표면 및 측벽 위에 형성되는 오버-몰드 구조물(110)을 포함한다. 오버-몰드 구조물(110)은 또한 복수의 커넥터(108) 주위에 형성된다. 오버-몰드 구조물(110)은 도 3에 예시된 바와 같이, 일부 실시형태들에 있어서 복수의 커넥터(108) 주위에 그리고 복수의 커넥터(108) 사이에 형성된다. 오버-몰드 구조물(110)은 일부 실시형태들에 있어서 제2 디바이스(102b)의 제2 집적 회로 다이(104b)의 기판 위에 형성된다.
일부 실시형태들에 있어서, 패키징 엘리먼트(106b)의 상위 재료 층은, 몰딩 화합물을 포함하며, 오버-몰드 구조물(110)은 몰딩 화합물(도 1 내지 도 3에 도시되지 않음; 도 17에 도시된 몰딩 화합물(160)을 참조) 위에 형성된다.
도 3을 다시 참조하면, 오버-몰드 구조물(110)은, 여기서 추가로 설명되는 일부 실시형태들에 있어서 몰딩 언더필(molding underfill; MUF) 재료 또는 라미네이트 몰딩 화합물(laminate molding compound; LMC)을 포함한다. 오버-몰드 구조물(110)은 예컨대 일부 실시형태들에 있어서 필러와 결합된 바인더를 포함한다. 오버-몰드 구조물(110)은, 예들로서, 유기 폴리머를 포함하는 바인더와 세라믹과 같은 무기 재료를 포함하는 필러를 구비할 수도 있다. 대안적으로, 오버-몰드 구조물(110)은 다른 재료를 포함할 수도 있다.
일부 실시형태들에 있어서, 오버-몰드 구조물(110)은 제1 디바이스(102a)와 제2 디바이스(102b) 사이에 배치되는 복수의 커넥터(108) 주위에 형성되지만, 오버-몰드 구조물(110)은 제1 디바이스(102a)와 제2 디바이스(102b) 사이에 배치되는 중앙 영역(114)에는 형성되지 않는다. 예컨대, 오버-몰드 구조물(110)은, 일부 실시형태들에 있어서, 제1 디바이스(102a)와 제2 디바이스(102b) 사이에 배치되는 중앙 영역 부근의 에지(112)를 포함할 수도 있다. 오버-몰드 구조물(110)의 재료는, 예컨대 일부 실시형태들에 있어서 제2 디바이스(102b)와 제1 디바이스(102a) 사이에 부분적으로 배치된다. 오버-몰드 구조물(110)의 재료는, 실시형태들에 있어서 제2 디바이스(102b)와 제1 디바이스(102a) 사이에 부분적으로 배치되며, 여기서 오버-몰드 구조물(110)은, 다른 예로서 LMC를 포함한다. LMC는 오버-몰드 구조물(110)이 형성된 이후에 복수의 커넥터(108)들 주위에 그리고 복수의 커넥터(108)들 사이에 배치된다.
다른 실시형태들에 있어서, 오버-몰드 구조물(110)은 제1 디바이스(102a)와 제2 디바이스(102b) 사이의 공간(116)을 실질적으로 완전히 충전한다. 오버-몰드 구조물(110)의 재료는, 예컨대 일부 실시형태들에 있어서 제2 디바이스(102b)와 제1 디바이스(102a) 사이에 실질적으로 완전히 배치된다. 오버-몰드 구조물(110)의 재료는, 실시형태들에 있어서 제2 디바이스(102b)와 제1 디바이스(102a) 사이에 실질적으로 완전히 배치되며, 여기서 오버-몰드 구조물(110)은 다른 예로서, MUF 재료를 포함한다.
오버-몰드 구조물(110)은 일부 실시형태들에 있어서 제2 디바이스(102b)의 상부 표면 위에 치수 d1을 갖는 두께를 포함하며, 여기서 치수 d1은 약 200 ㎛ 이하를 포함한다. 오버-몰드 구조물(110)은 일부 실시형태들에 있어서 제2 디바이스(102b)의 측벽 위에 치수 d2를 갖는 두께를 포함하며, 여기서 치수 d2는 약 300 ㎛ 이하를 포함한다. 대안적으로, 치수(d1 및 d2)는 다른 값들을 포함할 수도 있다.
일반적으로, 일부 실시형태들에 있어서, 반도체 디바이스의 패키징 방법은, 복수의 제1 집적 회로 다이(104a)를 부분적으로 패키징하는 단계와, 복수의 제2 집적 회로 다이(104b)를 부분적으로 패키징하는 단계와, 부분적으로 패키징된 상기 복수의 제2 집적 회로 다이(104b)[예컨대, 제2 디바이스(102b)]의 각각을 부분적으로 패키징된 제1 집적 회로 다이(104a)[예컨대, 제1 디바이스(102a)]들 중 하나에 연결하는 단계를 포함한다. 이 방법은, 부분적으로 패키징된 복수의 제2 집적 회로 다이(104b)의 상부 표면 및 측벽 위에 오버-몰드 구조물(110)을 형성하는 단계와, 여기서 추가로 설명되는 패키징된 복수의 반도체 디바이스(100)를 형성하기 위하여 오버-몰드 구조물(110) 및 부분적으로 패키징된 복수의 제1 집적 회로 다이(104a)를 싱귤레이팅 또는 다이싱하는 단계를 포함한다.
도 4 내지 도 12는 일부 실시형태들에 따른 여러 가지 단계들에서의 반도체 디바이스의 패키징 방법을 예시하는 횡단면도이다. 일부 실시형태들에 따른 복수의 제1 집적 회로 다이(104a)를 부분적으로 패키징하는 예시적인 방법의 세부사항이 도시된다.
도 4에 있어서, 캐리어(120)가 제공된다. 캐리어(120)는, 예들로서, 캐리어 웨이퍼 또는 스트립을 포함할 수도 있다. 캐리어(120)는, 유리, 반도체 재료, 또는 기타 재료를 포함할 수도 있다.
접착제(122)는, 도 4에 또한 도시되는 캐리어(120)에 연결된다. 접착제(122)는, 글루, 테이프, 또는 접착 특성을 가진 기타 재료를 포함할 수도 있다. 절연 재료(124)는 접착제(122) 위에 형성된다. 절연 재료(124)는, 예컨대 폴리벤조옥사졸(polybenzoxazole; PBO), 폴리이미드(polyimide; PI), 벤조시클로부텐(benzocyclobutene; BCB), 솔더 레지스트(solder resist; SR), 기타 재료, 또는 이들의 조합 또는 복수의 층을 포함할 수도 있다. 대안적으로, 절연 재료(124)는 다른 재료를 포함할 수도 있다. 층(124 및 122)은 예컨대 일부 실시형태들에 있어서 글루/폴리머 베이스 버퍼 층을 포함한다.
시드(seed) 층(126)은, 도 5에 도시된 바와 같이, 절연 재료(124) 위에 형성된다. 시드 층(126)은 예컨대 물리적 기상 증착(physical vapor deposition; PVD) 또는 다른 방법들에 의해 형성될 수도 있다. 시드 층(126)은 예들로서, 수 nm의 구리 또는 구리 합금을 포함할 수도 있다. 대안적으로, 시드 층(126)은 다른 재료 및 다른 치수를 포함할 수도 있다.
도전성 특징부(128)는 일부 실시형태들에 있어서 시드층(126) 위에 형성된다. 도전성 특징부(128)는 상호접속 구조물의 도전성 특징부를 포함할 수도 있다. 상호접속 구조물은 일부 실시형태들에 있어서 재분배 층(RDL) 또는 포스트 패시베이션 상호접속(post passivation interconnect; PPI) 구조물을 포함할 수도 있다. 도전성 특징부(128)는, 도전성 라인, 비아, 컨택트 패드 및/또는 다른 유형의 특징부를 포함할 수도 있다. 도전성 특징부(128)는, 감산(subtractive) 기법을 이용하여 즉, 시드 층(126) 위에 재료 층을 형성하고, 도전성 특징부(128)를 형성하기 위하여 리소그래피를 이용하여 재료 층을 패터닝함으로서, 형성될 수도 있다. 대안적으로, 도전성 특징부(128)는 대머신 방법을 이용하여 형성될 수도 있다. 도전성 특징부(128)는 또한 다른 방법들을 이용하여 형성될 수도 있다. 도전성 특징부(128)는 일부 실시형태들에 있어서 제1 RDL의 도전성 특징부를 포함한다. 제1 RDL은, 다른 예로서, 일부 실시형태들에 있어서 백 사이드 RDL을 포함한다.
포토레지스트(130)의 층은, 도 6에 도시된 바와 같이, 도전성 특징부(128) 및 시드 층(126) 위에 형성된다. 도 7에 도시된 바와 같이, 포토레지스트(130)의 층은, 복수의 스루-비아에 대한 패턴을 가진 포토리소그래피를 이용하여, 시드 층(126) 및 도전성 특징부(128)의 일부를 노출함으로써 패터닝된다. 플레이팅 프로세스는, 도 8에 도시된 바와 같이, 시드 층(126) 및 도전성 특징부(128)의 노출된 부분 위에 도전성 재료(132)를 형성하는데 사용된다. 플레이팅 프로세스는 전기 도금(electro-plating) 또는 다른 유형의 프로세스를 포함할 수도 있다.
그 후, 도 9에 도시된 바와 같이, 포토레지스트(130)의 층은 박리 또는 제거되어, 시트 층(126), 도전성 특징부(128), 및 절연 재료(124)의 일부를 노출한다. 시드 층(126)의 노출된 부분은, 도 9에 또한 도시된 바와 같이, 에칭 프로세스 또는 다른 프로세스를 이용하여 제거되고, 캐리어(120)의 표면 전반에 걸쳐서 형성되는 복수의 스루-비아(126/132 및 132)가 남겨진다. 스루-비아(126/132)의 일부는, 절연 재료(124) 위에 형성되고, 시드 층(126) 및 도전성 재료(132)를 포함한다. 스루-비아(132)의 나머지는 도전성 특징부(128) 위에 형성되며, 이는 또한 시드 층(126)을 포함한다. 이에 따라서, 스루-비아(132)의 일부는 도전성 재료(132)만을 포함한다. 스루-비아(126/132 및 132)는 상부에서 볼 때 약 20 ㎛ 내지 약 300 ㎛의 폭을 포함할 수도 있다. 스루-비아(126/132 및 132)는, 예로서 원형, 타원형, 정사각형, 직사각형, 또는 다각형 형상을 포함할 수도 있다. 대안적으로, 스루-비아(126/132 및 132)는 다른 형상 및 다른 치수를 포함할 수도 있다. 스루-비아(126/132 및 132)는 예컨대 일부 실시형태들에 있어서 부분적으로 패키징된 제1 디바이스(102a)(도 16 참조)에 대한 수직적 전기 커넥션을 제공한다. 제2 도전성 특징부(128)는 일부 실시형태들에 있어서 언더-볼 금속화(under-ball metallization; UBM) 구조물을 포함한다.
다음으로 도 10을 참조하면, 복수의 제1 집적 회로 다이(104a)가 그 후 캐리어(120)에 부착된다. 각 제1 집적 회로 다이(104a)는 스루-비아(126/132 및 132)들 사이에 배치된 다이 탑재 영역에 부착된다. 복수의 제1 집적 회로 다이(104a)는, 예컨대 일부 실시형태들에 있어서 캐리어(120) 위에 배치된 제1 RDL의 도전성 특징부(128)에 연결된다. 복수의 제1 집적 회로 다이(104a)는 각각 기판과 그 기판 내에 배치된 회로를 구비하는 능동 영역을 포함할 수도 있다. 복수의 제1 집적 회로 다이(104a)는 또한 각각 그 위에 형성되는 복수의 컨택트 패드를 포함할 수도 있다. 복수의 컨택트 패드는 절연 재료 내에 배치될 수도 있다. 복수의 제1 집적 회로 다이(104a)는 또한 다른 특징부 및/또는 엘리먼트를 포함할 수도 있다.
몰딩 재료(136)는 도 11에 도시된 바와 같이, 복수의 제1 집적 회로 다이(104a) 및 복수의 스루-비아(126/132 및 132) 위에 형성된다. 몰딩 재료(136)는 복수의 제1 집적 회로 다이(104a) 및 복수의 스루-비아(126/132 및 132) 주위에 형성된다. 몰딩 재료(136)는, 예로서, 에폭시, 필러 재료, 스트레스 해제 에이전트(stress release agent; SRA), 접착 촉진제, 기타 재료 또는 이들의 조합을 포함한다.
증착된 바와 같이, 몰딩 재료(136)는 도 11의 도면 부호 136’에서 환영(phantom)으로(예컨대, 점선으로) 도시된 바와 같이, 복수의 제1 집적 회로 다이(104a) 및 복수의 스루-비아(126/132 및 132)의 상부 표면 위로 연장될 수도 있다. 화학적-기계적 연마(CMP) 프로세스, 분쇄 프로세스, 에칭 프로세스, 다른 방법들, 또는 이들의 조합이, 복수의 제1 집적 회로 다이(104a)와 복수의 스루-비아(126/132 및 132)의 상부 표면 위로부터 몰딩 재료(136)를 제거하는데 사용된다. 스루 비아(126/132 및 132)의 상부 부분은 또한 일부 실시형태들에 있어서 제거될 수 있으므로, 이들의 높이 또는 두께가 감소된다.
도 12에 도시된 바와 같이, 상호접속 구조물(138)은 그 후 몰딩 재료(136), 복수의 제1 집적 회로 다이(104a), 및 복수의 스루-비아(126/132 및 132) 위에 형성된다. 상호접속 구조물(138)은 하나 이상의 도전성 특징부 층 및 하나 이상의 절연 재료 층을 포함한다. 상호접속 구조물(138)은 일부 실시형태들에 있어서 RDL 또는 PPI 구조물을 포함한다. 상호접속 구조물(138)의 도전성 특징부 층은, 예로서, 도전성 라인, 도전성 비아 및/또는 구리, 구리 합금 또는 기타 재료로 이루어지는 컨택트 패드를 포함할 수도 있다. 상호접속 구조물(138)의 절연 재료 층은, 예로서, 실리콘 디옥사이드, 실리콘 디옥사이드보다 작은 k 값을 갖는 저 유전율(k) 재료, 패시베이션 재료, 기타 절연 재료, 또는 이들의 복수의 층 또는 조합을 포함할 수도 있다. 상호접속 구조물(138)은 일부 실시형태들에 있어서 제2 RDL을 포함한다. 도전성 특징부(128)를 구비하는 제1 RDL 및 제2 RDL(138)은 예컨대, 일부 실시형태들에 있어서 부분적으로 패키징된 제1 디바이스(102a)[도 16 참조]에 대한 수평 전기 커넥션을 제공한다.
이러한 패키징 프로세스의 단계에서, 패키징 방법은, 도 13 내지 도 22 또는 도 23, 도 24 내지 도 28, 도 29 및 도 30, 또는 도 31 및 도 32에 도시된 바와 같이 지속된다. 예컨대, 도 13 내지 도 21은, 일부 실시형태들에 따른 여러 가지 단계에서의 반도체 디바이스의 패키징 방법을 예시하는 횡단면도이다. 제2 RDL을 구비하는 상호접속 구조물(138)이, 도 12에 도시된 바와 같이, 몰딩 재료(136), 복수의 제1 집적 회로 다이(104a), 및 복수의 스루-비아(126/132 및 132) 위에 형성된 이후에, 복수의 커넥터(140)가, 도 13에 도시된 바와 같이 제2 RDL(138) 위에 형성된다. 복수의 커넥터(140)는 땜납 또는 다른 재료와 같은 공융 재료를 포함한다. 커넥터(140)는 볼 드롭 프로세스 또는 기타 프로세스를 이용하여 형성될 수도 있다. 복수의 커넥터(140)는, 제2 RDL(138)의 컨택트 패드 또는 도전성 특징부에 연결되며, 볼 격자 어레이(ball grid array; BGA)와 같은 어레이 내에 배치될 수도 있다. 복수의 커넥터(140)는, 또한 도입 순서에 따라서, 복수의 제1 커넥터 또는 복수의 제2 커넥터로서 여기서(예컨대, 청구범위의 일부에서) 참조된다. 예컨대, 일부 실시형태들에 있어서, 복수의 커넥터(140)는 볼 마운트 프로세스를 이용하여 탑재될 수 있고, 탑재 이후에 복수의 커넥터(140)에 대하여 검사가 수행된다.
도 14에 도시된 바와 같이, 제1 집적 회로 다이(104a)는 그 후 반전되며, 복수의 커넥터(140)는 테이프(142)에 연결된다. 테이프(142)는, 예컨대 테이프 캐리어를 포함할 수도 있다. 테이프(142)는 지주(144)에 연결되고 지주(144)에 의해 지지될 수도 있다. 캐리어(120)는 그 후 제1 집적 회로 다이(104a)로부터 제거 또는 본딩 해제되며, 도 14에 또한 도시되는 바와 같이 접착제(122)가 제거된다.
도 15에 도시된 바와 같이, 절연 재료(146)는 그 후 절연 재료(124) 위에 형성된다. 절연 재료(146)는 예들로서, 도 3을 참조하여 설명되는 바와 같이 치수(d1 및/또는 d2)를 가지는 유기 바인더(열경화성 및 열가소성 폴리머 등)와 무기 필러(세라믹 및 도전성 분말 등)의 혼합물을 포함할 수도 있다. 대안적으로, 절연 재료(146)는 다른 치수 및 다른 재료를 포함할 수도 있다.
도 16에 있어서, 시드 층(126), 스루-비아(126/132), 및 도전성 특징부(128)[일부 실시형태들에 있어서 시드 층(126)의 일부에 연결됨]를 노출시키기 위하여 절연 재료(146 및 124) 내에 개구들이 형성된다. 개구들은, 레이저 드릴링(drilling) 프로세스, 리소그래피 프로세스, 또는 기타 방법들을 이용하여 형성될 수도 있다. 개구들 위에서 좌측에 남겨지는 임의의 나머지 잔류물은 그 후에 클리닝된다.
도 17에 도시된 바와 같이, 땜납 또는 땜납 페이스트와 같은 공융 재료는 그 후 커넥터(108)를 형성하기 위하여 절연 재료(146 및 124)의 개구들 내에 적용된다. 땜납 용제가 또한 적용될 수 있다. 그 후, 부분적으로 패키징된 복수의 제2 집적 회로 다이(104b)(예컨대 제2 디바이스(102b))가 제공된다. 부분적으로 패키징된 복수의 제2 집적 회로 다이(104b)의 각각은, 도 17에 또한 도시되는 부분적으로 패키징된 제1 집적 회로 다이(104a)들 중 하나에 연결된다. 제2 디바이스(102b)의 컨택트 패드(154)는 커넥터(108)와 정렬되고, 커넥터(108)의 공융 재료가 재유동되어, 부분적으로 패키징된 제2 디바이스(102b)를 부분적으로 패키징된 제1 디바이스(102a)에 기계적으로 그리고 전기적으로 본딩한다.
제2 디바이스(102b)는 컨택트 패드(154)가 배치되는 기판(152)을 포함할 수도 있다. 기판(152)은 일부 실시형태들에 있어서 도시되지 않은 제2 디바이스(102b)에 대한 수평 접속부들을 제공하는, 상부에 형성된 하나 이상의 상호접속 구조물을 포함할 수도 있다. 기판(152)은 내부에 형성된 복수의 스루-비아(156)를 포함할 수도 있다. 하나 이상의 집적 회로 다이(104b)는 기판(152)의 상부 표면에 연결될 수도 있다. 제2 디바이스(102b)는, 예컨대 도 17에서 부분적으로 함께 패키징되는 2 개의 적층된 집적 회로 다이(104b)를 포함한다. 집적 회로 다이(104b)는 와이어 본드(158)에 의해 기판(152)의 상부 표면 상의 컨택트 패드(도시되지 않음)에 연결된다. 와이어 본드(158) 및 스루-비아(156)는 예컨대 일부 실시형태들에 있어서 제2 디바이스(102b)에 대한 수직 전기 커넥션을 제공한다. 몰딩 화합물(160)은 집적 회로 다이(104b), 와이어 본드(158), 및 기판(152) 위에 배치될 수도 있다. 몰딩 화합물(160)은 제1 디바이스(102a)의 몰딩 재료(136)에 대하여 설명되는 바와 유사한 재료를 포함할 수도 있다. 대안적으로, 몰딩 화합물(160)은 다른 재료를 포함할 수도 있다.
본 개시의 일부 실시형태들에 따르면, 오버-몰드 구조물(110)은, 도 18 또는 도 19에 도시된 바와 같이 제2 디바이스(102b) 위에 형성된다. 도 18에 있어서, 오버-몰드 구조물(110)은 MUF 재료를 포함한다. 도 19에 있어서, 오버-몰드 구조물(110)은 LMC를 포함한다. 도 18에 도시된 단계 또는 도 19에 도시된 단계 중 어느 하나가 수행된다.
도 18에 있어서, MUF 재료를 포함하는 오버-몰드 구조물(110)이 몰드를 이용하여 적용된다. MUF 재료는 적용되는 바와 같이 액체 형태로 이루어지며, 제2 디바이스(102b)의 상부 표면 위에, 패키징된 디바이스 위에 압축 몰딩되거나 인젝션(injection) 몰딩된다. 그 후, MUF 재료는 경화되어 고체로 형성된다. MUF 재료는 제2 디바이스(102b)와 제1 디바이스(102a) 사이의 공간(116)으로 유동되어, 그 공간(116)을 실질적으로 완전히 충전한다.
일부 실시형태들에 있어서, MUF 재료는 예컨대 열 압축 몰딩에 의해 적용되는 폴리머 바인더를 가진 무기 필러 또는 유기 바인더를 포함한다. 대안적으로, MUF 재료는 다른 재료를 포함할 수도 있고, 다른 방법들을 이용하여 적용될 수도 있다. 오버-몰드 구조물(110)은, 도 3을 참조하여 설명되는 바와 같이, 일부 실시형태들에 있어서, 제2 디바이스(102b)의 상부 표면 위에 치수 d1을 갖는 두께 및 제2 디바이스(102b)의 측벽 위에 치수 d2를 갖는 두께를 포함한다.
도 19에 있어서, LMC를 포함하는 오버-몰드 구조물(110)은 오버-몰드 구조물(110) 재료를 라미네이팅함으로써 적용된다. LMC는 제2 디바이스(102b)의 상부 표면 위에 적용되는 라이네이트 몰딩 화합물(LMC) 재료의 시트를 포함할 수도 있다. 그 후, LMC의 시트는 압축 몰딩된다. LMC는 복수의 커넥터(108)들 사이에 그리고 복수의 커넥터(108)들 주위에 배치되지만, LMC는 제2 디바이스(102b) 아래의 중앙 영역(114)에는 형성되지 않는다.
일부 실시형태들에 있어서, LMC 재료는 예컨대 진공 라미네이팅 또는 열 압축 몰딩에 의해 적용되는 폴리머 바인더를 가진 무기 필러 및 유기 바인더를 포함한다. 오버-몰드 구조물(110)은, 도 3을 참조하여 설명되는 바와 같이, 일부 실시형태들에 있어서 제2 디바이스(102b)의 상부 표면 위에 치수 d1을 갖는 두께와 제2 디바이스(102b)의 측벽 위에 치수 d2를 갖는 두께를 포함한다.
도 20 및 도 21은 도 19에서 도시된 단계 이후에 수행될 수 있는 추가적인 프로세싱 단계들을 예시하는 횡단면도이며, 이에 의해 도 23에 도시된 패키지화된 반도체 디바이스(110)가 된다. 도 20 및 도 21에 도시된 프로세싱 단계들은 또한 도 18에 도시된 단계 이후에 수행될 수도 있고, 이에 의해 도 22에 도시된 패키지화된 반도체 디바이스(100)가 된다.
도 20에 도시된 프로세싱 단계에 있어서, 일부 실시형태들에서, 오버-몰드 구조물(110)은 레이저 마킹 프로세스(172)를 이용하여 마킹될 수도 있다. 오버-몰드 구조물(110)은 예컨대 형성되는 패키지화된 반도체 디바이스(100)의 유형을 표시하기 위하여 잉크로 마킹되거나 또는 레이저로 패턴을 에칭함으로써 마킹될 수도 있다. 오버-몰드 구조물(110)은 예로서, 패키징되었던 패키지 온 웨이퍼(package on wafer; POW) 디바이스의 유형을 식별하기 위하여 마킹될 수도 있다. 일부 실시형태들에 있어서, 레이저 마킹 프로세스(172)는 이용되지 않는다.
그 후, 도 21에 도시된 바와 같이, 부분적으로 패키징된 복수의 제2 집적 회로 다이(104b) 및 부분적으로 패키징된 복수의 제1 집적 회로 다이(104a)는, 패키지화된 복수의 반도체 디바이스(100)를 형성하기 위하여 싱귤레이트된다. 싱귤레이션 라인(174)들은 예컨대 톱(saw), 레이저, 또는 이들의 조합을 이용하여 형성된다. 싱귤레이션 라인(174)은, 오버-몰드 구조물(110) 내에서 인접한 제2 디바이스(102b) 사이에 그리고 인접한 제1 디바이스(102a) 사이에 형성된다. 그 후, 테이프(142)가 제거되고, 도 23에 도시된 바와 같이 패키지화된 복수의 반도체 디바이스(100)가 남겨진다.
또한, 도 20 및 도 21에 있어서, LMC를 포함하는 오버-몰드 구조물(110)이 예시되며, 이는 도 23에 도시된 패키지화된 반도체 디바이스(100)를 형성한다는 점에 주목한다. 또한, 유사한 패키징 프로세스 단계들이 도 18에 도시된 MUF 재료를 포함하는 오버-몰드 구조물(110)을 포함하는 패키지화된 반도체 디바이스(100)에 대하여 수행될 수도 있으며, 이에 의해 도 22에 도시된 패키지화된 반도체 디바이스(100)가 된다.
도 3 내지 도 18 또는 도 19 그리고 도 20 및 도 21에 도시된 패키징 프로세스 흐름은, 본 개시의 일부 실시형태들에 따르면, 도 22 및 도 23에 도시된 패키지화된 반도체 디바이스(100) 내에 오버-몰드 구조물(110)을 포함하는 예이다. 다른 패키징 프로세스 흐름이 또한 사용될 수도 있다. 예컨대, 도 24 내지 도 28은, 일부 실시형태들에 따른 여러 가지 단계들에서의 반도체 디바이스의 패키징 방법을 나타내는 횡단면도이다. 도 12에 도시된 캐리어(120)는 이들 실시형태들에서 제1 캐리어(120)를 포함한다. 도 12에 도시된 바와 같이 제2 RDL(138)을 형성한 이후에, 제2 캐리어(120’)는, 제2 접착제(122’)를 이용하여 제2 RDL(138)에 본딩되며, 도 12에 도시된 제1 캐리어(120)는 제거되거나 또는 본딩 해제된다. 도 24는 도 12에 도시된 제1 디바이스(102a)의 반전된 뷰이며, 상기 도 24는 접착제(122’)에 의해 제2 RDL(138)에 본딩된 제2 캐리어(120’)를 예시한다. 도 15를 참조하여 설명된 절연 재료(146)는, 도 24에 도시된 바와 같이 절연 재료(124) 위에 적용된다.
도 25에 도시된 바와 같이 그리고 도 16에 대하여 이전에 설명된 바와 같이, 절연 재료(146 및 124) 내에 개구들이 형성된다. 도 26에 도시된 바와 같이 그리고 도 17에 대하여 이전에 설명된 바와 같이, 공융 재료는 커넥터(108)를 형성하기 위하여 개구들 내에 형성되며, 이 커넥터(108)는 그 후 복수의 제2 디바이스(102b)를 복수의 제1 디바이스(102a)에 본딩하는데 사용된다. 각각 도 18 및 도 19에 대하여 이전에 설명된 바와 같이, MUF 재료(도 27 참조) 또는 LMC(도 28 참조)를 포함하는 오버-몰드 구조물(110)이 그 후에 적용된다.
도 29에 도시된 바와 같이, 제2 디바이스(102b) 위에 배치된 오버-몰드 구조물(110)은 그 후 테이프(142)에 부착되며, 제2 캐리어(120’)는 제거된다. 복수의 커넥터(140)는, 도 30에 도시된 바와 같이 상호접속 구조물(138)에 연결되며, 일부 실시형태들에 있어서 패키지화된 반도체 디바이스(100)는 도 21에 도시된 바와 같이(싱귤레이션 또는 다이싱 프로세스 동안에 도 21로부터의 반전된 뷰에 있어서), 그 후 싱귤레이트되고 테이프(142)로부터 제거된다. 결과적인 패키지화된 반도체 디바이스(100)가, 오버-몰드 구조물(110)이 MUF 재료를 포함하는 실시형태들에 있어서 도 22에 도시되며, 오버-몰드 구조물(110)이 LMC를 포함하는 실시형태들에 있어서 도 23에 도시된다.
다른 실시형태들에 있어서, 커넥터(140)는, 도 31 및 도 32에 도시된 바와 같이, 패키지화된 복수의 반도체 디바이스(100)가 싱귤레이트된 이후에 형성될 수도 있다. 예컨대, 도 29에 도시된 패키징 프로세스 단계 이후에, 패키지화된 복수의 반도체 디바이스(100)는, 도 31에 도시된 바와 같이 싱귤레이트될 수 있고, 그 후 테이프(142)는 제거된다. 그 후, 커넥터(140)는 도 32에 예시된 바와 같이, 볼 마운트 프로세스를 이용하여 패키지화된 복수의 반도체 디바이스(100)의 각각에 대하여 수행된다.
본 개시의 실시형태들은, 일부 애플리케이션들에 있어서, 패키지-온-패키지(PoP) 디바이스에서 유리하게 구현될 수 있고, 패키지-온-패키지(PoP) 디바이스에서 사용될 때 특히 유익하다. 패키지화된 반도체 디바이스(100)는, 예들로서, 일부 실시형태들에 있어서 PoP 디바이스 또는 시스템-온-칩(system-on-chip; SOC) 디바이스를 포함할 수도 있다.
일부 실시형태들에 있어서, 제1 집적 회로 다이(104a)는 로직 디바이스 또는 프로세서를 포함하며, 제1 디바이스(102a)는 팬-아웃 배선을 포함하며, 제2 집적 회로 다이(104b)는, 예컨대, 오버-몰드 구조물이 집적 팬-아웃(integration fan-out; InFO) PoP 디바이스에서 구현되는 일부 실시형태들에 있어서, 동적 랜덤 액세스 메모리(DRAM) 디바이스와 같은 메모리 디바이스를 포함한다. 대안적으로, 제1 집적 회로 다이(104a), 제2 집적 회로 다이(104b), 제1 디바이스(102a), 및 제2 디바이스(102b)는, 다른 유형의 디바이스를 포함하며, 오버-몰드 구조물(110)은 다른 유형의 애플리케이션들에서 구현될 수도 있다.
본 개시의 일부 실시형태들의 이점은, 디바이스들 사이에 언더필 재료를 적용할 필요성을 제거하는 오버-몰드 구조물을 제공하는 것을 포함하고, 이는 언더필 재료를 적용하는 추가적인 패키징 프로세스 단계를 필요로 하고, 이는 예컨대 좁은 다이싱 쏘 스트리트를 갖는 패키지화된 디바이스에 적용하기에 어려울 수 있다. 언더필 재료에 대한 필요성을 제거하는 것은 유리하게 시간 및 비용 절감을 야기한다.
오버-몰드 구조물은, 예컨대 싱귤레이션 프로세스, 출하(shipping) 및 운송 동안에 패키지화된 반도체 디바이스의 에지의 치핑(chipping)을 방지한다. 오버-몰드 구조물은 또한 패키지화된 반도체 디바이스들의 패시베이션 및 절연 재료의 필링을 방지하거나 또는 감소시킨다. 패키지화된 반도체 디바이스의 신뢰성은, 일부 애플리케이션들에 있어서 특히 드롭 테스팅에 대하여 개선된다. 전반적으로, 오버-몰드 구조물은 POW 디바이스 생산을 용이하게 한다.
오버-몰드 구조물은 또한 지주를 제공하며 후속 프로세싱 단계들에 대한 기계적 강도를 증가시킨다. 오버-몰드 구조물에 의해 제공된 추가적인 지주는, 예컨대 싱귤레이션 프로세스를 향상시키고 간략화한다. 프로세싱 단계들의 개수는 패키지 내에 오버-몰드 구조물을 포함함으로써 감소될 수도 있다. 열 다이싱 테이프 및 복잡한 쏘잉 프로세스를 이용하는 것은, 일부 애플리케이션들에 있어서 회피된다. 또한, 여기서 설명된 패키징 방법 및 구조는, 패키징 프로세스 흐름들 및 구조물들에 있어서 쉽게 구현될 수 있다.
상기의 설명은, 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 수 개의 실시예들의 특징들을 약술한다. 당업자라면, 여기서 소개된 실시예들과 동일한 목적을 달성하고 및/또는 동일한 이점을 달성하기 위하여 기타의 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있다는 것을 이해하여야 한다. 당업자라면, 또한 이러한 등가의 구성이 본 개시의 사상과 범위로부터 벗어나지 않으며, 본 개시의 사상과 범위로부터 벗어나지 않고 다양한 변경, 대체, 및 변형을 가할 수 있는 있다는 것을 인식해야 한다.

Claims (10)

  1. 패키지화된 반도체 디바이스에 있어서,
    제1 디바이스와,
    상기 제1 디바이스에 연결되며, 몰딩 화합물에 의해 덮여진 집적 회로 다이를 포함하는 제2 디바이스와,
    상기 제2 디바이스 위에 배치된 오버-몰드(over-mold) 구조물을 포함하는 패키지화된 반도체 디바이스.
  2. 제1항에 있어서, 상기 제2 디바이스는 복수의 커넥터들에 의해 상기 제1 디바이스에 연결되며, 상기 오버-몰드 구조물은 상기 복수의 커넥터들 주위에 그리고 상기 복수의 커넥터들 사이에 배치되는 것인 패키지화된 반도체 디바이스.
  3. 제1항에 있어서, 상기 오버 몰드 구조물은 몰딩 언더필(molding underfill; MUF) 재료 또는 라미네이트 몰딩 화합물(laminate molding compound; LMC)을 포함하는 것인 패키지화된 반도체 디바이스.
  4. 제1항에 있어서, 상기 제2 디바이스의 상기 집적 회로 다이는 기판을 포함하며, 상기 오버-몰드 구조물은 상기 기판 위에 배치되는 것인 패키지화된 반도체 디바이스.
  5. 제1항에 있어서, 상기 제2 디바이스는, 스택 내에 배치된 복수의 집적 회로 다이들을 포함하며, 상기 몰딩 화합물은, 적층된 복수의 집적 회로 다이들 위에 배치되며, 상기 오버 몰드 구조물은 상기 몰딩 화합물 위에 배치되는 것인 패키지화된 반도체 디바이스.
  6. 제1항에 있어서, 상기 제2 디바이스의 상기 집적 회로 다이는, 제2 집적 회로 다이를 포함하며, 상기 제1 디바이스는, 제1 재분배 층(redistribution layer; RDL), 상기 제1 RDL에 연결된 제1 집적 회로 다이, 상기 제1 RDL에 연결된 복수의 스루-비아(through-via)들, 상기 제1 집적 회로 다이 및 상기 복수의 스루 비아들 주위의 상기 제1 RDL 위에 배치된 몰딩 재료, 그리고 상기 제1 집적 회로 다이, 상기 복수의 스루-비아들, 및 상기 몰딩 재료 위에 배치된 제2 RDL을 포함하는 것인 패키지화된 반도체 디바이스.
  7. 반도체 디바이스들의 패키징 방법에 있어서,
    제1 디바이스를 제공하는 단계와,
    복수의 커넥터들을 이용하여 상기 제1 디바이스에 제2 디바이스를 연결하는 단계로서, 상기 제2 디바이스는 몰딩 화합물에 의해 덮여진 집적 회로 다이를 포함하는 것인, 상기 제2 디바이스를 연결하는 단계와,
    상기 제2 디바이스 위에 그리고 상기 복수의 커넥터들 주위에 오버-몰드 구조물을 형성하는 단계를 포함하는 반도체 디바이스들의 패키징 방법.
  8. 반도체 디바이스들의 패키징 방법에 있어서,
    복수의 제1 집적 회로 다이들을 제공하는 단계와,
    복수의 제2 집적 회로 다이들을 제공하는 단계로서, 상기 복수의 제2 집적 회로 다이들의 각각은 그 위에 배치된 몰딩 화합물을 포함하는 것인, 상기 복수의 제2 집적 회로 다이들을 제공하는 단계와,
    상기 복수의 제2 집적 회로 다이들의 각각을 상기 제1 집적 회로 다이들 중 하나에 연결하는 단계와,
    상기 복수의 제2 집적 회로 다이들 위에 오버-몰드 구조물을 형성하는 단계와,
    복수의 패키지화된 반도체 디바이스들을 형성하기 위하여 상기 오버-몰드 구조물을 싱귤레이팅(singulating)하는 단계를 포함하는 반도체 디바이스들의 패키징 방법.
  9. 제8항에 있어서,
    상기 복수의 제1 집적 회로 다이들을 제공하는 단계는,
    캐리어 위에 제1 재분배 층(RDL)을 형성하는 단계와,
    상기 캐리어 위에 복수의 스루-비아들을 플레이팅하는 단계와,
    상기 복수의 제1 집적 회로 다이들을 상기 캐리어에 연결하는 단계와,
    상기 복수의 스루-비아들 및 상기 복수의 제1 집적 회로 다이들 주위에 몰딩 재료를 형성하는 단계와,
    상기 몰딩 재료, 상기 복수의 제1 집적 회로 다이들, 및 상기 복수의 스루-비아들 위에 제2 RDL을 형성하는 단계를 포함하는 것인 반도체 디바이스들의 패키징 방법.
  10. 제8항에 있어서, 상기 복수의 제2 집적 회로 다이들의 각각 위에 배치된 상기 오버-몰드 구조물을 마킹(mark)하는 레이저를 더 포함하는 반도체 디바이스들의 패키징 방법.
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