KR20160040623A - 벡터 인덱싱 메모리 액세스 플러스 산술 및/또는 논리 연산 프로세서들, 방법들, 시스템들 및 명령어들 - Google Patents

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Abstract

벡터 인덱싱 로드 플러스 산술 및/또는 논리(A/L) 연산 플러스 스토어 명령어를 수신하는 디코드 유닛을 포함하는 프로세서가 기재되어 있다. 이 명령어는 복수의 패킹된 메모리 인덱스를 갖는 소스 패킹된 메모리 인덱스들 피연산자를 표시한다. 이 명령어는 복수의 패킹된 데이터 요소를 갖는 소스 패킹된 데이터 피연산자를 또한 표시한다. 프로세서는 디코드 유닛과 연결된 실행 유닛을 또한 포함한다. 실행 유닛은, 이 명령어에 응답하여, 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들로부터 복수의 데이터 요소를 로딩하고, 소스 패킹된 데이터 피연산자의 복수의 패킹된 데이터 요소 및 로딩된 복수의 데이터 요소에 대해 A/L 연산들을 수행하고, 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들에 복수의 결과 데이터 요소를 저장한다.

Description

벡터 인덱싱 메모리 액세스 플러스 산술 및/또는 논리 연산 프로세서들, 방법들, 시스템들 및 명령어들{VECTOR INDEXED MEMORY ACCESS PLUS ARITHMETIC AND/OR LOGICAL OPERATION PROCESSORS, METHODS, SYSTEMS, AND INSTRUCTIONS}
본 명세서에 설명된 실시예들은 일반적으로 마이크로프로세서들에 관한 것이다. 구체적으로는, 본 명세서에 설명된 실시예들은 일반적으로 명령어들에 응답하여 마이크로프로세서들을 이용하여 메모리에 액세스하는 것에 관한 것이다.
프로세서들은 일반적으로 시스템 메모리에 액세스하기 위해 명령어들을 실행하도록 동작가능하다. 예를 들어, 프로세서들은 시스템 메모리로부터 데이터를 로딩하거나 판독하기 위해 로드 명령어들(load instructions)을 실행하고/하거나, 시스템 메모리로 데이터를 저장하거나 기입하기 위해 스토어 명령어들(store instructions)을 실행할 수 있다.
특정 프로세서들은 (예를 들어, 인덱스들의 벡터를 이용하여 요소들의 벡터를 로딩하기 위해) 벡터 인덱싱 로드 명령어들(vector indexed load instructions)을 실행하도록 동작가능하다. 이러한 벡터 인덱싱 로드 명령어들은 관련 기술분야에서 벡터 수집 명령어들(vector gather instructions) 또는 단순히 수집 명령어들로 또한 지칭된다. 2011년 6월 공개된 인텔® Advanced Vector Extensions Programming Reference(문서 참조 번호 319433-011)는 수개의 벡터 수집(VGATHER) 명령어들을 설명하고 있다. 예들은 VGATHERDPD, VGATHERQPD, VGATHERDPS, VGATHERQPS, VPGATHERDD, VPGATHERQD, VPGATHERDQ 및 VPGATHERQQ를 포함한다. 이러한 수집 명령어들은 다수의 대응하는 메모리 인덱스를 이용하여 메모리로부터 다수의 데이터 요소를 로딩하거나 수집하는데 이용될 수 있다.
특정 프로세서들은 (예를 들어, 인덱스들의 벡터를 이용하여 요소들의 벡터를 저장하기 위해) 벡터 인덱싱 스토어 명령어들(vector indexed store instructions)을 실행하도록 동작가능하다. 이러한 벡터 인덱싱 스토어 명령어들은 관련 기술분야에서 벡터 스캐터 명령어들(vector scatter instructions) 또는 단순히 스캐터 명령어들로 또한 지칭된다. 2013년 7월 공개된 인텔® Architecture Instruction Set Extensions Programming Reference(문서 참조 번호 319433-015)는 수개의 벡터 스캐터(VSCATTER) 명령어들을 설명하고 있다. 이러한 스캐터 명령어들은 다수의 대응하는 메모리 인덱스를 이용하여 소스 피연산자로부터 시스템 메모리로 다수의 데이터 요소를 저장하거나 스캐터링하는데 이용될 수 있다.
본 발명은, 실시예들을 예시하는데 이용되는 첨부 도면들 및 다음의 설명을 참조함으로써 최상으로 이해될 수 있다.
도 1은 하나 이상의 벡터 인덱싱 메모리 액세스 플러스 산술 및/또는 논리 연산 명령어를 실행하도록 동작가능한 프로세서의 실시예의 블록도이다.
도 2는 하나 이상의 벡터 인덱싱 메모리 액세스 플러스 산술 및/또는 논리 연산 명령어를 실행하도록 동작가능한 명령어 처리 장치의 실시예의 블록도이다.
도 3은 프로세서에서의 실행 유닛의 위치의 일 실시예를 도시하는 블록도이다.
도 4는 벡터 인덱싱 로드 플러스 산술 및/또는 논리 연산 플러스 스토어 명령어의 실시예를 처리하는 방법의 실시예의 블록 흐름도이다.
도 5는 벡터 인덱싱 로드 플러스 산술 및/또는 논리 연산 플러스 스토어 명령어의 실시예를 도시하는 블록도이다.
도 6은 마스킹된 벡터 인덱싱 로드 플러스 산술 및/또는 논리 연산 플러스 스토어 명령어의 실시예를 도시하는 블록도이다.
도 7은 벡터 인덱싱 로드 플러스 산술 및/또는 논리 연산의 실시예를 도시하는 블록도이다.
도 8은 벡터 인덱싱 로드 플러스 산술 및/또는 논리 연산 플러스 스토어 명령어에 대한 포맷의 실시예의 블록도이다.
도 9는 벡터 인덱싱 로드 플러스 산술 및/또는 논리 연산 명령어에 대한 포맷의 실시예의 블록도이다.
도 10은 특정의 적합한 패킹된 데이터 레지스터들의 세트의 예시적인 실시예의 블록도이다.
도 11은 특정의 적합한 패킹된 데이터 연산 마스크 레지스터들의 세트의 예시적인 실시예의 블록도이다.
도 12는 특정의 적합한 64-비트 패킹된 데이터 연산 마스크 레지스터의 예시적인 실시예를 도시하는 도면이다.
도 13a는 본 발명의 실시예들에 따른 일반 벡터 친화형 명령어 포맷(generic vector friendly instruction format) 및 그것의 클래스 A 명령어 템플릿들을 도시하는 블록도인 한편, 도 13b는 본 발명의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 클래스 B 명령어 템플릿들을 도시하는 블록도이다.
도 14a는 본 발명의 실시예들에 따른 예시적인 특정 벡터 친화형 명령어 포맷(specific vector friendly instruction format)을 도시하는 블록도이다.
도 14b는 본 발명의 일 실시예에 따른 전체 오피코드 필드(full opcode field)를 구성하는 특정 벡터 친화형 명령어 포맷의 필드들을 도시하는 블록도이다.
도 14c는 본 발명의 일 실시예에 따른 레지스터 인덱스 필드를 구성하는 특정 벡터 친화형 명령어 포맷의 필드들을 도시하는 블록도이다.
도 14d는 본 발명의 일 실시예에 따른 증대 연산 필드(augmentation operation field)를 구성하는 특정 벡터 친화형 명령어 포맷의 필드들을 도시하는 블록도이다.
도 15는 본 발명의 일 실시예에 따른 레지스터 아키텍처의 블록도이다.
도 16a는 본 발명의 실시예들에 따른 예시적인 순차 파이프라인 및 예시적인 레지스터 리네이밍, 비순차 발행/실행 파이프라인(register renaming, out-of-order issue/execution pipeline)의 양쪽 모두를 도시하는 블록도이다.
도 16b는 실행 엔진 유닛에 연결된 프론트 엔드 유닛 - 이들 양자는 메모리 유닛에 연결됨 - 을 포함하는 프로세서 코어를 도시한다.
도 17a는 본 발명의 실시예들에 따른 단일 프로세서 코어를, 온-다이(on-die) 상호접속 네트워크로의 그것의 접속 및 레벨 2(L2) 캐시의 그것의 로컬 서브세트와 함께 도시하는 블록도이다.
도 17b는 본 발명의 실시예들에 따른 도 17a의 프로세서 코어의 일부의 확대도이다.
도 18은 본 발명의 실시예들에 따른 하나보다 많은 코어를 가질 수 있고 통합된 메모리 제어기를 가질 수 있으며 통합된 그래픽스(integrated graphics)를 가질 수 있는 프로세서의 블록도이다.
도 19는 본 발명의 일 실시예에 따른 시스템의 블록도를 도시한다.
도 20은 본 발명의 실시예에 따른 제1의 보다 구체적인 예시적인 시스템의 블록도를 도시한다.
도 21은 본 발명의 실시예에 따른 제2의 보다 구체적인 예시적인 시스템의 블록도를 도시한다.
도 22는 본 발명의 실시예에 따른 SoC의 블록도를 도시한다.
도 23은 본 발명의 실시예들에 따른 소스 명령어 세트에서의 2진 명령어들을 타깃 명령어 세트에서의 2진 명령어들로 변환하기 위한 소프트웨어 명령어 변환기의 이용을 대조하는 블록도이다.
벡터 인덱싱 메모리 액세스 플러스 산술 및/또는 논리(A/L) 연산 명령어들, 이러한 명령어들을 실행하기 위한 프로세서들, 이러한 명령어들을 실행하거나 처리할 때 프로세서들에 의해 수행되는 방법들, 및 이러한 명령어들을 실행하거나 처리하도록 하나 이상의 프로세서를 통합하는 시스템들이 본 명세서에 개시되어 있다. 다음의 설명에서, 다수의 특정 상세가 제시된다(예를 들어, 특정 명령어 연산들, 데이터 포맷들, 프로세서 구성들, 마이크로아키텍처 상세들, 시스템 구성들, 명령어 포맷들, 연산들의 시퀀스들 등). 그러나, 실시예들은 이들 특정 상세 없이 실시될 수 있다. 다른 경우에, 본 설명의 이해를 모호하게 하는 것을 회피하기 위해서 잘 알려진 회로들, 구조들 및 기술들은 상세하게 제시되지 않았다.
도 1은 하나 이상의 벡터 인덱싱 메모리 액세스 플러스 산술 및/또는 논리(A/L) 연산 명령어(들)(104)를 실행하거나 수행하도록 동작가능한 프로세서(100)의 실시예의 블록도이다. 프로세서는 선택적인 외부 메모리(126)(예를 들어, 동적 랜덤 액세스 메모리(DRAM), 플래시 메모리, 다른 시스템 메모리 등)와 연결된다. 메모리(126)는 선택적인 것으로서 도시되어 있는데, 그 이유는 일부 실시예들이 메모리(126)를 이용하지 않는 프로세서(100)에 관한 것이기 때문이다.
일부 실시예들에서, 프로세서는 범용 프로세서(예를 들어, 데스크톱, 랩톱, 태블릿, 핸드헬드, 셀룰러 전화기 및 유사한 컴퓨팅 디바이스들에서 이용되는 타입의 것)일 수 있다. 대안적으로, 프로세서는 특수 목적 프로세서일 수 있다. 적합한 특수 목적 프로세서들의 예들은, 몇 가지 예를 들자면, 그래픽스 프로세서들, 네트워크 프로세서들, 통신 프로세서들, 암호화 프로세서들, 코프로세서들 및 디지털 신호 프로세서들(DSP들)을 포함하지만, 이에 제한되지는 않는다. 프로세서는 다양한 CISC(complex instruction set computing) 프로세서들, 다양한 RISC(reduced instruction set computing) 프로세서들, 다양한 VLIW(very long instruction word) 프로세서들, 이들의 다양한 하이브리드들, 또는 완전히 다른 타입의 프로세서들 중 임의의 것일 수 있다.
프로세서는 아키텍처 가시적(architecturally-visible) 또는 아키텍처 레지스터들(110)을 포함한다. 아키텍처 레지스터들이라는 용어는 피연산자들을 식별하기 위해 명령어 세트의 명령어들에 의해 특정되는 레지스터들 및/또는 소프트웨어(예를 들어, 프로그래머)에 가시적인 그러한 레지스터들을 지칭하기 위해 관련 기술분야에서 종종 이용된다. 이러한 아키텍처 레지스터들은 주어진 마이크로아키텍처에서 다른 비-아키텍처 또는 비-아키텍처 가시적 레지스터들(예를 들어, 명령어들에 의해 이용되는 임시 레지스터들 등)에 대조된다. 단순함을 위해, 이러한 아키텍처 레지스터들은 종종 본 명세서에서 단순히 레지스터들로 지칭될 것이다. 레지스터들은 일반적으로 온-다이 프로세서 스토리지 위치들을 나타낸다. 레지스터들은 잘 알려진 기술들을 이용하여 상이한 마이크로아키텍처들에서 상이한 방식들로 구현될 수 있으며, 임의의 특정 타입의 회로에 제한되지는 않는다. 적합한 타입의 레지스터들의 예들은 전용 물리적 레지스터들, 레지스터 리네이밍을 이용하는 동적으로 할당된 물리적 레지스터들, 및 이들의 조합들을 포함하지만, 이에 제한되지는 않는다. 예시된 레지스터들은 벡터 또는 패킹된 데이터를 저장하도록 각각 동작가능한 벡터 또는 패킹된 데이터 레지스터들(112)의 세트를 포함한다. 일부 실시예들에서, 레지스터들은 선택적으로 패킹된 데이터 연산 마스크 레지스터들(118)을 또한 포함할 수 있지만, 이것이 요구되지는 않는다. 일부 실시예들에서, 레지스터들은 범용 레지스터들(120)을 또한 포함할 수 있지만, 이것이 요구되지는 않는다.
프로세서는 명령어 세트(102)를 갖는다. 명령어 세트는 프로세서에 의해 지원되는 명령어들의 세트를 포함한다. 명령어 세트의 명령어들은, 마이크로명령어들, 마이크로연산들, 또는 매크로명령어들을 디코딩하는 디코드 유닛으로부터 발생하며 실행을 위해 실행 유닛에 제공되는 명령어들과는 대조적으로, 어셈블리 언어 명령어들, 머신-레벨 명령어들, 매크로명령어들, 또는 실행을 위해 프로세서에 제공되는 명령어들을 나타낸다. 명령어 세트는 하나 이상의 벡터 인덱싱 메모리 액세스 플러스 산술 및/또는 논리(A/L) 연산 명령어(104)를 포함한다. 하나 이상의 벡터 인덱싱 메모리 액세스 플러스 A/L 연산 명령어 각각은 프로세서로 하여금 벡터 A/L 연산과 결합하여 벡터 인덱싱 메모리 액세스 연산을 수행하게 하도록 동작가능하다.
일부 실시예들에서, 하나 이상의 벡터 인덱싱 메모리 액세스 플러스 A/L 연산 명령어(104)는 선택적으로 하나 이상의 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어(106)(예를 들어, 하나 이상의 수집 플러스 A/L 연산 플러스 스캐터 명령어)를 포함할 수 있다. 예로서, 일부 실시예들에서, 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어(106)(예를 들어, 수집 플러스 A/L 연산 플러스 스캐터 명령어)는 프로세서로 하여금 소스 패킹된 메모리 인덱스들 피연산자(114)에 의해 표시된 외부 메모리(126)에서의 메모리 위치들로부터 데이터 요소들을 수집하고, 소스 패킹된 데이터 피연산자(116)의 데이터 요소들 및 수집된 데이터 요소들에 대해 A/L 연산을 수행하고, 소스 패킹된 메모리 인덱스들 피연산자(114)에 의해 표시된 외부 메모리(126)에서의 메모리 위치들에 결과적인 데이터 요소들을 스캐터링하게 하도록 동작가능할 수 있다.
일부 실시예들에서, 하나 이상의 벡터 인덱싱 메모리 액세스 플러스 A/L 연산 명령어(104)는 선택적으로 하나 이상의 벡터 인덱싱 로드 플러스 A/L 연산 명령어(108)(예를 들어, 하나 이상의 수집 플러스 A/L 연산 명령어)를 포함할 수 있다. 예로서, 일부 실시예들에서, 벡터 인덱싱 로드 플러스 A/L 연산 명령어(108)(예를 들어, 수집 플러스 A/L 연산 명령어)는 프로세서로 하여금 소스 패킹된 메모리 인덱스들 피연산자(114)에 의해 표시된 외부 메모리(126)에서의 메모리 위치들로부터 데이터 요소들을 수집하고, 소스 패킹된 데이터 피연산자(116)의 데이터 요소들 및 수집된 데이터 요소들에 대해 A/L 연산을 수행하고, 온-프로세서 스토리지 위치에(예를 들어, 하나 이상의 패킹된 데이터 레지스터에) 결과 패킹된 데이터로서 결과적인 데이터 요소들을 저장하게 하도록 동작가능할 수 있다.
다양한 상이한 타입의 벡터 A/L 연산들이 명령어들(104)에 적합하다. 적합한 A/L 연산들의 수개의 예는, 몇 가지 가능한 예를 들자면, 벡터 또는 패킹된 가산 연산들(vector or packed addition operations), 감산 연산들(subtraction operations), 승산 연산들(multiplication operations), 제산 연산들(division operations), 승산-가산 연산들(multiply-add operations), 시프트 연산들(shift operations), 로테이트 연산들(rotate operations), 논리 AND 연산들, 논리 OR 연산들, 논리 NOT 연산들, 논리 AND NOT 연산들, 평균화 연산들, 최대치 연산들, 최소치 연산들 및 비교 연산들을 포함하지만, 이에 제한되지는 않는다. 다양한 실시예들에서, 어디든지 단일의 벡터 인덱싱 메모리 액세스 플러스 A/L 연산 명령어(104)로부터 많은 이러한 상이한 명령어까지 존재할 수 있다. 예를 들어, 상이한 타입의 A/L 연산들(예를 들어, 가산, 승산, 시프트 등)에 대해 다수의 또는 많은 수집 플러스 연산 플러스 스캐터 명령어가 존재하고/하거나, 상이한 타입의 A/L 연산들에 대해 다수의 또는 많은 수집 플러스 연산 명령어가 존재할 수 있다.
일부 실시예들에서, 명령어들(104)은 선택적으로 마스크 레지스터들(118)에서의 패킹된 데이터 연산 마스크 피연산자를 표시할 수 있지만, 이것이 요구되지는 않는다. 패킹된 데이터 연산 마스크 피연산자들 및 패킹된 데이터 연산 마스크 레지스터들은 아래에서 추가로 논의될 것이다. 일부 실시예들에서, 명령어들(104)은 범용 레지스터(120)(예를 들어, 베이스 어드레스 또는 다른 메모리 어드레스 정보를 가짐)를 선택적으로 표시할(예를 들어, 암시적으로 표시할) 수 있지만, 이것이 요구되지는 않는다. 대안적으로, 메모리 어드레스 정보는 다른 방식으로 제공될 수 있다.
프로세서는 하나 이상의 실행 유닛(124)을 또한 포함한다. 실행 유닛(들)은 벡터 인덱싱 메모리 액세스 플러스 A/L 연산 명령어(들)(104)를 실행하거나 수행하도록 동작가능하다. 적합한 실행 유닛들의 예들은 메모리 액세스 유닛들, 메모리 실행 유닛들, 수집 유닛들, 스캐터 유닛들, 산술 및/또는 논리 유닛들(ALU들) 등, 및 이들의 조합들을 포함하지만, 이에 제한되지는 않는다. 일부 실시예들에서, 메모리 실행 유닛(또는 수집, 스캐터 또는 다른 벡터 인덱싱 메모리 액세스 연산을 수행할 수 있는 다른 유닛)은 산술 및/또는 논리 유닛 또는 회로를 포함하도록 수정될 수 있다. 다른 실시예들에서, 메모리 실행 유닛(또는 수집, 스캐터 또는 다른 벡터 인덱싱 메모리 액세스 연산을 수행할 수 있는 다른 유닛)은 A/L 유닛 또는 회로와 연결될 수 있다. 일부 실시예들에서, 하나 이상의 실행 유닛(124)은 외부 메모리(126)에 액세스하는데 이용되는 메모리 서브시스템(122)에 포함될 수 있다.
도 2는 명령어 처리 장치(200)의 실시예의 블록도이다. 일부 실시예들에서, 명령어 처리 장치(200)는 도 1의 프로세서(100)일 수도 있고, 또는 이러한 프로세서에 포함될 수도 있다. 프로세서(100)에 대해 전술한 특징들 및 상세들은 명령어 처리 장치(200)에 또한 선택적으로 적용될 수 있다. 대안적으로, 명령어 처리 장치(200)는 프로세서(100)와 유사하거나 상이한 프로세서일 수도 있고, 또는 이러한 프로세서에 포함될 수도 있다. 또한, 프로세서(100)는 명령어 처리 장치(200)와 유사하거나 상이한 명령어 처리 장치를 포함할 수 있다.
명령어 처리 장치(200)는 선택적인 외부 메모리(226)(예를 들어, 동적 랜덤 액세스 메모리(DRAM), 플래시 메모리, 다른 시스템 메모리 등)와 연결된다. 예로서, 명령어 처리 장치와 외부 메모리는 인쇄 회로 보드 상의 버스 또는 다른 상호접속부들에 의해, 칩셋을 통해, 또는 관련 기술분야에 알려진 다른 접근법들에 의해 연결될 수 있다. 외부 메모리는 선택적인 것으로서 도시되어 있는데, 그 이유는 일부 실시예들이 외부 메모리를 이용하지 않는(예를 들어, 시스템으로의 프로세서의 어셈블리 이전의) 명령어 처리 장치에 관한 것이기 때문이다.
명령어 처리 장치(200)는 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어(206)를 수신할 수 있다. 예를 들어, 명령어는 명령어 페치 유닛, 명령어 큐 또는 메모리 등으로부터 수신될 수 있다. 일부 실시예들에서, 명령어(206)는 수집 플러스 A/L 연산 플러스 스캐터 명령어를 나타낼 수 있다. 명령어(206)는 복수의 패킹된 메모리 인덱스를 갖는 소스 패킹된 메모리 인덱스들 피연산자(214)를 (예를 들어, 하나 이상의 비트 또는 필드를 통해) 명시적으로 특정하거나 다른 방식으로 표시(예를 들어, 에뮬레이션 레지스터 매핑을 통해 간접적으로 표시, 암시적으로 표시 등)할 수 있다. 소스 패킹된 메모리 인덱스들 피연산자에서의 메모리 인덱스들 각각은 외부 메모리(226)에서의 대응하는 메모리 위치를 표시할 수 있다. 일부 실시예들에서, 메모리 인덱스들은 16-비트, 32-비트 또는 64-비트 메모리 인덱스들일 수 있지만, 본 발명의 범위는 이에 제한되지는 않는다. 일부 실시예들에서, 명령어(206)는 또한 복수의 패킹된 데이터 요소를 갖는 소스 패킹된 데이터 피연산자(216)를 (예를 들어, 하나 이상의 비트 또는 필드를 통해) 명시적으로 특정하거나 다른 방식으로 표시(예를 들어, 에뮬레이션 레지스터 매핑을 통해 간접적으로 표시, 암시적으로 표시 등)할 수 있다.
장치는 패킹된 데이터 레지스터들(212)의 세트를 포함한다. 패킹된 데이터 레지스터들은 아키텍처 레지스터들을 나타낼 수 있다. 레지스터들은 잘 알려진 기술들을 이용하여 상이한 마이크로아키텍처들에서 상이한 방식들로 구현될 수 있으며, 임의의 특정 타입의 회로에 제한되지는 않는다. 적합한 타입의 레지스터들의 예들은 전용 물리적 레지스터들, 레지스터 리네이밍을 이용하는 동적으로 할당된 물리적 레지스터들, 및 이들의 조합들을 포함하지만, 이에 제한되지는 않는다. 도시된 바와 같이, 일부 실시예들에서, 소스 패킹된 메모리 인덱스들 피연산자(214) 및 소스 패킹된 데이터 피연산자(216)는 패킹된 데이터 레지스터들의 레지스터들에 저장될 수 있다. 예로서, 명령어(206)는 소스 피연산자들로서 이러한 패킹된 데이터 레지스터들을 특정하기 위한 하나 이상의 필드 또는 비트들의 세트를 가질 수 있다. 대안적으로, 이러한 피연산자들 중 하나 이상을 위해 다른 스토리지 위치들이 선택적으로 이용될 수 있다.
명령어 처리 장치(200)는 명령어 디코드 유닛 또는 디코더(230)를 포함한다. 일부 실시예들에서, 디코드 유닛은 코어에 위치할 수 있다. 디코드 유닛은 상위 레벨의 머신 명령어들 또는 매크로명령어들(예를 들어, 명령어(206))을 수신하여 디코딩하고, 오리지널 상위 레벨의 명령어를 반영하고/하거나 이러한 상위 레벨의 명령어로부터 도출되는 하나 이상의 하위 레벨의 마이크로연산들, 마이크로코드 엔트리 포인트들, 마이크로명령어들, 또는 다른 하위 레벨의 명령어들 또는 제어 신호들(236)을 출력할 수 있다. 하나 이상의 하위 레벨의 명령어들 또는 제어 신호들은 하나 이상의 하위 레벨(예를 들어, 회로 레벨 또는 하드웨어 레벨) 연산들을 통해 상위 레벨의 명령어의 연산을 구현할 수 있다. 디코드 유닛은, 마이크로코드 판독 전용 메모리들(ROM들), 룩업 테이블들, 하드웨어 구현들, 프로그램가능 로직 어레이들(PLA들), 및 관련 기술분야에 알려진 다른 메커니즘들을 포함하지만 이에 제한되지는 않는 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다. 다른 실시예들에서, 디코드 유닛을 갖는 것 대신에, 명령어 에뮬레이터, 번역기, 모퍼, 해석기 또는 다른 명령어 변환 로직(예를 들어, 소프트웨어, 하드웨어, 펌웨어 또는 조합으로 구현됨)이 이용될 수 있다. 또 다른 실시예들에서, 명령어 변환 로직(예를 들어, 에뮬레이션 모듈)과 디코드 유닛의 조합이 이용될 수 있다. 명령어 변환 로직의 일부 또는 전부는, 별개의 다이 상에 그리고/또는 메모리에 위치되는 것과 같이 명령어 처리 장치의 위치(rest)로부터 오프-다이로 잠재적으로 위치될 수 있다.
다시 도 2를 참조하면, 하나 이상의 실행 유닛(224)은 디코드 유닛(230)과, 패킹된 데이터 레지스터들(212)과 그리고 외부 메모리(226)와 연결된다. 일부 실시예들에서, 하나 이상의 실행 유닛은, 메모리 인덱스들을 메모리 어드레스들로 변환하기 위해 베이스 어드레스 및/또는 다른 메모리 어드레스 정보를 저장하는데 선택적으로 이용될 수 있는 범용 레지스터들(220)과 또한 선택적으로 연결될 수 있다. 대안적으로, 메모리 어드레스 정보는 다른 방식으로 제공될 수 있다.
실행 유닛은, 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어(206)의 결과로서 그리고/또는 이것에 응답하여(예를 들어, 명령어(206)로부터 디코딩되거나 다른 방식으로 변환된 하나 이상의 제어 신호(236)에 응답하여, 또는 명령어(206)를 에뮬레이트하는데 이용되는 하나 이상의 명령어로부터 디코딩된 하나 이상의 제어 신호(236)에 응답하여), 벡터 인덱싱 로드 연산 플러스 A/L 연산 플러스 스토어 연산을 수행하도록 동작가능하다. 로드 연산, A/L 연산 및 스토어 연산은 모두 벡터 연산들을 나타낼 수 있다. 일부 실시예들에서, 연산은, 프로세서가 소스 패킹된 메모리 인덱스들 피연산자(214)의 대응하는 메모리 인덱스들에 의해 표시된 외부 메모리(226)에서의 잠재적으로 비인접 메모리 위치들로부터 복수의 데이터 요소를 수집하거나 다른 방식으로 로딩하는 것, 소스 패킹된 데이터 피연산자(216)의 연관된 데이터 요소들 및 수집되거나 로딩된 데이터 요소들에 대해 A/L 연산을 수행하는 것, 및 소스 패킹된 메모리 인덱스들 피연산자(214)의 대응하는 메모리 인덱스들에 의해 표시된 외부 메모리(226)에서의 대응하는 메모리 위치들에 결과적인 데이터 요소들을 스캐터링하거나 다른 방식으로 저장하는 것을 수반할 수 있다.
예시된 예시적인 실시예에서, 제1 메모리 위치(232)는 초기에 데이터 요소 A1을 포함하고, 제2 메모리 위치(233)는 초기에 데이터 요소 A2를 포함하고, 제3 메모리 위치(234)는 초기에 데이터 요소 A3을 포함하고, 제4 메모리 위치(235)는 초기에 데이터 요소 A4를 포함한다. 이러한 메모리 위치들 각각은 소스 패킹된 메모리 인덱스들 피연산자(214)의 제1 내지 제4 메모리 인덱스에 각각 대응할 수 있다. 소스 패킹된 데이터 피연산자(216)는 각각의 대응하는 데이터 요소들 B1, B2, B3 및 B4를 포함한다. 명령어를 수행한 결과로서, 제1 메모리 위치(232)에서의 데이터 요소 A1은 A1 연산(OP) B1로 겹쳐쓰기될 수 있고, 제2 메모리 위치(233)에서의 데이터 요소 A2는 A2 OP B2로 겹쳐쓰기될 수 있고, 제3 메모리 위치(234)에서의 데이터 요소 A3은 A3 OP B3으로 겹쳐쓰기될 수 있고, 제4 메모리 위치(235)에서의 데이터 요소 A4는 A4 OP B4로 겹쳐쓰기될 수 있다. 이러한 예시적인 실시예에서, 연산(OP)은, 예를 들어 패킹된 가산, 패킹된 감산, 패킹된 승산, 패킹된 제산, 패킹된 승산-가산, 패킹된 시프트(예를 들어, A1을 B1만큼 시프트하는 것, A2를 B2만큼 시프트하는 것 등), 패킹된 로테이트(예를 들어, A1을 B1만큼 로테이트하는 것, A2를 B2만큼 로테이트하는 것 등), 패킹된 논리 AND, 패킹된 논리 OR, 패킹된 논리 NOT, 패킹된 논리 AND NOT, 패킹된 평균화, 패킹된 최대치, 패킹된 최소치, 패킹된 비교 등과 같은 임의의 적합한 "수직(vertical)" 타입의 패킹된 데이터 연산을 나타낼 수 있다. 이러한 예에서, "수직" 연산이 이용되는데, 여기서 연산은 대응하는 데이터 요소들(예를 들어, 피연산자들에서 대응하는 비트 포지션들에 있는 데이터 요소들)의 쌍들에 대해 수행되지만, 이러한 "수직" 타입 연산들이 요구되지는 않는다. 다른 실시예들에서, 예를 들어, "수평(horizontal)" 타입 연산들, 부분 "수평" 부분 "수직" 연산들, 하나보다 많은 데이터 요소를 수반하는 연산들 등과 같은 다른 타입의 연산들이 수행될 수 있다.
적합한 실행 유닛들의 예들은 메모리 액세스 유닛들, 메모리 실행 유닛들, 수집 유닛들, 스캐터 유닛들, 산술 및/또는 논리 유닛들(ALU들) 등, 및 이들의 조합들을 포함하지만, 이에 제한되지는 않는다. 일부 실시예들에서, 메모리 실행 유닛(또는 수집 및/또는 스캐터 및/또는 다른 벡터 인덱싱 메모리 액세스 연산을 수행할 수 있는 다른 유닛)은 산술 및/또는 논리 유닛 또는 회로를 포함하도록 수정될 수 있다. 다른 실시예들에서, 메모리 실행 유닛(또는 수집 및/또는 스캐터 및/또는 다른 벡터 인덱싱 메모리 액세스 연산을 수행할 수 있는 다른 유닛)은 산술 및/또는 논리 유닛 또는 회로와 연결될 수 있다. 하나 이상의 실행 유닛 및/또는 장치는 명령어(206)를 실행 및/또는 처리하도록 동작가능한 특별 또는 특정 로직(예를 들어, 펌웨어 및/또는 소프트웨어와 잠재적으로 결합되는 회로, 트랜지스터 또는 다른 하드웨어)을 포함할 수 있다. 일부 실시예들에서, 하나 이상의 실행 유닛은 적어도 일부 트랜지스터, 집적 회로, 집적 회로의 부분, 또는 다른 회로나 하드웨어를 포함할 수 있다.
일부 실시예들에서, 하나 이상의 실행 유닛(224)은 외부 메모리(226)에 액세스하는데 이용되는 메모리 서브시스템(222)에 포함될 수 있지만, 이것이 요구되지는 않는다. 아래에 추가로 논의되는 바와 같이, 일반적으로 하나 이상의 실행 유닛(224)이 외부 메모리(226)에 가까울수록, 효율이 커진다. 예를 들어, 이것은, 부분적으로는 캐시의 하나 이상의 상위 레벨에 데이터를 저장할 필요가 없는 것 및/또는 코어로 그리고/또는 캐시의 최고 레벨까지 상호접속부들을 통해 데이터를 전송할 필요가 없는 것으로 인한 것일 수 있다.
본 설명을 모호하게 하는 것을 회피하기 위해서, 단순한 명령어 처리 장치(200)가 설명되었지만, 명령어 처리 장치는 하나 이상의 다른 통상의 컴포넌트를 선택적으로 포함할 수 있다. 이러한 통상의 컴포넌트들의 예들은 명령어 페치 유닛, 명령어 스케줄링 유닛, 분기 예측 유닛, 명령어 및 데이터 캐시들, 명령어 및 데이터 변환 색인 버퍼들(TLB), 프리페치 버퍼들, 마이크로명령어 큐들, 마이크로명령어 시퀀서들, 버스 인터페이스 유닛들, 리타이어먼트/커미트(retirement/commit) 유닛, 레지스터 리네이밍 유닛, 및 프로세서들에 통상적으로 이용되는 다른 컴포넌트들을 포함하지만, 이에 제한되지는 않는다. 또한, 실시예들은 다수의 코어들, 논리 프로세서들, 또는 동일하거나 상이한 명령어 세트 및/또는 ISA를 갖는 실행 엔진들을 가질 수 있다. 사실상 프로세서들에서 이러한 컴포넌트들의 다수의 상이한 조합 및 구성이 존재하며, 실시예들은 임의의 특정의 이러한 조합 또는 구성에 제한되지는 않는다.
일부 실시예들에서, 연산은 코어들의 외부에 위치된 실행 유닛에 의해(예를 들어, 캐시의 최종 레벨, 캐시의 최종 레벨 다음 레벨 또는 캐시의 최종 레벨들 중 하나의 레벨과 공존하고/하거나 이러한 캐시의 레벨에 근접한 실행 유닛에 의해) 수행될 수 있다. 일부 실시예들에서, 연산은 캐시의 최종 레벨, 캐시의 최종 레벨 다음 레벨 또는 캐시의 최종 레벨들 중 하나의 레벨로부터 제공되거나 검색된 데이터에 대해 실행 유닛에 의해 수행될 수 있다. 일부 실시예들에서, 하나 이상의 실행 유닛(224)은, 캐시의 최고 레벨(또는 캐시의 최고 레벨들 중 하나의 레벨)에 하나 이상의 실행 유닛(224)을 논리적으로 배치하는 것과는 대조적으로, 최종 레벨 캐시(또는 캐시의 최저 레벨들 중 하나의 레벨)와 동일한 메모리 계층구조 레벨에 논리적으로 배치될 수 있다. 일반적으로, 하나 이상의 실행 유닛이 동작하는 메모리 계층구조 레벨과 캐시의 최고 레벨 사이의 캐시의 레벨들이 많을수록, 효율이 커진다. 일부 실시예들에서, 연산은 캐시 - 이 캐시로부터 데이터가 제공됨 - (예를 들어, 캐시의 최종 레벨)보다 더 상위에 있는 캐시의 모든 또는 적어도 하나 이상의 상위 레벨들을 바이패스하는 데이터에 대해 수행될 수 있다. 이러한 실시예들에서, 수집되거나 다른 방식으로 로딩된 데이터는, 그것이 연산된 다음 메모리로 다시 스캐터링되거나 다른 방식으로 저장되기 이전에, 임의의 이러한 캐시의 상위 레벨들로 그리고/또는 코어로 전달될 필요가 없다. 유리하게는, 이러한 데이터를 캐시의 상위 레벨들에 저장할 필요성을 회피하는 것은 캐시의 상위 레벨들에서의 공간을 자유롭게 하는 것을 도울 수 있다. 이러한 자유롭게 된 공간은 다른 데이터를 저장하는데 이용될 수 있으며, 이는 성능 개선을 도울 수 있다. 또한, 일부 실시예들에서, 연산은 아키텍처 레지스터들과는 대조적으로 임시 레지스터들에 유지된 데이터에 대해 수행될 수 있다. 이것은 다른 명령어들에 의한 이용을 위해 이용가능하도록 아키텍처 레지스터들을 자유롭게 하는 것을 도울 수 있다. 이것은 (예를 들어, 레지스터들 안팎으로의 데이터의 스왑을 감소시키는 것을 도움으로써) 성능 개선을 또한 도울 수 있다. 또한, 상호접속부 대역폭 및/또는 캐시의 최고 또는 상위 레벨들로 그리고/또는 코어로 데이터를 전달하는데 필요한 다른 자원들이 또한 감소될 수 있다. 이러한 상호접속부 대역폭 및/또는 다른 자원들은 다른 목적을 위해 이용될 수 있으며, 이는 성능 개선을 또한 도울 수 있다.
도 3은 프로세서(300)에서의 실행 유닛(324)의 위치의 일 실시예를 도시하는 블록도이다. 프로세서는 하나 이상의 코어(350)를 포함한다. 예시에서, 프로세서는 제1 코어(350-1) 내지 제N 코어(350-N)를 선택적으로 포함하는데, 여기서 N은 코어의 임의의 적절한 개수를 나타낸다. 제1 코어는 디코드 유닛(330)을 포함하는데, 이 디코드 유닛은 본 명세서의 다른 곳에서 설명된 디코드 유닛들과 유사할 수 있으며, 벡터 인덱싱 메모리 액세스 플러스 A/L 연산 명령어의 실시예를 디코딩할 수 있다. 제1 코어는 실행 유닛(351)을 또한 포함한다. 이 코어는 제1 코어에 의해 수행되는 명령어들에 의해 표시될 수 있는 아키텍처 레지스터들(310)을 또한 포함한다. 제1 코어는 제1 레벨(L1) 캐시(352) 및 선택적으로는 제2 레벨(L2) 캐시(353)를 더 포함한다. 제N 코어는 선택적으로 제1 코어와 유사하거나 동일할 수 있지만, 이것이 요구되지는 않는다. 프로세서는 코어들과 연결된 최종 레벨 캐시(LLC)(354)를 또한 포함한다. 프로세서는 코어들 및 LLC와 연결된 메모리 유닛(355)을 또한 포함한다. 메모리 유닛은 외부 메모리(326)와 연결된다.
일부 실시예들에서, 메모리 유닛은 벡터 인덱싱 메모리 액세스 플러스 A/L 연산 명령어의 실시예를 실행하거나 수행하는데 이용되는 실행 유닛을 포함할 수 있다. 실행 유닛은 벡터 인덱싱 메모리 액세스 연산(예를 들어, 수집 연산 및/또는 스캐터 연산)을 수행하도록 동작가능할 수 있는 메모리 액세스 유닛(356)을 포함한다. 실행 유닛은 메모리 액세스 유닛과 연결된 A/L 유닛(357)을 또한 포함한다. A/L 유닛은 액세스된 데이터(예를 들어, 인덱스들을 이용하여 로딩된 벡터 데이터)에 대해 A/L 연산을 수행하도록 동작가능할 수 있다. 메모리 액세스 유닛(356) 및 A/L 유닛(357)은 벡터 인덱싱 메모리 액세스 플러스 A/L 연산 명령어의 실시예를 수행하도록 함께 작동하거나 협력할 수 있다. 일부 실시예들에서, 실행 유닛(324)은, LLC로 로딩되고 있을 때, LLC로 로딩되기 이전에 외부 메모리(326)로부터 로딩된 데이터에 대해, 또는 LLC로 로딩된 이후에 LLC로부터 검색된 데이터에 대해 연산들을 수행할 수 있다. 일부 실시예들에서, 실행 유닛(324)은 코어들(350), L1 캐시(352) 또는 L2 캐시(353)로 로딩되지 않은 데이터에 대해 연산들을 수행할 수 있다. 일부 실시예들에서, 실행 유닛은 이러한 명령어들의 수행을 돕기 위해 임시 레지스터들(358)을 포함할 수 있다. 예를 들어, 임시 레지스터들은 명령어들을 수행하는 동안에 생성된 중간 또는 임시 데이터 및/또는 로딩된 데이터를 저장하는데 이용될 수 있다. 이러한 임시 레지스터들의 이용은 아키텍처 레지스터들(310)을 점유할 필요성을 방지하는 것을 돕는다.
도 4는 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어의 실시예를 처리하는 방법(460)의 실시예의 블록 흐름도이다. 다양한 실시예들에서, 이 방법은 범용 프로세서, 특수 목적 프로세서, 또는 다른 명령어 처리 장치나 디지털 로직 디바이스에 의해 수행될 수 있다. 일부 실시예들에서, 도 4의 방법 및/또는 동작들은 도 1 내지 도 3 중 임의의 것의 장치 내에서 그리고/또는 이러한 장치에 의해서 수행될 수 있다. 도 1 내지 도 3의 장치에 대해 본 명세서에 설명된 컴포넌트들, 특징들 및 선택적인 특정 상세들은 도 4의 방법 및/또는 동작들에 또한 선택적으로 적용된다. 대안적으로, 도 4의 방법 및/또는 동작들은 유사하거나 상이한 프로세서 또는 장치 내에서 그리고/또는 이러한 프로세서 또는 장치에 의해서 수행될 수 있다. 또한, 도 1 내지 도 3 중 임의의 것의 장치는 도 4의 것들과 동일하거나 유사하거나 또는 상이한 동작들 및/또는 방법들을 수행할 수 있다.
이 방법은, 블록(461)에서, 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 수신하는 것을 포함한다. 다양한 양태들에서, 이 명령어는 프로세서, 명령어 처리 장치, 또는 그것의 일부(예를 들어, 명령어 페치 유닛, 디코드 유닛, 명령어 변환 모듈 등)에서 수신될 수 있다. 다양한 양태들에서, 이 명령어는 오프-다이 소스로부터(예를 들어, DRAM, 디스크, 상호접속부 등으로부터) 또는 온-다이 소스로부터(예를 들어, 명령어 캐시로부터, 페치 유닛으로부터 등) 수신될 수 있다. 일부 실시예들에서, 이 명령어는 복수의 패킹된 메모리 인덱스를 갖는 소스 패킹된 메모리 인덱스들 피연산자를 특정하거나 다른 방식으로 표시할 수 있다. 일부 실시예들에서, 이 명령어는 복수의 패킹된 데이터 요소를 갖는 소스 패킹된 데이터 피연산자를 특정하거나 다른 방식으로 표시할 수 있다.
이 방법은, 블록(462)에서, 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 수행하는 것을 포함한다. 일부 실시예들에서, 이것은, 블록(463)에서, 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들로부터 복수의 데이터 요소를 로딩하는 것; 블록(464)에서, 소스 패킹된 데이터 피연산자의 복수의 패킹된 데이터 요소 및 로딩된 복수의 데이터 요소에 대해 A/L 연산들을 수행하는 것; 및 블록(465)에서, 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들에 복수의 결과 데이터 요소를 저장하는 것을 포함할 수 있다. 로드 연산을 위해 이용된 것과 동일한 인덱스들이 스토어 연산을 위해 또한 이용될 수 있다.
예시된 방법은 아키텍처 가시적 연산들(예를 들어, 소프트웨어 및/또는 프로그래머에 가시적인 연산들)을 수반한다. 다른 실시예들에서, 이 방법은 하나 이상의 마이크로아키텍처 연산을 선택적으로 포함할 수 있다. 예로서, 명령어는 비순차로 페치되고 디코딩되고 스케줄링될 수 있고, 소스 피연산자들이 액세스될 수 있고, 실행 유닛은 명령어의 연산들을 구현하도록 마이크로아키텍처 연산들을 수행하도록 인에이블되거나 이러한 연산들을 수행하거나 할 수 있다(예를 들어, 패킹된 데이터는 캐시로부터 임시 레지스터로 저장될 수 있고, 임시 레지스터로부터의 패킹된 데이터에 대해 연산이 수행될 수 있고, 결과 패킹된 데이터는 임시 레지스터로부터 다시 캐시로 또는 메모리로 저장되거나 할 수 있다).
도 5는 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어의 실시예에 응답하여 수행될 수 있는 벡터 인덱싱 로드 연산 플러스 A/L 연산 플러스 스토어 연산(566)의 실시예를 도시하는 블록도이다. 일부 실시예들에서, 이 명령어는 수집 플러스 A/L 연산 플러스 스캐터 명령어를 나타낼 수 있다.
이 명령어는 복수의 패킹된 메모리 인덱스를 갖는 소스 패킹된 메모리 인덱스들 피연산자(514)를 특정하거나 다른 방식으로 표시할 수 있다. 예시된 실시예에서, 소스 패킹된 메모리 인덱스들 피연산자는 512-비트 폭이고, 16개의 32-비트 메모리 인덱스를 포함하지만, 본 발명의 범위는 이에 제한되지는 않는다. 예시된 예에서, 메모리 인덱스들의 값들은, (좌측에 있는) 최하위 포지션으로부터 (우측에 있는) 최상위 포지션으로, 비트 [31:0]에는 134이고, 비트 [63:32]에는 231이고, 비트 [95:64]에는 20이고, 비트 [511:480]에는 186이다. 이러한 값들은 예시적인 예들일 뿐이라는 것이 인식되어야 한다. 주요한 포인트는, 상이한 메모리 위치들을 표시하거나 이러한 메모리 위치들에 대응하는 값들이 존재한다는 점이다. 대안적으로, 예를 들어 16-비트 메모리 인덱스들, 64-비트 메모리 인덱스들, 또는 관련 기술분야에 알려진 다른 크기의 메모리 인덱스들과 같은 다른 크기의 메모리 인덱스들이 선택적으로 이용될 수 있다. 또한, 다른 실시예들에서, 소스 패킹된 메모리 인덱스들 피연산자는, 예를 들어 64-비트, 128-비트, 256-비트 또는 1024-비트와 같이, 512-비트 외에 다른 적합한 폭을 가질 수 있다.
또한, 이 명령어는 복수의 패킹된 데이터 요소를 갖는 소스 패킹된 데이터 피연산자(516)를 특정하거나 다른 방식으로 표시할 수 있다. 예시된 실시예에서, 소스 패킹된 데이터 피연산자도 또한 512-비트 폭이고, 16개의 32-비트 데이터 요소를 포함하지만, 본 발명의 범위는 이에 제한되지는 않는다. 예시된 예에서, 데이터 요소들의 값들은, (좌측에 있는) 최하위 포지션으로부터 (우측에 있는) 최상위 포지션으로, 비트 [31:0]에는 B1이고, 비트 [63:32]에는 B2이고, 비트 [95:64]에는 B3이고, 비트 [511:480]에는 B16이다. 대안적으로, 예를 들어 8-비트 데이터 요소들, 16-비트 데이터 요소들, 64-비트 데이터 요소들, 또는 관련 기술분야에 알려진 다른 크기의 데이터 요소들과 같은 다른 크기의 데이터 요소들이 선택적으로 이용될 수 있다. 또한, 다른 실시예들에서, 소스 패킹된 데이터 피연산자는, 예를 들어 64-비트, 128-비트, 256-비트 또는 1024-비트와 같이, 512-비트 외에 다른 적합한 폭을 가질 수 있다. 메모리 인덱스들의 비트-폭이 데이터 요소들의 비트-폭과 동일해야 한다는 요건은 존재하지 않는다. 종종, 데이터 요소들의 개수는 메모리 인덱스들의 개수와 동일할 것이지만, 이것은 특정 연산 타입에 따라 요구되지는 않는다.
벡터 인덱싱 로드 연산, A/L 연산 및 스토어 연산은 마스킹된 명령어의 실시예의 결과로서 그리고/또는 이것에 응답하여 수행될 수 있다. 연산은 소스 패킹된 메모리 인덱스들 피연산자의 대응하는 메모리 인덱스들에 의해 표시된 메모리에서의 메모리 위치들로부터 데이터 요소들을 수집하거나 다른 방식으로 로딩할 수 있다. 각각의 메모리 인덱스는 대응하는 메모리 위치 및/또는 거기에 저장된 데이터 요소를 가리키거나 표시할 수 있다. 예를 들어, 예시된 실시예에서, 메모리 인덱스 134는 데이터 요소 A1을 저장하는 메모리 위치를 표시할 수 있고, 메모리 인덱스 231은 데이터 요소 A2를 저장하는 메모리 위치를 표시할 수 있고, 메모리 인덱스 20은 데이터 요소 A3을 저장하는 메모리 위치를 표시하거나 할 수 있고, 메모리 인덱스 186은 데이터 요소 A16을 저장하는 메모리 위치를 표시할 수 있다. A/L 연산(OP)은 소스 패킹된 데이터 피연산자(516)의 데이터 요소들 및 수집되거나 다른 방식으로 로딩된 데이터 요소들에 대해 수행될 수 있다. 다음에, 결과적인 데이터 요소들(즉, 연산의 수행으로부터 발생하는 것들)은 소스 패킹된 메모리 인덱스들 피연산자의 메모리 인덱스들에 의해 표시된 대응하는 메모리 위치들에 다시 스캐터링되거나 다른 방식으로 저장될 수 있다. 일부 실시예들에서, 명령어의 특정 연산들에 따라, 결과 데이터 요소들은 소스 패킹된 데이터 피연산자의 데이터 요소들(예를 들어, 32-비트 데이터 요소들)과 동일한 크기일 수 있다. 대안적으로, 결과 데이터 요소들은, 예를 들어 8-비트, 16-비트, 64-비트 등과 같이, 소스 패킹된 데이터 피연산자의 데이터 요소들보다 크거나 작을 수 있다.
예시된 실시예에서, 설명의 단순함을 위해, 수직 타입 연산이 수행되어, A1 OP B1과 동등한 제1 결과 데이터 요소, A2 OP B2와 동등한 제2 결과 데이터 요소, A3 OP B3과 동등한 제3 결과 데이터 요소, 및 A16 OP B16과 동등한 제4 결과 데이터 요소를 생성한다. "동등한(equal to)"이라는 용어가 이용되었지만, 값들을 최대 또는 최소 표현가능 값들로 포화시키도록 포화(saturation)가 선택적으로 수행될 수 있다는 것이 인식되어야 한다. 본 명세서의 다른 곳에서 설명되는 이전에 언급된 수직 타입 연산들 중 임의의 것이 적합하다(예를 들어, 패킹된 가산, 패킹된 감산, 패킹된 승산, 패킹된 시프트, 패킹된 로테이트, 다양한 상이한 타입의 논리 연산(예를 들어, AND, OR, NOT, AND NOT 등)). 일례로서, 연산이 패킹된 가산인 경우에, 결과 데이터 요소들은 A1+B1, A2+B2, A3+B3 내지 A16+B16을 포함할 수 있다. 다른 예로서, 연산이 패킹된 시프트인 경우에, 결과 데이터 요소들은 B1에서의 시프트 카운트만큼 시프트된 A1, B2에서의 시프트 카운트만큼 시프트된 A2 등을 포함할 수 있다. 다른 실시예들에서, 예를 들어 수평 타입 연산들, 부분 수직 부분 수평 타입 연산들, 2개보다 많은 데이터 요소를 수반하는 연산들 등과 같은 다른 타입의 연산들이 선택적으로 수행될 수 있다. 예시에 도시된 바와 같이, 메모리 인덱스 134에 대응하는 메모리 위치에서의 A1의 값은 A1 OP B1의 값으로 겹쳐쓰기될 수 있고, 메모리 인덱스 231에 대응하는 메모리 위치에서의 A2의 값은 A2 OP B2의 값으로 겹쳐쓰기될 수 있고, 메모리 인덱스 20에 대응하는 메모리 위치에서의 A3의 값은 A3 OP B3의 값으로 겹쳐쓰기될 수 있고, 메모리 인덱스 186에 대응하는 메모리 위치에서의 A16의 값은 A16 OP B16의 값으로 겹쳐쓰기될 수 있다.
도 6은 마스킹된 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어의 실시예에 응답하여 수행될 수 있는 마스킹된 벡터 인덱싱 로드 연산 플러스 A/L 연산 플러스 스토어 연산(668)의 실시예를 도시하는 블록도이다. 일부 실시예들에서, 이 명령어는 마스킹된 수집 플러스 A/L 연산 플러스 스캐터 명령어를 나타낼 수 있다. 도 6의 마스킹된 연산 및 마스킹된 명령어는 도 5의 마스킹되지 않은 연산 및 마스킹되지 않은 명령어와 특정의 유사성들을 갖는다. 설명을 모호하게 하는 것을 회피하기 위해서, 도 5의 마스킹되지 않은 연산/명령어에 대하여 유사하거나 공통의 특성들 모두를 반복하지 않고, 도 6의 마스킹된 연산/명령어에 대한 상이한 그리고/또는 부가적인 특성들이 주로 설명될 것이다. 그러나, 도 5의 마스킹되지 않은 연산/명령어의 이전에 설명된 특성들은 달리 언급되거나 달리 명백하지 않는 한 도 6에 또한 선택적으로 적용된다는 것이 인식되어야 한다.
이 명령어는 복수의 패킹된 메모리 인덱스를 갖는 소스 패킹된 메모리 인덱스들 피연산자(614)를 특정하거나 다른 방식으로 표시할 수 있다. 또한, 이 명령어는 복수의 패킹된 데이터 요소를 갖는 소스 패킹된 데이터 피연산자(616)를 특정하거나 다른 방식으로 표시할 수 있다. 이들 각각은 도 5에 대해 이전에 설명된 것들과 유사하거나 동일할 수 있고, 동일한 변형들 및 대안들을 가질 수 있다.
일부 실시예들에서, 마스킹된 명령어는 또한 소스 패킹된 데이터 연산 마스크 피연산자(618)를 특정하거나 다른 방식으로 표시할 수 있다. 소스 패킹된 데이터 연산 마스크 피연산자는, 명령어와 연관된 연산들의 대응하는 세트가 수행되어야 하는지 여부 및/또는 대응하는 결과가 저장되어야 하는지 여부를 마스킹하거나, 프리디케이팅하거나 또는 조건부로 제어하도록 동작가능한 프리디케이트 피연산자 또는 조건부 제어 피연산자를 나타낼 수 있다. 패킹된 데이터 연산 마스크는 본 명세서에서 연산 마스크, 프리디케이트 마스크 또는 단순히 마스크로 또한 지칭될 수 있다. 일부 실시예들에서, 마스킹 또는 프리디케이션은 상이한 데이터 요소들에 대한 연산들이 다른 것들과 독립적으로 그리고/또는 별개로 프리디케이트되거나 조건부로 제어될 수 있도록 데이터 요소별 그래뉼러티(per-data element granularity)로 이루어질 수 있다. 마스크는 다수의 마스크 요소, 프리디케이트 요소 또는 조건부 제어 요소를 포함할 수 있다. 일 양태에서, 마스크의 요소들은 대응하는 소스 데이터 요소들 및/또는 결과 데이터 요소들과 일대일 대응으로 포함될 수 있다. 일부 실시예들에서, 각각의 마스크 요소는 단일 마스크 비트일 수 있다. 각각의 단일 마스크 비트의 값은, 명령어와 연관된 연산들의 대응하는 세트가 대응하는 데이터 요소들에 대해 수행되어야 하는지 여부, 및/또는 대응하는 결과가 목적지 스토리지 위치에 저장되어야 하는지 여부를 제어할 수 있다. 하나의 가능한 관례에 따르면, 각각의 마스크 비트는, 연산들의 대응하는 세트가 수행되는 것을 허용하고 대응하는 결과 데이터 요소가 대응하는 목적지 스토리지 위치에 저장되는 것을 허용하기 위해 제1 값을 가질 수 있고(예를 들어, 2진 1로 설정될 수 있음), 또는 연산들의 대응하는 세트가 수행되는 것을 허용하지 않고/않거나 대응하는 결과 데이터 요소가 대응하는 목적지 스토리지 위치에 저장되는 것을 허용하기 않기 위해 제2 값을 가질 수 있다(예를 들어, 2진 0으로 소거될 수 있음).
도시된 바와 같이, 소스 패킹된 메모리 인덱스들 피연산자(614)가 512-비트 폭이며 16개의 32-비트 메모리 인덱스를 갖는 경우에, 소스 패킹된 데이터 연산 마스크 피연산자(618)는 16-비트 폭일 수 있으며, 각각의 비트는 마스크 비트를 나타낸다. 각각의 마스크 비트는 대응하는 포지션에서의 메모리 인덱스에 대응할 수 있고/있거나, 메모리 인덱스에 의해 지시되는 연관된 메모리 위치에 저장될 결과 데이터 요소에 대응할 수 있다. 예시에서, 대응하는 포지션들은 서로에 대하여 수직으로 정렬된다. 다른 실시예들에서, 더 많거나 더 적은 결과 데이터 요소들이 존재할 때, 더 많거나 더 적은 마스크 비트들이 존재할 수 있다. 예를 들어, 마스크는 소스 패킹된 메모리 인덱스들(614)에서의 메모리 인덱스들의 개수와 동등한 비트 폭을 가질 수 있다(예를 들어, 4, 8, 32, 64 등). 예시된 예에서, 마스크 비트들은, (좌측에 있는) 최하위 비트로부터 (우측에 있는) 최상위 비트로, 1, 0, 1, ..., 0이다. 이것은 하나의 예시적인 예일 뿐이다. 예시된 관례에 따르면, 2진 0의 마스크 비트 값은 마스킹된 결과 요소 및/또는 수행될 필요가 없는 연산들의 세트를 나타내는 한편, 2진 1의 마스크 비트 값은 마스킹되지 않은 결과 요소 및/또는 수행될 연산들의 세트를 표시한다. 각각의 마스킹되지 않은 요소에 대하여, 대응하는 벡터 인덱싱 로드 연산, A/L 연산 및 스토어 연산이 수행된다. 대조적으로, 각각의 마스킹된 요소에 대하여, 대응하는 벡터 인덱싱 로드 연산, A/L 연산 및 스토어 연산이 수행될 필요는 없거나, 또는 이들이 수행되는 경우에는 연관된 결과가 연관된 메모리 위치에 저장될 필요는 없다. 종종, 예를 들어 수행될 필요가 없는 연산들에 대한 장애(예를 들어, 페이지 장애(page faults))를 회피하는 능력과 같이, 마스킹된 연산들을 수행하지도 않는 이점들이 존재한다.
마스킹된 벡터 인덱싱 로드 연산, A/L 연산 및 스토어 연산은 마스킹된 명령어의 실시예의 결과로서 그리고/또는 이것에 응답하여 수행될 수 있다. 일부 실시예들에서, 연산들(예를 들어, 로드, A/L 및 스토어 연산들)의 세트는 마스크 비트들의 조건부 제어를 겪는 대응하는 데이터 요소들에 대해 수행될 수도 있고 수행되지 않을 수도 있다. 일부 실시예들에서, 데이터 요소들은, 대응하는 마스크 비트들이 마스킹되지 않을 때(예를 들어, 2진 1로 설정될 때)에만 대응하는 메모리 인덱스들에 의해 표시된 대응하는 메모리 위치들로부터 선택적으로 수집되거나 다른 방식으로 로딩될 수 있다. 마스킹되는 패킹된 데이터 연산 마스크 비트들(예를 들어, 2진 0으로 소거된 것들)에 대응하는 데이터 요소들은 로딩되지 않을 수 있다. 다음에, 소스 패킹된 데이터 피연산자(616)의 적절한 데이터 요소들 및 로딩된 데이터 요소들에 대해서만 A/L 연산(OP)이 선택적으로 수행될 수 있다. 다음에, 결과적인 데이터 요소들은, 대응하는 마스크 비트들이 마스킹되지 않을 때(예를 들어, 2진 1로 설정될 때)에만 메모리 인덱스들에 의해 표시된 대응하는 메모리 위치들에 다시 선택적으로 스캐터링되거나 다른 방식으로 저장될 수 있다.
예시된 예에서, 소스 패킹된 데이터 연산 마스크의 비트 포지션 [0] 및 [2]에 있는 마스크 비트들이 마스킹되지 않기 때문에(예를 들어, 2진 1로 설정됨), 메모리 인덱스 134에 대응하는 메모리 위치에 있는 A1의 값이 A1 OP B1의 값으로 겹쳐쓰기될 수 있고, 메모리 인덱스 20에 대응하는 메모리 위치에 있는 A3의 값이 A3 OP B3의 값으로 겹쳐쓰기될 수 있다. 예시된 실시예에서, 설명의 단순함을 위해, 수직 타입 연산이 수행된다. 이전에 설명된 수직 타입 연산들 중 임의의 것이 적합하다. 다른 실시예들에서, 대신에 수평 타입 연산들, 부분 수직 부분 수평 타입 연산들, 2개보다 많은 데이터 요소를 수반하는 연산들 등이 수행될 수 있다.
예시된 예에서, 마스크의 비트 포지션 [1] 및 [15]에 있는 마스크 비트들이 마스킹되기 때문에(예를 들어, 2진 0으로 소거됨), 명령어와 연관된 연산들의 세트의 결과들이 대응하는 메모리 인덱스들에 의해 표시된 메모리 위치들에 저장되지 않는다. 오히려, 일부 경우에, 이러한 메모리 위치들은 명령어 앞에 그들의 미리 존재하는 값들을 보존하거나 유지할 수 있다(예를 들어, 명령어에 의해 변경되지 않을 수 있음). 도시된 바와 같이, 메모리 인덱스 231과 연관된 메모리 위치는 초기 값 A1을 보존할 수 있고, 메모리 인덱스 186과 연관된 메모리 위치는 초기 값 A16을 보존할 수 있다. 대안적으로, 0들 또는 다른 미리 결정된 값들이 마스킹된 메모리 위치들에 저장될 수 있다.
도 7은 벡터 인덱싱 로드 플러스 A/L 연산 명령어의 실시예에 응답하여 수행될 수 있는 벡터 인덱싱 로드 플러스 A/L 연산(770)의 실시예를 도시하는 블록도이다. 일부 실시예들에서, 이 명령어는 수집 플러스 A/L 연산 명령어를 나타낼 수 있다. 도 7의 연산 및 명령어는 도 5의 연산 및 명령어와 특정의 유사성들을 갖는다. 설명을 모호하게 하는 것을 회피하기 위해서, 도 5의 연산/명령어에 대하여 유사하거나 공통의 특성들 모두를 반복하지 않고, 도 7의 연산/명령어에 대한 상이한 그리고/또는 부가적인 특성들이 주로 설명될 것이다. 그러나, 도 5의 연산/명령어의 이전에 설명된 특성들은 달리 언급되거나 명백하지 않는 한 도 7에 또한 선택적으로 적용된다는 것이 인식되어야 한다.
이 명령어는 복수의 패킹된 메모리 인덱스를 갖는 소스 패킹된 메모리 인덱스들 피연산자(714)를 특정하거나 다른 방식으로 표시할 수 있다. 또한, 이 명령어는 복수의 패킹된 데이터 요소를 갖는 소스 패킹된 데이터 피연산자(716)를 특정하거나 다른 방식으로 표시할 수 있다. 이들 각각은 도 5에 대해 이전에 설명된 것들과 유사하거나 동일할 수 있고, 동일한 변형들 및 대안들을 가질 수 있다.
벡터 인덱싱 로드 플러스 A/L 연산은 명령어의 실시예의 결과로서 그리고/또는 이것에 응답하여 수행될 수 있다. 연산은 소스 패킹된 메모리 인덱스들 피연산자(714)의 대응하는 메모리 인덱스들에 의해 표시된 메모리 위치들로부터 데이터 요소들을 수집하거나 다른 방식으로 로딩할 수 있다. 예를 들어, 예시된 실시예에서, 데이터 요소 A1은 메모리 인덱스 134에 의해 표시된 메모리 위치로부터 수집될 수 있고, 데이터 요소 A2는 메모리 인덱스 231에 의해 표시된 메모리 위치로부터 수집될 수 있고, 데이터 요소 A3은 메모리 인덱스 20에 의해 표시된 메모리 위치로부터 수집되거나 할 수 있고, 데이터 요소 A16은 메모리 인덱스 186에 의해 표시된 메모리 위치로부터 수집된다. 다음에, 소스 패킹된 데이터 피연산자의 적절한 데이터 요소들 및 수집되거나 다른 방식으로 로딩된 데이터 요소들에 대해 A/L 연산(OP)이 수행될 수 있다. 이것은 복수의 결과 데이터 요소를 생성할 수 있다.
도 5의 연산/명령어에 대조적으로, 이 실시예에서, 결과 데이터 요소들은 메모리(726)로 다시 스캐터링되거나 다른 방식으로 저장되지 않을 수 있다. 오히려, 결과 데이터 요소들은 온-다이 또는 온-프로세서에 위치되는 스토리지 위치에서의 결과 패킹된 데이터 피연산자에 저장될 수 있다. 예를 들어, 일부 실시예들에서, 결과 데이터 요소들은 프로세서의 패킹된 데이터 레지스터에서의 결과 패킹된 데이터에 저장될 수 있다. 일부 실시예들에서, 명령어는 패킹된 데이터 레지스터를 명시적으로 특정하기 위한 비트들의 세트 또는 필드를 가질 수 있다. 대안적으로, 패킹된 데이터 레지스터는 선택적으로는 명령어에 의해 암시적으로 표시될 수 있다. 다른 실시예들에서, 결과 패킹된 데이터를 저장하기 위해 임시 레지스터들이 이용될 수 있다.
예시된 실시예에서, 설명의 단순함을 위해, 수직 타입 연산이 수행되어, A1 OP B1과 동등한 제1 결과 데이터 요소, A2 OP B2와 동등한 제2 결과 데이터 요소, A3 OP B3과 동등한 제3 결과 데이터 요소, 및 A16 OP B16과 동등한 제16 결과 데이터 요소를 생성한다. 본 명세서의 다른 곳에서 설명되는 이전에 언급된 수직 타입 연산들 중 임의의 것이 적합하다. 다른 실시예들에서, 예를 들어 수평 타입 연산들, 부분 수직 부분 수평 타입 연산들, 2개보다 많은 데이터 요소를 수반하는 연산들 등과 같은 다른 타입의 연산들이 선택적으로 수행될 수 있다. 결과 데이터 요소들은 (예를 들어, 패킹된 데이터 레지스터에서의) 결과 패킹된 데이터 피연산자(772)에 저장된다. 도시된 바와 같이, 제1 결과 데이터 요소는 비트 [31:0]에 저장되고, 제2 결과 데이터 요소는 비트 [63:32]에 저장되고, 제3 결과 데이터 요소는 비트 [95:64]에 저장되고, 제16 결과 데이터 요소는 비트 [511:480]에 저장된다. 다른 실시예들에서, 명령어의 특정 연산들에 따라, 결과 데이터 요소들은, 예를 들어 8-비트, 16-비트, 64-비트 등과 같이, 소스 패킹된 데이터 피연산자의 데이터 요소들보다 크거나 작을 수 있다.
도 7은 마스킹되지 않은 연산/명령어의 실시예를 도시한다. 다른 실시예들은 대응하는 마스킹된 연산/명령어를 포함할 수 있다. 마스크들 및 마스킹은, 메모리(726) 대신에 결과 패킹된 데이터(772)에 결과들이 저장되거나 저장되지 않는다는 것을 제외하고는, 실질적으로 도 6과 관련하여 전술한 바와 같이 수행될 수 있다. 도 6과 관련하여 이전에 설명된 마스크들 및 마스킹의 특성들은 또한 이 명령어/연산에 또한 적용될 수 있다.
다양한 실시예들에서, 도 5 내지 도 7 중 임의의 것의 동작들은 도 1 내지 도 3 중 임의의 것의 장치 내에서 그리고/또는 이러한 장치에 의해서 수행될 수 있다. 도 1 내지 도 3 중 임의의 것의 장치에 대해 본 명세서에 설명된 컴포넌트들, 특징들 및 선택적인 특정 상세들은 도 5 내지 도 7 중 임의의 것의 동작들에 또한 선택적으로 적용될 수 있다. 대안적으로, 도 5 내지 도 7 중 임의의 것의 동작들은 도 1 내지 도 3의 것들과 유사하거나 상이한 장치 내에서 그리고/또는 이러한 장치에 의해서 수행될 수 있다. 또한, 도 1 내지 도 3 중 임의의 것의 장치는 도 5 내지 도 7의 것들과 동일하거나 유사하거나 또는 상이한 동작들을 수행할 수 있다. 도 5 내지 도 7 중 임의의 것의 동작들은 도 4의 방법의 부분으로서 또한 수행될 수 있다. 대안적으로, 도 4의 방법은 도 5 내지 도 7의 것들과 유사하거나 상이한 동작을 수행할 수 있다.
본 명세서에 개시된 명령어들은 범용 명령어들이고, 다양한 상이한 목적을 위해 이용될 수 있다. 특정 개념들을 추가로 예시하기 위해서, 다음의 상세한 예를 고려한다. 다음의 루프를 고려한다:
Figure pct00001
본 명세서에 개시된 명령어들을 이용하지 않는 경우, 이러한 루프는 다음과 같이 x86 명령어들로 인코딩될 수 있다:
Figure pct00002
그러나, 수집 플러스 패킹된 가산 플러스 스캐터 명령어의 실시예의 경우, 이러한 루프는 다음과 같이 더 간결하게 인코딩될 수 있다:
Figure pct00003
유리하게는, 이 예는, 수집 플러스 패킹된 가산 플러스 스캐터 명령어가 일부 명령어들을 제거하거나 감소시키는 것을 도울 수 있으며, 이는 코드 밀도의 증가 및 성능 증가를 도울 수 있는 것을 예시한다. 또한, 성능 이득은, 각각의 요소에 대한 로드/스토어 핸들링 및 어드레스 생성 시에 오버헤드를 감소시키는 것으로부터 또한 도출될 수 있다. 위에서 언급된 바와 같이, 실제 성능 이득은, 파이프라인에서 명령어가 구현되는 유닛 또는 회로의 위치에 종속할 수 있다. 일반적으로, 명령어가 메모리에 더 가깝게 구현될수록 또는 반대로 시스템에서 캐시의 최고 레벨로부터 멀리 구현될수록, 성능 이득이 양호해질 것이다. 위에서 언급된 바와 같이, 이것은, 부분적으로는 캐시의 최고 또는 상위 레벨들에 명령어의 수행과 연관된 데이터를 저장할 필요성을 회피하는 것, 캐시의 최고 또는 상위 레벨들로 상호접속부들을 통해 데이터를 전송할 필요성을 회피하는 것 등으로 인한 것일 수 있다.
도 8은 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어(806)에 대한 포맷의 실시예의 블록도이다. 이 명령어는 연산 코드 또는 오피코드(880)를 포함한다. 오피코드는 수행될 연산 및/또는 명령어의 타입을 식별하도록 동작가능한 하나 이상의 필드 또는 복수의 비트를 나타낼 수 있다. 이 명령어는 소스 패킹된 메모리 인덱스들 피연산자를 특정하도록 동작가능한 소스 패킹된 메모리 인덱스들 필드(881)를 또한 포함한다. 이 명령어는 소스 패킹된 데이터 피연산자를 특정하도록 동작가능한 소스 패킹된 데이터 필드(882)를 또한 포함한다. 일부 실시예들에서, 이 명령어는 소스 패킹된 데이터 연산 마스크를 특정하도록 동작가능한 소스 패킹된 데이터 연산 마스크 필드(883)를 또한 선택적으로 포함할 수 있다. 일부 실시예들에서, 이 명령어는, 베이스 어드레스 또는 다른 메모리 어드레스 정보를 갖는 소스(예를 들어, 범용 레지스터)를 특정하기 위한 메모리 어드레싱 정보의 소스 필드(885)를 또한 선택적으로 포함할 수 있다. 대안적으로, 이 명령어는 이러한 메모리 어드레싱 정보를 갖는 레지스터나 다른 소스를 암시적으로 표시할 수 있다.
도 9는 벡터 인덱싱 로드 플러스 A/L 연산 명령어(908)에 대한 포맷의 실시예의 블록도이다. 이 명령어는 연산 코드 또는 오피코드(980)를 포함한다. 오피코드는 수행될 연산 및/또는 명령어의 타입을 식별하도록 동작가능한 하나 이상의 필드 또는 복수의 비트를 나타낼 수 있다. 이 명령어는 소스 패킹된 메모리 인덱스들 피연산자를 특정하도록 동작가능한 소스 패킹된 메모리 인덱스들 필드(981)를 또한 포함한다. 이 명령어는 소스 패킹된 데이터 피연산자를 특정하도록 동작가능한 소스 패킹된 데이터 필드(982)를 또한 포함한다. 일부 실시예들에서, 이 명령어는 소스 패킹된 데이터 연산 마스크를 특정하도록 동작가능한 소스 패킹된 데이터 연산 마스크 필드(983)를 또한 선택적으로 포함할 수 있다. 이 명령어는 목적지 패킹된 데이터 스토리지 위치를 특정하도록 동작가능한 선택적인 목적지 패킹된 데이터 필드(984)를 또한 포함할 수 있다. 일부 실시예들에서, 목적지 패킹된 데이터 스토리지 위치는 패킹된 데이터 레지스터, 또는 다른 온-다이 또는 온-프로세서 스토리지 위치일 수 있다. 일부 실시예들에서, 이 명령어는, 베이스 어드레스 또는 다른 메모리 어드레스 정보를 갖는 소스(예를 들어, 범용 레지스터)를 특정하기 위한 메모리 어드레싱 정보의 소스 필드(985)를 또한 선택적으로 포함할 수 있다. 대안적으로, 이 명령어는 이러한 메모리 어드레싱 정보를 갖는 레지스터나 다른 소스를 암시적으로 표시할 수 있다.
도 8 및 도 9에서, 다양한 필드들 각각은 피연산자들을 갖는 레지스터 또는 다른 스토리지 위치의 어드레스를 특정하기에 충분한 비트들의 세트를 포함할 수 있다. 필드들의 비트들은 인접 및/또는 비인접할 수 있다. 다른 실시예들에서, 임의의 다양한 필드들 중 하나 이상은 필드를 통해 명시적으로 특정되는 것 대신에 명령어에 대해 암시적일(예를 들어, 명령어의 오피코드에 의해 암시적으로 표시될) 수 있다. 대안적인 실시예들은 부가적인 필드들을 추가하거나 필드들 중 일부를 생략할 수 있다. 또한, 필드들의 예시된 순서/배열이 요구되지는 않는다. 오히려, 필드들은 재배열될 수 있고, 특정 필드들은 중복되거나 할 수 있다.
일부 실시예들에서, 명령어 포맷은 EVEX 인코딩 또는 명령어 포맷을 따를 수 있지만, 이것이 요구되지는 않는다. EVEX 인코딩은 아래에 추가로 논의될 것이다. 일 실시예에서, 이스케이프(escape) 62의 거동을 오버라이드하기 위해 2개의 레거시 프리픽스가 이용될 수 있다. 예를 들어, 프리픽스 F2는 로드-연산 포맷팅 및 VSIB의 이용을 암시할 수 있다. 일 실시예에서, 이 프리픽스 F2는 본 명세서의 다른 곳에서 개시된 바와 같은 벡터 인덱싱 로드 플러스 A/L 연산 명령어를 위해 이용될 수 있다. 프리픽스 F3은 연산-스토어 포맷팅 및 VSIB의 이용을 암시할 수 있다. 일 실시예에서, 이 프리픽스 F3은 본 명세서의 다른 곳에서 개시된 바와 같은 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 위해 이용될 수 있다. 예로서, VADDPS 인코딩에 대한 것은 다음과 같다:
Figure pct00004
수집 플러스 패킹된 가산 명령어는 다음과 같이 표현될 수 있다:
Figure pct00005
수집 플러스 패킹된 가산 플러스 스캐터 명령어는 다음과 같이 표현될 수 있다:
Figure pct00006
zmm1, zmm2 및 zmm3은 512-비트 패킹된 데이터 레지스터들을 지칭한다.
Figure pct00007
은 64-비트 마스크 레지스터를 나타낸다. rax는 메모리 어드레싱 정보를 유지하는데 이용되는 정수 범용 레지스터를 나타낸다. 이들은 적합한 인코딩들의 예시적인 예들일 뿐이다. 본 발명의 범위는 이러한 인코딩들에 제한되지는 않는다.
특정 개념들을 추가로 예시하기 위해서, 적합한 패킹된 데이터 포맷들의 몇 가지 예를 고려한다. 128-비트 패킹된 워드 포맷은 128-비트 폭이며, 8개의 16-비트 폭의 워드 데이터 요소를 포함한다. 128-비트 패킹된 더블워드 포맷은 128-비트이며, 4개의 32-비트 더블워드 데이터 요소를 포함한다. 128-비트 패킹된 쿼드워드 포맷(846)은 128-비트이며, 2개의 64-비트 쿼드워드 데이터 요소를 포함한다. 256-비트 패킹된 워드 포맷은 256-비트 폭이며, 16개의 16-비트 폭의 워드 데이터 요소를 포함한다. 256-비트 패킹된 더블워드 포맷(850)은 256-비트이며, 8개의 32-비트 더블워드 데이터 요소를 포함한다. 256-비트 패킹된 쿼드워드 포맷은 256-비트이며, 4개의 64-비트 쿼드워드 데이터 요소를 포함한다. 512-비트 패킹된 워드 포맷은 512-비트 폭이며, 32개의 16-비트 폭의 워드 데이터 요소를 포함한다. 512-비트 패킹된 더블워드 포맷은 512-비트이며, 16개의 32-비트 더블워드 데이터 요소를 포함한다. 512-비트 패킹된 쿼드워드 포맷은 512-비트이며, 8개의 64-비트 쿼드워드 데이터 요소를 포함한다. 다른 패킹된 데이터 포맷들은 패킹된 32-비트 단정도(single precision) 부동 소수점 포맷들 또는 패킹된 64-비트 배정도(double precision) 부동 소수점 포맷들을 포함할 수 있다. 수집 및/또는 스캐터 명령어들에 적합한 임의의 다른 데이터 요소 크기들(예를 들어, 더 넓거나 더 좁음)이 또한 적합하다. 또한, 예를 들어 64-비트 패킹된 데이터, 1024-비트 패킹된 데이터 등과 같이 더 넓거나 더 좁은 패킹된 데이터 폭들도 또한 적합하다. 일반적으로, 패킹된 데이터 요소들의 개수는 패킹된 데이터의 비트 크기를 패킹된 데이터 요소들의 비트 크기로 제산한 것과 동등하다.
도 10은 특정의 적합한 패킹된 데이터 레지스터들(1012)의 세트의 예시적인 실시예의 블록도이다. 예시된 패킹된 데이터 레지스터들은 32개의 512-비트 패킹된 데이터 또는 벡터 레지스터들을 포함한다. 이러한 32개의 512-비트 레지스터들은 ZMM0 내지 ZMM31로 표시된다. 예시된 실시예에서, 이러한 레지스터들 중 하위 16개의 레지스터, 즉 ZMM0-ZMM15의 하위 256-비트는 YMM0-YMM15로 표시된 각각의 256-비트 패킹된 데이터 또는 벡터 레지스터들에 에일리어싱되거나(aliased) 오버레이되지만, 이것이 요구되지 않는다. 마찬가지로, 예시된 실시예에서, YMM0-YMM15의 하위 128-비트는 XMM0-XMM1로 표시된 각각의 128-비트 패킹된 데이터 또는 벡터 레지스터들에 에일리어싱되거나 오버레이되지만, 이것도 또한 요구되지는 않는다. 512-비트 레지스터들 ZMM0 내지 ZMM31은 512-비트 패킹된 데이터, 256-비트 패킹된 데이터 또는 128-비트 패킹된 데이터를 유지하도록 동작가능하다. 256-비트 레지스터들 YMM0-YMM15는 256-비트 패킹된 데이터 또는 128-비트 패킹된 데이터를 유지하도록 동작가능하다. 128-비트 레지스터들 XMM0-XMM1은 128-비트 패킹된 데이터를 유지하도록 동작가능하다. 레지스터들 각각은 패킹된 부동 소수점 데이터 또는 패킹된 정수 데이터를 저장하는데 이용될 수 있다. 적어도 8-비트 바이트 데이터, 16-비트 워드 데이터, 32-비트 더블워드, 단정도 부동 소수점 데이터, 64-비트 쿼드워드 및 배정도 부동 소수점 데이터를 포함하는 상이한 데이터 요소 크기들이 지원된다. 적합한 패킹된 데이터 레지스터들의 대안적인 실시예들은 상이한 개수의 레지스터들, 상이한 크기의 레지스터들을 포함할 수 있고, 더 작은 레지스터들에 더 큰 레지스터들을 에일리어싱할 수도 있고 하지 않을 수 있으며, 또한 부동 소수점 데이터를 위해 이용될 수도 있고 이용되지 않을 수도 있다.
도 11은 특정의 적합한 패킹된 데이터 연산 마스크 레지스터들(1118)의 세트의 예시적인 실시예의 블록도이다. 패킹된 데이터 연산 마스크 레지스터들 각각은 패킹된 데이터 연산 마스크를 저장하는데 이용될 수 있다. 예시된 실시예에서, 이러한 세트는 k0 내지 k7로 표시된 8개의 패킹된 데이터 연산 마스크 레지스터를 포함한다. 대안적인 실시예들은 8개보다 적거나(예를 들어, 2개, 4개, 6개 등) 또는 8개보다 많은(예를 들어, 16개, 20개, 32개 등) 패킹된 데이터 연산 마스크 레지스터를 포함할 수 있다. 예시된 실시예에서, 패킹된 데이터 연산 마스크 레지스터들 각각은 64-비트이다. 대안적인 실시예들에서, 패킹된 데이터 연산 마스크 레지스터들의 폭들은 64-비트보다 더 좁거나(예를 들어, 8-비트, 16-비트, 32-비트 등) 또는 64-비트보다 더 넓을 수 있다(예를 들어, 80-비트, 128-비트 등). 예로서, 명령어는 3 비트(예를 들어, 3-비트 필드)를 이용하여, 8개의 패킹된 데이터 연산 마스크 레지스터 k0 내지 k7 중 임의의 레지스터를 인코딩하거나 특정할 수 있다. 대안적인 실시예들에서, 더 적거나 더 많은 패킹된 데이터 연산 마스크 레지스터들이 존재할 때에 각각 더 적거나 더 많은 비트가 이용될 수 있다.
도 12는 특정의 적합한 64-비트 패킹된 데이터 연산 마스크 레지스터(1218)의 예시적인 실시예를 도시하며, 패킹된 데이터 연산 마스크로서 그리고/또는 마스킹을 위해 이용되는 비트 수가 패킹된 데이터 폭 및 데이터 요소 폭에 종속하는 것을 도시하는 도면이다. 예시된 마스크 레지스터는 64-비트 폭이지만, 위에서 언급된 바와 같이 이것이 요구되지는 않는다. 일반적으로, 요소별로 단일의 마스킹 제어 비트가 이용될 때, 마스킹을 위해 이용되는 비트 수는 패킹된 데이터 비트 폭을 패킹된 데이터 요소 비트 폭으로 제산한 것과 동등하다. 추가로 예시하기 위해서, 몇 가지 가능한 예시적인 실시예들을 고려한다. 32-비트 데이터 요소들을 갖는 256-비트 패킹된 데이터를 위해 단지 8-비트, 예를 들어 단지 하위 8-비트가 이용될 수 있다. 32-비트 데이터 요소들을 갖는 512-비트 패킹된 데이터를 위해 단지 16-비트, 예를 들어 단지 하위 16-비트가 이용될 수 있다. 32-비트 데이터 요소들을 갖는 1024-비트 패킹된 데이터를 위해 단지 32-비트, 예를 들어 단지 하위 32-비트가 이용될 수 있다. 16-비트 데이터 요소들을 갖는 1024-비트 패킹된 데이터를 위해 64-비트 전부가 이용될 수 있다.
전술한 논의에서, 예시 및 설명을 용이하게 하기 위해 수직 타입 벡터 연산들이 강조되었지만, 본 발명의 범위는 이에 제한되지는 않는다. 수직 타입 벡터 연산을 이용하는 본 명세서에서 논의된 실시예들 중 임의의 것은 다른 비수직 타입 벡터 연산(예를 들어, 부분 수직 부분 수평 연산, 대응하는 수직으로 정렬된 데이터 요소들의 쌍보다 많은 것들에 대한 연산 등)을 갖도록 수정될 수 있다.
다른 실시예들에서, 단일의 산술 및/또는 논리 연산(예를 들어, 패킹된 승산 또는 패킹된 가산 연산)을 수반하는 명령어들 대신에, 명령어의 실시예는 순차적으로 수행될 다수의 상이한 산술 및/또는 논리 연산을 수반할 수 있다. 예를 들어, 벡터 인덱싱 로드 이후에, 본 명세서의 다른 곳에서 설명된 바와 같이 제1 산술 및/또는 논리 연산이 수행될 수 있고, 다음에 제1 산술 및/또는 논리 연산의 결과들 및 잠재적으로는 다른 데이터에 대해 제2 산술 및/또는 논리 연산이 선택적으로 수행될 수 있고, 다음에 제2 산술 및/또는 논리 연산의 결과들이 메모리에 저장될 수 있다.
도 3 및 도 5 내지 도 12 중 임의의 것에 대해 설명된 컴포넌트들, 특징들 및 상세들은 도 1, 도 2 및 도 4 중 임의의 것에서 또한 선택적으로 이용될 수 있다. 또한, 장치들 중 임의의 것에 대해 본 명세서에 설명된 컴포넌트들, 특징들 및 상세들은 본 명세서에 설명된 방법들 중 임의의 것에서 또한 선택적으로 이용될 수 있는데, 이러한 방법들은 실시예들에서 이러한 장치에 의해 그리고/또는 이러한 장치를 이용하여 수행될 수 있다.
명령어 세트는 하나 이상의 명령어 포맷을 포함한다. 주어진 명령어 포맷은 다양한 필드들(비트 수, 비트들의 위치)을 정의하여, 다른 것들 중에서, 수행될 연산(오피코드), 및 그 연산이 수행되어야 하는 피연산자(들)를 특정한다. 일부 명령어 포맷들은 명령어 템플릿들(또는 서브포맷들)의 정의를 통해 추가로 쪼개진다. 예를 들어, 주어진 명령어 포맷의 명령어 템플릿들은 명령어 포맷의 필드들의 상이한 서브세트들을 갖는 것으로 정의될 수 있고(포함된 필드들은 통상적으로 동일한 순서로 되어 있지만, 적어도 일부는 더 적은 필드들이 포함되기 때문에 상이한 비트 포지션들을 가짐), 그리고/또는 상이하게 해석된 주어진 필드를 갖는 것으로 정의될 수 있다. 따라서, ISA의 각각의 명령어는, 주어진 명령어 포맷을 이용하여(그리고 정의되는 경우에 그 명령어 포맷의 명령어 템플릿들 중 주어진 명령어 템플릿에서) 표현되고, 연산 및 피연산자들을 특정하기 위한 필드들을 포함한다. 예를 들어, 예시적인 ADD 명령어는 특정 오피코드, 및 그 오피코드를 특정하는 오피코드 필드 및 피연산자들(소스 1/목적지 및 소스 2)을 선택하는 피연산자 필드들을 포함하는 명령어 포맷을 갖고; 명령어 스트림에서의 이러한 ADD 명령어의 출현은 특정 피연산자들을 선택하는 피연산자 필드들에서 특정 내용을 가질 것이다. AVX(Advanced Vector Extensions)(AVX1 및 AVX2)로 지칭되며 VEX(Vector Extensions) 코딩 스킴을 이용하는 SIMD 확장들의 세트가 릴리즈되고/되거나 공개되었다(예를 들어, 인텔® 64 및 IA-32 Architectures Software Developers Manual(2011년 10월) 참조; 및 인텔® Advanced Vector Extensions Programming Reference(2011년 6월) 참조).
예시적인 명령어 포맷들
본 명세서에 설명된 명령어(들)의 실시예들은 상이한 포맷들로 구현될 수 있다. 부가적으로, 예시적인 시스템들, 아키텍처들 및 파이프라인들이 아래에 상세하게 설명된다. 이러한 명령어(들)의 실시예들은 이러한 시스템들, 아키텍처들 및 파이프라인들 상에서 실행될 수 있지만, 상세하게 설명된 것들에 제한되지는 않는다.
일반 벡터 친화형 명령어 포맷
벡터 친화형 명령어 포맷은 벡터 명령어들에 적합한 명령어 포맷이다(예를 들어, 벡터 연산들에 특정적인 특정 필드들이 존재함). 벡터 및 스칼라 연산들 양쪽 모두가 벡터 친화형 명령어 포맷을 통해 지원되는 실시예들이 설명되어 있지만, 대안적인 실시예들은 벡터 친화형 명령어 포맷의 벡터 연산들만을 이용한다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 명령어 템플릿들을 도시하는 블록도들이다. 도 13a는 본 발명의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 클래스 A 명령어 템플릿들을 도시하는 블록도인 한편; 도 13b는 본 발명의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 클래스 B 명령어 템플릿들을 도시하는 블록도이다. 구체적으로는, 일반 벡터 친화형 명령어 포맷(1300)에 대하여 클래스 A 및 클래스 B 명령어 템플릿들이 정의되고, 양쪽 모두는 메모리 액세스 없음(1305) 명령어 템플릿들 및 메모리 액세스(1320) 명령어 템플릿들을 포함한다. 벡터 친화형 명령어 포맷의 콘텍스트에서 일반(generic)이라는 용어는 임의의 특정 명령어 세트에 얽매이지 않는 명령어 포맷을 지칭한다.
벡터 친화형 명령어 포맷이 다음의 것을 지원하는 본 발명의 실시예들이 설명될 것이지만: 데이터 요소 폭들(또는 크기들)이 32 비트(4 바이트) 또는 64 비트(8 바이트)인 64 바이트 벡터 피연산자 길이(또는 크기)(따라서, 64 바이트 벡터는 16개의 더블워드-크기의 요소들 또는 대안적으로는 8개의 쿼드워드-크기의 요소들로 구성됨); 데이터 요소 폭들(또는 크기들)이 16 비트(2 바이트) 또는 8 비트(1 바이트)인 64 바이트 벡터 피연산자 길이(또는 크기); 데이터 요소 폭들(또는 크기들)이 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트) 또는 8 비트(1 바이트)인 32 바이트 벡터 피연산자 길이(또는 크기); 및 데이터 요소 폭들(또는 크기들)이 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트) 또는 8 비트(1 바이트)인 16 바이트 벡터 피연산자 길이(또는 크기); 대안적인 실시예들은, 더 크거나, 더 작거나 또는 상이한 데이터 요소 폭들(예를 들어, 128 비트(16 바이트)의 데이터 요소 폭들)을 갖는 더 크거나, 더 작거나 그리고/또는 상이한 벡터 피연산자 크기들(예를 들어, 256 바이트 벡터 피연산자들)을 지원할 수 있다.
도 13a의 클래스 A 명령어 템플릿들은 다음의 것을 포함한다: 1) 메모리 액세스 없음(1305) 명령어 템플릿들 내에, 메모리 액세스 없음, 전체 라운드 제어 타입 연산(no memory access, full round control type operation)(1310) 명령어 템플릿, 및 메모리 액세스 없음, 데이터 변환 타입 연산(no memory access, data transform type operation)(1315) 명령어 템플릿이 도시되어 있고; 2) 메모리 액세스(1320) 명령어 템플릿들 내에, 메모리 액세스, 임시(memory access, temporal)(1325) 명령어 템플릿, 및 메모리 액세스, 비임시(memory access, non-temporal)(1330) 명령어 템플릿이 도시되어 있다. 도 13b의 클래스 B 명령어 템플릿들은 다음의 것을 포함한다: 1) 메모리 액세스 없음(1305) 명령어 템플릿들 내에, 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 타입 연산(no memory access, write mask control, partial round control type operation)(1312) 명령어 템플릿, 및 메모리 액세스 없음, 기입 마스크 제어, vsize 타입 연산(1317) 명령어 템플릿이 도시되어 있고; 2) 메모리 액세스(1320) 명령어 템플릿들 내에, 메모리 액세스, 기입 마스크 제어(1327) 명령어 템플릿이 도시되어 있다.
일반 벡터 친화형 명령어 포맷(1300)은 도 13a 및 도 13b에 도시된 순서로 아래에 열거되는 다음의 필드들을 포함한다.
포맷 필드(1340) - 이 필드에서의 특정 값(명령어 포맷 식별자 값)은 벡터 친화형 명령어 포맷, 및 그에 따른 명령어 스트림들에서의 벡터 친화형 명령어 포맷의 명령어들의 출현을 고유하게 식별한다. 이와 같이, 이 필드는, 이것이 일반 벡터 친화형 명령어 포맷만을 갖는 명령어 세트에 대해 필요하지 않다는 점에서 선택적이다.
베이스 연산 필드(base operation field)(1342) - 그것의 내용은 상이한 베이스 연산들을 구분한다.
레지스터 인덱스 필드(1344) - 그것의 내용은, 직접적으로 또는 어드레스 생성을 통해, 소스 및 목적지 피연산자들의 위치들이 레지스터들 내에 있는지 또는 메모리 내에 있는지를 특정한다. 이들은 PxQ(예를 들어, 32x512, 16x128, 32x1024, 64x1024) 레지스터 파일로부터 N개의 레지스터들을 선택하기에 충분한 비트 수를 포함한다. 일 실시예에서 N은 최대 3개의 소스 및 1개의 목적지 레지스터일 수 있지만, 대안적인 실시예들은 더 많거나 더 적은 소스들 및 목적지 레지스터들을 지원할 수 있다(예를 들어, 이러한 소스들 중 하나가 또한 목적지의 역할을 하는 경우에 최대 2개의 소스를 지원할 수 있고, 이러한 소스들 중 하나가 또한 목적지의 역할을 하는 경우에 최대 3개의 소스를 지원할 수 있고, 최대 2개의 소스 및 1개의 목적지를 지원할 수 있다).
수정자 필드(modifier field)(1346) - 그것의 내용은 메모리 액세스를 특정하는 일반 벡터 명령어 포맷의 명령어들의 출현을 그렇지 않은 명령어들과 구분하는데; 즉, 메모리 액세스 없음(1305) 명령어 템플릿들과 메모리 액세스(1320) 명령어 템플릿들을 구분한다. 메모리 액세스 연산들은 (일부 경우에 레지스터들에서의 값들을 이용하여 소스 및/또는 목적지 어드레스들을 특정하는) 메모리 계층구조에 대해 판독 및/또는 기입하는 한편, 메모리 액세스 없음 연산들은 그렇게 하지 않는다(예를 들어, 소스 및 목적지들은 레지스터들임). 일 실시예에서 이 필드는 메모리 어드레스 계산들을 수행하는 3가지 상이한 방식들 사이에서 또한 선택하지만, 대안적인 실시예들은 메모리 어드레스 계산들을 수행하는 더 많거나, 더 적거나 또는 상이한 방식들을 지원할 수 있다.
증대 연산 필드(1350) - 그것의 내용은 각종 상이한 연산들 중 어느 연산이 베이스 연산에 부가하여 수행되어야 하는지를 구분한다. 이 필드는 콘텍스트 특정적(context specific)이다. 본 발명의 일 실시예에서, 이 필드는 클래스 필드(1368), 알파 필드(1352) 및 베타 필드(1354)로 분할된다. 증대 연산 필드(1350)는 공통 그룹의 연산들이 2개, 3개 또는 4개의 명령어보다는 단일의 명령어에서 수행되는 것을 허용한다.
스케일 필드(scale field)(1360) - 그것의 내용은 메모리 어드레스 생성을 위해(예를 들어, 2scale*index+base를 이용하는 어드레스 생성을 위해) 인덱스 필드의 내용의 스케일링을 허용한다.
변위 필드(Displacement Field)(1362A) - 그것의 내용은 메모리 어드레스 생성의 일부로서(예를 들어, 2scale*index+base+displacement)를 이용하는 어드레스 생성을 위해) 이용된다.
변위 인자 필드(Displacement Factor Field)(1362B)(변위 인자 필드(1362B) 바로 위의 변위 필드(1362A)의 병치(juxtaposition)는 어느 한쪽이 이용되는 것을 나타낸다는 점에 유의한다) - 그것의 내용은 어드레스 생성의 일부로서 이용되고; 그것은 메모리 액세스의 크기(N)에 의해 스케일링되는 변위 인자를 특정하는데, 여기서 N은 (예를 들어, 2scale*index+base+scaled displacement를 이용하는 어드레스 생성을 위한) 메모리 액세스에서의 바이트 수이다. 잉여 하위 비트들(redundant low-order bits)은 무시되고, 그에 따라 변위 인자 필드의 내용은 유효 어드레스를 계산하는데 이용될 최종 변위를 생성하기 위해서 메모리 피연산자 총 크기(N)로 승산된다. N의 값은 (본 명세서에서 나중에 설명되는) 전체 오피코드 필드(full 오피코드 field)(1374) 및 데이터 조작 필드(1354C)에 기초하여 런타임 시에 프로세서 하드웨어에 의해 결정된다. 변위 필드(1362A) 및 변위 인자 필드(1362B)는, 이들이 메모리 액세스 없음(1305) 명령어 템플릿들에 대해 이용되지 않고/않거나, 상이한 실시예들이 둘 중 하나만을 구현하거나 어떠한 것도 구현하지 않을 수 있다는 점에서 선택적이다.
데이터 요소 폭 필드(1364) - 그것의 내용은 (일부 실시예들에서는 모든 명령어들에 대해서; 다른 실시예들에서는 명령어들 중 일부에 대해서만) 다수의 데이터 요소 폭들 중 어느 것이 이용되어야 하는지를 구분한다. 이 필드는, 단 하나의 데이터 요소 폭만 지원되고/되거나 데이터 요소 폭들이 오피코드들의 일부 양태를 이용하여 지원되는 경우에 필요하지 않다는 점에서 선택적이다.
기입 마스크 필드(1370) - 그것의 내용은, 데이터 요소 포지션별로, 목적지 벡터 피연산자에서의 그 데이터 요소 포지션이 베이스 연산 및 증대 연산의 결과를 반영하는지 여부를 제어한다. 클래스 A 명령어 템플릿들은 병합-기입마스킹(merging-writemasking)을 지원하는 한편, 클래스 B 명령어 템플릿들은 병합-기입마스킹 및 제로화-기입마스킹(zeroing-writemasking) 양쪽 모두를 지원한다. 병합할 때에, 벡터 마스크들은, 목적지에서의 임의의 세트의 요소들이 (베이스 연산 및 증대 연산에 의해 특정된) 임의의 연산의 실행 동안 업데이트들로부터 보호될 수 있게 하고; 다른 하나의 실시예에서는, 대응하는 마스크 비트가 0을 갖는 경우에 목적지의 각각의 요소의 이전의 값을 보존할 수 있게 한다. 이에 반해, 제로화할 때에, 벡터 마스크들은 목적지에서의 임의의 세트의 요소들이 (베이스 연산 및 증대 연산에 의해 특정된) 임의의 연산의 실행 동안 제로화될 수 있게 하고; 일 실시예에서는, 목적지의 요소는 대응하는 마스크 비트가 0 값을 가질 때에 0으로 설정된다. 이러한 기능성의 서브세트는 수행되는 연산의 벡터 길이를 제어하는 능력이지만(즉, 요소들의 범위(span)는 첫번째 것으로부터 마지막 것까지 수정됨); 수정되는 요소들이 연속적인 것은 필요하지 않다. 따라서, 기입 마스크 필드(1370)는 로드들, 스토어들, 산술, 논리 등을 비롯한 부분 벡터 연산들을 허용한다. 기입 마스크 필드(1370)의 내용이 이용될 기입 마스크를 포함하는 다수의 기입 마스크 레지스터 중 하나의 기입 마스크 레지스터를 선택하는 본 발명의 실시예들이 설명되지만(따라서, 기입 마스크 필드(1370)의 내용은 수행될 마스킹을 간접적으로 식별함), 대안적인 실시예들은 대신에 또는 추가로 기입 마스크 필드(1370)의 내용이 수행될 마스킹을 직접적으로 특정하는 것을 허용한다.
즉시 필드(immediate field)(1372) - 그것의 내용은 즉시의 지정을 허용한다. 이 필드는, 이것이 즉시를 지원하지 않는 일반 벡터 친화형 포맷의 구현에 존재하지 않으며, 즉시를 이용하지 않는 명령어들에 존재하지 않는다는 점에서 선택적이다.
클래스 필드(1368) - 그것의 내용은 명령어들의 상이한 클래스들을 구분한다. 도 13a 및 도 13b를 참조하면, 이 필드의 내용은 클래스 A 명령어들과 클래스 B 명령어들 사이에서 선택한다. 도 13a 및 도 13b에서, 필드에 특정 값이 존재함을 표시하기 위해서 둥근 코너의 사각형들이 이용된다(예를 들어, 도 13a 및 도 13b 각각에서의 클래스 필드(1368)에 대한 클래스 A(1368A) 및 클래스 B(1368B)).
클래스 A의 명령어 템플릿들
클래스 A의 메모리 액세스 없음(1305) 명령어 템플릿들의 경우에, 알파 필드(1352)는 RS 필드(1352A)로서 해석되고, 그것의 내용은 상이한 증대 연산 타입들 중 어느 것이 수행되어야 하는지를 구분하는 한편(예를 들어, 라운드(1352A.1) 및 데이터 변환(1352A.2)은 메모리 액세스 없음, 라운드 타입 연산(1310) 명령어 템플릿들, 및 메모리 액세스 없음, 데이터 변환 타입 연산(1315) 명령어 템플릿들에 대해 각각 특정됨), 베타 필드(1354)는 특정 타입의 연산들 중 어느 연산이 수행되어야 하는지를 구분한다. 메모리 액세스 없음(1305) 명령어 템플릿들에서, 스케일 필드(1360), 변위 필드(1362A) 및 변위 스케일 필드(1362B)는 존재하지 않는다.
메모리 액세스 없음 명령어 템플릿들 - 전체 라운드 제어 타입 연산
메모리 액세스 없음 전체 라운드 제어 타입 연산(1310) 명령어 템플릿에서, 베타 필드(1354)는 라운드 제어 필드(1354A)로서 해석되고, 그것의 내용(들)은 정적 라운딩을 제공한다. 본 발명의 설명된 실시예들에서 라운드 제어 필드(1354A)는 모든 부동 소수점 예외 억제(suppress all floating point exceptions)(SAE) 필드(1356) 및 라운드 연산 제어 필드(1358)를 포함하지만, 대안적인 실시예들은 이들 개념들 양쪽 모두를 동일한 필드로 인코딩하거나, 또는 이들 개념들/필드들 중 어느 한쪽만을 가질 수 있다(예를 들어, 라운드 연산 제어 필드(1358)만을 가질 수 있다).
SAE 필드(1356) - 그것의 내용은 예외 이벤트 보고를 디스에이블할지 여부를 구분하고; 억제가 인에이블됨을 SAE 필드(1356)의 내용이 표시하는 경우, 주어진 명령어는 어떠한 종류의 부동 소수점 예외 플래그도 보고하지 않고, 어떠한 부동 소수점 예외 핸들러도 발생시키지 않는다.
라운드 연산 제어 필드(1358) - 그것의 내용은 라운딩 연산들의 그룹 중 어느 것을 수행할지를 구분한다(예를 들어, 라운드-업(Round-up), 라운드-다운(Round-down), 제로를 향한 라운드(Round-towards-zero) 및 최근접치로의 라운드(Round-to-nearest)). 따라서, 라운드 연산 제어 필드(1358)는 명령어별로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 라운드 연산 제어 필드(1350)의 내용은 그 레지스터 값을 오버라이드한다.
메모리 액세스 없음 명령어 템플릿들 - 데이터 변환 타입 연산
메모리 액세스 없음 데이터 변환 타입 연산(1315) 명령어 템플릿에서, 베타 필드(1354)는 데이터 변환 필드(1354B)로서 해석되고, 그것의 내용은 다수의 데이터 변환들 중 어느 것이 수행되어야 하는지를 구분한다(예를 들어, 데이터 변환 없음, 스위즐(swizzle), 브로드캐스트).
클래스 A의 메모리 액세스(1320) 명령어 템플릿의 경우에, 알파 필드(1352)는 되찾기 힌트 필드(eviction hint field)(1352B)로서 해석되고, 그것의 내용은 되찾기 힌트들 중 어느 것이 이용되어야 하는지를 구분하는 한편(도 13a에서, 메모리 액세스, 임시(1325) 명령어 템플릿 및 메모리 액세스, 비임시(1330) 명령어 템플릿에 대해 임시(1352B.1) 및 비임시(1352B.2)가 각각 특정됨), 베타 필드(1354)는 데이터 조작 필드(1354C)로서 해석되고, 그것의 내용은 (프리미티브(primitives)로도 알려진) 다수의 데이터 조작 연산들 중 어느 연산이 수행되어야 하는지를 구분한다(예를 들어, 조작 없음; 브로드캐스트; 소스의 업 컨버전; 및 목적지의 다운 컨버전). 메모리 액세스(1320) 명령어 템플릿들은 스케일 필드(1360), 및 선택적으로 변위 필드(1362A) 또는 변위 스케일 필드(1362B)를 포함한다.
벡터 메모리 명령어들은 변환의 지원으로 메모리로부터의 벡터 로드들 및 메모리로의 벡터 스토어들을 수행한다. 정규 벡터 명령어들에서와 같이, 벡터 메모리 명령어들은 데이터 요소-관련 방식으로 메모리로부터/로 데이터를 전달하고, 실제로 전달되는 요소들은 기입 마스크로서 선택되는 벡터 마스크의 내용에 의해 지시된다.
메모리 액세스 명령어 템플릿들 - 임시
임시 데이터는 캐싱으로부터 이익을 얻을 정도로 빨리 재이용될 가능성이 있는 데이터이다. 그러나, 즉, 힌트 및 상이한 프로세서들은 힌트를 완전히 무시하는 것을 비롯한 상이한 방식들로 그것을 구현할 수 있다.
메모리 액세스 명령어 템플릿들 - 비임시
비임시 데이터는 제1 레벨 캐시에서의 캐싱으로부터 이익을 얻을 정도로 빨리 재이용될 가능성이 없는 데이터이고, 되찾기에 대한 우선순위가 주어져야 한다. 그러나, 즉, 힌트 및 상이한 프로세서들은 힌트를 완전히 무시하는 것을 비롯한 상이한 방식들로 그것을 구현할 수 있다.
클래스 B의 명령어 템플릿들
클래스 B의 명령어 템플릿들의 경우에, 알파 필드(1352)는 기입 마스크 제어(Z) 필드(1352C)로서 해석되고, 그것의 내용은 기입 마스크 필드(1370)에 의해 제어되는 기입 마스킹이 병합이어야 하는지 또는 제로화여야 하는지를 구분한다.
클래스 B의 메모리 액세스 없음(1305) 명령어 템플릿들의 경우에, 베타 필드(1354)의 일부는 RL 필드(1357A)로서 해석되고, 그것의 내용은 상이한 증대 연산 타입들 중 어느 것이 수행되어야 하는지를 구분하는 한편(예를 들어, 메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 타입 연산(1312) 명령어 템플릿, 및 메모리 액세스 없음, 기입 마스크 제어, VSIZE 타입 연산(1317) 명령어 템플릿에 대해 각각 라운드(1357A.1) 및 벡터 길이(VSIZE)(1357A.2)가 특정됨), 베타 필드(1354)의 나머지는 특정 타입의 연산들 중 어느 연산이 수행되어야 하는지를 구분한다. 메모리 액세스 없음(1305) 명령어 템플릿들에서, 스케일 필드(1360), 변위 필드(1362A) 및 변위 스케일 필드(1362B)는 존재하지 않는다.
메모리 액세스 없음, 기입 마스크 제어, 부분 라운드 제어 타입 연산(1310) 명령어 템플릿에서, 베타 필드(1354)의 나머지는 라운드 연산 필드(1359A)로서 해석되고, 예외 이벤트 보고가 디스에이블된다(주어진 명령어는 어떠한 종류의 부동 소수점 예외 플래그도 보고하지 않고, 어떠한 부동 소수점 예외 핸들러도 발생시키지 않는다).
라운드 연산 제어 필드(1359A) - 라운드 연산 제어 필드(1358)처럼, 그것의 내용은 라운드 연산들의 그룹 중 어느 것을 수행할지를 구분한다(예를 들어, 라운드-업, 라운드-다운, 제로를 향한 라운드 및 최근접치로의 라운드). 따라서, 라운드 연산 제어 필드(1359A)는 명령어별로 라운딩 모드의 변경을 허용한다. 프로세서가 라운딩 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 라운드 연산 제어 필드(1350)의 내용은 그 레지스터 값을 오버라이드한다.
메모리 액세스 없음, 기입 마스크 제어, VSIZE 타입 연산(1317) 명령어 템플릿에서, 베타 필드(1354)의 나머지는 벡터 길이 필드(1359B)로서 해석되고, 그것의 내용은 다수의 데이터 벡터 길이 중 어느 것에 대해 수행되어야 하는지를 구분한다(예를 들어, 128, 256 또는 512 바이트).
클래스 B의 메모리 액세스(1320) 명령어 템플릿의 경우에, 베타 필드(1354)의 부분은 브로드캐스트 필드(1357B)로서 해석되고, 그것의 내용은 브로드캐스트 타입 데이터 조작 연산이 수행되어야 하는지 여부를 구분하는 한편, 베타 필드(1354)의 나머지는 벡터 길이 필드(1359B)로서 해석된다. 메모리 액세스(1320) 명령어 템플릿들은 스케일 필드(1360), 및 선택적으로 변위 필드(1362A) 또는 변위 스케일 필드(1362B)를 포함한다.
일반 벡터 친화형 명령어 포맷(1300)과 관련하여, 포맷 필드(1340), 베이스 연산 필드(1342) 및 데이터 요소 폭 필드(1364)를 포함하는 전체 오피코드 필드(1374)가 도시되어 있다. 전체 오피코드 필드(1374)가 이들 필드들 모두를 포함하는 일 실시예가 도시되어 있지만, 이들 모두를 지원하지는 않는 실시예들에서, 전체 오피코드 필드(1374)는 이들 필드들 모두보다 적은 필드들을 포함한다. 전체 오피코드 필드(1374)는 연산 코드(오피코드)를 제공한다.
증대 연산 필드(1350), 데이터 요소 폭 필드(1364) 및 기입 마스크 필드(1370)는, 이들 피처들이 명령어별로 일반 벡터 친화형 명령어 포맷에서 특정되는 것을 허용한다.
기입 마스크 필드와 데이터 요소 폭 필드의 조합들은, 마스크가 상이한 데이터 요소 폭들에 기초하여 적용되는 것을 그것들이 허용한다는 점에서 타입 명령어들(typed instructions)을 생성한다.
클래스 A 및 클래스 B 내에서 발견되는 다양한 명령어 템플릿들은 상이한 상황들에서 이롭다. 본 발명의 일부 실시예들에서, 상이한 프로세서들 또는 프로세서 내의 상이한 코어들은 클래스 A만을, 클래스 B만을, 또는 양자의 클래스들을 지원할 수 있다. 예를 들어, 범용 컴퓨팅을 위해 의도된 고성능 범용 비순차 코어는 클래스 B만을 지원할 수 있고, 주로 그래픽스 및/또는 과학(스루풋) 컴퓨팅을 위해 의도된 코어는 클래스 A만을 지원할 수 있고, 양쪽 모두를 위해 의도된 코어는 양쪽 모두를 지원할 수 있다(물론, 양자의 클래스들로부터의 명령어들 및 템플릿들의 소정의 혼합을 갖지만 양자의 클래스들로부터의 명령어들 및 템플릿들 전부를 갖지는 않는 코어는 본 발명의 범위 내에 있다). 또한, 단일의 프로세서가 다수의 코어를 포함할 수 있는데, 이들 모두는 동일한 클래스를 지원하거나 또는 상이한 코어들이 상이한 클래스를 지원한다. 예를 들어, 별개의 그래픽스 및 범용 코어들을 갖는 프로세서에서, 주로 그래픽스 및/또는 과학 컴퓨팅을 위해 의도된 그래픽스 코어들 중 하나는 클래스 A만을 지원할 수 있는 한편, 범용 코어들 중 하나 이상은, 클래스 B만을 지원하는, 범용 컴퓨팅을 위해 의도된 비순차 실행 및 레지스터 리네이밍을 갖는 고성능 범용 코어들일 수 있다. 별개의 그래픽스 코어를 갖지 않는 다른 프로세서는 클래스 A 및 클래스 B 양쪽 모두를 지원하는 하나 이상의 범용 순차 또는 비순차 코어를 포함할 수 있다. 물론, 하나의 클래스로부터의 피처들은 본 발명의 상이한 실시예들에 있어서 다른 클래스에서 또한 구현될 수 있다. 하이 레벨 언어로 작성된 프로그램들은, 1) 실행을 위해 타깃 프로세서에 의해 지원되는 클래스(들)의 명령어들만을 갖는 형태; 또는 2) 코드를 현재 실행하고 있는 프로세서에 의해 지원되는 명령어들에 기초하여 실행할 루틴들을 선택하는 제어 흐름 코드를 가지며, 모든 클래스의 명령어들의 상이한 조합들을 이용하여 작성된 대안적인 루틴들을 갖는 형태를 비롯하여, 각종 상이한 실행가능 형태들로 될(예를 들어, 적시에 컴파일링되거나 또는 정적으로 컴파일링될) 것이다.
예시적인 특정 벡터 친화형 명령어 포맷
도 14a는 본 발명의 실시예들에 따른 예시적인 특정 벡터 친화형 명령어 포맷을 도시하는 블록도이다. 도 14a는 필드들의 위치, 크기, 해석 및 순서뿐만 아니라, 이들 필드들 중 일부에 대한 값들을 특정한다는 점에서 특정적인 특정 벡터 친화형 명령어 포맷(1400)을 도시한다. 특정 벡터 친화형 명령어 포맷(1400)은 x86 명령어 세트를 확장하는데 이용될 수 있고, 따라서 필드들 중 일부는 기존의 x86 명령어 세트 및 그것의 확장(예를 들어, AVX)에서 이용되는 것들과 유사하거나 동일하다. 이 포맷은 확장들을 갖는 기존의 x86 명령어 세트의 프리픽스 인코딩 필드, 실제 오피코드 바이트 필드(real 오피코드 byte field), MOD R/M 필드, SIB 필드, 변위 필드 및 즉시 필드들과 일관되게 유지된다. 도 14로부터의 필드들이 매핑되는 도 13으로부터의 필드들이 예시되어 있다.
본 발명의 실시예들은 예시의 목적으로 일반 벡터 친화형 명령어 포맷(1300)의 콘텍스트에서 특정 벡터 친화형 명령어 포맷(1400)을 참조하여 설명되지만, 본 발명은 청구되는 경우를 제외하고는 특정 벡터 친화형 명령어 포맷(1400)에 제한되지는 않는다는 것이 이해되어야 한다. 예를 들어, 일반 벡터 친화형 명령어 포맷(1300)은 다양한 필드들에 대한 각종 가능한 크기를 고려하는 한편, 특정 벡터 친화형 명령어 포맷(1400)은 특정 크기의 필드들을 갖는 것으로 도시되어 있다. 특정 예로서, 데이터 요소 폭 필드(1364)는 특정 벡터 친화형 명령어 포맷(1400)에서는 1 비트 필드로서 예시되어 있지만, 본 발명은 이에 제한되지는 않는다(즉, 일반 벡터 친화형 명령어 포맷(1300)은 데이터 요소 폭 필드(1364)의 다른 크기들을 고려한다).
일반 벡터 친화형 명령어 포맷(1300)은 도 14a에 도시된 순서로 아래에 열거되는 다음의 필드들을 포함한다.
EVEX 프리픽스(바이트 0-3)(1402) - 4 바이트 형태로 인코딩된다.
포맷 필드(1340)(EVEX 바이트 0, 비트 [7:0]) - 제1 바이트(EVEX 바이트 0)는 포맷 필드(1340)이고, 0x62(본 발명의 일 실시예에서 벡터 친화형 명령어 포맷을 구분하기 위해 이용되는 고유값)를 포함한다.
제2 내지 제4 바이트(EVEX 바이트 1-3)는 특정 능력을 제공하는 다수의 비트 필드들을 포함한다.
REX 필드(1405)(EVEX 바이트 1, 비트 [7-5]) - EVEX.R 비트 필드(EVEX 바이트 1, 비트 [7] - R), EVEX.X 비트 필드(EVEX 바이트 1, 비트 [6] - X) 및 1357BEX(바이트 1, 비트 [5] - B)로 구성된다. EVEX.R, EVEX.X 및 EVEX.B 비트 필드들은 대응하는 VEX 비트 필드들과 동일한 기능성을 제공하고, 1의 보수 형태(1s complement form)를 이용하여 인코딩된다, 즉 ZMM0은 1111B로 인코딩되고, ZMM15는 0000B로 인코딩된다. 명령어들의 다른 필드들은 관련 기술분야에 공지된 바와 같이 레지스터 인덱스들의 하위 3 비트를 인코딩하여(rrr, xxx 및 bbb), EVEX.R, EVEX.X 및 EVEX.B를 추가함으로써 Rrrr, Xxxx 및 Bbbb가 형성될 수 있다.
REX' 필드(1310) - 이것은 REX' 필드(1310)의 제1 부분이고, 확장된 32 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는데 이용되는 EVEX.R' 비트 필드(EVEX 바이트 1, 비트 [4] - R')이다. 본 발명의 일 실시예에서, 이 비트는, 아래에 표시된 바와 같은 다른 것들과 함께, (잘 알려진 x86 32-비트 모드에서) BOUND 명령어와 구분하기 위해 비트 반전된 포맷으로 저장되고, 그것의 실제 오피코드 바이트는 62이지만, (후술되는) MOD R/M 필드에서 MOD 필드의 11의 값을 수락하지 않으며; 본 발명의 대안적인 실시예들은 반전된 포맷으로 이것 및 아래에 표시된 다른 비트들을 저장하지 않는다. 하위 16개의 레지스터를 인코딩하는데 1의 값이 이용된다. 다시 말하면, R'Rrrr은 다른 필드들로부터의 EVEX.R', EVEX.R 및 다른 RRR을 결합함으로써 형성된다.
오피코드 맵 필드(1415)(EVEX 바이트 1, 비트 [3:0] - mmmm) - 그것의 내용은 암시적인 선단 오피코드 바이트(implied leading 오피코드 byte)(0F, 0F 38 또는 0F 3)를 인코딩한다.
데이터 요소 폭 필드(1364)(EVEX 바이트 2, 비트 [7] - W) - 표기 EVEX.W로 표현된다. EVEX.W는 데이터타입의 그래뉼러티(granularity)(크기)를 정의하는데 이용된다(32-비트 데이터 요소들 또는 64-비트 데이터 요소들).
EVEX.vvvv(1420)(EVEX 바이트 2, 비트 [6:3] - vvvv) - EVEX.vvvv의 역할은 다음의 것을 포함할 수 있다: 1) EVEX.vvvv는 반전된(1의 보수) 형태로 특정되는 제1 소스 레지스터 피연산자를 인코딩하고, 2개 이상의 소스 피연산자를 갖는 명령어들에 대해 유효하다; 2) EVEX.vvvv는 특정 벡터 시프트들에 대해 1의 보수 형태로 특정되는 목적지 레지스터 피연산자를 인코딩한다; 또는 3) EVEX.vvvv는 어떠한 피연산자도 인코딩하지 않으며, 이 필드는 예비되고, 1111b를 포함해야 한다. 따라서, EVEX.vvvv 필드(1420)는 반전된(1의 보수) 형태로 저장되는 제1 소스 레지스터 특정자의 하위 4 비트를 인코딩한다. 명령어에 따라, 추가의 상이한 EVEX 비트 필드가 특정자 크기를 32개의 레지스터로 확장하는데 이용된다.
EVEX.U(1368) 클래스 필드(EVEX 바이트 2, 비트 [2] - U) - EVEX.U=0인 경우에는, 클래스 A 또는 EVEX.U0을 나타내고; EVEX.U=1인 경우에는, 클래스 B 또는 EVEX.U1을 나타낸다.
프리픽스 인코딩 필드(1425)(EVEX 바이트 2, 비트 [1:0] - pp) - 베이스 연산 필드에 대한 부가적인 비트들을 제공한다. EVEX 프리픽스 포맷의 레거시 SSE 명령어들에 대한 지원을 제공하는 것에 부가하여, 이것은 또한 SIMD 프리픽스를 콤팩트화하는 이득을 갖는다(SIMD 프리픽스를 표현하기 위해 바이트를 요구하는 것이 아니라, EVEX 프리픽스는 2 비트만을 요구함). 일 실시예에서, 레거시 포맷과 EVEX 프리픽스 포맷 양자의 SIMD 프리픽스(66H, F2H, F3H)를 이용하는 레거시 SSE 명령어들을 지원하기 위해서, 이들 레거시 SIMD 프리픽스들은 SIMD 프리픽스 인코딩 필드로 인코딩되고; 런타임 시에 디코더의 PLA에 제공되기 전에 레거시 SIMD 프리픽스로 확장된다(따라서, PLA는 수정 없이 이들 레거시 명령어들의 레거시 포맷 및 EVEX 포맷 양자를 실행할 수 있다). 더 새로운 명령어들이 오피코드 확장으로서 직접 EVEX 프리픽스 인코딩 필드의 내용을 이용할 수 있지만, 특정 실시예들은 일관성을 위해 유사한 방식으로 확장되고, 상이한 의미들이 이들 레거시 SIMD 프리픽스들에 의해 특정되는 것을 허용한다. 대안적인 실시예는 2 비트 SIMD 프리픽스 인코딩들을 지원하도록 PLA를 재설계할 수 있고, 따라서 확장을 요구하지 않는다.
알파 필드(1352)(EVEX 바이트 3, 비트 [7] - EH; EVEX.EH, EVEX.rs, EVEX.RL, EVEX.기입 마스크 제어 및 EVEX.N으로도 알려짐; 또한 α로 도시됨) - 이전에 설명된 바와 같이, 이 필드는 콘텍스트 특정적이다.
베타 필드(1354)(EVEX 바이트 3, 비트 [6:4] - SSS; EVEX.s2-0, EVEX.r2-0, EVEX.rr1, EVEX.LL0, EVEX.LLB로도 알려짐; 또한 βββ로 도시됨) - 이전에 설명된 바와 같이, 이 필드는 콘텍스트 특정적이다.
REX' 필드(1310) - 이것은 REX' 필드의 나머지이고, 확장된 32 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는데 이용될 수 있는 EVEX.V' 비트 필드(EVEX 바이트 3, 비트 [3] - V')이다. 이 비트는 비트 반전된 포맷으로 저장된다. 하위 16개의 레지스터를 인코딩하는데 1의 값이 이용된다. 다시 말하면, V'VVVV는 EVEX.V', EVEX.vvvv를 결합함으로써 형성된다.
기입 마스크 필드(1370)(EVEX 바이트 3, 비트 [2:0] - kkk) - 그것의 내용은 이전에 설명된 바와 같이 기입 마스크 레지스터들에서의 레지스터의 인덱스를 특정한다. 본 발명의 일 실시예에서, 특정 값 EVEX.kkk=000은 특정 명령어에 대해 어떠한 기입 마스크도 이용되지 않음을 암시하는 특수 거동을 갖는다(이것은 모두 1로 하드와이어드된 기입 마스크 또는 마스킹 하드웨어를 바이패스하는 하드웨어의 이용을 비롯한 각종 방식들로 구현될 수 있음).
실제 오피코드 필드(1430)(바이트 4)는 오피코드 바이트로서 또한 공지된다. 오피코드의 일부는 이 필드에서 특정된다.
MOD R/M 필드(1440)(바이트 5)는 MOD 필드(1442), Reg 필드(1444) 및 R/M 필드(1446)를 포함한다. 이전에 설명된 바와 같이, MOD 필드(1442)의 내용은 메모리 액세스 연산들과 메모리 액세스 없음 연산들을 구분한다. Reg 필드(1444)의 역할은 2가지 상황으로 요약될 수 있다: 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자 중 어느 하나를 인코딩하는 상황, 또는 오피코드 확장으로서 취급되고, 임의의 명령어 피연산자를 인코딩하는데 이용되지 않는 상황. R/M 필드(1446)의 역할은 다음의 것을 포함할 수 있다: 메모리 어드레스를 참조하는 명령어 피연산자를 인코딩하는 것, 또는 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하는 것.
SIB(Scale, Index, Base) 바이트(바이트 6) - 이전에 설명된 바와 같이, 스케일 필드(1350)의 내용은 메모리 어드레스 생성을 위해 이용된다. SIB.xxx(1454) 및 SIB.bbb(1456) - 이들 필드들의 내용은 이전에 레지스터 인덱스들 Xxxx 및 Bbbb와 관련하여 언급되었다.
변위 필드(1362A)(바이트 7-10) - MOD 필드(1442)가 10을 포함할 때, 바이트 7-10은 변위 필드(1362A)이고, 이것은 레거시 32-비트 변위(disp32)와 동일하게 작동하며, 바이트 그래뉼러티로 작동한다.
변위 인자 필드(1362B)(바이트 7) - MOD 필드(1442)가 01을 포함할 때, 바이트 7은 변위 인자 필드(1362B)이다. 이 필드의 위치는 바이트 그래뉼러티로 작동하는 레거시 x86 명령어 세트 8-비트 변위(disp8)의 위치와 동일하다. disp8이 부호 확장되기(sign extended) 때문에, 이것은 단지 -128과 127 바이트 오프셋들 사이를 어드레싱할 수 있고; 64 바이트 캐시 라인들에 관하여, disp8은 4개의 실제 유용한 값들인 -128, -64, 0 및 64로만 설정될 수 있는 8 비트를 이용하며; 더 큰 범위가 종종 필요하기 때문에, disp32가 이용되지만; disp32는 4 바이트를 요구한다. disp8 및 disp32에 반해, 변위 인자 필드(1362B)는 disp8의 재해석(reinterpretation)이고; 변위 인자 필드(1362B)를 이용할 때, 메모리 피연산자 액세스의 크기(N)로 승산된 변위 인자 필드의 내용에 의해 실제 변위가 결정된다. 이러한 타입의 변위는 disp8*N을 지칭된다. 이것은 평균 명령어 길이를 감소시킨다(훨씬 더 큰 범위를 갖는 변위에 대해 단일의 바이트가 이용됨). 이러한 압축된 변위는, 유효 변위가 메모리 액세스의 그래뉼러티의 배수이고, 그에 따라 어드레스 오프셋의 잉여 하위 비트들이 인코딩될 필요가 없다는 가정에 기초한다. 다시 말하면, 변위 인자 필드(1362B)는 레거시 x86 명령어 세트 8-비트 변위를 대체한다. 따라서, 변위 인자 필드(1362B)는 x86 명령어 세트 8-비트 변위와 동일한 방식으로 인코딩되고(따라서, ModRM/SIB 인코딩 규칙들에서의 변화 없음), 유일한 예외는 disp8이 disp8*N으로 오버로드된다는 것이다. 다시 말하면, 인코딩 규칙들 또는 인코딩 길이들에 있어서 어떠한 변경도 존재하지 않지만, (바이트-관련 어드레스 오프셋(byte-wise address offset)을 획득하기 위해 메모리 피연산자의 크기에 의해 변위를 스케일링할 필요가 있는) 하드웨어에 의한 변위 값의 해석에서만 변경이 존재한다.
즉시 필드(1372)는 이전에 설명된 바와 같이 동작한다.
전체 오피코드 필드
도 14b는 본 발명의 일 실시예에 따른 전체 오피코드 필드(1374)를 구성하는 특정 벡터 친화형 명령어 포맷(1400)의 필드들을 도시하는 블록도이다. 구체적으로, 전체 오피코드 필드(1374)는 포맷 필드(1340), 베이스 연산 필드(1342) 및 데이터 요소 폭(W) 필드(1364)를 포함한다. 베이스 연산 필드(1342)는 프리픽스 인코딩 필드(1425), 오피코드 맵 필드(1415) 및 실제 오피코드 필드(1430)를 포함한다.
레지스터 인덱스 필드
도 14c는 본 발명의 일 실시예에 따른 레지스터 인덱스 필드(1344)를 구성하는 특정 벡터 친화형 명령어 포맷(1400)의 필드들을 도시하는 블록도이다. 구체적으로, 레지스터 인덱스 필드(1344)는 REX 필드(1405), REX' 필드(1410), MODR/M.reg 필드(1444), MODR/M.r/m 필드(1446), VVVV 필드(1420), xxx 필드(1454) 및 bbb 필드(1456)를 포함한다.
증대 연산 필드
도 14d는 본 발명의 일 실시예에 따른 증대 연산 필드(1350)를 구성하는 특정 벡터 친화형 명령어 포맷(1400)의 필드들을 도시하는 블록도이다. 클래스(U) 필드(1368)가 0을 포함할 때에는, 이것은 EVEX.U0(클래스 A(1368A))을 나타내고; 1을 포함할 때에는, 이것은 EVEX.U1(클래스 B(1368B))을 나타낸다. U=0이고, MOD 필드(1442)가 11을 포함할 때(메모리 액세스 없음 연산을 나타냄), 알파 필드(1352)(EVEX 바이트 3, 비트 [7] - EH)는 rs 필드(1352A)로서 해석된다. rs 필드(1352A)가 1을 포함할 때(라운드(1352A.1)), 베타 필드(1354)(EVEX 바이트 3, 비트 [6:4] - SSS)는 라운드 제어 필드(1354A)로서 해석된다. 라운드 제어 필드(1354A)는 1 비트 SAE 필드(1356) 및 2 비트 라운드 연산 필드(1358)를 포함한다. rs 필드(1352A)가 0을 포함할 때(데이터 변환(1352A.2)), 베타 필드(1354)(EVEX 바이트 3, 비트 [6:4] - SSS)는 3 비트 데이터 변환 필드(1354B)로서 해석된다. U=0이고, MOD 필드(1442)가 00, 01 또는 10을 포함할 때(메모리 액세스 연산을 나타냄), 알파 필드(1352)(EVEX 바이트 3, 비트 [7] - EH)는 되찾기 힌트(EH) 필드(1352B)로서 해석되고, 베타 필드(1354)(EVEX 바이트 3, 비트 [6:4] - SSS)는 3 비트 데이터 조작 필드(1354C)로서 해석된다.
U=1일 때, 알파 필드(1352)(EVEX 바이트 3, 비트 [7] - EH)는 기입 마스크 제어(Z) 필드(1352C)로서 해석된다. U=1이고, MOD 필드(1442)가 11을 포함할 때(메모리 액세스 없음 연산을 나타냄), 베타 필드(1354)의 일부(EVEX 바이트 3, 비트 [4] - S0)는 RL 필드(1357A)로서 해석되고; 그것이 1을 포함할 때(라운드(1357A.1)), 베타 필드(1354)의 나머지(EVEX 바이트 3, 비트 [6-5] - S2-1)는 라운드 연산 필드(1359A)로서 해석되는 한편, RL 필드(1357A)가 0을 포함할 때(VSIZE(1357.A2)), 베타 필드(1354)의 나머지(EVEX 바이트 3, 비트 [6-5] - S2-1)는 벡터 길이 필드(1359B)(EVEX 바이트 3, 비트 [6-5] - L1-0)로서 해석된다. U=1이고, MOD 필드(1442)가 00, 01 또는 10을 포함할 때(메모리 액세스 연산을 나타냄), 베타 필드(1354)(EVEX 바이트 3, 비트 [6:4] - SSS)는 벡터 길이 필드(1359B)(EVEX 바이트 3, 비트 [6-5] - L1-0) 및 브로드캐스트 필드(1357B)(EVEX 바이트 3, 비트 [4] - B)로서 해석된다.
예시적인 레지스터 아키텍처
도 15는 본 발명의 일 실시예에 따른 레지스터 아키텍처(1500)의 블록도이다. 도시된 실시예에서, 폭이 512 비트인 32개의 벡터 레지스터들(1510)이 존재하고; 이들 레지스터들은 zmm0 내지 zmm31로서 참조된다. 하위 16개의 zmm 레지스터들의 하위 256 비트는 레지스터들 ymm0-16에 오버레이된다. 하위 16개의 zmm 레지스터들의 하위 128 비트(ymm 레지스터들의 하위 128 비트)는 레지스터들 xmm0-15에 오버레이된다. 특정 벡터 친화형 명령어 포맷(1400)은 아래의 표에 예시된 바와 같이 이들 오버레이된 레지스터 파일에 대해 작용한다.
Figure pct00008
다시 말하면, 벡터 길이 필드(1359B)는 최대 길이와 하나 이상의 다른 더 짧은 길이 사이에서 선택하는데, 여기서 각각의 이러한 더 짧은 길이는 선행 길이의 1/2 길이이며; 벡터 길이 필드(1359B)를 갖지 않는 명령어 템플릿들은 최대 벡터 길이에 대해 작용한다. 또한, 일 실시예에서, 특정 벡터 친화형 명령어 포맷(1400)의 클래스 B 명령어 템플릿들은 패킹된 또는 스칼라 단정도/배정도 부동 소수점 데이터 및 패킹된 또는 스칼라 정수 데이터에 대해 작용한다. 스칼라 연산들은 zmm/ymm/xmm 레지스터에서의 최하위 데이터 요소 포지션에서 수행되는 연산들이고; 상위 데이터 요소 포지션들은 실시예에 따라 명령어 이전에 이들이 있었던 것과 동일하게 남겨지거나 또는 제로화된다.
기입 마스크 레지스터들(1515) - 도시된 실시예에서, 각각 64 비트 크기인 8개의 기입 마스크 레지스터(k0 내지 k7)가 존재한다. 대안적인 실시예에서, 기입 마스크 레지스터들(1515)은 크기가 16 비트이다. 이전에 설명된 바와 같이, 본 발명의 일 실시예에서, 벡터 마스크 레지스터 k0은 기입 마스크로서 이용될 수 없고; 통상적으로 k0을 나타내는 인코딩이 기입 마스크에 이용될 때, 이것은 0xFFFF의 하드와이어드 기입 마스크(hardwired write mask)를 선택하여, 그 명령어에 대한 기입 마스킹을 효과적으로 디스에이블한다.
범용 레지스터들(1525) - 도시된 실시예에서, 메모리 피연산자들을 어드레싱하기 위해 기존의 x86 어드레싱 모드들과 함께 이용되는 16개의 64-비트 범용 레지스터들이 존재한다. 이들 레지스터들은 RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP 및 R8 내지 R15라는 이름으로 참조된다.
MMX 패킹된 정수 플랫 레지스터 파일(packed integer flat register file)(1550)로 에일리어싱된 스칼라 부동 소수점 스택 레지스터 파일(x87 스택)(1545) - 도시된 실시예에서, x87 스택은 x87 명령어 세트 확장을 이용하여 32/64/80-비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산들을 수행하기 위해 이용되는 8-요소 스택인 한편; MMX 레지스터들은 MMX 레지스터들과 XMM 레지스터들 사이에 수행되는 일부 연산들을 위한 피연산자들을 유지할 뿐만 아니라 64-비트 패킹된 정수 데이터에 대해 연산들을 수행하기 위해 이용된다.
본 발명의 대안적인 실시예들은 더 넓거나 더 좁은 레지스터들을 이용할 수 있다. 부가적으로, 본 발명의 대안적인 실시예들은 더 많거나, 더 적거나 또는 상이한 레지스터 파일들 및 레지스터들을 이용할 수 있다.
예시적인 코어 아키텍처들, 프로세서들 및 컴퓨터 아키텍처들
프로세서 코어들은 상이한 프로세서들에서 상이한 목적들을 위해 상이한 방식들로 구현될 수 있다. 예를 들어, 이러한 코어들의 구현들은, 1) 범용 컴퓨팅을 위해 의도된 범용 순차 코어; 2) 범용 컴퓨팅을 위해 의도된 고성능 범용 비순차 코어; 3) 주로 그래픽스 및/또는 과학(스루풋) 컴퓨팅을 위해 의도된 특수 목적 코어를 포함할 수 있다. 상이한 프로세서들의 구현들은, 1) 범용 컴퓨팅을 위해 의도된 하나 이상의 범용 순차 코어 및/또는 범용 컴퓨팅을 위해 의도된 하나 이상의 범용 비순차 코어를 포함하는 CPU; 및 2) 주로 그래픽스 및/또는 과학(스루풋)을 위해 의도된 하나 이상의 특수 목적 코어를 포함하는 코프로세서를 포함할 수 있다. 이러한 상이한 프로세서들은 상이한 컴퓨터 시스템 아키텍처들을 초래하고, 이들 컴퓨터 시스템 아키텍처들은, 1) CPU와는 별개의 칩 상의 코프로세서; 2) CPU와 동일한 패키지에서의 별개의 다이 상의 코프로세서; 3) CPU와 동일한 다이 상의 코프로세서(이 경우, 이러한 코프로세서는 때때로 통합된 그래픽스 및/또는 과학(스루풋) 로직과 같은 특수 목적 로직 또는 특수 목적 코어로 지칭됨); 및 4) 부가적인 기능성, 전술한 코프로세서 및 전술한 CPU(때때로 애플리케이션 코어(들) 또는 애플리케이션 프로세서(들)로 지칭됨)와 동일한 다이 상에 포함될 수 있는 시스템 온 칩을 포함할 수 있다. 다음에, 예시적인 코어 아키텍처들이 설명된 다음, 예시적인 프로세서들 및 컴퓨터 아키텍처들이 설명된다.
예시적인 코어 아키텍처들
순차 및 비순차 코어 블록도
도 16a는 본 발명의 실시예들에 따른 예시적인 순차 파이프라인 및 예시적인 레지스터 리네이밍, 비순차 발행/실행 파이프라인의 양쪽 모두를 도시하는 블록도이다. 도 16b는 본 발명의 실시예들에 따른 프로세서에 포함될 순차 아키텍처 코어의 예시적인 실시예 및 예시적인 레지스터 리네이밍, 비순차 발행/실행 아키텍처 코어의 양쪽 모두를 도시하는 블록도이다. 도 16a 및 도 16b에서의 실선 박스들은 순차 파이프라인 및 순차 코어를 예시하는 한편, 파선 박스들의 선택적인 추가는 레지스터 리네이밍, 비순차 발행/실행 파이프라인 및 코어를 예시한다. 순차 양태가 비순차 양태의 서브세트라는 것을 고려하여, 비순차 양태가 설명될 것이다.
도 16a에서, 프로세서 파이프라인(1600)은 페치 스테이지(1602), 길이 디코드 스테이지(1604), 디코드 스테이지(1606), 할당 스테이지(1608), 리네이밍 스테이지(1610), 스케줄링(디스패치 또는 발행으로도 알려져 있음) 스테이지(1612), 레지스터 판독/메모리 판독 스테이지(1614), 실행 스테이지(1616), 후기입(write back)/메모리 기입 스테이지(1618), 예외 핸들링 스테이지(1622) 및 커미트 스테이지(1624)를 포함한다.
도 16b는 실행 엔진 유닛(1650)에 연결된 프론트 엔드 유닛(1630) - 이들 양자는 메모리 유닛(1670)에 연결됨 - 을 포함하는 프로세서 코어(1690)를 도시한다. 코어(1690)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 하이브리드 또는 대안적인 코어 타입일 수 있다. 다른 옵션으로서, 코어(1690)는, 예를 들어, 네트워크 또는 통신 코어, 압축 엔진, 코프로세서 코어, 범용 컴퓨팅 그래픽스 처리 유닛(general purpose computing graphics processing unit)(GPGPU) 코어, 그래픽스 코어 등과 같은 특수 목적 코어일 수 있다.
프론트 엔드 유닛(1630)은 명령어 캐시 유닛(1634)에 연결된 분기 예측 유닛(1632)을 포함하고, 이 명령어 캐시 유닛은 명령어 변환 색인 버퍼(translation lookaside buffer)(TLB)(1636)에 연결되고, 이 명령어 변환 색인 버퍼는 명령어 페치 유닛(1638)에 연결되고, 이 명령어 페치 유닛은 디코드 유닛(1640)에 연결된다. 디코드 유닛(1640)(또는 디코더)은 명령어들을 디코딩하고, 출력으로서 하나 이상의 마이크로연산들, 마이크로코드 엔트리 포인트들, 마이크로명령어들, 다른 명령어들, 또는 다른 제어 신호들을 생성할 수 있는데, 이들은 오리지널 명령어들로부터 디코딩되거나, 또는 다른 방식으로 오리지널 명령어들을 반영하거나 오리지널 명령어들로부터 도출된다. 디코드 유닛(1640)은 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다. 적합한 메커니즘들의 예들은 룩업 테이블들, 하드웨어 구현들, 프로그램가능 로직 어레이들(PLA들), 마이크로코드 판독 전용 메모리들(ROM들) 등을 포함하지만, 이에 제한되지는 않는다. 일 실시예에서, 코어(1690)는 (예를 들어, 디코드 유닛(1640)에서 또는 다른 방식으로 프론트 엔드 유닛(1630) 내에) 특정 매크로명령어들을 위한 마이크로코드를 저장하는 마이크로코드 ROM 또는 다른 매체를 포함한다. 디코드 유닛(1640)은 실행 엔진 유닛(1650)에서의 리네임/할당자 유닛(1652)에 연결된다.
실행 엔진 유닛(1650)은, 하나 이상의 스케줄러 유닛(들)(1656)의 세트 및 리타이어먼트 유닛(1654)에 연결된 리네임/할당자 유닛(1652)을 포함한다. 스케줄러 유닛(들)(1656)은, 예약 스테이션들, 중앙 명령어 윈도우 등을 비롯한 임의의 수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(1656)은 물리적 레지스터 파일(들) 유닛(들)(1658)에 연결된다. 물리적 레지스터 파일(들) 유닛들(1658) 각각은 하나 이상의 물리적 레지스터 파일을 나타내고, 이들 중 상이한 물리적 레지스터 파일들은 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 상태(예를 들어, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등과 같은 하나 이상의 상이한 데이터 타입을 저장한다. 일 실시예에서, 물리적 레지스터 파일(들) 유닛(1658)은 벡터 레지스터 유닛, 기입 마스크 레지스터 유닛 및 스칼라 레지스터 유닛을 포함한다. 이들 레지스터 유닛들은 아키텍처 벡터 레지스터들, 벡터 마스크 레지스터들 및 범용 레지스터들을 제공할 수 있다. 물리적 레지스터 파일(들) 유닛(들)(1658)은, (예를 들어, 재정렬 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 이용하여; 미래 파일(들), 이력 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 이용하여; 레지스터 맵들 및 레지스터들의 풀을 이용하거나 하여) 레지스터 리네이밍 및 비순차 실행이 구현될 수 있는 다양한 방식들을 예시하기 위해서 리타이어먼트 유닛(1654)에 의해 중첩된다. 리타이어먼트 유닛(1654) 및 물리적 레지스터 파일(들) 유닛(들)(1658)은 실행 클러스터(들)(1660)에 연결된다. 실행 클러스터(들)(1660)는 하나 이상의 실행 유닛들(1662)의 세트 및 하나 이상의 메모리 액세스 유닛들(1664)의 세트를 포함한다. 실행 유닛들(1662)은 다양한 타입의 데이터(예를 들어, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예를 들어, 시프트, 가산, 감산, 승산)을 수행할 수 있다. 일부 실시예들은 특정 기능들이나 기능들의 세트들에 전용인 다수의 실행 유닛을 포함할 수 있지만, 다른 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 기능을 수행하는 다수의 실행 유닛을 포함할 수 있다. 스케줄러 유닛(들)(1656), 물리적 레지스터 파일(들) 유닛(들)(1658) 및 실행 클러스터(들)(1660)는 가능하게는 복수개인 것으로 도시되어 있는데, 그 이유는 특정 실시예들이 특정 타입의 데이터/연산들에 대해 별개의 파이프라인들(예를 들어, 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인, 및/또는 자신의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛 및/또는 실행 클러스터를 각각 갖는 메모리 액세스 파이프라인 - 별개의 메모리 액세스 파이프라인의 경우에, 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(1664)을 갖는 특정 실시예들이 구현됨)을 생성하기 때문이다. 또한, 별개의 파이프라인들이 이용되는 경우, 이들 파이프라인들 중 하나 이상은 비순차 발행/실행일 수 있고, 나머지는 순차적일 수 있다는 것이 이해되어야 한다.
메모리 액세스 유닛들(1664)의 세트는 메모리 유닛(1670)에 연결되고, 이 메모리 유닛은 레벨 2(L2) 캐시 유닛(1676)에 연결되는 데이터 캐시 유닛(1674)에 연결된 데이터 TLB 유닛(1672)을 포함한다. 하나의 예시적인 실시예에서, 메모리 액세스 유닛들(1664)은 로드 유닛(load unit), 어드레스 스토어 유닛(store address unit) 및 데이터 스토어 유닛(store data unit)을 포함할 수 있으며, 이들 각각은 메모리 유닛(1670)에서의 데이터 TLB 유닛(1672)에 연결된다. 명령어 캐시 유닛(1634)은 메모리 유닛(1670)에서의 레벨 2(L2) 캐시 유닛(1676)에 또한 연결된다. L2 캐시 유닛(1676)은 하나 이상의 다른 레벨의 캐시에 그리고 궁극적으로는 메인 메모리에 연결된다.
예로서, 예시적인 레지스터 리네이밍, 비순차 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(1600)을 구현할 수 있다: 1) 명령어 페치(1638)는 페치 및 길이 디코딩 스테이지들(1602 및 1604)을 수행하고; 2) 디코드 유닛(1640)은 디코드 스테이지(1606)를 수행하고; 3) 리네임/할당자 유닛(1652)은 할당 스테이지(1608) 및 리네이밍 스테이지(1610)를 수행하고; 4) 스케줄러 유닛(들)(1656)은 스케줄 스테이지(1612)를 수행하고; 5) 물리적 레지스터 파일(들) 유닛(들)(1658) 및 메모리 유닛(1670)은 레지스터 판독/메모리 판독 스테이지(1614)를 수행하고; 실행 클러스터(1660)는 실행 스테이지(1616)를 수행하고; 6) 메모리 유닛(1670) 및 물리적 레지스터 파일(들) 유닛(들)(1658)은 후기입/메모리 기입 스테이지(1618)를 수행하고; 7) 다양한 유닛들이 예외 핸들링 스테이지(1622)에 수반될 수 있고; 8) 리타이어먼트 유닛(1654) 및 물리적 레지스터 파일(들) 유닛(들)(1658)은 커미트 스테이지(1624)를 수행한다.
코어(1690)는 본 명세서에 설명된 명령어(들)를 비롯한 하나 이상의 명령어 세트들(예를 들어, (더 새로운 버전이 추가된 소정의 확장을 갖는) x86 명령어 세트; 캘리포니아주 서니베일에 있는 MIPS Technologies의 MIPS 명령어 세트; 캘리포니아주 서니베일에 있는 ARM Holdings의 (NEON과 같은 선택적인 부가 확장을 갖는) ARM 명령어 세트)을 지원할 수 있다. 일 실시예에서, 코어(1690)는 패킹된 데이터 명령어 세트 확장(예를 들어, AVX1, AVX2)을 지원하는 로직을 포함하며, 그에 따라 많은 멀티미디어 애플리케이션들에 의해 이용되는 연산들이 패킹된 데이터를 이용하여 수행되는 것을 허용한다.
코어는 (스레드들 또는 연산들의 2개 이상의 병렬 세트를 실행하는) 멀티스레딩을 지원할 수 있고, 시간 분할 멀티스레딩(time sliced multithreading), 동시적 멀티스레딩(단일의 물리적 코어는, 물리적 코어가 동시에 멀티스레딩하는 스레드들 각각에 대한 논리적 코어를 제공함), 또는 이들의 조합(예를 들어, 인텔® Hyperthreading 기술에서와 같이 시간 분할 페칭과 디코딩 및 그 이후의 동시적 멀티스레딩)을 비롯한 각종 방식들로 그렇게 할 수 있다는 것이 이해되어야 한다.
레지스터 리네이밍이 비순차 실행의 콘텍스트에서 설명되지만, 레지스터 리네이밍은 순차 아키텍처에서 이용될 수 있다는 것이 이해되어야 한다. 프로세서의 예시된 실시예가 별개의 명령어 및 데이터 캐시 유닛들(1634/1674) 및 공유 L2 캐시 유닛(1676)을 또한 포함하지만, 대안적인 실시예들은, 예를 들어 레벨 1(L1) 내부 캐시 또는 다중 레벨의 내부 캐시와 같이, 명령어들 및 데이터 양쪽 모두에 대한 단일의 내부 캐시를 가질 수 있다. 일부 실시예들에서, 시스템은, 코어 및/또는 프로세서의 외부에 있는 외부 캐시와 내부 캐시의 조합을 포함할 수 있다. 대안적으로, 모든 캐시는 코어 및/또는 프로세서의 외부에 있을 수 있다.
특정의 예시적인 순차 코어 아키텍처
도 17a 및 도 17b는 코어가 칩에서의 수개의 로직 블록들(동일한 타입 및/또는 상이한 타입의 다른 코어들을 포함함) 중 하나의 로직 블록인 보다 구체적인 예시적인 순차 코어 아키텍처의 블록도를 도시한다. 로직 블록들은, 애플리케이션에 따라, 일부 고정된 기능 로직, 메모리 I/O 인터페이스들 및 다른 필요한 I/O 로직과 고대역폭 상호접속 네트워크(예를 들어, 링 네트워크)를 통해 통신한다.
도 17a는 본 발명의 실시예들에 따른 단일 프로세서 코어를, 온-다이 상호접속 네트워크(1702)로의 그것의 접속 및 레벨 2(L2) 캐시의 그것의 로컬 서브세트(1704)와 함께 도시하는 블록도이다. 일 실시예에서, 명령어 디코더(1700)는 패킹된 데이터 명령어 세트 확장을 갖는 x86 명령어 세트를 지원한다. L1 캐시(1706)는 스칼라 유닛 및 벡터 유닛에 대한 캐시 메모리로의 낮은 레이턴시 액세스들을 허용한다. (설계를 단순화하기 위해) 일 실시예에서 스칼라 유닛(1708) 및 벡터 유닛(1710)은 별개의 레지스터 세트들(각각 스칼라 레지스터들(1712) 및 벡터 레지스터들(1714))을 이용하고, 이들 사이에 전달되는 데이터는 메모리에 기입된 다음, 레벨 1(L1) 캐시(1706)로부터 다시 판독되지만, 본 발명의 대안적인 실시예들은 상이한 접근법을 이용할 수 있다(예를 들어, 단일의 레지스터 세트를 이용하거나, 또는 기입 및 다시 판독되지 않고 2개의 레지스터 파일들 사이에서 데이터가 전달되는 것을 허용하는 통신 경로를 포함함).
L2 캐시의 로컬 서브세트(1704)는 프로세서 코어당 하나씩 별개의 로컬 서브세트들로 분할되는 글로벌 L2 캐시의 일부이다. 각각의 프로세서 코어는 L2 캐시의 그 자신의 로컬 서브세트(1704)에 대한 직접 액세스 경로를 갖는다. 프로세서 코어에 의해 판독된 데이터는 그것의 L2 캐시 서브세트(1704)에 저장되고, 다른 프로세서 코어들이 그들 자신의 로컬 L2 캐시 서브세트들에 액세스하는 것과 병렬로 신속하게 액세스될 수 있다. 프로세서 코어에 의해 기입된 데이터는 그 자신의 L2 캐시 서브세트(1704)에 저장되고, 필요한 경우에 다른 서브세트들로부터 플러싱된다. 링 네트워크는 공유 데이터에 대한 일관성(coherency)을 보장한다. 링 네트워크는 프로세서 코어들, L2 캐시들 및 다른 로직 블록들과 같은 에이전트들이 칩 내에서 서로 통신할 수 있게 하기 위해 양방향성이다. 각각의 링 데이터 경로는 방향당 1012 비트 폭이다.
도 17b는 본 발명의 실시예들에 따른 도 17a의 프로세서 코어의 일부의 확대도이다. 도 17b는 L1 캐시(1704)의 L1 데이터 캐시(1706A) 부분뿐만 아니라, 벡터 유닛(1710) 및 벡터 레지스터들(1714)에 관한 추가 상세를 포함한다. 구체적으로는, 벡터 유닛(1710)은 16-와이드 벡터 처리 유닛(VPU)(16-와이드 ALU(1728) 참조)인데, 이는 정수, 단정도 부동 및 배정도 부동 명령어들 중 하나 이상을 실행한다. VPU는 스위즐 유닛(1720)을 이용한 레지스터 입력들의 스위즐링, 수치 변환 유닛들(1722A 및 1722B)을 이용한 수치 변환, 및 메모리 입력에 대한 복제 유닛(1724)을 이용한 복제를 지원한다. 기입 마스크 레지스터들(1726)은 결과적인 벡터 기입들의 프리디케이팅(predicating)을 허용한다.
통합된 메모리 제어기 및 그래픽스를 갖는 프로세서
도 18은 본 발명의 실시예들에 따른 하나보다 많은 코어를 가질 수 있고 통합된 메모리 제어기를 가질 수 있으며 통합된 그래픽스를 가질 수 있는 프로세서(1800)의 블록도이다. 도 18의 실선 박스들은, 단일 코어(1802A), 시스템 에이전트(1810), 하나 이상의 버스 제어기 유닛들(1816)의 세트를 갖는 프로세서(1800)를 예시하는 한편, 파선 박스들의 선택적인 추가는, 다수의 코어들(1802A 내지 1802N), 시스템 에이전트 유닛(1810)에서의 하나 이상의 통합된 메모리 제어기 유닛(들)(1814)의 세트 및 특수 목적 로직(1808)을 갖는 대안적인 프로세서(1800)를 예시한다.
따라서, 프로세서(1800)의 상이한 구현들은, 1) (하나 이상의 코어를 포함할 수 있는) 통합된 그래픽스 및/또는 과학(스루풋) 로직인 특수 목적 로직(1808), 및 하나 이상의 범용 코어들(예를 들어, 범용 순차 코어들, 범용 비순차 코어들, 이 둘의 조합)인 코어들(1802A 내지 1802N)을 갖는 CPU; 2) 주로 그래픽스 및/또는 과학(스루풋)을 위해 의도된 다수의 특수 목적 코어들인 코어들(1802A 내지 1802N)을 갖는 코프로세서; 및 3) 다수의 범용 순차 코어들인 코어들(1802A 내지 1802N)을 갖는 코프로세서를 포함할 수 있다. 따라서, 프로세서(1800)는 범용 프로세서, 코프로세서 또는 특수 목적 프로세서, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽스 프로세서, GPGPU(general purpose graphics processing unit), 고스루풋 MIC(many integrated core) 코프로세서(30개 이상의 코어를 포함함), 임베디드 프로세서 등일 수 있다. 프로세서는 하나 이상의 칩 상에 구현될 수 있다. 프로세서(1800)는, 예를 들어 BiCMOS, CMOS 또는 NMOS와 같은 다수의 프로세스 기술 중 임의의 것을 이용하여 하나 이상의 기판 상에 구현될 수 있고/있거나 그 일부일 수 있다.
메모리 계층구조는, 코어들 내의 하나 이상의 레벨의 캐시, 하나 이상의 공유 캐시 유닛들(1806)의 세트, 및 통합된 메모리 제어기 유닛들(1814)의 세트에 연결된 외부 메모리(도시되지 않음)를 포함한다. 공유 캐시 유닛들(1806)의 세트는, 레벨 2(L2), 레벨 3(L3), 레벨 4(L4) 또는 다른 레벨 캐시와 같은 하나 이상의 중간 레벨 캐시, 최종 레벨 캐시(last level cache)(LLC) 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서 링 기반 상호접속 유닛(1812)은 통합된 그래픽스 로직(1808), 공유 캐시 유닛들(1806)의 세트 및 시스템 에이전트 유닛(1810)/통합된 메모리 제어기 유닛(들)(1814)을 상호접속하지만, 대안적인 실시예들은 이러한 유닛들을 상호접속하기 위해 임의의 수의 잘 알려진 기술을 이용할 수 있다. 일 실시예에서, 하나 이상의 캐시 유닛들(1806)과 코어들(1802A 내지 1802N) 사이에 일관성이 유지된다.
일부 실시예들에서, 코어들(1802A 내지 1802N) 중 하나 이상은 멀티스레딩을 할 수 있다. 시스템 에이전트(1810)는 코어들(1802A 내지 1802N)을 조정하며 동작시키는 컴포넌트들을 포함한다. 시스템 에이전트 유닛(1810)은 예를 들어 전력 제어 유닛(PCU) 및 디스플레이 유닛을 포함할 수 있다. PCU는, 코어들(1802A 내지 1802N) 및 통합된 그래픽스 로직(1808)의 전력 상태를 조절하기 위해 필요한 로직 및 컴포넌트들일 수 있거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 접속된 디스플레이를 구동시키기 위한 것이다.
코어들(1802A 내지 1802N)은 아키텍처 명령어 세트에 관하여 동질적일 수도 있고 이질적일 수도 있는데; 즉, 코어들(1802A 내지 1802N) 중 2개 이상은 동일한 명령어 세트를 실행가능할 수 있는 한편, 다른 것들은 그 명령어 세트의 서브세트만을 또는 상이한 명령어 세트를 실행가능할 수 있다.
예시적인 컴퓨터 아키텍처들
도 19 내지 도 22는 예시적인 컴퓨터 아키텍처들의 블록도들이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, 개인용 정보 단말기들, 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, 디지털 신호 프로세서들(DSP들), 그래픽스 디바이스들, 비디오 게임 디바이스들, 셋톱 박스들, 마이크로컨트롤러들, 셀 폰들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들 및 다양한 다른 전자 디바이스들에 대하여 관련 기술분야에 공지된 다른 시스템 설계들 및 구성들도 또한 적합하다. 일반적으로, 본 명세서에 개시된 바와 같은 프로세서 및/또는 다른 실행 로직을 통합할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.
이하 도 19를 참조하면, 본 발명의 일 실시예에 따른 시스템(1900)의 블록도가 도시되어 있다. 시스템(1900)은 제어기 허브(1920)에 연결된 하나 이상의 프로세서(1910, 1915)를 포함할 수 있다. 일 실시예에서, 제어기 허브(1920)는 그래픽스 메모리 제어기 허브(GMCH)(1990) 및 입/출력 허브(IOH)(1950)(이들은 별개의 칩들 상에 있을 수 있음)를 포함하고; GMCH(1990)는, 메모리(1940) 및 코프로세서(1945)에 연결되는 메모리 및 그래픽스 제어기들을 포함하고; IOH(1950)는 입/출력(I/O) 디바이스들(1960)을 GMCH(1990)에 연결한다. 대안적으로, 메모리 및 그래픽스 제어기들 중 하나 또는 양쪽 모두는 (본 명세서에 설명되는 바와 같이) 프로세서 내에 통합되고, 메모리(1940) 및 코프로세서(1945)는 IOH(1950)와 단일 칩에 있는 제어기 허브(1920) 및 프로세서(1910)에 직접 연결된다.
부가적인 프로세서들(1915)의 선택적인 속성은 도 19에서 파선들로 표시되어 있다. 각각의 프로세서(1910, 1915)는 본 명세서에 설명된 처리 코어들 중 하나 이상을 포함할 수 있으며, 프로세서(1800)의 소정의 버전일 수 있다.
메모리(1940)는 예를 들어 DRAM(dynamic random access memory), PCM(phase change memory) 또는 이 둘의 조합일 수 있다. 적어도 하나의 실시예에서, 제어기 허브(1920)는, FSB(frontside bus)와 같은 다분기 버스(multi-drop bus), QPI(QuickPath Interconnect)와 같은 점대점 인터페이스, 또는 유사한 접속(1995)을 통해, 프로세서(들)(1910, 1915)와 통신한다.
일 실시예에서, 코프로세서(1945)는, 예를 들어, 고스루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽스 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다. 일 실시예에서, 제어기 허브(1920)는 통합된 그래픽스 가속기를 포함할 수 있다.
아키텍처, 마이크로아키텍처, 열, 전력 소모 특성 등을 포함하는 다양한 성능 메트릭(metrics of merit)에 관하여 물리적 자원들(1910, 1915) 사이에 각종 차이가 존재할 수 있다.
일 실시예에서, 프로세서(1910)는 일반 타입의 데이터 처리 연산들을 제어하는 명령어들을 실행한다. 명령어들 내에는 코프로세서 명령어들이 임베딩될 수 있다. 프로세서(1910)는 부착된 코프로세서(1945)에 의해 실행되어야 하는 타입인 것으로서 이들 코프로세서 명령어들을 인식한다. 따라서, 프로세서(1910)는, 코프로세서(1945)에 대해, 코프로세서 버스 또는 다른 상호접속부 상에서 이들 코프로세서 명령어들(또는 코프로세서 명령어들을 나타내는 제어 신호들)을 발행한다. 코프로세서(들)(1945)는 수신된 코프로세서 명령어들을 수락하여 실행한다.
이하 도 20을 참조하면, 본 발명의 실시예에 따른 제1의 보다 구체적인 예시적인 시스템(2000)의 블록도가 도시되어 있다. 도 20에 도시된 바와 같이, 멀티프로세서 시스템(2000)은 점대점 상호접속 시스템이고, 점대점 상호접속부(2050)를 통해 연결되는 제1 프로세서(2070) 및 제2 프로세서(2080)를 포함한다. 프로세서들(2070 및 2080) 각각은 프로세서(1800)의 소정의 버전일 수 있다. 본 발명의 일 실시예에서, 프로세서들(2070 및 2080)은 각각 프로세서들(1910 및 1915)인 한편, 코프로세서(2038)는 코프로세서(1945)이다. 다른 실시예에서, 프로세서들(2070 및 2080)은 각각 프로세서(1910) 및 코프로세서(1945)이다.
프로세서들(2070 및 2080)은 각각 통합된 메모리 제어기(IMC) 유닛들(2072 및 2082)을 포함하는 것으로 도시되어 있다. 또한, 프로세서(2070)는 그 버스 제어기 유닛들의 일부로서 점대점(P-P) 인터페이스들(2076 및 2078)을 포함하고; 유사하게, 제2 프로세서(2080)는 P-P 인터페이스들(2086 및 2088)을 포함한다. 프로세서들(2070, 2080)은 점대점(P-P) 인터페이스 회로들(2078, 2088)을 이용하여 P-P 인터페이스(2050)를 통해 정보를 교환할 수 있다. 도 20에 도시된 바와 같이, IMC들(2072 및 2082)은 프로세서들을 각각의 메모리들, 즉 각각의 프로세서들에 로컬로 부착된 메인 메모리의 부분들일 수 있는 메모리(2032) 및 메모리(2034)에 연결한다.
프로세서들(2070, 2080) 각각은 점대점 인터페이스 회로들(2076, 2094, 2086, 2098)을 이용하여 개별적인 P-P 인터페이스들(2052, 2054)을 통해 칩셋(2090)과 정보를 교환할 수 있다. 선택적으로, 칩셋(2090)은 고성능 인터페이스(2039)를 통해 코프로세서(2038)와 정보를 교환할 수 있다. 일 실시예에서, 코프로세서(2038)는, 예를 들어, 고스루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽스 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다.
공유 캐시(도시되지 않음)가 양쪽 프로세서들의 외부에 또는 어느 하나의 프로세서에 포함될 수 있지만, P-P 상호접속부를 통해 프로세서들과 접속되어, 프로세서가 저전력 모드에 들어가는 경우에 어느 하나의 프로세서 또는 양쪽 프로세서의 로컬 캐시 정보가 공유 캐시에 저장될 수 있게 된다.
칩셋(2090)은 인터페이스(2096)를 통해 제1 버스(2016)에 연결될 수 있다. 일 실시예에서, 제1 버스(2016)는 PCI(Peripheral Component Interconnect) 버스이거나, 또는 PCI Express 버스 또는 다른 제3세대 I/O 상호접속 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이에 제한되지는 않는다.
도 20에 도시된 바와 같이, 제1 버스(2016)를 제2 버스(2020)에 연결하는 버스 브리지(2018)와 함께, 다양한 I/O 디바이스들(2014)이 제1 버스(2016)에 연결될 수 있다. 일 실시예에서, 코프로세서, 고스루풋 MIC 프로세서, GPGPU, (예를 들어, 그래픽스 가속기 또는 디지털 신호 처리(DSP) 유닛과 같은) 가속기, 필드 프로그램가능 게이트 어레이 또는 임의의 다른 프로세서와 같은 하나 이상의 부가적인 프로세서(들)(2015)가 제1 버스(2016)에 연결된다. 일 실시예에서, 제2 버스(2020)는 LPC(low pin count) 버스일 수 있다. 일 실시예에서, 예를 들어, 키보드 및/또는 마우스(2022), 통신 디바이스들(2027), 및 명령어들/코드 및 데이터(2030)를 포함할 수 있는 디스크 드라이브나 다른 대용량 스토리지 디바이스와 같은 스토리지 유닛(2028)을 포함하는 다양한 디바이스들이 제2 버스(2020)에 연결될 수 있다. 또한, 오디오 I/O(2024)가 제2 버스(2020)에 연결될 수 있다. 다른 아키텍처들도 가능하다는 점에 유의한다. 예를 들어, 도 20의 점대점 아키텍처 대신에, 시스템은 다분기 버스 또는 다른 이러한 아키텍처를 구현할 수 있다.
이하 도 21을 참조하면, 본 발명의 실시예에 따른 제2의 보다 구체적인 예시적인 시스템(2100)의 블록도가 도시되어 있다. 도 20 및 도 21에서의 유사한 요소들은 유사한 참조 번호들을 지니며, 도 21의 다른 양태들을 모호하게 하는 것을 회피하기 위해서 도 21로부터 도 20의 특정 양태들이 생략되었다.
도 21은 프로세서들(2070, 2080)이 각각 통합된 메모리 및 I/O 제어 로직("CL")(2072 및 2082)을 포함할 수 있는 것을 도시한다. 따라서, CL(2072, 2082)은 통합된 메모리 제어기 유닛들을 포함하며, I/O 제어 로직을 포함한다. 도 21은 메모리들(2032, 2034)이 CL(2072, 2082)에 연결될 뿐만 아니라 I/O 디바이스들(2114)도 제어 로직(2072, 2082)에 연결되는 것을 도시한다. 레거시 I/O 디바이스들(2115)이 칩셋(2090)에 연결된다.
이하 도 22를 참조하면, 본 발명의 실시예에 따른 SoC(2200)의 블록도가 도시되어 있다. 도 18에서의 유사한 요소들은 유사한 참조 번호들을 지닌다. 또한, 파선 박스들은 더 진보된 SoC들에 대한 선택적인 특징들이다. 도 22에서, 상호접속 유닛(들)(2202)은, 하나 이상의 코어들(202A 내지 202N)의 세트 및 공유 캐시 유닛(들)(1806)을 포함하는 애플리케이션 프로세서(2210); 시스템 에이전트 유닛(1810); 버스 제어기 유닛(들)(1816); 통합된 메모리 제어기 유닛(들)(1814); 통합된 그래픽스 로직, 이미지 프로세서, 오디오 프로세서 및 비디오 프로세서를 포함할 수 있는 하나 이상의 코프로세서들(2220)의 세트; SRAM(static random access memory) 유닛(2230); DMA(direct memory access) 유닛(2232); 및 하나 이상의 외부 디스플레이에 연결하기 위한 디스플레이 유닛(2240)에 연결된다. 일 실시예에서, 코프로세서(들)(2220)는, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 고스루풋 MIC 프로세서, 임베디드 프로세서 등과 같은 특수 목적 프로세서를 포함한다.
본 명세서에 개시된 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어, 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 발명의 실시예들은, 적어도 하나의 프로세서, 스토리지 시스템(휘발성 및 비휘발성 메모리 및/또는 스토리지 요소들을 포함함), 적어도 하나의 입력 디바이스 및 적어도 하나의 출력 디바이스를 포함하는 프로그램가능 시스템들 상에서 실행되는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.
도 20에 도시된 코드(2030)와 같은 프로그램 코드는 입력 명령어들에 적용되어, 본 명세서에 설명된 기능들을 수행하고 출력 정보를 생성할 수 있다. 출력 정보는 공지된 방식으로 하나 이상의 출력 디바이스에 적용될 수 있다. 이 애플리케이션을 위해, 처리 시스템은, 예를 들어, 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 주문형 집적 회로(ASIC) 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 처리 시스템과 통신하기 위해 하이 레벨 절차형 또는 객체 지향형 프로그래밍 언어로 구현될 수 있다. 또한, 프로그램 코드는 요구되는 경우에 어셈블리 또는 머신 언어로 구현될 수 있다. 사실상, 본 명세서에 설명된 메커니즘들은 임의의 특정 프로그래밍 언어로 범위가 제한되지는 않는다. 임의의 경우에, 이 언어는 컴파일형 또는 해석형 언어일 수 있다.
적어도 하나의 실시예의 하나 이상의 양태는, 머신에 의해 판독될 때에 이 머신으로 하여금 본 명세서에 설명된 기술들을 수행하는 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 나타내는 머신 판독가능 매체 상에 저장된 대표적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 이러한 표현들은 유형의(tangible) 머신 판독가능 매체 상에 저장되고, 다양한 고객들 또는 제조 설비들에 공급되어, 로직 또는 프로세서를 실제로 제조하는 제조 머신들로 로딩될 수 있다.
이러한 머신 판독가능 저장 매체는, 하드 디스크들, 플로피 디스크들, 광학 디스크들, CD-ROM들(compact disk read-only memories), CD-RW들(compact disk rewritable's) 및 광자기 디스크들을 포함하는 임의의 다른 타입의 디스크, ROM들(read-only memories), RAM들(random access memories), 예컨대 DRAM들(dynamic random access memories), SRAM들(static random access memories), EPROM들(erasable programmable read-only memories), 플래시 메모리들, EEPROM들(electrically erasable programmable read-only memories), 상변화 메모리(PCM)와 같은 반도체 디바이스들, 자기 또는 광학 카드들, 또는 전자 명령어들을 저장하기에 적합한 임의의 다른 타입의 매체와 같은 저장 매체를 비롯하여, 머신 또는 디바이스에 의해 제조되거나 형성되는 제조물들의 비일시적인 유형의 배열들을 포함할 수 있지만, 이에 제한되지는 않는다.
따라서, 본 발명의 실시예들은, 명령어들을 포함하거나, 또는 본 명세서에 설명된 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 피처들을 정의하는 HDL(Hardware Description Language)과 같은 설계 데이터를 포함하는 비일시적인 유형의 머신 판독가능 매체를 또한 포함한다. 이러한 실시예들은 프로그램 제품들로 또한 언급될 수 있다.
에뮬레이션(2진 번역(binary translation), 코드 모핑 등을 포함함)
일부 경우에, 소스 명령어 세트로부터 타깃 명령어 세트로 명령어를 변환하기 위해 명령어 변환기가 이용될 수 있다. 예를 들어, 명령어 변환기는 명령어를 코어에 의해 처리될 하나 이상의 다른 명령어로 (예를 들어, 정적 2진 번역, 동적 번역(dynamic compilation)을 포함하는 동적 2진 번역을 이용하여) 번역하거나, 모핑하거나, 에뮬레이트하거나, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어 또는 이들의 조합으로 구현될 수 있다. 명령어 변환기는 온 프로세서(on processor), 오프 프로세서(off processor), 또는 부분 온 및 부분 오프 프로세서(part on and part off processor)일 수 있다.
도 23은 본 발명의 실시예들에 따른 소스 명령어 세트에서의 2진 명령어들을 타깃 명령어 세트에서의 2진 명령어들로 변환하기 위한 소프트웨어 명령어 변환기의 이용을 대조하는 블록도이다. 도시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 다양한 조합으로 구현될 수 있다. 도 23은 하이 레벨 언어(2302)로 된 프로그램이 x86 컴파일러(2304)를 이용하여 컴파일링되어, 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(2316)에 의해 본래 실행될 수 있는 x86 2진 코드(2306)를 생성할 수 있는 것을 도시한다. 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(2316)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 결과를 달성하기 위해서, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 상당부 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서 상에서 실행되도록 되어 있는 오브젝트 코드 버전의 애플리케이션들 또는 다른 소프트웨어를 호환가능하게 실행하거나 또는 다른 방식으로 처리함으로써, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 기능을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(2304)는, 부가적인 링크 처리(linkage processing)를 갖거나 갖지 않고서 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(2316) 상에서 실행될 수 있는 x86 2진 코드(2306)(예를 들어, 오브젝트 코드)를 생성하도록 동작가능한 컴파일러를 나타낸다. 유사하게, 도 23은 하이 레벨 언어(2302)로 된 프로그램이 대안적인 명령어 세트 컴파일러(2308)를 이용하여 컴파일링되어, 적어도 하나의 x86 명령어 세트 코어를 갖지 않는 프로세서(2314)(예를 들어, 캘리포니아주 서니베일에 있는 MIPS Technologies의 MIPS 명령어 세트를 실행하고/하거나 캘리포니아주 서니베일에 있는 ARM Holdings의 ARM 명령어 세트를 실행하는 코어들을 갖는 프로세서)에 의해 본래 실행될 수 있는 대안적인 명령어 세트 2진 코드(2310)를 생성할 수 있는 것을 도시한다. 명령어 변환기(2312)는, x86 2진 코드(2306)를, x86 명령어 세트 코어를 갖지 않는 프로세서(2314)에 의해 본래 실행될 수 있는 코드로 변환하는데 이용된다. 이러한 변환된 코드는 대안적인 명령어 세트 2진 코드(2310)와 동일할 가능성이 낮은데, 그 이유는 이것을 할 수 있는 명령어 변환기가 제조되기 어렵기 때문이다; 그러나, 변환된 코드는 일반 연산을 달성할 것이며, 대안적인 명령어 세트로부터의 명령어들로 이루어질 것이다. 따라서, 명령어 변환기(2312)는, 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해, x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 다른 전자 디바이스가 x86 2진 코드(2306)를 실행하는 것을 허용하는 소프트웨어, 펌웨어, 하드웨어 또는 이들의 조합을 나타낸다.
본 설명 및 청구항들에서, "연결된(coupled)" 및/또는 "접속된(connected)"이라는 용어들은 그들의 파생어들과 함께 이용되었다. 이들 용어들은 서로에 대한 동의어로서 의도되지는 않는다고 이해되어야 한다. 오히려, 특정 실시예들에서, "접속된"은, 2개 이상의 요소가 서로 직접 물리적으로 또는 전기적으로 접촉하는 것을 나타내는데 이용될 수 있다. "연결된"은, 2개 이상의 요소가 직접 물리적으로 또는 전기적으로 접촉하는 것을 의미할 수 있다. 그러나, "연결된"은, 2개 이상의 요소가 서로 직접 접촉하지는 않지만 여전히 서로 상호작용하거나 협력하는 것을 또한 의미할 수 있다. 예를 들어, 디코드 유닛은 하나 이상의 중간 컴포넌트를 통해 실행 유닛 및/또는 레지스터와 연결될 수 있다. 도면들에서, 화살표들은 접속들 및/또는 연결들을 나타내는데 이용된다.
본 설명 및/또는 청구항들에서, "로직"이라는 용어가 이용될 수 있다. 로직은 하드웨어, 펌웨어, 소프트웨어 또는 이들의 다양한 조합들을 포함할 수 있다. 로직의 예들은 집적 회로, 주문형 집적 회로, 아날로그 회로, 디지털 회로, 프로그램된 로직 디바이스, 명령어들을 포함한 메모리 디바이스 등, 및 이들의 조합들을 포함한다. 일부 실시예들에서, 로직은 트랜지스터들 및/또는 게이트들 및/또는 다른 회로 컴포넌트들을 포함할 수 있다. 다양한 실시예들에서, 로직은 또한 모듈, 유닛, 컴포넌트, 회로, 로직 디바이스 등을 지칭하고/하거나 이것을 표현할 수 있다.
전술한 설명에서, 실시예들의 철저한 이해를 제공하기 위해서 특정 상세들이 제시되었다. 그러나, 다른 실시예들은 이들 특정 상세 중 일부 없이 실시될 수 있다. 본 발명의 범위는 위에서 제공된 특정 예들에 의해서가 아니라 아래의 청구항들에 의해서만 결정되어야 한다. 도면들에 도시되고 본 명세서에 설명된 것들에 대한 모든 등가의 관계는 실시예들 내에 포괄된다. 다른 경우에, 본 설명의 이해를 모호하게 하는 것을 회피하기 위해서 잘 알려진 회로들, 구조들, 디바이스들 및 동작들은 블록도 형태로 또는 상세 없이 제시되었다. 일부 경우에, 다수의 컴포넌트가 도시되고 설명되었지만, 대신에 이러한 컴포넌트들은 단일의 컴포넌트로 통합될 수 있다. 일부 경우에, 단일의 컴포넌트가 도시되고 설명되었지만, 이러한 컴포넌트는 2개 이상의 컴포넌트로 분리될 수 있다.
특정 동작들은 하드웨어 컴포넌트들에 의해 수행될 수 있거나, 또는 명령어들로 프로그램된 머신, 회로 또는 하드웨어 컴포넌트(예를 들어, 프로세서, 프로세서의 일부, 회로 등)가 동작들을 수행하는 것을 야기시키고/시키거나 초래하는데 이용될 수 있는 머신 실행가능 또는 회로 실행가능 명령어들로 구현될 수 있다. 또한, 동작들은 하드웨어와 소프트웨어의 조합에 의해 선택적으로 수행될 수 있다. 프로세서, 머신, 회로 또는 하드웨어는, 명령어를 실행 및/또는 처리하도록 동작가능한 특정 또는 특별 회로 또는 다른 로직(예를 들어, 펌웨어 및/또는 소프트웨어와 잠재적으로 결합되는 하드웨어)을 포함할 수 있다.
일부 실시예들은 머신 판독가능 매체를 포함하는 제조물(예를 들어, 컴퓨터 프로그램 제품)을 포함한다. 이 매체는 머신에 의해 판독가능한 형태로 정보를 제공하는, 예를 들어 저장하는 메커니즘을 포함할 수 있다. 머신 판독가능 매체는, 머신에 의해 실행되는 경우 그리고/또는 실행될 때 이 머신으로 하여금 본 명세서에 개시된 하나 이상의 동작들, 방법들 또는 기술들을 수행하게 하고/하거나 이 머신이 이들을 수행하는 것을 초래하도록 동작가능한 명령어 또는 명령어들의 시퀀스를 제공하거나 저장할 수 있다. 머신 판독가능 매체는 본 명세서에 개시된 명령어들의 실시예들 중 하나 이상을 제공, 예를 들어 저장할 수 있다.
일부 실시예들에서, 머신 판독가능 매체는 유형의 그리고/또는 비일시적인 머신 판독가능 저장 매체를 포함할 수 있다. 예를 들어, 유형의 그리고/또는 비일시적인 머신 판독가능 저장 매체는 플로피 디스켓, 광학 저장 매체, 광학 디스크, 광학 데이터 스토리지 디바이스, CD-ROM, 자기 디스크, 광자기 디스크, ROM(read only memory), PROM(programmable ROM), EPROM(erasable-and-programmable ROM), EEPROM(electrically-erasable-and-programmable ROM), RAM(random access memory), 정적 RAM(SRAM), 동적 RAM(DRAM), 플래시 메모리, 상변화 메모리, 상변화 데이터 스토리지 재료, 비휘발성 메모리, 비휘발성 데이터 스토리지 디바이스, 비일시적인 메모리, 비일시적인 데이터 스토리지 디바이스 등을 포함할 수 있다. 비일시적인 머신 판독가능 저장 매체는 일시 전파 신호(transitory propagated signal)(예를 들어, 반송파)로 구성되지 않는다.
적합한 머신들의 예들은 범용 프로세서들, 특수 목적 프로세서들, 명령어 처리 장치, 디지털 로직 회로들, 집적 회로들 등을 포함하지만, 이에 제한되지는 않는다. 적합한 머신들의 다른 예들은, 이러한 프로세서들, 명령어 처리 장치, 디지털 로직 회로들 또는 집적 회로들을 포함하는 컴퓨팅 디바이스들 및 다른 전자 디바이스들을 포함한다. 이러한 컴퓨팅 디바이스들 및 전자 디바이스들의 예들은 데스크톱 컴퓨터들, 랩톱 컴퓨터들, 노트북 컴퓨터들, 태블릿 컴퓨터들, 넷북들, 스마트폰들, 셀룰러 폰들, 서버들, 네트워크 디바이스들(예를 들어, 라우터들 및 스위치들), MID들(Mobile Internet devices), 미디어 플레이어들, 스마트 텔레비전들, 넷톱들, 셋톱 박스들 및 비디오 게임 제어기들을 포함하지만, 이에 제한되지는 않는다.
예를 들어 본 명세서 전체에 걸쳐 "일 실시예(one embodiment)", "실시예(an embodiment)", "하나 이상의 실시예(one or more embodiments)", "일부 실시예들(some embodiments)"에 대한 언급은, 특정 특징이 본 발명의 실시에 포함될 수 있지만 반드시 그러하도록 요구되지는 않는다는 것을 나타낸다. 유사하게, 본 설명에서, 본 개시물을 간소화하며 다양한 본 발명의 양태들의 이해를 돕기 위해, 다양한 특징들은 때때로 단일의 실시예, 도면 또는 그것의 설명에서 함께 그룹화된다. 그러나, 이러한 개시물의 방법은, 본 발명이 각각의 청구항에서 명백하게 기재되는 것보다 더 많은 특징들을 요구한다는 의도를 반영하는 것으로서 해석되어서는 안 된다. 오히려, 다음의 청구항들이 나타내는 바와 같이, 본 발명의 양태들은 단일의 개시된 실시예의 모든 특징보다 더 적은 특징에 있다. 따라서, 본 상세한 설명에 후속하는 청구항들은 이에 의해 본 상세한 설명에 명백하게 포함되고, 각각의 청구항은 본 발명의 별개의 실시예로서 자립한다.
예시적인 실시예들
다음의 예들은 추가의 실시예들에 관한 것이다. 이 예들에서의 구체사항들은 하나 이상의 실시예에서의 어디에서나 이용될 수 있다.
예 1은 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 수신하는 디코드 유닛을 포함하는 프로세서이다. 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어는 복수의 패킹된 메모리 인덱스를 갖는 소스 패킹된 메모리 인덱스들 피연산자를 표시하고, 복수의 패킹된 데이터 요소를 갖는 소스 패킹된 데이터 피연산자를 표시한다. 실행 유닛이 디코드 유닛과 연결된다. 실행 유닛은, 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어에 응답하여, 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들로부터 복수의 데이터 요소를 로딩하고, 소스 패킹된 데이터 피연산자의 복수의 패킹된 데이터 요소 및 로딩된 복수의 데이터 요소에 대해 A/L 연산들을 수행하고, 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들에 복수의 결과 데이터 요소를 저장한다.
예 2는 예 1의 프로세서를 포함하는데, 선택적으로, 여기서 명령어는 수집 플러스 A/L 연산 플러스 스캐터 명령어를 포함한다.
예 3은 예 1 또는 예 2의 프로세서를 포함하는데, 선택적으로, 여기서 A/L 연산들은, 패킹된 가산 연산들, 패킹된 감산 연산들, 패킹된 승산 연산들, 패킹된 제산 연산들, 패킹된 승산-가산 연산들, 패킹된 시프트 연산들, 패킹된 로테이트 연산들, 패킹된 논리 AND 연산들, 패킹된 논리 OR 연산들, 패킹된 논리 NOT 연산들 및 패킹된 논리 AND NOT 연산들 중 적어도 하나를 포함한다.
예 4는 예 1 내지 예 3 중 어느 하나의 프로세서를 포함하는데, 선택적으로, 여기서 A/L 연산들은, 패킹된 가산 연산들 및 패킹된 승산 연산들 중 적어도 하나를 포함한다.
예 5는 예 1 내지 예 4 중 어느 하나의 프로세서를 포함하는데, 선택적으로, 여기서 프로세서는, 로딩된 데이터 요소들을 코어로 전달하지 않고 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 수행한다.
예 6은 예 1 내지 예 5 중 어느 하나의 프로세서를 포함하는데, 선택적으로, 여기서 실행 유닛은 메모리 서브시스템 내에서 프로세서의 비코어 부분(uncore portion)에 있다.
예 7은 예 1 내지 예 6 중 어느 하나의 프로세서를 포함하는데, 선택적으로, 여기서 디코드 유닛은 코어 내에 있고, 실행 유닛은 디코드 유닛을 갖는 코어보다 최종 레벨 캐시에 더 가깝다.
예 8은 예 1 내지 예 7 중 어느 하나의 프로세서를 포함하는데, 선택적으로, 여기서 A/L 연산들을 수행하는 실행 유닛의 부분은, 캐시의 최종 레벨 및 캐시의 최종 레벨 다음 레벨 중 하나로부터 로딩된 데이터 요소들을 수신한다.
예 9는 예 1 내지 예 8 중 어느 하나의 프로세서를 포함하는데, 선택적으로, 여기서 디코드 유닛은, 소스 패킹된 데이터 연산 마스크 피연산자를 표시하는 마스킹된 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어인 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 디코딩한다.
예 10은 예 1 내지 예 9 중 어느 하나의 프로세서를 포함하는데, 선택적으로, 여기서 디코드 유닛은, 적어도 512-비트 폭인 소스 패킹된 데이터 피연산자를 표시하는 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 디코딩한다.
예 11은 프로세서에서의 방법인데, 이 방법은 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 수신하는 단계를 포함한다. 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어는 복수의 패킹된 메모리 인덱스를 갖는 소스 패킹된 메모리 인덱스들 피연산자를 표시하고, 복수의 패킹된 데이터 요소를 갖는 소스 패킹된 데이터 피연산자를 표시한다. 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어가 수행된다. 이것은 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들로부터 복수의 데이터 요소를 로딩하는 단계를 포함할 수 있다. 소스 패킹된 데이터 피연산자의 복수의 패킹된 데이터 요소 및 로딩된 복수의 데이터 요소에 대해 A/L 연산들이 수행될 수 있다. 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들에 복수의 결과 데이터 요소가 저장될 수 있다.
예 12는 예 11의 방법을 포함하는데, 선택적으로, 여기서 수신하는 단계는 수집 플러스 A/L 연산 플러스 스캐터 명령어를 수신하는 단계를 포함한다.
예 13은 예 11 또는 예 12의 방법을 포함하는데, 선택적으로, 여기서 A/L 연산들을 수행하는 단계는, 패킹된 가산 연산들, 패킹된 감산 연산들, 패킹된 승산 연산들, 패킹된 제산 연산들, 패킹된 승산-가산 연산들, 패킹된 시프트 연산들, 패킹된 로테이트 연산들, 패킹된 논리 AND 연산들, 패킹된 논리 OR 연산들, 패킹된 논리 NOT 연산들 및 패킹된 논리 AND NOT 연산들 중 적어도 하나를 수행하는 단계를 포함한다.
예 14는 예 11 내지 예 13 중 어느 하나의 방법을 포함하는데, 선택적으로, 여기서 A/L 연산들을 수행하는 단계는, 패킹된 가산 연산들 및 패킹된 승산 연산들 중 적어도 하나를 수행하는 단계를 포함한다.
예 15는 예 11 내지 예 14 중 어느 하나의 방법을 포함하는데, 선택적으로, 여기서 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 수행하는 단계는, 로딩된 데이터 요소들을 코어로 전달하지 않고 완료된다.
예 16은 예 11 내지 예 15 중 어느 하나의 방법을 포함하는데, 선택적으로, 여기서 A/L 연산들을 수행하는 단계는 메모리 서브시스템 내에서 프로세서의 비코어 부분에 있는 유닛에 의해 수행되고, 이 유닛은, 명령어가 수신되었던 코어보다 최종 레벨 캐시에 더 가깝다.
예 17은 예 11 내지 예 16 중 어느 하나의 방법을 포함하는데, 선택적으로, 여기서 수신하는 단계는, 소스 패킹된 데이터 연산 마스크 피연산자를 표시하는 마스킹된 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 수신하는 단계를 포함한다.
예 18은 예 11 내지 예 17 중 어느 하나의 방법을 포함하는데, 선택적으로, 여기서 수신하는 단계는, 적어도 512-비트 폭인 소스 패킹된 데이터 피연산자를 표시하는 명령어를 수신하는 단계를 포함한다.
예 19는 명령어들을 처리하는 시스템인데, 이 시스템은 상호접속부; 상호접속부와 연결된 동적 랜덤 액세스 메모리(DRAM); 및 상호접속부와 연결된 프로세서를 포함한다. 프로세서는 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 수신하고, 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어는 복수의 패킹된 메모리 인덱스를 갖는 소스 패킹된 메모리 인덱스들 피연산자를 표시하고, 복수의 패킹된 데이터 요소를 갖는 소스 패킹된 데이터 피연산자를 표시한다. 프로세서는, 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어에 응답하여, 복수의 패킹된 메모리 인덱스에 대응하는 DRAM에서의 메모리 위치들로부터 복수의 데이터 요소를 로딩하고, 소스 패킹된 데이터 피연산자의 복수의 패킹된 데이터 요소 및 로딩된 복수의 데이터 요소에 대해 A/L 연산들을 수행하고, 목적지 스토리지 위치들에 복수의 결과 데이터 요소를 저장하도록 동작가능하다.
예 20은 예 19의 시스템을 포함하는데, 선택적으로, 여기서 목적지 스토리지 위치들은 DRAM에서의 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들을 포함한다.
예 21은 예 19 또는 예 20의 시스템을 포함하는데, 선택적으로, 여기서 명령어는 수집 플러스 A/L 연산 플러스 스캐터 명령어를 포함한다.
예 22는 비일시적인 머신 판독가능 저장 매체를 포함하는 제조물이다. 머신 판독가능 저장 매체는 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 저장한다. 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어는 복수의 패킹된 메모리 인덱스를 갖는 소스 패킹된 메모리 인덱스들 피연산자를 표시하고, 복수의 패킹된 데이터 요소를 갖는 소스 패킹된 데이터 피연산자를 표시한다. 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어는, 머신에 의해 실행되는 경우, 머신으로 하여금, 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들로부터 복수의 데이터 요소를 로딩하는 동작; 소스 패킹된 데이터 피연산자의 복수의 패킹된 데이터 요소 및 로딩된 복수의 데이터 요소에 대해 A/L 연산들을 수행하는 동작; 및 목적지 스토리지 위치들에 복수의 결과 데이터 요소를 저장하는 동작을 포함하는 동작들을 수행하게 하도록 동작가능하다.
예 23은 예 22의 제조물을 포함하는데, 선택적으로, 여기서 목적지 스토리지 위치들에 결과 데이터 요소들을 저장하는 동작은, 패킹된 메모리 인덱스들에 대응하는 메모리 위치들에 결과 데이터 요소들을 저장하는 동작을 포함한다.
예 24는 예 22 또는 예 23의 제조물을 포함하는데, 선택적으로, 여기서 명령어는 수집 플러스 A/L 연산 플러스 스캐터 명령어를 포함한다.
예 25는 예 22 내지 예 24 중 어느 하나의 제조물을 포함하는데, 선택적으로, 여기서 A/L 연산들을 수행하는 동작은, 패킹된 가산 연산들 및 패킹된 승산 연산들 중 적어도 하나를 수행하는 동작을 포함한다.
예 26은 예 22 내지 예 25 중 어느 하나의 제조물을 포함하는데, 선택적으로, 여기서 로딩된 데이터 요소들을 프로세서의 코어로 전달하지 않고 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어의 수행을 완료하는 것을 더 포함한다.
예 27은 예 11 내지 예 18 중 어느 하나의 방법을 수행하도록 구성되고/되거나 동작가능한 프로세서 또는 다른 장치를 포함한다.
예 28은 예 11 내지 예 18 중 어느 하나의 방법을 수행하는 수단을 포함하는 프로세서 또는 다른 장치를 포함한다.
예 29는 컴퓨터 시스템을 포함하는데, 이 컴퓨터 시스템은 프로세서를 포함하고, 동적 랜덤 액세스 메모리(DRAM), 네트워크 프로세서, 그래픽스 프로세서, 무선 통신 칩 중 적어도 하나를 선택적으로 포함하고, 프로세서는 예 11 내지 예 18 중 어느 하나의 방법을 수행하도록 구성되고/되거나 동작가능하다.
예 30은, 머신에 의해 실행되는 경우 및/또는 이러한 때에, 이 머신으로 하여금 예 11 내지 예 18 중 어느 하나의 방법을 수행하게 하도록 동작가능한 명령어를 저장하는 비일시적인 머신 판독가능 저장 매체를 포함한다.
예 31은 실질적으로 본 명세서에 설명된 바와 같은 임의의 방법 또는 하나 이상의 동작을 수행하는 프로세서 또는 다른 장치를 포함한다.
예 32는 실질적으로 본 명세서에 설명된 바와 같은 임의의 방법 또는 하나 이상의 동작을 수행하는 수단을 포함하는 프로세서 또는 다른 장치를 포함한다.
예 33은 본 명세서에 설명된 명령어들 중 임의의 것을 수행하는 프로세서 또는 다른 장치를 포함한다.
예 34는 본 명세서에 설명된 명령어들 중 임의의 것을 수행하는 수단을 포함하는 프로세서 또는 다른 장치를 포함한다.
예 35는 벡터 인덱싱 로드 플러스 산술 및/또는 논리(A/L) 연산 플러스 스토어 명령어를 수신하는 수단을 포함하는 프로세서를 포함한다. 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어는 복수의 패킹된 메모리 인덱스를 갖는 소스 패킹된 메모리 인덱스들 피연산자를 표시하고, 복수의 패킹된 데이터 요소를 갖는 소스 패킹된 데이터 피연산자를 표시한다. 프로세서는 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 수행하는 수단을 포함하고, 이 수행하는 수단은, 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들로부터 복수의 데이터 요소를 로딩하는 수단을 포함한다. 소스 패킹된 데이터 피연산자의 복수의 패킹된 데이터 요소 및 로딩된 복수의 데이터 요소에 대해 A/L 연산들을 수행하는 수단. 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들에 복수의 결과 데이터 요소를 저장하는 수단.
예 36은 예 35의 프로세서를 포함하는데, 여기서 수신하는 수단은 수집 플러스 A/L 연산 플러스 스캐터 명령어를 수신하는 수단을 포함한다.

Claims (25)

  1. 프로세서로서,
    벡터 인덱싱 로드 플러스 산술 및/또는 논리(A/L) 연산 플러스 스토어 명령어(vercor indexed load plus arithmetic and/or logical(A/L) operation plus store instruction)를 수신하는 디코드 유닛 - 상기 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어는 복수의 패킹된 메모리 인덱스를 갖는 소스 패킹된 메모리 인덱스들 피연산자(source packed memory indices operand)를 표시하고, 복수의 패킹된 데이터 요소를 갖는 소스 패킹된 데이터 피연산자를 표시함 -; 및
    상기 디코드 유닛과 연결된 실행 유닛
    을 포함하고,
    상기 실행 유닛은, 상기 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어에 응답하여, 상기 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들로부터 복수의 데이터 요소를 로딩하고, 상기 소스 패킹된 데이터 피연산자의 복수의 패킹된 데이터 요소 및 상기 로딩된 복수의 데이터 요소에 대해 A/L 연산들을 수행하고, 상기 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들에 복수의 결과 데이터 요소를 저장하는 프로세서.
  2. 제1항에 있어서,
    상기 명령어는 수집 플러스 A/L 연산 플러스 스캐터 명령어(gather plus A/L operation plus scatter instruction)를 포함하는 프로세서.
  3. 제1항에 있어서,
    상기 A/L 연산들은, 패킹된 가산 연산들(packed addition operations), 패킹된 감산 연산들(packed subtraction operations), 패킹된 승산 연산들(packed multiplication operations), 패킹된 제산 연산들(packed division operations), 패킹된 승산-가산 연산들(packed multiply-add operations), 패킹된 시프트 연산들(packed shift operations), 패킹된 로테이트 연산들(packed rotate operations), 패킹된 논리 AND 연산들, 패킹된 논리 OR 연산들, 패킹된 논리 NOT 연산들 및 패킹된 논리 AND NOT 연산들 중 적어도 하나를 포함하는 프로세서.
  4. 제3항에 있어서,
    상기 A/L 연산들은, 상기 패킹된 가산 연산들 및 상기 패킹된 승산 연산들 중 적어도 하나를 포함하는 프로세서.
  5. 제1항에 있어서,
    상기 프로세서는, 상기 로딩된 데이터 요소들을 코어로 전달하지 않고 상기 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 수행하는 프로세서.
  6. 제1항에 있어서,
    상기 실행 유닛은 메모리 서브시스템 내에서 상기 프로세서의 비코어 부분(uncore portion)에 있는 프로세서.
  7. 제6항에 있어서,
    상기 디코드 유닛은 코어 내에 있고, 상기 실행 유닛은 상기 디코드 유닛을 갖는 코어보다 최종 레벨 캐시에 더 가까운 프로세서.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 A/L 연산들을 수행하는 상기 실행 유닛의 부분은, 캐시의 최종 레벨 및 캐시의 최종 레벨 다음 레벨 중 하나로부터 상기 로딩된 데이터 요소들을 수신하는 프로세서.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 디코드 유닛은, 소스 패킹된 데이터 연산 마스크 피연산자를 표시하는 마스킹된 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어인 상기 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 디코딩하는 프로세서.
  10. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 디코드 유닛은, 적어도 512-비트 폭인 상기 소스 패킹된 데이터 피연산자를 표시하는 상기 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 디코딩하는 프로세서.
  11. 프로세서에서의 방법으로서,
    벡터 인덱싱 로드 플러스 산술 및/또는 논리(A/L) 연산 플러스 스토어 명령어를 수신하는 단계 - 상기 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어는 복수의 패킹된 메모리 인덱스를 갖는 소스 패킹된 메모리 인덱스들 피연산자를 표시하고, 복수의 패킹된 데이터 요소를 갖는 소스 패킹된 데이터 피연산자를 표시함 -; 및
    상기 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 수행하는 단계
    를 포함하고,
    상기 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 수행하는 단계는,
    상기 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들로부터 복수의 데이터 요소를 로딩하는 단계;
    상기 소스 패킹된 데이터 피연산자의 복수의 패킹된 데이터 요소 및 상기 로딩된 복수의 데이터 요소에 대해 A/L 연산들을 수행하는 단계; 및
    상기 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들에 복수의 결과 데이터 요소를 저장하는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 수신하는 단계는 수집 플러스 A/L 연산 플러스 스캐터 명령어를 수신하는 단계를 포함하는 방법.
  13. 제11항에 있어서,
    상기 A/L 연산들을 수행하는 단계는, 패킹된 가산 연산들, 패킹된 감산 연산들, 패킹된 승산 연산들, 패킹된 제산 연산들, 패킹된 승산-가산 연산들, 패킹된 시프트 연산들, 패킹된 로테이트 연산들, 패킹된 논리 AND 연산들, 패킹된 논리 OR 연산들, 패킹된 논리 NOT 연산들 및 패킹된 논리 AND NOT 연산들 중 적어도 하나를 수행하는 단계를 포함하는 방법.
  14. 제13항에 있어서,
    상기 A/L 연산들을 수행하는 단계는, 상기 패킹된 가산 연산들 및 상기 패킹된 승산 연산들 중 적어도 하나를 수행하는 단계를 포함하는 방법.
  15. 제11항에 있어서,
    상기 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 수행하는 단계는, 상기 로딩된 데이터 요소들을 코어로 전달하지 않고 완료되는 방법.
  16. 제11항에 있어서,
    상기 A/L 연산들을 수행하는 단계는 메모리 서브시스템 내에서 상기 프로세서의 비코어 부분에 있는 유닛에 의해 수행되고, 상기 유닛은, 상기 명령어가 수신되었던 코어보다 최종 레벨 캐시에 더 가까운 방법.
  17. 제11항에 있어서,
    상기 수신하는 단계는, 소스 패킹된 데이터 연산 마스크 피연산자를 표시하는 마스킹된 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어를 수신하는 단계를 포함하는 방법.
  18. 제11항에 있어서,
    상기 수신하는 단계는, 적어도 512-비트 폭인 상기 소스 패킹된 데이터 피연산자를 표시하는 상기 명령어를 수신하는 단계를 포함하는 방법.
  19. 명령어들을 처리하는 시스템으로서,
    상호접속부(interconnect);
    상기 상호접속부와 연결된 동적 랜덤 액세스 메모리(DRAM); 및
    상기 상호접속부와 연결된 프로세서
    를 포함하고,
    상기 프로세서는 벡터 인덱싱 로드 플러스 산술 및/또는 논리(A/L) 연산 플러스 스토어 명령어를 수신하고, 상기 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어는 복수의 패킹된 메모리 인덱스를 갖는 소스 패킹된 메모리 인덱스들 피연산자를 표시하고, 복수의 패킹된 데이터 요소를 갖는 소스 패킹된 데이터 피연산자를 표시하고, 상기 프로세서는, 상기 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어에 응답하여, 상기 복수의 패킹된 메모리 인덱스에 대응하는 상기 DRAM에서의 메모리 위치들로부터 복수의 데이터 요소를 로딩하고, 상기 소스 패킹된 데이터 피연산자의 복수의 패킹된 데이터 요소 및 상기 로딩된 복수의 데이터 요소에 대해 A/L 연산들을 수행하고, 목적지 스토리지 위치들에 복수의 결과 데이터 요소를 저장하도록 동작가능한 시스템.
  20. 제19항에 있어서,
    상기 목적지 스토리지 위치들은 상기 DRAM에서의 상기 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들을 포함하는 시스템.
  21. 제19항 또는 제20항에 있어서,
    상기 명령어는 수집 플러스 A/L 연산 플러스 스캐터 명령어를 포함하는 시스템.
  22. 비일시적인 머신 판독가능 저장 매체를 포함하는 제조물로서,
    상기 머신 판독가능 저장 매체는 벡터 인덱싱 로드 플러스 산술 및/또는 논리(A/L) 연산 플러스 스토어 명령어를 저장하고,
    상기 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어는 복수의 패킹된 메모리 인덱스를 갖는 소스 패킹된 메모리 인덱스들 피연산자를 표시하고, 복수의 패킹된 데이터 요소를 갖는 소스 패킹된 데이터 피연산자를 표시하고,
    상기 벡터 인덱싱 로드 플러스 A/L 연산 플러스 스토어 명령어는, 머신에 의해 실행되는 경우, 상기 머신으로 하여금,
    상기 복수의 패킹된 메모리 인덱스에 대응하는 메모리 위치들로부터 복수의 데이터 요소를 로딩하는 동작;
    상기 소스 패킹된 데이터 피연산자의 복수의 패킹된 데이터 요소 및 상기 로딩된 복수의 데이터 요소에 대해 A/L 연산들을 수행하는 동작; 및
    목적지 스토리지 위치들에 복수의 결과 데이터 요소를 저장하는 동작
    을 포함하는 동작들을 수행하게 하도록 동작가능한 제조물.
  23. 제22항에 있어서,
    상기 목적지 스토리지 위치들에 결과 데이터 요소들을 저장하는 동작은, 상기 패킹된 메모리 인덱스들에 대응하는 메모리 위치들에 상기 결과 데이터 요소들을 저장하는 동작을 포함하는 제조물.
  24. 제22항에 있어서,
    상기 명령어는 수집 플러스 A/L 연산 플러스 스캐터 명령어를 포함하는 제조물.
  25. 제22항 내지 제24항 중 어느 한 항에 있어서,
    상기 A/L 연산들을 수행하는 동작은, 패킹된 가산 연산들 및 패킹된 승산 연산들 중 적어도 하나를 수행하는 동작을 포함하는 제조물.
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