KR20160037302A - 구동회로 및 이를 포함하는 표시장치 - Google Patents

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Abstract

본 발명은, 타이밍제어부의 게이트출력인에이블의 하강에지를 검출하는 GOE하강검출부와, 상기 게이트출력인에이블의 상승에지를 검출하는 GOE상승검출부와, 상기 타이밍제어부의 게이트쉬프트클럭을 카운트 하고, 카운트 결과에 따라 상기 게이트출력인에이블의 펄스를 2그룹으로 구분하는 카운터와, 상기 카운터의 제어에 따라 하이레벨 구간이 서로 중첩되는 다수의 게이트신호를 각각 출력하는 다수의 출력부를 포함하고, 상기 카운터는 구분된 2그룹의 상기 게이트출력인에이블의 펄스를 독립적으로 이용하여 상기 다수의 출력부를 제어하는 표시장치용 구동회로를 제공한다.

Description

구동회로 및 이를 포함하는 표시장치{Driving Circuit And Display Device Including The Same}
본 발명은 표시장치용 구동회로에 관한 것으로, 보다 상세하게는 게이트제어신호를 이용하여 게이트전압을 생성하는 게이트구동부 및 이를 포함하는 표시장치에 관한 것이다.
근래, 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 여러 가지 다양한 평판 표시장치(flat panel display: FPD)가 개발되어 각광받고 있는데, 평판 표시장치의 예로는 액정표시장치(liquid crystal display device: LCD device), 유기발광다이오드 표시장치(organic light emitting diode device: OLED device), 플라즈마 표시장치(plasma display panel device: PDP device) 등을 들 수 있다.
일반적으로, 표시장치는 다수의 화소영역을 이용하여 영상을 표시하는데, 최근에는 표시장치에 대한 해상도 증가가 요구됨에 따라 데이터배선의 개수가 증가하고 각 화소영역의 할당면적이 부족해지는 경향이 있다.
이를 극복하기 위하여, 1개의 데이터배선을 이용하여 2개의 화소영역에 데이터신호를 공급함으로써, 데이터배선의 개수를 줄이고 수평 해상도를 증가시키는 더블레이트구동(double rate driving: DRD) 방식의 표시장치가 제안되었다.
그런데, 이러한 DRD 방식의 표시장치에서는, 데이터배선의 개수가 감소하는 대신 게이트배선의 개수가 증가하므로, 게이트배선을 통하여 공급되는 게이트신호에 할당되는 시간이 감소하고, 그 결과 데이터신호가 각 화소영역에 공급되는 시간, 즉 데이터신호의 충전시간이 감소하는 문제가 있다.
이를 보상하기 위하여, 수직으로 인접한 2개의 화소영역에 1개의 데이터배선을 통하여 전달되는 데이터신호를 동시에 공급하는 게이트 중첩 구동방법이 제안되었는데, 이를 도면을 참조하여 설명한다.
도 1은 종래의 DRD 방식의 표시장치를 도시한 도면이고, 도 2는 종래의 DRD 방식의 표시장치의 다수의 신호의 타이밍도이다.
도 1 및 도 2에 도시한 바와 같이, 종래의 DRD 방식의 표시장치는, 타이밍제어부(20), 게이트구동부(40) 및 표시패널(50)을 포함한다.
타이밍제어부(20)는 다수의 게이트제어신호를 생성하여 게이트구동부(40)로 공급하는데, 다수의 게이트제어신호는 제1 및 제2게이트시작펄스(gate start pulse)(GSP1, GSP2), 제1 및 제2게이트출력인에이블(gate output enable)(GOE1, GOE2), 제1 및 제2게이트쉬프트클럭(gate shift clock)(GSC1, GSC2), 제1 및 제2플리커(flicker)신호(FLK1, FLK2)를 포함한다.
제1 및 제2게이트시작펄스(GSP1, GSP2)는 게이트신호(VG1, VG2, ..., VGm)의 생성시점을 지시하는 신호이고, 제1 및 제2게이트출력인에이블(GOE1, GOE2)은 게이트신호(VG1, VG2, ..., VGm)의 출력시점을 지시하는 신호이고, 제1 및 제2게이트쉬프트클럭(GSC1, GSC2)은 게이트신호(VG1, VG2, ..., VGm)의 순차구동의 기준이 되는 신호이고, 제1 및 제2플리커신호(FLK1, FLK2)는 플리커를 개선하기 위한 게이트신호(VG1, VG2, ..., VGm)의 변조의 기준이 되는 신호이다.
게이트구동부(40)는, 타이밍제어부(20)로부터 공급되는 다수의 제어신호로부터 다수의 게이트신호(VG1, VG2, ..., VGm)를 생성하여 표시패널(50)에 공급한다.
구체적으로, 게이트구동부(40)는, 제1게이트시작펄스(GSP1), 제1게이트출력인에이블(GOE1), 제1게이트쉬프트클럭(GSC1), 제1플리커신호(FLK1)를 이용하여 홀수번째 게이트신호(VG1, VG3, ...)를 생성하고, 제2게이트시작펄스(GSP2), 제2게이트출력인에이블(GOE2), 제2게이트쉬프트클럭(GSC2), 제2플리커신호(FLK2)를 이용하여 짝수번째 게이트신호(VG2, VG4, ...)를 생성할 수 있다.
이에 따라, 게이트구동부(40)로부터 출력되는 다수의 게이트신호(VG1, VG2, ..., VGm) 각각은 하이레벨 구간이 증가하고, 다수의 게이트신호(VG1, VG2, ..., VGm) 중 인접한 2개는 하이레벨 구간이 서로 부분적으로 중첩되며, 그 결과 데이터신호의 충전시간 감소를 보상할 수 있다.
즉, 수직으로 인접한 2개의 화소영역에서, 상부 화소영역에 데이터신호가 인가되는 동안 하부 화소영역에도 데이터신호가 인가되며, 이에 따라 하부 화소영역의 데이터신호 충전시간이 증가한다.
일반적으로, 타이밍제어부(20) 및 게이트구동부(40)는 집적회로(integrated circuit: IC)로 제작되고, 타이밍제어부(20)용 집적회로는 인쇄회로기판(printed circuit board: PCB)에 장착되는데, 다수의 게이트제어신호는 타이밍제어부(20)용 집적회로의 출력핀(pin)으로부터 출력되어 인쇄회로기판의 배선을 통하여 게이트구동부(40)용 집적회로의 입력핀으로 입력된다.
그리고, 경우에 따라, 타이밍제어부(20)의 다수의 게이트제어신호는 인쇄회로기판의 배선을 거친 후, 표시패널(50)의 가장자리 영역에 형성되는 배선(line on glass: LOG)을 통하여 게이트구동부(40)에 공급될 수 있다.
그런데, 종래의 DRD 방식의 표시장치에서는, 제1 및 제2게이트시작펄스(GSP1, GSP2), 제1 및 제2게이트출력인에이블(GOE1, GOE2), 제1 및 제2게이트쉬프트클럭(GSC1, GSC2), 제1 및 제2플리커신호(FLK1, FLK2)와 같이 일반적인 표시장치에 비하여 2배수의 게이트제어신호가 이용되므로, 타이밍제어부(20)용 집적회로의 크기 및 출력핀의 개수(적어도 8개)가 증가하고, 게이트구동부(40)용 집적회로의 크기 및 입력핀의 개수(적어도 8개)가 증가하는 문제가 있다.
그리고, 인쇄회로기판의 배선의 개수가 증가함에 따라 인쇄회로기판의 설계 자유도가 감소하는 문제가 있다.
또한, 표시패널(50)의 배선(LOG)의 개수가 증가함에 따라, 표시패널(50)의 비표시영역인 베젤(bezel)이 증가하거나, 각 배선(LOG)에 할당되는 면적이 감소하여 각 배선(LOG)의 저항이 증가하는 문제가 있다.
본 발명은 이러한 문제점을 해결하기 위하여 제시된 것으로, 다수의 게이트제어신호의 펄스를 순서에 따라 2그룹으로 구분하고, 다수의 게이트제어신호의 펄스를 독립적으로 이용하여 하이레벨 구간이 서로 부분적으로 중첩되는 다수의 게이트신호를 생성함으로써, 크기 및 입출력핀의 개수가 감소되고 설계자유도가 개선되는 구동회로 및 이를 포함하는 표시장치를 제공하는 것을 목적으로 한다.
그리고, 다수의 게이트제어신호의 펄스를 순서에 따라 2그룹으로 구분하고, 다수의 게이트제어신호의 펄스를 독립적으로 이용하여 하이레벨 구간이 서로 부분적으로 중첩되는 다수의 게이트신호를 생성함으로써, 베젤이 감소되는 구동회로 및 이를 포함하는 표시장치를 제공하는 것을 다른 목적으로 한다.
위와 같은 과제의 해결을 위해, 본 발명은, 타이밍제어부의 게이트출력인에이블의 하강에지를 검출하는 GOE하강검출부와, 상기 게이트출력인에이블의 상승에지를 검출하는 GOE상승검출부와, 상기 타이밍제어부의 게이트쉬프트클럭을 카운트 하고, 카운트 결과에 따라 상기 게이트출력인에이블의 펄스를 2그룹으로 구분하는 카운터와, 상기 카운터의 제어에 따라 하이레벨 구간이 서로 중첩되는 다수의 게이트신호를 각각 출력하는 다수의 출력부를 포함하고, 상기 카운터는 구분된 2그룹의 상기 게이트출력인에이블의 펄스를 독립적으로 이용하여 상기 다수의 출력부를 제어하는 표시장치용 구동회로를 제공한다.
그리고, 상기 다수의 출력부는 제n 및 제(n+1)게이트신호를 각각 출력하는 제n 및 제(n+1)출력부를 포함하고, 상기 카운터는, 상기 게이트쉬프트클럭의 카운트 이후, 상기 게이트출력인에이블의 처음 홀수번째 펄스의 하강에지에서 상기 제n출력부의 출력을 시작(ON)하고, 상기 게이트출력인에이블의 다음 홀수번째 펄스의 상승에지에서 상기 제n출력부의 출력을 중지(OFF)하고, 상기 게이트출력인에이블의 처음 짝수번째 펄스의 하강에지에서 상기 제(n+1)출력부의 출력을 시작(ON)하고, 상기 게이트출력인에이블의 다음 짝수번째 펄스의 상승에지에서 상기 제(n+1)출력부의 출력을 중지(OFF)할 수 있다.
또한, 상기 표시장치용 구동회로는 상기 타이밍제어부의 플리커신호의 하강에지를 검출하는 FLK하강검출부를 더 포함하고, 상기 카운터는, 상기 게이트쉬프트클럭의 카운트 이후, 상기 플리커신호의 처음 짝수번째 펄스의 하강에지에서 상기 제n출력부의 출력을 변조하고, 상기 플리커신호의 다음 홀수번째 펄스의 하강에지에서 상기 제n출력부의 출력을 변조할 수 있다.
한편, 본 발명은, 게이트제어신호, 데이터제어신호 및 영상데이터를 생성하는 타이밍제어부와, 상기 데이터제어신호 및 상기 영상데이터를 이용하여 데이터신호를 생성하는 데이터구동부와, 상기 게이트제어신호의 펄스를 2그룹으로 구분하고, 구분된 2그룹의 상기 게이트제어신호의 펄스를 독립적으로 이용하여 하이레벨 구간이 서로 중첩되는 다수의 게이트신호를 생성하는 게이트구동부와, 상기 다수의 게이트신호 및 상기 데이터신호를 이용하여 영상을 표시하는 표시패널을 포함하는 표시장치를 제공한다.
그리고, 상기 게이트제어신호는 게이트출력인에이블 및 게이트쉬프트클럭을 포함하고, 상기 게이트구동부는, 상기 게이트출력인에이블의 하강에지를 검출하는 GOE하강검출부와, 상기 게이트출력인에이블의 상승에지를 검출하는 GOE상승검출부와, 상기 게이트쉬프트클럭을 카운트 하고, 카운트 결과에 따라 상기 게이트출력인에이블의 펄스를 2그룹으로 구분하는 카운터와, 상기 카운터의 제어에 따라 상기 다수의 게이트신호를 각각 출력하는 다수의 출력부를 포함할 수 있다.
또한, 상기 다수의 출력부는 제n 및 제(n+1)게이트신호를 각각 출력하는 제n 및 제(n+1)출력부를 포함하고, 상기 카운터는, 상기 게이트쉬프트클럭의 카운트 이후, 상기 게이트출력인에이블의 처음 홀수번째 펄스의 하강에지에서 상기 제n출력부의 출력을 시작(ON)하고, 상기 게이트출력인에이블의 다음 홀수번째 펄스의 상승에지에서 상기 제n출력부의 출력을 중지(OFF)하고, 상기 게이트출력인에이블의 처음 짝수번째 펄스의 하강에지에서 상기 제(n+1)출력부의 출력을 시작(ON)하고, 상기 게이트출력인에이블의 다음 짝수번째 펄스의 상승에지에서 상기 제(n+1)출력부의 출력을 중지(OFF)할 수 있다.
그리고, 상기 게이트제어신호는 플리커신호를 더 포함하고, 상기 게이트구동부는 상기 플리커신호의 하강에지를 검출하는 FLK하강검출부를 더 포함하고, 상기 카운터는, 상기 게이트쉬프트클럭의 카운트 이후, 상기 플리커신호의 처음 짝수번째 펄스의 하강에지에서 상기 제n출력부의 출력을 변조하고, 상기 플리커신호의 다음 홀수번째 펄스의 하강에지에서 상기 제n출력부의 출력을 변조할 수 있다.
본 발명은, 이러한 문제점을 해결하기 위하여 제시된 것으로, 다수의 게이트제어신호의 펄스를 순서에 따라 2그룹으로 구분하고, 다수의 게이트제어신호의 펄스를 독립적으로 이용하여 하이레벨 구간이 서로 부분적으로 중첩되는 다수의 게이트신호를 생성함으로써, 크기 및 입출력핀의 개수가 감소되고 설계자유도가 개선되는 효과를 갖는다.
그리고, 본 발명은 다수의 게이트제어신호의 펄스를 순서에 따라 2그룹으로 구분하고, 다수의 게이트제어신호의 펄스를 독립적으로 이용하여 하이레벨 구간이 서로 부분적으로 중첩되는 다수의 게이트신호를 생성함으로써, 베젤이 감소되는 효과를 갖는다.
도 1은 종래의 DRD 방식의 표시장치를 도시한 도면.
도 2는 종래의 DRD 방식의 표시장치의 다수의 신호의 타이밍도.
도 3은 본 발명의 실시예에 따른 표시장치를 도시한 도면.
도 4는 본 발명의 실시예에 따른 DRD 방식 표시장치의 타이밍제어부, 게이트구동부 및 패널을 도시한 도면.
도 5는 본 발명의 실시예에 따른 DRD 방식 표시장치의 다수의 신호의 타이밍도.
첨부한 도면을 참고로 하여 본 발명에 따른 구동회로 및 이를 포함하는 표시장치를 설명한다.
도 3은 본 발명의 실시예에 따른 표시장치를 도시한 도면이다.
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 DRD 방식 표시장치(110)는, 타이밍제어부(120), 데이터구동부(130), 게이트구동부(140) 및 표시패널(150)을 포함한다.
타이밍제어부(120)는, 그래픽카드 또는 TV시스템과 같은 외부시스템으로부터 전달되는 영상신호(IS)와 데이터인에이블(DE), 수평동기신호(HSY), 수직동기신호(VSY), 클럭(CLK) 등의 다수의 타이밍신호를 이용하여, 게이트제어신호(GCS), 데이터제어신호(DCS) 및 영상데이터(RGB)를 생성하고, 생성된 데이터제어신호(DCS) 및 영상데이터(RGB)는 데이터구동부(130)에 공급하고, 생성된 게이트제어신호(GCS)는 게이트구동부(130)에 공급한다.
데이터구동부(130)는, 타이밍제어부(120)로부터 공급되는 데이터제어신호(DCS) 및 영상데이터(RGB)를 이용하여 데이터신호를 생성하고, 생성된 데이터신호를 표시패널(150)의 다수의 데이터배선(DL1, DL2)에 공급한다.
게이트구동부(140)는, 타이밍제어부(120)로부터 공급되는 게이트제어신호(GCS)를 이용하여 게이트신호를 생성하고, 생성된 게이트신호를 표시패널(150)의 다수의 게이트배선(GL1 내지 GL4)에 공급한다.
표시패널(150)은, 게이트신호 및 데이터신호를 이용하여 영상을 표시하는데, 이를 위하여 표시패널(150)은, 서로 교차하여 다수의 화소영역(P1 내지 P8)을 정의하는 다수의 게이트배선(GL1 내지 GL4) 및 다수의 데이터배선(DL1, DL2)과, 다수의 게이트배선(GL1 내지 GL4) 및 다수의 데이터배선(DL1, DL2)에 각각 연결되는 박막트랜지스터(T)와, 박막트랜지스터(T)에 연결되는 화소전극(PE)을 포함한다.
여기서, 표시패널(150)은 액정패널 또는 유기발광다이오드패널일 수 있으며, 표시패널(150)이 액정패널인 경우 화소전극(PE)과 공통전극 사이의 액정층의 투과율을 조절하여 계조를 표시하고, 표시패널(150)이 유기발광다이오드패널인 경우 화소전극(PE)에 연결된 발광다이오드의 출력을 조절하여 계조를 표시한다.
한편, DRD 방식으로 구동하기 위한 표시패널(150)의 구성을 제1 내지 제8화소영역(P1 내지 P8)을 예로 들어 설명한다.
제1 및 제2게이트배선(GL1, GL2) 사이와, 제3 및 제4게이트배선(GL3, GL4) 사이에는 다수의 화소영역(P1 내지 P8)이 배치되고, 제2 및 제3게이트배선(GL2, GL3) 사이에는 화소영역이 배치되지 않는다.
구체적으로, 제1 및 제2게이트배선(GL1, GL2) 사이의 제1데이터배선(DL1)의 좌우 양측에는 제1 및 제2화소영역(P1, P2)과 제5 및 제6화소영역(P5, P6)이 배치되고, 제2데이터배선(DL2)의 좌우 양측에는 제3 및 제4화소영역(P3, P4)과 제7 및 제8화소영역(P7, P8)이 배치된다.
그리고, 제1 및 제2게이트배선(GL1, GL2) 사이의 제1 내지 제4화소영역(P1 내지 P4)의 박막트랜지스터(T)는 제1 및 제2게이트배선(GL1, GL2)에 번갈아 연결되고, 제3 및 제4게이트배선(GL3, GL4) 사이의 제5 내지 제8화소영역(P5 내지 P8)의 박막트랜지스터(T)는 제3 및 제4게이트배선(GL3, GL4)에 번갈아 연결된다.
예를 들어, 제1화소영역(P1)의 박막트랜지스터(T)는 제1게이트배선(GL1) 및 제1데이터배선(DL1)에 연결되고, 제2화소영역(P2)의 박막트랜지스터(T)는 제2게이트배선(GL2) 및 제1데이터배선(DL1)에 연결된다.
제3 및 제4화소영역(P3, P4)의 박막트랜지스터(T)의 연결관계와, 제5 및 제6화소영역(P5, P6)의 박막트랜지스터(T)의 연결관계와, 제7 및 제8화소영역(P7, P8)의 박막트랜지스터(T)의 연결관계는, 각각 제1 및 제2화소영역(P1, P2)의 박막트랜지스터(T)의 연결관계와 유사하다.
이와 같은 구성에서, 다수의 게이트배선(GL1 내지 GL4)으로 공급되는 게이트신호에 의하여 박막트랜지스터(T)가 턴-온(turn-on) 되면, 다수의 데이터배선(DL1, DL2)으로 공급되는 데이터신호가 박막트랜지스터(T)를 통하여 다수의 화소영역(P1 내지 P8)에 인가되는데, 1개의 데이터배선이 좌우 양측 2개의 화소영역에 데이터신호를 공급한다.
즉, 제1게이트배선(GL1)으로 공급되는 게이트신호에 의하여 제1 및 제3화소영역(P1, P3)의 박막트랜지스터(T)가 턴-온 되면 데이터신호가 제1 및 제2데이터배선(DL1, DL2)을 통하여 각각 제1 및 제3화소영역(P1, P3)에 전달되고, 이후 제2게이트배선(GL2)으로 공급되는 게이트신호에 의하여 제2 및 제4화소영역(P2, P4)의 박막트랜지스터(T)가 턴-온 되면 데이터신호가 제1 및 제2데이터배선(DL1, DL2)을 통하여 각각 제2 및 제4화소영역(P2, P4)에 전달된다.
마찬가지로, 제3게이트배선(GL3)으로 공급되는 게이트신호에 의하여 제1 및 제3화소영역(P1, P3)의 박막트랜지스터(T)가 턴-온 되면 데이터신호가 제1 및 제2데이터배선(DL1, DL2)을 통하여 각각 제1 및 제3화소영역(P1, P3)에 전달되고, 이후 제4게이트배선(GL4)으로 공급되는 게이트신호에 의하여 제2 및 제4화소영역(P2, P4)의 박막트랜지스터(T)가 턴-온 되면 데이터신호가 제1 및 제2데이터배선(DL1, DL2)을 통하여 각각 제2 및 제4화소영역(P2, P4)에 전달된다.
이와 같이, 듀얼 레이트 구동방식의 액정표시장치(80)에서는, 하나의 데이터배선을 통하여 인접한 2개의 부화소영역이 구동되므로, 데이터배선의 수가 1/2로 감소되며, 그에 따라 데이터 구동집적회로(driving integrated circuit: D-IC)의 수가 절감되어 제조비용이 감소된다.
그 대신 게이트배선의 수가 2배로 증가되지만, 게이트-인-패널(gate-in-panel: GIP)과 같은 어레이기판 상부에 형성되는 게이트 구동부를 채용함으로써, 게이트 구동에 대한 부담 증가는 해소될 수 있다.
이러한 DRD 방식의 표시장치(110)에서는, 게이트배선의 개수 감소에 따른 데이터신호의 충전시간을 보상하기 위하여, 수직으로 인접한 2개의 화소영역에 1개의 데이터배선을 통하여 전달되는 데이터신호를 동시에 공급하는 게이트 중첩 구동방법이 적용되는데, 이때 게이트구동부(140)는 타이밍제어부(120)로부터 공급되는 게이트제어신호를 2그룹으로 구분하고, 구분된 2그룹의 게이트제어신호로부터 게이트 중첩 구동방법에 사용되는 게이트신호를 생성하는데, 이를 도면을 참조하여 설명한다.
도 4는 본 발명의 실시예에 따른 DRD 방식 표시장치의 타이밍제어부, 게이트구동부 및 패널을 도시한 도면이고, 도 5는 본 발명의 실시예에 따른 DRD 방식 표시장치의 다수의 신호의 타이밍도로, 도 3을 함께 참조하여 설명한다.
도 4 및 도 5에 도시한 바와 같이, 본 발명의 실시예에 따른 DRD 방식 표시장치(110)에서, 타이밍제어부(140)는 다수의 게이트제어신호를 생성하여 게이트구동부(140)에 공급하는데, 다수의 게이트제어신호는 게이트시작펄스(gate start pulse)(GSP), 게이트출력인에이블(gate output enable)(GOE), 게이트쉬프트클럭(gate shift clock)(GSC), 플리커(flicker)신호(FLK)를 포함한다.
게이트시작펄스(GSP)는 게이트신호(VG1, VG2, ..., VGm)의 생성시점을 지시하는 신호이고, 게이트출력인에이블(GOE)은 게이트신호(VG1, VG2, ..., VGm)의 출력시점을 지시하는 신호이고, 게이트쉬프트클럭(GSC)은 게이트신호(VG1, VG2, ..., VGm)의 순차구동의 기준이 되는 신호이다.
플리커신호(FLK)는 플리커를 방지하기 위하여 게이트신호(VG1, VG2, ..., VGm)의 후단을 저감하는 변조의 기준이 되는 신호로서, 게이트신호의 후단이 저감됨으로써 킥백(kickback) 전압이 감소되어 플리커가 방지된다.
본 발명의 실시예에서는 게이트신호(VG1, VG2, ..., VGm)의 생성에 플리커신호(FLK)를 이용하지만, 플리커의 영향이 미세한 다른 실시예에서는 플리커신호를 생략하고 게이트시작펄스(GSP), 게이트출력인에이블(GOE), 게이트쉬프트클럭(GSC)만을 이용하여 게이트신호(VG1, VG2, ..., VGm)를 생성할 수도 있다.
게이트구동부(140)는, 타이밍제어부(120)로부터 공급되는 다수의 제어신호로부터 다수의 게이트신호(VG1, VG2, ..., VGm)를 생성하여 표시패널(150)에 공급한다.
구체적으로, 게이트구동부(140)는, GOE하강검출부(141), GOE상승검출부(143), FLK하강검출부(145), 카운터(147) 및 다수의 출력부(149)를 포함한다.
GOE하강검출부(141) 및 GOE상승검출부(143)는 각각 게이트출력인에이블(GOE)의 하강에지(falling edge) 및 상승에지(rising edge)를 검출하여 카운터(147)에 전달하고, FLK하강검출부(145)는 플리커신호의 하강에지를 검출하여 카운터(147)에 전달한다.
카운터(147)는 게이트쉬프트클럭(GSC)을 카운트(count) 하고, 카운트 결과에 따라 게이트출력인에이블(GOE)의 펄스 및 플리커신호(FLK)의 펄스를 2그룹(예를 들어 홀수번째 펄스그룹 및 짝수번째 펄스그룹)으로 구분하고, 구분된 2그룹의 게이트출력인에이블(GOE)의 펄스 및 플리커신호(FLK)의 펄스를 독립적으로 이용하여 다수의 출력부(149)를 제어한다.
다수의 출력부(149)는 카운터(147)의 제어에 의하여 다수의 게이트신호(VG1, VG2, ..., VGm)를 생성하여 표시패널(150)에 순차적으로 공급한다.
예를 들어, 카운터(147)가 게이트쉬프트클럭(GSC)의 상승에지를 검출하여 카운트 할 경우, 상승에지 검출 후 게이트출력인에이블(GOE)의 첫 번째 펄스(처음 홀수번째 펄스)의 하강에지(t1)에서 제n출력부의 출력을 시작(ON)하고, 게이트출력인에이블(GOE)의 두 번째 펄스(처음 짝수번째 펄스)의 하강에지(t2)에서 제(n+1)출력부의 출력을 시작(ON)하고, 플리커신호(FLK)의 두 번째 펄스(처음 짝수번째 펄스)의 하강에지(t3)에서 제n출력부의 출력을 변조(modulation)하고, 게이트출력인에이블(GOE)의 세 번째 펄스(다음 홀수번째 펄스)의 상승에지(t4)에서 제n출력부의 출력을 중지(OFF)하고, 플리커신호(FLK)의 세 번째 펄스(다음 홀수번째 펄스)의 하강에지(t5)에서 제(n+1)출력부의 출력을 변조(modulation)하고, 게이트출력인에이블(GOE)의 네 번째 펄스(다음 짝수번째 펄스)의 상승에지(t6)에서 제(n+1)출력부의 출력을 중지(OFF)할 수 있다.
즉, 게이트구동부(140)는, 게이트출력인에이블(GOE)의 첫 번째 펄스의 하강에지(t1), 플리커신호(FLK)의 두 번째 펄스의 하강에지(t3), 게이트출력인에이블(GOE)의 세 번째 펄스의 상승에지(t4)를 이용하여 제n출력부를 제어하여 제n게이트신호를 출력하고, 게이트출력인에이블(GOE)의 두 번째 펄스의 하강에지(t2), 플리커신호(FLK)의 세 번째 펄스의 하강에지(t5), 게이트출력인에이블(GOE)의 네 번째 펄스의 상승에지(t6)를 이용하여 제(n+1)출력부를 제어하여 제(n+1)게이트신호를 출력할 수 있다.
여기서, 제n게이트신호는 게이트출력인에이블(GOE)의 첫 번째 펄스의 하강에지(t1)와 세 번째 펄스의 상승에지(t4) 사이에서 하이레벨 구간을 갖고, 제(n+1)게이트신호는 게이트출력인에이블(GOE)의 두 번째 펄스의 하강에지(t2)와 네 번째 펄스의 상승에지(t6) 사이에서 하이레벨 구간을 가지므로, 제n 및 제(n+1)게이트신호는 게이트출력인에이블(GOE)의 두 번째 펄스의 하강에지(t2)와 세 번째 펄스의 상승에지(t4) 사이(OS)에서 하이레벨 구간이 중첩된다.
계속해서, 게이트구동부(140)는, 게이트쉬프트클럭(GSC)에 따라 제(n+2) 및 제(n+3)출력부를 제어하여 제(n+2) 및 제(n+3)게이트신호를 출력할 수 있다.
이상과 같이, 본 발명의 실시예에 따른 DRD 방식 표시장치(110)에서는, 게이트쉬프트클럭(GSC)에 따라 게이트출력인에이블(GOE) 및 플리커신호(FLK)의 펄스를 2그룹으로 구분하고, 구분된 2그룹의 게이트출력인에이블(GOE) 및 플리커신호(FLK)의 펄스를 이용하여 하이레벨 구간이 중첩되는 게이트신호를 생성할 수 있으며, 그 결과 데이터신호의 충전시간 감소를 보상할 수 있다.
그리고, 게이트시작펄스(GSP), 게이트출력인에이블(GOE), 게이트쉬프트클럭(GSC), 플리커신호(FLK)의 게이트제어신호(GCS)를 이용하여 하이레벨 구간이 서로 중첩되는 게이트신호를 생성하므로, 종래의 DRD 방식 표시장치에 비하여 타이밍제어부(120)용 집적회로의 크기 및 출력핀의 개수(4개)가 감소하고, 게이트구동부(140)용 집적회로의 크기 및 입력핀의 개수(4개)가 감소하며, 설계자유도가 개선된다.
또한, 표시패널(150)의 배선(LOG)을 이용하여 타이밍제어부(120)의 게이트제어신호(GCS)를 게이트구동부(140)로 공급하는 경우, 표시패널(150)의 배선(LOG)의 개수가 감소하고, 표시장치(110)의 베젤이 감소하여 외관이 개선된다.
본 발명의 실시예에서는 액정표시장치 또는 유기발광다이오드 표시장치를 예로 들어 설명하였으나, 다른 실시예에서는 본 발명의 구동회로를 플라즈마 표시장치 등의 다른 평판표시장치에도 적용할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: DRD 방식 표시장치 120: 타이밍제어부
130: 데이터구동부 140: 게이트구동부
141: GOE하강검출부 143: GOE상승검출부
145: FLK하강검출부 149: 다수의 출력부
150: 표시패널

Claims (7)

  1. 타이밍제어부의 게이트출력인에이블의 하강에지를 검출하는 GOE하강검출부와;
    상기 게이트출력인에이블의 상승에지를 검출하는 GOE상승검출부와;
    상기 타이밍제어부의 게이트쉬프트클럭을 카운트 하고, 카운트 결과에 따라 상기 게이트출력인에이블의 펄스를 2그룹으로 구분하는 카운터와;
    상기 카운터의 제어에 따라 하이레벨 구간이 서로 중첩되는 다수의 게이트신호를 각각 출력하는 다수의 출력부
    를 포함하고,
    상기 카운터는 구분된 2그룹의 상기 게이트출력인에이블의 펄스를 독립적으로 이용하여 상기 다수의 출력부를 제어하는 표시장치용 구동회로.
  2. 제 1 항에 있어서,
    상기 다수의 출력부는 제n 및 제(n+1)게이트신호를 각각 출력하는 제n 및 제(n+1)출력부를 포함하고,
    상기 카운터는, 상기 게이트쉬프트클럭의 카운트 이후,
    상기 게이트출력인에이블의 처음 홀수번째 펄스의 하강에지에서 상기 제n출력부의 출력을 시작(ON)하고, 상기 게이트출력인에이블의 다음 홀수번째 펄스의 상승에지에서 상기 제n출력부의 출력을 중지(OFF)하고,
    상기 게이트출력인에이블의 처음 짝수번째 펄스의 하강에지에서 상기 제(n+1)출력부의 출력을 시작(ON)하고, 상기 게이트출력인에이블의 다음 짝수번째 펄스의 상승에지에서 상기 제(n+1)출력부의 출력을 중지(OFF)하는 표시장치용 구동회로.
  3. 제 2 항에 있어서,
    상기 타이밍제어부의 플리커신호의 하강에지를 검출하는 FLK하강검출부를 더 포함하고,
    상기 카운터는, 상기 게이트쉬프트클럭의 카운트 이후, 상기 플리커신호의 처음 짝수번째 펄스의 하강에지에서 상기 제n출력부의 출력을 변조하고, 상기 플리커신호의 다음 홀수번째 펄스의 하강에지에서 상기 제n출력부의 출력을 변조하는 표시장치용 구동회로.
  4. 게이트제어신호, 데이터제어신호 및 영상데이터를 생성하는 타이밍제어부와;
    상기 데이터제어신호 및 상기 영상데이터를 이용하여 데이터신호를 생성하는 데이터구동부와;
    상기 게이트제어신호의 펄스를 2그룹으로 구분하고, 구분된 2그룹의 상기 게이트제어신호의 펄스를 독립적으로 이용하여 하이레벨 구간이 서로 중첩되는 다수의 게이트신호를 생성하는 게이트구동부와;
    상기 다수의 게이트신호 및 상기 데이터신호를 이용하여 영상을 표시하는 표시패널
    을 포함하는 표시장치.
  5. 제 4 항에 있어서,
    상기 게이트제어신호는 게이트출력인에이블 및 게이트쉬프트클럭을 포함하고,
    상기 게이트구동부는,
    상기 게이트출력인에이블의 하강에지를 검출하는 GOE하강검출부와;
    상기 게이트출력인에이블의 상승에지를 검출하는 GOE상승검출부와;
    상기 게이트쉬프트클럭을 카운트 하고, 카운트 결과에 따라 상기 게이트출력인에이블의 펄스를 2그룹으로 구분하는 카운터와;
    상기 카운터의 제어에 따라 상기 다수의 게이트신호를 각각 출력하는 다수의 출력부
    를 포함하는 표시장치.

  6. 제 5 항에 있어서,
    상기 다수의 출력부는 제n 및 제(n+1)게이트신호를 각각 출력하는 제n 및 제(n+1)출력부를 포함하고,
    상기 카운터는, 상기 게이트쉬프트클럭의 카운트 이후,
    상기 게이트출력인에이블의 처음 홀수번째 펄스의 하강에지에서 상기 제n출력부의 출력을 시작(ON)하고, 상기 게이트출력인에이블의 다음 홀수번째 펄스의 상승에지에서 상기 제n출력부의 출력을 중지(OFF)하고,
    상기 게이트출력인에이블의 처음 짝수번째 펄스의 하강에지에서 상기 제(n+1)출력부의 출력을 시작(ON)하고, 상기 게이트출력인에이블의 다음 짝수번째 펄스의 상승에지에서 상기 제(n+1)출력부의 출력을 중지(OFF)하는 표시장치.
  7. 제 6 항에 있어서,
    상기 게이트제어신호는 플리커신호를 더 포함하고,
    상기 게이트구동부는 상기 플리커신호의 하강에지를 검출하는 FLK하강검출부를 더 포함하고,
    상기 카운터는, 상기 게이트쉬프트클럭의 카운트 이후, 상기 플리커신호의 처음 짝수번째 펄스의 하강에지에서 상기 제n출력부의 출력을 변조하고, 상기 플리커신호의 다음 홀수번째 펄스의 하강에지에서 상기 제n출력부의 출력을 변조하는 표시장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200032586A (ko) * 2018-09-18 2020-03-26 엘지디스플레이 주식회사 게이트드라이버, 유기발광표시장치 및 그의 구동방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080113579A (ko) * 2007-06-25 2008-12-31 엘지디스플레이 주식회사 액정표시장치와 그 구동 방법
KR20130022159A (ko) * 2011-08-25 2013-03-06 엘지디스플레이 주식회사 액정표시장치 및 그 구동 방법
KR20140041023A (ko) * 2012-09-27 2014-04-04 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080113579A (ko) * 2007-06-25 2008-12-31 엘지디스플레이 주식회사 액정표시장치와 그 구동 방법
KR20130022159A (ko) * 2011-08-25 2013-03-06 엘지디스플레이 주식회사 액정표시장치 및 그 구동 방법
KR20140041023A (ko) * 2012-09-27 2014-04-04 엘지디스플레이 주식회사 액정표시장치 및 그 구동방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200032586A (ko) * 2018-09-18 2020-03-26 엘지디스플레이 주식회사 게이트드라이버, 유기발광표시장치 및 그의 구동방법

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