KR20160035528A - Spreaded clock generating apparatus and method using digital logic - Google Patents
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Abstract
Description
본 발명은 디지털 로직을 이용한 클록 생성 장치 및 방법에 관한 것으로, 더 자세하게는 PLL 회로를 이용하지 않고 디지털 로직만을 이용하여 클록의 기준 주파수에 집중되어 있는 에너지를 다른 주파수 대역으로 분산시킴으로써 클록의 피크 전압을 감소시켜 EMI를 최소화할 수 있는 분산 클록 생성 장치 및 방법에 관한 것이다.
The present invention relates to an apparatus and a method for generating clocks using digital logic, and more particularly, by using only digital logic without using a PLL circuit, the energy concentrated at a reference frequency of a clock is dispersed in different frequency bands, To minimize the EMI, and to a distributed clock generation apparatus and method capable of minimizing EMI.
최근 전자 기기들이 점차 소형화 및 집적화됨에 따라 전자 기기의 전자파 방사로 인한 EMI(Electron Magnetic Interference) 문제가 부각되고 있다. 특히, 전자 기기의 동작 주파수가 증가함에 따라 피크 진폭의 증가로 인해 EMI가 증가하게 되어 전자 기기들 사이의 상호 통신 방해와 오작동을 일으키기도 한다. Background Art [0002] As electronic devices have become increasingly smaller and integrated, EMI (Electron Magnetic Interference) problems due to electromagnetic wave radiation of electronic devices have been highlighted. In particular, as the operating frequency of an electronic device increases, EMI increases due to an increase in peak amplitude, thereby interfering with each other and malfunctioning among electronic devices.
전자 기기에서 EMI가 가장 많이 발생되는 곳은 고속의 클록 신호를 발생하는 클록 발생기이다. 고속의 클록 신호의 수많은 고조파들로 인하여 전자파가 다량으로 발생되며 최근에는 이와 같은 고조파의 에너지 레벨을 낮추어 전자파를 감소시키는 기술들이 개발되고 있다.The most common source of EMI in electronic devices is a clock generator that generates high-speed clock signals. A large amount of electromagnetic waves are generated due to a large number of harmonics of a high-speed clock signal, and recently, technologies for reducing electromagnetic waves by lowering the energy level of such harmonics have been developed.
이러한 EMI를 감소시키기 위한 방법으로서, 전자 기기를 철재판 등으로 쉴딩(shielding)하거나 전자파 차단 필터를 사용하는 등의 방법이 사용되고 있지만, 비용과 하드웨어 면적이 크게 증가하여 전자 장치의 소형화 및 경량화에 걸림돌이 되는 문제점이 있다.As a method for reducing such EMI, a method of shielding an electronic device with an iron plate or the like or using an electromagnetic wave shielding filter is used, but the cost and hardware area are greatly increased, which hinders miniaturization and lightening of the electronic device .
EMI 감소시키는데 비용면에서 더 효과적이고 잘 알려진 방법으로서, PLL(Phase Locked Loop) 회로를 이용하여 지터(jitter)를 생성하여 전력 이득 감소를 통해 EMI를 줄이는 방법이 있다.As a more cost effective and well known method of reducing EMI, there is a method of reducing jitter by using PLL (Phase Locked Loop) circuitry to reduce EMI through power gain reduction.
하지만, PLL 회로는 보통 위상 노이즈 축적으로 인한 안정성의 문제 때문에 설계하는데 어려움이 따를 뿐만 아니라 회로 구조가 복잡하다는 문제점이 있다.However, the PLL circuit is not only difficult to design due to the stability problem due to the phase noise accumulation, but also has a problem in that the circuit structure is complicated.
또한, PLL 회로를 이용하는 경우에는 안정화 시간(phase locking time)이 과도하게 길어지는 단점이 있고, 기준 클록 신호로부터 파생되는 여러 주파수의 클록 신호들 간의 동기가 맞지 않아 동기화 회로가 추가되어야 하며, 클록 주파수가 증가함에 따라 구현하기가 어렵고 EMI 감쇄의 정도가 축소되는 문제점이 있다.In addition, when the PLL circuit is used, there is a disadvantage that the phase locking time becomes excessively long, and the synchronization between the clock signals of various frequencies derived from the reference clock signal is not matched, There is a problem that it is difficult to implement and the degree of EMI reduction is reduced.
본 발명은 상기한 바와 같은 종래의 문제점을 해소하기 위해 안출된 것으로, 본 발명의 목적은 PLL 회로를 이용하지 않고 디지털 로직만을 이용하여 클록의 기준 주파수에 집중되어 있는 에너지를 다른 주파수 대역으로 분산시킴으로써 클록의 피크 전압을 감소시켜 EMI를 최소화할 수 있는 클록 생성 장치 및 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the above-mentioned problems, and it is an object of the present invention to provide a frequency synthesizer, a frequency synthesizer, And to provide a clock generation apparatus and method that can minimize EMI by reducing a peak voltage of a clock.
상기 목적을 달성하기 위한 본 발명의 분산 클록 생성 장치는, 디지털 로직을 이용하여, 외부로부터 입력되는 시스템 클록의 주파수(fs)를 변경하여 다수의 주파수를 갖는 분산 클록을 생성하는 분산 클록 생성 장치로서, 상기 분산 클록을 생성하기 위한 초기값을 입력받아 저장하는 설정값 저장부; 상기 시스템 클록의 주파수(fs)를 변경하는 주파수 변경부; 상기 주파수 변경부가 변경해야 할 주파수 증감분(Δf)을 상기 주파수 변경부에 입력하는 주파수 증감부; 및 상기 주파수 변경부에 의해 생성된 분산 클록의 주파수가 미리 지정된 범위 내에 있도록, 상기 주파수 증감부를 제어하는 최대/최소 비교부를 포함하여 이루어질 수 있다.According to an aspect of the present invention, there is provided a distributed clock generation apparatus for generating a distributed clock having a plurality of frequencies by changing a frequency (f s ) of a system clock input from the outside using digital logic, A set value storage unit for receiving and storing an initial value for generating the dispersed clock; A frequency changing unit for changing a frequency (f s ) of the system clock; A frequency changing unit for inputting the frequency change amount? F to be changed by the frequency changing unit to the frequency changing unit; And a maximum / minimum comparator for controlling the frequency adjuster so that the frequency of the dispersed clock generated by the frequency changer is within a predetermined range.
상기 주파수 변경부는, 상기 설정값 저장부로부터 분산 클록의 기준 주파수(fD)와 주파수 변경 주기(tD)를 받고, 상기 주파수 증감부로부터 주파수 증감분(Δf)을 받아서, 주파수 변경 주기(tD) 동안에 상기 기준 주파수(fD)를 중심으로 상기 주파수 증감분(Δf)만큼 단계적으로 디지털 비트를 감소 또는 증가시킨다.The frequency changing unit receiving a reference frequency (f D) and the periodic frequency changing (t D) of the distributed clock from the setting value storage unit, it receives a frequency increment (Δf) from the frequency adjuster, change frequency period (t D ), The digital bit is gradually decreased or increased by the frequency increment (f) about the reference frequency (f D ).
상기 최대/최소 비교부는, 상기 설정값 저장부로부터 최소 주파수(fMIN) 및 최대 주파수(fMAX)를 입력받아, 상기 주파수 변경부가 생성한 분산 클록의 주파수(fo)가 최소 주파수(fMIN) 또는 최대 주파수(fMAX)에 도달하면, 이를 상기 주파수 증감부에 통지한다. 상기 주파수 증감부는, 분산 클록의 주파수(fo)가 최소 주파수(fMIN)에 도달한 통지를 상기 최대/최소 비교부로부터 받으면, 분산 클록의 주파수(fo)를 단계적으로 증가시키도록 상기 주파수 변경부에 지시하고, 분산 클록의 주파수(fo)가 최대 주파수(fMAX)에 도달한 통지를 상기 최대/최소 비교부로부터 받으면, 분산 클록의 주파수(fo)를 단계적으로 감소시키도록 상기 주파수 변경부에 지시한다.The maximum / minimum comparison unit receives the minimum frequency f MIN and the maximum frequency f MAX from the set value storage unit and determines whether the frequency f o of the distributed clock generated by the frequency changing unit satisfies the minimum frequency f MIN ) Or the maximum frequency (f MAX ), it notifies the frequency adjuster. The frequency adjuster is configured to increase the frequency (f o ) of the distributed clock when the notification that the frequency f o of the distributed clock has reached the minimum frequency f MIN from the maximum / When a notification indicating that the frequency f o of the distributed clock has reached the maximum frequency f MAX is received from the maximum / minimum comparison unit by instructing the changing unit to decrease the frequency f o of the distributed clock stepwise And instructs the frequency changing unit.
상기 주파수 변경 주기(tD)는, 디지털 비트의 해상도(R)와 시스템 클록의 주파수(fs)에 따라 결정되고, 상기 분산 클록의 기준 주파수(fD)의 디지털 비트값(d)은 아래 식에 의해 구해질 수 있다.Wherein the frequency modification period t D is determined according to the resolution R of the digital bit and the frequency f s of the system clock and the digital bit value d of the reference clock f D of the dispersion clock is set to be lower . ≪ / RTI >
여기서, fO는 분산 클록의 출력 주파수이고, fs은 시스템 클록의 주파수이고, d는 분산 클록 기준 주파수(fD)의 비트값, R은 해상도(2n)이다.Where f o is the output frequency of the distributed clock, f s is the frequency of the system clock, d is the bit value of the distributed clock reference frequency (f D ), and R is the resolution (2 n ).
한편, 상기 목적을 달성하기 위한 본 발명의 분산 클록 생성 방법은, 디지털 로직을 이용하여, 외부로부터 입력되는 시스템 클록의 주파수(fs)를 변경하여 다수의 주파수를 갖는 분산 클록을 생성하는 분산 클록 생성 방법으로서, (a) 상기 분산 클록을 생성하기 위해, 분산 클록의 기준 주파수(fD), 주파수 변경 주기(tD), 주파수 증감분(Δf), 최소 주파수(fMIN) 및 최대 주파수(fMAX)를 설정하는 단계; 및 (b) 상기 주파수 변경 주기(tD) 동안에 상기 기준 주파수(fD)를 중심으로, 상기 최소 주파수(fMIN)에서 최대 주파수(fMAX)까지의 범위 내에서, 상기 주파수 증감분(Δf)만큼 단계적으로 디지털 비트를 변경하여 분산 클록을 생성하는 단계를 포함하여 이루어질 수 있다.According to another aspect of the present invention, there is provided a distributed clock generation method for generating a distributed clock having a plurality of frequencies by changing a frequency (fs) of a system clock input from the outside using digital logic, (F D ), a frequency modification period (t D ), a frequency increment / decrement (f), a minimum frequency (f MIN ), and a maximum frequency (f MAX ); And (b) around the reference frequency (f D) during the frequency changing period (t D), in the range of the minimum frequency (f MIN) to the maximum frequency (f MAX), said frequency increment (Δf) And changing the digital bits to generate a distributed clock.
상기 단계 (b)는, (b1) 주파수 변경 주기(tD) 동안에, 상기 기준 주파수(fD)의 클록을 최초 분산 클록으로서 생성하는 단계; (b2) 주파수 변경 주기(tD) 동안에, 상기 주파수 증감분(Δf)만큼 단계적으로 디지털 비트를 증가 또는 감소시켜 다수의 분산 클록을 순차적으로 생성하는 단계; (b3) 상기 생성된 분산 클록의 주파수(fo)가 최대 주파수(fMAX) 또는 최소 주파수(fMIN)에 도달했는지를 비교 확인하는 단계; 및 (b4) 상기 생성된 분산 클록의 주파수(fo)가 최대 주파수(fMAX)에 도달하면, 상기 디지털 비트를 증가에서 감소로 전환하고, 상기 생성된 분산 클록의 주파수(fo)가 최소 주파수(fMIN)에 도달하면, 상기 디지털 비트를 감소에서 증가로 전환하는 단계를 포함할 수 있다.The step (b) comprises the steps of: (b1) generating a clock of the reference frequency (f D ) as a first distributed clock during a frequency modification period (t D ); (b2) sequentially generating a plurality of distributed clocks by incrementing or decrementing digital bits by the frequency increment? f during a frequency change period (t D ); (b3) confirming that compares the frequency of the generated clock distribution (f o) is the maximum frequency (f MAX) or a minimum frequency (f MIN) is reached; And (b4) when the frequency f o of the generated distributed clock reaches the maximum frequency f MAX , the digital bit is switched from increase to decrease, and if the frequency f o of the generated dispersed clock is at a minimum And converting the digital bit from a decrease to an increase when the frequency (f MIN ) is reached.
본 발명에 의하면, PLL 회로를 이용하지 않고 디지털 로직만을 이용하여 클록의 기준 주파수에 집중되어 있는 에너지를 다른 주파수 대역으로 분산시킴으로써 클록의 피크 전압을 감소시킬 수 있으며, 이에 따라 클록에 의해 발생하는 EMI를 최소화할 수 있다.According to the present invention, the peak voltage of the clock can be reduced by dispersing the energy concentrated on the reference frequency of the clock to a different frequency band using only digital logic without using the PLL circuit, Can be minimized.
또한, 본 발명에 의하면, PLL 회로를 이용하지 않고 디지털 로직만을 이용하여 클록을 생성할 수 있으므로 종래에 비하여 간단한 구조의 클록 생성 장치를 구현할 수 있으며, 외부로부터 입력되는 주파수 제어 데이터에 따라 클록의 출력 주파수를 간단하게 변경할 수 있으므로 다양한 분야에 활용될 수 있다.
In addition, according to the present invention, a clock can be generated using only digital logic without using a PLL circuit. Therefore, a clock generating apparatus with a simple structure can be realized as compared with the related art. Also, according to frequency control data input from the outside, Since the frequency can be easily changed, it can be used in various fields.
도 1은 본 발명의 실시예에 따른 디지털 로직을 이용한 분산 클록 생성 장치를 나타낸 블록도이다.
도 2는 본 발명의 실시예에 따른 디지털 로직을 이용한 분산 클록 생성 방법을 개략적으로 나타내는 흐름도이다.
도 3은 본 발명에 실시예에 따라 분산 클록의 주파수가 변경되는 과정을 나타내는 그래프이다.
도 4는 본 발명의 실시예에 따라 생성된 분산 클록의 일부를 나타내는 파형도이다.
도 5(a)는 단일 주파수의 클록을 사용한 경우의 피크 전압을 나타내는 그래프이고, 도 5(b)는 분산 주파수의 클록을 사용한 경우의 피크 전압을 나타내는 그래프이다. 1 is a block diagram illustrating a distributed clock generation apparatus using digital logic according to an embodiment of the present invention.
2 is a flowchart schematically illustrating a method of generating a distributed clock using digital logic according to an embodiment of the present invention.
3 is a graph illustrating a process of changing frequency of a distributed clock according to an embodiment of the present invention.
4 is a waveform diagram showing a part of a distributed clock generated according to an embodiment of the present invention.
FIG. 5A is a graph showing a peak voltage when a clock of a single frequency is used, and FIG. 5B is a graph showing a peak voltage when a clock of a dispersion frequency is used.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the technical idea of the present invention.
본 발명의 바람직한 실시예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하거나 간략하게 설명한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail.
도 1은 본 발명의 일 실시예에 따른 디지털 로직을 이용한 분산 클록 생성 장치(100)를 나타낸 블록도이다.1 is a block diagram illustrating an
도 1을 참조하면, 본 발명의 일 실시예에 따른 분산 클록 생성 장치(100)는 설정값 저장부(110), 주파수 변경부(120), 주파수 증감부(130) 및 최대/최소 비교부(140)를 포함하여 구성된다.1, a distributed
먼저, 설정값 저장부(110)에서는 시스템 클록(fs)으로부터 분산 클록(fo)을 생성하는 데에 필요한 각종 초기값을 입력받아 저장한 후, 각각의 구성요소에 전달한다. 설정값 저장부(110)에 저장되는 초기값은 분산 클록의 기준 주파수(fD), 최소 주파수(fMIN), 최대 주파수(fMAX), 주파수 변경 주기(tD)가 포함된다.First, the set
기준 주파수(fD)는 분산 클록의 중심 주파수로서, 시스템 클록의 주파수(fs)를 고려하여 사용자가 임의로 정할 수 있다. 마찬가지로, 최소 주파수(fMIN) 및 최대 주파수(fMAX)는 분산 클록의 주파수 변동 범위를 한정하는 최대 및 최소 주파수로서, 시스템 클록의 주파수(fs)를 고려하여 사용자가 임의로 정할 수 있다The reference frequency f D is a center frequency of the distributed clock and can be arbitrarily set by the user in consideration of the frequency fs of the system clock. Likewise, the minimum frequency f MIN and the maximum frequency f MAX can be arbitrarily set by the user in consideration of the frequency (f s ) of the system clock as the maximum and minimum frequencies defining the range of frequency variation of the distributed clock
주파수 변경 주기(tD)는 디지털 비트의 해상도(R)와 시스템 클록의 주파수(fs)에 따라 결정된다. 예를 들어, 해상도(R)가 213이고 시스템 클록 주파수(fs)가 10MHz일 경우, 클록의 최소 처리 단위는 10M/213 = 1220Hz가 된다. 따라서 디지털 비트 1의 차이는 1220Hz가 되어, 클록은 819200ns(=1/1220)의 주파수 변경 주기(tD)로 생성되게 된다.The frequency change period t D is determined according to the resolution R of the digital bits and the frequency f s of the system clock. For example, when the resolution (R) is 2 13 and the system clock frequency (f s ) is 10 MHz, the minimum processing unit of the clock is 10M / 2 13 = 1220 Hz. Therefore, the difference of the digital bit 1 becomes 1220 Hz, and the clock is generated at the frequency change period (t D ) of 819200 ns (= 1/1220).
만일, 5MHz를 기준 주파수(fD)로 해서 분산되는 분산 클록을 생성하고자 하면, 다음 수학식 1에 의해 기준 주파수의 비트 값(d)은 Ox1000이 된다. 따라서, 0x1001은 5001220Hz에 해당하고, 상기한 주파수 변경 주기(tD=819200ns) 내에 하나의 분산 클록을 형성하게 된다. If a distributed clock which is distributed with 5 MHz as the reference frequency f D is generated, the bit value d of the reference frequency becomes Ox 1000 by the following equation (1). Therefore, 0x1001 corresponds to 5001220 Hz, and one dispersion clock is formed within the frequency change period (t D = 819200 ns).
여기서, fO는 분산 클록의 출력 주파수이고, fs은 시스템 클록의 주파수이고, d는 분산 클록의 기준 주파수 비트값, R은 해상도(2n)를 각각 나타낸다.Where f o is the output frequency of the distributed clock, f s is the frequency of the system clock, d is the reference frequency bit value of the distributed clock, and R is the resolution (2 n ).
이어서, 주파수 변경부(120)는 설정값 저장부(110)로부터 생성하고자 하는 분산 클록의 기준 주파수(fD)와 상기 계산된 주파수 변경 주기(tD)에 근거하여, 입력되는 시스템 클록의 주파수(fs)를 주파수 변경 주기(tD)동안 변경하여, 분산 클록을 생성한다. 주파수 변경부(120)는 카운터 회로 등을 이용하여 구현할 수 있다.Subsequently, the
이때, 주파수 변경부(120)는 주파수 증감부(130)로부터 주파수 증감분(Δf)을 입력 받는데, 통상 1비트에 해당하는 크기로 주파수 증감분(Δf)이 설정된다(상기 예의 경우 1220Hz). 주파수 변경부(120)는 기준 주파수(fD)에서 시작하여, 주파수 변경 주기(tD) 동안에 디지털 비트를 단계적으로 증가 혹은 감소시켜서 주파수를 변경하게 된다.At this time, the
주파수 변경부(120)에 의해 변경된 주파수를 갖는 분산 클록은, 최대/최소 비교부(140)에 입력되어, 주파수 변경부(120)가 생성한 주파수가 분산 클록의 변동 범위 내에 있도록 제어된다. 즉, 최대/최소 비교부(140)는 주파수 변경부(120)가 변경해야 할 분산 클록의 최소 주파수(fMIN) 및 최대 주파수(fMAX)를 설정값 저장부(110)로부터 입력받아, 주파수 변경부(120)가 생성한 분산 클록의 주파수(fo)가 최소 주파수(fMIN)와 최대 주파수(fMAX) 사이에 있는지를 비교한다. The distributed clock having the frequency changed by the
만일, 입력된 분산 클록의 주파수(fo)가 최소 주파수(fMIN)에 도달하면 이를 주파수 증감부(130)에 통지하고, 주파수 증감부(130)는 주파수를 단계적으로 증가시키도록 전환된다. 반면, 입력된 분산 클록의 주파수(fo)가 최대 주파수(fMAX)에 도달하면 이를 주파수 증감부(130)에 통지하고, 주파수 증감부(130)는 주파수를 단계적으로 감소시키도록 전환된다. 이와 같이, 소정 범위 내에서 단계적으로 디지털 비트를 증가 또는 감소시킴으로써, 소정 범위 내에서 주파수가 분산된 클록을 생성할 수 있다.If the frequency f o of the input dispersion clock reaches the minimum frequency f MIN , the
상기한 본 발명의 실시예에 따른 분산 클록 생성 장치(100)는 PLL 회로를 이용하지 않고 디지털 로직만을 이용하여 클록을 생성할 수 있으므로 종래의 클록 발생기와 비교하여 구조가 간단하며, 외부로부터 입력되는 주파수 제어 데이터에 따라 클록의 출력 주파수를 간단하게 변경할 수 있으므로 다양한 분야에 활용될 수 있다.The distributed
이하에서는, 도 2 내지 4를 참조하여, 분산 클록을 생성하는 방법에 대해 설명한다. 도 2에 분산 클록을 생성하는 방법을 개략적인 흐름도로서 나타내었으며, 도 3에는 분산 클록의 주파수가 변경되는 과정을 나타내었고, 도 4에는 분산 클록 일부의 파형을 나타내었다. 도 3 및 도 4는, 앞서 설명한 예와 같이, 해상도(R)가 213, 시스템 클록 주파수(fs)가 10MHz, 분산 클록의 기준 주파수(fD)가 5MHz인 경우이다. Hereinafter, a method of generating a distributed clock will be described with reference to Figs. FIG. 2 shows a method of generating a distributed clock as a schematic flow chart. FIG. 3 shows a process of changing the frequency of a distributed clock, and FIG. 4 shows a waveform of a part of a distributed clock. 3 and 4 show the case where the resolution R is 2 13 , the system clock frequency fs is 10 MHz, and the reference frequency f D of the dispersion clock is 5 MHz as in the example described above.
앞서 설명한 바와 같이, 분산 클록의 기준 주파수(fD), 주파수 변경 주기(tD), 주파수 증감분(Δf), 최소 주파수(fMIN) 및 최대 주파수(fMAX)를 미리 설정한다(단계 a).To preset the reference frequency of the distributed clock (f D), cycle frequency changing (t D), the frequency increment (Δf), the minimum frequency (f MIN) and maximum frequency (f MAX) as previously described (step a) .
이어서, 주파수 변경 주기(tD) 동안에 기준 주파수(fD)를 중심으로, 최소 주파수(fMIN)에서 최대 주파수(fMAX)까지의 범위 내에서, 주파수 증감분(Δf)만큼 단계적으로 디지털 비트를 변경하여, 다수의 분산 클록을 순차적으로 생성한다(단계 b). Subsequently, the digital bits are stepped by the frequency increment? F within the range from the minimum frequency f MIN to the maximum frequency f MAX around the reference frequency f D during the frequency changing period t D And sequentially generates a plurality of distributed clocks (step b).
상기 단계 b를 더욱 구체적인 예로서 설명하면, 먼저, 주파수 변경 주기(tD) 819200ns 동안에, 기준 주파수(fD)의 클록을 최초 분산 클록으로서 생성한다(단계 b1). 즉, 도 3에서 최초 시작 주파수는 5MHz이다.Describing step b as a more specific example, first, the clock of the reference frequency f D is generated as the first distributed clock during the frequency changing period t D 819200 ns (step b1). 3, the initial start frequency is 5 MHz.
다음으로, 주파수 증감분(Δf)만큼 단계적으로 디지털 비트를 증가시켜 다수의 분산 클록을 순차적으로 생성한다(단계 b2). 즉, 도 3의 구간 I에서와 같이, 주파수 변경 주기(tD) 동안에 디지털 비트를 1비트씩(1220Hz) 증가시킨다. Next, a plurality of distributed clocks are sequentially generated by incrementing the digital bits stepwise by the frequency increment / decrement? F (step b2). That is, as in the interval I of FIG. 3, the digital bits are incremented by 1 bit (1220 Hz) during the frequency change period t D.
다음으로, 상기 생성된 분산 클록의 주파수(fo)가 최대 주파수(fMAX)에 도달했는지를 비교 확인한다(단계 b3).Next, whether or not the frequency f o of the generated distributed clock has reached the maximum frequency f MAX is compared and checked (step b3).
만일, 상기 생성된 분산 클록의 주파수(fo)가 최대 주파수(fMAX)에 도달했으면, 상기 디지털 비트를 증가에서 감소로 전환한다((단계 b4). 즉, 도 3의 구간 II에서와 같이, 최대 주파수(fMAX)에 도달 후에는 주파수 변경 주기(tD) 동안에 디지털 비트를 1비트씩(1220Hz) 감소시킨다.If the frequency f o of the generated distributed clock reaches the maximum frequency f MAX , the digital bit is switched from increase to decrease (step b4). That is, as in the period II of Fig. 3 , And decreases the digital bit by one bit (1220 Hz) during the frequency change period (t D ) after reaching the maximum frequency (f MAX ).
이어서, 상기 생성된 분산 클록의 주파수(fo)가 최소 주파수(fMIN)에 도달했는지를 비교 확인한다(단계 b3).Then, it is checked whether the frequency f o of the generated dispersed clock has reached the minimum frequency f MIN (step b3).
만일, 상기 생성된 분산 클록의 주파수(fo)가 최소 주파수(fMIN)에 도달했으면, 상기 디지털 비트를 감소에서 증가로 전환한다((단계 b4). 즉, 도 3의 구간 III에서와 같이, 최소 주파수(fMIN)에 도달 후에는 주파수 변경 주기(tD) 동안에 디지털 비트를 1비트씩(1220Hz) 증가시킨다.If the frequency f o of the generated distributed clock has reached the minimum frequency f MIN , the digital bit is switched from decrease to increase (step b4). That is, as in section III of Fig. 3 , The digital bit is incremented by 1 bit (1220 Hz) during the frequency change period (t D ) after reaching the minimum frequency (f MIN ).
상기한 단계 b1~b4를 반복해서 실행함으로써, 최소 주파수(fMIN)에서 최대 주파수(fMAX)까지 순차적으로 주파수가 분산되는 분산 클록을 생성할 수 있다. 상기 단계 b1~b4에서는, 분산 클록의 주파수(fo)를 기준 주파수(fD)에서 단계적으로 증가시키는 것부터 시작하였지만, 이와 반대로 분산 클록의 주파수(fo)를 기준 주파수(fD)에서 단계적으로 감소시키는 것부터 시작하여도 상관없다.By repeating the above steps b1 to b4, it is possible to generate a distributed clock in which frequencies are sequentially dispersed from the minimum frequency f MIN to the maximum frequency f MAX . In the step b1 ~ b4, but begin to gradually increase from the reference frequency (f D) the frequency of the distributed clock (f o), In contrast, the frequency of the distributed clock (f o) the step-by-step at the reference frequency (f D) To the end of the day.
도 4에 본 발명의 분산 클록 생성 장치 또는 방법에 의해 생성되는 분산 클록의 일부를 파형도로 나타내었다. 도 4에서와 같이, 기준 주파수 fD(=5MHz)을 중심으로 1 비트(1220Hz)씩 떨어진 주파수 fL(=4998780) 및 fR(=5001220)을 갖는 분산 클록을 생성할 수 있다. 이와 같이 클록을 분산시켜 생성하면, 주변 주파수 대역(fL, fR)에 지터(jitter) 성분이 고루 분포되어 기준 주파수(fD)에 집중되어 있는 에너지가 주변 주파수 대역으로 분산된다.FIG. 4 shows waveforms of part of the distributed clock generated by the distributed clock generation apparatus or method of the present invention. 4, a distributed clock having frequencies f L (= 4998780) and f R (= 5001220) separated by 1 bit (1220 Hz) around the reference frequency f D (= 5 MHz) can be generated. When the clock is dispersedly generated in this way, jitter components are uniformly distributed in the peripheral frequency bands f L and f R , and the energy concentrated at the reference frequency f D is distributed in the peripheral frequency bands.
분산 클록의 효과를 설명하기 위해, 도 5에 단일 주파수의 클록을 사용한 경우와 분산 주파수의 클록을 사용한 경우의 피크 전압을 비교하여 나타내었다.In order to explain the effect of the distributed clock, FIG. 5 shows the comparison of the peak voltage when the clock of the single frequency is used and the peak voltage when the clock of the dispersion frequency is used.
도 5(a)에 도시된 바와 같이, 5MHz의 단일 주파수만을 사용할 경우에는 기준 주파수(fD) 대역에 에너지가 집중되어 상대적으로 높은 피크 전압이 발생되지만, 도 5(b)에 도시된 바와 같이 5MHz의 기준 주파수(fD)를 기준으로 일정한 시간 간격으로 분산 주파수(fL, fR)만큼 주파수를 변화시키는 경우에는 기준 주파수(fD)에 집중되어 있는 에너지가 주변 주파수 대역으로 분산되어 피크 전압이 감소되며, 이러한 피크 전압의 감소에 따라 클록에 의해 발생하는 EMI를 최소화할 수 있게 되는 것이다.As shown in FIG. 5 (a), when only a single frequency of 5 MHz is used, energy is concentrated in the reference frequency band (f D ) and a relatively high peak voltage is generated. However, When the frequencies are changed by the dispersion frequencies f L and f R at regular time intervals on the basis of the reference frequency f D of 5 MHz, the energy concentrated on the reference frequency f D is dispersed in the peripheral frequency band, The voltage is reduced, and as the peak voltage is reduced, the EMI generated by the clock can be minimized.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 설명하였다. 그러나, 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것으로, 본 발명의 범위가 상기의 실시예에 한정되는 것은 아니며, 여러 가지 다른 형태로 변형이 가능함은 물론이다.
The preferred embodiments of the present invention have been described above. However, it is to be understood that the present invention may be embodied in many other specific forms and should not be construed as limited to the exemplary embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete and will fully convey the concept of the invention to those skilled in the art. Of course.
100 : 분산 클록 생성 장치
110 : 설정값 저장부
120 : 주파수 변경부
130 : 주파수 증감부
140 : 최대/최소 비교부100: Distributed clock generator
110: Set value storage unit
120: Frequency changing section
130: Frequency adjuster
140: maximum / minimum comparison unit
Claims (7)
상기 분산 클록을 생성하기 위한 초기값을 입력받아 저장하는 설정값 저장부;
상기 시스템 클록의 주파수(fs)를 변경하는 주파수 변경부;
상기 주파수 변경부가 변경해야 할 주파수 증감분(Δf)을 상기 주파수 변경부에 입력하는 주파수 증감부; 및
상기 주파수 변경부에 의해 생성된 분산 클록의 주파수가 미리 지정된 범위 내에 있도록, 상기 주파수 증감부를 제어하는 최대/최소 비교부를 포함하여 이루어지는 것을 특징으로 하는 분산 클록 생성 장치.
A distributed clock generation apparatus for generating a distributed clock having a plurality of frequencies by changing a frequency (f s ) of a system clock input from the outside using digital logic,
A set value storage unit for receiving and storing an initial value for generating the distributed clock;
A frequency changing unit for changing a frequency fs of the system clock;
A frequency changing unit for inputting the frequency change amount? F to be changed by the frequency changing unit to the frequency changing unit; And
And a maximum / minimum comparator for controlling the frequency adjuster so that the frequency of the distributed clock generated by the frequency changer is within a predetermined range.
상기 주파수 변경부는
상기 설정값 저장부로부터 분산 클록의 기준 주파수(fD)와 주파수 변경 주기(tD)를 받고, 상기 주파수 증감부로부터 주파수 증감분(Δf)을 받아서, 주파수 변경 주기(tD) 동안에 상기 기준 주파수(fD)를 중심으로 상기 주파수 증감분(Δf)만큼 단계적으로 디지털 비트를 감소 또는 증가시키는 것을 특징으로 하는 분산 클록 생성 장치.
The method according to claim 1,
The frequency-
Receiving a reference frequency (f D) and the frequency change period (t D) of the distributed clock from the setting value storage unit, receives a frequency increment (Δf) from the frequency adjuster, wherein the reference frequency during a frequency change period (t D) (f), the digital bits are gradually decreased or increased by the frequency increase / decrease (? f) around the center frequency (f D ).
상기 최대/최소 비교부는
상기 설정값 저장부로부터 최소 주파수(fMIN) 및 최대 주파수(fMAX)를 입력받아, 상기 주파수 변경부가 생성한 분산 클록의 주파수(fo)가 최소 주파수(fMIN) 또는 최대 주파수(fMAX)에 도달하면, 이를 상기 주파수 증감부에 통지하고,
상기 주파수 증감부는
분산 클록의 주파수(fo)가 최소 주파수(fMIN)에 도달한 통지를 상기 최대/최소 비교부로부터 받으면, 분산 클록의 주파수(fo)를 단계적으로 증가시키도록 상기 주파수 변경부에 지시하고, 분산 클록의 주파수(fo)가 최대 주파수(fMAX)에 도달한 통지를 상기 최대/최소 비교부로부터 받으면, 분산 클록의 주파수(fo)를 단계적으로 감소시키도록 상기 주파수 변경부에 지시하는 것을 특징으로 하는 분산 클록 생성 장치.
3. The method of claim 2,
The maximum / minimum comparison unit
Minimum frequency (f MIN) and maximum frequency (f MAX) for receiving the frequency of a distributed clock by adding the frequency change produced (f o) is the minimum frequency (f MIN) or maximum frequency from the set value storage unit (f MAX ) To the frequency adjuster,
The frequency-
Upon receiving the notification reaches the frequency (f o) is the minimum frequency (f MIN) of the distributed clock from the Min / Max comparison unit, so as to gradually increase the frequency (f o) of the distributed clock and instructs the frequency changing unit , instructions to the frequency changing unit receives the notification reaches the frequency (f o) the maximum frequency (f mAX) of the distributed clock from the Min / max comparison unit, so as to gradually decrease the frequency (f o) of the distributed clock And outputs the generated clock signal.
상기 주파수 변경 주기(tD)는, 디지털 비트의 해상도(R)와 시스템 클록의 주파수(fs)에 따라 결정되고,
상기 분산 클록의 기준 주파수(fD)의 디지털 비트값(d)은 아래 식에 의해 구해지는 것을 특징으로 하는 분산 클록 생성 장치.
여기서, fO는 분산 클록의 출력 주파수이고, fs은 시스템 클록의 주파수이고, d는 분산 클록 기준 주파수(fD)의 비트값, R은 해상도(2n)임.
3. The method of claim 2,
The frequency change period t D is determined according to the resolution R of the digital bit and the frequency fs of the system clock,
Wherein the digital bit value (d) of the reference clock (f D ) of the distributed clock is obtained by the following equation.
Where f o is the output frequency of the distributed clock, f s is the frequency of the system clock, d is the bit value of the distributed clock reference frequency (f D ), and R is the resolution (2 n ).
(a) 상기 분산 클록을 생성하기 위해, 분산 클록의 기준 주파수(fD), 주파수 변경 주기(tD), 주파수 증감분(Δf), 최소 주파수(fMIN) 및 최대 주파수(fMAX)를 설정하는 단계; 및
(b) 상기 주파수 변경 주기(tD) 동안에 상기 기준 주파수(fD)를 중심으로, 상기 최소 주파수(fMIN)에서 최대 주파수(fMAX)까지의 범위 내에서, 상기 주파수 증감분(Δf)만큼 단계적으로 디지털 비트를 변경하여 분산 클록을 생성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 분산 클록 생성 방법.
A distributed clock generation method for generating a distributed clock having a plurality of frequencies by changing a frequency (f s ) of a system clock input from the outside using digital logic,
(a) to produce the distributed clock, the reference frequency (f D), cycle frequency change of the distributed clock (t D), the frequency increment (Δf), sets the minimum frequency (f MIN) and maximum frequency (f MAX) ; And
(b) as the center of a reference frequency (f D) during the frequency changing period (t D), in the range of the minimum frequency (f MIN) to the maximum frequency (f MAX), said frequency increment (Δf) And changing the digital bits stepwise to generate a distributed clock.
상기 단계 (b)는,
(b1) 주파수 변경 주기(tD) 동안에, 상기 기준 주파수(fD)의 클록을 최초 분산 클록으로서 생성하는 단계;
(b2) 주파수 변경 주기(tD) 동안에, 상기 주파수 증감분(Δf)만큼 단계적으로 디지털 비트를 증가 또는 감소시켜 다수의 분산 클록을 순차적으로 생성하는 단계;
(b3) 상기 생성된 분산 클록의 주파수(fo)가 최대 주파수(fMAX) 또는 최소 주파수(fMIN)에 도달했는지를 비교 확인하는 단계; 및
(b4) 상기 생성된 분산 클록의 주파수(fo)가 최대 주파수(fMAX)에 도달하면, 상기 디지털 비트를 증가에서 감소로 전환하고, 상기 생성된 분산 클록의 주파수(fo)가 최소 주파수(fMIN)에 도달하면, 상기 디지털 비트를 감소에서 증가로 전환하는 단계를 포함하여 이루어지는 것을 특징으로 하는 분산 클록 생성 방법.
6. The method of claim 5,
The step (b)
(b1) generating, as a first distributed clock, a clock of the reference frequency (f D ) during a frequency modification period (t D );
(b2) sequentially generating a plurality of distributed clocks by incrementing or decrementing digital bits by the frequency increment? f during a frequency change period (t D );
(b3) confirming that compares the frequency of the generated clock distribution (f o) is the maximum frequency (f MAX) or a minimum frequency (f MIN) is reached; And
(b4) the frequency of the generated distributed clock (f o) the maximum frequency is reached (f MAX), and the conversion to the reduction in the increase of digital bits, the frequency of the generated distributed clock (f o) is the minimum frequency (f MIN ) is reached, switching the digital bit from a decrease to an increase.
상기 주파수 변경 주기(tD)는, 디지털 비트의 해상도(R)와 시스템 클록의 주파수(fs)에 따라 결정되고,
상기 분산 클록의 기준 주파수(fD)의 디지털 비트값(d)은 아래 식에 의해 구해지는 것을 특징으로 하는 분산 클록 생성 방법.
여기서, fO는 분산 클록의 출력 주파수이고, fs은 시스템 클록의 주파수이고, d는 분산 클록 기준 주파수(fD)의 비트값, R은 해상도(2n)임.6. The method of claim 5,
The frequency change period t D is determined according to the resolution R of the digital bit and the frequency fs of the system clock,
Wherein the digital bit value (d) of the reference clock (f D ) of the distributed clock is obtained by the following equation.
Where f o is the output frequency of the distributed clock, f s is the frequency of the system clock, d is the bit value of the distributed clock reference frequency (f D ), and R is the resolution (2 n ).
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3254427B2 (en) * | 1998-10-09 | 2002-02-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | VCO characteristic calibration method |
| KR20080025254A (en) * | 2006-09-15 | 2008-03-20 | 엘지.필립스 엘시디 주식회사 | Spread spectrum signal processing apparatu for liquid crystal display |
| KR20080038517A (en) | 2006-10-30 | 2008-05-07 | 삼성전자주식회사 | Delay-locked loop circuit for generating multi-phase clock signals and method of controlling the same |
| KR20080043991A (en) * | 2006-11-15 | 2008-05-20 | 엘지전자 주식회사 | Frquency phase syncronization apparatus and method thereof |
| KR20120111951A (en) * | 2009-06-29 | 2012-10-11 | 모사이드 테크놀로지스 인코퍼레이티드 | A bridging device having a frequency configurable clock domain |
-
2014
- 2014-12-12 KR KR1020140179066A patent/KR101666830B1/en active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3254427B2 (en) * | 1998-10-09 | 2002-02-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | VCO characteristic calibration method |
| KR20080025254A (en) * | 2006-09-15 | 2008-03-20 | 엘지.필립스 엘시디 주식회사 | Spread spectrum signal processing apparatu for liquid crystal display |
| KR20080038517A (en) | 2006-10-30 | 2008-05-07 | 삼성전자주식회사 | Delay-locked loop circuit for generating multi-phase clock signals and method of controlling the same |
| KR20080043991A (en) * | 2006-11-15 | 2008-05-20 | 엘지전자 주식회사 | Frquency phase syncronization apparatus and method thereof |
| KR20120111951A (en) * | 2009-06-29 | 2012-10-11 | 모사이드 테크놀로지스 인코퍼레이티드 | A bridging device having a frequency configurable clock domain |
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