KR20160035110A - Controlling method for maintaining charge/discharge MOSFET on-state resistance of battery protection circuit to a constant value and a device for the same - Google Patents

Controlling method for maintaining charge/discharge MOSFET on-state resistance of battery protection circuit to a constant value and a device for the same Download PDF

Info

Publication number
KR20160035110A
KR20160035110A KR1020140125423A KR20140125423A KR20160035110A KR 20160035110 A KR20160035110 A KR 20160035110A KR 1020140125423 A KR1020140125423 A KR 1020140125423A KR 20140125423 A KR20140125423 A KR 20140125423A KR 20160035110 A KR20160035110 A KR 20160035110A
Authority
KR
South Korea
Prior art keywords
voltage
constant voltage
output
control signal
battery protection
Prior art date
Application number
KR1020140125423A
Other languages
Korean (ko)
Inventor
강회식
초대열
Original Assignee
주식회사 지니틱스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 지니틱스 filed Critical 주식회사 지니틱스
Priority to KR1020140125423A priority Critical patent/KR20160035110A/en
Priority to PCT/KR2014/010567 priority patent/WO2016047851A1/en
Publication of KR20160035110A publication Critical patent/KR20160035110A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Charge And Discharge Circuits For Batteries Or The Like (AREA)

Abstract

The present invention relates to a battery protection IC including a voltage level generating circuit for determining a voltage level which is outputted via an output terminal of each of multiple FETs. The voltage level generating circuit includes a level shifter and a buffer, wherein a value of the voltage level outputted via the buffer may be controlled according to a signal which is inputted into the level shifter.

Description

배터리 보호 장치의 충방전 MOSFET의 온-저항 값을 일정하게 유지하기 위한 제어 방법 및 이를 위한 장치{Controlling method for maintaining charge/discharge MOSFET on-state resistance of battery protection circuit to a constant value and a device for the same}FIELD OF THE INVENTION The present invention relates to a control method for maintaining a constant ON-resistance value of a charge / discharge MOSFET of a battery protection device and a device for the same. same}

본 발명은 충, 방전 MOSFET의 온-저항 값을 일정하게 유지하기 위한 제어 방법 및 이를 위한 장치에 관한 기술이다.The present invention relates to a control method for maintaining a constant on-resistance value of a charge / discharge MOSFET and a device for the same.

도 1은 일 실시예에 따른 배터리 모듈(100)의 구성을 나타낸 도면이다.1 is a view showing a configuration of a battery module 100 according to an embodiment.

도 1에 도시한 바와 같이, 배터리 모듈(100)은 배터리 셀에 연결되기 위한 단자들(B+,B-), 충전 시에는 충전기에 연결되고, 방전 시에는 배터리 전원에 의하여 동작되는 전자기기(예, 휴대단말기 등)와 연결되기 위한 단자들(Pack+, Pack-)을 구비할 수 있다. 이때, 배터리 모듈(100)은 배터리 보호 IC(Battery Protection IC)(110), 제1FET(FET1)(11), 제2FET(FET2)(12), 및 저항(R)을 포함하여 구성될 수 있다.As shown in FIG. 1, the battery module 100 includes terminals B + and B- connected to a battery cell, an electronic device connected to a charger when charging, and an electronic device (Pack +, Pack-) to be connected to a portable terminal, a portable terminal, and the like. At this time, the battery module 100 may include a battery protection IC 110, a first FET 11, a second FET 12, and a resistor R .

제1FET(11)과 제2FET(12)는 드레인 공통 구조를 가질 수 있다. 그리고 드레인 공통구조의 제1FET(11)과 제2FET(12)가 한 개의 칩 안에 내장된 듀얼 FET 칩의 형태로 제공될 수도 있다.The first FET 11 and the second FET 12 may have a drain common structure. And the first FET 11 and the second FET 12 of the drain common structure may be provided in the form of a dual FET chip embedded in one chip.

배터리 보호 IC(110)는 전압인가단자(VDD), 접지기준단자(VSS), 방전차단신호 출력단자(DOUT), 및 충전차단신호 출력단자(COUT)를 구비할 수 있다.The battery protection IC 110 may include a voltage application terminal V DD , a ground reference terminal V SS , a discharge cutoff signal output terminal D OUT , and a charge cutoff signal output terminal C OUT .

전압인가단자(VDD)는 제1저항(R)을 통하여 배터리셀(10)의 (+) 단자(B+)와 연결되어 배터리 셀(10)로부터 배터리 보호 IC(110)의 동작전원을 입력받는 단자이다.The voltage application terminal V DD is connected to the positive terminal B + of the battery cell 10 through the first resistor R to receive the operation power of the battery protection IC 110 from the battery cell 10 Terminal.

접지기준단자(VSS)는 전압인가단자(VDD), 배터리 보호 IC(110) 내부의 동작전압에 대한 기준전위가 인가되는 단자일 수 있다.A ground reference terminal (V SS) may be a voltage application terminal (V DD), the terminal to which the reference potential of the operating voltage in the battery protection IC (110).

방전차단신호 출력단자(DOUT)는 과방전 상태에서 제1FET(11)를 오프(OFF)시키기 위한 단자이며, 충전차단신호 출력단자(COUT)는 과충전 상태에서 제2FET(12)를 오프시키기 위한 단자일 수 있다.The discharge cutoff signal output terminal D OUT is a terminal for turning off the first FET 11 in an overdischarge state and the charge cutoff signal output terminal C OUT is a terminal for turning off the second FET 12 in an overcharged state Lt; / RTI >

도 2는 도 1에 나타낸 배터리 모듈(100)에 포함된 제1FET(11) 또는 제2FET(12)의 동작특성을 설명하기 위한 도면이다. 도 2의 (a)는 제1FET(11)의 드레인과 소스 사이에 전압(VDS)을 인가하고, 게이트와 소스 사이에 전압(VGS)을 인가하여 구동되는 회로의 구성 예를 나타낸 것이다. 도 2의 (b)는 전압(VDS)에 따른 FET 전류(ID)의 변화를 나타낸 그래프이다. 이때, 상기 그래프의 가로축(x축)은 전압(VDS)의 크기를 나타내고, 세로축(y축)은 전류(ID)의 크기를 나타낸다.FIG. 2 is a view for explaining the operating characteristics of the first FET 11 or the second FET 12 included in the battery module 100 shown in FIG. 2A shows a configuration example of a circuit which is driven by applying a voltage V DS between the drain and the source of the first FET 11 and applying a voltage V GS between the gate and the source. 2B is a graph showing a change in the FET current I D with respect to the voltage V DS . In this case, the horizontal axis (x axis) of the graph represents the magnitude of the voltage (V DS ), and the vertical axis (y axis) represents the magnitude of the current (I D ).

도 2에 도시한 바와 같이, 전압(VDS)이 일정 전압(Vth) 이하인 경우에는, 전류(ID)가 전압(VDS)에 비례하여 증가하는데, 이 영역을 트라이오드 영역(Triode region)(21)이라고 지칭할 수 있다. 반면, 전압(VDS)이 상기 일정 전압(Vth)보다 큰 경우에는 전류(ID)가 전압(VDS)의 값에 관계없이 일정한 값을 갖도록 되어 있으며, 이 영역을 포화 영역(Saturation region)(22)이라고 지칭할 수 있다. 이때, 전압(VGS)의 값에 따라, 트라이오드 영역(21)에서의 상기 그래프의 기울기가 달라질 수 있으며, 또한 포화 영역(22)에서의 전류의 값이 달라질 수 있다. 동일한 전압(VDS)에 대하여 VGS4에서의 전류값이 가장 큰 것을 알 수 있다. 2, when the voltage V DS is less than or equal to a certain voltage V th , the current I D increases in proportion to the voltage V DS . This region is referred to as a triode region ) ≪ / RTI > (21). On the other hand, when the voltage V DS is larger than the predetermined voltage V th , the current I D has a constant value regardless of the value of the voltage V DS , ) ≪ / RTI > At this time, the slope of the graph in the triode region 21 can be changed according to the value of the voltage V GS , and the value of the current in the saturation region 22 can also be changed. It can be seen that the current value at V GS4 is the largest for the same voltage (V DS ).

한편, 제1FET(11)의 소스와 드레인 사이에 인가되는 전압(VDS)의 값을 제1FET(11)를 통해 흐르는 전류(ID) 값으로 나누어주면, 제1FET(11)의 소스와 드레인 사이의 저항(Ron)을 얻을 수 있다(즉, VDS/ID = Ron). 본 명세서에서 '저항(RON)'은 FET가 온 상태일 때의 드레인과 소스 사이의 저항을 지칭하는 것으로서, '내부저항' 또는 '온-저항'으로 표시될 수 있다. 이때, 포화영역에서는 전압(VDS)의 값에 관계없이 전류(ID) 값은 일정하므로, 저항(Ron)의 값은 전압(VDS)에 따라 변할 수 있다. 또한, 트라이오드 영역(21)에서는 전류(ID)가 전압(VDS)에 비례하여 증가하므로 저항(Ron)의 값은 일정하게 유지된다. 다만, 저항(Ron)의 값은 VGS의 값에 따라 조절될 수 있다. 결론적으로 제1FET(11)의 소스와 드레인 간의 저항(Ron)은 전압(VGS)의 값이 달라짐에 따라 함께 달라질 수 있음을 알 수 있다. On the other hand, if the value of the voltage V DS applied between the source and the drain of the first FET 11 is divided by the value of the current I D flowing through the first FET 11, it is possible to obtain a resistance (R on) between (that is, V DS / I D = R on). In this specification, "resistor (R ON )" refers to the resistance between the drain and the source when the FET is on, and may be expressed as 'internal resistance' or 'on-resistance'. At this time, in the saturation region, the value of the current I D is constant regardless of the value of the voltage V DS , so that the value of the resistor R on may vary according to the voltage V DS . In addition, in the triode region 21, the value of the resistance R on is kept constant since the current I D increases in proportion to the voltage V DS . However, the value of the resistance (R on ) can be adjusted according to the value of V GS . As a result, it can be seen that the resistance (R on ) between the source and the drain of the first FET 11 can be varied together as the value of the voltage V GS varies.

또한, 저항(Ron)의 값이 작을수록 FET를 통해 흐르는 전류의 크기가 증가하기 때문에 충전하는 시간은 짧아지며, FET(11, 12)에서 열로 방출되는 에너지 또한 줄어든다. 이에 따라 FET(11, 12)의 저항(Ron) 값을 줄일 필요성이 있다.Further, since the magnitude of the current flowing through the FET increases as the value of the resistor R on is smaller, the charging time is shortened and the energy dissipated as heat by the FETs 11 and 12 is also reduced. Accordingly, there is a need to reduce the resistance (R on ) of the FETs 11 and 12.

이제, 다시 도 1을 살펴보면, 제1FET(11)와 제2FET(12) 각각의 소스와 드레인 사이의 저항(Ron)은 방전차단신호 출력단자(DOUT)와 충전차단신호 출력단자(COUT)의 값이 변하면 함께 변할 수 있다는 점을 이해할 수 있다.1, the resistance R on between the source and the drain of each of the first FET 11 and the second FET 12 is the same as the discharge cutoff signal output terminal D OUT and the charge cutoff signal output terminal C OUT Can be changed together when the value of < RTI ID = 0.0 >

그러나 제1FET(11)와 제2FET(12) 각각의 소스와 드레인 사이의 저항(Ron)이 변한다면 배터리 모듈(100)을 정밀하게 제어하기 어렵다. 따라서 제1FET(11)와 제2FET(12) 각각의 소스와 드레인 사이의 저항(Ron)이 일정하게 유지되는 것이 바람직하다.However, it is difficult to precisely control the battery module 100 if the resistance (R on ) between the source and the drain of each of the first FET 11 and the second FET 12 changes. Therefore, it is preferable that the resistance (R on ) between the source and the drain of each of the first FET 11 and the second FET 12 is kept constant.

비교기술에 따르면, 배터리 보호 IC(110)의 방전차단신호 출력단자(DOUT)와 충전차단신호 출력단자(COUT)의 값은 배터리 보호 IC(110)의 입력전원의 전압(VDD)에 의해 변하게 된다. 따라서 방전차단신호 출력단자(DOUT)와 충전차단신호 출력단자(COUT)의 값이 불안정하게 되고, 그 결과, 제1FET(11)와 제2FET(12) 각각의 소스와 드레인 사이의 저항(Ron)이 상황에 따라 변하게 되는 문제가 있다. 이는 도 3의 설명으로부터 확인할 수 있다.The values of the discharge cutoff signal output terminal D OUT and the charge cutoff signal output terminal C OUT of the battery protection IC 110 are set to the voltage V DD of the input power source of the battery protection IC 110 . The values of the discharge shutoff signal output terminal D OUT and the charge cutoff signal output terminal C OUT become unstable and as a result the resistance between the source and the drain of each of the first FET 11 and the second FET 12 R on ) is changed depending on the situation. This can be confirmed from the description of FIG.

도 3은 도 1에 도시한 배터리 모듈(100)에서, 방전차단신호 출력단자(DOUT)와 충전차단신호 출력단자(COUT)의 출력 전압 레벨 결정방법을 설명하기 위한 도면이다.3 is a diagram for explaining a method of determining the output voltage levels of the discharge cutoff signal output terminal D OUT and the charge cutoff signal output terminal C OUT in the battery module 100 shown in FIG.

도 3의 (a)는 방전차단신호 출력단자(DOUT)와 충전차단신호 출력단자(COUT)의 출력 전압 레벨 결정방법을 설명하기 위한 회로(120)이고, 도 3의 (b)는 방전차단신호 출력단자(DOUT)의 출력 전압 값을 설명하기 위한 타이밍 다이어그램이고, 도 3의 (c)는 충전차단신호 출력단자(COUT)의 출력 전압 값을 설명하기 위한 타이밍 다이어그램이다.3 (a) is a circuit diagram 120 for explaining a method of determining the output voltage level of the discharge cutoff signal output terminal D OUT and the charge cutoff signal output terminal C OUT . FIG. 3 (b) blocking signal output terminal, and a timing diagram for explaining an output voltage value of (D OUT), (c) of Fig. 3 is a timing diagram for explaining an output voltage value of the charging shutoff signal output terminal (C OUT).

도 3의 (a)에 도시한 바와 같이, 방전차단신호 출력단자(DOUT)의 출력 전압(V_DOUT)과 충전차단신호 출력단자(COUT)의 출력 전압(V_COUT)의 레벨을 결정하기 위한 전압레벨 생성회로(120)는 버퍼(BUF1, BUF2)(31, 32)를 포함하여 구성될 수 있다.As shown in FIG. 3 (a), determining a level of an output voltage (V_C OUT) of the output voltage (V_D OUT) and charging shutoff signal output terminal (C OUT) of the discharge block signal output terminal (D OUT) The voltage level generation circuit 120 may include buffers BUF1 and BUF2 (31 and 32).

이때, 제1버퍼(BUF1)(31)의 제1단자는 전압인가단자(VDD)와 서로 연결되어 있으며, 제1버퍼(31)의 제2단자는 접지기준단자(VSS)와 서로 연결되어 있을 수 있다. 이에 따라, 제1버퍼(31)에는 전압(VDD) 및 전압(VSS)이 제공될 수 있다. 이때, 전압(VDD)은 가변 값을 갖도록 되어 있을 수 있다. 전압인가단자(VDD)에 전원을 제공하는 배터리 셀의 전압이 가변한다고 할 때에, 예컨대 전압(VDD)은 3V ~ 4.5V의 값을 가질 수도 있다. The first terminal of the first buffer BUF1 31 is connected to the voltage application terminal V DD and the second terminal of the first buffer 31 is connected to the ground reference terminal V SS . Accordingly, the first buffer 31 may be supplied with the voltage V DD and the voltage V SS . At this time, the voltage V DD may be set to have a variable value. For example, when the voltage of the battery cell that supplies power to the voltage application terminal V DD varies, the voltage V DD may have a value of 3V to 4.5V, for example.

그리고 제2버퍼(BUF2)(32)의 제1단자는 전압인가단자(VDD)와 서로 연결되어 있으며, 제2버퍼(32)의 제2단자는 단자(VM)와 서로 연결되어 있을 수 있다. 이에 따라, 제2버퍼(32)에는 전압(VDD) 및 전압(VM)이 제공될 수 있다. 단자(VM)에 제공되는 전위는 접지기준단자(VSS)에 제공되는 전위와 실질적으로 동일하거나 유사할 수 있다. The first terminal of the second buffer BUF2 32 is connected to the voltage application terminal V DD and the second terminal of the second buffer 32 is connected to the terminal V M. have. Accordingly, the voltage (V DD ) and the voltage (V M ) can be supplied to the second buffer 32. The potential provided to the terminal V M may be substantially the same or similar to the potential provided to the ground reference terminal V SS .

이때, 도 3의 (a)의 구성에 따라, 제1버퍼(31)의 입력단자(I_DOUT)를 통해 입력되는 전압(V_I_DOUT)이 High(ex: 로직 1)이면 제1버퍼(31)의 출력단자(DOUT)를 통해 상기 제1단자의 전압인 전압(VDD)이 출력될 수 있으며, 입력단자(I_DOUT)를 통해 입력되는 전압(V_I_DOUT)이 Low(ex: 로직 0)이면 제1버퍼(31)의 출력단자(DOUT)를 통해 상기 제2단자의 전압인 전압(VSS)이 출력될 수 있다. 이에 따라, 전압(V_I_DOUT)과 전압(V_DOUT)은 전압(VDD) 또는 전압(VSS)의 값을 가질 수 있다. 상기 전압(V_I_DOUT)은 FET1(11)의 온오프 제어를 위해 배터리 보호 IC(110)에 포함되어 있는 컨트롤러로부터 제공되는 값일 수 있다.At this time, the first buffer 31 is the input terminal (I_D OUT) voltage (V_I_D OUT) is High is input through, depending on the configuration of Figure 3 (a): a first buffer (31) is (ex logic 1) The voltage V DD which is the voltage of the first terminal can be outputted through the output terminal D OUT of the input terminal I_D OUT and the voltage V_I_D OUT inputted through the input terminal I_D OUT is low The voltage V SS which is the voltage of the second terminal may be outputted through the output terminal D OUT of the first buffer 31. Accordingly, the voltage V_I_D OUT and the voltage V_D OUT may have the value of the voltage V DD or the voltage V SS . The voltage V_I_D OUT may be a value provided from a controller included in the battery protection IC 110 for ON / OFF control of the FET1 11.

마찬가지로, 제2버퍼(32)의 입력단자(I_COUT)를 통해 입력되는 전압(V_I_COUT)이 High(ex: 로직 1)이면 제2버퍼(32)의 출력단자를 통해 전압(VDD)이 출력될 수 있으며, 상기 전압(V_I_COUT)이 Low(ex: 로직 0)이면 제2버퍼(32)의 출력단자를 통해 전압(VM)이 출력될 수 있다. 이에 따라, 전압(V_I_COUT)과 전압(V_COUT)은 전압(VDD) 또는 전압(VM)의 값을 가질 수 있다. 상기 전압(V_I_COUT)은 FET2(12)의 온오프 제어를 위해 배터리 보호 IC(110)에 포함되어 있는 컨트롤러로부터 제공되는 값일 수 있다.Similarly, when the voltage V_I_C OUT input through the input terminal I_C OUT of the second buffer 32 is High (ex: logic 1), the voltage V DD is output through the output terminal of the second buffer 32 And the voltage V M may be output through the output terminal of the second buffer 32 if the voltage V_I_C OUT is Low (ex: logic 0). Accordingly, the voltage V_I_C OUT and the voltage V_C OUT may have the value of the voltage V DD or the voltage V M. The voltage V_I_C OUT may be a value provided from a controller included in the battery protection IC 110 for ON / OFF control of the FET2 12.

이때, 상기 제1버퍼(31) 및 제2버퍼(32)의 각 출력단자의 전압은 각 입력단자의 전압과 동일한 값을 갖도록 되어 있으며, 출력단자에서 출력되는 전류는 충분히 큰 값을 갖도록 되어 있을 수 있다. At this time, the voltages of the output terminals of the first buffer 31 and the second buffer 32 have the same value as the voltages of the input terminals, and the current output from the output terminal has a sufficiently large value .

이로부터 알 수 있듯이, 비교 기술에 따르면, 방전차단신호 출력단자(DOUT)의 출력 전압(V_DOUT)과 충전차단신호 출력단자(COUT)의 출력 전압(V_COUT)은 입력전원의 전압(VDD)에 의해 변하게 됨을 확인할 수 있다.It can be seen from this that, in accordance with the comparison technique, the discharge block signal output terminal (D OUT) an output voltage (V_C OUT) of the output voltage (V_D OUT) and charging shutoff signal output terminal (C OUT) of the input power supply voltage ( V DD ). ≪ / RTI >

본 발명은 충, 방전 MOSFET 각각의 소스와 드레인 사이의 온-저항 값을 일정하게 유지할 수 있는 기술을 제공하고자 한다.SUMMARY OF THE INVENTION The present invention provides a technique capable of constantly maintaining the on-resistance value between the source and the drain of each of the charge and discharge MOSFETs.

본 발명의 일 양상에 따른 배터리 보호 IC에서는 복수 개의 FET의 출력 값이 배터리 보호 IC에 인가되는 동작전압(VDD)이 변화에 관계없이 일정한 값을 유지하도록 하는 구성을 제공할 수 있다.The battery protection IC according to an aspect of the present invention can provide a configuration in which the output values of the plurality of FETs maintain a constant value regardless of a change in the operation voltage V DD applied to the battery protection IC.

본 발명의 일 관점에 따라 제공되는 배터리 보호 IC는, 배터리 셀을 통해 흐르는 전류를 통과시키거나 차단하도록 되어 있는 한 개 이상의 FET의 온오프를 제어하는 FET 제어신호를 출력하는 'FET 제어신호 출력단자'를 갖는다. 이때, 상기 배터리 보호 IC는, 상기 FET의 온오프 상태를 결정하는 처리부; 및 상기 처리부의 출력신호를 입력받아 상기 FET 제어신호를 출력하는 'FET 제어신호 출력부'를 포함한다. 그리고 상기 'FET 제어신호 출력부'에는, 상기 배터리 보호 IC의 동작전압의 변화에 관계없이 일정한 값을 유지하는 제1기준상수전압(VCONST)이 제공되며, 상기 처리부의 출력신호가 로지컬 하이값을 갖는 경우, 상기 'FET 제어신호 출력단자'의 전압은 상기 제1기준상수전압과 동일하게 된다.A battery protection IC provided according to an aspect of the present invention includes an FET control signal output terminal for outputting a FET control signal for controlling ON / OFF of one or more FETs, '. At this time, the battery protection IC includes a processor for determining on / off state of the FET; And a FET control signal output unit for receiving the output signal of the processing unit and outputting the FET control signal. A first reference constant voltage (V CONST ) that maintains a constant value is provided to the 'FET control signal output unit' regardless of a change in the operating voltage of the battery protection IC, and the output signal of the processor is set to a logic high value The voltage of the 'FET control signal output terminal' becomes equal to the first reference constant voltage.

이때, 상기 'FET 제어신호 출력부'는, 상기 처리부의 출력신호를 입력받는 레벨시프터; 및 상기 레벨시프터의 출력단자에 연결된 버퍼를 포함하며, 상기 버퍼의 출력단자는 상기 'FET 제어신호 출력부'의 출력단자이고, 상기 레벨시프터 및 상기 버퍼에는, 각각 상기 제1기준상수전압(VCONST)이 제공되며, 상기 레벨시프터는, 상기 처리부의 출력신호가 로지컬 하이값을 갖는 경우, 상기 제1기준상수전압과 동일한 전압을 출력하도록 되어 있을 수 있다. The 'FET control signal output unit' includes a level shifter receiving an output signal of the processing unit; And a buffer connected to the output terminal of the level shifter, wherein an output terminal of the buffer is an output terminal of the FET control signal output unit, and the level shifter and the buffer are respectively connected to the first reference constant voltage V CONST The level shifter may be configured to output a voltage equal to the first reference constant voltage when the output signal of the processing unit has a logic high value.

이때, 상기 처리부의 출력신호가 로지컬 로우값을 갖는 경우, 상기 'FET 제어신호 출력단자'의 전압은 상기 제1기준상수전압보다 작은 제2기준전압과 동일하게 될 수 있다.At this time, when the output signal of the processor has a logic low value, the voltage of the 'FET control signal output terminal' may be equal to the second reference voltage which is smaller than the first reference constant voltage.

이때, 상기 제1기준상수전압은 상기 동작전압보다 높을 수 있다. At this time, the first reference constant voltage may be higher than the operation voltage.

이때, 상기 배터리 보호 IC는, 상수전압 제공부; 및 상기 상수전압 제공부의 출력단자에 연결되어 있으며, 복수 개의 저항을 포함하는 전압 분배부를 더 포함할 수 있다. 그리고 상기 제1기준상수전압은 상기 상수전압 제공부에 의해 제공되는 상수전압(VFB)과 상기 복수 개의 저항 간의 비율에 따라 결정될 수 있다. At this time, the battery protection IC includes a constant voltage supplier; And a voltage distributor connected to the output terminal of the constant voltage supplier and including a plurality of resistors. The first reference constant voltage may be determined according to a ratio between the constant voltage (V FB ) provided by the constant voltage supplier and the plurality of resistors.

이때, 상기 배터리 보호 IC는 차지펌프; 및 PMOS를 더 포함할 수 있다. 그리고 상기 차지펌프로부터 출력되는 전류가 상기 PMOS를 통해 상기 전압 분배부에 제공될 수 있다. At this time, the battery protection IC includes a charge pump; And a PMOS. And a current output from the charge pump may be provided to the voltage distribution unit through the PMOS.

이때, 상기 전압 분배부에 포함된 상기 복수 개의 저항의 값의 비율은 전압 분배부 선택부를 통해 선택할 수 있도록 되어 있을 수 있다. At this time, the ratio of the values of the plurality of resistors included in the voltage distribution unit may be selected through the voltage distribution unit selection unit.

이때, 상기 전압 분배부 선택부는 퓨즈 세팅에 의해 상기 선택을 수행할 수 있도록 되어 있을 수 있다. At this time, the voltage distribution unit selection unit may be configured to perform the selection by setting a fuse.

이때, 상기 선택은 상기 배터리 보호 IC의 입력단자로부터 입력된 세팅값에 의해 이루어지도록 되어 있을 수 있다. At this time, the selection may be made according to the setting value input from the input terminal of the battery protection IC.

본 발명의 다른 관점에 따라 제공되는 배터리 모듈은, 배터리 셀; 상기 배터리 셀을 통해 흐르는 전류를 통과시키거나 차단하도록 되어 있는 한 개 이상의 FET; 및 상기 FET의 온오프를 제어하는 FET 제어신호를 출력하는 'FET 제어신호 출력단자'가 구비된 배터리 보호 IC를 포함한다. 상기 배터리 보호 IC는 상술한 본 발명의 일 관점에 따라 제공되는 배터리 보호 IC와 동일할 수 있다.According to another aspect of the present invention, there is provided a battery module comprising: a battery cell; One or more FETs configured to pass or block current flowing through the battery cells; And a FET control signal output terminal for outputting a FET control signal for controlling on / off of the FET. The battery protection IC may be the same as the battery protection IC provided according to an aspect of the present invention described above.

본 발명에 따르면, 배터리 보호 IC에 포함된 복수 개의 FET 각각의 소스와 드레인 사이의 온-저항 값을 일정하게 유지할 수 있는 기술을 제공할 수 있다.According to the present invention, it is possible to provide a technique capable of constantly maintaining an on-resistance value between a source and a drain of each of a plurality of FETs included in a battery protection IC.

도 1은 일 실시예에 따른 배터리 모듈의 구성을 나타낸 도면이다.
도 2는 도 1에 나타낸 배터리 모듈에 포함된 제1FET 또는 제2FET의 동작특성을 설명하기 위한 도면이다.
도 3은 도 1에 도시한 배터리 모듈에서, 방전차단신호 출력단자와 충전차단신호 출력단자의 출력전압 생성방법을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 방전차단신호 출력단자와 충전차단신호 출력단자의 출력전압 생성방법을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 기준상수전압을 생성하기 위한 기준상수전압 생성회로를 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 기준상수전압 생성회로를 설명하기 위한 도면이다.
도 7은 본 발명의 실시예에 따른 배터리 보호 IC에 포함되는 퓨즈 세팅부를 설명하기 위한 개념도이다.FIG. 1 is a view showing a configuration of a battery module according to an embodiment.
2 is a view for explaining the operating characteristics of the first FET or the second FET included in the battery module shown in FIG.
FIG. 3 is a diagram for explaining a method of generating an output voltage at the discharge cutoff signal output terminal and the charge cutoff signal output terminal in the battery module shown in FIG. 1. FIG.
4 is a view for explaining a method of generating an output voltage of a discharge cutoff signal output terminal and a charge cutoff signal output terminal according to an embodiment of the present invention.
5 is a view for explaining a reference constant voltage generating circuit for generating a reference constant voltage according to an embodiment of the present invention.
6 is a view for explaining a reference constant voltage generating circuit according to another embodiment of the present invention.
7 is a conceptual diagram for explaining a fuse setting unit included in the battery protection IC according to the embodiment of the present invention.

이하, 본 발명의 실시예를 첨부한 도면을 참고하여 설명한다. 그러나 본 발명은 본 명세서에서 설명하는 실시예에 한정되지 않으며 여러 가지 다른 형태로 구현될 수 있다. 본 명세서에서 사용되는 용어는 실시예의 이해를 돕기 위한 것이며, 본 발명의 범위를 한정하고자 의도된 것이 아니다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein, but may be implemented in various other forms. The terminology used herein is for the purpose of understanding the embodiments and is not intended to limit the scope of the present invention. Also, the singular forms as used below include plural forms unless the phrases expressly have the opposite meaning.

도 4는 본 발명의 일 실시예에 따른 방전차단신호 출력단자(DOUT)와 충전차단신호 출력단자(COUT)의 출력전압 생성방법을 설명하기 위한 도면이다.4 is a diagram for explaining a method of generating an output voltage of a discharge cutoff signal output terminal D OUT and a charge cutoff signal output terminal C OUT according to an embodiment of the present invention.

도 4의 (a)는 방전차단신호 출력단자(DOUT)와 충전차단신호 출력단자(COUT)의 출력전압 생성방법을 설명하기 위한 회로이고, 도 4의 (b)는 방전차단신호 출력단자(DOUT)의 출력전압 값(V_DOUT)을 설명하기 위한 다이어그램이고, 도 4의 (c)는 충전차단신호 출력단자(COUT)의 출력전압 값(V_COUT)을 설명하기 위한 다이어그램이다.4A is a circuit diagram for explaining a method of generating the output voltage of the discharge cutoff signal output terminal D OUT and the charge cutoff signal output terminal C OUT . a diagram for explaining an output voltage value (V_D OUT) of the (D OUT), in Fig. 4 (c) is a diagram for explaining an output voltage value (V_C OUT) of the charge blocking signal output terminal (c OUT).

도 4에 도시한 바와 같이, 본 발명의 일 실시예에 따르면, 방전차단신호 출력단자(DOUT)를 통해 출력되는 전압(V_DOUT)과 충전차단신호 출력단자(COUT)를 통해 출력되는 전압(V_COUT)의 레벨을 결정하기 위한 전압레벨 생성회로(130)는, 레벨시프터(Level Shifter)(41, 42) 및 버퍼(BUF1, BUF2)(31, 32)를 포함하여 구성될 수 있다.4, the voltage V_D OUT output through the discharge blocking signal output terminal D OUT and the voltage V OUT outputted through the charge blocking signal output terminal C OUT , The voltage level generating circuit 130 for determining the level of the voltage level V_C OUT may include a level shifter 41 and 42 and buffers BUF1 and BUF2 31 and 32. [

이때, 제1레벨시프터(41)의 제1단자와 제1버퍼(31)의 제1단자는 각각 기준상수전압단자(VCONST)에 연결되어 있고, 제1레벨시프터(41)의 제2단자와 제1버퍼(31)의 제2단자는 각각 접지기준단자(VSS)에 연결되어 있을 수 있다. 이에 따라, 제1레벨시프터(41)에는 제1기준상수전압(VCONST) 및 제2기준전압(VSS)이 제공될 수 있다. 이때, 제1레벨시프터(41)의 출력단자는 제1버퍼(31)의 입력단자와 서로 연결되어 있을 수 있다.The first terminal of the first level shifter 41 and the first terminal of the first buffer 31 are connected to the reference constant voltage terminal V CONST and the second terminal of the first level shifter 41 is connected to the reference voltage terminal V CONST . And the second terminal of the first buffer 31 may be connected to the ground reference terminal V SS , respectively. Accordingly, the first level shifter 41 may be provided with a first reference constant voltage V CONST and a second reference voltage V SS . At this time, the output terminal of the first level shifter 41 may be connected to the input terminal of the first buffer 31.

그리고 제2레벨시프터(42)의 제1단자와 제2버퍼(32)의 제1단자는 각각 제1기준상수전압단자(VCONST)에 연결되어 있으며, 제2레벨시프터(42)의 제2단자와 제2버퍼(32)의 제2단자는 각각 단자(VM)에 연결되어 있을 수 있다. 이에 따라, 제2레벨시프터(42)에는 제1기준상수전압(VCONST) 및 제3기준전압(VM)이 제공될 수 있다. 이때, 제2레벨시프터(42)의 출력단자는 제2버퍼(32)의 입력단자와 서로 연결되어 있을 수 있다.The first terminal of the second level shifter 42 and the first terminal of the second buffer 32 are respectively connected to the first reference voltage terminal V CONST and the second terminal of the second level shifter 42 And the second terminal of the second buffer 32 may be connected to the terminal V M , respectively. Accordingly, the second level shifter 42 may be provided with a first reference constant voltage V CONST and a third reference voltage V M. At this time, the output terminal of the second level shifter 42 may be connected to the input terminal of the second buffer 32.

이때, 제1레벨시프터(41)의 입력단자(I_DOUT)를 통해 입력되는 전압(V_I_DOUT)가 High(ex: 로직 1)이면 제1레벨시프터(41)의 출력단자를 통해 제1레벨시프터(41)의 상기 제1단자에 인가되는 제1기준상수전압(VCONST)과 동일한 전압이 출력될 수 있다. 그리고 제1레벨시프터(41)의 입력단자(I_DOUT)를 통해 입력되는 전압(V_I_DOUT)이 Low(ex: 로직 0)이면 제1레벨시프터(41)의 출력단자를 통해 제1레벨시프터(41)의 상기 제2단자에 인가되는 제2기준전압(VSS)과 동일한 전압이 출력될 수 있다. 이에 따라, 제1버퍼(31)를 통해 출력되는 전압(V_DOUT)은 제1기준상수전압(VCONST) 또는 제2기준전압(VSS)의 값을 가질 수 있다.At this time, if the voltage V_I_D OUT input through the input terminal I_D OUT of the first level shifter 41 is High (ex: logic 1), the first level shifter 41 is connected to the first level shifter 41 through the output terminal of the first level shifter 41, A voltage equal to the first reference constant voltage V CONST applied to the first terminal of the first switch 41 may be output. And the input terminal of the first level shifter 41 (I_D OUT), the Low Voltage (V_I_D OUT) input via the (ex: a logic-zero), then the first level shifter via the output terminal of the first level shifter 41 ( A voltage equal to the second reference voltage V SS applied to the second terminal of the second switch 41 may be output. Accordingly, the voltage V_D OUT output through the first buffer 31 may have a value of a first reference constant voltage V CONST or a second reference voltage V SS .

마찬가지로, 제2레벨시프터(42)의 입력단자(I_COUT)를 통해 입력되는 전압(V_I_COUT)이 High이면 제2레벨시프터(42)의 출력단자를 통해 제1기준상수전압(VCONST)이 출력될 수 있으며, 제2레벨시프터(42)의 입력단자(I_COUT)를 통해 입력되는 전압(V_I_COUT)이 Low이면 제2레벨시프터(42)의 출력단자를 통해 제3기준전압(VM)이 출력될 수 있다. 이에 따라 제2버퍼(32)를 통해 출력되는 전압(V_COUT)은 제1기준상수전압(VCONST) 또는 제3기준전압(VM)일 수 있다.Likewise, when the voltage V_I_C OUT input through the input terminal I_C OUT of the second level shifter 42 is High, the first reference constant voltage V CONST is output through the output terminal of the second level shifter 42 And when the voltage V_I_C OUT input through the input terminal I_C OUT of the second level shifter 42 is Low, the third reference voltage V M is output through the output terminal of the second level shifter 42 ) Can be output. Accordingly, the voltage V_C OUT output through the second buffer 32 may be the first reference constant voltage V CONST or the third reference voltage V M.

이때, 본 발명의 일 실시예에서, 바람직하게는 제1기준상수전압(VCONST)이 전압(VDD)보다 큰 값을 갖도록 되어 있을 수 있다. 이를 위한 회로 구성은 도 5 및 도 6에서 후술한다.In one embodiment of the present invention, the first reference constant voltage V CONST may have a value greater than the voltage V DD . The circuit configuration for this will be described later with reference to FIG. 5 and FIG.

도 4에 따른 회로를 이용하면, 전압(V_DOUT)과 전압(V_COUT)이 출력하는 전압은 일정한 값을 유지하는 제1기준상수전압(VCONST), 제2기준전압(VSS), 또는 제3기준전압(VM)을 갖게 된다. 즉, 전압(VDD)이 가변되더라도 배터리 모듈(100)의 FET(11, 12)의 저항(Ron) 값을 일정한 값으로 유지할 수 있다. 그리고 전압(VDD)보다 제1기준상수전압(VCONST)이 상대적으로 높은 값으로 설정되면, 도 2의 (b)에서 확인할 수 있듯이, 동일한 전압(VDS)에 대하여 더 많은 전류가 흐르므로 상기 저항(Ron)의 값이 감소하는 효과를 얻는 다는 점을 이해할 수 있다.With the circuit according to Figure 4, the voltage first reference constant voltage (V CONST), the second reference voltage (V SS) to a voltage output (V_D OUT) and the voltage (V_C OUT) is kept at a fixed value, or And a third reference voltage V M. That is, the resistance value R on of the FETs 11 and 12 of the battery module 100 can be maintained at a constant value even if the voltage V DD is varied. If the first reference constant voltage V CONST is set to a relatively higher value than the voltage V DD , as shown in FIG. 2B, more current flows for the same voltage V DS It is understood that the effect of decreasing the value of the resistor R on is obtained.

도 5는 본 발명의 일 실시예에 따른 제1기준상수전압(VCONST)을 생성하기 위한 기준상수전압 생성회로(200)을 설명하기 위한 도면이다.FIG. 5 illustrates a reference constant voltage generating circuit 200 for generating a first reference constant voltage V CONST according to an embodiment of the present invention. Referring to FIG.

도 5에 도시한 바와 같이, 본 발명의 일 실시예에 따른 기준상수전압 생성회로(200)는 차지펌프(Charge Pump)(51), 증폭기(Amplifier)(52), PMOS(53), 및 전압분배부(Voltage Divider)(54)를 포함하여 구성될 수 있다. 본 명세서에서, '증폭기'(52)는 'AMP', 'Error Amp', 또는 '앰프' 라는 용어로 지칭될 수도 있다.5, a reference constant voltage generating circuit 200 according to an embodiment of the present invention includes a charge pump 51, an amplifier 52, a PMOS 53, And a voltage divider 54 as shown in FIG. In this specification, 'amplifier' 52 may be referred to as 'AMP', 'Error Amp', or 'amplifier'.

차지펌프(51)는 차지펌프(51)의 입력단자를 통해 입력전원의 전압(VDD)을 입력받아 출력단자를 통해 전압(VDD)의 배수 값(ex: 2배)을 출력하도록 되어 있을 수 있다. 예컨대, 차지펌프(51)는 입력되는 전압(VDD)의 2배 값(2*VDD)을 출력하도록 설계되어 있다고 가정하면, 차지펌프(51)의 입력단자를 통해 입력되는 전압(VDD)의 값이 3V ~ 4.5V라면, 차지펌프(51)의 출력단자를 통해 출력되는 전압의 값은 6V ~ 9V일 수 있다. 이때, 상기 차지펌프(51)를 통해 출력되는 전류를 증폭기(52) 및 PMOS(53)에 각각 제공할 수 있는 경로가 형성되어 있을 수 있다.The charge pump 51 receives the voltage V DD of the input power source through the input terminal of the charge pump 51 and outputs a multiple of the voltage V DD through the output terminal . For example, the charge pump 51 is twice the value of the voltage (V DD), the input (2 * V DD) for assuming that is designed to output, a charge pump (51) input voltage (V DD is input through the ) Is 3V to 4.5V, the value of the voltage output through the output terminal of the charge pump 51 may be 6V to 9V. At this time, a path can be provided to supply the current outputted through the charge pump 51 to the amplifier 52 and the PMOS 53, respectively.

증폭기(52)는 증폭기(52)의 제1입력단자를 통해 전압(VBG)을 제공받도록 되어 있을 수 있다. 이때, 증폭기(52)는 제2입력단자의 전압(VFB)을 상기 제1입력단자의 전압(VBG)과 동일하게 유지하는 기능을 수행할 수 있다. 그리고 증폭기(52)의 출력단자는 PMOS(53)에의 제어단자에 입력될 수 있다. Amplifier 52 may be adapted to receive voltage V BG through a first input terminal of amplifier 52. At this time, the amplifier 52 may perform the function of keeping the voltage V FB of the second input terminal equal to the voltage V BG of the first input terminal. And the output terminal of the amplifier 52 may be input to the control terminal to the PMOS 53. [

여기서, 예컨대, 전압(VBG)는 밴드 갭 기준 전압(Band Gap Reference Voltage)으로써, 전원전압 및 온도에 무관하게 일정한 값을 갖는 DC 전압일 수 있다. Here, for example, the voltage V BG may be a band gap reference voltage, and may be a DC voltage having a constant value regardless of the power supply voltage and the temperature.

전압 분배부(54)는 제1저항(R1) 및 제2저항(R2)을 포함하여 구성될 수 있다. 이때, PMOS(53)의 전류출력단자와 제1저항(R1)의 일 단자가 서로 연결되어 있고, 제1저항(R1)의 타 단자와 제2저항(R2)의 일 단자가 서로 연결되어 있으며, 제2저항(R2)의 타 단자는 접지기준단자(VSS)와 서로 연결되어 있을 수 있다.The voltage divider 54 may be configured to include a first resistor R1 and a second resistor R2. At this time, the current output terminal of the PMOS 53 and one terminal of the first resistor R1 are connected to each other, and the other terminal of the first resistor R1 and one terminal of the second resistor R2 are connected to each other And the other terminal of the second resistor R2 may be connected to the ground reference terminal V SS .

도 5의 회로에 따르면 차지펌프(51)를 통해 출력되는 전류는 PMOS(53)를 통해 전압분배부(54)에 제공될 수 있다. According to the circuit of Fig. 5, the current output through the charge pump 51 may be provided to the voltage distributor 54 through the PMOS 53. [

이때, 제1기준상수전압(VCONST)은 저항(R1, R2) 간의 비율 및 전압(VBG)에 따라 결정될 수 있다. 즉, 제1기준상수전압(VCONST)은 다음의 수학식 1과 같이 결정될 수 있다.
At this time, the first reference constant voltage V CONST may be determined according to the ratio between the resistances R 1 and R 2 and the voltage V BG . In other words, the first reference constant voltage V CONST may be determined according to the following equation (1).

[수학식 1][Equation 1]

VCONST = VBG*(1+R1/R2)
V CONST = V BG * (1 + R1 / R2)

수학식 1을 살펴보면, VBG가 미리 결정된 상수값을 갖는다고 가정할 때에, R1과 R2의 값을 조절함으로써 제1기준상수전압(VCONST)의 값을 조절할 있다는 점을 이해할 수 있다. 도 5에 나타낸 퓨즈 세팅부(55)는 R1과 R2의 값의 조합을 선택할 수 있도록 되어있는 회로로서, 예컨대 n개의 조합 중 한 개를 선택하도록 되어 있을 수 있다. 도 5에 나타낸 R1과 R2는 상기 n개의 조합 중 특정 한 개의 조합을 상징적으로 나타낸 것이다. 만일 퓨즈 세팅부(55)에 의해 다른 한 개의 조합을 선택한 경우, 도 5에 나타낸 R1과 R2는 R1'과 R2'로 교체되어 표시될 수 있다 Referring to Equation 1, it can be understood that the value of the first reference constant voltage V CONST is adjusted by adjusting the values of R 1 and R 2, assuming that V BG has a predetermined constant value. The fuse setting unit 55 shown in Fig. 5 is a circuit that can select a combination of the values of R1 and R2, and may select one of n combinations, for example. R 1 and R 2 shown in FIG. 5 symbolically represent combinations of a specific one of the n combinations. If another combination is selected by the fuse setting unit 55, R1 and R2 shown in Fig. 5 can be replaced with R1 'and R2'

상술한 바와 같이, 도 4에 나타낸 출력단자(Dout, Cout)에서의 출력전압이 로지컬 하이의 값을 갖는 경우 제1기준상수전압(VCONST)의 값을 갖도록 되어 있으며, 이 출력전압을 입력받는 제1FET(11)와 제2FET(12)의 저항(Ron)은 제1기준상수전압(VCONST)에 의해 결정되도록 되어 있다. 즉, 제1기준상수전압(VCONST)이 특정한 제1전압값을 갖도록 제어하는 경우, 제1FET(11)와 제2FET(12)의 저항(Ron)이 특정한 제1저항값을 갖도록 설계할 수 있다. As described above, when the output voltage at the output terminals D out and C out shown in FIG. 4 has a logic high value, the output voltage has a first reference constant voltage V CONST . The resistance R on of the first FET 11 and the second FET 12 to be input is determined by the first reference constant voltage V CONST . That is, when controlling the first reference constant voltage V CONST to have a specific first voltage value, the resistor R on of the first FET 11 and the second FET 12 is designed to have a specific first resistance value .

그런데 제1FET(11)와 제2FET(12)의 제조공정에서의 공정오차가 발생한 경우 FET의 특성이 변할 수 있다. 이 경우, 제1기준상수전압(VCONST)이 상기 제1전압값을 갖도록 제어하더라도, 제1FET(11)와 제2FET(12)의 저항(Ron)이 상기 제1저항값에서 벗어난 제2저항값을 가질 수 있다. 이때, 제1FET(11)와 제2FET(12)의 저항(Ron)이 상기 제1저항값을 갖도록 보상하려면 제1기준상수전압(VCONST)이 상기 제1전압값에서 벗어난 제2전압값을 갖도록 조절해야 한다. 상술한 퓨즈 세팅부(55)는 제1기준상수전압(VCONST)을 원하는 값으로 미세조절하기 위하여 전압분배부(54)에 포함되는 두 개의 저항의 값의 조합을 선택하도록 하는 기능을 한다.However, when a process error occurs in the manufacturing process of the first FET 11 and the second FET 12, the characteristics of the FET may be changed. In this case, even if the first reference constant voltage V CONST is controlled to have the first voltage value, the resistance (R on ) of the first FET 11 and the second FET 12 is higher than the second resistance value It can have a resistance value. At this time, in order to compensate the resistance (R on ) between the first FET 11 and the second FET 12 to have the first resistance value, the first reference constant voltage V CONST is set to a second voltage value . The fuse setting unit 55 functions to select a combination of two resistance values included in the voltage divider 54 to finely adjust the first reference constant voltage V CONST to a desired value.

상술한 바와 같이 본 발명의 일 실시예에 따른 기준상수전압 생성회로(200)는 퓨즈 세팅부(55)를 더 포함하여 구성될 수 있다. 이때, 퓨즈 세팅부(55)는, 원하는 기준전압(VCONST)을 생성하기 위하여 여러 가지 퓨즈의 상태를 세팅하도록 되어 있을 수 있다. 이때, 퓨즈 세팅부(55)는 이하 도 7에서 더 자세히 후술한다.As described above, the reference constant voltage generating circuit 200 according to an embodiment of the present invention may further include a fuse setting unit 55. [ At this time, the fuse setting unit 55 may be configured to set various fuse states to generate a desired reference voltage V CONST . At this time, the fuse setting unit 55 will be described later in more detail with reference to FIG.

도 6은 본 발명의 다른 실시예에 따른 기준상수전압 생성회로(300)을 설명하기 위한 도면이다.6 is a diagram for explaining a reference constant voltage generating circuit 300 according to another embodiment of the present invention.

도 6에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 기준상수전압 생성회로(300)는 도 5에 도시한 기준상수전압 생성회로(200)에서 PMOS(53)가 제외된 구성을 가질 수 있다.6, the reference constant voltage generating circuit 300 according to another embodiment of the present invention may have a configuration in which the PMOS 53 is excluded from the reference constant voltage generating circuit 200 shown in FIG. 5 have.

도 6에 나타낸 회로에 따르면, 차지펌프(51)를 통해 출력되는 전류는 증폭기(52)를 통해 전압분배부(54)에 제공될 수 있다. 이때, 제1기준상수전압(VCONST)의 값은 상술한 수학식 1과 마찬가지로 저항(R1, R2) 간의 비율 및 전압(VBG)에 따라 결정될 수 있다(즉, VCONST = VBG*(1+R1/R2)).According to the circuit shown in Fig. 6, the current output through the charge pump 51 can be provided to the voltage distribution portion 54 via the amplifier 52. [ At this time, the value of the first reference constant voltage V CONST can be determined according to the ratio between the resistors R 1 and R 2 and the voltage V BG as in the above-mentioned Equation 1 (that is, V CONST = V BG * 1 + R1 / R2)).

도 7은 본 발명의 실시예에 따른 배터리 보호 IC(110)에 포함되는 퓨즈 세팅부(55)를 설명하기 위한 개념도이다.7 is a conceptual diagram for explaining a fuse setting unit 55 included in the battery protection IC 110 according to the embodiment of the present invention.

도 7에 도시한 바와 같이, 본 발명의 실시예에 따른 퓨즈 세팅부(55)는 과충전방지 비교부(61), 과방전방지 비교부(62), 과전류방지 비교부(63), 단락방지 비교부(64), 기준상수전압(Vconst) 생성부(65), 및 이들에 연결되어 있는 복수 개의 퓨즈(Fuse)가 연결되어 있는 퓨즈 박스(60)를 포함할 수 있다. 이때, 상기 퓨즈는 복수 개의 퓨즈 비트(Fuse bit)가 사용될 수 있으며, 반도체 공정 변화에 대해서 이를 보정하기 위한 용도로 사용될 수 있다.7, the fuse setting unit 55 according to the embodiment of the present invention includes an overcharge prevention comparison unit 61, an over discharge prevention comparison unit 62, an over current comparison comparison unit 63, And a fuse box 60 to which a plurality of fuses connected to the unit 64 and the reference constant voltage V const generating unit 65 are connected. At this time, a plurality of fuse bits may be used as the fuse, and the fuse may be used for correcting a semiconductor process change.

반도체 퓨즈로는 레이저 퓨즈(Laser Fuse), 일렉트리컬 퓨즈(Electrical Fuse), OTP(One Time Programmable) 퓨즈 등이 사용될 수 있다. 레이저 퓨즈, 일렉트리컬 퓨즈는 웨이퍼(Wafer) 상태에서 퓨즈가 사용되지만, OTP의 경우에는 모듈 패키지(Module Package)의 상태에서도 퓨즈 세팅이 가능하다. 만약 상술한 FET(ex: 제1FET)의 저항(Ron)이 공정에 따라 변화(Variation)되더라도, OTP 퓨즈(즉, 기준전압 생성부(65))를 사용하면 패키지 상태에서 상기 변화값의 보상이 가능하다. 본 발명의 일 실시예에서는 퓨즈로서 OTP를 사용할 수 있다.
The semiconductor fuse may be a laser fuse, an electrical fuse, an OTP (One Time Programmable) fuse, or the like. The laser fuse and the electric fuse use the fuse in the wafer state, but in the case of the OTP, the fuse can be set even in the state of the module package. Even if the resistance (R on ) of the FET (ex: first FET) changes according to the process, the use of the OTP fuse (i.e., the reference voltage generator 65) This is possible. In one embodiment of the present invention, OTP may be used as a fuse.

이하, 본 발명의 일 실시예에 따른 배터리 보호 IC를 도 1, 도 4, 도 5, 및 도 6을 참조하여 설명한다.Hereinafter, a battery protection IC according to an embodiment of the present invention will be described with reference to FIGS. 1, 4, 5, and 6. FIG.

본 발명의 일 실시예에 따른 배터리 보호 IC는, 배터리 셀(10)을 통해 흐르는 전류를 통과시키거나 차단하도록 되어 있는 한 개 이상의 FET(FET1, FET2)의 온오프를 제어하는 FET 제어신호(V_DOUT, V_COUT)를 출력하는 'FET 제어신호 출력단자(DOUT, COUT)'를 갖는 배터리 보호 IC(110)이다. 이 배터리 보호 IC(110)는, 상기 FET(FET1, FET2)의 온오프 상태를 결정하는 처리부; 및 상기 처리부의 출력신호(V_I_DOUT, V_I_COUT)를 입력받아 상기 FET 제어신호(V_DOUT, V_COUT)를 출력하는 'FET 제어신호 출력부'를 포함할 수 있다. 상기 FET 제어신호 출력부는 도 4의 레벨시프터(41, 42) 및 버퍼(31, 32)를 포함할 수 있다. A battery protection IC according to an embodiment of the present invention includes an FET control signal V_D for controlling ON / OFF of one or more FETs FET1 and FET2 which are configured to pass or interrupt a current flowing through the battery cell 10, OUT, is V_C OUT) 'FET control signal output terminal (D OUT, C OUT)' battery protection IC (110) having a for outputting. The battery protection IC 110 includes a processor for determining on / off states of the FETs FET1 and FET2; And it is possible to receiving the output signal (OUT V_I_D, V_I_C OUT) of said processing unit comprises a "FET control signal output unit, which outputs the control signal FET (V_D OUT, V_C OUT). The FET control signal output unit may include level shifters 41 and 42 and buffers 31 and 32 shown in FIG.

이때, 상기 'FET 제어신호 출력부'에는, 배터리 보호 IC(110)의 동작전압(VDD)의 변화에 관계없이 일정한 값을 유지하는 제1기준상수전압(VCONST)이 제공될 수 있다. 이때, 상기 처리부의 출력신호(V_I_DOUT, V_I_COUT)가 로지컬 하이값을 갖는 경우, 상기 'FET 제어신호 출력단자(DOUT, COUT)'의 전압(V_DOUT, V_COUT)은 상기 제1기준상수전압(VCONST)과 동일하게 될 수 있다.At this time, the first reference constant voltage V CONST that maintains a constant value may be provided to the FET control signal output unit regardless of the change of the operation voltage V DD of the battery protection IC 110. At this time, when the output signal (V_I_D OUT, V_I_C OUT) of said processing unit having a logical high value, the voltage (V_D OUT, V_C OUT) of the 'FET control signal output terminal (D OUT, C OUT)' is the first It may be equal to the reference constant voltage V CONST .

이때, 상기 'FET 제어신호 출력부'는, 상기 처리부의 출력신호(V_I_DOUT, V_I_COUT)를 입력받는 레벨시프터(41, 42); 및 상기 레벨시프터(41, 42)의 출력단자에 연결된 버퍼(31, 32)를 포함할 수 있다. 버퍼(31, 32)의 출력단자는 상기 'FET 제어신호 출력부'의 출력단자(DOUT, COUT)이다. 레벨시프터(41, 42) 및 버퍼(31, 32)에는, 각각 상기 제1기준상수전압(VCONST)이 제공될 수 있다. 이때, 레벨시프터(41, 42)는, 상기 처리부의 출력신호(V_I_DOUT, V_I_COUT)가 로지컬 하이값을 갖는 경우, 상기 제1기준상수전압(VCONST)과 동일한 전압을 출력하도록 되어 있다. In this case, the "FET control signal output unit", the output signal (OUT V_I_D, V_I_C OUT) to receive the input level shifter (41, 42) of said processing unit; And buffers (31, 32) connected to the output terminals of the level shifters (41, 42). The output terminals of the buffers 31 and 32 are the output terminals D OUT and C OUT of the FET control signal output unit. The first reference constant voltage V CONST may be provided to the level shifters 41 and 42 and the buffers 31 and 32, respectively. At this time, the level shifters 41 and 42 output the same voltage as the first reference constant voltage V CONST when the output signals V_I_D OUT and V_I_C OUT of the processing unit have a logic high value.

이때, 상기 처리부의 출력신호가 로지컬 로우값을 갖는 경우, 상기 'FET 제어신호 출력단자(DOUT, COUT)'의 전압은 상기 제1기준상수전압(VCONST)보다 작은 제2기준전압(VSS, VM)과 동일하게 될 수 있다.When the output signal of the processing unit has a logic low value, the voltage of the 'FET control signal output terminal (D OUT , C OUT )' is lower than the first reference voltage (V CONST ) V SS , V M ).

이때, 상기 제1기준상수전압(VCONST)은 동작전압(VDD)보다 높을 수 있다.At this time, the first reference constant voltage V CONST may be higher than the operation voltage V DD .

이때, 배터리 보호 IC(110)는, 상수전압 제공부; 및 상기 상수전압 제공부의 출력단자에 연결되어 있으며, 복수 개의 저항(R1, R2)을 포함하는 전압 분배부(54)를 더 포함할 수 있다. 여기서 상기 상수전압 제공부는 예컨대, 도 5에 나타낸 증폭기(52) 및 퓨즈 세팅부(55)를 포함하여 구성될 수 있다. At this time, the battery protection IC 110 includes: a constant voltage supplier; And a voltage distributor 54 connected to the output terminal of the constant voltage supplier and including a plurality of resistors R1 and R2. The constant voltage supply unit may include, for example, an amplifier 52 and a fuse setting unit 55 shown in FIG.

제1기준상수전압(VCONST)은 상기 상수전압 제공부에 의해 제공되는 상수전압(VFB)과 상기 복수 개의 저항 간(R1, R2)의 비율에 따라 결정될 수 있다. The first reference constant voltage V CONST may be determined according to the ratio of the constant voltage V FB provided by the constant voltage supplier and the plurality of resistances R 1 and R 2.

이때, 상기 배터리 보호 IC(110)는, 차지펌프(51); 및 PMOS(53)를 더 포함할 수 있고, 차지펌프(51)로부터 출력되는 전류는 PMOS(53)를 통해 전압 분배부(54)에 제공될 수 있다. At this time, the battery protection IC 110 includes a charge pump 51; And the PMOS 53 and the current output from the charge pump 51 may be provided to the voltage distributor 54 through the PMOS 53. [

이때, 전압 분배부(54)에 포함된 복수 개의 저항(R1, R2)의 값의 비율은 전압 분배부 선택부(55)(=퓨즈 세팅부)를 통해 선택할 수 있도록 되어 있을 수 있다. 이를 위하여, 배터리 보호 IC(110)에는 상기 선택을 위하여 외부로부터 전압 분배부 선택부(55)의 세팅값을 입력받는 입력단자가 제공될 수 있다.
At this time, the ratio of the values of the plurality of resistors R1 and R2 included in the voltage divider 54 may be selected through the voltage divider selection unit 55 (= fuse setting unit). To this end, the battery protection IC 110 may be provided with an input terminal for receiving the setting value of the voltage distribution unit selection unit 55 from the outside for the selection.

상술한 본 발명의 실시예들을 이용하여, 본 발명의 기술 분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다. 특허청구범위의 각 청구항의 내용은 본 명세서를 통해 이해할 수 있는 범위 내에서 인용관계가 없는 다른 청구항에 결합될 수 있다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the essential characteristics thereof. The contents of each claim in the claims may be combined with other claims without departing from the scope of the claims.

Claims (13)

배터리 셀을 통해 흐르는 전류를 통과시키거나 차단하도록 되어 있는 한 개 이상의 FET의 온오프를 제어하는 FET 제어신호를 출력하는 'FET 제어신호 출력단자'를 갖는 배터리 보호 IC로서,
상기 FET의 온오프 상태를 결정하는 처리부; 및 상기 처리부의 출력신호를 입력받아 상기 FET 제어신호를 출력하는 'FET 제어신호 출력부'를 포함하며,
상기 'FET 제어신호 출력부'에는, 상기 배터리 보호 IC의 동작전압의 변화에 관계없이 일정한 값을 유지하는 제1기준상수전압(VCONST)이 제공되며,
상기 처리부의 출력신호가 로지컬 하이값을 갖는 경우, 상기 'FET 제어신호 출력단자'의 전압은 상기 제1기준상수전압과 동일하게 되는 것을 특징으로 하는,
배터리 보호 IC.1. A battery protection IC having an FET control signal output terminal for outputting an FET control signal for controlling ON / OFF of one or more FETs for passing or blocking a current flowing through a battery cell,
A processing unit for determining an ON / OFF state of the FET; And an FET control signal output unit receiving the output signal of the processing unit and outputting the FET control signal,
The first reference constant voltage (V CONST ), which maintains a constant value regardless of changes in the operating voltage of the battery protection IC, is provided in the FET control signal output unit,
And the voltage of the FET control signal output terminal is equal to the first reference constant voltage when the output signal of the processing unit has a logical high value.
Battery protection IC. 제1항에 있어서,
상기 'FET 제어신호 출력부'는, 상기 처리부의 출력신호를 입력받는 레벨시프터; 및 상기 레벨시프터의 출력단자에 연결된 버퍼를 포함하며,
상기 버퍼의 출력단자는 상기 'FET 제어신호 출력부'의 출력단자이고,
상기 레벨시프터 및 상기 버퍼에는, 각각 상기 제1기준상수전압(VCONST)이 제공되며,
상기 레벨시프터는, 상기 처리부의 출력신호가 로지컬 하이값을 갖는 경우, 상기 제1기준상수전압과 동일한 전압을 출력하도록 되어 있는,
배터리 보호 IC.The method according to claim 1,
The FET control signal output unit includes: a level shifter receiving an output signal of the processing unit; And a buffer coupled to an output terminal of the level shifter,
The output terminal of the buffer is an output terminal of the FET control signal output unit,
Wherein the level shifter and the buffer are each provided with the first reference constant voltage V CONST ,
Wherein the level shifter is adapted to output a voltage equal to the first reference constant voltage when the output signal of the processing section has a logical high value,
Battery protection IC. 제1항에 있어서,
상기 처리부의 출력신호가 로지컬 로우값을 갖는 경우, 상기 'FET 제어신호 출력단자'의 전압은 상기 제1기준상수전압보다 작은 제2기준전압과 동일하게 되는 것을 특징으로 하는,
배터리 보호 IC.The method according to claim 1,
And the voltage of the 'FET control signal output terminal' is equal to a second reference voltage which is smaller than the first reference constant voltage when the output signal of the processing unit has a logic low value.
Battery protection IC. 제1항에 있어서, 상기 제1기준상수전압은 상기 동작전압보다 높은 것을 특징으로 하는, 배터리 보호 IC.The battery protection IC of claim 1, wherein the first reference constant voltage is higher than the operating voltage. 제1항에 있어서,
상수전압 제공부; 및
상기 상수전압 제공부의 출력단자에 연결되어 있으며, 복수 개의 저항을 포함하는 전압 분배부를 더 포함하며,
상기 제1기준상수전압은 상기 상수전압 제공부에 의해 제공되는 상수전압(VFB)과 상기 복수 개의 저항 간의 비율에 따라 결정되는,
배터리 보호 IC.The method according to claim 1,
Constant voltage supply; And
Further comprising a voltage distributor connected to an output terminal of the constant voltage supplier and including a plurality of resistors,
Wherein the first reference constant voltage is determined by a ratio between a constant voltage (V FB ) provided by the constant voltage supply and the plurality of resistors,
Battery protection IC. 제5항에 있어서,
차지펌프; 및 PMOS를 더 포함하며,
상기 차지펌프로부터 출력되는 전류가 상기 PMOS를 통해 상기 전압 분배부에 제공되는,
배터리 보호 IC.6. The method of claim 5,
Charge pump; And a PMOS,
Wherein a current output from the charge pump is provided to the voltage distributor through the PMOS,
Battery protection IC. 제5항에 있어서, 상기 전압 분배부에 포함된 상기 복수 개의 저항의 값의 비율은 전압 분배부 선택부를 통해 선택할 수 있도록 되어 있는, 배터리 보호 IC.The battery protection IC according to claim 5, wherein a ratio of the values of the plurality of resistors included in the voltage distribution unit is selectable through a voltage distribution unit selection unit. 제7항에 있어서, 상기 전압 분배부 선택부는 퓨즈 세팅에 의해 상기 선택을 수행할 수 있도록 되어 있는, 배터리 보호 IC.8. The battery protection IC according to claim 7, wherein the voltage distribution unit selection unit is capable of performing the selection by setting a fuse. 제7항에 있어서, 상기 선택은 상기 배터리 보호 IC의 입력단자로부터 입력된 세팅값에 의해 이루어지도록 되어 있는, 배터리 보호 IC. 8. The battery protection IC of claim 7, wherein the selection is made by a setting value input from an input terminal of the battery protection IC. 배터리 셀; 상기 배터리 셀을 통해 흐르는 전류를 통과시키거나 차단하도록 되어 있는 한 개 이상의 FET; 및 상기 FET의 온오프를 제어하는 FET 제어신호를 출력하는 'FET 제어신호 출력단자'가 구비된 배터리 보호 IC를 포함하는 배터리 모듈로서,
상기 배터리 보호 IC는, 상기 한 개 이상의 FET의 온오프 상태를 결정하는 처리부; 및 상기 처리부의 출력신호를 입력받아 상기 FET 제어신호를 출력하는 'FET 제어신호 출력부'를 포함하며,
상기 'FET 제어신호 출력부'에는, 상기 배터리 보호 IC의 동작전압의 변화에 관계없이 일정한 값을 유지하는 제1기준상수전압(VCONST)이 제공되며,
상기 처리부의 출력신호가 로지컬 하이값을 갖는 경우, 상기 FET 제어신호의 전압은 상기 제1기준상수전압과 동일하게 되는 것을 특징으로 하는,
배터리 모듈.A battery cell; One or more FETs configured to pass or block current flowing through the battery cells; And a FET control signal output terminal for outputting an FET control signal for controlling on / off of the FET,
The battery protection IC includes a processor for determining on / off states of the one or more FETs; And an FET control signal output unit receiving the output signal of the processing unit and outputting the FET control signal,
The first reference constant voltage (V CONST ), which maintains a constant value regardless of changes in the operating voltage of the battery protection IC, is provided in the FET control signal output unit,
And the voltage of the FET control signal becomes equal to the first reference constant voltage when the output signal of the processing unit has a logical high value.
Battery module. 제10항에 있어서,
상기 'FET 제어신호 출력부'는, 상기 처리부의 출력신호를 입력받는 레벨시프터; 및 상기 레벨시프터의 출력단자에 연결된 버퍼를 포함하며,
상기 FET 제어신호는 상기 버퍼의 출력단자로부터 출력되고,
상기 레벨시프터 및 상기 버퍼에는, 각각 상기 제1기준상수전압(VCONST)이 제공되며,
상기 레벨시프터는, 상기 처리부의 출력신호가 로지컬 하이값을 갖는 경우, 상기 제1기준상수전압과 동일한 전압을 출력하도록 되어 있고,
상기 버퍼는 상기 레벨시프터의 출력전압과 동일한 전압을 출력하도록 되어 있는,
배터리 모듈.11. The method of claim 10,
The FET control signal output unit includes: a level shifter receiving an output signal of the processing unit; And a buffer coupled to an output terminal of the level shifter,
The FET control signal is output from an output terminal of the buffer,
Wherein the level shifter and the buffer are each provided with the first reference constant voltage V CONST ,
Wherein the level shifter is adapted to output a voltage equal to the first reference constant voltage when the output signal of the processing section has a logical high value,
The buffer being adapted to output a voltage equal to the output voltage of the level shifter,
Battery module. 제10항에 있어서, 상기 제1기준상수전압은 상기 동작전압보다 높은 것을 특징으로 하는, 배터리 모듈.11. The battery module of claim 10, wherein the first reference constant voltage is higher than the operating voltage. 제12항에 있어서,
상기 배터리 보호 IC는, 상수전압 제공부; 및 상기 상수전압 제공부의 출력단자에 연결되어 있으며 복수 개의 저항을 포함하는 전압 분배부를 더 포함하며,
상기 제1기준상수전압은 상기 상수전압 제공부에 의해 제공되는 상수전압(VFB)과 상기 복수 개의 저항 간의 비율에 따라 결정되는,
배터리 모듈.

13. The method of claim 12,
The battery protection IC includes: a constant voltage supplier; And a voltage distributor connected to the output terminal of the constant voltage supplier and including a plurality of resistors,
Wherein the first reference constant voltage is determined by a ratio between a constant voltage (V FB ) provided by the constant voltage supply and the plurality of resistors,
Battery module.

KR1020140125423A 2014-09-22 2014-09-22 Controlling method for maintaining charge/discharge MOSFET on-state resistance of battery protection circuit to a constant value and a device for the same KR20160035110A (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140125423A KR20160035110A (en) 2014-09-22 2014-09-22 Controlling method for maintaining charge/discharge MOSFET on-state resistance of battery protection circuit to a constant value and a device for the same
PCT/KR2014/010567 WO2016047851A1 (en) 2014-09-22 2014-11-05 Control method for maintaining fixed on-resistance value of charging and discharging mosfet of battery protection device and apparatus for same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140125423A KR20160035110A (en) 2014-09-22 2014-09-22 Controlling method for maintaining charge/discharge MOSFET on-state resistance of battery protection circuit to a constant value and a device for the same

Publications (1)

Publication Number Publication Date
KR20160035110A true KR20160035110A (en) 2016-03-31

Family

ID=55581360

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140125423A KR20160035110A (en) 2014-09-22 2014-09-22 Controlling method for maintaining charge/discharge MOSFET on-state resistance of battery protection circuit to a constant value and a device for the same

Country Status (2)

Country Link
KR (1) KR20160035110A (en)
WO (1) WO2016047851A1 (en)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008206258A (en) * 2007-02-19 2008-09-04 Matsushita Electric Ind Co Ltd Battery circuit, and battery pack
KR101305468B1 (en) * 2011-12-07 2013-09-06 주식회사 아이티엠반도체 Battery protection circuits and one chip layout structure of battery protection circuits
JP5974500B2 (en) * 2012-01-25 2016-08-23 ミツミ電機株式会社 Charge control device with protection function and battery pack
KR101905075B1 (en) * 2012-02-28 2018-11-30 삼성에스디아이 주식회사 Battery pack and internal voltage generation circuit
JP5870763B2 (en) * 2012-03-02 2016-03-01 ミツミ電機株式会社 Secondary battery monitoring device and battery pack

Also Published As

Publication number Publication date
WO2016047851A1 (en) 2016-03-31

Similar Documents

Publication Publication Date Title
JP5911502B2 (en) Battery power path management apparatus and method
US9214821B2 (en) Charge/discharge control circuit and battery device
US9118238B2 (en) Charge pump systems with adjustable frequency control
US9748789B2 (en) Charging/discharging control circuit, charging/discharging control device, and battery device
JP6301188B2 (en) Charge / discharge control circuit and battery device
CN108736535B (en) Charge-discharge control circuit and battery device
EP3051378B1 (en) Low dropout regulator circuit and method for controlling a voltage of a low dropout regulator circuit
JP2012210137A (en) Charge and discharge control circuit and battery device
US11996714B2 (en) Battery charger
US9459639B2 (en) Power supply circuit with control unit
JP2014003882A (en) Overvoltage protection circuit and method for the same
US20130063110A1 (en) Fast startup algorithm for low noise power management
US9374077B2 (en) Switch circuit, semiconductor device, and battery device
US20180074534A1 (en) Voltage dropping apparatus, voltage switching apparatus, and internal voltage supply apparatus using the same
JP7039124B2 (en) Charge / discharge control device and battery device
JP2016213923A (en) Battery device
KR20120086256A (en) Output circuit, temperature switch ic, and battery pack
US20150035567A1 (en) Output driver circuit
KR20200143288A (en) Charge pump control circuit and battery control circuit
KR20160035110A (en) Controlling method for maintaining charge/discharge MOSFET on-state resistance of battery protection circuit to a constant value and a device for the same
KR102334993B1 (en) Secondary battery protection circuit
TW201607207A (en) Charge and discharge control circuit and battery device
JP2010187511A (en) Charge and discharge control circuit
TWI846878B (en) Charge pump control circuit and battery control circuit
KR20210071775A (en) Programable constant current pulse (pwm) charging apparatus and method

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application